JP2004247689A - Step-up circuit of small area with multistage structure - Google Patents
Step-up circuit of small area with multistage structure Download PDFInfo
- Publication number
- JP2004247689A JP2004247689A JP2003038636A JP2003038636A JP2004247689A JP 2004247689 A JP2004247689 A JP 2004247689A JP 2003038636 A JP2003038636 A JP 2003038636A JP 2003038636 A JP2003038636 A JP 2003038636A JP 2004247689 A JP2004247689 A JP 2004247689A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- stage
- capacitor
- level
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、多段構成の昇圧回路に関し、特に、昇圧用キャパシタにかかる電圧を低減して小面積で且つ大容量化することができるチャージポンプ回路に関する。
【0002】
【従来の技術】
昇圧回路またはチャージポンプ回路は、LSIチップの電源電圧より高い電圧を発生する回路であり、例えば、フラッシュメモリのプログラムや消去動作に必要な高電圧を発生したり、ダイナミックRAMにおける昇圧電圧を発生したりする回路として利用される。かかる昇圧回路は、電源電圧レベルのノードをカップリングキャパシタにより昇圧することで、電源電圧より高い電圧を発生し、更に多段構成にすることでより高い電圧を発生する。
【0003】
図1は、従来の昇圧回路の回路図である。また、図2は、図1の昇圧回路のクロックの波形図である。この昇圧回路は、初段の昇圧ユニット100と2段目の昇圧ユニット200とからなる多段構成である。初段の昇圧ユニット100は、トランジスタQ1,Q2とキャパシタC1,C2で構成され、2段目の昇圧ユニット200も、トランジスタQ3,Q4とキャパシタC3,C4で構成される。2段目の昇圧ユニット200はダイオード接続された出力トランジスタQ5を介して出力端子OUTに接続される。また、各昇圧ユニットの出力ノードP1,P2は、ダイオード接続されたトランジスタQ10,Q11を介して電源電圧Vccに接続される。また、カップリングキャパシタC1,C2,C3,C4には、それぞれクロックA,BD,B,ADが印加される。図2に示されるとおり、クロックA,ADは多少のタイミングのずれはあるが同相のクロックであり、クロックB、BDも同様に同相のクロックである。図中のトランジスタは、例えば、通常のN型エンハンスメントトランジスタよりも閾値電圧が低い。
【0004】
昇圧回路の動作は以下の通りである。最初の状態では、ノードP1,P2は共に、トランジスタQ10,Q11により電源電圧Vccより閾値電圧Vth低いレベルになっている。そして、初段において、クロックAの立ち上がりに応答して、キャパシタC1を介してノードP1の電位が上昇し、トランジスタQ1が導通して、ノードG1が電源電圧レベルにされている。そこで、クロックBDの立ち上がりに応答して、キャパシタC2を介してノードG1が電源電圧以上のレベルに上昇し、トランジスタQ2が導通し、ノードP1が電源電圧Vccレベルになる。そして、更にクロックAの上昇に応答して、ノードP1が電源電圧Vccより高いレベルに昇圧される。
【0005】
2段目では、クロックAの立ち上がり直後のクロックADの立ち上がりに応答して、キャパシタC4を介してノードG2が昇圧され、トランジスタQ4が導通して、ノードP1のレベルがノードP2に伝達される。そして、その後のクロックBの立ち上がりに応答して、キャパシタC3を介してノードP2が電源電圧Vccよりも高いレベルに昇圧される。ノードP2の昇圧電圧は、出力トランジスタQ5を介して出力端子OUTに接続される負荷容量Coutを駆動する。クロックBの立ち上がり時にトランジスタQ3が導通し、ノードG2がノードP1のレベルまで昇圧される。
【0006】
尚、クロックAの立ち上がりで初段のノードP1が電源電圧より高く昇圧されるときに、同相のクロックADによりトランジスタQ4が導通し、ノードP2にノードP1の昇圧電圧が伝達される。
【0007】
【発明が解決しようとする課題】
上記の動作から明らかなとおり、出力パスにつながるノードP1,P2を昇圧するためのキャパシタC1,C3は、キャパシタC2,C4に比較して容量を大きくする必要がある。一方、2段目の昇圧ユニット200内のキャパシタC3,C4の耐圧は、初段のキャパシタC1,C2より高くする必要がある。つまり、クロックA,AD,B,BDは、グランドレベルと電源電圧レベルであるのに対して、ノードP1,G1は共に電源電圧レベルからクロックA,BDの立ち上がり時に電源電圧を超えるレベルになるので、キャパシタC1,C2には、電源電圧以上の電圧が印加されることはない。それに対して、ノードP2,G2は共に電源電圧より高いレベルから更に高いレベルに昇圧されるので、キャパシタC3,C4には電源電圧以上の電圧が印加される。従って、それらのキャパシタC3,C4はより高い耐圧特性を要求される。
【0008】
キャパシタは、2つの電極の間に誘電体層を有し、誘電体層が薄いほど容量は大きくなるが耐圧は低くなる。また、キャパシタの容量を大きくするためには、その面積を大きくすればよいが、面積の増大は高集積化の弊害になり好ましくない。
【0009】
初段のキャパシタC1は、大きな容量を要求されるが高い耐圧は要求されないので、誘電体層を薄くして小面積でも大容量を実現することができる。しかし、2段目のキャパシタC3は、大きな容量を要求されると共に高い耐圧も要求されるので、誘電体層を厚くしなければならず、それに伴って大面積にして大容量を実現しなければならない。また、2段目のキャパシタC4は、誘電体層を厚くして耐圧を高くしなければならないが、大容量の要求はないので大面積にする必要はない。結局、従来の昇圧回路において、後段の昇圧回路の出力パスを昇圧するキャパシタの面積が増大化することが解決すべき課題である。
【0010】
そこで、本発明の目的は、小面積のキャパシタで実現可能な昇圧回路を提供することにある。
【0011】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、クロックに応答して出力ノードを昇圧する多段構成の昇圧回路において、第1段の昇圧ユニットと、前記第1段の昇圧ユニットの出力が入力される第2段の昇圧ユニットとを少なくとも有し、前記第1段及び第2段の昇圧ユニットは、所定の電圧が供給される入力端子と、前記入力端子にスイッチを介して接続される出力端子と、一方の電極が前記出力端子に接続され他方の電極に昇圧用クロックが供給される昇圧キャパシタとをそれぞれ有し、前記スイッチが導通するときに前記入力端子の電圧が出力端子に伝達され、その後印加されるクロックに応答して当該出力端子が昇圧され、前記第2段の昇圧ユニットのクロックの電位が前記第1段の昇圧ユニットのクロックの電位よりも高いことを特徴とする。
【0012】
上記発明の側面によれば、第2段の昇圧ユニットのクロックの電位を第1段の昇圧ユニットのクロックの電位よりも高くすることで、第2段の昇圧ユニット内の昇圧キャパシタに印加される電圧を低く抑えることができる。その結果、第2段の昇圧ユニット内の昇圧用キャパシタの誘電体膜を薄く形成することができるので、その昇圧キャパシタを小面積でも大容量化することができ、昇圧回路の面積を小さくすることができる。
【0013】
上記の目的を達成するために、本発明の別の側面は、クロックに応答して出力ノードを昇圧する多段構成の昇圧回路において、第1段の昇圧ユニットと、前記第1段の昇圧ユニットの出力が入力される第2段の昇圧ユニットとを有し、前記第2段の昇圧ユニットは、第1段の昇圧ユニットで昇圧された出力電圧が供給される入力端子と、前記入力端子に第1のトランジスタを介して接続される出力端子と、一方の電極が前記出力端子に接続され他方の電極に第1のクロックが供給される第1のキャパシタと、一方の電極が前記第1のトランジスタのゲートに接続され他方の電極に第2のクロックが供給される第2のキャパシタとを有し、前記第2のクロックに応答して前記第1のトランジスタが導通して前記入力端子の電圧が出力端子に伝達され、その後印加される前記第1のクロックに応答して当該出力端子が昇圧され、前記第1のクロックの電位が前記第2のクロックの電位よりも高いことを特徴とする。
【0014】
上記発明の側面によれば、第1のクロックを高くしたので、第1のキャパシタの耐圧を低くすることができる。従って、第1のキャパシタの誘電体膜を第2のキャパシタよりも薄くして、小面積で大容量の第1のキャパシタを実現することができる。
【0015】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【0016】
図3は、本実施の形態の原理図である。この原理図の昇圧回路は、第1段、第2段、第3段の昇圧ユニット100,200,300で構成され、各昇圧ユニットは、所定の電圧が供給される入力端子Ninと、入力端子Ninと出力端子Noutとの間に設けられたスイッチSWと、出力端子Noutを昇圧するための昇圧キャパシタCとを有する。この昇圧キャパシタCにはクロックA,B1,A1がそれぞれ印加され、カップリング動作により各出力端子Noutのレベルが昇圧される。
【0017】
初段の昇圧ユニット100の入力端子には、電源電圧などの定電圧が供給されるが、第2段及び第3段の昇圧ユニット200,300の入力端子には、前段の昇圧ユニットの出力端子の電圧が供給される。そして、クロックA,AD,A1はほぼ同相であり、クロックBD、B1もほぼ同相であり、クロックA,AD,A1とは逆相の関係にある。この昇圧回路では、クロックBD,ADがHレベルの時にスイッチSWが導通して、入力端子Ninの電圧が出力端子Noutに伝達される。
【0018】
この昇圧回路の動作は、従来例と同じように、クロックBDがHレベルになるときにスイッチSWが導通し、第1段と第3段の昇圧ユニット100,300において、入力端子Ninの電圧が出力端子Noutに伝達される。次に、第1段の昇圧ユニットでは、クロックAがHレベルになるとキャパシタCを介して出力端子Noutのレベルが昇圧される。同時に第3段の昇圧ユニット300においても、クロックAと同相のクロックA1がHレベルになり、キャパシタCによるカップリング動作により、出力端子Noutのレベルが昇圧される。
【0019】
第2段の昇圧ユニット200では、クロックA,A1と同相のクロックADがHレベルになるとスイッチSWが導通し、第1段昇圧ユニットの出力ノードP1のレベルが第2段昇圧ユニットの出力ノードP2に伝達され、クロックBDと同相のクロックB1がHレベルになると、キャパシタCのカップリング動作により、その出力ノードP2のレベルが昇圧される。
【0020】
このように、第1段昇圧ユニット100では、クロックAがグランドレベルから電源電圧Vccレベルに立ち上がる時に、キャパシタCのカップリング動作によりノードP1が電源電圧Vcc以上に昇圧される。また、そのノードP1の昇圧された電圧が、第2段昇圧ユニット200では、スイッチSWを介して出力ノードP2に伝達され、クロックB1がHレベルに立ち上がる時に、キャパシタCのカップリング動作によりノードP2がノードP1のレベルより更に高いレベルに昇圧される。第3段昇圧ユニット300も同様の動作である。
【0021】
そこで、第2段昇圧ユニット200のクロックB1のLレベル及びHレベルが、第1段昇圧ユニット100のクロックAのLレベル及びHレベルより高く設定されている。そのため、ノードP2のレベルが電源電圧Vccより高く昇圧されていても、キャパシタCにはそれほど大きな電圧が印加されず、キャパシタCの耐圧を高くする必要はない。従って、第2段昇圧ユニット内のキャパシタCの誘電体層の膜厚を薄くして、同キャパシタCの小面積での大容量にすることができる。
【0022】
更に、第3段昇圧ユニット300のクロックA1のLレベル及びHレベルが、第2段昇圧ユニットのクロックB1のLレベル及びHレベルより高く設定されている。従って、ノードP3が前段の昇圧ユニットの出力ノードP2のレベルよりも高く昇圧されても、キャパシタCへの印加電圧を低く抑えることができる。従って、第3段昇圧ユニット内のキャパシタCの誘電体層の膜厚を薄くして、同キャパシタCの小面積で大容量にすることができる。
【0023】
図4は、本実施の形態における具体的な昇圧回路の回路図である。図1の従来例の回路要素に対応する要素には同じ引用番号が与えられている。この昇圧回路は、第1段の昇圧ユニット100と第2段の昇圧ユニット200とを有し、第2段の昇圧ユニット200の出力ノードP2が、出力トランジスタQ5を介して出力端子OUTに接続されている。
【0024】
第1段の昇圧ユニット100の入力端子Nin1には、電源電圧Vccが供給されている。そして、入力端子Nin1と出力ノードP1との間に、スイッチとしてトランジスタQ2が設けられ、更に、そのトランジスタQ2のゲートと入力端子Nin1との間にトランジスタQ1が設けられている。出力ノードP1とトランジスタQ1のゲートとには、クロックAがキャパシタC1を介して印加される。従って、第1のクロックAがLレベルからHレベルに立ち上がる時に、キャパシタC1のカップリング動作により、出力ノードP1がキャパシタC1と出力ノードP1の寄生容量との容量比に応じたレベルまで昇圧される。また、トランジスタQ2のゲートには、キャパシタC2を介して第2のクロックBDが印加され、ノードG1が、キャパシタC2とトランジスタQ2のゲート容量との容量比に応じたレベルまで昇圧される。また、第1段の昇圧ユニット100の出力ノードP1は、ダイオード接続されたトランジスタQ10を介して電源電圧Vccに接続され、常に電源電圧VccよりトランジスタQ10の閾値電圧低いレベル以上に保たれている。
【0025】
第2段の昇圧ユニット200も第1段の昇圧ユニット200と同じ構成である。但し、第2段の昇圧ユニット200の入力端子Nin2に、第1段の昇圧ユニット100の出力ノードP1が接続されている。そして、クロックA,BD,B1,ADの位相関係は、図1のクロックA,BD,B,ADと同じである。
【0026】
図4の昇圧回路では、第1段昇圧ユニット100のクロックAがグランドと電源電圧VccとをL/Hレベルにするのに対して、第2段昇圧ユニット200のクロックB1のLレベルをVcc/2とし、Hレベルを3Vcc/2とする。つまり、第2段昇圧ユニットのクロックB1のL/Hレベルが第1段昇圧ユニットのクロックAのL/Hレベルよりも高く昇圧されている。クロックBD,ADは、クロックAと同じL/Hレベル(グランド/Vcc)である。
【0027】
従来例の昇圧回路の動作でも説明したとおり、第1段昇圧ユニット100では、クロックAがHレベルになるときにトランジスタQ1のゲートのノードP1が電源電圧Vccよりその閾値電圧Vth以上高く昇圧され、ノードG1は、入力端子Nin1に供給される電源電圧Vccレベルになる。その状態で、クロックAと逆相のクロックBDがLレベルからHレベルに立ち上がると、キャパシタC2のカップリング動作によりノードG1が電源電圧VccよりトランジスタQ2の閾値電圧Vth以上高くなり、出力ノードP1に入力端子Nin1の電源電圧Vccレベルが伝達される。そして、更にクロックAがLレベルからHレベルに立ち上がると、キャパシタC1のカップリング動作により、出力ノードP1は電源電圧Vccより高いレベルに昇圧される。
【0028】
第1段昇圧ユニット100では、ノードP1,G1がそれぞれ電源電圧Vccレベルの時に、クロックA,BDがそれぞれLレベル(グランドレベル)からHレベル(電源電圧Vcc)に立ち上がり、キャパシタC1,C2のカップリング動作により、ノードP1,G1がそれぞれ電源電圧Vccレベルより高く昇圧される。従って、キャパシタC1,C2には、せいぜい電源電圧程度の電圧しか印加されない。そのため、キャパシタC1,C2にはそれほど高い耐圧を要求されない。一方、キャパシタC1は、出力パス上のノードP1を昇圧するための昇圧キャパシタであるので、比較的大きな容量を要求される。そこで、キャパシタC1の誘電体層の膜厚を薄くして、小面積で大容量にしている。キャパシタC2も高い耐圧を要求されず、また、トランジスタQ2のゲート端子を昇圧するだけで良いのでキャパシタC2は大容量を要求されない。従って、その誘電体層の膜厚は薄くても厚くても良い。
【0029】
第2段昇圧ユニット200では、Vcc/2と3Vcc/2のレベルに昇圧されたクロックB1がHレベルになるとき、トランジスタQ3のゲートが昇圧されトランジスタQ3が導通して、ノードG2をノードP1のレベルにする。そして、その後クロックADがLレベル(グランドレベル)からHレベル(電源電圧レベル)に立ち上がる時に、キャパシタC4のカップリング動作により、ノードG2がノードP1のレベルよりトランジスタQ4の閾値電圧以上高いレベルに昇圧される。それにより、トランジスタQ4が十分導通して、ノードP1の昇圧レベルがノードP2に伝達される。その後、クロックB1がLレベルからHレベルに立ち上がると、キャパシタC3のカップリング動作により、ノードP2のレベルは、ノードP1の昇圧レベルより更に高く昇圧される。この昇圧されたノードP2のレベルが、ダイオード接続されたトランジスタQ5を介して、出力端子OUTに供給される。
【0030】
さて、第2段昇圧ユニット200では、ノードP2が電源電圧Vccより高いレベルの時に、クロックB1がHレベルに立ち上がり、キャパシタC3を介してノードP2を更に昇圧する。但し、クロックB1のLレベル及びHレベルがVcc/2及び3Vcc/2に昇圧されているので、キャパシタC3に印加される電圧は低く抑えられ、高々電源電圧Vcc程度である。従って、キャパシタC3は高い耐圧を有する必要はない。そのため、キャパシタC3の誘電体層はキャパシタC1と同程度に薄く形成することができ、小面積で大容量にすることができる。一方、キャパシタC4の場合は、クロックADがグランドレベルと電源電圧レベルであるので、高い耐圧を要求され、その誘電体層は厚く形成される。但し、容量は小さいので、キャパシタC4の面積を大きくする必要はない。
【0031】
図5は、昇圧されたクロックB1を生成する昇圧クロック生成回路の回路図である。この昇圧クロック生成回路は、出力B1にLレベルのVcc/2を生成する閾値が低いトランジスタQ20と、一旦出力B1を電源電圧Vccレベルまで上昇させる閾値がほぼゼロのイントリンシック・トランジスタQ21と、クロックBに応答してHレベルの3Vcc/2を生成するキャパシタC22と、昇圧用のドライブ手段としてのインバータ23,24とからなる。この昇圧クロックB1を生成するために、クロックBに加えて、クロックAと同相で昇圧クロックB1をLレベルのVcc/2にするクロックDと、クロックAのHレベルとクロックBのHレベルとの間にHレベルになるクロックCとを利用する。
【0032】
図6は、図4の昇圧回路と図5の昇圧クロック生成回路のクロック波形図である。昇圧クロック生成回路の動作について説明すると、クロックDがHレベルになるとトランジスタQ21が導通して、出力B1をVcc/2にする。つまり、クロックDがHレベルになると、昇圧クロックB1はLレベル(Vcc/2)になる。なお、定電圧Vcc/2は図示しない定電圧生成回路により生成される。次に、クロックBによりHレベル(3Vcc/2)に昇圧される直前に、クロックCのHレベルに応答して、トランジスタQ21が導通し、出力B1を一旦電源電圧Vccにする。そして、クロックBのHレベルに応答して、ノードB0がグランドレベルから電源電圧Vccレベルに上昇し、キャパシタC22のカップリング動作により、出力B1を約3Vcc/2のレベルまで昇圧する。そして、再度クロックDがHレベルになると、クロックB1はLレベル(Vcc/2)になる。このように、昇圧クロックB1は、クロックDに応答してLレベル(Vcc/2)になり、クロックBに応答してHレベル(3Vcc/2)になる。クロックCで一旦電源電圧Vccレベルにすることで、グラントと電源電圧VccのレベルしかないクロックBでクロックB1を3Vcc/2レベルまで昇圧することができる。
【0033】
再度、図4の昇圧回路の動作を図6のクロック波形図を参照して説明する。クロックAがHレベルになると、第1段昇圧ユニット100のノードP1が、大容量のキャパシタC1のカップリング動作により、電源電圧Vccから更に高いレベルに昇圧される。このクロックAの立ち上がりの直後にクロックADがHレベルになり、ノードG2が昇圧されトランジスタQ4が導通し、ノードP1の昇圧レベルがノードP2に伝達される。なお、クロックAのHレベルによりトランジスタQ1が導通し、ノードG1は入力端子Nin1に供給された電源電圧Vccレベルにされる。
【0034】
次のサイクルでは、昇圧されたクロックB1がLレベルからHレベルに立ち上がり、大容量キャパシタC3のカップリング動作によりノードP2が、更に高いレベルに昇圧される。また、同時に、トランジスタQ3も導通し、ノードG2はノードP1の電位にされる。そして、クロックB1の立ち上がりの直後にクロックBDがHレベルになり、クロックAのHレベルからLレベルへの立ち下がりにより低下したノードP1のレベルが、電源電圧Vccのレベルに回復される。以上の2つのサイクルが繰り返され、昇圧電源が出力トランジスタQ5を介して出力端子OUTに接続される出力負荷Coutに供給される。
【0035】
第2段の昇圧ユニット200に設けられた大容量のキャパシタC3には、高い電圧が印加されないので、その誘電体層を薄く形成することができ、小面積にすることができる。また、キャパシタC4は、クロックADが昇圧されていないので高い耐圧を要求され、キャパシタC3,C1に比較するとより厚い誘電体層を有する。但し、大容量ではないので面積の増大にはならない。もし、クロックADも昇圧されたレベルであれば、キャパシタC4の誘電体層も薄くすることができる。
【0036】
図7は、本実施の形態におけるキャパシタの構造断面図である。キャパシタは、P型基板1の表面に形成されたN側ウエル領域2とそのコンタクト領域3と、基板上に形成された誘電体層4A,4Bと電極5とで構成される。キャパシタC2,C4は、厚い誘電体層4Aを有する構造であり、大容量のキャパシタC1,C3は、薄い誘電体層4Bを有する構造である。従って、本実施の形態では、キャパシタC2,C4は、キャパシタC1,C3よりも大容量であり、より薄い誘電体層を有する。
【0037】
図8は、本実施の形態の変形例を示す回路図である。この変形例は、図3のスイッチSWがダイオードD1,D2,D3になっている点で異なる。ダイオードは順方向にのみ導通する一種のスイッチである。また、各ステージの昇圧ユニットの出力ノードP1,P2,P3は、ダイオードを介して電源Vccが接続され、電源電圧Vccよりダイオードの順方向電圧(トランジスタの閾値電圧)より低いレベル以上に維持される。この変形例では、前段の昇圧ユニットにより昇圧された出力ノードP1,P2,P3の電圧が、各ユニットのダイオードD2,D3を介して次段の昇圧ユニットの出力ノードに伝達されるので、ダイオードD1,D2,D3の順方向電圧だけ低下して伝達される。
【0038】
そして、この変形例においても、昇圧のためのクロックA,B1,A1のうち、第2段のクロックB1は、第1段のクロックAよりもL/Hレベルが高いレベルにされている。更に、第3段のクロックAは、第2段のクロックB1よりもL/Hレベルが更に高いレベルにされている。従って、第2段、第3段ユニット内の昇圧に利用されるキャパシタC20,C30の耐圧を高くする必要がなく、その誘電体層をキャパシタC10と同様に薄く形成することができ、大容量にもかかわらず小面積にすることができる。
【0039】
以上、実施の形態例をまとめると以下の付記の通りである。
【0040】
(付記1)クロックに応答して出力ノードを昇圧する多段構成の昇圧回路において、
第1段の昇圧ユニットと、
前記第1段の昇圧ユニットの出力が入力される第2段の昇圧ユニットとを少なくとも有し、
前記第1段及び第2段の昇圧ユニットは、所定の電圧が供給される入力端子と、前記入力端子にスイッチを介して接続される出力端子と、一方の電極が前記出力端子に接続され他方の電極に第1のクロックが供給される第1のキャパシタとをそれぞれ有し、前記スイッチが導通して前記入力端子の電圧が出力端子に伝達され、その後印加される前記第1のクロックに応答して当該出力端子が昇圧され、
前記第2段の昇圧ユニットの第1のクロックの電位が前記第1段の昇圧ユニットの第1のクロックの電位よりも高いことを特徴とする昇圧回路。
【0041】
(付記2)付記1において、
前記第1段の昇圧ユニットの第1のクロックの電位は、第1の電位とそれより高い第2の電位とを有し、
前記第2段の昇圧ユニットの第1のクロックの電位は、前記第1の電位より高い第3の電位と、前記第3の電位より高い第4の電位とを有することを特徴とする昇圧回路。
【0042】
(付記3)付記1において、
前記第1段及び第2段の昇圧ユニットの前記スイッチは第1のトランジスタで構成され、
前記第1段及び第2段の昇圧ユニットは、一方の電極が前記第1のトランジスタのゲートに接続され他方の電極に第2のクロックが供給される第2のキャパシタを有し、
前記第2段の昇圧ユニット内の第1のキャパシタは、当該第2段のユニット内の第2のキャパシタより薄い誘電体層を有することを特徴とする昇圧回路。
【0043】
(付記4)付記3において、
前記第1段及び第2段の昇圧ユニットは、更に、前記入力端子と前記第1のトランジスタのゲートとの間に設けられた第2のトランジスタをそれぞれ有し、当該第2のトランジスタのゲートが前記第1のキャパシタを介して前記第1のクロックにより昇圧されることを特徴とする昇圧回路。
【0044】
(付記5)付記3において、
前記第1段の昇圧ユニットの第1のキャパシタは、前記第2段の昇圧ユニットの第2のキャパシタよりも薄い誘電体層を有することを特徴とする昇圧回路。
【0045】
(付記6)付記1において、
前記第1段及び第2段の昇圧ユニット内の前記スイッチは、一方向にのみ導通するダイオードであることを特徴とする昇圧回路。
【0046】
(付記7)クロックに応答して出力ノードを昇圧する多段構成の昇圧回路において、
第1段の昇圧ユニットと、
前記第1段の昇圧ユニットの出力が入力される第2段の昇圧ユニットとを有し、
前記第2段の昇圧ユニットは、第1段の昇圧ユニットで昇圧された出力電圧が供給される入力端子と、前記入力端子に第1のトランジスタを介して接続される出力端子と、一方の電極が前記出力端子に接続され他方の電極に第1のクロックが供給される第1のキャパシタと、一方の電極が前記第1のトランジスタのゲートに接続され他方の電極に第2のクロックが供給される第2のキャパシタとを有し、前記第2のクロックに応答して前記第1のトランジスタが導通して前記入力端子の電圧が出力端子に伝達され、その後印加される前記第1のクロックに応答して当該出力端子が昇圧され、
前記第1のクロックの電位が前記第2のクロックの電位よりも高いことを特徴とする昇圧回路。
【0047】
(付記8)付記7において、
前記第1のキャパシタは、前記第2のキャパシタより薄い誘電体層を有することを特徴とする昇圧回路。
【0048】
(付記9)付記7において、
前記第1のキャパシタは第2のキャパシタより容量が大きく、第2のキャパシタより薄い誘電体層を有することを特徴とする昇圧回路。
【0049】
(付記10)付記7において、
前記第1段の昇圧ユニットは、所定の電圧が供給される入力端子と、前記入力端子に第3のトランジスタを介して接続される出力端子と、一方の電極が前記出力端子に接続され他方の電極に第3のクロックが供給される第3のキャパシタと、一方の電極が前記第3のトランジスタのゲートに接続され他方の電極に第4のクロックが供給される第4のキャパシタとを有し、前記第4のクロックに応答して前記第3のトランジスタが導通して前記入力端子の電圧が出力端子に伝達され、その後印加される前記第3のクロックに応答して当該出力端子が昇圧されることを特徴とする昇圧回路。
【0050】
【発明の効果】
以上、本発明によれば、小面積の昇圧回路を実現することができる。
【図面の簡単な説明】
【図1】従来の昇圧回路の回路図である。
【図2】図1の昇圧回路のクロックの波形図である。
【図3】本実施の形態の原理図である。
【図4】本実施の形態における具体的な昇圧回路の回路図である。
【図5】昇圧されたクロックB1を生成する昇圧クロック生成回路の回路図である。
【図6】図4の昇圧回路と図5の昇圧クロック生成回路のクロック波形図である。
【図7】本実施の形態におけるキャパシタの構造断面図である。
【図8】本実施の形態の変形例を示す回路図である。
【符号の説明】
100:第1段の昇圧ユニット、200:第2段の昇圧ユニット
Q2,Q4:第1のトランジスタ、Q1,Q3:第2のトランジスタ、
C1,C3:第1のキャパシタ、C2,C4:第2のキャパシタ
A,B1:第1のクロック、BD,AD:第2のクロック[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a multi-stage booster circuit, and more particularly to a charge pump circuit capable of reducing a voltage applied to a boosting capacitor to achieve a small area and a large capacity.
[0002]
[Prior art]
The booster circuit or the charge pump circuit is a circuit that generates a voltage higher than the power supply voltage of the LSI chip. For example, the booster circuit or the charge pump circuit generates a high voltage necessary for a flash memory program or erase operation, or generates a boosted voltage in a dynamic RAM. Or used as a circuit. Such a booster circuit generates a voltage higher than the power supply voltage by boosting a node at a power supply voltage level by a coupling capacitor, and generates a higher voltage by further multi-stage configuration.
[0003]
FIG. 1 is a circuit diagram of a conventional booster circuit. FIG. 2 is a waveform diagram of a clock of the booster circuit of FIG. This booster circuit has a multi-stage configuration including a first-
[0004]
The operation of the booster circuit is as follows. In the initial state, the nodes P1 and P2 are both at the level lower than the power supply voltage Vcc by the threshold voltage Vth by the transistors Q10 and Q11. In the first stage, the potential of the node P1 rises via the capacitor C1 in response to the rise of the clock A, the transistor Q1 is turned on, and the node G1 is set to the power supply voltage level. Then, in response to the rise of clock BD, node G1 rises to a level higher than the power supply voltage via capacitor C2, transistor Q2 conducts, and node P1 attains the level of power supply voltage Vcc. Further, in response to the rise of clock A, node P1 is boosted to a level higher than power supply voltage Vcc.
[0005]
In the second stage, the node G2 is boosted via the capacitor C4 in response to the rise of the clock AD immediately after the rise of the clock A, the transistor Q4 is turned on, and the level of the node P1 is transmitted to the node P2. Then, in response to the subsequent rise of clock B, node P2 is boosted to a level higher than power supply voltage Vcc via capacitor C3. The boosted voltage at the node P2 drives the load capacitance Cout connected to the output terminal OUT via the output transistor Q5. At the rise of clock B, transistor Q3 conducts, and node G2 is boosted to the level of node P1.
[0006]
When the first-stage node P1 is boosted to a voltage higher than the power supply voltage at the rising edge of the clock A, the transistor Q4 is turned on by the in-phase clock AD, and the boosted voltage of the node P1 is transmitted to the node P2.
[0007]
[Problems to be solved by the invention]
As is apparent from the above operation, the capacitors C1 and C3 for boosting the nodes P1 and P2 connected to the output path need to have a larger capacitance than the capacitors C2 and C4. On the other hand, the withstand voltage of the capacitors C3 and C4 in the second-
[0008]
A capacitor has a dielectric layer between two electrodes, and the thinner the dielectric layer, the larger the capacitance but the lower the breakdown voltage. In order to increase the capacity of the capacitor, the area of the capacitor may be increased. However, the increase of the area is not preferable because it increases the degree of integration.
[0009]
The first-stage capacitor C1 requires a large capacitance but does not require a high withstand voltage. Therefore, the dielectric layer can be thinned to realize a large capacitance even in a small area. However, the second-stage capacitor C3 is required to have a large capacitance and a high withstand voltage. Therefore, the dielectric layer must be thickened, and a large area must be realized to realize a large capacitance. No. The second-stage capacitor C4 must have a thick dielectric layer to increase the withstand voltage, but does not need to have a large area because there is no requirement for a large capacity. After all, in the conventional booster circuit, the problem to be solved is that the area of the capacitor for boosting the output path of the subsequent booster circuit increases.
[0010]
Therefore, an object of the present invention is to provide a booster circuit that can be realized with a small-area capacitor.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, one aspect of the present invention is a multi-stage booster circuit for boosting an output node in response to a clock, comprising a first-stage booster unit and a first-stage booster unit. A first stage booster unit to which an output is input, wherein the first and second stage booster units are connected to an input terminal to which a predetermined voltage is supplied and the input terminal via a switch Output terminal, and a boost capacitor having one electrode connected to the output terminal and a boost clock supplied to the other electrode, and when the switch is turned on, the voltage of the input terminal is output from the output terminal. The output terminal is boosted in response to a clock applied thereafter, and the potential of the clock of the second stage boosting unit is higher than the potential of the clock of the first stage boosting unit. It is characterized in.
[0012]
According to the aspect of the present invention, the potential of the clock of the second-stage booster unit is set higher than the potential of the clock of the first-stage booster unit, so that the voltage is applied to the booster capacitor in the second-stage booster unit. The voltage can be kept low. As a result, the dielectric film of the boosting capacitor in the second boosting unit can be formed thin, so that the boosting capacitor can have a large capacity even with a small area, and the area of the boosting circuit can be reduced. Can be.
[0013]
To achieve the above object, another aspect of the present invention is a multi-stage booster circuit for boosting an output node in response to a clock, comprising: a first stage booster unit; A second stage booster unit to which an output is input, wherein the second stage booster unit has an input terminal to which an output voltage boosted by the first stage booster unit is supplied, and a second stage booster unit connected to the input terminal. An output terminal connected via one transistor, a first capacitor having one electrode connected to the output terminal and a first clock supplied to the other electrode, and one electrode connected to the first transistor A second capacitor connected to the gate of the second transistor and supplied to the other electrode with a second clock, wherein the first transistor is turned on in response to the second clock, and the voltage of the input terminal is Transfer to output terminal Which is pressurized to the corresponding output terminal in response to said first clock is then applied, the potential of the first clock is equal to or higher than the potential of the second clock.
[0014]
According to the aspect of the present invention, since the first clock is increased, the withstand voltage of the first capacitor can be reduced. Therefore, the dielectric film of the first capacitor can be made thinner than the second capacitor, so that the first capacitor having a small area and a large capacity can be realized.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the scope of protection of the present invention is not limited to the following embodiments, but extends to the inventions described in the claims and their equivalents.
[0016]
FIG. 3 is a principle diagram of the present embodiment. The booster circuit shown in this principle diagram includes first, second, and
[0017]
A constant voltage such as a power supply voltage is supplied to the input terminal of the first-
[0018]
The operation of this booster circuit is similar to that of the conventional example, in that the switch SW is turned on when the clock BD goes to the H level, and the voltage of the input terminal Nin is increased in the first and
[0019]
In the second-
[0020]
As described above, in the first-
[0021]
Therefore, the L level and the H level of the clock B1 of the second
[0022]
Further, the L level and the H level of the clock A1 of the third
[0023]
FIG. 4 is a circuit diagram of a specific booster circuit according to the present embodiment. Elements corresponding to the circuit elements of the conventional example in FIG. 1 are given the same reference numerals. This booster circuit includes a first-
[0024]
The power supply voltage Vcc is supplied to the input terminal Nin1 of the first
[0025]
The second
[0026]
In the booster circuit of FIG. 4, the clock A of the first-
[0027]
As described in the operation of the conventional booster circuit, in the first-
[0028]
In the first
[0029]
In the second-
[0030]
In the second-
[0031]
FIG. 5 is a circuit diagram of a boosted clock generation circuit that generates a boosted clock B1. This boosted clock generation circuit includes a transistor Q20 having a low threshold value for generating an L level Vcc / 2 at the output B1, an intrinsic transistor Q21 having a threshold value for substantially increasing the output B1 to the power supply voltage Vcc level once, and a clock. It comprises a capacitor C22 for generating 3Vcc / 2 at H level in response to B, and
[0032]
FIG. 6 is a clock waveform diagram of the booster circuit of FIG. 4 and the booster clock generation circuit of FIG. The operation of the boost clock generation circuit will be described. When the clock D goes high, the transistor Q21 conducts and the output B1 becomes Vcc / 2. That is, when the clock D goes high, the boosted clock B1 goes low (Vcc / 2). The constant voltage Vcc / 2 is generated by a not-shown constant voltage generation circuit. Next, immediately before being boosted to the H level (3 Vcc / 2) by the clock B, the transistor Q21 is turned on in response to the H level of the clock C, and the output B1 is once set to the power supply voltage Vcc. Then, in response to the H level of the clock B, the node B0 rises from the ground level to the power supply voltage Vcc level, and boosts the output B1 to a level of about 3 Vcc / 2 by the coupling operation of the capacitor C22. When the clock D goes high again, the clock B1 goes low (Vcc / 2). As described above, the boosted clock B1 goes to the L level (Vcc / 2) in response to the clock D, and goes to the H level (3Vcc / 2) in response to the clock B. By temporarily setting the level of the power supply voltage Vcc by the clock C, the clock B1 can be boosted to the level of 3 Vcc / 2 by the clock B having only the levels of the grant and the power supply voltage Vcc.
[0033]
The operation of the booster circuit of FIG. 4 will be described again with reference to the clock waveform diagram of FIG. When the clock A goes high, the node P1 of the first-
[0034]
In the next cycle, the boosted clock B1 rises from the L level to the H level, and the node P2 is boosted to a higher level by the coupling operation of the large-capacity capacitor C3. At the same time, the transistor Q3 is turned on, and the node G2 is set to the potential of the node P1. Then, immediately after the rise of the clock B1, the clock BD goes to the H level, and the level of the node P1 lowered by the fall of the clock A from the H level to the L level is restored to the level of the power supply voltage Vcc. The above two cycles are repeated, and the boosted power is supplied to the output load Cout connected to the output terminal OUT via the output transistor Q5.
[0035]
Since a high voltage is not applied to the large-capacity capacitor C3 provided in the second-
[0036]
FIG. 7 is a structural sectional view of the capacitor in the present embodiment. The capacitor includes an N-
[0037]
FIG. 8 is a circuit diagram showing a modification of the present embodiment. This modification is different in that the switch SW in FIG. 3 is replaced with diodes D1, D2, and D3. A diode is a type of switch that conducts only in the forward direction. The power supply Vcc is connected to the output nodes P1, P2, and P3 of the boosting units of each stage via a diode, and the output nodes P1, P2, and P3 are maintained at a level lower than the power supply voltage Vcc and lower than the forward voltage of the diode (the threshold voltage of the transistor). . In this modification, the voltages of the output nodes P1, P2, and P3 boosted by the boosting unit of the preceding stage are transmitted to the output nodes of the boosting unit of the next stage via the diodes D2 and D3 of each unit. , D2, and D3 are transmitted at a reduced voltage.
[0038]
Also in this modification, of the clocks A, B1, and A1 for boosting, the second-stage clock B1 has a higher L / H level than the first-stage clock A. Further, the third stage clock A has a higher L / H level than the second stage clock B1. Therefore, there is no need to increase the breakdown voltage of the capacitors C20 and C30 used for boosting in the second and third stage units, and the dielectric layer can be formed as thin as the capacitor C10, and the capacitance can be increased. Nevertheless, the area can be reduced.
[0039]
As described above, the embodiments are summarized as follows.
[0040]
(Supplementary Note 1) In a multi-stage booster circuit that boosts an output node in response to a clock,
A first-stage booster unit,
A second stage booster unit to which an output of the first stage booster unit is input,
The first-stage and second-stage booster units each include an input terminal to which a predetermined voltage is supplied, an output terminal connected to the input terminal via a switch, and one electrode connected to the output terminal and the other terminal connected to the output terminal. And a first capacitor to which a first clock is supplied to the electrodes of the first and second electrodes. The switch is turned on to transmit the voltage of the input terminal to the output terminal, and respond to the first clock applied thereafter. And the output terminal is boosted,
A booster circuit, wherein a potential of a first clock of the second booster unit is higher than a potential of a first clock of the first booster unit.
[0041]
(Supplementary Note 2) In
A first clock potential of the first stage booster unit has a first potential and a second potential higher than the first potential;
A booster circuit, wherein a potential of a first clock of the second booster unit has a third potential higher than the first potential and a fourth potential higher than the third potential. .
[0042]
(Supplementary Note 3) In
The switches of the first-stage and second-stage booster units are constituted by first transistors,
The first-stage and second-stage booster units each include a second capacitor having one electrode connected to the gate of the first transistor and the other electrode supplied with a second clock,
A booster circuit, wherein the first capacitor in the second stage booster unit has a thinner dielectric layer than the second capacitor in the second stage unit.
[0043]
(Supplementary Note 4) In
The first-stage and second-stage booster units each further include a second transistor provided between the input terminal and the gate of the first transistor, and the gate of the second transistor is connected to the second transistor. A booster circuit, which is boosted by the first clock via the first capacitor.
[0044]
(Supplementary Note 5) In
A booster circuit, wherein a first capacitor of the first-stage booster unit has a dielectric layer thinner than a second capacitor of the second-stage booster unit.
[0045]
(Supplementary Note 6) In
The booster circuit, wherein the switches in the first and second booster units are diodes that conduct only in one direction.
[0046]
(Supplementary Note 7) In a multi-stage booster circuit that boosts an output node in response to a clock,
A first-stage booster unit,
A second stage booster unit to which an output of the first stage booster unit is input,
The second stage booster unit has an input terminal to which an output voltage boosted by the first stage booster unit is supplied, an output terminal connected to the input terminal via a first transistor, and one electrode Is connected to the output terminal and the other electrode is supplied with a first clock, and one electrode is connected to the gate of the first transistor and the other electrode is supplied with a second clock. A second capacitor, wherein the first transistor is turned on in response to the second clock, and the voltage of the input terminal is transmitted to the output terminal. In response, the output terminal is boosted,
A booster circuit, wherein the potential of the first clock is higher than the potential of the second clock.
[0047]
(Supplementary Note 8) In Supplementary note 7,
The booster circuit according to
[0048]
(Supplementary Note 9) In Supplementary note 7,
The booster circuit, wherein the first capacitor has a larger capacitance than the second capacitor and has a thinner dielectric layer than the second capacitor.
[0049]
(Supplementary Note 10) In Supplementary Note 7,
The first stage booster unit includes an input terminal to which a predetermined voltage is supplied, an output terminal connected to the input terminal via a third transistor, and one electrode connected to the output terminal and the other electrode connected to the output terminal. A third capacitor having a third clock supplied to the electrode, and a fourth capacitor having one electrode connected to the gate of the third transistor and having the other electrode supplied with a fourth clock; The third transistor is turned on in response to the fourth clock, the voltage at the input terminal is transmitted to the output terminal, and the output terminal is boosted in response to the third clock applied thereafter. A booster circuit characterized by:
[0050]
【The invention's effect】
As described above, according to the present invention, a small-area booster circuit can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a conventional booster circuit.
FIG. 2 is a waveform diagram of a clock of the booster circuit of FIG. 1;
FIG. 3 is a principle diagram of the present embodiment.
FIG. 4 is a circuit diagram of a specific boosting circuit in the present embodiment.
FIG. 5 is a circuit diagram of a boosted clock generation circuit that generates a boosted clock B1.
6 is a clock waveform diagram of the booster circuit of FIG. 4 and the booster clock generation circuit of FIG. 5;
FIG. 7 is a structural sectional view of a capacitor according to the present embodiment.
FIG. 8 is a circuit diagram showing a modification of the present embodiment.
[Explanation of symbols]
100: first stage booster unit, 200: second stage booster unit
Q2, Q4: first transistor, Q1, Q3: second transistor,
C1, C3: first capacitor, C2, C4: second capacitor
A, B1: first clock, BD, AD: second clock
Claims (7)
第1段の昇圧ユニットと、
前記第1段の昇圧ユニットの出力が入力される第2段の昇圧ユニットとを少なくとも有し、
前記第1段及び第2段の昇圧ユニットは、所定の電圧が供給される入力端子と、前記入力端子にスイッチを介して接続される出力端子と、一方の電極が前記出力端子に接続され他方の電極に第1のクロックが供給される第1のキャパシタとをそれぞれ有し、前記スイッチが導通して前記入力端子の電圧が出力端子に伝達され、その後印加される前記第1のクロックに応答して当該出力端子が昇圧され、
前記第2段の昇圧ユニットの第1のクロックの電位が前記第1段の昇圧ユニットの第1のクロックの電位よりも高いことを特徴とする昇圧回路。In a multi-stage booster circuit that boosts an output node in response to a clock,
A first-stage booster unit,
A second stage booster unit to which an output of the first stage booster unit is input,
The first-stage and second-stage booster units each include an input terminal to which a predetermined voltage is supplied, an output terminal connected to the input terminal via a switch, and one electrode connected to the output terminal and the other terminal connected to the output terminal. And a first capacitor to which a first clock is supplied to the electrodes of the first and second electrodes. The switch is turned on to transmit the voltage of the input terminal to the output terminal, and respond to the first clock applied thereafter. And the output terminal is boosted,
A booster circuit, wherein a potential of a first clock of the second booster unit is higher than a potential of a first clock of the first booster unit.
前記第1段の昇圧ユニットの第1のクロックの電位は、第1の電位とそれより高い第2の電位とを有し、
前記第2段の昇圧ユニットの第1のクロックの電位は、前記第1の電位より高い第3の電位と、前記第3の電位より高い第4の電位とを有することを特徴とする昇圧回路。In claim 1,
A first clock potential of the first stage booster unit has a first potential and a second potential higher than the first potential;
A booster circuit, wherein a potential of a first clock of the second booster unit has a third potential higher than the first potential and a fourth potential higher than the third potential. .
前記第1段及び第2段の昇圧ユニットの前記スイッチは第1のトランジスタで構成され、
前記第1段及び第2段の昇圧ユニットは、一方の電極が前記第1のトランジスタのゲートに接続され他方の電極に第2のクロックが供給される第2のキャパシタを有し、
前記第2段の昇圧ユニット内の第1のキャパシタは、当該第2段のユニット内の第2のキャパシタより薄い誘電体層を有することを特徴とする昇圧回路。In claim 1,
The switches of the first-stage and second-stage booster units are constituted by first transistors,
The first-stage and second-stage booster units each include a second capacitor having one electrode connected to the gate of the first transistor and the other electrode supplied with a second clock,
A booster circuit, wherein the first capacitor in the second stage booster unit has a thinner dielectric layer than the second capacitor in the second stage unit.
前記第1段の昇圧ユニットの第1のキャパシタは、前記第2段の昇圧ユニットの第2のキャパシタよりも薄い誘電体層を有することを特徴とする昇圧回路。In claim 3,
A booster circuit, wherein a first capacitor of the first-stage booster unit has a dielectric layer thinner than a second capacitor of the second-stage booster unit.
第1段の昇圧ユニットと、
前記第1段の昇圧ユニットの出力が入力される第2段の昇圧ユニットとを有し、
前記第2段の昇圧ユニットは、第1段の昇圧ユニットで昇圧された出力電圧が供給される入力端子と、前記入力端子に第1のトランジスタを介して接続される出力端子と、一方の電極が前記出力端子に接続され他方の電極に第1のクロックが供給される第1のキャパシタと、一方の電極が前記第1のトランジスタのゲートに接続され他方の電極に第2のクロックが供給される第2のキャパシタとを有し、前記第2のクロックに応答して前記第1のトランジスタが導通して前記入力端子の電圧が出力端子に伝達され、その後印加される前記第1のクロックに応答して当該出力端子が昇圧され、
前記第1のクロックの電位が前記第2のクロックの電位よりも高いことを特徴とする昇圧回路。In a multi-stage booster circuit that boosts an output node in response to a clock,
A first-stage booster unit,
A second stage booster unit to which an output of the first stage booster unit is input,
The second stage booster unit has an input terminal to which an output voltage boosted by the first stage booster unit is supplied, an output terminal connected to the input terminal via a first transistor, and one electrode Is connected to the output terminal and the other electrode is supplied with a first clock, and one electrode is connected to the gate of the first transistor and the other electrode is supplied with a second clock. A second capacitor, wherein the first transistor is turned on in response to the second clock, and the voltage of the input terminal is transmitted to the output terminal. In response, the output terminal is boosted,
A booster circuit, wherein the potential of the first clock is higher than the potential of the second clock.
前記第1のキャパシタは、前記第2のキャパシタより薄い誘電体層を有することを特徴とする昇圧回路。In claim 5,
The booster circuit according to claim 1, wherein the first capacitor has a dielectric layer thinner than the second capacitor.
前記第1のキャパシタは第2のキャパシタより容量が大きく、第2のキャパシタより薄い誘電体層を有することを特徴とする昇圧回路。In claim 5,
The booster circuit, wherein the first capacitor has a larger capacitance than the second capacitor and has a thinner dielectric layer than the second capacitor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003038636A JP3831758B2 (en) | 2003-02-17 | 2003-02-17 | Multi-stage booster circuit with small area |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003038636A JP3831758B2 (en) | 2003-02-17 | 2003-02-17 | Multi-stage booster circuit with small area |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004247689A true JP2004247689A (en) | 2004-09-02 |
JP3831758B2 JP3831758B2 (en) | 2006-10-11 |
Family
ID=33023109
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003038636A Expired - Fee Related JP3831758B2 (en) | 2003-02-17 | 2003-02-17 | Multi-stage booster circuit with small area |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3831758B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009133914A1 (en) * | 2008-04-28 | 2009-11-05 | 凸版印刷株式会社 | Pulse boost circuit and pulse boost method |
JP2011062024A (en) * | 2009-09-11 | 2011-03-24 | Aoi Electronics Co Ltd | Booster circuit |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06283667A (en) * | 1993-03-26 | 1994-10-07 | Toshiba Corp | High-voltage generation circuit |
JPH08103070A (en) * | 1994-09-30 | 1996-04-16 | Nec Corp | Charge pump circuit |
JPH11330376A (en) * | 1998-05-19 | 1999-11-30 | Toshiba Microelectronics Corp | Charge pump type driving circuit |
JP2002261239A (en) * | 2001-02-28 | 2002-09-13 | Sharp Corp | Step-up circuit of nonvolatile semiconductor storage device |
-
2003
- 2003-02-17 JP JP2003038636A patent/JP3831758B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06283667A (en) * | 1993-03-26 | 1994-10-07 | Toshiba Corp | High-voltage generation circuit |
JPH08103070A (en) * | 1994-09-30 | 1996-04-16 | Nec Corp | Charge pump circuit |
JPH11330376A (en) * | 1998-05-19 | 1999-11-30 | Toshiba Microelectronics Corp | Charge pump type driving circuit |
JP2002261239A (en) * | 2001-02-28 | 2002-09-13 | Sharp Corp | Step-up circuit of nonvolatile semiconductor storage device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009133914A1 (en) * | 2008-04-28 | 2009-11-05 | 凸版印刷株式会社 | Pulse boost circuit and pulse boost method |
JP2009268317A (en) * | 2008-04-28 | 2009-11-12 | Toppan Printing Co Ltd | Pulse-boosting circuit and method |
JP2011062024A (en) * | 2009-09-11 | 2011-03-24 | Aoi Electronics Co Ltd | Booster circuit |
Also Published As
Publication number | Publication date |
---|---|
JP3831758B2 (en) | 2006-10-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW476179B (en) | Charge pump circuit applied in low supply voltage | |
TW578377B (en) | Charge-pump circuit and method for controlling the same | |
JP4925866B2 (en) | Charge pump circuit | |
JP3223504B2 (en) | Boost circuit | |
US20080042731A1 (en) | High efficiency bi-directional charge pump circuit | |
US7586361B2 (en) | Semiconductor device comprising a charge pump operated by clock signals | |
US7439795B2 (en) | Charge pump circuit with reduced parasitic capacitance | |
JP4699851B2 (en) | Booster circuit | |
JP5566568B2 (en) | Power supply voltage generation circuit | |
US6674317B1 (en) | Output stage of a charge pump circuit providing relatively stable output voltage without voltage degradation | |
US20060273843A1 (en) | High efficiency bi-directional charge pump circuit | |
US7724073B2 (en) | Charge pump circuit | |
US7616032B2 (en) | Internal voltage initializing circuit for use in semiconductor memory device and driving method thereof | |
US7002399B2 (en) | Basic stage for a charge pump circuit | |
JPH06283667A (en) | High-voltage generation circuit | |
TWI520490B (en) | High voltage generator and method of generating high voltage | |
WO1996008070A1 (en) | Booster | |
KR20090071860A (en) | Vpp generator for low voltage dram with cross coupled charge pump | |
JP3831758B2 (en) | Multi-stage booster circuit with small area | |
JP2001043690A (en) | Negative boosting circuit, non-volatile semiconductor memory using it, and semiconductor circuit device | |
US11114937B2 (en) | Charge pump circuit | |
US6118329A (en) | Negative charge pump using positive high voltage | |
JP2009289979A (en) | Booster circuit | |
JP2001134230A (en) | Display device driving circuit | |
JP2000262042A (en) | Drive circuit, and charge pump boosting circuit using the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040625 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050819 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051011 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060502 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060601 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060601 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060718 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 3 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 3 |
|
R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130728 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |