JP2004247689A

JP2004247689A - Step-up circuit of small area with multistage structure

Info

Publication number: JP2004247689A
Application number: JP2003038636A
Authority: JP
Inventors: Kazuhiro Kurihara; 和弘栗原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-02-17
Filing date: 2003-02-17
Publication date: 2004-09-02
Anticipated expiration: 2023-02-17
Also published as: JP3831758B2

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a step-up circuit of a small area by lowering the withstand voltage of a capacitor for boosting. <P>SOLUTION: In a step-up circuit with a multistage structure responding to a clock to boost an output node, there are provided at least a first-stage boosting unit 100 and a second-stage boosting unit 200 in which the output of the first-stage boosting unit is inputted. The first and second stage boosting units have an input terminal supplied with predetermined voltage, an output terminal connected with the input terminal by a switch SW, and a boosting capacitor C with one electrode connected with the output terminal and the other electrode supplied with the boosting clocks A and B1, respectively. When the switch conducts, the voltage of the input terminal is transmitted to the output terminal. Responding to a clock applied after that, the output terminal is boosted. The potential of the clock of the second-stage boosting unit is higher than that of the clock of the first-stage boosting unit. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、多段構成の昇圧回路に関し、特に、昇圧用キャパシタにかかる電圧を低減して小面積で且つ大容量化することができるチャージポンプ回路に関する。
【０００２】
【従来の技術】
昇圧回路またはチャージポンプ回路は、ＬＳＩチップの電源電圧より高い電圧を発生する回路であり、例えば、フラッシュメモリのプログラムや消去動作に必要な高電圧を発生したり、ダイナミックＲＡＭにおける昇圧電圧を発生したりする回路として利用される。かかる昇圧回路は、電源電圧レベルのノードをカップリングキャパシタにより昇圧することで、電源電圧より高い電圧を発生し、更に多段構成にすることでより高い電圧を発生する。
【０００３】
図１は、従来の昇圧回路の回路図である。また、図２は、図１の昇圧回路のクロックの波形図である。この昇圧回路は、初段の昇圧ユニット１００と２段目の昇圧ユニット２００とからなる多段構成である。初段の昇圧ユニット１００は、トランジスタＱ１，Ｑ２とキャパシタＣ１，Ｃ２で構成され、２段目の昇圧ユニット２００も、トランジスタＱ３，Ｑ４とキャパシタＣ３，Ｃ４で構成される。２段目の昇圧ユニット２００はダイオード接続された出力トランジスタＱ５を介して出力端子ＯＵＴに接続される。また、各昇圧ユニットの出力ノードＰ１，Ｐ２は、ダイオード接続されたトランジスタＱ１０，Ｑ１１を介して電源電圧Ｖｃｃに接続される。また、カップリングキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４には、それぞれクロックＡ，ＢＤ，Ｂ，ＡＤが印加される。図２に示されるとおり、クロックＡ，ＡＤは多少のタイミングのずれはあるが同相のクロックであり、クロックＢ、ＢＤも同様に同相のクロックである。図中のトランジスタは、例えば、通常のＮ型エンハンスメントトランジスタよりも閾値電圧が低い。
【０００４】
昇圧回路の動作は以下の通りである。最初の状態では、ノードＰ１，Ｐ２は共に、トランジスタＱ１０，Ｑ１１により電源電圧Ｖｃｃより閾値電圧Ｖｔｈ低いレベルになっている。そして、初段において、クロックＡの立ち上がりに応答して、キャパシタＣ１を介してノードＰ１の電位が上昇し、トランジスタＱ１が導通して、ノードＧ１が電源電圧レベルにされている。そこで、クロックＢＤの立ち上がりに応答して、キャパシタＣ２を介してノードＧ１が電源電圧以上のレベルに上昇し、トランジスタＱ２が導通し、ノードＰ１が電源電圧Ｖｃｃレベルになる。そして、更にクロックＡの上昇に応答して、ノードＰ１が電源電圧Ｖｃｃより高いレベルに昇圧される。
【０００５】
２段目では、クロックＡの立ち上がり直後のクロックＡＤの立ち上がりに応答して、キャパシタＣ４を介してノードＧ２が昇圧され、トランジスタＱ４が導通して、ノードＰ１のレベルがノードＰ２に伝達される。そして、その後のクロックＢの立ち上がりに応答して、キャパシタＣ３を介してノードＰ２が電源電圧Ｖｃｃよりも高いレベルに昇圧される。ノードＰ２の昇圧電圧は、出力トランジスタＱ５を介して出力端子ＯＵＴに接続される負荷容量Ｃｏｕｔを駆動する。クロックＢの立ち上がり時にトランジスタＱ３が導通し、ノードＧ２がノードＰ１のレベルまで昇圧される。
【０００６】
尚、クロックＡの立ち上がりで初段のノードＰ１が電源電圧より高く昇圧されるときに、同相のクロックＡＤによりトランジスタＱ４が導通し、ノードＰ２にノードＰ１の昇圧電圧が伝達される。
【０００７】
【発明が解決しようとする課題】
上記の動作から明らかなとおり、出力パスにつながるノードＰ１，Ｐ２を昇圧するためのキャパシタＣ１，Ｃ３は、キャパシタＣ２，Ｃ４に比較して容量を大きくする必要がある。一方、２段目の昇圧ユニット２００内のキャパシタＣ３，Ｃ４の耐圧は、初段のキャパシタＣ１，Ｃ２より高くする必要がある。つまり、クロックＡ，ＡＤ，Ｂ，ＢＤは、グランドレベルと電源電圧レベルであるのに対して、ノードＰ１，Ｇ１は共に電源電圧レベルからクロックＡ，ＢＤの立ち上がり時に電源電圧を超えるレベルになるので、キャパシタＣ１，Ｃ２には、電源電圧以上の電圧が印加されることはない。それに対して、ノードＰ２，Ｇ２は共に電源電圧より高いレベルから更に高いレベルに昇圧されるので、キャパシタＣ３，Ｃ４には電源電圧以上の電圧が印加される。従って、それらのキャパシタＣ３，Ｃ４はより高い耐圧特性を要求される。
【０００８】
キャパシタは、２つの電極の間に誘電体層を有し、誘電体層が薄いほど容量は大きくなるが耐圧は低くなる。また、キャパシタの容量を大きくするためには、その面積を大きくすればよいが、面積の増大は高集積化の弊害になり好ましくない。
【０００９】
初段のキャパシタＣ１は、大きな容量を要求されるが高い耐圧は要求されないので、誘電体層を薄くして小面積でも大容量を実現することができる。しかし、２段目のキャパシタＣ３は、大きな容量を要求されると共に高い耐圧も要求されるので、誘電体層を厚くしなければならず、それに伴って大面積にして大容量を実現しなければならない。また、２段目のキャパシタＣ４は、誘電体層を厚くして耐圧を高くしなければならないが、大容量の要求はないので大面積にする必要はない。結局、従来の昇圧回路において、後段の昇圧回路の出力パスを昇圧するキャパシタの面積が増大化することが解決すべき課題である。
【００１０】
そこで、本発明の目的は、小面積のキャパシタで実現可能な昇圧回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、クロックに応答して出力ノードを昇圧する多段構成の昇圧回路において、第１段の昇圧ユニットと、前記第１段の昇圧ユニットの出力が入力される第２段の昇圧ユニットとを少なくとも有し、前記第１段及び第２段の昇圧ユニットは、所定の電圧が供給される入力端子と、前記入力端子にスイッチを介して接続される出力端子と、一方の電極が前記出力端子に接続され他方の電極に昇圧用クロックが供給される昇圧キャパシタとをそれぞれ有し、前記スイッチが導通するときに前記入力端子の電圧が出力端子に伝達され、その後印加されるクロックに応答して当該出力端子が昇圧され、前記第２段の昇圧ユニットのクロックの電位が前記第１段の昇圧ユニットのクロックの電位よりも高いことを特徴とする。
【００１２】
上記発明の側面によれば、第２段の昇圧ユニットのクロックの電位を第１段の昇圧ユニットのクロックの電位よりも高くすることで、第２段の昇圧ユニット内の昇圧キャパシタに印加される電圧を低く抑えることができる。その結果、第２段の昇圧ユニット内の昇圧用キャパシタの誘電体膜を薄く形成することができるので、その昇圧キャパシタを小面積でも大容量化することができ、昇圧回路の面積を小さくすることができる。
【００１３】
上記の目的を達成するために、本発明の別の側面は、クロックに応答して出力ノードを昇圧する多段構成の昇圧回路において、第１段の昇圧ユニットと、前記第１段の昇圧ユニットの出力が入力される第２段の昇圧ユニットとを有し、前記第２段の昇圧ユニットは、第１段の昇圧ユニットで昇圧された出力電圧が供給される入力端子と、前記入力端子に第１のトランジスタを介して接続される出力端子と、一方の電極が前記出力端子に接続され他方の電極に第１のクロックが供給される第１のキャパシタと、一方の電極が前記第１のトランジスタのゲートに接続され他方の電極に第２のクロックが供給される第２のキャパシタとを有し、前記第２のクロックに応答して前記第１のトランジスタが導通して前記入力端子の電圧が出力端子に伝達され、その後印加される前記第１のクロックに応答して当該出力端子が昇圧され、前記第１のクロックの電位が前記第２のクロックの電位よりも高いことを特徴とする。
【００１４】
上記発明の側面によれば、第１のクロックを高くしたので、第１のキャパシタの耐圧を低くすることができる。従って、第１のキャパシタの誘電体膜を第２のキャパシタよりも薄くして、小面積で大容量の第１のキャパシタを実現することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１６】
図３は、本実施の形態の原理図である。この原理図の昇圧回路は、第１段、第２段、第３段の昇圧ユニット１００，２００，３００で構成され、各昇圧ユニットは、所定の電圧が供給される入力端子Ｎｉｎと、入力端子Ｎｉｎと出力端子Ｎｏｕｔとの間に設けられたスイッチＳＷと、出力端子Ｎｏｕｔを昇圧するための昇圧キャパシタＣとを有する。この昇圧キャパシタＣにはクロックＡ，Ｂ１，Ａ１がそれぞれ印加され、カップリング動作により各出力端子Ｎｏｕｔのレベルが昇圧される。
【００１７】
初段の昇圧ユニット１００の入力端子には、電源電圧などの定電圧が供給されるが、第２段及び第３段の昇圧ユニット２００，３００の入力端子には、前段の昇圧ユニットの出力端子の電圧が供給される。そして、クロックＡ，ＡＤ，Ａ１はほぼ同相であり、クロックＢＤ、Ｂ１もほぼ同相であり、クロックＡ，ＡＤ，Ａ１とは逆相の関係にある。この昇圧回路では、クロックＢＤ，ＡＤがＨレベルの時にスイッチＳＷが導通して、入力端子Ｎｉｎの電圧が出力端子Ｎｏｕｔに伝達される。
【００１８】
この昇圧回路の動作は、従来例と同じように、クロックＢＤがＨレベルになるときにスイッチＳＷが導通し、第１段と第３段の昇圧ユニット１００，３００において、入力端子Ｎｉｎの電圧が出力端子Ｎｏｕｔに伝達される。次に、第１段の昇圧ユニットでは、クロックＡがＨレベルになるとキャパシタＣを介して出力端子Ｎｏｕｔのレベルが昇圧される。同時に第３段の昇圧ユニット３００においても、クロックＡと同相のクロックＡ１がＨレベルになり、キャパシタＣによるカップリング動作により、出力端子Ｎｏｕｔのレベルが昇圧される。
【００１９】
第２段の昇圧ユニット２００では、クロックＡ，Ａ１と同相のクロックＡＤがＨレベルになるとスイッチＳＷが導通し、第１段昇圧ユニットの出力ノードＰ１のレベルが第２段昇圧ユニットの出力ノードＰ２に伝達され、クロックＢＤと同相のクロックＢ１がＨレベルになると、キャパシタＣのカップリング動作により、その出力ノードＰ２のレベルが昇圧される。
【００２０】
このように、第１段昇圧ユニット１００では、クロックＡがグランドレベルから電源電圧Ｖｃｃレベルに立ち上がる時に、キャパシタＣのカップリング動作によりノードＰ１が電源電圧Ｖｃｃ以上に昇圧される。また、そのノードＰ１の昇圧された電圧が、第２段昇圧ユニット２００では、スイッチＳＷを介して出力ノードＰ２に伝達され、クロックＢ１がＨレベルに立ち上がる時に、キャパシタＣのカップリング動作によりノードＰ２がノードＰ１のレベルより更に高いレベルに昇圧される。第３段昇圧ユニット３００も同様の動作である。
【００２１】
そこで、第２段昇圧ユニット２００のクロックＢ１のＬレベル及びＨレベルが、第１段昇圧ユニット１００のクロックＡのＬレベル及びＨレベルより高く設定されている。そのため、ノードＰ２のレベルが電源電圧Ｖｃｃより高く昇圧されていても、キャパシタＣにはそれほど大きな電圧が印加されず、キャパシタＣの耐圧を高くする必要はない。従って、第２段昇圧ユニット内のキャパシタＣの誘電体層の膜厚を薄くして、同キャパシタＣの小面積での大容量にすることができる。
【００２２】
更に、第３段昇圧ユニット３００のクロックＡ１のＬレベル及びＨレベルが、第２段昇圧ユニットのクロックＢ１のＬレベル及びＨレベルより高く設定されている。従って、ノードＰ３が前段の昇圧ユニットの出力ノードＰ２のレベルよりも高く昇圧されても、キャパシタＣへの印加電圧を低く抑えることができる。従って、第３段昇圧ユニット内のキャパシタＣの誘電体層の膜厚を薄くして、同キャパシタＣの小面積で大容量にすることができる。
【００２３】
図４は、本実施の形態における具体的な昇圧回路の回路図である。図１の従来例の回路要素に対応する要素には同じ引用番号が与えられている。この昇圧回路は、第１段の昇圧ユニット１００と第２段の昇圧ユニット２００とを有し、第２段の昇圧ユニット２００の出力ノードＰ２が、出力トランジスタＱ５を介して出力端子ＯＵＴに接続されている。
【００２４】
第１段の昇圧ユニット１００の入力端子Ｎｉｎ１には、電源電圧Ｖｃｃが供給されている。そして、入力端子Ｎｉｎ１と出力ノードＰ１との間に、スイッチとしてトランジスタＱ２が設けられ、更に、そのトランジスタＱ２のゲートと入力端子Ｎｉｎ１との間にトランジスタＱ１が設けられている。出力ノードＰ１とトランジスタＱ１のゲートとには、クロックＡがキャパシタＣ１を介して印加される。従って、第１のクロックＡがＬレベルからＨレベルに立ち上がる時に、キャパシタＣ１のカップリング動作により、出力ノードＰ１がキャパシタＣ１と出力ノードＰ１の寄生容量との容量比に応じたレベルまで昇圧される。また、トランジスタＱ２のゲートには、キャパシタＣ２を介して第２のクロックＢＤが印加され、ノードＧ１が、キャパシタＣ２とトランジスタＱ２のゲート容量との容量比に応じたレベルまで昇圧される。また、第１段の昇圧ユニット１００の出力ノードＰ１は、ダイオード接続されたトランジスタＱ１０を介して電源電圧Ｖｃｃに接続され、常に電源電圧ＶｃｃよりトランジスタＱ１０の閾値電圧低いレベル以上に保たれている。
【００２５】
第２段の昇圧ユニット２００も第１段の昇圧ユニット２００と同じ構成である。但し、第２段の昇圧ユニット２００の入力端子Ｎｉｎ２に、第１段の昇圧ユニット１００の出力ノードＰ１が接続されている。そして、クロックＡ，ＢＤ，Ｂ１，ＡＤの位相関係は、図１のクロックＡ，ＢＤ，Ｂ，ＡＤと同じである。
【００２６】
図４の昇圧回路では、第１段昇圧ユニット１００のクロックＡがグランドと電源電圧ＶｃｃとをＬ／Ｈレベルにするのに対して、第２段昇圧ユニット２００のクロックＢ１のＬレベルをＶｃｃ／２とし、Ｈレベルを３Ｖｃｃ／２とする。つまり、第２段昇圧ユニットのクロックＢ１のＬ／Ｈレベルが第１段昇圧ユニットのクロックＡのＬ／Ｈレベルよりも高く昇圧されている。クロックＢＤ，ＡＤは、クロックＡと同じＬ／Ｈレベル（グランド／Ｖｃｃ）である。
【００２７】
従来例の昇圧回路の動作でも説明したとおり、第１段昇圧ユニット１００では、クロックＡがＨレベルになるときにトランジスタＱ１のゲートのノードＰ１が電源電圧Ｖｃｃよりその閾値電圧Ｖｔｈ以上高く昇圧され、ノードＧ１は、入力端子Ｎｉｎ１に供給される電源電圧Ｖｃｃレベルになる。その状態で、クロックＡと逆相のクロックＢＤがＬレベルからＨレベルに立ち上がると、キャパシタＣ２のカップリング動作によりノードＧ１が電源電圧ＶｃｃよりトランジスタＱ２の閾値電圧Ｖｔｈ以上高くなり、出力ノードＰ１に入力端子Ｎｉｎ１の電源電圧Ｖｃｃレベルが伝達される。そして、更にクロックＡがＬレベルからＨレベルに立ち上がると、キャパシタＣ１のカップリング動作により、出力ノードＰ１は電源電圧Ｖｃｃより高いレベルに昇圧される。
【００２８】
第１段昇圧ユニット１００では、ノードＰ１，Ｇ１がそれぞれ電源電圧Ｖｃｃレベルの時に、クロックＡ，ＢＤがそれぞれＬレベル（グランドレベル）からＨレベル（電源電圧Ｖｃｃ）に立ち上がり、キャパシタＣ１，Ｃ２のカップリング動作により、ノードＰ１，Ｇ１がそれぞれ電源電圧Ｖｃｃレベルより高く昇圧される。従って、キャパシタＣ１，Ｃ２には、せいぜい電源電圧程度の電圧しか印加されない。そのため、キャパシタＣ１，Ｃ２にはそれほど高い耐圧を要求されない。一方、キャパシタＣ１は、出力パス上のノードＰ１を昇圧するための昇圧キャパシタであるので、比較的大きな容量を要求される。そこで、キャパシタＣ１の誘電体層の膜厚を薄くして、小面積で大容量にしている。キャパシタＣ２も高い耐圧を要求されず、また、トランジスタＱ２のゲート端子を昇圧するだけで良いのでキャパシタＣ２は大容量を要求されない。従って、その誘電体層の膜厚は薄くても厚くても良い。
【００２９】
第２段昇圧ユニット２００では、Ｖｃｃ／２と３Ｖｃｃ／２のレベルに昇圧されたクロックＢ１がＨレベルになるとき、トランジスタＱ３のゲートが昇圧されトランジスタＱ３が導通して、ノードＧ２をノードＰ１のレベルにする。そして、その後クロックＡＤがＬレベル（グランドレベル）からＨレベル（電源電圧レベル）に立ち上がる時に、キャパシタＣ４のカップリング動作により、ノードＧ２がノードＰ１のレベルよりトランジスタＱ４の閾値電圧以上高いレベルに昇圧される。それにより、トランジスタＱ４が十分導通して、ノードＰ１の昇圧レベルがノードＰ２に伝達される。その後、クロックＢ１がＬレベルからＨレベルに立ち上がると、キャパシタＣ３のカップリング動作により、ノードＰ２のレベルは、ノードＰ１の昇圧レベルより更に高く昇圧される。この昇圧されたノードＰ２のレベルが、ダイオード接続されたトランジスタＱ５を介して、出力端子ＯＵＴに供給される。
【００３０】
さて、第２段昇圧ユニット２００では、ノードＰ２が電源電圧Ｖｃｃより高いレベルの時に、クロックＢ１がＨレベルに立ち上がり、キャパシタＣ３を介してノードＰ２を更に昇圧する。但し、クロックＢ１のＬレベル及びＨレベルがＶｃｃ／２及び３Ｖｃｃ／２に昇圧されているので、キャパシタＣ３に印加される電圧は低く抑えられ、高々電源電圧Ｖｃｃ程度である。従って、キャパシタＣ３は高い耐圧を有する必要はない。そのため、キャパシタＣ３の誘電体層はキャパシタＣ１と同程度に薄く形成することができ、小面積で大容量にすることができる。一方、キャパシタＣ４の場合は、クロックＡＤがグランドレベルと電源電圧レベルであるので、高い耐圧を要求され、その誘電体層は厚く形成される。但し、容量は小さいので、キャパシタＣ４の面積を大きくする必要はない。
【００３１】
図５は、昇圧されたクロックＢ１を生成する昇圧クロック生成回路の回路図である。この昇圧クロック生成回路は、出力Ｂ１にＬレベルのＶｃｃ／２を生成する閾値が低いトランジスタＱ２０と、一旦出力Ｂ１を電源電圧Ｖｃｃレベルまで上昇させる閾値がほぼゼロのイントリンシック・トランジスタＱ２１と、クロックＢに応答してＨレベルの３Ｖｃｃ／２を生成するキャパシタＣ２２と、昇圧用のドライブ手段としてのインバータ２３，２４とからなる。この昇圧クロックＢ１を生成するために、クロックＢに加えて、クロックＡと同相で昇圧クロックＢ１をＬレベルのＶｃｃ／２にするクロックＤと、クロックＡのＨレベルとクロックＢのＨレベルとの間にＨレベルになるクロックＣとを利用する。
【００３２】
図６は、図４の昇圧回路と図５の昇圧クロック生成回路のクロック波形図である。昇圧クロック生成回路の動作について説明すると、クロックＤがＨレベルになるとトランジスタＱ２１が導通して、出力Ｂ１をＶｃｃ／２にする。つまり、クロックＤがＨレベルになると、昇圧クロックＢ１はＬレベル（Ｖｃｃ／２）になる。なお、定電圧Ｖｃｃ／２は図示しない定電圧生成回路により生成される。次に、クロックＢによりＨレベル（３Ｖｃｃ／２）に昇圧される直前に、クロックＣのＨレベルに応答して、トランジスタＱ２１が導通し、出力Ｂ１を一旦電源電圧Ｖｃｃにする。そして、クロックＢのＨレベルに応答して、ノードＢ０がグランドレベルから電源電圧Ｖｃｃレベルに上昇し、キャパシタＣ２２のカップリング動作により、出力Ｂ１を約３Ｖｃｃ／２のレベルまで昇圧する。そして、再度クロックＤがＨレベルになると、クロックＢ１はＬレベル（Ｖｃｃ／２）になる。このように、昇圧クロックＢ１は、クロックＤに応答してＬレベル（Ｖｃｃ／２）になり、クロックＢに応答してＨレベル（３Ｖｃｃ／２）になる。クロックＣで一旦電源電圧Ｖｃｃレベルにすることで、グラントと電源電圧ＶｃｃのレベルしかないクロックＢでクロックＢ１を３Ｖｃｃ／２レベルまで昇圧することができる。
【００３３】
再度、図４の昇圧回路の動作を図６のクロック波形図を参照して説明する。クロックＡがＨレベルになると、第１段昇圧ユニット１００のノードＰ１が、大容量のキャパシタＣ１のカップリング動作により、電源電圧Ｖｃｃから更に高いレベルに昇圧される。このクロックＡの立ち上がりの直後にクロックＡＤがＨレベルになり、ノードＧ２が昇圧されトランジスタＱ４が導通し、ノードＰ１の昇圧レベルがノードＰ２に伝達される。なお、クロックＡのＨレベルによりトランジスタＱ１が導通し、ノードＧ１は入力端子Ｎｉｎ１に供給された電源電圧Ｖｃｃレベルにされる。
【００３４】
次のサイクルでは、昇圧されたクロックＢ１がＬレベルからＨレベルに立ち上がり、大容量キャパシタＣ３のカップリング動作によりノードＰ２が、更に高いレベルに昇圧される。また、同時に、トランジスタＱ３も導通し、ノードＧ２はノードＰ１の電位にされる。そして、クロックＢ１の立ち上がりの直後にクロックＢＤがＨレベルになり、クロックＡのＨレベルからＬレベルへの立ち下がりにより低下したノードＰ１のレベルが、電源電圧Ｖｃｃのレベルに回復される。以上の２つのサイクルが繰り返され、昇圧電源が出力トランジスタＱ５を介して出力端子ＯＵＴに接続される出力負荷Ｃｏｕｔに供給される。
【００３５】
第２段の昇圧ユニット２００に設けられた大容量のキャパシタＣ３には、高い電圧が印加されないので、その誘電体層を薄く形成することができ、小面積にすることができる。また、キャパシタＣ４は、クロックＡＤが昇圧されていないので高い耐圧を要求され、キャパシタＣ３，Ｃ１に比較するとより厚い誘電体層を有する。但し、大容量ではないので面積の増大にはならない。もし、クロックＡＤも昇圧されたレベルであれば、キャパシタＣ４の誘電体層も薄くすることができる。
【００３６】
図７は、本実施の形態におけるキャパシタの構造断面図である。キャパシタは、Ｐ型基板１の表面に形成されたＮ側ウエル領域２とそのコンタクト領域３と、基板上に形成された誘電体層４Ａ，４Ｂと電極５とで構成される。キャパシタＣ２，Ｃ４は、厚い誘電体層４Ａを有する構造であり、大容量のキャパシタＣ１，Ｃ３は、薄い誘電体層４Ｂを有する構造である。従って、本実施の形態では、キャパシタＣ２，Ｃ４は、キャパシタＣ１，Ｃ３よりも大容量であり、より薄い誘電体層を有する。
【００３７】
図８は、本実施の形態の変形例を示す回路図である。この変形例は、図３のスイッチＳＷがダイオードＤ１，Ｄ２，Ｄ３になっている点で異なる。ダイオードは順方向にのみ導通する一種のスイッチである。また、各ステージの昇圧ユニットの出力ノードＰ１，Ｐ２，Ｐ３は、ダイオードを介して電源Ｖｃｃが接続され、電源電圧Ｖｃｃよりダイオードの順方向電圧（トランジスタの閾値電圧）より低いレベル以上に維持される。この変形例では、前段の昇圧ユニットにより昇圧された出力ノードＰ１，Ｐ２，Ｐ３の電圧が、各ユニットのダイオードＤ２，Ｄ３を介して次段の昇圧ユニットの出力ノードに伝達されるので、ダイオードＤ１，Ｄ２，Ｄ３の順方向電圧だけ低下して伝達される。
【００３８】
そして、この変形例においても、昇圧のためのクロックＡ，Ｂ１，Ａ１のうち、第２段のクロックＢ１は、第１段のクロックＡよりもＬ／Ｈレベルが高いレベルにされている。更に、第３段のクロックＡは、第２段のクロックＢ１よりもＬ／Ｈレベルが更に高いレベルにされている。従って、第２段、第３段ユニット内の昇圧に利用されるキャパシタＣ２０，Ｃ３０の耐圧を高くする必要がなく、その誘電体層をキャパシタＣ１０と同様に薄く形成することができ、大容量にもかかわらず小面積にすることができる。
【００３９】
以上、実施の形態例をまとめると以下の付記の通りである。
【００４０】
（付記１）クロックに応答して出力ノードを昇圧する多段構成の昇圧回路において、
第１段の昇圧ユニットと、
前記第１段の昇圧ユニットの出力が入力される第２段の昇圧ユニットとを少なくとも有し、
前記第１段及び第２段の昇圧ユニットは、所定の電圧が供給される入力端子と、前記入力端子にスイッチを介して接続される出力端子と、一方の電極が前記出力端子に接続され他方の電極に第１のクロックが供給される第１のキャパシタとをそれぞれ有し、前記スイッチが導通して前記入力端子の電圧が出力端子に伝達され、その後印加される前記第１のクロックに応答して当該出力端子が昇圧され、
前記第２段の昇圧ユニットの第１のクロックの電位が前記第１段の昇圧ユニットの第１のクロックの電位よりも高いことを特徴とする昇圧回路。
【００４１】
（付記２）付記１において、
前記第１段の昇圧ユニットの第１のクロックの電位は、第１の電位とそれより高い第２の電位とを有し、
前記第２段の昇圧ユニットの第１のクロックの電位は、前記第１の電位より高い第３の電位と、前記第３の電位より高い第４の電位とを有することを特徴とする昇圧回路。
【００４２】
（付記３）付記１において、
前記第１段及び第２段の昇圧ユニットの前記スイッチは第１のトランジスタで構成され、
前記第１段及び第２段の昇圧ユニットは、一方の電極が前記第１のトランジスタのゲートに接続され他方の電極に第２のクロックが供給される第２のキャパシタを有し、
前記第２段の昇圧ユニット内の第１のキャパシタは、当該第２段のユニット内の第２のキャパシタより薄い誘電体層を有することを特徴とする昇圧回路。
【００４３】
（付記４）付記３において、
前記第１段及び第２段の昇圧ユニットは、更に、前記入力端子と前記第１のトランジスタのゲートとの間に設けられた第２のトランジスタをそれぞれ有し、当該第２のトランジスタのゲートが前記第１のキャパシタを介して前記第１のクロックにより昇圧されることを特徴とする昇圧回路。
【００４４】
（付記５）付記３において、
前記第１段の昇圧ユニットの第１のキャパシタは、前記第２段の昇圧ユニットの第２のキャパシタよりも薄い誘電体層を有することを特徴とする昇圧回路。
【００４５】
（付記６）付記１において、
前記第１段及び第２段の昇圧ユニット内の前記スイッチは、一方向にのみ導通するダイオードであることを特徴とする昇圧回路。
【００４６】
（付記７）クロックに応答して出力ノードを昇圧する多段構成の昇圧回路において、
第１段の昇圧ユニットと、
前記第１段の昇圧ユニットの出力が入力される第２段の昇圧ユニットとを有し、
前記第２段の昇圧ユニットは、第１段の昇圧ユニットで昇圧された出力電圧が供給される入力端子と、前記入力端子に第１のトランジスタを介して接続される出力端子と、一方の電極が前記出力端子に接続され他方の電極に第１のクロックが供給される第１のキャパシタと、一方の電極が前記第１のトランジスタのゲートに接続され他方の電極に第２のクロックが供給される第２のキャパシタとを有し、前記第２のクロックに応答して前記第１のトランジスタが導通して前記入力端子の電圧が出力端子に伝達され、その後印加される前記第１のクロックに応答して当該出力端子が昇圧され、
前記第１のクロックの電位が前記第２のクロックの電位よりも高いことを特徴とする昇圧回路。
【００４７】
（付記８）付記７において、
前記第１のキャパシタは、前記第２のキャパシタより薄い誘電体層を有することを特徴とする昇圧回路。
【００４８】
（付記９）付記７において、
前記第１のキャパシタは第２のキャパシタより容量が大きく、第２のキャパシタより薄い誘電体層を有することを特徴とする昇圧回路。
【００４９】
（付記１０）付記７において、
前記第１段の昇圧ユニットは、所定の電圧が供給される入力端子と、前記入力端子に第３のトランジスタを介して接続される出力端子と、一方の電極が前記出力端子に接続され他方の電極に第３のクロックが供給される第３のキャパシタと、一方の電極が前記第３のトランジスタのゲートに接続され他方の電極に第４のクロックが供給される第４のキャパシタとを有し、前記第４のクロックに応答して前記第３のトランジスタが導通して前記入力端子の電圧が出力端子に伝達され、その後印加される前記第３のクロックに応答して当該出力端子が昇圧されることを特徴とする昇圧回路。
【００５０】
【発明の効果】
以上、本発明によれば、小面積の昇圧回路を実現することができる。
【図面の簡単な説明】
【図１】従来の昇圧回路の回路図である。
【図２】図１の昇圧回路のクロックの波形図である。
【図３】本実施の形態の原理図である。
【図４】本実施の形態における具体的な昇圧回路の回路図である。
【図５】昇圧されたクロックＢ１を生成する昇圧クロック生成回路の回路図である。
【図６】図４の昇圧回路と図５の昇圧クロック生成回路のクロック波形図である。
【図７】本実施の形態におけるキャパシタの構造断面図である。
【図８】本実施の形態の変形例を示す回路図である。
【符号の説明】
１００：第１段の昇圧ユニット、２００：第２段の昇圧ユニット
Ｑ２，Ｑ４：第１のトランジスタ、Ｑ１，Ｑ３：第２のトランジスタ、
Ｃ１，Ｃ３：第１のキャパシタ、Ｃ２，Ｃ４：第２のキャパシタ
Ａ，Ｂ１：第１のクロック、ＢＤ，ＡＤ：第２のクロック[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a multi-stage booster circuit, and more particularly to a charge pump circuit capable of reducing a voltage applied to a boosting capacitor to achieve a small area and a large capacity.
[0002]
[Prior art]
The booster circuit or the charge pump circuit is a circuit that generates a voltage higher than the power supply voltage of the LSI chip. For example, the booster circuit or the charge pump circuit generates a high voltage necessary for a flash memory program or erase operation, or generates a boosted voltage in a dynamic RAM. Or used as a circuit. Such a booster circuit generates a voltage higher than the power supply voltage by boosting a node at a power supply voltage level by a coupling capacitor, and generates a higher voltage by further multi-stage configuration.
[0003]
FIG. 1 is a circuit diagram of a conventional booster circuit. FIG. 2 is a waveform diagram of a clock of the booster circuit of FIG. This booster circuit has a multi-stage configuration including a first-stage booster unit 100 and a second-stage booster unit 200. The first stage booster unit 100 is composed of transistors Q1 and Q2 and capacitors C1 and C2, and the second stage booster unit 200 is also composed of transistors Q3 and Q4 and capacitors C3 and C4. The second step-up unit 200 is connected to the output terminal OUT via the diode-connected output transistor Q5. Output nodes P1 and P2 of each boosting unit are connected to power supply voltage Vcc via diode-connected transistors Q10 and Q11. Clocks A, BD, B, and AD are applied to the coupling capacitors C1, C2, C3, and C4, respectively. As shown in FIG. 2, the clocks A and AD are clocks having the same phase although there is a slight difference in timing, and the clocks B and BD are clocks having the same phase. The transistor in the figure has, for example, a lower threshold voltage than a normal N-type enhancement transistor.
[0004]
The operation of the booster circuit is as follows. In the initial state, the nodes P1 and P2 are both at the level lower than the power supply voltage Vcc by the threshold voltage Vth by the transistors Q10 and Q11. In the first stage, the potential of the node P1 rises via the capacitor C1 in response to the rise of the clock A, the transistor Q1 is turned on, and the node G1 is set to the power supply voltage level. Then, in response to the rise of clock BD, node G1 rises to a level higher than the power supply voltage via capacitor C2, transistor Q2 conducts, and node P1 attains the level of power supply voltage Vcc. Further, in response to the rise of clock A, node P1 is boosted to a level higher than power supply voltage Vcc.
[0005]
In the second stage, the node G2 is boosted via the capacitor C4 in response to the rise of the clock AD immediately after the rise of the clock A, the transistor Q4 is turned on, and the level of the node P1 is transmitted to the node P2. Then, in response to the subsequent rise of clock B, node P2 is boosted to a level higher than power supply voltage Vcc via capacitor C3. The boosted voltage at the node P2 drives the load capacitance Cout connected to the output terminal OUT via the output transistor Q5. At the rise of clock B, transistor Q3 conducts, and node G2 is boosted to the level of node P1.
[0006]
When the first-stage node P1 is boosted to a voltage higher than the power supply voltage at the rising edge of the clock A, the transistor Q4 is turned on by the in-phase clock AD, and the boosted voltage of the node P1 is transmitted to the node P2.
[0007]
[Problems to be solved by the invention]
As is apparent from the above operation, the capacitors C1 and C3 for boosting the nodes P1 and P2 connected to the output path need to have a larger capacitance than the capacitors C2 and C4. On the other hand, the withstand voltage of the capacitors C3 and C4 in the second-stage booster unit 200 needs to be higher than that of the first-stage capacitors C1 and C2. That is, the clocks A, AD, B, and BD are at the ground level and the power supply voltage level, while the nodes P1 and G1 are both at the power supply voltage level and exceed the power supply voltage when the clocks A and BD rise. No voltage higher than the power supply voltage is applied to the capacitors C1 and C2. On the other hand, since both the nodes P2 and G2 are boosted from a level higher than the power supply voltage to a higher level, a voltage higher than the power supply voltage is applied to the capacitors C3 and C4. Therefore, the capacitors C3 and C4 are required to have higher withstand voltage characteristics.
[0008]
A capacitor has a dielectric layer between two electrodes, and the thinner the dielectric layer, the larger the capacitance but the lower the breakdown voltage. In order to increase the capacity of the capacitor, the area of the capacitor may be increased. However, the increase of the area is not preferable because it increases the degree of integration.
[0009]
The first-stage capacitor C1 requires a large capacitance but does not require a high withstand voltage. Therefore, the dielectric layer can be thinned to realize a large capacitance even in a small area. However, the second-stage capacitor C3 is required to have a large capacitance and a high withstand voltage. Therefore, the dielectric layer must be thickened, and a large area must be realized to realize a large capacitance. No. The second-stage capacitor C4 must have a thick dielectric layer to increase the withstand voltage, but does not need to have a large area because there is no requirement for a large capacity. After all, in the conventional booster circuit, the problem to be solved is that the area of the capacitor for boosting the output path of the subsequent booster circuit increases.
[0010]
Therefore, an object of the present invention is to provide a booster circuit that can be realized with a small-area capacitor.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, one aspect of the present invention is a multi-stage booster circuit for boosting an output node in response to a clock, comprising a first-stage booster unit and a first-stage booster unit. A first stage booster unit to which an output is input, wherein the first and second stage booster units are connected to an input terminal to which a predetermined voltage is supplied and the input terminal via a switch Output terminal, and a boost capacitor having one electrode connected to the output terminal and a boost clock supplied to the other electrode, and when the switch is turned on, the voltage of the input terminal is output from the output terminal. The output terminal is boosted in response to a clock applied thereafter, and the potential of the clock of the second stage boosting unit is higher than the potential of the clock of the first stage boosting unit. It is characterized in.
[0012]
According to the aspect of the present invention, the potential of the clock of the second-stage booster unit is set higher than the potential of the clock of the first-stage booster unit, so that the voltage is applied to the booster capacitor in the second-stage booster unit. The voltage can be kept low. As a result, the dielectric film of the boosting capacitor in the second boosting unit can be formed thin, so that the boosting capacitor can have a large capacity even with a small area, and the area of the boosting circuit can be reduced. Can be.
[0013]
To achieve the above object, another aspect of the present invention is a multi-stage booster circuit for boosting an output node in response to a clock, comprising: a first stage booster unit; A second stage booster unit to which an output is input, wherein the second stage booster unit has an input terminal to which an output voltage boosted by the first stage booster unit is supplied, and a second stage booster unit connected to the input terminal. An output terminal connected via one transistor, a first capacitor having one electrode connected to the output terminal and a first clock supplied to the other electrode, and one electrode connected to the first transistor A second capacitor connected to the gate of the second transistor and supplied to the other electrode with a second clock, wherein the first transistor is turned on in response to the second clock, and the voltage of the input terminal is Transfer to output terminal Which is pressurized to the corresponding output terminal in response to said first clock is then applied, the potential of the first clock is equal to or higher than the potential of the second clock.
[0014]
According to the aspect of the present invention, since the first clock is increased, the withstand voltage of the first capacitor can be reduced. Therefore, the dielectric film of the first capacitor can be made thinner than the second capacitor, so that the first capacitor having a small area and a large capacity can be realized.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the scope of protection of the present invention is not limited to the following embodiments, but extends to the inventions described in the claims and their equivalents.
[0016]
FIG. 3 is a principle diagram of the present embodiment. The booster circuit shown in this principle diagram includes first, second, and third booster units 100, 200, and 300. Each booster unit includes an input terminal Nin to which a predetermined voltage is supplied and an input terminal Nin. It has a switch SW provided between Nin and the output terminal Nout, and a boost capacitor C for boosting the output terminal Nout. Clocks A, B1, and A1 are applied to the boost capacitor C, respectively, and the level of each output terminal Nout is boosted by a coupling operation.
[0017]
A constant voltage such as a power supply voltage is supplied to the input terminal of the first-stage booster unit 100, while the input terminals of the second-stage and third-stage booster units 200 and 300 are connected to the output terminals of the previous-stage booster unit. Voltage is supplied. The clocks A, AD, A1 are substantially in phase, and the clocks BD, B1 are also substantially in phase, and have a phase opposite to the clocks A, AD, A1. In this booster circuit, when the clocks BD and AD are at the H level, the switch SW is turned on, and the voltage of the input terminal Nin is transmitted to the output terminal Nout.
[0018]
The operation of this booster circuit is similar to that of the conventional example, in that the switch SW is turned on when the clock BD goes to the H level, and the voltage of the input terminal Nin is increased in the first and third booster units 100 and 300. The signal is transmitted to the output terminal Nout. Next, in the first stage booster unit, when the clock A goes to the H level, the level of the output terminal Nout is boosted via the capacitor C. At the same time, also in the third booster unit 300, the clock A1 in the same phase as the clock A becomes H level, and the level of the output terminal Nout is boosted by the coupling operation by the capacitor C.
[0019]
In the second-stage boosting unit 200, when the clock AD having the same phase as the clocks A and A1 becomes H level, the switch SW is turned on, and the level of the output node P1 of the first-stage boosting unit is changed to the output node P2 of the second-stage boosting unit. When the clock B1 in phase with the clock BD goes high, the level of the output node P2 is boosted by the coupling operation of the capacitor C.
[0020]
As described above, in the first-stage boosting unit 100, when the clock A rises from the ground level to the power supply voltage Vcc level, the node P1 is boosted to the power supply voltage Vcc or more by the coupling operation of the capacitor C. Further, in the second stage boosting unit 200, the boosted voltage of the node P1 is transmitted to the output node P2 via the switch SW, and when the clock B1 rises to the H level, the coupling operation of the capacitor C causes the node P2 to operate. Is boosted to a level higher than the level of the node P1. The third stage boosting unit 300 operates in a similar manner.
[0021]
Therefore, the L level and the H level of the clock B1 of the second stage booster unit 200 are set higher than the L level and the H level of the clock A of the first stage booster unit 100. Therefore, even if the level of the node P2 is boosted higher than the power supply voltage Vcc, a very large voltage is not applied to the capacitor C, and it is not necessary to increase the breakdown voltage of the capacitor C. Therefore, the thickness of the dielectric layer of the capacitor C in the second step-up unit can be reduced, and the capacitor C can have a large area and a large capacity.
[0022]
Further, the L level and the H level of the clock A1 of the third stage booster unit 300 are set higher than the L level and the H level of the clock B1 of the second stage booster unit. Therefore, even if the voltage of the node P3 is boosted higher than the level of the output node P2 of the preceding boosting unit, the voltage applied to the capacitor C can be kept low. Therefore, the thickness of the dielectric layer of the capacitor C in the third step-up unit can be reduced, so that the capacitor C can have a small area and a large capacity.
[0023]
FIG. 4 is a circuit diagram of a specific booster circuit according to the present embodiment. Elements corresponding to the circuit elements of the conventional example in FIG. 1 are given the same reference numerals. This booster circuit includes a first-stage booster unit 100 and a second-stage booster unit 200. An output node P2 of the second-stage booster unit 200 is connected to an output terminal OUT via an output transistor Q5. ing.
[0024]
The power supply voltage Vcc is supplied to the input terminal Nin1 of the first stage booster unit 100. A transistor Q2 is provided as a switch between the input terminal Nin1 and the output node P1, and a transistor Q1 is provided between the gate of the transistor Q2 and the input terminal Nin1. Clock A is applied to output node P1 and the gate of transistor Q1 via capacitor C1. Therefore, when the first clock A rises from the L level to the H level, the coupling operation of the capacitor C1 causes the output node P1 to be boosted to a level corresponding to the capacitance ratio between the capacitor C1 and the parasitic capacitance of the output node P1. . The second clock BD is applied to the gate of the transistor Q2 via the capacitor C2, and the node G1 is boosted to a level corresponding to the capacitance ratio between the capacitor C2 and the gate capacitance of the transistor Q2. The output node P1 of the first-stage boosting unit 100 is connected to the power supply voltage Vcc via the diode-connected transistor Q10, and is always kept at a level lower than the power supply voltage Vcc by the threshold voltage of the transistor Q10.
[0025]
The second stage booster unit 200 also has the same configuration as the first stage booster unit 200. However, the output node P1 of the first-stage boost unit 100 is connected to the input terminal Nin2 of the second-stage boost unit 200. The clocks A, BD, B1, and AD have the same phase relationship as the clocks A, BD, B, and AD in FIG.
[0026]
In the booster circuit of FIG. 4, the clock A of the first-stage booster unit 100 sets the ground and the power supply voltage Vcc to L / H levels, whereas the L-level of the clock B1 of the second-stage booster unit 200 changes to Vcc / 2 and the H level is 3 Vcc / 2. That is, the L / H level of the clock B1 of the second-stage boost unit is boosted higher than the L / H level of the clock A of the first-stage boost unit. Clocks BD and AD are at the same L / H level (ground / Vcc) as clock A.
[0027]
As described in the operation of the conventional booster circuit, in the first-stage booster unit 100, when the clock A goes to the H level, the gate node P1 of the transistor Q1 is boosted higher than the power supply voltage Vcc by the threshold voltage Vth or more, Node G1 attains the level of power supply voltage Vcc supplied to input terminal Nin1. In this state, when the clock BD having the opposite phase to the clock A rises from the L level to the H level, the node G1 becomes higher than the power supply voltage Vcc by the threshold voltage Vth of the transistor Q2 by the coupling operation of the capacitor C2. Power supply voltage Vcc level of input terminal Nin1 is transmitted. When the clock A further rises from the L level to the H level, the output node P1 is boosted to a level higher than the power supply voltage Vcc by the coupling operation of the capacitor C1.
[0028]
In the first stage boosting unit 100, when the nodes P1 and G1 are at the power supply voltage Vcc level, the clocks A and BD rise from the L level (ground level) to the H level (power supply voltage Vcc), respectively, and the capacitors C1 and C2 Due to the ring operation, nodes P1 and G1 are each boosted above the power supply voltage Vcc level. Therefore, at most, only a voltage about the power supply voltage is applied to the capacitors C1 and C2. Therefore, the capacitors C1 and C2 are not required to have a high withstand voltage. On the other hand, since capacitor C1 is a boosting capacitor for boosting node P1 on the output path, a relatively large capacitance is required. Therefore, the thickness of the dielectric layer of the capacitor C1 is reduced to achieve a small area and a large capacity. The capacitor C2 does not need to have a high withstand voltage, and only needs to boost the gate terminal of the transistor Q2. Therefore, the capacitor C2 does not need to have a large capacity. Therefore, the thickness of the dielectric layer may be thin or thick.
[0029]
In the second-stage boosting unit 200, when the clock B1 boosted to the level of Vcc / 2 and 3Vcc / 2 goes to the H level, the gate of the transistor Q3 is boosted and the transistor Q3 is turned on to connect the node G2 to the node P1. To level. Then, when the clock AD rises from L level (ground level) to H level (power supply voltage level), the node G2 is boosted to a level higher than the level of the node P1 by the threshold voltage of the transistor Q4 by the coupling operation of the capacitor C4. Is done. Thereby, transistor Q4 conducts sufficiently, and the boosted level of node P1 is transmitted to node P2. Thereafter, when the clock B1 rises from the L level to the H level, the level of the node P2 is further boosted by the coupling operation of the capacitor C3, higher than the boosted level of the node P1. The boosted level of the node P2 is supplied to the output terminal OUT via the diode-connected transistor Q5.
[0030]
In the second-stage boosting unit 200, when the node P2 is at a level higher than the power supply voltage Vcc, the clock B1 rises to the H level, and further boosts the node P2 via the capacitor C3. However, since the L level and the H level of the clock B1 are boosted to Vcc / 2 and 3Vcc / 2, the voltage applied to the capacitor C3 is kept low, and is at most about the power supply voltage Vcc. Therefore, the capacitor C3 does not need to have a high withstand voltage. Therefore, the dielectric layer of the capacitor C3 can be formed as thin as the capacitor C1, and can have a small area and a large capacity. On the other hand, in the case of the capacitor C4, since the clock AD is at the ground level and the power supply voltage level, a high withstand voltage is required, and the dielectric layer is formed thick. However, since the capacitance is small, it is not necessary to increase the area of the capacitor C4.
[0031]
FIG. 5 is a circuit diagram of a boosted clock generation circuit that generates a boosted clock B1. This boosted clock generation circuit includes a transistor Q20 having a low threshold value for generating an L level Vcc / 2 at the output B1, an intrinsic transistor Q21 having a threshold value for substantially increasing the output B1 to the power supply voltage Vcc level once, and a clock. It comprises a capacitor C22 for generating 3Vcc / 2 at H level in response to B, and inverters 23 and 24 as drive means for boosting. In order to generate the boosted clock B1, in addition to the clock B, a clock D that sets the boosted clock B1 to the L level Vcc / 2 in phase with the clock A, and the H level of the clock A and the H level of the clock B The clock C which becomes H level in between is used.
[0032]
FIG. 6 is a clock waveform diagram of the booster circuit of FIG. 4 and the booster clock generation circuit of FIG. The operation of the boost clock generation circuit will be described. When the clock D goes high, the transistor Q21 conducts and the output B1 becomes Vcc / 2. That is, when the clock D goes high, the boosted clock B1 goes low (Vcc / 2). The constant voltage Vcc / 2 is generated by a not-shown constant voltage generation circuit. Next, immediately before being boosted to the H level (3 Vcc / 2) by the clock B, the transistor Q21 is turned on in response to the H level of the clock C, and the output B1 is once set to the power supply voltage Vcc. Then, in response to the H level of the clock B, the node B0 rises from the ground level to the power supply voltage Vcc level, and boosts the output B1 to a level of about 3 Vcc / 2 by the coupling operation of the capacitor C22. When the clock D goes high again, the clock B1 goes low (Vcc / 2). As described above, the boosted clock B1 goes to the L level (Vcc / 2) in response to the clock D, and goes to the H level (3Vcc / 2) in response to the clock B. By temporarily setting the level of the power supply voltage Vcc by the clock C, the clock B1 can be boosted to the level of 3 Vcc / 2 by the clock B having only the levels of the grant and the power supply voltage Vcc.
[0033]
The operation of the booster circuit of FIG. 4 will be described again with reference to the clock waveform diagram of FIG. When the clock A goes high, the node P1 of the first-stage boosting unit 100 is boosted from the power supply voltage Vcc to a higher level by the coupling operation of the large-capacity capacitor C1. Immediately after the rising of the clock A, the clock AD goes high, the node G2 is boosted, the transistor Q4 is turned on, and the boosted level of the node P1 is transmitted to the node P2. Note that the transistor Q1 is turned on by the H level of the clock A, and the node G1 is set to the power supply voltage Vcc level supplied to the input terminal Nin1.
[0034]
In the next cycle, the boosted clock B1 rises from the L level to the H level, and the node P2 is boosted to a higher level by the coupling operation of the large-capacity capacitor C3. At the same time, the transistor Q3 is turned on, and the node G2 is set to the potential of the node P1. Then, immediately after the rise of the clock B1, the clock BD goes to the H level, and the level of the node P1 lowered by the fall of the clock A from the H level to the L level is restored to the level of the power supply voltage Vcc. The above two cycles are repeated, and the boosted power is supplied to the output load Cout connected to the output terminal OUT via the output transistor Q5.
[0035]
Since a high voltage is not applied to the large-capacity capacitor C3 provided in the second-stage boosting unit 200, the dielectric layer can be formed thin and the area can be reduced. The capacitor C4 is required to have a high withstand voltage because the clock AD is not boosted, and has a thicker dielectric layer than the capacitors C3 and C1. However, since the capacity is not large, the area does not increase. If the clock AD is also at a boosted level, the dielectric layer of the capacitor C4 can be made thin.
[0036]
FIG. 7 is a structural sectional view of the capacitor in the present embodiment. The capacitor includes an N-side well region 2 formed on the surface of a P-type substrate 1, a contact region 3 thereof, dielectric layers 4A and 4B formed on the substrate, and an electrode 5. The capacitors C2 and C4 have a structure having a thick dielectric layer 4A, and the large-capacity capacitors C1 and C3 have a structure having a thin dielectric layer 4B. Therefore, in the present embodiment, capacitors C2 and C4 have a larger capacity than capacitors C1 and C3 and have a thinner dielectric layer.
[0037]
FIG. 8 is a circuit diagram showing a modification of the present embodiment. This modification is different in that the switch SW in FIG. 3 is replaced with diodes D1, D2, and D3. A diode is a type of switch that conducts only in the forward direction. The power supply Vcc is connected to the output nodes P1, P2, and P3 of the boosting units of each stage via a diode, and the output nodes P1, P2, and P3 are maintained at a level lower than the power supply voltage Vcc and lower than the forward voltage of the diode (the threshold voltage of the transistor). . In this modification, the voltages of the output nodes P1, P2, and P3 boosted by the boosting unit of the preceding stage are transmitted to the output nodes of the boosting unit of the next stage via the diodes D2 and D3 of each unit. , D2, and D3 are transmitted at a reduced voltage.
[0038]
Also in this modification, of the clocks A, B1, and A1 for boosting, the second-stage clock B1 has a higher L / H level than the first-stage clock A. Further, the third stage clock A has a higher L / H level than the second stage clock B1. Therefore, there is no need to increase the breakdown voltage of the capacitors C20 and C30 used for boosting in the second and third stage units, and the dielectric layer can be formed as thin as the capacitor C10, and the capacitance can be increased. Nevertheless, the area can be reduced.
[0039]
As described above, the embodiments are summarized as follows.
[0040]
(Supplementary Note 1) In a multi-stage booster circuit that boosts an output node in response to a clock,
A first-stage booster unit,
A second stage booster unit to which an output of the first stage booster unit is input,
The first-stage and second-stage booster units each include an input terminal to which a predetermined voltage is supplied, an output terminal connected to the input terminal via a switch, and one electrode connected to the output terminal and the other terminal connected to the output terminal. And a first capacitor to which a first clock is supplied to the electrodes of the first and second electrodes. The switch is turned on to transmit the voltage of the input terminal to the output terminal, and respond to the first clock applied thereafter. And the output terminal is boosted,
A booster circuit, wherein a potential of a first clock of the second booster unit is higher than a potential of a first clock of the first booster unit.
[0041]
(Supplementary Note 2) In Supplementary Note 1,
A first clock potential of the first stage booster unit has a first potential and a second potential higher than the first potential;
A booster circuit, wherein a potential of a first clock of the second booster unit has a third potential higher than the first potential and a fourth potential higher than the third potential. .
[0042]
(Supplementary Note 3) In Supplementary note 1,
The switches of the first-stage and second-stage booster units are constituted by first transistors,
The first-stage and second-stage booster units each include a second capacitor having one electrode connected to the gate of the first transistor and the other electrode supplied with a second clock,
A booster circuit, wherein the first capacitor in the second stage booster unit has a thinner dielectric layer than the second capacitor in the second stage unit.
[0043]
(Supplementary Note 4) In supplementary note 3,
The first-stage and second-stage booster units each further include a second transistor provided between the input terminal and the gate of the first transistor, and the gate of the second transistor is connected to the second transistor. A booster circuit, which is boosted by the first clock via the first capacitor.
[0044]
(Supplementary Note 5) In Supplementary note 3,
A booster circuit, wherein a first capacitor of the first-stage booster unit has a dielectric layer thinner than a second capacitor of the second-stage booster unit.
[0045]
(Supplementary Note 6) In Supplementary Note 1,
The booster circuit, wherein the switches in the first and second booster units are diodes that conduct only in one direction.
[0046]
(Supplementary Note 7) In a multi-stage booster circuit that boosts an output node in response to a clock,
A first-stage booster unit,
A second stage booster unit to which an output of the first stage booster unit is input,
The second stage booster unit has an input terminal to which an output voltage boosted by the first stage booster unit is supplied, an output terminal connected to the input terminal via a first transistor, and one electrode Is connected to the output terminal and the other electrode is supplied with a first clock, and one electrode is connected to the gate of the first transistor and the other electrode is supplied with a second clock. A second capacitor, wherein the first transistor is turned on in response to the second clock, and the voltage of the input terminal is transmitted to the output terminal. In response, the output terminal is boosted,
A booster circuit, wherein the potential of the first clock is higher than the potential of the second clock.
[0047]
(Supplementary Note 8) In Supplementary note 7,
The booster circuit according to claim 1, wherein the first capacitor has a dielectric layer thinner than the second capacitor.
[0048]
(Supplementary Note 9) In Supplementary note 7,
The booster circuit, wherein the first capacitor has a larger capacitance than the second capacitor and has a thinner dielectric layer than the second capacitor.
[0049]
(Supplementary Note 10) In Supplementary Note 7,
The first stage booster unit includes an input terminal to which a predetermined voltage is supplied, an output terminal connected to the input terminal via a third transistor, and one electrode connected to the output terminal and the other electrode connected to the output terminal. A third capacitor having a third clock supplied to the electrode, and a fourth capacitor having one electrode connected to the gate of the third transistor and having the other electrode supplied with a fourth clock; The third transistor is turned on in response to the fourth clock, the voltage at the input terminal is transmitted to the output terminal, and the output terminal is boosted in response to the third clock applied thereafter. A booster circuit characterized by:
[0050]
【The invention's effect】
As described above, according to the present invention, a small-area booster circuit can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a conventional booster circuit.
FIG. 2 is a waveform diagram of a clock of the booster circuit of FIG. 1;
FIG. 3 is a principle diagram of the present embodiment.
FIG. 4 is a circuit diagram of a specific boosting circuit in the present embodiment.
FIG. 5 is a circuit diagram of a boosted clock generation circuit that generates a boosted clock B1.
6 is a clock waveform diagram of the booster circuit of FIG. 4 and the booster clock generation circuit of FIG. 5;
FIG. 7 is a structural sectional view of a capacitor according to the present embodiment.
FIG. 8 is a circuit diagram showing a modification of the present embodiment.
[Explanation of symbols]
100: first stage booster unit, 200: second stage booster unit
Q2, Q4: first transistor, Q1, Q3: second transistor,
C1, C3: first capacitor, C2, C4: second capacitor
A, B1: first clock, BD, AD: second clock

Claims

クロックに応答して出力ノードを昇圧する多段構成の昇圧回路において、
第１段の昇圧ユニットと、
前記第１段の昇圧ユニットの出力が入力される第２段の昇圧ユニットとを少なくとも有し、
前記第１段及び第２段の昇圧ユニットは、所定の電圧が供給される入力端子と、前記入力端子にスイッチを介して接続される出力端子と、一方の電極が前記出力端子に接続され他方の電極に第１のクロックが供給される第１のキャパシタとをそれぞれ有し、前記スイッチが導通して前記入力端子の電圧が出力端子に伝達され、その後印加される前記第１のクロックに応答して当該出力端子が昇圧され、
前記第２段の昇圧ユニットの第１のクロックの電位が前記第１段の昇圧ユニットの第１のクロックの電位よりも高いことを特徴とする昇圧回路。In a multi-stage booster circuit that boosts an output node in response to a clock,
A first-stage booster unit,
A second stage booster unit to which an output of the first stage booster unit is input,
The first-stage and second-stage booster units each include an input terminal to which a predetermined voltage is supplied, an output terminal connected to the input terminal via a switch, and one electrode connected to the output terminal and the other terminal connected to the output terminal. And a first capacitor to which a first clock is supplied to the electrodes of the first and second electrodes. The switch is turned on to transmit the voltage of the input terminal to the output terminal, and respond to the first clock applied thereafter. And the output terminal is boosted,
A booster circuit, wherein a potential of a first clock of the second booster unit is higher than a potential of a first clock of the first booster unit.

請求項１において、
前記第１段の昇圧ユニットの第１のクロックの電位は、第１の電位とそれより高い第２の電位とを有し、
前記第２段の昇圧ユニットの第１のクロックの電位は、前記第１の電位より高い第３の電位と、前記第３の電位より高い第４の電位とを有することを特徴とする昇圧回路。In claim 1,
A first clock potential of the first stage booster unit has a first potential and a second potential higher than the first potential;
A booster circuit, wherein a potential of a first clock of the second booster unit has a third potential higher than the first potential and a fourth potential higher than the third potential. .

請求項１において、
前記第１段及び第２段の昇圧ユニットの前記スイッチは第１のトランジスタで構成され、
前記第１段及び第２段の昇圧ユニットは、一方の電極が前記第１のトランジスタのゲートに接続され他方の電極に第２のクロックが供給される第２のキャパシタを有し、
前記第２段の昇圧ユニット内の第１のキャパシタは、当該第２段のユニット内の第２のキャパシタより薄い誘電体層を有することを特徴とする昇圧回路。In claim 1,
The switches of the first-stage and second-stage booster units are constituted by first transistors,
The first-stage and second-stage booster units each include a second capacitor having one electrode connected to the gate of the first transistor and the other electrode supplied with a second clock,
A booster circuit, wherein the first capacitor in the second stage booster unit has a thinner dielectric layer than the second capacitor in the second stage unit.

請求項３において、
前記第１段の昇圧ユニットの第１のキャパシタは、前記第２段の昇圧ユニットの第２のキャパシタよりも薄い誘電体層を有することを特徴とする昇圧回路。In claim 3,
A booster circuit, wherein a first capacitor of the first-stage booster unit has a dielectric layer thinner than a second capacitor of the second-stage booster unit.

クロックに応答して出力ノードを昇圧する多段構成の昇圧回路において、
第１段の昇圧ユニットと、
前記第１段の昇圧ユニットの出力が入力される第２段の昇圧ユニットとを有し、
前記第２段の昇圧ユニットは、第１段の昇圧ユニットで昇圧された出力電圧が供給される入力端子と、前記入力端子に第１のトランジスタを介して接続される出力端子と、一方の電極が前記出力端子に接続され他方の電極に第１のクロックが供給される第１のキャパシタと、一方の電極が前記第１のトランジスタのゲートに接続され他方の電極に第２のクロックが供給される第２のキャパシタとを有し、前記第２のクロックに応答して前記第１のトランジスタが導通して前記入力端子の電圧が出力端子に伝達され、その後印加される前記第１のクロックに応答して当該出力端子が昇圧され、
前記第１のクロックの電位が前記第２のクロックの電位よりも高いことを特徴とする昇圧回路。In a multi-stage booster circuit that boosts an output node in response to a clock,
A first-stage booster unit,
A second stage booster unit to which an output of the first stage booster unit is input,
The second stage booster unit has an input terminal to which an output voltage boosted by the first stage booster unit is supplied, an output terminal connected to the input terminal via a first transistor, and one electrode Is connected to the output terminal and the other electrode is supplied with a first clock, and one electrode is connected to the gate of the first transistor and the other electrode is supplied with a second clock. A second capacitor, wherein the first transistor is turned on in response to the second clock, and the voltage of the input terminal is transmitted to the output terminal. In response, the output terminal is boosted,
A booster circuit, wherein the potential of the first clock is higher than the potential of the second clock.

請求項５において、
前記第１のキャパシタは、前記第２のキャパシタより薄い誘電体層を有することを特徴とする昇圧回路。In claim 5,
The booster circuit according to claim 1, wherein the first capacitor has a dielectric layer thinner than the second capacitor.

請求項５において、
前記第１のキャパシタは第２のキャパシタより容量が大きく、第２のキャパシタより薄い誘電体層を有することを特徴とする昇圧回路。In claim 5,
The booster circuit, wherein the first capacitor has a larger capacitance than the second capacitor and has a thinner dielectric layer than the second capacitor.