JP2004185743A - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置 Download PDFInfo
- Publication number
- JP2004185743A JP2004185743A JP2002352908A JP2002352908A JP2004185743A JP 2004185743 A JP2004185743 A JP 2004185743A JP 2002352908 A JP2002352908 A JP 2002352908A JP 2002352908 A JP2002352908 A JP 2002352908A JP 2004185743 A JP2004185743 A JP 2004185743A
- Authority
- JP
- Japan
- Prior art keywords
- current
- data
- voltage
- supply
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】所望のデータ書込電流を供給することが可能な不揮発性記憶装置を提供する。
【解決手段】メモリアレイを並列なデータ書込を実行するブロック毎に分割する。また、ブロック毎に独立して電源電圧Ｖｃｃおよび接地電圧ＧＮＤを供給可能な電流供給部を設ける。これにより、各ブロックは独立した電源電圧および接地電圧と接続される電流供給部からのデータ書込電流により選択メモリセルへのデータ書込を実行する。すなわち、電源電圧および接地電圧を供給する電源線の配線長を短くすることができ、これに伴い、電源線の配線抵抗を抑制して、所望のデータ書込電流を供給することができる。
【選択図】 図５
【解決手段】メモリアレイを並列なデータ書込を実行するブロック毎に分割する。また、ブロック毎に独立して電源電圧Ｖｃｃおよび接地電圧ＧＮＤを供給可能な電流供給部を設ける。これにより、各ブロックは独立した電源電圧および接地電圧と接続される電流供給部からのデータ書込電流により選択メモリセルへのデータ書込を実行する。すなわち、電源電圧および接地電圧を供給する電源線の配線長を短くすることができ、これに伴い、電源線の配線抵抗を抑制して、所望のデータ書込電流を供給することができる。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶装置に関し、特に、データ書込およびデータ読出に際し、供給する電流を駆動する回路の回路構成に関するものである。
【０００２】
【従来の技術】
近年、不揮発的なデータ記憶が可能な不揮発性記憶装置が主流となってきている。たとえば高集積化可能なフラッシュメモリを挙げることができる。さらには、新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイス（非特許文献１参照）や薄膜のカルコゲナイドという材料を用いてデータ記憶を実行するＯＵＭ（Ｒ）（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｉｅｓ）デバイス（非特許文献２参照）等が特に注目されている。
【０００３】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルのデータ記憶を実行する場合には所定電圧を印加して電流をメモリセルに供給することによりデータ書込を実行する構成が一般的である。
【０００４】
例えば、ＭＲＡＭデバイスにおいては、磁化方向に応じたデータ記憶を実行するためにメモリセルに対して所定のデータ書込電流を供給して磁界を印可する構成が一般的である。したがって、データ書込時には書込対象となるメモリセルに対して所望のデータ書込電流を供給する必要がある。
【０００５】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ ＴｕｎｎｅｌＪｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００ ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．２），ｐ．１２８−１２９。
【０００６】
【非特許文献２】
長広泰明「不揮発性メモリー最前線：フラッシュからＯＵＭへ米Ｉｎｔｅｌが描く将来像」，日経マイクロデバイス，日経ＢＰ社，２００２年３月号，ｐ．６５−７８。
【０００７】
【発明が解決しようとする課題】
しかしながら、大容量化の要求に伴いメモリアレイの面積が増大するにつれ、上記データ書込電流等を供給するために用いられる電源配線等の配線長が長くなる傾向にある。
【０００８】
これに伴い、電源配線等の配線抵抗が増加し、電源配線から供給される電圧レベルが配線抵抗等に基づく電圧降下により低くなる場合が生じる。
【０００９】
このため、データ書込電流の電流量が所望の値よりも減少し、データ書込動作の遅延をもたらすという問題がある。
【００１０】
本発明は、データ書込時において、所望の安定したデータ書込電流を供給することにより高速なデータ書込動作を実現可能な不揮発性記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る不揮発性記憶装置は、メモリアレイと、複数乃電流供給部とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含む。メモリアレイは、データ書込時に並列に書込まれる複数ビットのうちの一部ビットずつについて書込まれる複数のブロックユニットに分割される。複数の電流供給部は、複数のブロックユニットにそれぞれ対応して設けられ、各々がデータ書込電流を供給する。
【００１２】
また、この不揮発性記憶装置は、メモリアレイと、書込電流線と、電流供給回路と、制御回路とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含む。書込電流線は、複数のメモリセルのうちの選択された選択メモリセルに対してデータ書込電流を供給する。電流供給回路は、書込電流線に対応して設けられ、データ書込時に活性化されてデータ書込電流を電流供給ノードへ供給する。制御回路は、データ書込前に電流供給回路から電流供給ノードに対して所定電流を流す。
【００１３】
また、この不揮発性記憶装置は、メモリアレイと、書込電流線と、電流供給回路と、基準電圧を生成する基準電圧生成回路とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含む。書込電流線は、複数のメモリセルのうちの選択された選択メモリセルに対してデータ書込電流を供給する。電流供給回路は、書込電流線に対応して設けられ、データ書込時に活性化されてデータ書込電流を供給する。電流供給回路は、基準電圧の入力を受けるとともに、データ書込時に電気的に結合される書込電流線の電圧レベルを基準電圧の電圧レベルに調整する電圧調整回路を含む。基準電圧生成回路は、電流経路生成部と、定電流供給部とを含む。電流経路生成部は、書込電流線に流れるデータ書込電流の電流経路と同様の電流経路を形成する。定電流供給部は、電流経路生成部に基準電流を供給する。また、基準電圧は、定電流供給部と電流経路生成部との間に設けられる出力ノードから供給される。
【００１４】
また、この不揮発性記憶装置は、メモリアレイと、メモリセル列にそれぞれ対応して設けられる複数のビット線と、第１および第２の電源線と、第１および第２の電圧供給部とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含む。第１の電源線は、複数のビット線の一端側に対応して共通に設けられ、データ書込時に複数のビット線のうちの少なくとも１本のビット線と電気的に結合されて第１の電圧を供給する。第２の電源線は、複数のビット線の他端側に対応して共通に設けられ、データ書込時に複数のビット線のうちの少なくとも１本のビット線と電気的に結合されて第２の電圧を供給する。第１の電圧供給部は、第１の電源線の両端の各々に対応して設けられ、第１の電圧を供給する。第２の電圧供給部は、第２の電源線の両端の各々に対応して設けられ、第２の電圧を供給する。
【００１５】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００１７】
なお、以下の説明で明らかなように、本発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、データ書込および読出の際に通過電流が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【００１８】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、各々が、行列状に配置されたＭＴＪメモリセルＭＣを含む複数のメモリブロックＭＢ０〜ＭＢｋ（ｋ：自然数）とを備える。以下においては、メモリブロックＭＢ０〜ＭＢｋを総称してメモリブロックＭＢとも称する。
【００１９】
ここで、メモリブロックＭＢの各々に行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００２０】
また、ＭＲＡＭデバイス１は、行選択回路２０と、列選択回路２５と、入出力制御回路１０とを備える。行選択回路２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、アクセス対象となるメモリブロックＭＢにおける行選択を実行する。また、列選択回路２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて、アクセス対象となるメモリブロックＭＢの列選択を実行する。また、入出力制御回路１０は、入力データＤＩＮおよび出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路５からの指示に応答して内部回路にデータを伝達もしくは外部に出力する。
【００２１】
また、ＭＲＡＭデバイス１は、各メモリブロックＭＢ毎に、両側に設けられデータ書込およびデータ読出を実行する際のデータ書込電流およびデータ読出電流の供給を制御する書込読出制御回路１５および１６をさらに備える。なお、以下においては信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００２２】
また、各メモリブロックＭＢは、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬおよびデジット線ＤＬと、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬとをさらに備える。なお図１には代表的に１つのメモリセルＭＣが示されメモリセルＭＣのメモリセル行に対応してワード線ＷＬおよびデジット線ＤＬがそれぞれ１本ずつ示されている。また、メモリセルＭＣのメモリセル列に対応してビット線ＢＬが代表的に１本示されている。
【００２３】
その他のメモリブロックについても同様の構成であるのでその説明は繰返さない。
【００２４】
ここで、ＭＴＪメモリセルＭＣの構成について説明する。
図２は、磁気トンネル接合部を有するＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）の構成を示す概略図である。
【００２５】
図２を参照して、メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【００２６】
メモリセルＭＣに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびデジット線ＤＬと、データ読出時に活性化されるワード線ＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤおよびビット線ＢＬの間に電気的に結合される。
【００２７】
次に、ＭＴＪメモリセルの構造およびデータ記憶原理について説明する。
図３は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００２８】
図３参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００２９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００３０】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００３１】
図４は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００３２】
図４を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００３３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００３４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図４に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００３５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図４に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００３６】
図４に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００３７】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００３８】
図５は、本発明の実施の形態１に従うデータ書込電流を供給する回路帯の概念図である（以下、「電流駆動系回路」とも称する）。
【００３９】
図５を参照して、本発明の実施の形態１に従う電流駆動系回路は、各メモリブロックＭＢにそれぞれ対応して両側に設けられた書込読出制御回路１５および１６と、行選択回路２０と、入出力制御回路１０とを備える。なお、本例においては、代表的にメモリブロックＭＢ０〜ＭＢ２とその周辺回路が示されている。
【００４０】
書込読出制御回路１５および１６は、対応するメモリブロックに対して設けられ、データ書込電流を供給するためのライトドライバ帯ＷＤＢ０およびＷＤＢ１をそれぞれ含む。行選択回路２０は、ロウアドレスＲＡおよびコントロール回路５からの指示信号に応答して選択されたメモリブロックに対する行選択を実行する行デコーダ２１と、各メモリブロックＭＢ毎に設けられ行デコーダ２１からのアドレス選択に用いられるデコード信号Ｒｄに応答して選択対象となるメモリブロックＭＢのデジット線ＤＬに対してデータ書込電流を供給するデジット線ドライバ帯ＤＤＢとを含む。また、デジット線ドライバ帯ＤＤＢは、デジット線ＤＬにそれぞれ対応して設けられ、行デコーダ２１からのデコード信号Ｒｄに応じてデータ書込電流を選択的に供給する複数のデジット線ドライバを有する。
【００４１】
入出力制御回路１０は、入力データＤＩＮの入力を受けて書込データＷＤＴ＜３：０＞を各メモリブロックＭＢに対応して設けられた書込読出制御回路１６のライトドライバ帯に選択的に伝達する。なお、本明細書においては信号Ｗ＜ｊ：ｋ＞の標記は、信号Ｗｋ〜Ｗｊを簡略的に指し示すものとする。以下においても同様である。
【００４２】
また、本発明の実施の形態１に従う電流駆動系回路は、各デジット線毎に設けられ、メモリブロックＭＢを挟んだ行選択回路２０の反対側の領域において、デジット線ＤＬを接地電圧ＧＮＤにプルダウンするためのトランジスタＴｄをさらに備える。トランジスタＴｄは、データ書込時に活性化される制御信号ＷＥの入力に応答して対応するデジット線ＤＬを接地電圧ＧＮＤにプルダウンする。
【００４３】
ここで、本発明の実施の形態１に従う電流駆動系回路は、図５の点線に示されるように、メモリブロックＭＢを分割する。具体的には、並列なデータ書込をデータ書込時に実行するブロックユニット毎に分割する。また、分割したブロックユニット毎にライトドライバ帯に供給する電源電圧および接地電圧を分離する。
【００４４】
図５においては、一例として４ビットの並列なデータ書込が実行される場合において、メモリブロックＭＢが４分割された構成が示されている。なお、以下においては分割されたメモリブロックＭＢの分割された各ブロックをブロックユニットＢＵとも称することとする。
【００４５】
図６は、分割したブロックユニットＢＵにおいて、両側に設けられるライトドライバ帯ＷＤＢ０およびＷＤＢ１の構成を詳細に示す図である。
【００４６】
図６を参照して、ライトドライバ帯ＷＤＢ０は、ブロックユニットＢＵに対応して設けられるライトドライバユニットＷＤＢＵ０と、ライトドライバユニットＷＤＢＵ０に電源電圧Ｖｃｃを供給するための電源配線を含む電流供給部ＶＣ０ａと、ライトドライバユニットＷＤＢＵ０に接地電圧ＧＮＤを供給するための電源配線を含む電流供給部ＶＣ０ｂとを含む。
【００４７】
また、ライトドライバ帯ＷＤＢ１は、ブロックユニットＢＵに対応して設けられるライトドライバユニットＷＤＢＵ１と、ライトドライバユニットＷＤＢＵ１に電源電圧Ｖｃｃを供給するための電源配線を含む電流供給部ＶＣ１ａと、ライトドライバユニットＷＤＢＵ１に接地電圧ＧＮＤを供給するための電源配線を含む電流供給部ＶＣ１ｂとを含む。このような構成により、電源配線が短くなるため電圧供給時の負荷が軽減する。すなわち、電源配線の配線抵抗が抑制される。これに伴い、データ書込時における電源配線の配線抵抗等に基づく電圧降下のレベルが軽減され、所望の電圧を供給することができ、高速なデータ書込動作を実行することができる。
【００４８】
ライトドライバユニットＷＤＢＵ０は、ビット線ＢＬの一端側に対応して設けられ、電流供給部ＶＣ０ａおよびＶＣ０ｂのそれぞれから電源電圧Ｖｃｃおよび接地電圧ＧＮＤの供給を受けて、対応するビット線に対してデータ書込電流を供給するためのドライバユニットＤＵ０を含む。また、ライトドライバユニットＷＤＢＵ１は、ビット線ＢＬ０の他端側に対応して設けられ、電流供給部ＶＣ１ａおよびＶＣ１ｂのそれぞれからの電源電圧Ｖｃｃおよび接地電圧ＧＮＤの供給を受けて、対応するビット線に対してデータ書込電流を供給するためのドライバユニットＤＵ１とを含む。図６では，代表的にビット線ＢＬ０に対応して設けられたドライバユニットＤＵ０およびＤＵ１について示されるが、他のビット線ＢＬについても同様の構成に設計されている。
【００４９】
電流供給部ＶＣ０ａは、電圧供給ノードＮｐと電源電圧Ｖｃｃとの間に配置されそのゲートが制御信号／ＰＣの入力を受けるトランジスタＴｐと、接地電圧ＧＮＤと電圧供給ノードＮｐとの間に配置されるキャパシタＣｐとを含む。電流供給部ＶＣ０ｂは、接地電圧ＧＮＤと電圧供給ノードＮｑとの間に配置されそのゲートが制御信号ＰＣの入力を受けるトランジスタＴｎと、電源電圧Ｖｃｃと電圧供給ノードＮｑとの間に配置されるキャパシタＣｑとを含む。なお、電流供給部ＶＣ０ａとＶＣ１ａは同一の回路構成であり、電流供給部ＶＣ０ｂと電流供給部ＶＣ１ｂとも同一の回路構成であるのでその詳細な説明は繰返さない。なお、一例としてトランジスタＴｎは、ＮチャンネルＭＯＳトランジスタとし、トランジスタＴｐは、ＰチャンネルＭＯＳトランジスタとする。
【００５０】
また、ブロックユニットＢＵには、各ビット線に対応して２組のデータ線対ＤＢＰがさらに設けられる。本例においては、ビット線ＢＬ０に対応して設けられたデータ線対ＤＢＰ０およびＤＢＰ１が代表的に示されている。なお、データ線対ＤＢＰは、データ線対を総称して標記したものである。
【００５１】
また、ライトドライバユニットＷＤＢＵ１は、各ビット線ＢＬ毎に設けられ、データ入力制御回路１２５からの書込データおよび図示しないが列選択回路２５に含まれる列デコーダからのコラムアドレスＣＡの入力に基づく列選択結果に応じて２組のデータ線対ＤＢＰ０およびＤＢＰ１に伝達するデータ信号を生成するデータコントローラＤＣＴを含む。本例においては、代表的にデータコントローラＤＣＴは、書込データＷＤＴ＜３：０＞のうちの書込データＷＤＴ０の入力を受ける。なお、書込データＷＤＴ＜３：０＞は、分割されたブロックユニットＢＵに対して並列なデータ書込をそれぞれ実行する各ライトドライバユニットＷＤＢＵ１に入力されるものとする。
【００５２】
図７は、ドライバユニットＤＵ０およびＤＵ１の通常時およびデータ書込時の動作を詳細に説明する概念図である。
【００５３】
図７（ａ）は、ドライバユニットＤＵ０およびＤＵ１の回路構成図である。
ドライバユニットＤＵ０は、トランジスタ３０および３１を含む。トランジスタ３０は、ビット線ＢＬ０の一端側と電流供給部ＶＣ０ａの電圧供給ノードＮｐとの間に配置され、そのゲートはデータ線対ＤＢＰ０の一方のデータ線ＤＢ０と電気的に結合される。また、トランジスタ３１は、ビット線ＢＬ０の一端側と電流供給部ＶＣ０ｂの電圧供給ノードＮｑとの間に配置され、そのゲートはデータ線対ＤＢＰ１の一方のデータ線ＤＢ１と電気的に結合される。ドライバユニットＤＵ１は、トランジスタ３２および３３を含む。トランジスタ３２は、ビット線ＢＬ０の他端側と電流供給部ＶＣ１ａとの間に配置され、そのゲートはデータ線対ＤＢＰ０の他方側のデータ線／ＤＢ０と電気的に結合される。トランジスタ３３は、ビット線ＢＬ０の他端側と電流供給部ＶＣ１ｂとの間に配置され、そのゲートはデータ線対ＤＢＰ１の他方側のデータ線／ＤＢ１と電気的に結合される。
【００５４】
なお、トランジスタ３０および３２は一例としてＰチャンネルＭＯＳトランジスタとする。また、トランジスタ３１および３３は、ＮチャンネルＭＯＳトランジスタとする。
【００５５】
データコントローラＤＣＴは、書込データＷＤＴ０および図示しない列デコーダの列選択結果の入力に応答して、データ線対ＤＢＰ０およびＤＢＰ１をそれぞれ駆動する。具体的には、通常動作時に２組のデータ線対ＤＢＰ０およびＤＢＰ１をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定する。したがって、各トランジスタはターンオフ状態であり、ビット線ＢＬ０と電源配線とは電気的に絶縁されており、データ書込電流は供給されない。本例においては、図示しない列デコーダの列選択結果に基づいてビット線ＢＬ０が選択されるものとする。
【００５６】
図７（ｂ）は、データ書込時におけるドライバユニットＤＵ０およびＤＵ１の動作を説明する概念図である。
【００５７】
本例においては、データコントローラＤＣＴは、書込データＷＤＴ０（データ「０」）および列選択結果の入力に応答して、データ線対ＤＢＰ０のデータ線ＤＢ０，／ＤＢ０をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定する。また、データ線対ＤＢＰ１のデータ線ＤＢ１，／ＤＢ１をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定する。これに伴い、トランジスタ３０および３３がターンオンして、ビット線ＢＬ０の一端側から他端側にデータ書込電流が供給される。
【００５８】
図７（ｃ）は、データ書込時におけるドライバユニットＤＵ０およびＤＵ１の動作を説明する他の概念図である。
【００５９】
本例においては、データコントローラＤＣＴは、書込データＷＤＴ０（データ「１」）および列選択結果の入力に応答して、データ線対ＤＢＰ０のデータ線ＤＢ０，／ＤＢ０をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定する。また、データ線対ＤＢＰ１のデータ線ＤＢ１，／ＤＢ１をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定する。これに伴い、トランジスタ３１および３２がターンオンして、ビット線ＢＬ０の他端側から一端側にデータ書込電流が供給される。
【００６０】
図８のタイミングチャート図を用いて、本実施の形態１に従うデータ書込動作について説明する。本例においては、クロック信号ＣＬＫに同期して種々の内部回路の動作が実行されるものとする。
【００６１】
図８を参照して、クロック信号ＣＬＫの立上がりに同期してた時刻Ｔ１において図示しないプリチャージコマンドの入力に応答してコントロール回路５は制御信号ＰＣを「Ｈ」レベルに設定する。これに伴い、電流供給部ＶＣ０ａにおいてトランジスタＴｐがターンオンし、キャパシタＣｐに対して充電が実行される。また、電流供給部ＶＣ０ｂにおいてトランジスタＴｎがターンオンし、キャパシタＣｑに対して充電が実行される。本構成においては、キャパシタＣｐおよびＣｑの充電電荷に基づいてビット線ＢＬに対してデータ書込電流を供給する。
【００６２】
次に、時刻Ｔ２において、制御信号ＣＳおよび制御信号ＷＴが入力される。これに伴い、コントロール回路５は、各内部回路にデータ書込動作の指示を伝達する。入力される図示しないアドレス信号ＡＤＤに応答して選択対象となるメモリブロックの列選択および行選択を行デコーダおよび列デコーダがそれぞれ実行する。
【００６３】
また、図示しないが時刻Ｔ２とほぼ同様のタイミングで制御信号ＷＥが「Ｈ」レベルに設定される。これに伴い、トランジスタＴｄはターンオンして、デジット線ＤＬを接地電圧ＧＮＤにプルダウンする。したがって、選択されたデジット線ドライバ帯から選択されたデジット線ＤＬにデータ書込電流が供給される。
【００６４】
また、時刻Ｔ３において、データコントローラＤＣＴは図示しないがデータ入力制御回路１２５からの書込データＷＤＴに応答してデータ信号を生成し、データ線対に伝達する。これに伴い、ドライバユニットＤＵ０およびＤＵ１は、上記の図７で説明した動作を実行する。たとえば、トランジスタ３０のターンオンに応答して、ビット線の一端側と電流供給部ＶＣ０ａとが電気的に結合される。一方、トランジスタ３３のターンオンに応答して、ビット線の多端側と電流供給部ＶＣ１ｂとが電気的に結合される。
【００６５】
これに伴い、電源電圧Ｖｃｃにより充電されたキャパシタＣｐのノードＮｐから接地電圧ＧＮＤにより充電されたキャパシタＣｑのノードＮｑに充電電荷が流れ込む。すなわち、この電位差に応じたデータ書込電流がビット線ＢＬに対して供給される。
【００６６】
本構成の如くキャパシタＣｐおよびＣｑの充電電荷に基づいてデータ書込電流を供給することにより、キャパシタ等を設けず直接電源電圧Ｖｃｃおよび接地電圧ＧＮＤを電圧供給ノードＮｐおよびＮｑのそれぞれに供給する構成と比較して電圧供給ノードＮｐおよびＮｑにおける電圧変動すなわち図５の点線で示されるような電圧変動を抑制することができる。
【００６７】
これに伴い、早期に所望のデータ書込電流を供給することが可能となり高速なデータ書込を実行することができる。
【００６８】
また、本構成においては、データ入力制御回路１２５により書込データ＜３：０＞が生成され、各ブロックユニットＢＵに対応する各ライトドライバユニットＷＤＢＵにそれぞれ伝達される。これに伴い、各ブロックユニットＢＵにおいて、共通のデジット線に対応する選択メモリセルに対してデータ書込を並列に実行することができる。
【００６９】
なお、本実施の形態１で説明したキャパシタＣｐおよびＣｑは、いわゆる平行平板コンデンサやＭＯＳトランジスタを用いたいわゆるＭＯＳ容量素子を用いることやいわゆるＰＮ接合の接合容量素子により設計することも可能である。
【００７０】
なお、本構成のキャパシタＣｐおよびＣｑのサイズを調整することによりキャパシタ容量を調整することが可能であり、これに伴い、ビット線ＢＬに流れるデータ書込電流量を調整することも可能である。
【００７１】
（実施の形態２）
図９は、本発明の実施の形態２に従う電流駆動系回路の概念図である。
【００７２】
図９を参照して、本発明の実施の形態２に従う電流駆動系回路は、図６で説明した本発明の実施の形態１に従う電流駆動系回路と比較して、電流供給部ＶＣ０ａおよびＶＣ１ａを電流供給部ＶＣ０ａ♯およびＶＣ１ａ＃に置換した点が異なる。その他の回路構成については実施の形態１で説明したのと同様の構成であるのでその詳細な説明は繰返さない。なお、電流供給部ＶＣ０ａ＃およびＶＣ１ａ＃は、共に同じ回路構成であるので電流供給部ＶＣ０ａ＃について代表的に説明する。
【００７３】
電流供給部ＶＣ０ａ♯は、電圧降下回路４０（以下、ＶＤＣ回路４０とも称する）と、トランジスタＴｐと、キャパシタ４１とを含む。
【００７４】
ＶＤＣ回路４０は、制御信号／ＥＮ（「Ｌ」レベル）の入力を受けて活性化され、基準電圧Ｖｒｅｆ１と電圧供給ノードＮｐｐからの供給電圧を受けてトランジスタＴｐのゲートに電圧信号を出力する。トランジスタＴｐは、電源電圧Ｖｃｃと電圧供給ノードＮｐｐとの間に配置され、そのゲートはＶＤＣ回路４０の出力信号の入力を受ける。キャパシタ４１は、接地電圧ＧＮＤと電圧供給ノードＮｐｐとの間に配置される。このキャパシタ４１は、いわゆる安定化容量として設けられる。
【００７５】
ＶＤＣ回路４０は、電圧供給ノードＮｐｐの電圧レベルを基準電圧Ｖｒｅｆ１の電圧レベルと等しくするようにトランジスタＴｐに出力する電圧信号を調整する。これに伴い、基準電圧Ｖｒｅｆ１の電圧レベルを調整することにより、電圧供給ノードＮｐｐの電圧レベルを調整することができる。
【００７６】
図１０のタイミングチャート図を用いて本発明の実施の形態２に従うデータ書込動作について説明する。
【００７７】
クロック信号ＣＬＫの立上がりに同期して、時刻Ｔ１に「Ｈ」レベルの制御信号ＣＳおよび制御信号ＷＴが入力される。これに伴いコントロール回路５は各内部回路にデータ書込動作の指示を伝達する。
【００７８】
図示しないが入力されるアドレス信号ＡＤＤに応答して、選択対象となるメモリブロックの列選択および行選択が行デコーダおよび列デコーダにより実行される。
【００７９】
また、時刻Ｔ１とほぼ同様のタイミングでデジット線ＤＬが活性化される。
また、時刻Ｔ２において制御信号／ＥＮが「Ｌ」レベルに設定される。これに伴い、電流供給部ＶＣ０ａ♯のＶＤＣ回路４０が活性化される。また、データコントローラＤＣＴは図示しないがデータ入力制御回路１２５からの書込データＷＤＴに応答してデータ信号を生成し、データ線対に伝達する。これに伴い、ドライバユニットＤＵ０およびＤＵ１は、上記の図７で説明した動作を実行し、選択されたビット線ＢＬに対してデータ書込電流を供給しようとする。その際、電源配線の配線抵抗により電圧供給ノードＮｐｐの電圧レベルが降下しようとするがＶＤＣ回路４０が基準電圧Ｖｒｅｆ１の入力を受けて電圧供給ノードＮｐｐの電圧レベルを調整するとともに、キャパシタ４１による放電電荷に基づいて電圧供給ノードＮｐｐの電圧変動レベルを抑制することができる。
【００８０】
これに伴い選択メモリセルＭＣに対して所望のデータ書込電流を供給することができるとともに、実施の形態１と同様に高速なデータ書込動作を実行することができる。
【００８１】
次に、時刻Ｔ３において、時刻Ｔ１と同様の「Ｈ」レベルの制御信号ＣＳおよびＷＴが入力される。これに伴い時刻Ｔ１と同様の動作が時刻Ｔ３において実行される。また、時刻Ｔ２で説明したのと同様の動作が実行される。したがって、クロック信号ＣＬＫに同期して連続的に「Ｈ」レベルの制御信号ＣＳおよびＷＴを入力することにより連続的なデータ書込動作いわゆるバースト書込を実行することも可能である。
【００８２】
本構成により、電源配線やビット線等の配線抵抗に伴う電圧降下を考慮した上で基準電圧Ｖｒｅｆ１を調整することにより電圧供給ノードＮｐｐに所望の電圧レベルを供給することができる。これに伴い、安定的なデータ書込電流を供給することができ、精度の高いデータ書込動作を実行することができる。
【００８３】
なお、実施の形態１の構成と異なりキャパシタの充電電荷のみに基づいてデータ書込電流を選択されたビット線に対して供給する構成ではないため、キャパシタ４１をキャパシタＣｐの容量よりも小容量とするすなわちキャパシタ４１の占める面積を小さくした構成とすることも可能である。
【００８４】
なお、本構成においては、電圧供給部ＶＣ０ｂおよびＶＣ１ｂにおいて、接地電圧ＧＮＤによりキャパシタＣｑを充電してノードＮｑにデータ書込電流が流れる構成としているが、電圧供給部ＶＣ０ｂおよびＶＣ１ｂにおいて、トランジスタＴｎを取り除き、接地電圧ＧＮＤとノードＮｑとを直接電気的に結合した構成とすることも可能である。以下の変形例においても同様に適用可能である。
【００８５】
（実施の形態２の変形例１）
図１１は、本発明の実施の形態２の変形例１に従う電流駆動回路系の概念図である。
【００８６】
図１１を参照して、本発明の実施の形態２の変形例２に従う電流駆動系回路は、図９に示した実施の形態２の電流駆動回路系と比較して、電流供給部ＶＣ０ａ♯およびＶＣ１ａ＃を電流供給部ＶＣＣ０ａおよびＶＣＣ１ａに置換した点が異なる。その他の点は同様の構成であるのでその詳細な説明は繰返さない。なお、電流供給部ＶＣＣ０ａおよびＶＣＣ１ａは、同様の回路構成であるため、ここでは代表的に電流供給部ＶＣＣ０ａの構成について説明する。
【００８７】
電流供給部ＶＣＣ０ａは、電流供給部ＶＣ０ａ♯と比較して、電圧供給ノードＮｐｐと接地電圧ＧＮＤとの間にトランジスタＴｎ１をさらに含む点で異なる。その他の点は図９で説明した電流供給部ＶＣ０ａ＃と同様の構成であるのでその説明は繰返さない。
【００８８】
トランジスタＴｎ１は、制御信号ＥＮ１の入力を受けてターンオンし、電圧供給ノードＮｐｐと接地電圧ＧＮＤとを電気的に結合する。
【００８９】
上記の実施の形態２においては、基準電圧Ｖｒｅｆ１の入力を受けるＶＤＣ回路４０を用いて電圧供給ノードＮｐｐの電圧レベルを調整することにより安定的なデータ書込電流を供給する構成について説明した。
【００９０】
しかしながら、電圧供給ノードＮｐｐの電圧レベルが変化した後にＶＤＣ回路４０が動作し、トランジスタＴｐを介して電圧供給ノードＮｐｐの電圧レベルを調整する。したがって、電圧供給ノードＮｐｐの電圧レベルの調整のために所要の調整期間を要する。
【００９１】
本発明の実施の形態２の変形例１に従う電流駆動系回路は、実施の形態２で説明した電流駆動系回路よりもさらに高速に安定的なデータ書込電流を供給する構成について説明する。
【００９２】
図１２のタイミングチャート図を用いて本発明の実施の形態２の変形例１に従うデータ書込動作について説明する。
【００９３】
図１２を参照して、図１０で説明したのと同様にクロック信号ＣＬＫに同期して、「Ｈ」レベルに設定された制御信号ＣＳおよびＷＴの入力に応答してコントロール回路５はデータ書込動作を実行する。具体的には、上記と同様の方式に従ってデジット線ＤＬを活性化（「Ｈ」レベルに設定）する。
【００９４】
本例においてはデジット線ＤＬの活性化とほぼ同様のタイミングで制御信号／ＥＮを「Ｌ」レベルに設定する。また、制御信号ＥＮ１を「Ｈ」レベルに設定する。これに伴い、ＶＤＣ回路４０が活性化される。また、トランジスタＴｎ１が制御信号ＥＮ１に応答してトランジスタＴｎ１を介して接地電圧ＧＮＤと電圧供給ノードＮｐｐとが電気的に結合される。これに伴い、電源電圧ＶｃｃからトランジスタＴｐおよびＴｎ１を介して接地電圧ＧＮＤへの電流経路が形成される。
【００９５】
本構成においては、トランジスタＴｎ１を電源配線およびビット線の配線抵抗と同様の抵抗値を有するトランジスタサイズに設計する。これによりビット線への正規のデータ書込電流とは別に模擬的なダミー電流をトランジスタＴｎ１を介する経路に供給することができる。
【００９６】
次に、ダミー電流が安定的に供給されるのとほぼ同様のタイミングである時刻Ｔ２ａにおいて、制御信号ＥＮ１をターンオフする。これにともない、トランジスタＴｎ１を介する電流経路にはダミー電流は流れない。
【００９７】
また、時刻Ｔ２ａと同様のタイミングにおいて、図示しないがデータ入力制御回路１２５からの書込データＷＤＴに応答してデータコントローラＤＣＴはデータ信号を生成しデータ線対に伝達する。これに伴い、ドライバユニットＤＵ０およびＤＵ１は、上記の図７で説明した動作を実行し、選択されたビット線ＢＬに対してデータ書込電流を供給しようとする。
【００９８】
したがって、本構成とすることにより、予めダミー電流を供給することによりＶＤＣ回路４０で電圧供給ノードＮｐｐにおける電源変動を先に調整する。これに伴いビット線ＢＬにすぐにダミー電流とほぼ同様の安定的な正規のデータ書込電流を供給することができ、高速なデータ書込動作を実行することができる。
【００９９】
（実施の形態２の変形例２）
上記の実施の形態２の変形例１においては、電流供給部においてダミー電流を正規のデータ書込電流を供給する前に供給することにより、電圧供給ノードＮｐｐの電圧レベルを調整してからデータ書込電流を供給することにより、データ書込動作を高速化させる構成について説明した。
【０１００】
本発明の実施の形態２の変形例２においては、ＶＤＣ回路４０に対して所望の基準電圧Ｖｒｅｆ１を供給する構成について説明する。
【０１０１】
図１３は、本発明の実施の形態２の変形例２に従う電流駆動系回路の概念図である。
【０１０２】
図１３を参照して、本発明の実施の形態２の変形例２に従う電流駆動系回路は、実施の形態２の変形例で説明した図１０に示す電流駆動系回路と比較して、さらに基準電圧発生回路５０を設けた点で異なる。その他の点は図１０で説明したのと同様であるのでその説明は繰返さない。
【０１０３】
基準電圧発生回路５０は、基準電流を供給する定電流源５３と、トランジスタ５１および５２と、抵抗Ｒｄｍ等を含む。定電流源５３は、電源電圧Ｖｃｃの供給を受けてノードＮｐとの間に設けられる。トランジスタ５１および抵抗Ｒｄｍおよびトランジスタ５２は、ノードＮｐと接地電圧ＧＮＤとの間に直列に接続され、トランジスタ５１のゲートは接地電圧ＧＮＤと結合される。また、トランジスタ５２のゲートは、電源電圧Ｖｃｃのゲートと電気的に結合される。ここでは一例としてトランジスタ５１はＰチャンネルＭＯＳトランジスタとする。また、トランジスタ５２は、ＮチャンネルＭＯＳトランジスタとする。
【０１０４】
ここでトランジスタ５１および５２は、ビット線に対してデータ書込電流を供給する際に通過するトランジスタ群をダミーとして形成したものである。具体的には、トランジスタ５１および５２は、トランジスタ３０および３３もしくはトランジスタ３２および３１と同様のトランジスタサイズで設計される。また、抵抗Ｒｄｍは、データ書込電流経路に介在するビット線等の配線抵抗値をダミーとして設けたものである。なお、抵抗Ｒｄｍは、ビット線等の配線抵抗値と等価な抵抗素子を配置しても良いし、ビット線等と同様の長さの信号線を配置した構成としてもよい。その際には、当該信号線をビット線と同じ配線層に形成するとともに、同じ配線幅に設定することにより、ビット線等が有する配線抵抗値と等価な配線抵抗値を有する信号線を設計することができる。
【０１０５】
したがって、当該基準電圧発生回路５０は、定電流源５３から供給される基準電流に応じた所望の基準電圧Ｖｒｅｆ１をノードＮｐに生成する。すなわち、基準電圧発生回路５０において、データ書込電流が流れる電流経路と等価な電流経路を模擬的に形成することにより基準電圧Ｖｒｅｆ１が電圧供給ノードＮｐｐに供給され、基準電流と同様のデータ書込電流を選択されたビット線に供給することができる。これに伴い、基準電流を調整することにより精度の高い基準電圧Ｖｒｅｆ１を生成することが可能となり、所望のデータ書込電流を供給することができる。
【０１０６】
本例においては、代表的に電流供給部ＶＣＣ０ａに対応して１つの基準電圧発生回路５０を設けた構成について説明したが当該構成は各電流供給部毎に設けることも可能であるし、各電流供給部に対応して共通に設けることも可能である。
【０１０７】
（実施の形態２の変形例３）
上記の実施の形態２の変形例２においては基準電圧発生回路５０を用いて精度の高い基準電圧Ｖｒｅｆ１を生成して、所望のデータ書込電流を供給する構成について説明した。しかしながら、動作環境（動作温度）においてはメモリセルのデータ書込時におけるデータ書換特性が変化する。
【０１０８】
本実施の形態２の変形例３においては、メモリセルの動作環境に伴うデータ書換特性の変化に従ってデータ書込電流を調整することが可能な回路構成について説明する。
【０１０９】
図１４は、電流供給部ＶＣ０ａに供給する基準電圧Ｖｒｅｆ１を生成する基準電圧発生回路５５の回路構成図とビット線ＢＬ０に対応して設けられるブロックユニットＢＵ内の周辺回路図である。
【０１１０】
図１４を参照して、本発明の実施の形態２の変形例３に従う基準電圧発生回路５５は、定電流発生回路６０と、基準電圧Ｖｒｅｆ１を生成する基準電圧発生ユニット５０♯とを含む。
【０１１１】
定電流発生回路６０は、トランジスタ６１〜６５を含む。トランジスタ６１は、電源電圧Ｖｃｃと電気的に結合されるノードＮ１と出力ノードＮ２との間に配置され、そのゲートはノードＮ２と電気的に結合される。トランジスタ６２および６３は、ノードＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートはそれぞれノードＮ３と電気的に結合される。トランジスタ６４は、トランジスタ６２とカレントミラー回路を構成するようにノードＮ３と接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ３と電気的に結合される。トランジスタ６５は、トランジスタ６１とカレントミラー回路を構成するように電源電圧Ｖｃｃの供給を受けるノードＮ１とノードＮ３との間に配置され、そのゲートはノードＮ１と電気的に結合される。この定電流発生回路６０は、動作環境に応じて各トランジスタを流れる通過電流を調整する。この定電流発生回路６０を通過する電流量Ｉｐは次式で表される。なお、トランジスタ６１，６５は、一例としてＰチャンネルＭＯＳトランジスタとする。トランジスタ６２〜６４は、一例としてＮチャンネルＭＯＳトランジスタとする。
【０１１２】
【数１】
【０１１３】
ここで、ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電荷量、Ｒ１：トランジスタ６３のオン抵抗、Ｗ１〜Ｗ４：トランジスタ６４，６２，６１，６５のトランジスタサイズを指し示すものとする。
【０１１４】
ここで、トランジスタ６３のオン抵抗Ｒ１は、温度依存性を有し、高い動作温度においては抵抗Ｒ１の値が上昇する。これに伴い、電流量Ｉｐが減少する。一方、低い動作温度においては抵抗Ｒ１の値が減少する。これに伴い、電流量Ｉｐは増加する。なお、トランジスタ６３は温度依存性の高いポリシリコン材料等により設計することができる。
【０１１５】
基準電圧発生ユニット５０♯は、チューニング回路１００と、チューニングユニットＴＵと、トランジスタ５１および５２と抵抗Ｒｄｍとを含む。基準電圧発生ユニット５０♯は、基準電圧発生回路５０と比較して、チューニングユニットＴＵとチューニング回路１００をさらに設けた点で異なる。その他の点は同様の構成であるのでその詳細な説明は繰返さない。
【０１１６】
チューニングユニットＴＵは、電源電圧ＶｃｃとノードＮｐとの間にトランジスタＰＴを並列にＰ個設けたトランジスタ群と、チューニング回路１００からのデコード信号に応じてオンするトランジスタＮＴと直列に接続されるとともに、電源電圧ＶｃｃとノードＮｐとの間にトランジスタＰＴを並列にＱ個設けたトランジスタ群とを有する。トランジスタＰＴは、定電流発生回路６０のトランジスタ６１と同じトランジスタサイズである。したがって、Ｐ個のトランジスタＰＴがターンオンするためＰ倍の電流量Ｉｐが出力ノードＮｐに供給される。このＰ個のトランジスタＰＴは出力ノードＮｐに供給される電流量に応じて自由に設計可能である。また、コントロール回路５からの指示信号に応答してチューニング回路１００においてデコード信号が生成される。このデコード信号に応答してトランジスタＮＴがオンする。したがって、コントロール回路５からの指示信号に応答して出力ノードＮｐに供給する電流についてさらに微調整が可能である。このＱ個のトランジスタＰＴに関しても出力ノードＮｐに供給される電流量に応じて自由に設計可能である。
【０１１７】
図１５は、常温動作時（室温時）でのアステロイド特性線が低温動作時に遷移する場合を説明する概念図である。
【０１１８】
図１５を参照して、本図において示されるように低温動作時においてはアステロイド特性線が中心から遠ざかる方向に遷移する。したがって低温動作時でのデータ書込時においてはデータ書込電流を常温動作時よりも増加させる必要がある。したがって、本構成の定電流生成回路を用いることにより、低温動作時において、基準電流を増加させることができ、本発明の実施の形態２の変形例３に従う基準電圧発生回路は、動作環境に応じた基準電圧を生成し、安定的なデータ書込電流を供給することができる。
【０１１９】
図１６は、常温動作時でのアステロイド特性線が高温動作時に遷移する場合を説明する概念図である。
【０１２０】
図１６を参照して、本図において示されるように高温動作時においてはアステロイド特性線は中心に近づく方向に遷移する。したがって高温動作時でのデータ書込時においては、データ書込電流を常温動作時よりも減少させても十分にデータを書き換えることが可能である。
【０１２１】
したがって、本構成の定電流生成回路を用いることにより、高温動作時において、基準電流を減少させることができ、本発明の実施の形態２の変形例３に従う基準電圧発生回路は、動作環境に応じた基準電圧を生成し、安定的なデータ書込電流を供給することができる。また、高温動作時での消費電力を低減することも可能である。
【０１２２】
なお、正規のデータ書込電流の１／Ｌ（Ｌ：自然数）の基準電流を基準電圧発生ユニット５０＃に供給することにより消費電力を低減することも可能である。
【０１２３】
具体的には、チューニングユニットＴＵにおいて、トランジスタＰＴの個数に基づいて、基準電流の電流量を正規のデータ書込電流の１／Ｌに調整するとともに、抵抗Ｒｄｍの抵抗値をＬ倍にする。また、トランジスタ５１および５２のトランジスタサイズをトランジスタ３０および３３もしくは３２および３１の１／Ｌ倍に設定する。
【０１２４】
これに伴い、所望の基準電圧Ｖｒｅｆ１を生成するとともに、基準電圧発生ユニット５０＃に供給される基準電流を低減して、消費電力を削減することができる。
【０１２５】
（実施の形態３）
上記の実施の形態１および２においては、ビット線ＢＬに所望のデータ書込電流を供給する構成について説明してきた。
【０１２６】
本実施の形態３においては、データ書込電流が供給されるデジット線ＤＬを駆動するデジット線ドライバＤＶの構成について説明する。
【０１２７】
図１７は、本発明の実施の形態１の変形例に従うデジット線ドライバＤＶの回路構成図である。
【０１２８】
デジット線ドライバＤＶは、上述したようにデータ書込時にデジット線ドライバ帯ＤＤＢに伝達される行デコーダ２１からのデコード信号Ｒｄに応答して選択的にデータ書込電流を供給する。
【０１２９】
図１７を参照して、デジット線ドライバＤＶは、トランジスタ４６，４７と、キャパシタ４５とを含む。なお、一例としてトランジスタ４７は、ＰチャンネルＭＯＳトランジスタとする。また、トランジスタ４６は、ＮチャンネルＭＯＳトランジスタとする。
【０１３０】
トランジスタ４６は、デジット線ＤＬと電圧供給ノードＮｒとの間に配置され、そのゲートはデコード信号Ｒｄの入力を受ける。キャパシタ４５は、電圧供給ノードＮｒと接地電圧ＧＮＤとの間に配置される。また、トランジスタ４７は、電圧供給ノードＮｒと電源電圧Ｖｃｃとの間に配置され、そのゲートは制御信号／ＰＣの入力を受ける。
【０１３１】
本発明の実施の形態３においては、実施の形態１と同様にデータ書込前においては、コントロール回路５から指示に応答して制御信号／ＰＣ（「Ｌ」レベル）を設定する。これに応答して、キャパシタ４５に充電する。また、データ書込時に制御信号／ＰＣ（「Ｈ」レベル）に応答してトランジスタ４７をターンオフする。また、トランジスタ４６にデコード信号Ｒｄを入力することにより、キャパシタ４５に充電した充電電荷により、デジット線ＤＬにデータ書込電流を供給する。なお、データ書込時においては、上述したように制御信号ＷＥは、「Ｈ」レベルに設定されているものとする。以下においても同様である。
【０１３２】
これに伴い、実施の形態１で説明したのと同様にデータ書込時に電圧供給ノードＮｒの急激な電圧変動を防止し、所望のデータ書込電流をデジット線ＤＬに供給するとともに、高速なデータ書込動作を実行することができる。
【０１３３】
（実施の形態３の変形例１）
本発明の実施の形態３の変形例１においては、データ書込電流が供給されるデジット線ＤＬを駆動するデジット線ドライバＤＶ＃の構成について説明する。
【０１３４】
図１８は、本発明の実施の形態３の変形例１に従うデジット線ドライバＤＶ＃の回路構成図である。
【０１３５】
図１８を参照して、本発明の実施の形態３の変形例１に従うデジット線ドライバＤＶ＃は、トランジスタ４２，４６と、ＶＤＣ回路４１ａと、キャパシタ４８とを含む。なお、一例としてトランジスタ４２は、ＰチャンネルＭＯＳトランジスタとするまた、トランジスタ４６は、ＮチャンネルＭＯＳトランジスタとする。なお、キャパシタ４８は、いわゆる安定化容量として設けられる。
【０１３６】
ＶＤＣ回路４１ａは、制御信号／ＥＮ（「Ｌ」レベル）の入力を受けて活性化され、基準電圧Ｖｒｅｆ２と電圧供給ノードＮｄからの供給電圧を受けてトランジスタ４２のゲートに電圧信号を出力する。トランジスタ４２は、電源電圧Ｖｃｃと電圧供給ノードＮｄとの間に配置され、そのゲートはＶＤＣ回路４０の出力信号の入力を受ける。トランジスタ４６は、電圧供給ノードＮｄとデジット線ＤＬとの間に配置され、そのゲートはデコード信号Ｒｄの入力を受ける。キャパシタ４８は、ノードＮｄと接地電圧ＧＮＤとの間に設けられる。
【０１３７】
ＶＤＣ回路４１ａは、電圧供給ノードＮｄの電圧レベルを基準電圧Ｖｒｅｆ２の電圧レベルと等しくするようにトランジスタ４２に出力する電圧信号を調整する。これに伴い、基準電圧Ｖｒｅｆ２の電圧レベルを調整することにより、デジット線の配線抵抗に伴う電圧供給ノードＮｄの電圧降下を調整することができる。また、キャパシタ４８により電圧供給ノードＮｄの急激な電圧変動を調整することができる。
【０１３８】
本構成とすることにより、ノードＮｄの電圧変動を抑制するるとともに、デジット線の配線抵抗に伴う電圧降下等を考慮して基準電圧Ｖｒｅｆ２を調整することができ、所望のデータ書込電流をデジット線ＤＬに供給し、高速なデータ書込動作を実行することができる。
【０１３９】
なお、実施の形態３の構成と異なりキャパシタの充電電荷のみに基づいてデータ書込電流を選択されたデジット線に対して供給する構成ではないため、キャパシタ４８をキャパシタ４５の容量よりも小容量とするすなわちキャパシタ４８の占める面積を小さくした構成とすることも可能である。
【０１４０】
（実施の形態３の変形例２）
本発明の実施の形態３の変形例２においては、データ書込電流が供給されるデジット線ＤＬを駆動するデジット線ドライバＤＶ＃ａの構成について説明する。
【０１４１】
図１９は、本発明の実施の形態３の変形例２に従うデジット線ドライバＤＶ＃ａの回路構成図である。
【０１４２】
図１９を参照して、本発明の実施の形態３の変形例２に従うデジット線ドライバＤＶ＃ａは、実施の形態３の変形例１に従うデジット線ドライバＤＶ＃と比較して、トランジスタ４３をさらに含む。その他の構成は、図１８で説明した実施の形態３の変形例１に従うデジット線ドライバＤＶ＃と同様の構成であるのでその詳細な説明は繰り返さない。なお、一例としてトランジスタ４３は、ＮチャンネルＭＯＳトランジスタとする。
【０１４３】
デジット線ドライバＤＶ＃ａは、データ書込電流をデジット線ＤＬに供給する前に、制御信号ＥＮ２を「Ｈ」レベルに設定する。これに伴い電源電圧Ｖｃｃからトランジスタ４２および４３を介して接地電圧ＧＮＤへの電流経路が形成される。すなわち、選択されたデジット線に流す正規のデータ書込電流を供給する前にダミー電流を流す。ここで、トランジスタ４３を電源配線およびデジット線の配線抵抗と同様の抵抗値を有するトランジスタサイズに設計する。
【０１４４】
次に、ダミー電流が安定的に供給されるのと同様のタイミングにおいて、制御信号ＴＮ２を「Ｌ」レベルに設定し、ダミー電流の経路を遮断する。また、同様のタイミングにデコード信号Ｒｄ（「Ｈ」レベル）を入力する。
【０１４５】
これに伴い、デジット線ＤＬに対して供給する正規のデータ書込電流を流す前に、ダミー電流を供給し、ＶＤＣ回路４１ａにおいて、電圧供給ノードＮｄの電圧レベルを調整する。これにより、ノードＮｄにおける電圧変動を先に調整することができるため上記の実施の形態３の変形例１のデジット線ドライバＤＶ＃よりも高速かつ、安定したデータ書込電流を供給することができる。
【０１４６】
（実施の形態３の変形例３）
上記の実施の形態３の変形例２においては、デジット線ドライバＤＶ＃ａにおいてダミー電流を正規のデータ書込電流を供給する前に供給することにより、電圧供給ノードＮｄの電圧レベルを調整してから正規のデータ書込電流を供給することにより、データ書込動作を高速化させる構成について説明した。
【０１４７】
本発明の実施の形態３の変形例３においては、ＶＤＣ回路４１ａに対して所望の基準電圧Ｖｒｅｆ２を供給する構成について説明する。
【０１４８】
図２０は、デジット線ドライバＤＶ＃ａに対して設けられる基準電圧発生回路５５の概念図である。
【０１４９】
図２０を参照して、基準電圧発生回路５５は、基準電流を供給する定電流源５７と、トランジスタ５６および５８と、抵抗Ｒｄｌとを含む。定電流源５７は、電源電圧Ｖｃｃの供給を受けて出力ノードＮｐｄとの間に設けられる。トランジスタ５８および抵抗Ｒｄｌおよびトランジスタ５６は、出力ノードＮｐｄと接地電圧ＧＮＤとの間に直列に接続され、トランジスタ５８のゲートは、電源電圧Ｖｃｃと電気的に結合される。また、トランジスタ５６のゲートは、電源電圧Ｖｃｃと電気的に結合される。ここでは一例としてトランジスタ５６および５８は、ＮチャンネルＭＯＳトランジスタとする。
【０１５０】
ここでトランジスタ５６および５８は、デジット線に対してデータ書込電流を供給する際に通過するトランジスタ群をダミーとして形成したものである。具体的には、トランジスタ５６および５８は、トランジスタ４６およびＴｄと同様のトランジスタサイズで設計される。また、抵抗Ｒｄｌは、データ書込電流経路に介在するデジット線等の配線抵抗値をダミーとして設けたものである。なお、抵抗Ｒｄｌは、デジット線等の配線抵抗値と等価な抵抗素子を配置しても良いし、デジット線等と同様の長さの信号線を配置した構成としてもよい。その際には、当該信号線をデジット線と同じ配線層に形成するとともに、同じ配線幅に設定することにより、デジット線等が有する配線抵抗値と等価な配線抵抗値を有する信号線を設計することができる。
【０１５１】
したがって、当該基準電圧発生回路５５は、定電流源５７から供給される基準電流に応じた所望の基準電圧Ｖｒｅｆ２を出力ノードＮｐｄに生成する。すなわち、基準電圧発生回路５５において、データ書込電流が流れる電流経路と等価な電流経路を模擬的に形成することにより基準電圧Ｖｒｅｆ２が出力ノードＮｐｄに供給され、基準電流と同様のデータ書込電流を選択されたビット線に供給することができる。これに伴い、基準電流を調整することにより精度の高い基準電圧Ｖｒｅｆ２を生成することが可能となり、所望のデータ書込電流を供給することができる。
【０１５２】
本例においては、デジット線ドライバＤＶ＃ａに対応して１つの基準電圧発生回路５０を設けた構成について説明したが当該構成は各デジット線ドライバＤＶ＃に対応して共通に設けることも可能である。
【０１５３】
（実施の形態３の変形例４）
上記の実施の形態３の変形例３においては基準電圧発生回路５５を用いて精度の高い基準電圧Ｖｒｅｆ２を生成して、所望のデータ書込電流を供給する構成について説明した。しかしながら、動作環境（動作温度）においてはメモリセルのデータ書込時におけるデータ書換特性が変化する。
【０１５４】
本実施の形態３の変形例３においては、メモリセルの動作環境に伴うデータ書換特性の変化に従ってデータ書込電流を調整することが可能な回路構成について説明する。
【０１５５】
図２１は、デジット線ドライバＤＶ＃ａに対して供給する基準電圧Ｖｒｅｆ２を生成する基準電圧発生回路５５と置換可能な基準電圧発生回路８０の回路構成図である。
【０１５６】
図２１を参照して、基準電圧発生回路８０は、定電流発生回路６０と、基準電圧Ｖｒｅｆ２を生成する基準電圧発生ユニット７０とを含む。
【０１５７】
定電流発生回路６０は、図１４で示したのと同様の回路構成であるのでその詳細な説明は繰り返さない。基準電圧発生ユニット７０は、基準電圧発生回路５５と比較して、定電流源５７と置換するチューニングユニットＴＵ＃を設けるともに、チューニング回路１１０をさらに設けた点で異なる。その他の点は同様の構成であるのでその詳細な説明は繰返さない。
【０１５８】
チューニングユニットＴＵ＃は、電源電圧ＶｃｃとノードＮｐｄとの間にトランジスタＰＴＴを並列にＳ個設けたトランジスタ群と、チューニング回路１１０からのデコード信号に応じてオンするトランジスタＮＴＴと直列に接続されるとともに、電源電圧ＶｃｃとノードＮｐｄとの間にトランジスタＰＴＴを並列にＴ個設けたトランジスタ群とを有する。トランジスタＰＴＴは、定電流発生回路６０のトランジスタ６１と同じトランジスタサイズである。したがって、上記で説明したのと同様にＰ個のトランジスタＰＴＴがターンオンするためＳ倍の電流量Ｉｐが出力ノードＮｐに供給される。このＳ個のトランジスタＰＴＴは出力ノードＮｐｄに供給される電流量に応じて自由に設計可能である。また、コントロール回路５からの指示信号に応答してチューニング回路１１０においてデコード信号が生成される。このデコード信号に応答してトランジスタＮＴＴがオンする。したがって、コントロール回路５からの指示信号に応答して出力ノードＮｐｄに供給する電流についてさらに微調整が可能である。このＴ個のトランジスタＰＴＴに関しても出力ノードＮｐｄに供給される電流量に応じて自由に設計可能である。これに伴い、上記において説明したように常温動作時（室温時）から低温動作時あるいは高温動作時において、動作環境に応じた基準電圧を生成し、安定的なデータ書込電流を供給することができる。
【０１５９】
なお、正規のデータ書込電流の１／Ｍ（Ｍ：自然数）の基準電流を基準電圧発生ユニット７０に供給することにより消費電力を低減することも可能である。
【０１６０】
具体的には、チューニングユニットＴＵ＃において、トランジスタＰＴＴの個数に基づいて、基準電流の電流量を調整するとともに、抵抗Ｒｄｌの抵抗値をＬ倍にする。また、トランジスタ５８および５６のトランジスタサイズをトランジスタ４６およびＴｄの１／Ｌ倍に設定する。これに伴い、所望の基準電圧Ｖｒｅｆ２を生成するとともに、基準電圧発生ユニット７０に供給される基準電流を低減して、消費電力を削減することができる。
【０１６１】
（実施の形態４）
上記の実施の形態１〜３においては、デジット線およびビット線に対して所望のデータ書込電流を供給する構成について説明してきた。
【０１６２】
本実施の形態４においては、選択されたビット線の配置に伴う電源配線のインピーダンスのばらつきを抑制する構成について説明する。
【０１６３】
図２２は、ビット線にデータ書込電流を流す場合における選択されたビット線の配置に伴う電源配線のインピーダンスのばらつきを説明する概念図である。
【０１６４】
図２２を参照して、ここでは、ブロックユニットＢＵにおいて、電流供給部ＶＣ０ａおよびＶＣ１ｂを用いてビット線ＢＬにデータ書込電流が供給されている。
【０１６５】
電流供給部ＶＣ０ａと接続される電源配線に着目すると、最近点に配置されたビット線と最遠点に配置されたビット線では電源配線の抵抗成分すなわちインピーダンスが大きく異なる。これに伴い、最近点に配置されたビット線ＢＬに供給されるデータ書込電流と最遠点に配置されたビット線ＢＬに供給されるデータ書込電流とでは電流量にばらつきが生じる。これに伴い、最遠点に配置されたビット線に対して所望のデータ書込電流を供給することができなくなるおそれがあり、最近点のビット線と比較して、データ書込動作が著しく遅くなる可能性がある。
【０１６６】
図２３は、本発明の実施の形態４に従うライトドライバ帯ＷＤＢＢの回路構成図である。
【０１６７】
図２３（ａ）を参照して、ライトドライバ帯ＷＤＢＢは、電源電圧Ｖｃｃを供給する電源配線の一端側と他端側それぞれに電流供給部を設ける。また、接地電圧ＧＮＤを供給する電源配線の一端側と他端側それぞれに電流供給部を設ける。
【０１６８】
具体的には、電源電圧Ｖｃｃを供給する電源配線の一端側に電流供給部ＶＣ０ａを設け、他端側に電流供給部ＶＣ０ａａを設ける。
【０１６９】
電流供給部ＶＣ０ａａは、トランジスタＴｐ＃と、キャパシタＣｐ＃とを含む。トランジスタＴｐ＃およびキャパシタＣｐ＃は、トランジスタＴｐおよびキャパシタＣｐと同様のものであり、回路の接続関係および動作についても電流供給部ＶＣ０ａと同様であるのでその説明は繰り返さない。
【０１７０】
また、接地電圧ＧＮＤを供給する電源配線の一端側および他端側それぞれに電流供給部を設ける。
【０１７１】
具体的には、接地電圧ＧＮＤを供給する電源配線の一端側に電流供給部ＶＣ０ｂを設け、他端側に電流供給部ＶＣ０ｂｂを設ける。
【０１７２】
電流供給部ＶＣ０ｂｂは、トランジスタＴｎ＃と、キャパシタＣｑ＃とを含む。トランジスタＴｎ＃およびキャパシタＣｑ＃は、トランジスタＴｎおよびキャパシタＣｑと同様のものであり、回路の接続関係および動作についても電流供給部ＶＣ０ｂと同様であるのでその説明は繰り返さない。
【０１７３】
図２３（ｂ）は、電流供給部ＶＣ０ａおよび電流供給部ＶＣ０ｂｂに近いビット線ＢＬが選択された場合を示す図である。この場合においては、電流供給部ＶＣ０ａの電圧駆動力の方が電流供給部ＶＣ０ａａよりも大きくなる。また、電流供給部ＶＣ０ｂｂの電圧駆動力の方がＶＣ０ｂよりも大きくなる。
【０１７４】
図２３（ｃ）は、電流供給部ＶＣ０ａおよび電流供給部ＶＣ０ｂｂに遠いビット線ＢＬが選択された場合を示す図である。この場合においては、電流供給部ＶＣ０ａａの電圧駆動力の方が電流供給部ＶＣ０ａよりも大きくなる。また、電流供給部ＶＣ０ｂの電圧駆動力の方がＶＣ０ｂｂよりも大きくなる。
【０１７５】
したがって、ビット線ＢＬと接続される電源配線の最遠点と最近点との差が本構成にすることにより抑制されることになる。
【０１７６】
これに伴い、データ書込電流の供給量のばらつきを抑制し、高速なデータ書込動作を実行することができる。
【０１７７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７８】
【発明の効果】
この発明は以上説明したように、複数のブロックユニットにそれぞれ対応して複数の電流供給部が設けられるため、独立した電源電圧に基づいてデータ書込電流を供給することができるため電源配線の配線抵抗を抑制し、安定したデータ書込電流を供給することができ、精度の高いデータ書込動作を実行することができる。
【０１７９】
また、電流供給ノードへデータ書込時前に所定電流を供給する制御回路を設ける。これにより、データ書込開始時直後からデータ書込電流を供給することが可能となり、高速なデータ書込を実行することができる。
【０１８０】
また、書込電流線の電圧レベルを基準電圧の電圧レベルに調整する電圧調整回路と、基準電圧を生成する基準電圧生成回路とを設ける。基準電圧生成回路は、データ書込電流の電流経路と同様の電流経路を形成する電流経路生成部を含む。基準電圧は電流経路生成部に基準電流を供給することにより生成されるため、基準電流の値を調整することにより書込電流線の電圧レベルを調整し、所望のデータ書込電流を供給することができる。これに伴い、精度の高いデータ書込動作を実行することができる。
【０１８１】
また、第１の電圧を供給するための第１の電源線と、第２の電圧を供給するための第２の電源線とを設け、第１の電源線の一端および他端側の両側に第１の電圧が接続され、第２の電源線の一端および他端側の両側に第２の電圧が接続される。これに伴い、ビット線と電源線との接続点と電源線の端部との距離を短くすることが可能である。したがって、ビット線に所望のデータ書込電流を供給することができ精度の高いデータ読出動作を実行することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】磁気トンネル接合部を有するＭＴＪメモリセルＭＣの構成を示す概略図である。
【図３】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図４】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図５】本発明の実施の形態１に従うデータ書込電流を供給する回路帯の概念図である。
【図６】分割したブロックユニットＢＵと、周辺領域に設けられるライトドライバ帯ＷＤＢ０およびＷＤＢ１の構成を示す図である。
【図７】ドライバユニットＤＵ０およびＤＵ１の通常時およびデータ書込時の動作を詳細に説明する概念図である。
【図８】本実施の形態１に従うデータ書込動作について説明するタイミングチャート図である。
【図９】本発明の実施の形態２に従う電流駆動系回路の概念図である。
【図１０】本発明の実施の形態２に従うデータ書込動作について説明するタイミングチャート図である。
【図１１】本発明の実施の形態２の変形例１に従う電流駆動回路系の概念図である。
【図１２】本発明の実施の形態２の変形例１に従うデータ書込動作について説明するタイミングチャート図である。
【図１３】本発明の実施の形態２の変形例２に従う電流駆動系回路の概念図である。
【図１４】電流供給部ＶＣ０ａに供給する基準電圧Ｖｒｅｆ１を生成する基準電圧発生回路５５の回路構成図とブロックユニットＢＵの周辺回路図である。
【図１５】常温動作時（室温時）でのアステロイド特性線が低温動作時に遷移する場合を説明する概念図である。
【図１６】常温動作時でのアステロイド特性線が高温動作時に遷移する場合を説明する概念図である。
【図１７】本発明の実施の形態１の変形例に従うデジット線ドライバＤＶの回路構成図である。
【図１８】本発明の実施の形態３の変形例１に従うデジット線ドライバＤＶ＃の回路構成図である。
【図１９】本発明の実施の形態３の変形例２に従うデジット線ドライバＤＶ＃ａの回路構成図である。
【図２０】デジット線ドライバＤＶ＃ａに対して設けられる基準電圧発生回路５５の概念図である。
【図２１】デジット線ドライバＤＶ＃ａに対して供給する基準電圧Ｖｒｅｆ２を生成する基準電圧発生回路５５と置換可能な基準電圧発生回路８０の回路構成図である。
【図２２】ビット線にデータ書込電流を流す場合の電源配線のインピーダンスを説明する概念図である。
【図２３】本発明の実施の形態４に従うライトドライバ帯ＷＤＢＢの回路構成図である。
【符号の説明】
１ ＭＲＡＭデバイス、５ コントロール回路、１０ 入出力制御回路、１５，１６ 書込読出制御回路、２０ 行選択回路、２１ 行デコーダ、２５ データ入力制御回路、ＷＤＢ０，ＷＤＢ１ ライトドライバ帯、ＤＤＢ デジット線ドライバ帯、ＢＵ ブロックユニット。
【発明の属する技術分野】
本発明は、不揮発性記憶装置に関し、特に、データ書込およびデータ読出に際し、供給する電流を駆動する回路の回路構成に関するものである。
【０００２】
【従来の技術】
近年、不揮発的なデータ記憶が可能な不揮発性記憶装置が主流となってきている。たとえば高集積化可能なフラッシュメモリを挙げることができる。さらには、新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイス（非特許文献１参照）や薄膜のカルコゲナイドという材料を用いてデータ記憶を実行するＯＵＭ（Ｒ）（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｉｅｓ）デバイス（非特許文献２参照）等が特に注目されている。
【０００３】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルのデータ記憶を実行する場合には所定電圧を印加して電流をメモリセルに供給することによりデータ書込を実行する構成が一般的である。
【０００４】
例えば、ＭＲＡＭデバイスにおいては、磁化方向に応じたデータ記憶を実行するためにメモリセルに対して所定のデータ書込電流を供給して磁界を印可する構成が一般的である。したがって、データ書込時には書込対象となるメモリセルに対して所望のデータ書込電流を供給する必要がある。
【０００５】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ ＴｕｎｎｅｌＪｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００ ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．２），ｐ．１２８−１２９。
【０００６】
【非特許文献２】
長広泰明「不揮発性メモリー最前線：フラッシュからＯＵＭへ米Ｉｎｔｅｌが描く将来像」，日経マイクロデバイス，日経ＢＰ社，２００２年３月号，ｐ．６５−７８。
【０００７】
【発明が解決しようとする課題】
しかしながら、大容量化の要求に伴いメモリアレイの面積が増大するにつれ、上記データ書込電流等を供給するために用いられる電源配線等の配線長が長くなる傾向にある。
【０００８】
これに伴い、電源配線等の配線抵抗が増加し、電源配線から供給される電圧レベルが配線抵抗等に基づく電圧降下により低くなる場合が生じる。
【０００９】
このため、データ書込電流の電流量が所望の値よりも減少し、データ書込動作の遅延をもたらすという問題がある。
【００１０】
本発明は、データ書込時において、所望の安定したデータ書込電流を供給することにより高速なデータ書込動作を実現可能な不揮発性記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る不揮発性記憶装置は、メモリアレイと、複数乃電流供給部とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含む。メモリアレイは、データ書込時に並列に書込まれる複数ビットのうちの一部ビットずつについて書込まれる複数のブロックユニットに分割される。複数の電流供給部は、複数のブロックユニットにそれぞれ対応して設けられ、各々がデータ書込電流を供給する。
【００１２】
また、この不揮発性記憶装置は、メモリアレイと、書込電流線と、電流供給回路と、制御回路とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含む。書込電流線は、複数のメモリセルのうちの選択された選択メモリセルに対してデータ書込電流を供給する。電流供給回路は、書込電流線に対応して設けられ、データ書込時に活性化されてデータ書込電流を電流供給ノードへ供給する。制御回路は、データ書込前に電流供給回路から電流供給ノードに対して所定電流を流す。
【００１３】
また、この不揮発性記憶装置は、メモリアレイと、書込電流線と、電流供給回路と、基準電圧を生成する基準電圧生成回路とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含む。書込電流線は、複数のメモリセルのうちの選択された選択メモリセルに対してデータ書込電流を供給する。電流供給回路は、書込電流線に対応して設けられ、データ書込時に活性化されてデータ書込電流を供給する。電流供給回路は、基準電圧の入力を受けるとともに、データ書込時に電気的に結合される書込電流線の電圧レベルを基準電圧の電圧レベルに調整する電圧調整回路を含む。基準電圧生成回路は、電流経路生成部と、定電流供給部とを含む。電流経路生成部は、書込電流線に流れるデータ書込電流の電流経路と同様の電流経路を形成する。定電流供給部は、電流経路生成部に基準電流を供給する。また、基準電圧は、定電流供給部と電流経路生成部との間に設けられる出力ノードから供給される。
【００１４】
また、この不揮発性記憶装置は、メモリアレイと、メモリセル列にそれぞれ対応して設けられる複数のビット線と、第１および第２の電源線と、第１および第２の電圧供給部とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含む。第１の電源線は、複数のビット線の一端側に対応して共通に設けられ、データ書込時に複数のビット線のうちの少なくとも１本のビット線と電気的に結合されて第１の電圧を供給する。第２の電源線は、複数のビット線の他端側に対応して共通に設けられ、データ書込時に複数のビット線のうちの少なくとも１本のビット線と電気的に結合されて第２の電圧を供給する。第１の電圧供給部は、第１の電源線の両端の各々に対応して設けられ、第１の電圧を供給する。第２の電圧供給部は、第２の電源線の両端の各々に対応して設けられ、第２の電圧を供給する。
【００１５】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００１７】
なお、以下の説明で明らかなように、本発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、データ書込および読出の際に通過電流が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【００１８】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、各々が、行列状に配置されたＭＴＪメモリセルＭＣを含む複数のメモリブロックＭＢ０〜ＭＢｋ（ｋ：自然数）とを備える。以下においては、メモリブロックＭＢ０〜ＭＢｋを総称してメモリブロックＭＢとも称する。
【００１９】
ここで、メモリブロックＭＢの各々に行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００２０】
また、ＭＲＡＭデバイス１は、行選択回路２０と、列選択回路２５と、入出力制御回路１０とを備える。行選択回路２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、アクセス対象となるメモリブロックＭＢにおける行選択を実行する。また、列選択回路２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて、アクセス対象となるメモリブロックＭＢの列選択を実行する。また、入出力制御回路１０は、入力データＤＩＮおよび出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路５からの指示に応答して内部回路にデータを伝達もしくは外部に出力する。
【００２１】
また、ＭＲＡＭデバイス１は、各メモリブロックＭＢ毎に、両側に設けられデータ書込およびデータ読出を実行する際のデータ書込電流およびデータ読出電流の供給を制御する書込読出制御回路１５および１６をさらに備える。なお、以下においては信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００２２】
また、各メモリブロックＭＢは、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬおよびデジット線ＤＬと、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬとをさらに備える。なお図１には代表的に１つのメモリセルＭＣが示されメモリセルＭＣのメモリセル行に対応してワード線ＷＬおよびデジット線ＤＬがそれぞれ１本ずつ示されている。また、メモリセルＭＣのメモリセル列に対応してビット線ＢＬが代表的に１本示されている。
【００２３】
その他のメモリブロックについても同様の構成であるのでその説明は繰返さない。
【００２４】
ここで、ＭＴＪメモリセルＭＣの構成について説明する。
図２は、磁気トンネル接合部を有するＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）の構成を示す概略図である。
【００２５】
図２を参照して、メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【００２６】
メモリセルＭＣに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびデジット線ＤＬと、データ読出時に活性化されるワード線ＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤおよびビット線ＢＬの間に電気的に結合される。
【００２７】
次に、ＭＴＪメモリセルの構造およびデータ記憶原理について説明する。
図３は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００２８】
図３参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００２９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００３０】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００３１】
図４は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００３２】
図４を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００３３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００３４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図４に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００３５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図４に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００３６】
図４に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００３７】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００３８】
図５は、本発明の実施の形態１に従うデータ書込電流を供給する回路帯の概念図である（以下、「電流駆動系回路」とも称する）。
【００３９】
図５を参照して、本発明の実施の形態１に従う電流駆動系回路は、各メモリブロックＭＢにそれぞれ対応して両側に設けられた書込読出制御回路１５および１６と、行選択回路２０と、入出力制御回路１０とを備える。なお、本例においては、代表的にメモリブロックＭＢ０〜ＭＢ２とその周辺回路が示されている。
【００４０】
書込読出制御回路１５および１６は、対応するメモリブロックに対して設けられ、データ書込電流を供給するためのライトドライバ帯ＷＤＢ０およびＷＤＢ１をそれぞれ含む。行選択回路２０は、ロウアドレスＲＡおよびコントロール回路５からの指示信号に応答して選択されたメモリブロックに対する行選択を実行する行デコーダ２１と、各メモリブロックＭＢ毎に設けられ行デコーダ２１からのアドレス選択に用いられるデコード信号Ｒｄに応答して選択対象となるメモリブロックＭＢのデジット線ＤＬに対してデータ書込電流を供給するデジット線ドライバ帯ＤＤＢとを含む。また、デジット線ドライバ帯ＤＤＢは、デジット線ＤＬにそれぞれ対応して設けられ、行デコーダ２１からのデコード信号Ｒｄに応じてデータ書込電流を選択的に供給する複数のデジット線ドライバを有する。
【００４１】
入出力制御回路１０は、入力データＤＩＮの入力を受けて書込データＷＤＴ＜３：０＞を各メモリブロックＭＢに対応して設けられた書込読出制御回路１６のライトドライバ帯に選択的に伝達する。なお、本明細書においては信号Ｗ＜ｊ：ｋ＞の標記は、信号Ｗｋ〜Ｗｊを簡略的に指し示すものとする。以下においても同様である。
【００４２】
また、本発明の実施の形態１に従う電流駆動系回路は、各デジット線毎に設けられ、メモリブロックＭＢを挟んだ行選択回路２０の反対側の領域において、デジット線ＤＬを接地電圧ＧＮＤにプルダウンするためのトランジスタＴｄをさらに備える。トランジスタＴｄは、データ書込時に活性化される制御信号ＷＥの入力に応答して対応するデジット線ＤＬを接地電圧ＧＮＤにプルダウンする。
【００４３】
ここで、本発明の実施の形態１に従う電流駆動系回路は、図５の点線に示されるように、メモリブロックＭＢを分割する。具体的には、並列なデータ書込をデータ書込時に実行するブロックユニット毎に分割する。また、分割したブロックユニット毎にライトドライバ帯に供給する電源電圧および接地電圧を分離する。
【００４４】
図５においては、一例として４ビットの並列なデータ書込が実行される場合において、メモリブロックＭＢが４分割された構成が示されている。なお、以下においては分割されたメモリブロックＭＢの分割された各ブロックをブロックユニットＢＵとも称することとする。
【００４５】
図６は、分割したブロックユニットＢＵにおいて、両側に設けられるライトドライバ帯ＷＤＢ０およびＷＤＢ１の構成を詳細に示す図である。
【００４６】
図６を参照して、ライトドライバ帯ＷＤＢ０は、ブロックユニットＢＵに対応して設けられるライトドライバユニットＷＤＢＵ０と、ライトドライバユニットＷＤＢＵ０に電源電圧Ｖｃｃを供給するための電源配線を含む電流供給部ＶＣ０ａと、ライトドライバユニットＷＤＢＵ０に接地電圧ＧＮＤを供給するための電源配線を含む電流供給部ＶＣ０ｂとを含む。
【００４７】
また、ライトドライバ帯ＷＤＢ１は、ブロックユニットＢＵに対応して設けられるライトドライバユニットＷＤＢＵ１と、ライトドライバユニットＷＤＢＵ１に電源電圧Ｖｃｃを供給するための電源配線を含む電流供給部ＶＣ１ａと、ライトドライバユニットＷＤＢＵ１に接地電圧ＧＮＤを供給するための電源配線を含む電流供給部ＶＣ１ｂとを含む。このような構成により、電源配線が短くなるため電圧供給時の負荷が軽減する。すなわち、電源配線の配線抵抗が抑制される。これに伴い、データ書込時における電源配線の配線抵抗等に基づく電圧降下のレベルが軽減され、所望の電圧を供給することができ、高速なデータ書込動作を実行することができる。
【００４８】
ライトドライバユニットＷＤＢＵ０は、ビット線ＢＬの一端側に対応して設けられ、電流供給部ＶＣ０ａおよびＶＣ０ｂのそれぞれから電源電圧Ｖｃｃおよび接地電圧ＧＮＤの供給を受けて、対応するビット線に対してデータ書込電流を供給するためのドライバユニットＤＵ０を含む。また、ライトドライバユニットＷＤＢＵ１は、ビット線ＢＬ０の他端側に対応して設けられ、電流供給部ＶＣ１ａおよびＶＣ１ｂのそれぞれからの電源電圧Ｖｃｃおよび接地電圧ＧＮＤの供給を受けて、対応するビット線に対してデータ書込電流を供給するためのドライバユニットＤＵ１とを含む。図６では，代表的にビット線ＢＬ０に対応して設けられたドライバユニットＤＵ０およびＤＵ１について示されるが、他のビット線ＢＬについても同様の構成に設計されている。
【００４９】
電流供給部ＶＣ０ａは、電圧供給ノードＮｐと電源電圧Ｖｃｃとの間に配置されそのゲートが制御信号／ＰＣの入力を受けるトランジスタＴｐと、接地電圧ＧＮＤと電圧供給ノードＮｐとの間に配置されるキャパシタＣｐとを含む。電流供給部ＶＣ０ｂは、接地電圧ＧＮＤと電圧供給ノードＮｑとの間に配置されそのゲートが制御信号ＰＣの入力を受けるトランジスタＴｎと、電源電圧Ｖｃｃと電圧供給ノードＮｑとの間に配置されるキャパシタＣｑとを含む。なお、電流供給部ＶＣ０ａとＶＣ１ａは同一の回路構成であり、電流供給部ＶＣ０ｂと電流供給部ＶＣ１ｂとも同一の回路構成であるのでその詳細な説明は繰返さない。なお、一例としてトランジスタＴｎは、ＮチャンネルＭＯＳトランジスタとし、トランジスタＴｐは、ＰチャンネルＭＯＳトランジスタとする。
【００５０】
また、ブロックユニットＢＵには、各ビット線に対応して２組のデータ線対ＤＢＰがさらに設けられる。本例においては、ビット線ＢＬ０に対応して設けられたデータ線対ＤＢＰ０およびＤＢＰ１が代表的に示されている。なお、データ線対ＤＢＰは、データ線対を総称して標記したものである。
【００５１】
また、ライトドライバユニットＷＤＢＵ１は、各ビット線ＢＬ毎に設けられ、データ入力制御回路１２５からの書込データおよび図示しないが列選択回路２５に含まれる列デコーダからのコラムアドレスＣＡの入力に基づく列選択結果に応じて２組のデータ線対ＤＢＰ０およびＤＢＰ１に伝達するデータ信号を生成するデータコントローラＤＣＴを含む。本例においては、代表的にデータコントローラＤＣＴは、書込データＷＤＴ＜３：０＞のうちの書込データＷＤＴ０の入力を受ける。なお、書込データＷＤＴ＜３：０＞は、分割されたブロックユニットＢＵに対して並列なデータ書込をそれぞれ実行する各ライトドライバユニットＷＤＢＵ１に入力されるものとする。
【００５２】
図７は、ドライバユニットＤＵ０およびＤＵ１の通常時およびデータ書込時の動作を詳細に説明する概念図である。
【００５３】
図７（ａ）は、ドライバユニットＤＵ０およびＤＵ１の回路構成図である。
ドライバユニットＤＵ０は、トランジスタ３０および３１を含む。トランジスタ３０は、ビット線ＢＬ０の一端側と電流供給部ＶＣ０ａの電圧供給ノードＮｐとの間に配置され、そのゲートはデータ線対ＤＢＰ０の一方のデータ線ＤＢ０と電気的に結合される。また、トランジスタ３１は、ビット線ＢＬ０の一端側と電流供給部ＶＣ０ｂの電圧供給ノードＮｑとの間に配置され、そのゲートはデータ線対ＤＢＰ１の一方のデータ線ＤＢ１と電気的に結合される。ドライバユニットＤＵ１は、トランジスタ３２および３３を含む。トランジスタ３２は、ビット線ＢＬ０の他端側と電流供給部ＶＣ１ａとの間に配置され、そのゲートはデータ線対ＤＢＰ０の他方側のデータ線／ＤＢ０と電気的に結合される。トランジスタ３３は、ビット線ＢＬ０の他端側と電流供給部ＶＣ１ｂとの間に配置され、そのゲートはデータ線対ＤＢＰ１の他方側のデータ線／ＤＢ１と電気的に結合される。
【００５４】
なお、トランジスタ３０および３２は一例としてＰチャンネルＭＯＳトランジスタとする。また、トランジスタ３１および３３は、ＮチャンネルＭＯＳトランジスタとする。
【００５５】
データコントローラＤＣＴは、書込データＷＤＴ０および図示しない列デコーダの列選択結果の入力に応答して、データ線対ＤＢＰ０およびＤＢＰ１をそれぞれ駆動する。具体的には、通常動作時に２組のデータ線対ＤＢＰ０およびＤＢＰ１をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定する。したがって、各トランジスタはターンオフ状態であり、ビット線ＢＬ０と電源配線とは電気的に絶縁されており、データ書込電流は供給されない。本例においては、図示しない列デコーダの列選択結果に基づいてビット線ＢＬ０が選択されるものとする。
【００５６】
図７（ｂ）は、データ書込時におけるドライバユニットＤＵ０およびＤＵ１の動作を説明する概念図である。
【００５７】
本例においては、データコントローラＤＣＴは、書込データＷＤＴ０（データ「０」）および列選択結果の入力に応答して、データ線対ＤＢＰ０のデータ線ＤＢ０，／ＤＢ０をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定する。また、データ線対ＤＢＰ１のデータ線ＤＢ１，／ＤＢ１をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定する。これに伴い、トランジスタ３０および３３がターンオンして、ビット線ＢＬ０の一端側から他端側にデータ書込電流が供給される。
【００５８】
図７（ｃ）は、データ書込時におけるドライバユニットＤＵ０およびＤＵ１の動作を説明する他の概念図である。
【００５９】
本例においては、データコントローラＤＣＴは、書込データＷＤＴ０（データ「１」）および列選択結果の入力に応答して、データ線対ＤＢＰ０のデータ線ＤＢ０，／ＤＢ０をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定する。また、データ線対ＤＢＰ１のデータ線ＤＢ１，／ＤＢ１をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定する。これに伴い、トランジスタ３１および３２がターンオンして、ビット線ＢＬ０の他端側から一端側にデータ書込電流が供給される。
【００６０】
図８のタイミングチャート図を用いて、本実施の形態１に従うデータ書込動作について説明する。本例においては、クロック信号ＣＬＫに同期して種々の内部回路の動作が実行されるものとする。
【００６１】
図８を参照して、クロック信号ＣＬＫの立上がりに同期してた時刻Ｔ１において図示しないプリチャージコマンドの入力に応答してコントロール回路５は制御信号ＰＣを「Ｈ」レベルに設定する。これに伴い、電流供給部ＶＣ０ａにおいてトランジスタＴｐがターンオンし、キャパシタＣｐに対して充電が実行される。また、電流供給部ＶＣ０ｂにおいてトランジスタＴｎがターンオンし、キャパシタＣｑに対して充電が実行される。本構成においては、キャパシタＣｐおよびＣｑの充電電荷に基づいてビット線ＢＬに対してデータ書込電流を供給する。
【００６２】
次に、時刻Ｔ２において、制御信号ＣＳおよび制御信号ＷＴが入力される。これに伴い、コントロール回路５は、各内部回路にデータ書込動作の指示を伝達する。入力される図示しないアドレス信号ＡＤＤに応答して選択対象となるメモリブロックの列選択および行選択を行デコーダおよび列デコーダがそれぞれ実行する。
【００６３】
また、図示しないが時刻Ｔ２とほぼ同様のタイミングで制御信号ＷＥが「Ｈ」レベルに設定される。これに伴い、トランジスタＴｄはターンオンして、デジット線ＤＬを接地電圧ＧＮＤにプルダウンする。したがって、選択されたデジット線ドライバ帯から選択されたデジット線ＤＬにデータ書込電流が供給される。
【００６４】
また、時刻Ｔ３において、データコントローラＤＣＴは図示しないがデータ入力制御回路１２５からの書込データＷＤＴに応答してデータ信号を生成し、データ線対に伝達する。これに伴い、ドライバユニットＤＵ０およびＤＵ１は、上記の図７で説明した動作を実行する。たとえば、トランジスタ３０のターンオンに応答して、ビット線の一端側と電流供給部ＶＣ０ａとが電気的に結合される。一方、トランジスタ３３のターンオンに応答して、ビット線の多端側と電流供給部ＶＣ１ｂとが電気的に結合される。
【００６５】
これに伴い、電源電圧Ｖｃｃにより充電されたキャパシタＣｐのノードＮｐから接地電圧ＧＮＤにより充電されたキャパシタＣｑのノードＮｑに充電電荷が流れ込む。すなわち、この電位差に応じたデータ書込電流がビット線ＢＬに対して供給される。
【００６６】
本構成の如くキャパシタＣｐおよびＣｑの充電電荷に基づいてデータ書込電流を供給することにより、キャパシタ等を設けず直接電源電圧Ｖｃｃおよび接地電圧ＧＮＤを電圧供給ノードＮｐおよびＮｑのそれぞれに供給する構成と比較して電圧供給ノードＮｐおよびＮｑにおける電圧変動すなわち図５の点線で示されるような電圧変動を抑制することができる。
【００６７】
これに伴い、早期に所望のデータ書込電流を供給することが可能となり高速なデータ書込を実行することができる。
【００６８】
また、本構成においては、データ入力制御回路１２５により書込データ＜３：０＞が生成され、各ブロックユニットＢＵに対応する各ライトドライバユニットＷＤＢＵにそれぞれ伝達される。これに伴い、各ブロックユニットＢＵにおいて、共通のデジット線に対応する選択メモリセルに対してデータ書込を並列に実行することができる。
【００６９】
なお、本実施の形態１で説明したキャパシタＣｐおよびＣｑは、いわゆる平行平板コンデンサやＭＯＳトランジスタを用いたいわゆるＭＯＳ容量素子を用いることやいわゆるＰＮ接合の接合容量素子により設計することも可能である。
【００７０】
なお、本構成のキャパシタＣｐおよびＣｑのサイズを調整することによりキャパシタ容量を調整することが可能であり、これに伴い、ビット線ＢＬに流れるデータ書込電流量を調整することも可能である。
【００７１】
（実施の形態２）
図９は、本発明の実施の形態２に従う電流駆動系回路の概念図である。
【００７２】
図９を参照して、本発明の実施の形態２に従う電流駆動系回路は、図６で説明した本発明の実施の形態１に従う電流駆動系回路と比較して、電流供給部ＶＣ０ａおよびＶＣ１ａを電流供給部ＶＣ０ａ♯およびＶＣ１ａ＃に置換した点が異なる。その他の回路構成については実施の形態１で説明したのと同様の構成であるのでその詳細な説明は繰返さない。なお、電流供給部ＶＣ０ａ＃およびＶＣ１ａ＃は、共に同じ回路構成であるので電流供給部ＶＣ０ａ＃について代表的に説明する。
【００７３】
電流供給部ＶＣ０ａ♯は、電圧降下回路４０（以下、ＶＤＣ回路４０とも称する）と、トランジスタＴｐと、キャパシタ４１とを含む。
【００７４】
ＶＤＣ回路４０は、制御信号／ＥＮ（「Ｌ」レベル）の入力を受けて活性化され、基準電圧Ｖｒｅｆ１と電圧供給ノードＮｐｐからの供給電圧を受けてトランジスタＴｐのゲートに電圧信号を出力する。トランジスタＴｐは、電源電圧Ｖｃｃと電圧供給ノードＮｐｐとの間に配置され、そのゲートはＶＤＣ回路４０の出力信号の入力を受ける。キャパシタ４１は、接地電圧ＧＮＤと電圧供給ノードＮｐｐとの間に配置される。このキャパシタ４１は、いわゆる安定化容量として設けられる。
【００７５】
ＶＤＣ回路４０は、電圧供給ノードＮｐｐの電圧レベルを基準電圧Ｖｒｅｆ１の電圧レベルと等しくするようにトランジスタＴｐに出力する電圧信号を調整する。これに伴い、基準電圧Ｖｒｅｆ１の電圧レベルを調整することにより、電圧供給ノードＮｐｐの電圧レベルを調整することができる。
【００７６】
図１０のタイミングチャート図を用いて本発明の実施の形態２に従うデータ書込動作について説明する。
【００７７】
クロック信号ＣＬＫの立上がりに同期して、時刻Ｔ１に「Ｈ」レベルの制御信号ＣＳおよび制御信号ＷＴが入力される。これに伴いコントロール回路５は各内部回路にデータ書込動作の指示を伝達する。
【００７８】
図示しないが入力されるアドレス信号ＡＤＤに応答して、選択対象となるメモリブロックの列選択および行選択が行デコーダおよび列デコーダにより実行される。
【００７９】
また、時刻Ｔ１とほぼ同様のタイミングでデジット線ＤＬが活性化される。
また、時刻Ｔ２において制御信号／ＥＮが「Ｌ」レベルに設定される。これに伴い、電流供給部ＶＣ０ａ♯のＶＤＣ回路４０が活性化される。また、データコントローラＤＣＴは図示しないがデータ入力制御回路１２５からの書込データＷＤＴに応答してデータ信号を生成し、データ線対に伝達する。これに伴い、ドライバユニットＤＵ０およびＤＵ１は、上記の図７で説明した動作を実行し、選択されたビット線ＢＬに対してデータ書込電流を供給しようとする。その際、電源配線の配線抵抗により電圧供給ノードＮｐｐの電圧レベルが降下しようとするがＶＤＣ回路４０が基準電圧Ｖｒｅｆ１の入力を受けて電圧供給ノードＮｐｐの電圧レベルを調整するとともに、キャパシタ４１による放電電荷に基づいて電圧供給ノードＮｐｐの電圧変動レベルを抑制することができる。
【００８０】
これに伴い選択メモリセルＭＣに対して所望のデータ書込電流を供給することができるとともに、実施の形態１と同様に高速なデータ書込動作を実行することができる。
【００８１】
次に、時刻Ｔ３において、時刻Ｔ１と同様の「Ｈ」レベルの制御信号ＣＳおよびＷＴが入力される。これに伴い時刻Ｔ１と同様の動作が時刻Ｔ３において実行される。また、時刻Ｔ２で説明したのと同様の動作が実行される。したがって、クロック信号ＣＬＫに同期して連続的に「Ｈ」レベルの制御信号ＣＳおよびＷＴを入力することにより連続的なデータ書込動作いわゆるバースト書込を実行することも可能である。
【００８２】
本構成により、電源配線やビット線等の配線抵抗に伴う電圧降下を考慮した上で基準電圧Ｖｒｅｆ１を調整することにより電圧供給ノードＮｐｐに所望の電圧レベルを供給することができる。これに伴い、安定的なデータ書込電流を供給することができ、精度の高いデータ書込動作を実行することができる。
【００８３】
なお、実施の形態１の構成と異なりキャパシタの充電電荷のみに基づいてデータ書込電流を選択されたビット線に対して供給する構成ではないため、キャパシタ４１をキャパシタＣｐの容量よりも小容量とするすなわちキャパシタ４１の占める面積を小さくした構成とすることも可能である。
【００８４】
なお、本構成においては、電圧供給部ＶＣ０ｂおよびＶＣ１ｂにおいて、接地電圧ＧＮＤによりキャパシタＣｑを充電してノードＮｑにデータ書込電流が流れる構成としているが、電圧供給部ＶＣ０ｂおよびＶＣ１ｂにおいて、トランジスタＴｎを取り除き、接地電圧ＧＮＤとノードＮｑとを直接電気的に結合した構成とすることも可能である。以下の変形例においても同様に適用可能である。
【００８５】
（実施の形態２の変形例１）
図１１は、本発明の実施の形態２の変形例１に従う電流駆動回路系の概念図である。
【００８６】
図１１を参照して、本発明の実施の形態２の変形例２に従う電流駆動系回路は、図９に示した実施の形態２の電流駆動回路系と比較して、電流供給部ＶＣ０ａ♯およびＶＣ１ａ＃を電流供給部ＶＣＣ０ａおよびＶＣＣ１ａに置換した点が異なる。その他の点は同様の構成であるのでその詳細な説明は繰返さない。なお、電流供給部ＶＣＣ０ａおよびＶＣＣ１ａは、同様の回路構成であるため、ここでは代表的に電流供給部ＶＣＣ０ａの構成について説明する。
【００８７】
電流供給部ＶＣＣ０ａは、電流供給部ＶＣ０ａ♯と比較して、電圧供給ノードＮｐｐと接地電圧ＧＮＤとの間にトランジスタＴｎ１をさらに含む点で異なる。その他の点は図９で説明した電流供給部ＶＣ０ａ＃と同様の構成であるのでその説明は繰返さない。
【００８８】
トランジスタＴｎ１は、制御信号ＥＮ１の入力を受けてターンオンし、電圧供給ノードＮｐｐと接地電圧ＧＮＤとを電気的に結合する。
【００８９】
上記の実施の形態２においては、基準電圧Ｖｒｅｆ１の入力を受けるＶＤＣ回路４０を用いて電圧供給ノードＮｐｐの電圧レベルを調整することにより安定的なデータ書込電流を供給する構成について説明した。
【００９０】
しかしながら、電圧供給ノードＮｐｐの電圧レベルが変化した後にＶＤＣ回路４０が動作し、トランジスタＴｐを介して電圧供給ノードＮｐｐの電圧レベルを調整する。したがって、電圧供給ノードＮｐｐの電圧レベルの調整のために所要の調整期間を要する。
【００９１】
本発明の実施の形態２の変形例１に従う電流駆動系回路は、実施の形態２で説明した電流駆動系回路よりもさらに高速に安定的なデータ書込電流を供給する構成について説明する。
【００９２】
図１２のタイミングチャート図を用いて本発明の実施の形態２の変形例１に従うデータ書込動作について説明する。
【００９３】
図１２を参照して、図１０で説明したのと同様にクロック信号ＣＬＫに同期して、「Ｈ」レベルに設定された制御信号ＣＳおよびＷＴの入力に応答してコントロール回路５はデータ書込動作を実行する。具体的には、上記と同様の方式に従ってデジット線ＤＬを活性化（「Ｈ」レベルに設定）する。
【００９４】
本例においてはデジット線ＤＬの活性化とほぼ同様のタイミングで制御信号／ＥＮを「Ｌ」レベルに設定する。また、制御信号ＥＮ１を「Ｈ」レベルに設定する。これに伴い、ＶＤＣ回路４０が活性化される。また、トランジスタＴｎ１が制御信号ＥＮ１に応答してトランジスタＴｎ１を介して接地電圧ＧＮＤと電圧供給ノードＮｐｐとが電気的に結合される。これに伴い、電源電圧ＶｃｃからトランジスタＴｐおよびＴｎ１を介して接地電圧ＧＮＤへの電流経路が形成される。
【００９５】
本構成においては、トランジスタＴｎ１を電源配線およびビット線の配線抵抗と同様の抵抗値を有するトランジスタサイズに設計する。これによりビット線への正規のデータ書込電流とは別に模擬的なダミー電流をトランジスタＴｎ１を介する経路に供給することができる。
【００９６】
次に、ダミー電流が安定的に供給されるのとほぼ同様のタイミングである時刻Ｔ２ａにおいて、制御信号ＥＮ１をターンオフする。これにともない、トランジスタＴｎ１を介する電流経路にはダミー電流は流れない。
【００９７】
また、時刻Ｔ２ａと同様のタイミングにおいて、図示しないがデータ入力制御回路１２５からの書込データＷＤＴに応答してデータコントローラＤＣＴはデータ信号を生成しデータ線対に伝達する。これに伴い、ドライバユニットＤＵ０およびＤＵ１は、上記の図７で説明した動作を実行し、選択されたビット線ＢＬに対してデータ書込電流を供給しようとする。
【００９８】
したがって、本構成とすることにより、予めダミー電流を供給することによりＶＤＣ回路４０で電圧供給ノードＮｐｐにおける電源変動を先に調整する。これに伴いビット線ＢＬにすぐにダミー電流とほぼ同様の安定的な正規のデータ書込電流を供給することができ、高速なデータ書込動作を実行することができる。
【００９９】
（実施の形態２の変形例２）
上記の実施の形態２の変形例１においては、電流供給部においてダミー電流を正規のデータ書込電流を供給する前に供給することにより、電圧供給ノードＮｐｐの電圧レベルを調整してからデータ書込電流を供給することにより、データ書込動作を高速化させる構成について説明した。
【０１００】
本発明の実施の形態２の変形例２においては、ＶＤＣ回路４０に対して所望の基準電圧Ｖｒｅｆ１を供給する構成について説明する。
【０１０１】
図１３は、本発明の実施の形態２の変形例２に従う電流駆動系回路の概念図である。
【０１０２】
図１３を参照して、本発明の実施の形態２の変形例２に従う電流駆動系回路は、実施の形態２の変形例で説明した図１０に示す電流駆動系回路と比較して、さらに基準電圧発生回路５０を設けた点で異なる。その他の点は図１０で説明したのと同様であるのでその説明は繰返さない。
【０１０３】
基準電圧発生回路５０は、基準電流を供給する定電流源５３と、トランジスタ５１および５２と、抵抗Ｒｄｍ等を含む。定電流源５３は、電源電圧Ｖｃｃの供給を受けてノードＮｐとの間に設けられる。トランジスタ５１および抵抗Ｒｄｍおよびトランジスタ５２は、ノードＮｐと接地電圧ＧＮＤとの間に直列に接続され、トランジスタ５１のゲートは接地電圧ＧＮＤと結合される。また、トランジスタ５２のゲートは、電源電圧Ｖｃｃのゲートと電気的に結合される。ここでは一例としてトランジスタ５１はＰチャンネルＭＯＳトランジスタとする。また、トランジスタ５２は、ＮチャンネルＭＯＳトランジスタとする。
【０１０４】
ここでトランジスタ５１および５２は、ビット線に対してデータ書込電流を供給する際に通過するトランジスタ群をダミーとして形成したものである。具体的には、トランジスタ５１および５２は、トランジスタ３０および３３もしくはトランジスタ３２および３１と同様のトランジスタサイズで設計される。また、抵抗Ｒｄｍは、データ書込電流経路に介在するビット線等の配線抵抗値をダミーとして設けたものである。なお、抵抗Ｒｄｍは、ビット線等の配線抵抗値と等価な抵抗素子を配置しても良いし、ビット線等と同様の長さの信号線を配置した構成としてもよい。その際には、当該信号線をビット線と同じ配線層に形成するとともに、同じ配線幅に設定することにより、ビット線等が有する配線抵抗値と等価な配線抵抗値を有する信号線を設計することができる。
【０１０５】
したがって、当該基準電圧発生回路５０は、定電流源５３から供給される基準電流に応じた所望の基準電圧Ｖｒｅｆ１をノードＮｐに生成する。すなわち、基準電圧発生回路５０において、データ書込電流が流れる電流経路と等価な電流経路を模擬的に形成することにより基準電圧Ｖｒｅｆ１が電圧供給ノードＮｐｐに供給され、基準電流と同様のデータ書込電流を選択されたビット線に供給することができる。これに伴い、基準電流を調整することにより精度の高い基準電圧Ｖｒｅｆ１を生成することが可能となり、所望のデータ書込電流を供給することができる。
【０１０６】
本例においては、代表的に電流供給部ＶＣＣ０ａに対応して１つの基準電圧発生回路５０を設けた構成について説明したが当該構成は各電流供給部毎に設けることも可能であるし、各電流供給部に対応して共通に設けることも可能である。
【０１０７】
（実施の形態２の変形例３）
上記の実施の形態２の変形例２においては基準電圧発生回路５０を用いて精度の高い基準電圧Ｖｒｅｆ１を生成して、所望のデータ書込電流を供給する構成について説明した。しかしながら、動作環境（動作温度）においてはメモリセルのデータ書込時におけるデータ書換特性が変化する。
【０１０８】
本実施の形態２の変形例３においては、メモリセルの動作環境に伴うデータ書換特性の変化に従ってデータ書込電流を調整することが可能な回路構成について説明する。
【０１０９】
図１４は、電流供給部ＶＣ０ａに供給する基準電圧Ｖｒｅｆ１を生成する基準電圧発生回路５５の回路構成図とビット線ＢＬ０に対応して設けられるブロックユニットＢＵ内の周辺回路図である。
【０１１０】
図１４を参照して、本発明の実施の形態２の変形例３に従う基準電圧発生回路５５は、定電流発生回路６０と、基準電圧Ｖｒｅｆ１を生成する基準電圧発生ユニット５０♯とを含む。
【０１１１】
定電流発生回路６０は、トランジスタ６１〜６５を含む。トランジスタ６１は、電源電圧Ｖｃｃと電気的に結合されるノードＮ１と出力ノードＮ２との間に配置され、そのゲートはノードＮ２と電気的に結合される。トランジスタ６２および６３は、ノードＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートはそれぞれノードＮ３と電気的に結合される。トランジスタ６４は、トランジスタ６２とカレントミラー回路を構成するようにノードＮ３と接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ３と電気的に結合される。トランジスタ６５は、トランジスタ６１とカレントミラー回路を構成するように電源電圧Ｖｃｃの供給を受けるノードＮ１とノードＮ３との間に配置され、そのゲートはノードＮ１と電気的に結合される。この定電流発生回路６０は、動作環境に応じて各トランジスタを流れる通過電流を調整する。この定電流発生回路６０を通過する電流量Ｉｐは次式で表される。なお、トランジスタ６１，６５は、一例としてＰチャンネルＭＯＳトランジスタとする。トランジスタ６２〜６４は、一例としてＮチャンネルＭＯＳトランジスタとする。
【０１１２】
【数１】
ここで、ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電荷量、Ｒ１：トランジスタ６３のオン抵抗、Ｗ１〜Ｗ４：トランジスタ６４，６２，６１，６５のトランジスタサイズを指し示すものとする。
【０１１４】
ここで、トランジスタ６３のオン抵抗Ｒ１は、温度依存性を有し、高い動作温度においては抵抗Ｒ１の値が上昇する。これに伴い、電流量Ｉｐが減少する。一方、低い動作温度においては抵抗Ｒ１の値が減少する。これに伴い、電流量Ｉｐは増加する。なお、トランジスタ６３は温度依存性の高いポリシリコン材料等により設計することができる。
【０１１５】
基準電圧発生ユニット５０♯は、チューニング回路１００と、チューニングユニットＴＵと、トランジスタ５１および５２と抵抗Ｒｄｍとを含む。基準電圧発生ユニット５０♯は、基準電圧発生回路５０と比較して、チューニングユニットＴＵとチューニング回路１００をさらに設けた点で異なる。その他の点は同様の構成であるのでその詳細な説明は繰返さない。
【０１１６】
チューニングユニットＴＵは、電源電圧ＶｃｃとノードＮｐとの間にトランジスタＰＴを並列にＰ個設けたトランジスタ群と、チューニング回路１００からのデコード信号に応じてオンするトランジスタＮＴと直列に接続されるとともに、電源電圧ＶｃｃとノードＮｐとの間にトランジスタＰＴを並列にＱ個設けたトランジスタ群とを有する。トランジスタＰＴは、定電流発生回路６０のトランジスタ６１と同じトランジスタサイズである。したがって、Ｐ個のトランジスタＰＴがターンオンするためＰ倍の電流量Ｉｐが出力ノードＮｐに供給される。このＰ個のトランジスタＰＴは出力ノードＮｐに供給される電流量に応じて自由に設計可能である。また、コントロール回路５からの指示信号に応答してチューニング回路１００においてデコード信号が生成される。このデコード信号に応答してトランジスタＮＴがオンする。したがって、コントロール回路５からの指示信号に応答して出力ノードＮｐに供給する電流についてさらに微調整が可能である。このＱ個のトランジスタＰＴに関しても出力ノードＮｐに供給される電流量に応じて自由に設計可能である。
【０１１７】
図１５は、常温動作時（室温時）でのアステロイド特性線が低温動作時に遷移する場合を説明する概念図である。
【０１１８】
図１５を参照して、本図において示されるように低温動作時においてはアステロイド特性線が中心から遠ざかる方向に遷移する。したがって低温動作時でのデータ書込時においてはデータ書込電流を常温動作時よりも増加させる必要がある。したがって、本構成の定電流生成回路を用いることにより、低温動作時において、基準電流を増加させることができ、本発明の実施の形態２の変形例３に従う基準電圧発生回路は、動作環境に応じた基準電圧を生成し、安定的なデータ書込電流を供給することができる。
【０１１９】
図１６は、常温動作時でのアステロイド特性線が高温動作時に遷移する場合を説明する概念図である。
【０１２０】
図１６を参照して、本図において示されるように高温動作時においてはアステロイド特性線は中心に近づく方向に遷移する。したがって高温動作時でのデータ書込時においては、データ書込電流を常温動作時よりも減少させても十分にデータを書き換えることが可能である。
【０１２１】
したがって、本構成の定電流生成回路を用いることにより、高温動作時において、基準電流を減少させることができ、本発明の実施の形態２の変形例３に従う基準電圧発生回路は、動作環境に応じた基準電圧を生成し、安定的なデータ書込電流を供給することができる。また、高温動作時での消費電力を低減することも可能である。
【０１２２】
なお、正規のデータ書込電流の１／Ｌ（Ｌ：自然数）の基準電流を基準電圧発生ユニット５０＃に供給することにより消費電力を低減することも可能である。
【０１２３】
具体的には、チューニングユニットＴＵにおいて、トランジスタＰＴの個数に基づいて、基準電流の電流量を正規のデータ書込電流の１／Ｌに調整するとともに、抵抗Ｒｄｍの抵抗値をＬ倍にする。また、トランジスタ５１および５２のトランジスタサイズをトランジスタ３０および３３もしくは３２および３１の１／Ｌ倍に設定する。
【０１２４】
これに伴い、所望の基準電圧Ｖｒｅｆ１を生成するとともに、基準電圧発生ユニット５０＃に供給される基準電流を低減して、消費電力を削減することができる。
【０１２５】
（実施の形態３）
上記の実施の形態１および２においては、ビット線ＢＬに所望のデータ書込電流を供給する構成について説明してきた。
【０１２６】
本実施の形態３においては、データ書込電流が供給されるデジット線ＤＬを駆動するデジット線ドライバＤＶの構成について説明する。
【０１２７】
図１７は、本発明の実施の形態１の変形例に従うデジット線ドライバＤＶの回路構成図である。
【０１２８】
デジット線ドライバＤＶは、上述したようにデータ書込時にデジット線ドライバ帯ＤＤＢに伝達される行デコーダ２１からのデコード信号Ｒｄに応答して選択的にデータ書込電流を供給する。
【０１２９】
図１７を参照して、デジット線ドライバＤＶは、トランジスタ４６，４７と、キャパシタ４５とを含む。なお、一例としてトランジスタ４７は、ＰチャンネルＭＯＳトランジスタとする。また、トランジスタ４６は、ＮチャンネルＭＯＳトランジスタとする。
【０１３０】
トランジスタ４６は、デジット線ＤＬと電圧供給ノードＮｒとの間に配置され、そのゲートはデコード信号Ｒｄの入力を受ける。キャパシタ４５は、電圧供給ノードＮｒと接地電圧ＧＮＤとの間に配置される。また、トランジスタ４７は、電圧供給ノードＮｒと電源電圧Ｖｃｃとの間に配置され、そのゲートは制御信号／ＰＣの入力を受ける。
【０１３１】
本発明の実施の形態３においては、実施の形態１と同様にデータ書込前においては、コントロール回路５から指示に応答して制御信号／ＰＣ（「Ｌ」レベル）を設定する。これに応答して、キャパシタ４５に充電する。また、データ書込時に制御信号／ＰＣ（「Ｈ」レベル）に応答してトランジスタ４７をターンオフする。また、トランジスタ４６にデコード信号Ｒｄを入力することにより、キャパシタ４５に充電した充電電荷により、デジット線ＤＬにデータ書込電流を供給する。なお、データ書込時においては、上述したように制御信号ＷＥは、「Ｈ」レベルに設定されているものとする。以下においても同様である。
【０１３２】
これに伴い、実施の形態１で説明したのと同様にデータ書込時に電圧供給ノードＮｒの急激な電圧変動を防止し、所望のデータ書込電流をデジット線ＤＬに供給するとともに、高速なデータ書込動作を実行することができる。
【０１３３】
（実施の形態３の変形例１）
本発明の実施の形態３の変形例１においては、データ書込電流が供給されるデジット線ＤＬを駆動するデジット線ドライバＤＶ＃の構成について説明する。
【０１３４】
図１８は、本発明の実施の形態３の変形例１に従うデジット線ドライバＤＶ＃の回路構成図である。
【０１３５】
図１８を参照して、本発明の実施の形態３の変形例１に従うデジット線ドライバＤＶ＃は、トランジスタ４２，４６と、ＶＤＣ回路４１ａと、キャパシタ４８とを含む。なお、一例としてトランジスタ４２は、ＰチャンネルＭＯＳトランジスタとするまた、トランジスタ４６は、ＮチャンネルＭＯＳトランジスタとする。なお、キャパシタ４８は、いわゆる安定化容量として設けられる。
【０１３６】
ＶＤＣ回路４１ａは、制御信号／ＥＮ（「Ｌ」レベル）の入力を受けて活性化され、基準電圧Ｖｒｅｆ２と電圧供給ノードＮｄからの供給電圧を受けてトランジスタ４２のゲートに電圧信号を出力する。トランジスタ４２は、電源電圧Ｖｃｃと電圧供給ノードＮｄとの間に配置され、そのゲートはＶＤＣ回路４０の出力信号の入力を受ける。トランジスタ４６は、電圧供給ノードＮｄとデジット線ＤＬとの間に配置され、そのゲートはデコード信号Ｒｄの入力を受ける。キャパシタ４８は、ノードＮｄと接地電圧ＧＮＤとの間に設けられる。
【０１３７】
ＶＤＣ回路４１ａは、電圧供給ノードＮｄの電圧レベルを基準電圧Ｖｒｅｆ２の電圧レベルと等しくするようにトランジスタ４２に出力する電圧信号を調整する。これに伴い、基準電圧Ｖｒｅｆ２の電圧レベルを調整することにより、デジット線の配線抵抗に伴う電圧供給ノードＮｄの電圧降下を調整することができる。また、キャパシタ４８により電圧供給ノードＮｄの急激な電圧変動を調整することができる。
【０１３８】
本構成とすることにより、ノードＮｄの電圧変動を抑制するるとともに、デジット線の配線抵抗に伴う電圧降下等を考慮して基準電圧Ｖｒｅｆ２を調整することができ、所望のデータ書込電流をデジット線ＤＬに供給し、高速なデータ書込動作を実行することができる。
【０１３９】
なお、実施の形態３の構成と異なりキャパシタの充電電荷のみに基づいてデータ書込電流を選択されたデジット線に対して供給する構成ではないため、キャパシタ４８をキャパシタ４５の容量よりも小容量とするすなわちキャパシタ４８の占める面積を小さくした構成とすることも可能である。
【０１４０】
（実施の形態３の変形例２）
本発明の実施の形態３の変形例２においては、データ書込電流が供給されるデジット線ＤＬを駆動するデジット線ドライバＤＶ＃ａの構成について説明する。
【０１４１】
図１９は、本発明の実施の形態３の変形例２に従うデジット線ドライバＤＶ＃ａの回路構成図である。
【０１４２】
図１９を参照して、本発明の実施の形態３の変形例２に従うデジット線ドライバＤＶ＃ａは、実施の形態３の変形例１に従うデジット線ドライバＤＶ＃と比較して、トランジスタ４３をさらに含む。その他の構成は、図１８で説明した実施の形態３の変形例１に従うデジット線ドライバＤＶ＃と同様の構成であるのでその詳細な説明は繰り返さない。なお、一例としてトランジスタ４３は、ＮチャンネルＭＯＳトランジスタとする。
【０１４３】
デジット線ドライバＤＶ＃ａは、データ書込電流をデジット線ＤＬに供給する前に、制御信号ＥＮ２を「Ｈ」レベルに設定する。これに伴い電源電圧Ｖｃｃからトランジスタ４２および４３を介して接地電圧ＧＮＤへの電流経路が形成される。すなわち、選択されたデジット線に流す正規のデータ書込電流を供給する前にダミー電流を流す。ここで、トランジスタ４３を電源配線およびデジット線の配線抵抗と同様の抵抗値を有するトランジスタサイズに設計する。
【０１４４】
次に、ダミー電流が安定的に供給されるのと同様のタイミングにおいて、制御信号ＴＮ２を「Ｌ」レベルに設定し、ダミー電流の経路を遮断する。また、同様のタイミングにデコード信号Ｒｄ（「Ｈ」レベル）を入力する。
【０１４５】
これに伴い、デジット線ＤＬに対して供給する正規のデータ書込電流を流す前に、ダミー電流を供給し、ＶＤＣ回路４１ａにおいて、電圧供給ノードＮｄの電圧レベルを調整する。これにより、ノードＮｄにおける電圧変動を先に調整することができるため上記の実施の形態３の変形例１のデジット線ドライバＤＶ＃よりも高速かつ、安定したデータ書込電流を供給することができる。
【０１４６】
（実施の形態３の変形例３）
上記の実施の形態３の変形例２においては、デジット線ドライバＤＶ＃ａにおいてダミー電流を正規のデータ書込電流を供給する前に供給することにより、電圧供給ノードＮｄの電圧レベルを調整してから正規のデータ書込電流を供給することにより、データ書込動作を高速化させる構成について説明した。
【０１４７】
本発明の実施の形態３の変形例３においては、ＶＤＣ回路４１ａに対して所望の基準電圧Ｖｒｅｆ２を供給する構成について説明する。
【０１４８】
図２０は、デジット線ドライバＤＶ＃ａに対して設けられる基準電圧発生回路５５の概念図である。
【０１４９】
図２０を参照して、基準電圧発生回路５５は、基準電流を供給する定電流源５７と、トランジスタ５６および５８と、抵抗Ｒｄｌとを含む。定電流源５７は、電源電圧Ｖｃｃの供給を受けて出力ノードＮｐｄとの間に設けられる。トランジスタ５８および抵抗Ｒｄｌおよびトランジスタ５６は、出力ノードＮｐｄと接地電圧ＧＮＤとの間に直列に接続され、トランジスタ５８のゲートは、電源電圧Ｖｃｃと電気的に結合される。また、トランジスタ５６のゲートは、電源電圧Ｖｃｃと電気的に結合される。ここでは一例としてトランジスタ５６および５８は、ＮチャンネルＭＯＳトランジスタとする。
【０１５０】
ここでトランジスタ５６および５８は、デジット線に対してデータ書込電流を供給する際に通過するトランジスタ群をダミーとして形成したものである。具体的には、トランジスタ５６および５８は、トランジスタ４６およびＴｄと同様のトランジスタサイズで設計される。また、抵抗Ｒｄｌは、データ書込電流経路に介在するデジット線等の配線抵抗値をダミーとして設けたものである。なお、抵抗Ｒｄｌは、デジット線等の配線抵抗値と等価な抵抗素子を配置しても良いし、デジット線等と同様の長さの信号線を配置した構成としてもよい。その際には、当該信号線をデジット線と同じ配線層に形成するとともに、同じ配線幅に設定することにより、デジット線等が有する配線抵抗値と等価な配線抵抗値を有する信号線を設計することができる。
【０１５１】
したがって、当該基準電圧発生回路５５は、定電流源５７から供給される基準電流に応じた所望の基準電圧Ｖｒｅｆ２を出力ノードＮｐｄに生成する。すなわち、基準電圧発生回路５５において、データ書込電流が流れる電流経路と等価な電流経路を模擬的に形成することにより基準電圧Ｖｒｅｆ２が出力ノードＮｐｄに供給され、基準電流と同様のデータ書込電流を選択されたビット線に供給することができる。これに伴い、基準電流を調整することにより精度の高い基準電圧Ｖｒｅｆ２を生成することが可能となり、所望のデータ書込電流を供給することができる。
【０１５２】
本例においては、デジット線ドライバＤＶ＃ａに対応して１つの基準電圧発生回路５０を設けた構成について説明したが当該構成は各デジット線ドライバＤＶ＃に対応して共通に設けることも可能である。
【０１５３】
（実施の形態３の変形例４）
上記の実施の形態３の変形例３においては基準電圧発生回路５５を用いて精度の高い基準電圧Ｖｒｅｆ２を生成して、所望のデータ書込電流を供給する構成について説明した。しかしながら、動作環境（動作温度）においてはメモリセルのデータ書込時におけるデータ書換特性が変化する。
【０１５４】
本実施の形態３の変形例３においては、メモリセルの動作環境に伴うデータ書換特性の変化に従ってデータ書込電流を調整することが可能な回路構成について説明する。
【０１５５】
図２１は、デジット線ドライバＤＶ＃ａに対して供給する基準電圧Ｖｒｅｆ２を生成する基準電圧発生回路５５と置換可能な基準電圧発生回路８０の回路構成図である。
【０１５６】
図２１を参照して、基準電圧発生回路８０は、定電流発生回路６０と、基準電圧Ｖｒｅｆ２を生成する基準電圧発生ユニット７０とを含む。
【０１５７】
定電流発生回路６０は、図１４で示したのと同様の回路構成であるのでその詳細な説明は繰り返さない。基準電圧発生ユニット７０は、基準電圧発生回路５５と比較して、定電流源５７と置換するチューニングユニットＴＵ＃を設けるともに、チューニング回路１１０をさらに設けた点で異なる。その他の点は同様の構成であるのでその詳細な説明は繰返さない。
【０１５８】
チューニングユニットＴＵ＃は、電源電圧ＶｃｃとノードＮｐｄとの間にトランジスタＰＴＴを並列にＳ個設けたトランジスタ群と、チューニング回路１１０からのデコード信号に応じてオンするトランジスタＮＴＴと直列に接続されるとともに、電源電圧ＶｃｃとノードＮｐｄとの間にトランジスタＰＴＴを並列にＴ個設けたトランジスタ群とを有する。トランジスタＰＴＴは、定電流発生回路６０のトランジスタ６１と同じトランジスタサイズである。したがって、上記で説明したのと同様にＰ個のトランジスタＰＴＴがターンオンするためＳ倍の電流量Ｉｐが出力ノードＮｐに供給される。このＳ個のトランジスタＰＴＴは出力ノードＮｐｄに供給される電流量に応じて自由に設計可能である。また、コントロール回路５からの指示信号に応答してチューニング回路１１０においてデコード信号が生成される。このデコード信号に応答してトランジスタＮＴＴがオンする。したがって、コントロール回路５からの指示信号に応答して出力ノードＮｐｄに供給する電流についてさらに微調整が可能である。このＴ個のトランジスタＰＴＴに関しても出力ノードＮｐｄに供給される電流量に応じて自由に設計可能である。これに伴い、上記において説明したように常温動作時（室温時）から低温動作時あるいは高温動作時において、動作環境に応じた基準電圧を生成し、安定的なデータ書込電流を供給することができる。
【０１５９】
なお、正規のデータ書込電流の１／Ｍ（Ｍ：自然数）の基準電流を基準電圧発生ユニット７０に供給することにより消費電力を低減することも可能である。
【０１６０】
具体的には、チューニングユニットＴＵ＃において、トランジスタＰＴＴの個数に基づいて、基準電流の電流量を調整するとともに、抵抗Ｒｄｌの抵抗値をＬ倍にする。また、トランジスタ５８および５６のトランジスタサイズをトランジスタ４６およびＴｄの１／Ｌ倍に設定する。これに伴い、所望の基準電圧Ｖｒｅｆ２を生成するとともに、基準電圧発生ユニット７０に供給される基準電流を低減して、消費電力を削減することができる。
【０１６１】
（実施の形態４）
上記の実施の形態１〜３においては、デジット線およびビット線に対して所望のデータ書込電流を供給する構成について説明してきた。
【０１６２】
本実施の形態４においては、選択されたビット線の配置に伴う電源配線のインピーダンスのばらつきを抑制する構成について説明する。
【０１６３】
図２２は、ビット線にデータ書込電流を流す場合における選択されたビット線の配置に伴う電源配線のインピーダンスのばらつきを説明する概念図である。
【０１６４】
図２２を参照して、ここでは、ブロックユニットＢＵにおいて、電流供給部ＶＣ０ａおよびＶＣ１ｂを用いてビット線ＢＬにデータ書込電流が供給されている。
【０１６５】
電流供給部ＶＣ０ａと接続される電源配線に着目すると、最近点に配置されたビット線と最遠点に配置されたビット線では電源配線の抵抗成分すなわちインピーダンスが大きく異なる。これに伴い、最近点に配置されたビット線ＢＬに供給されるデータ書込電流と最遠点に配置されたビット線ＢＬに供給されるデータ書込電流とでは電流量にばらつきが生じる。これに伴い、最遠点に配置されたビット線に対して所望のデータ書込電流を供給することができなくなるおそれがあり、最近点のビット線と比較して、データ書込動作が著しく遅くなる可能性がある。
【０１６６】
図２３は、本発明の実施の形態４に従うライトドライバ帯ＷＤＢＢの回路構成図である。
【０１６７】
図２３（ａ）を参照して、ライトドライバ帯ＷＤＢＢは、電源電圧Ｖｃｃを供給する電源配線の一端側と他端側それぞれに電流供給部を設ける。また、接地電圧ＧＮＤを供給する電源配線の一端側と他端側それぞれに電流供給部を設ける。
【０１６８】
具体的には、電源電圧Ｖｃｃを供給する電源配線の一端側に電流供給部ＶＣ０ａを設け、他端側に電流供給部ＶＣ０ａａを設ける。
【０１６９】
電流供給部ＶＣ０ａａは、トランジスタＴｐ＃と、キャパシタＣｐ＃とを含む。トランジスタＴｐ＃およびキャパシタＣｐ＃は、トランジスタＴｐおよびキャパシタＣｐと同様のものであり、回路の接続関係および動作についても電流供給部ＶＣ０ａと同様であるのでその説明は繰り返さない。
【０１７０】
また、接地電圧ＧＮＤを供給する電源配線の一端側および他端側それぞれに電流供給部を設ける。
【０１７１】
具体的には、接地電圧ＧＮＤを供給する電源配線の一端側に電流供給部ＶＣ０ｂを設け、他端側に電流供給部ＶＣ０ｂｂを設ける。
【０１７２】
電流供給部ＶＣ０ｂｂは、トランジスタＴｎ＃と、キャパシタＣｑ＃とを含む。トランジスタＴｎ＃およびキャパシタＣｑ＃は、トランジスタＴｎおよびキャパシタＣｑと同様のものであり、回路の接続関係および動作についても電流供給部ＶＣ０ｂと同様であるのでその説明は繰り返さない。
【０１７３】
図２３（ｂ）は、電流供給部ＶＣ０ａおよび電流供給部ＶＣ０ｂｂに近いビット線ＢＬが選択された場合を示す図である。この場合においては、電流供給部ＶＣ０ａの電圧駆動力の方が電流供給部ＶＣ０ａａよりも大きくなる。また、電流供給部ＶＣ０ｂｂの電圧駆動力の方がＶＣ０ｂよりも大きくなる。
【０１７４】
図２３（ｃ）は、電流供給部ＶＣ０ａおよび電流供給部ＶＣ０ｂｂに遠いビット線ＢＬが選択された場合を示す図である。この場合においては、電流供給部ＶＣ０ａａの電圧駆動力の方が電流供給部ＶＣ０ａよりも大きくなる。また、電流供給部ＶＣ０ｂの電圧駆動力の方がＶＣ０ｂｂよりも大きくなる。
【０１７５】
したがって、ビット線ＢＬと接続される電源配線の最遠点と最近点との差が本構成にすることにより抑制されることになる。
【０１７６】
これに伴い、データ書込電流の供給量のばらつきを抑制し、高速なデータ書込動作を実行することができる。
【０１７７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７８】
【発明の効果】
この発明は以上説明したように、複数のブロックユニットにそれぞれ対応して複数の電流供給部が設けられるため、独立した電源電圧に基づいてデータ書込電流を供給することができるため電源配線の配線抵抗を抑制し、安定したデータ書込電流を供給することができ、精度の高いデータ書込動作を実行することができる。
【０１７９】
また、電流供給ノードへデータ書込時前に所定電流を供給する制御回路を設ける。これにより、データ書込開始時直後からデータ書込電流を供給することが可能となり、高速なデータ書込を実行することができる。
【０１８０】
また、書込電流線の電圧レベルを基準電圧の電圧レベルに調整する電圧調整回路と、基準電圧を生成する基準電圧生成回路とを設ける。基準電圧生成回路は、データ書込電流の電流経路と同様の電流経路を形成する電流経路生成部を含む。基準電圧は電流経路生成部に基準電流を供給することにより生成されるため、基準電流の値を調整することにより書込電流線の電圧レベルを調整し、所望のデータ書込電流を供給することができる。これに伴い、精度の高いデータ書込動作を実行することができる。
【０１８１】
また、第１の電圧を供給するための第１の電源線と、第２の電圧を供給するための第２の電源線とを設け、第１の電源線の一端および他端側の両側に第１の電圧が接続され、第２の電源線の一端および他端側の両側に第２の電圧が接続される。これに伴い、ビット線と電源線との接続点と電源線の端部との距離を短くすることが可能である。したがって、ビット線に所望のデータ書込電流を供給することができ精度の高いデータ読出動作を実行することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】磁気トンネル接合部を有するＭＴＪメモリセルＭＣの構成を示す概略図である。
【図３】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図４】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図５】本発明の実施の形態１に従うデータ書込電流を供給する回路帯の概念図である。
【図６】分割したブロックユニットＢＵと、周辺領域に設けられるライトドライバ帯ＷＤＢ０およびＷＤＢ１の構成を示す図である。
【図７】ドライバユニットＤＵ０およびＤＵ１の通常時およびデータ書込時の動作を詳細に説明する概念図である。
【図８】本実施の形態１に従うデータ書込動作について説明するタイミングチャート図である。
【図９】本発明の実施の形態２に従う電流駆動系回路の概念図である。
【図１０】本発明の実施の形態２に従うデータ書込動作について説明するタイミングチャート図である。
【図１１】本発明の実施の形態２の変形例１に従う電流駆動回路系の概念図である。
【図１２】本発明の実施の形態２の変形例１に従うデータ書込動作について説明するタイミングチャート図である。
【図１３】本発明の実施の形態２の変形例２に従う電流駆動系回路の概念図である。
【図１４】電流供給部ＶＣ０ａに供給する基準電圧Ｖｒｅｆ１を生成する基準電圧発生回路５５の回路構成図とブロックユニットＢＵの周辺回路図である。
【図１５】常温動作時（室温時）でのアステロイド特性線が低温動作時に遷移する場合を説明する概念図である。
【図１６】常温動作時でのアステロイド特性線が高温動作時に遷移する場合を説明する概念図である。
【図１７】本発明の実施の形態１の変形例に従うデジット線ドライバＤＶの回路構成図である。
【図１８】本発明の実施の形態３の変形例１に従うデジット線ドライバＤＶ＃の回路構成図である。
【図１９】本発明の実施の形態３の変形例２に従うデジット線ドライバＤＶ＃ａの回路構成図である。
【図２０】デジット線ドライバＤＶ＃ａに対して設けられる基準電圧発生回路５５の概念図である。
【図２１】デジット線ドライバＤＶ＃ａに対して供給する基準電圧Ｖｒｅｆ２を生成する基準電圧発生回路５５と置換可能な基準電圧発生回路８０の回路構成図である。
【図２２】ビット線にデータ書込電流を流す場合の電源配線のインピーダンスを説明する概念図である。
【図２３】本発明の実施の形態４に従うライトドライバ帯ＷＤＢＢの回路構成図である。
【符号の説明】
１ ＭＲＡＭデバイス、５ コントロール回路、１０ 入出力制御回路、１５，１６ 書込読出制御回路、２０ 行選択回路、２１ 行デコーダ、２５ データ入力制御回路、ＷＤＢ０，ＷＤＢ１ ライトドライバ帯、ＤＤＢ デジット線ドライバ帯、ＢＵ ブロックユニット。
Claims (9)
- 各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含むメモリアレイを備え、
前記メモリアレイは、データ書込時に並列に書込まれる複数ビットのうちの一部ビットずつについて書込まれる複数のブロックユニットに分割され、
前記複数のブロックユニットにそれぞれ対応して設けられ、各々が前記データ書込電流を供給するための複数の電流供給部をさらに備える、不揮発性記憶装置。 - 前記データ書込時に対応するブロックユニット内のデータ書込対象として選択された選択メモリセルに対して前記データ書込電流を供給するための少なくとも１本の書込電流線をさらに備え、
各前記電流供給部は、
前記データ書込時において、前記書込電流線の一端側と電気的に結合されて、第１の電圧を供給する第１の電源線と、
前記データ書込時において、前記書込電流線の他端側と電気的に結合されて、第２の電圧を供給する第２の電源線とを含む、請求項１記載の不揮発性記憶装置。 - 各前記電流供給部は、前記第１および第２の電源線の少なくとも一方に対応して電気的に結合される容量を含む、請求項２記載の不揮発性記憶装置。
- 各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含むメモリアレイと、
前記複数のメモリセルのうちの選択された選択メモリセルに対してデータ書込電流を供給する書込電流線と、
前記書込電流線に対応して設けられ、データ書込時に活性化されて前記データ書込電流を電流供給ノードへ供給する電流供給回路と、
データ書込前に前記電流供給回路から電流供給ノードに対して所定電流を流すための制御回路とを備える、不揮発性記憶装置。 - 前記所定電流と前記データ書込電流とは、同じ値に設定される、請求項４記載の不揮発性記憶装置。
- 各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含むメモリアレイと、
前記複数のメモリセルのうちの選択された選択メモリセルに対してデータ書込電流を供給する書込電流線と、
前記書込電流線に対応して設けられ、データ書込時に活性化されて前記データ書込電流を供給するための電流供給回路とを備え、
前記電流供給回路は、基準電圧の入力を受けるとともに、前記データ書込時に電気的に結合される前記書込電流線の電圧レベルを前記基準電圧の電圧レベルに調整する電圧調整回路を含み、
前記基準電圧を生成するための基準電圧生成回路をさらに備え、
前記基準電圧生成回路は、
前記書込電流線に流れる前記データ書込電流の電流経路と同様の電流経路を形成する電流経路生成部と、
前記電流経路生成部に基準電流を供給する定電流供給部とを含み、
前記基準電圧は、前記定電流供給部と前記電流経路生成部との間に設けられる出力ノードから供給される、不揮発性記憶装置。 - 前記基準電流と前記電流経路生成部の負荷抵抗との積は、前記データ書込電流と前記書込電流線の負荷抵抗との積と同じ値に設定される、請求項６記載の不揮発性記憶装置。
- 前記定電流供給部は、温度変化に応じて前記基準電流の電流量を調整するための電流調整回路を含む、請求項６記載の不揮発性記憶装置。
- 各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含むメモリアレイと、
メモリセル列にそれぞれ対応して設けられる複数のビット線と、
前記複数のビット線の一端側に対応して共通に設けられ、データ書込時に前記複数のビット線のうちの少なくとも１本のビット線と電気的に結合されて第１の電圧を供給するための第１の電源線と、
前記複数のビット線の他端側に対応して共通に設けられ、前記データ書込時に前記複数のビット線のうちの前記少なくとも１本のビット線と電気的に結合されて第２の電圧を供給するための第２の電源線と、
前記第１の電源線の両端の各々に対応して設けられ、前記第１の電圧を供給する第１の電圧供給部と、
前記第２の電源線の両端の各々に対応して設けられ、前記第２の電圧を供給する第２の電圧供給部とを備える、不揮発性記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002352908A JP2004185743A (ja) | 2002-12-04 | 2002-12-04 | 不揮発性記憶装置 |
| TW092114221A TWI226641B (en) | 2002-12-04 | 2003-05-27 | Nonvolatile memory device having circuit for stably supplying desired current during data writing |
| US10/456,530 US6868031B2 (en) | 2002-12-04 | 2003-06-09 | Nonvolatile memory device having circuit for stably supplying desired current during data writing |
| CNA031530974A CN1505055A (zh) | 2002-12-04 | 2003-08-08 | 具备稳定地提供期望电流的电路的非易失性存储装置 |
| US11/063,614 US7099229B2 (en) | 2002-12-04 | 2005-02-24 | Nonvolatile memory device having circuit for stably supplying desired current during data writing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002352908A JP2004185743A (ja) | 2002-12-04 | 2002-12-04 | 不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004185743A true JP2004185743A (ja) | 2004-07-02 |
Family
ID=32463254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002352908A Pending JP2004185743A (ja) | 2002-12-04 | 2002-12-04 | 不揮発性記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6868031B2 (ja) |
| JP (1) | JP2004185743A (ja) |
| CN (1) | CN1505055A (ja) |
| TW (1) | TWI226641B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207342A (ja) * | 2006-02-01 | 2007-08-16 | Renesas Technology Corp | 不揮発性記憶装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004185743A (ja) * | 2002-12-04 | 2004-07-02 | Renesas Technology Corp | 不揮発性記憶装置 |
| DE60315613T2 (de) * | 2003-06-16 | 2008-05-08 | Stmicroelectronics S.R.L., Agrate Brianza | Schreibschaltung für Phasenwechsel-Speicher |
| WO2008016833A2 (en) * | 2006-07-31 | 2008-02-07 | Sandisk 3D Llc | Increasing write voltage pulse operations in non-volatile memory |
| US7522448B2 (en) * | 2006-07-31 | 2009-04-21 | Sandisk 3D Llc | Controlled pulse operations in non-volatile memory |
| US7495947B2 (en) * | 2006-07-31 | 2009-02-24 | Sandisk 3D Llc | Reverse bias trim operations in non-volatile memory |
| US7499355B2 (en) * | 2006-07-31 | 2009-03-03 | Sandisk 3D Llc | High bandwidth one time field-programmable memory |
| US7492630B2 (en) * | 2006-07-31 | 2009-02-17 | Sandisk 3D Llc | Systems for reverse bias trim operations in non-volatile memory |
| US7499304B2 (en) * | 2006-07-31 | 2009-03-03 | Sandisk 3D Llc | Systems for high bandwidth one time field-programmable memory |
| US7719874B2 (en) * | 2006-07-31 | 2010-05-18 | Sandisk 3D Llc | Systems for controlled pulse operations in non-volatile memory |
| US20080057286A1 (en) * | 2006-08-30 | 2008-03-06 | Polk Dale E | Method of forming a molded plastic article having at least one molded extension |
| US7940478B2 (en) * | 2008-04-11 | 2011-05-10 | Nikon Corporation | Imaging lens, optical apparatus and method for forming image using this imaging lens |
| US7978507B2 (en) * | 2008-06-27 | 2011-07-12 | Sandisk 3D, Llc | Pulse reset for non-volatile storage |
| TWI615854B (zh) * | 2016-12-09 | 2018-02-21 | Powerchip Technology Corporation | 記憶體裝置 |
| TWI626660B (zh) * | 2017-04-21 | 2018-06-11 | 瞻誠科技股份有限公司 | 記憶體裝置及其製作方法 |
| CN110797067B (zh) * | 2019-10-21 | 2021-10-22 | 上海闪易半导体有限公司 | 存储阵列模块及其控制方法、装置、模组 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256224B1 (en) * | 2000-05-03 | 2001-07-03 | Hewlett-Packard Co | Write circuit for large MRAM arrays |
| JP4637388B2 (ja) * | 2001-03-23 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| JP2003346474A (ja) * | 2002-03-19 | 2003-12-05 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
| US6714440B2 (en) * | 2002-06-28 | 2004-03-30 | Motorola, Inc. | Memory architecture with write circuitry and method therefor |
| JP2004185743A (ja) * | 2002-12-04 | 2004-07-02 | Renesas Technology Corp | 不揮発性記憶装置 |
-
2002
- 2002-12-04 JP JP2002352908A patent/JP2004185743A/ja active Pending
-
2003
- 2003-05-27 TW TW092114221A patent/TWI226641B/zh not_active IP Right Cessation
- 2003-06-09 US US10/456,530 patent/US6868031B2/en not_active Expired - Fee Related
- 2003-08-08 CN CNA031530974A patent/CN1505055A/zh active Pending
-
2005
- 2005-02-24 US US11/063,614 patent/US7099229B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207342A (ja) * | 2006-02-01 | 2007-08-16 | Renesas Technology Corp | 不揮発性記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050141270A1 (en) | 2005-06-30 |
| US7099229B2 (en) | 2006-08-29 |
| TW200410257A (en) | 2004-06-16 |
| TWI226641B (en) | 2005-01-11 |
| CN1505055A (zh) | 2004-06-16 |
| US20040109377A1 (en) | 2004-06-10 |
| US6868031B2 (en) | 2005-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7099229B2 (en) | Nonvolatile memory device having circuit for stably supplying desired current during data writing | |
| JP4290494B2 (ja) | 半導体記憶装置 | |
| US7920417B2 (en) | Semiconductor memory device | |
| KR100520865B1 (ko) | 2방향의 데이터 기입 자계에 의해 데이터 기입을 실행하는박막 자성체 기억 장치 | |
| US6778445B2 (en) | Pipeline nonvolatile memory device with multi-bit parallel read and write suitable for cache memory. | |
| RU2620502C2 (ru) | Запоминающее устройство на основе изменения сопротивления | |
| JP4071531B2 (ja) | 薄膜磁性体記憶装置 | |
| JP2004103104A (ja) | 薄膜磁性体記憶装置 | |
| JP2009527869A (ja) | 大電流および大電流対称性を有する電流駆動メモリセル | |
| JP2004079033A (ja) | 不揮発性半導体記憶装置 | |
| JP4208498B2 (ja) | 薄膜磁性体記憶装置 | |
| JP2003346473A (ja) | 薄膜磁性体記憶装置 | |
| JP4553620B2 (ja) | 薄膜磁性体記憶装置 | |
| JP4262969B2 (ja) | 薄膜磁性体記憶装置 | |
| JP4266302B2 (ja) | 不揮発性記憶装置 | |
| JP4822828B2 (ja) | 不揮発性記憶装置 | |
| JP2008084533A (ja) | 薄膜磁性体記憶装置 | |
| US20070097735A1 (en) | Semiconductor memory device | |
| JP2004103202A (ja) | 薄膜磁性体記憶装置 | |
| JP2004171625A (ja) | 不揮発性記憶装置 | |
| WO2015136738A1 (en) | Semiconductor storage device | |
| JP2004133990A (ja) | 薄膜磁性体記憶装置 | |
| JP2009301668A (ja) | 不揮発性半導体記憶装置の読出回路 | |
| JP4315703B2 (ja) | 薄膜磁性体記憶装置 | |
| JP2010186559A (ja) | 薄膜磁性体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051102 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081111 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090331 |