JP2004185743A - 不揮発性記憶装置 - Google Patents
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Abstract
【課題】所望のデータ書込電流を供給することが可能な不揮発性記憶装置を提供する。
【解決手段】メモリアレイを並列なデータ書込を実行するブロック毎に分割する。また、ブロック毎に独立して電源電圧Vccおよび接地電圧GNDを供給可能な電流供給部を設ける。これにより、各ブロックは独立した電源電圧および接地電圧と接続される電流供給部からのデータ書込電流により選択メモリセルへのデータ書込を実行する。すなわち、電源電圧および接地電圧を供給する電源線の配線長を短くすることができ、これに伴い、電源線の配線抵抗を抑制して、所望のデータ書込電流を供給することができる。
【選択図】 図5
【解決手段】メモリアレイを並列なデータ書込を実行するブロック毎に分割する。また、ブロック毎に独立して電源電圧Vccおよび接地電圧GNDを供給可能な電流供給部を設ける。これにより、各ブロックは独立した電源電圧および接地電圧と接続される電流供給部からのデータ書込電流により選択メモリセルへのデータ書込を実行する。すなわち、電源電圧および接地電圧を供給する電源線の配線長を短くすることができ、これに伴い、電源線の配線抵抗を抑制して、所望のデータ書込電流を供給することができる。
【選択図】 図5
Description
【0001】
【発明の属する技術分野】
本発明は、不揮発性記憶装置に関し、特に、データ書込およびデータ読出に際し、供給する電流を駆動する回路の回路構成に関するものである。
【0002】
【従来の技術】
近年、不揮発的なデータ記憶が可能な不揮発性記憶装置が主流となってきている。たとえば高集積化可能なフラッシュメモリを挙げることができる。さらには、新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するMRAM(Magnetic Random Access Memory)デバイス(非特許文献1参照)や薄膜のカルコゲナイドという材料を用いてデータ記憶を実行するOUM(R)(Ovonic Unified Memories)デバイス(非特許文献2参照)等が特に注目されている。
【0003】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルのデータ記憶を実行する場合には所定電圧を印加して電流をメモリセルに供給することによりデータ書込を実行する構成が一般的である。
【0004】
例えば、MRAMデバイスにおいては、磁化方向に応じたデータ記憶を実行するためにメモリセルに対して所定のデータ書込電流を供給して磁界を印可する構成が一般的である。したがって、データ書込時には書込対象となるメモリセルに対して所望のデータ書込電流を供給する必要がある。
【0005】
【非特許文献1】
ロイ・ショイアーライン(Roy Scheuerline)他6名、“各セルにFETスイッチおよび磁気トンネル接合を用いた、10ns読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non−Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell)”,(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.2(2000 IEEE ISSCC Digest of Technical Papers, TA7.2),p.128−129。
【0006】
【非特許文献2】
長広泰明「不揮発性メモリー最前線:フラッシュからOUMへ米Intelが描く将来像」,日経マイクロデバイス,日経BP社,2002年3月号,p.65−78。
【0007】
【発明が解決しようとする課題】
しかしながら、大容量化の要求に伴いメモリアレイの面積が増大するにつれ、上記データ書込電流等を供給するために用いられる電源配線等の配線長が長くなる傾向にある。
【0008】
これに伴い、電源配線等の配線抵抗が増加し、電源配線から供給される電圧レベルが配線抵抗等に基づく電圧降下により低くなる場合が生じる。
【0009】
このため、データ書込電流の電流量が所望の値よりも減少し、データ書込動作の遅延をもたらすという問題がある。
【0010】
本発明は、データ書込時において、所望の安定したデータ書込電流を供給することにより高速なデータ書込動作を実現可能な不揮発性記憶装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
この発明に係る不揮発性記憶装置は、メモリアレイと、複数乃電流供給部とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含む。メモリアレイは、データ書込時に並列に書込まれる複数ビットのうちの一部ビットずつについて書込まれる複数のブロックユニットに分割される。複数の電流供給部は、複数のブロックユニットにそれぞれ対応して設けられ、各々がデータ書込電流を供給する。
【0012】
また、この不揮発性記憶装置は、メモリアレイと、書込電流線と、電流供給回路と、制御回路とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含む。書込電流線は、複数のメモリセルのうちの選択された選択メモリセルに対してデータ書込電流を供給する。電流供給回路は、書込電流線に対応して設けられ、データ書込時に活性化されてデータ書込電流を電流供給ノードへ供給する。制御回路は、データ書込前に電流供給回路から電流供給ノードに対して所定電流を流す。
【0013】
また、この不揮発性記憶装置は、メモリアレイと、書込電流線と、電流供給回路と、基準電圧を生成する基準電圧生成回路とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含む。書込電流線は、複数のメモリセルのうちの選択された選択メモリセルに対してデータ書込電流を供給する。電流供給回路は、書込電流線に対応して設けられ、データ書込時に活性化されてデータ書込電流を供給する。電流供給回路は、基準電圧の入力を受けるとともに、データ書込時に電気的に結合される書込電流線の電圧レベルを基準電圧の電圧レベルに調整する電圧調整回路を含む。基準電圧生成回路は、電流経路生成部と、定電流供給部とを含む。電流経路生成部は、書込電流線に流れるデータ書込電流の電流経路と同様の電流経路を形成する。定電流供給部は、電流経路生成部に基準電流を供給する。また、基準電圧は、定電流供給部と電流経路生成部との間に設けられる出力ノードから供給される。
【0014】
また、この不揮発性記憶装置は、メモリアレイと、メモリセル列にそれぞれ対応して設けられる複数のビット線と、第1および第2の電源線と、第1および第2の電圧供給部とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含む。第1の電源線は、複数のビット線の一端側に対応して共通に設けられ、データ書込時に複数のビット線のうちの少なくとも1本のビット線と電気的に結合されて第1の電圧を供給する。第2の電源線は、複数のビット線の他端側に対応して共通に設けられ、データ書込時に複数のビット線のうちの少なくとも1本のビット線と電気的に結合されて第2の電圧を供給する。第1の電圧供給部は、第1の電源線の両端の各々に対応して設けられ、第1の電圧を供給する。第2の電圧供給部は、第2の電源線の両端の各々に対応して設けられ、第2の電圧を供給する。
【0015】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【0016】
(実施の形態1)
図1は、本発明の実施の形態1に従う不揮発性記憶装置の代表例として示されるMRAMデバイス1の全体構成を示す概略ブロック図である。
【0017】
なお、以下の説明で明らかなように、本発明の適用は、MTJメモリセルを備えたMRAMデバイスに限定されるものではなく、データ書込および読出の際に通過電流が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【0018】
図1を参照して、MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、各々が、行列状に配置されたMTJメモリセルMCを含む複数のメモリブロックMB0〜MBk(k:自然数)とを備える。以下においては、メモリブロックMB0〜MBkを総称してメモリブロックMBとも称する。
【0019】
ここで、メモリブロックMBの各々に行列状に集積配置された複数のメモリセルMCの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【0020】
また、MRAMデバイス1は、行選択回路20と、列選択回路25と、入出力制御回路10とを備える。行選択回路20は、アドレス信号ADDに含まれるロウアドレスRAに基づいて、アクセス対象となるメモリブロックMBにおける行選択を実行する。また、列選択回路25は、アドレス信号ADDに含まれるコラムアドレスCAに基づいて、アクセス対象となるメモリブロックMBの列選択を実行する。また、入出力制御回路10は、入力データDINおよび出力データDOUT等のデータの入出力を制御し、コントロール回路5からの指示に応答して内部回路にデータを伝達もしくは外部に出力する。
【0021】
また、MRAMデバイス1は、各メモリブロックMB毎に、両側に設けられデータ書込およびデータ読出を実行する際のデータ書込電流およびデータ読出電流の供給を制御する書込読出制御回路15および16をさらに備える。なお、以下においては信号、信号線およびデータ等の2値的な高電圧状態および低電圧状態をそれぞれ「H」レベルおよび「L」レベルとも称する。
【0022】
また、各メモリブロックMBは、メモリセル行にそれぞれ対応して設けられる複数のワード線WLおよびデジット線DLと、メモリセル列にそれぞれ対応して設けられる複数のビット線BLとをさらに備える。なお図1には代表的に1つのメモリセルMCが示されメモリセルMCのメモリセル行に対応してワード線WLおよびデジット線DLがそれぞれ1本ずつ示されている。また、メモリセルMCのメモリセル列に対応してビット線BLが代表的に1本示されている。
【0023】
その他のメモリブロックについても同様の構成であるのでその説明は繰返さない。
【0024】
ここで、MTJメモリセルMCの構成について説明する。
図2は、磁気トンネル接合部を有するMTJメモリセルMC(以下、単にメモリセルMCとも称する)の構成を示す概略図である。
【0025】
図2を参照して、メモリセルMCは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子TMRと、アクセストランジスタATRとを含む。アクセストランジスタATRは、ビット線BLおよび接地電圧GNDの間に、トンネル磁気抵抗素子TMRと直列に接続される。代表的には、アクセストランジスタATRとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【0026】
メモリセルMCに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線BLおよびデジット線DLと、データ読出時に活性化されるワード線WLとが設けられる。データ読出時においては、アクセストランジスタATRのターンオンに応答して、トンネル磁気抵抗素子TMRは、接地電圧GNDおよびビット線BLの間に電気的に結合される。
【0027】
次に、MTJメモリセルの構造およびデータ記憶原理について説明する。
図3は、MTJメモリセルの構造およびデータ記憶原理を説明する概念図である。
【0028】
図3参照して、トンネル磁気抵抗素子TMRは、固定された一定の磁化方向を有する強磁性体層(以下、単に「固定磁化層」とも称する)FLと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層(以下、単に「自由磁化層」とも称する)VLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリア(トンネル膜)TBが設けられる。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または固定磁化層FLと反対方向に磁化される。これらの固定磁化層FL、トンネルバリアTBおよび自由磁化層VLによって磁気トンネル接合が形成される。
【0029】
トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLおよび自由磁化層VLのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLの磁化方向と自由磁化層VLの磁化方向とが同じ(平行)である場合に最小値Rminとなり、両者の磁化方向が反対(反平行)方向である場合に最大値Rmaxとなる。
【0030】
データ書込時においては、ワード線WLが非活性化されて、アクセストランジスタATRはターンオフされる。この状態で、自由磁化層VLを磁化するためのデータ書込電流は、ビット線BLおよびデジット線DLのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【0031】
図4は、MTJメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【0032】
図4を参照して、横軸H(EA)は、トンネル磁気抵抗素子TMR内の自由磁化層VLにおいて磁化容易軸(EA:Easy Axis)方向に印加される磁界を示す。一方、縦軸H(HA)は、自由磁化層VLにおいて磁化困難軸(HA:Hard Axis)方向に作用する磁界を示す。磁界H(EA)およびH(HA)は、ビット線BLおよびデジット線DLをそれぞれ流れる電流によって生じる2つの磁界の一方ずつにそれぞれ対応する。
【0033】
MTJメモリセルにおいては、固定磁化層FLの固定された磁化方向は、自由磁化層VLの磁化容易軸に沿っており、自由磁化層VLは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層FLと平行あるいは反平行(反対)方向に磁化される。MTJメモリセルは、自由磁化層VLの2通りの磁化方向と対応させて、1ビットのデータを記憶することができる。
【0034】
自由磁化層VLの磁化方向は、印加される磁界H(EA)およびH(HA)の和が、図4に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層VLの磁化方向は変化しない。
【0035】
アステロイド特性線に示されるように、自由磁化層VLに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図4に示すように、データ書込時の動作点は、デジット線DLとビット線BLとの両方に所定のデータ書込電流を流したときに、MTJメモリセルの記憶データ、すなわちトンネル磁気抵抗素子TMRの磁化方向を書換えられるように設計される。
【0036】
図4に例示された動作点では、データ書込対象であるMTJメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がHWRとなるように設計される。すなわち、このデータ書込磁界HWRが得られるように、ビット線BLまたはデジット線DLを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界HWRは、磁化方向の切換えに必要なスイッチング磁界HSWと、マージン分ΔHとの和で示される。すなわち、HWR=HSW+ΔHで示される。
【0037】
トンネル磁気抵抗素子TMRに一旦書込まれた磁化方向、すなわちMTJメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子TMR、アクセストランジスタATRのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子TMR以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた2種類の正規メモリセルの電気抵抗についても、RmaxおよびRminで示し、両者の差をΔR(すなわち、ΔR=Rmax−Rmin)と示すものとする。
【0038】
図5は、本発明の実施の形態1に従うデータ書込電流を供給する回路帯の概念図である(以下、「電流駆動系回路」とも称する)。
【0039】
図5を参照して、本発明の実施の形態1に従う電流駆動系回路は、各メモリブロックMBにそれぞれ対応して両側に設けられた書込読出制御回路15および16と、行選択回路20と、入出力制御回路10とを備える。なお、本例においては、代表的にメモリブロックMB0〜MB2とその周辺回路が示されている。
【0040】
書込読出制御回路15および16は、対応するメモリブロックに対して設けられ、データ書込電流を供給するためのライトドライバ帯WDB0およびWDB1をそれぞれ含む。行選択回路20は、ロウアドレスRAおよびコントロール回路5からの指示信号に応答して選択されたメモリブロックに対する行選択を実行する行デコーダ21と、各メモリブロックMB毎に設けられ行デコーダ21からのアドレス選択に用いられるデコード信号Rdに応答して選択対象となるメモリブロックMBのデジット線DLに対してデータ書込電流を供給するデジット線ドライバ帯DDBとを含む。また、デジット線ドライバ帯DDBは、デジット線DLにそれぞれ対応して設けられ、行デコーダ21からのデコード信号Rdに応じてデータ書込電流を選択的に供給する複数のデジット線ドライバを有する。
【0041】
入出力制御回路10は、入力データDINの入力を受けて書込データWDT<3:0>を各メモリブロックMBに対応して設けられた書込読出制御回路16のライトドライバ帯に選択的に伝達する。なお、本明細書においては信号W<j:k>の標記は、信号Wk〜Wjを簡略的に指し示すものとする。以下においても同様である。
【0042】
また、本発明の実施の形態1に従う電流駆動系回路は、各デジット線毎に設けられ、メモリブロックMBを挟んだ行選択回路20の反対側の領域において、デジット線DLを接地電圧GNDにプルダウンするためのトランジスタTdをさらに備える。トランジスタTdは、データ書込時に活性化される制御信号WEの入力に応答して対応するデジット線DLを接地電圧GNDにプルダウンする。
【0043】
ここで、本発明の実施の形態1に従う電流駆動系回路は、図5の点線に示されるように、メモリブロックMBを分割する。具体的には、並列なデータ書込をデータ書込時に実行するブロックユニット毎に分割する。また、分割したブロックユニット毎にライトドライバ帯に供給する電源電圧および接地電圧を分離する。
【0044】
図5においては、一例として4ビットの並列なデータ書込が実行される場合において、メモリブロックMBが4分割された構成が示されている。なお、以下においては分割されたメモリブロックMBの分割された各ブロックをブロックユニットBUとも称することとする。
【0045】
図6は、分割したブロックユニットBUにおいて、両側に設けられるライトドライバ帯WDB0およびWDB1の構成を詳細に示す図である。
【0046】
図6を参照して、ライトドライバ帯WDB0は、ブロックユニットBUに対応して設けられるライトドライバユニットWDBU0と、ライトドライバユニットWDBU0に電源電圧Vccを供給するための電源配線を含む電流供給部VC0aと、ライトドライバユニットWDBU0に接地電圧GNDを供給するための電源配線を含む電流供給部VC0bとを含む。
【0047】
また、ライトドライバ帯WDB1は、ブロックユニットBUに対応して設けられるライトドライバユニットWDBU1と、ライトドライバユニットWDBU1に電源電圧Vccを供給するための電源配線を含む電流供給部VC1aと、ライトドライバユニットWDBU1に接地電圧GNDを供給するための電源配線を含む電流供給部VC1bとを含む。このような構成により、電源配線が短くなるため電圧供給時の負荷が軽減する。すなわち、電源配線の配線抵抗が抑制される。これに伴い、データ書込時における電源配線の配線抵抗等に基づく電圧降下のレベルが軽減され、所望の電圧を供給することができ、高速なデータ書込動作を実行することができる。
【0048】
ライトドライバユニットWDBU0は、ビット線BLの一端側に対応して設けられ、電流供給部VC0aおよびVC0bのそれぞれから電源電圧Vccおよび接地電圧GNDの供給を受けて、対応するビット線に対してデータ書込電流を供給するためのドライバユニットDU0を含む。また、ライトドライバユニットWDBU1は、ビット線BL0の他端側に対応して設けられ、電流供給部VC1aおよびVC1bのそれぞれからの電源電圧Vccおよび接地電圧GNDの供給を受けて、対応するビット線に対してデータ書込電流を供給するためのドライバユニットDU1とを含む。図6では,代表的にビット線BL0に対応して設けられたドライバユニットDU0およびDU1について示されるが、他のビット線BLについても同様の構成に設計されている。
【0049】
電流供給部VC0aは、電圧供給ノードNpと電源電圧Vccとの間に配置されそのゲートが制御信号/PCの入力を受けるトランジスタTpと、接地電圧GNDと電圧供給ノードNpとの間に配置されるキャパシタCpとを含む。電流供給部VC0bは、接地電圧GNDと電圧供給ノードNqとの間に配置されそのゲートが制御信号PCの入力を受けるトランジスタTnと、電源電圧Vccと電圧供給ノードNqとの間に配置されるキャパシタCqとを含む。なお、電流供給部VC0aとVC1aは同一の回路構成であり、電流供給部VC0bと電流供給部VC1bとも同一の回路構成であるのでその詳細な説明は繰返さない。なお、一例としてトランジスタTnは、NチャンネルMOSトランジスタとし、トランジスタTpは、PチャンネルMOSトランジスタとする。
【0050】
また、ブロックユニットBUには、各ビット線に対応して2組のデータ線対DBPがさらに設けられる。本例においては、ビット線BL0に対応して設けられたデータ線対DBP0およびDBP1が代表的に示されている。なお、データ線対DBPは、データ線対を総称して標記したものである。
【0051】
また、ライトドライバユニットWDBU1は、各ビット線BL毎に設けられ、データ入力制御回路125からの書込データおよび図示しないが列選択回路25に含まれる列デコーダからのコラムアドレスCAの入力に基づく列選択結果に応じて2組のデータ線対DBP0およびDBP1に伝達するデータ信号を生成するデータコントローラDCTを含む。本例においては、代表的にデータコントローラDCTは、書込データWDT<3:0>のうちの書込データWDT0の入力を受ける。なお、書込データWDT<3:0>は、分割されたブロックユニットBUに対して並列なデータ書込をそれぞれ実行する各ライトドライバユニットWDBU1に入力されるものとする。
【0052】
図7は、ドライバユニットDU0およびDU1の通常時およびデータ書込時の動作を詳細に説明する概念図である。
【0053】
図7(a)は、ドライバユニットDU0およびDU1の回路構成図である。
ドライバユニットDU0は、トランジスタ30および31を含む。トランジスタ30は、ビット線BL0の一端側と電流供給部VC0aの電圧供給ノードNpとの間に配置され、そのゲートはデータ線対DBP0の一方のデータ線DB0と電気的に結合される。また、トランジスタ31は、ビット線BL0の一端側と電流供給部VC0bの電圧供給ノードNqとの間に配置され、そのゲートはデータ線対DBP1の一方のデータ線DB1と電気的に結合される。ドライバユニットDU1は、トランジスタ32および33を含む。トランジスタ32は、ビット線BL0の他端側と電流供給部VC1aとの間に配置され、そのゲートはデータ線対DBP0の他方側のデータ線/DB0と電気的に結合される。トランジスタ33は、ビット線BL0の他端側と電流供給部VC1bとの間に配置され、そのゲートはデータ線対DBP1の他方側のデータ線/DB1と電気的に結合される。
【0054】
なお、トランジスタ30および32は一例としてPチャンネルMOSトランジスタとする。また、トランジスタ31および33は、NチャンネルMOSトランジスタとする。
【0055】
データコントローラDCTは、書込データWDT0および図示しない列デコーダの列選択結果の入力に応答して、データ線対DBP0およびDBP1をそれぞれ駆動する。具体的には、通常動作時に2組のデータ線対DBP0およびDBP1をそれぞれ「H」レベルおよび「L」レベルにそれぞれ設定する。したがって、各トランジスタはターンオフ状態であり、ビット線BL0と電源配線とは電気的に絶縁されており、データ書込電流は供給されない。本例においては、図示しない列デコーダの列選択結果に基づいてビット線BL0が選択されるものとする。
【0056】
図7(b)は、データ書込時におけるドライバユニットDU0およびDU1の動作を説明する概念図である。
【0057】
本例においては、データコントローラDCTは、書込データWDT0(データ「0」)および列選択結果の入力に応答して、データ線対DBP0のデータ線DB0,/DB0をそれぞれ「L」レベルおよび「H」レベルに設定する。また、データ線対DBP1のデータ線DB1,/DB1をそれぞれ「L」レベルおよび「H」レベルに設定する。これに伴い、トランジスタ30および33がターンオンして、ビット線BL0の一端側から他端側にデータ書込電流が供給される。
【0058】
図7(c)は、データ書込時におけるドライバユニットDU0およびDU1の動作を説明する他の概念図である。
【0059】
本例においては、データコントローラDCTは、書込データWDT0(データ「1」)および列選択結果の入力に応答して、データ線対DBP0のデータ線DB0,/DB0をそれぞれ「H」レベルおよび「L」レベルに設定する。また、データ線対DBP1のデータ線DB1,/DB1をそれぞれ「H」レベルおよび「L」レベルに設定する。これに伴い、トランジスタ31および32がターンオンして、ビット線BL0の他端側から一端側にデータ書込電流が供給される。
【0060】
図8のタイミングチャート図を用いて、本実施の形態1に従うデータ書込動作について説明する。本例においては、クロック信号CLKに同期して種々の内部回路の動作が実行されるものとする。
【0061】
図8を参照して、クロック信号CLKの立上がりに同期してた時刻T1において図示しないプリチャージコマンドの入力に応答してコントロール回路5は制御信号PCを「H」レベルに設定する。これに伴い、電流供給部VC0aにおいてトランジスタTpがターンオンし、キャパシタCpに対して充電が実行される。また、電流供給部VC0bにおいてトランジスタTnがターンオンし、キャパシタCqに対して充電が実行される。本構成においては、キャパシタCpおよびCqの充電電荷に基づいてビット線BLに対してデータ書込電流を供給する。
【0062】
次に、時刻T2において、制御信号CSおよび制御信号WTが入力される。これに伴い、コントロール回路5は、各内部回路にデータ書込動作の指示を伝達する。入力される図示しないアドレス信号ADDに応答して選択対象となるメモリブロックの列選択および行選択を行デコーダおよび列デコーダがそれぞれ実行する。
【0063】
また、図示しないが時刻T2とほぼ同様のタイミングで制御信号WEが「H」レベルに設定される。これに伴い、トランジスタTdはターンオンして、デジット線DLを接地電圧GNDにプルダウンする。したがって、選択されたデジット線ドライバ帯から選択されたデジット線DLにデータ書込電流が供給される。
【0064】
また、時刻T3において、データコントローラDCTは図示しないがデータ入力制御回路125からの書込データWDTに応答してデータ信号を生成し、データ線対に伝達する。これに伴い、ドライバユニットDU0およびDU1は、上記の図7で説明した動作を実行する。たとえば、トランジスタ30のターンオンに応答して、ビット線の一端側と電流供給部VC0aとが電気的に結合される。一方、トランジスタ33のターンオンに応答して、ビット線の多端側と電流供給部VC1bとが電気的に結合される。
【0065】
これに伴い、電源電圧Vccにより充電されたキャパシタCpのノードNpから接地電圧GNDにより充電されたキャパシタCqのノードNqに充電電荷が流れ込む。すなわち、この電位差に応じたデータ書込電流がビット線BLに対して供給される。
【0066】
本構成の如くキャパシタCpおよびCqの充電電荷に基づいてデータ書込電流を供給することにより、キャパシタ等を設けず直接電源電圧Vccおよび接地電圧GNDを電圧供給ノードNpおよびNqのそれぞれに供給する構成と比較して電圧供給ノードNpおよびNqにおける電圧変動すなわち図5の点線で示されるような電圧変動を抑制することができる。
【0067】
これに伴い、早期に所望のデータ書込電流を供給することが可能となり高速なデータ書込を実行することができる。
【0068】
また、本構成においては、データ入力制御回路125により書込データ<3:0>が生成され、各ブロックユニットBUに対応する各ライトドライバユニットWDBUにそれぞれ伝達される。これに伴い、各ブロックユニットBUにおいて、共通のデジット線に対応する選択メモリセルに対してデータ書込を並列に実行することができる。
【0069】
なお、本実施の形態1で説明したキャパシタCpおよびCqは、いわゆる平行平板コンデンサやMOSトランジスタを用いたいわゆるMOS容量素子を用いることやいわゆるPN接合の接合容量素子により設計することも可能である。
【0070】
なお、本構成のキャパシタCpおよびCqのサイズを調整することによりキャパシタ容量を調整することが可能であり、これに伴い、ビット線BLに流れるデータ書込電流量を調整することも可能である。
【0071】
(実施の形態2)
図9は、本発明の実施の形態2に従う電流駆動系回路の概念図である。
【0072】
図9を参照して、本発明の実施の形態2に従う電流駆動系回路は、図6で説明した本発明の実施の形態1に従う電流駆動系回路と比較して、電流供給部VC0aおよびVC1aを電流供給部VC0a♯およびVC1a#に置換した点が異なる。その他の回路構成については実施の形態1で説明したのと同様の構成であるのでその詳細な説明は繰返さない。なお、電流供給部VC0a#およびVC1a#は、共に同じ回路構成であるので電流供給部VC0a#について代表的に説明する。
【0073】
電流供給部VC0a♯は、電圧降下回路40(以下、VDC回路40とも称する)と、トランジスタTpと、キャパシタ41とを含む。
【0074】
VDC回路40は、制御信号/EN(「L」レベル)の入力を受けて活性化され、基準電圧Vref1と電圧供給ノードNppからの供給電圧を受けてトランジスタTpのゲートに電圧信号を出力する。トランジスタTpは、電源電圧Vccと電圧供給ノードNppとの間に配置され、そのゲートはVDC回路40の出力信号の入力を受ける。キャパシタ41は、接地電圧GNDと電圧供給ノードNppとの間に配置される。このキャパシタ41は、いわゆる安定化容量として設けられる。
【0075】
VDC回路40は、電圧供給ノードNppの電圧レベルを基準電圧Vref1の電圧レベルと等しくするようにトランジスタTpに出力する電圧信号を調整する。これに伴い、基準電圧Vref1の電圧レベルを調整することにより、電圧供給ノードNppの電圧レベルを調整することができる。
【0076】
図10のタイミングチャート図を用いて本発明の実施の形態2に従うデータ書込動作について説明する。
【0077】
クロック信号CLKの立上がりに同期して、時刻T1に「H」レベルの制御信号CSおよび制御信号WTが入力される。これに伴いコントロール回路5は各内部回路にデータ書込動作の指示を伝達する。
【0078】
図示しないが入力されるアドレス信号ADDに応答して、選択対象となるメモリブロックの列選択および行選択が行デコーダおよび列デコーダにより実行される。
【0079】
また、時刻T1とほぼ同様のタイミングでデジット線DLが活性化される。
また、時刻T2において制御信号/ENが「L」レベルに設定される。これに伴い、電流供給部VC0a♯のVDC回路40が活性化される。また、データコントローラDCTは図示しないがデータ入力制御回路125からの書込データWDTに応答してデータ信号を生成し、データ線対に伝達する。これに伴い、ドライバユニットDU0およびDU1は、上記の図7で説明した動作を実行し、選択されたビット線BLに対してデータ書込電流を供給しようとする。その際、電源配線の配線抵抗により電圧供給ノードNppの電圧レベルが降下しようとするがVDC回路40が基準電圧Vref1の入力を受けて電圧供給ノードNppの電圧レベルを調整するとともに、キャパシタ41による放電電荷に基づいて電圧供給ノードNppの電圧変動レベルを抑制することができる。
【0080】
これに伴い選択メモリセルMCに対して所望のデータ書込電流を供給することができるとともに、実施の形態1と同様に高速なデータ書込動作を実行することができる。
【0081】
次に、時刻T3において、時刻T1と同様の「H」レベルの制御信号CSおよびWTが入力される。これに伴い時刻T1と同様の動作が時刻T3において実行される。また、時刻T2で説明したのと同様の動作が実行される。したがって、クロック信号CLKに同期して連続的に「H」レベルの制御信号CSおよびWTを入力することにより連続的なデータ書込動作いわゆるバースト書込を実行することも可能である。
【0082】
本構成により、電源配線やビット線等の配線抵抗に伴う電圧降下を考慮した上で基準電圧Vref1を調整することにより電圧供給ノードNppに所望の電圧レベルを供給することができる。これに伴い、安定的なデータ書込電流を供給することができ、精度の高いデータ書込動作を実行することができる。
【0083】
なお、実施の形態1の構成と異なりキャパシタの充電電荷のみに基づいてデータ書込電流を選択されたビット線に対して供給する構成ではないため、キャパシタ41をキャパシタCpの容量よりも小容量とするすなわちキャパシタ41の占める面積を小さくした構成とすることも可能である。
【0084】
なお、本構成においては、電圧供給部VC0bおよびVC1bにおいて、接地電圧GNDによりキャパシタCqを充電してノードNqにデータ書込電流が流れる構成としているが、電圧供給部VC0bおよびVC1bにおいて、トランジスタTnを取り除き、接地電圧GNDとノードNqとを直接電気的に結合した構成とすることも可能である。以下の変形例においても同様に適用可能である。
【0085】
(実施の形態2の変形例1)
図11は、本発明の実施の形態2の変形例1に従う電流駆動回路系の概念図である。
【0086】
図11を参照して、本発明の実施の形態2の変形例2に従う電流駆動系回路は、図9に示した実施の形態2の電流駆動回路系と比較して、電流供給部VC0a♯およびVC1a#を電流供給部VCC0aおよびVCC1aに置換した点が異なる。その他の点は同様の構成であるのでその詳細な説明は繰返さない。なお、電流供給部VCC0aおよびVCC1aは、同様の回路構成であるため、ここでは代表的に電流供給部VCC0aの構成について説明する。
【0087】
電流供給部VCC0aは、電流供給部VC0a♯と比較して、電圧供給ノードNppと接地電圧GNDとの間にトランジスタTn1をさらに含む点で異なる。その他の点は図9で説明した電流供給部VC0a#と同様の構成であるのでその説明は繰返さない。
【0088】
トランジスタTn1は、制御信号EN1の入力を受けてターンオンし、電圧供給ノードNppと接地電圧GNDとを電気的に結合する。
【0089】
上記の実施の形態2においては、基準電圧Vref1の入力を受けるVDC回路40を用いて電圧供給ノードNppの電圧レベルを調整することにより安定的なデータ書込電流を供給する構成について説明した。
【0090】
しかしながら、電圧供給ノードNppの電圧レベルが変化した後にVDC回路40が動作し、トランジスタTpを介して電圧供給ノードNppの電圧レベルを調整する。したがって、電圧供給ノードNppの電圧レベルの調整のために所要の調整期間を要する。
【0091】
本発明の実施の形態2の変形例1に従う電流駆動系回路は、実施の形態2で説明した電流駆動系回路よりもさらに高速に安定的なデータ書込電流を供給する構成について説明する。
【0092】
図12のタイミングチャート図を用いて本発明の実施の形態2の変形例1に従うデータ書込動作について説明する。
【0093】
図12を参照して、図10で説明したのと同様にクロック信号CLKに同期して、「H」レベルに設定された制御信号CSおよびWTの入力に応答してコントロール回路5はデータ書込動作を実行する。具体的には、上記と同様の方式に従ってデジット線DLを活性化(「H」レベルに設定)する。
【0094】
本例においてはデジット線DLの活性化とほぼ同様のタイミングで制御信号/ENを「L」レベルに設定する。また、制御信号EN1を「H」レベルに設定する。これに伴い、VDC回路40が活性化される。また、トランジスタTn1が制御信号EN1に応答してトランジスタTn1を介して接地電圧GNDと電圧供給ノードNppとが電気的に結合される。これに伴い、電源電圧VccからトランジスタTpおよびTn1を介して接地電圧GNDへの電流経路が形成される。
【0095】
本構成においては、トランジスタTn1を電源配線およびビット線の配線抵抗と同様の抵抗値を有するトランジスタサイズに設計する。これによりビット線への正規のデータ書込電流とは別に模擬的なダミー電流をトランジスタTn1を介する経路に供給することができる。
【0096】
次に、ダミー電流が安定的に供給されるのとほぼ同様のタイミングである時刻T2aにおいて、制御信号EN1をターンオフする。これにともない、トランジスタTn1を介する電流経路にはダミー電流は流れない。
【0097】
また、時刻T2aと同様のタイミングにおいて、図示しないがデータ入力制御回路125からの書込データWDTに応答してデータコントローラDCTはデータ信号を生成しデータ線対に伝達する。これに伴い、ドライバユニットDU0およびDU1は、上記の図7で説明した動作を実行し、選択されたビット線BLに対してデータ書込電流を供給しようとする。
【0098】
したがって、本構成とすることにより、予めダミー電流を供給することによりVDC回路40で電圧供給ノードNppにおける電源変動を先に調整する。これに伴いビット線BLにすぐにダミー電流とほぼ同様の安定的な正規のデータ書込電流を供給することができ、高速なデータ書込動作を実行することができる。
【0099】
(実施の形態2の変形例2)
上記の実施の形態2の変形例1においては、電流供給部においてダミー電流を正規のデータ書込電流を供給する前に供給することにより、電圧供給ノードNppの電圧レベルを調整してからデータ書込電流を供給することにより、データ書込動作を高速化させる構成について説明した。
【0100】
本発明の実施の形態2の変形例2においては、VDC回路40に対して所望の基準電圧Vref1を供給する構成について説明する。
【0101】
図13は、本発明の実施の形態2の変形例2に従う電流駆動系回路の概念図である。
【0102】
図13を参照して、本発明の実施の形態2の変形例2に従う電流駆動系回路は、実施の形態2の変形例で説明した図10に示す電流駆動系回路と比較して、さらに基準電圧発生回路50を設けた点で異なる。その他の点は図10で説明したのと同様であるのでその説明は繰返さない。
【0103】
基準電圧発生回路50は、基準電流を供給する定電流源53と、トランジスタ51および52と、抵抗Rdm等を含む。定電流源53は、電源電圧Vccの供給を受けてノードNpとの間に設けられる。トランジスタ51および抵抗Rdmおよびトランジスタ52は、ノードNpと接地電圧GNDとの間に直列に接続され、トランジスタ51のゲートは接地電圧GNDと結合される。また、トランジスタ52のゲートは、電源電圧Vccのゲートと電気的に結合される。ここでは一例としてトランジスタ51はPチャンネルMOSトランジスタとする。また、トランジスタ52は、NチャンネルMOSトランジスタとする。
【0104】
ここでトランジスタ51および52は、ビット線に対してデータ書込電流を供給する際に通過するトランジスタ群をダミーとして形成したものである。具体的には、トランジスタ51および52は、トランジスタ30および33もしくはトランジスタ32および31と同様のトランジスタサイズで設計される。また、抵抗Rdmは、データ書込電流経路に介在するビット線等の配線抵抗値をダミーとして設けたものである。なお、抵抗Rdmは、ビット線等の配線抵抗値と等価な抵抗素子を配置しても良いし、ビット線等と同様の長さの信号線を配置した構成としてもよい。その際には、当該信号線をビット線と同じ配線層に形成するとともに、同じ配線幅に設定することにより、ビット線等が有する配線抵抗値と等価な配線抵抗値を有する信号線を設計することができる。
【0105】
したがって、当該基準電圧発生回路50は、定電流源53から供給される基準電流に応じた所望の基準電圧Vref1をノードNpに生成する。すなわち、基準電圧発生回路50において、データ書込電流が流れる電流経路と等価な電流経路を模擬的に形成することにより基準電圧Vref1が電圧供給ノードNppに供給され、基準電流と同様のデータ書込電流を選択されたビット線に供給することができる。これに伴い、基準電流を調整することにより精度の高い基準電圧Vref1を生成することが可能となり、所望のデータ書込電流を供給することができる。
【0106】
本例においては、代表的に電流供給部VCC0aに対応して1つの基準電圧発生回路50を設けた構成について説明したが当該構成は各電流供給部毎に設けることも可能であるし、各電流供給部に対応して共通に設けることも可能である。
【0107】
(実施の形態2の変形例3)
上記の実施の形態2の変形例2においては基準電圧発生回路50を用いて精度の高い基準電圧Vref1を生成して、所望のデータ書込電流を供給する構成について説明した。しかしながら、動作環境(動作温度)においてはメモリセルのデータ書込時におけるデータ書換特性が変化する。
【0108】
本実施の形態2の変形例3においては、メモリセルの動作環境に伴うデータ書換特性の変化に従ってデータ書込電流を調整することが可能な回路構成について説明する。
【0109】
図14は、電流供給部VC0aに供給する基準電圧Vref1を生成する基準電圧発生回路55の回路構成図とビット線BL0に対応して設けられるブロックユニットBU内の周辺回路図である。
【0110】
図14を参照して、本発明の実施の形態2の変形例3に従う基準電圧発生回路55は、定電流発生回路60と、基準電圧Vref1を生成する基準電圧発生ユニット50♯とを含む。
【0111】
定電流発生回路60は、トランジスタ61〜65を含む。トランジスタ61は、電源電圧Vccと電気的に結合されるノードN1と出力ノードN2との間に配置され、そのゲートはノードN2と電気的に結合される。トランジスタ62および63は、ノードN2と接地電圧GNDとの間に配置され、そのゲートはそれぞれノードN3と電気的に結合される。トランジスタ64は、トランジスタ62とカレントミラー回路を構成するようにノードN3と接地電圧GNDとの間に配置され、そのゲートはノードN3と電気的に結合される。トランジスタ65は、トランジスタ61とカレントミラー回路を構成するように電源電圧Vccの供給を受けるノードN1とノードN3との間に配置され、そのゲートはノードN1と電気的に結合される。この定電流発生回路60は、動作環境に応じて各トランジスタを流れる通過電流を調整する。この定電流発生回路60を通過する電流量Ipは次式で表される。なお、トランジスタ61,65は、一例としてPチャンネルMOSトランジスタとする。トランジスタ62〜64は、一例としてNチャンネルMOSトランジスタとする。
【0112】
【数1】
【0113】
ここで、k:ボルツマン定数、T:絶対温度、q:電荷量、R1:トランジスタ63のオン抵抗、W1〜W4:トランジスタ64,62,61,65のトランジスタサイズを指し示すものとする。
【0114】
ここで、トランジスタ63のオン抵抗R1は、温度依存性を有し、高い動作温度においては抵抗R1の値が上昇する。これに伴い、電流量Ipが減少する。一方、低い動作温度においては抵抗R1の値が減少する。これに伴い、電流量Ipは増加する。なお、トランジスタ63は温度依存性の高いポリシリコン材料等により設計することができる。
【0115】
基準電圧発生ユニット50♯は、チューニング回路100と、チューニングユニットTUと、トランジスタ51および52と抵抗Rdmとを含む。基準電圧発生ユニット50♯は、基準電圧発生回路50と比較して、チューニングユニットTUとチューニング回路100をさらに設けた点で異なる。その他の点は同様の構成であるのでその詳細な説明は繰返さない。
【0116】
チューニングユニットTUは、電源電圧VccとノードNpとの間にトランジスタPTを並列にP個設けたトランジスタ群と、チューニング回路100からのデコード信号に応じてオンするトランジスタNTと直列に接続されるとともに、電源電圧VccとノードNpとの間にトランジスタPTを並列にQ個設けたトランジスタ群とを有する。トランジスタPTは、定電流発生回路60のトランジスタ61と同じトランジスタサイズである。したがって、P個のトランジスタPTがターンオンするためP倍の電流量Ipが出力ノードNpに供給される。このP個のトランジスタPTは出力ノードNpに供給される電流量に応じて自由に設計可能である。また、コントロール回路5からの指示信号に応答してチューニング回路100においてデコード信号が生成される。このデコード信号に応答してトランジスタNTがオンする。したがって、コントロール回路5からの指示信号に応答して出力ノードNpに供給する電流についてさらに微調整が可能である。このQ個のトランジスタPTに関しても出力ノードNpに供給される電流量に応じて自由に設計可能である。
【0117】
図15は、常温動作時(室温時)でのアステロイド特性線が低温動作時に遷移する場合を説明する概念図である。
【0118】
図15を参照して、本図において示されるように低温動作時においてはアステロイド特性線が中心から遠ざかる方向に遷移する。したがって低温動作時でのデータ書込時においてはデータ書込電流を常温動作時よりも増加させる必要がある。したがって、本構成の定電流生成回路を用いることにより、低温動作時において、基準電流を増加させることができ、本発明の実施の形態2の変形例3に従う基準電圧発生回路は、動作環境に応じた基準電圧を生成し、安定的なデータ書込電流を供給することができる。
【0119】
図16は、常温動作時でのアステロイド特性線が高温動作時に遷移する場合を説明する概念図である。
【0120】
図16を参照して、本図において示されるように高温動作時においてはアステロイド特性線は中心に近づく方向に遷移する。したがって高温動作時でのデータ書込時においては、データ書込電流を常温動作時よりも減少させても十分にデータを書き換えることが可能である。
【0121】
したがって、本構成の定電流生成回路を用いることにより、高温動作時において、基準電流を減少させることができ、本発明の実施の形態2の変形例3に従う基準電圧発生回路は、動作環境に応じた基準電圧を生成し、安定的なデータ書込電流を供給することができる。また、高温動作時での消費電力を低減することも可能である。
【0122】
なお、正規のデータ書込電流の1/L(L:自然数)の基準電流を基準電圧発生ユニット50#に供給することにより消費電力を低減することも可能である。
【0123】
具体的には、チューニングユニットTUにおいて、トランジスタPTの個数に基づいて、基準電流の電流量を正規のデータ書込電流の1/Lに調整するとともに、抵抗Rdmの抵抗値をL倍にする。また、トランジスタ51および52のトランジスタサイズをトランジスタ30および33もしくは32および31の1/L倍に設定する。
【0124】
これに伴い、所望の基準電圧Vref1を生成するとともに、基準電圧発生ユニット50#に供給される基準電流を低減して、消費電力を削減することができる。
【0125】
(実施の形態3)
上記の実施の形態1および2においては、ビット線BLに所望のデータ書込電流を供給する構成について説明してきた。
【0126】
本実施の形態3においては、データ書込電流が供給されるデジット線DLを駆動するデジット線ドライバDVの構成について説明する。
【0127】
図17は、本発明の実施の形態1の変形例に従うデジット線ドライバDVの回路構成図である。
【0128】
デジット線ドライバDVは、上述したようにデータ書込時にデジット線ドライバ帯DDBに伝達される行デコーダ21からのデコード信号Rdに応答して選択的にデータ書込電流を供給する。
【0129】
図17を参照して、デジット線ドライバDVは、トランジスタ46,47と、キャパシタ45とを含む。なお、一例としてトランジスタ47は、PチャンネルMOSトランジスタとする。また、トランジスタ46は、NチャンネルMOSトランジスタとする。
【0130】
トランジスタ46は、デジット線DLと電圧供給ノードNrとの間に配置され、そのゲートはデコード信号Rdの入力を受ける。キャパシタ45は、電圧供給ノードNrと接地電圧GNDとの間に配置される。また、トランジスタ47は、電圧供給ノードNrと電源電圧Vccとの間に配置され、そのゲートは制御信号/PCの入力を受ける。
【0131】
本発明の実施の形態3においては、実施の形態1と同様にデータ書込前においては、コントロール回路5から指示に応答して制御信号/PC(「L」レベル)を設定する。これに応答して、キャパシタ45に充電する。また、データ書込時に制御信号/PC(「H」レベル)に応答してトランジスタ47をターンオフする。また、トランジスタ46にデコード信号Rdを入力することにより、キャパシタ45に充電した充電電荷により、デジット線DLにデータ書込電流を供給する。なお、データ書込時においては、上述したように制御信号WEは、「H」レベルに設定されているものとする。以下においても同様である。
【0132】
これに伴い、実施の形態1で説明したのと同様にデータ書込時に電圧供給ノードNrの急激な電圧変動を防止し、所望のデータ書込電流をデジット線DLに供給するとともに、高速なデータ書込動作を実行することができる。
【0133】
(実施の形態3の変形例1)
本発明の実施の形態3の変形例1においては、データ書込電流が供給されるデジット線DLを駆動するデジット線ドライバDV#の構成について説明する。
【0134】
図18は、本発明の実施の形態3の変形例1に従うデジット線ドライバDV#の回路構成図である。
【0135】
図18を参照して、本発明の実施の形態3の変形例1に従うデジット線ドライバDV#は、トランジスタ42,46と、VDC回路41aと、キャパシタ48とを含む。なお、一例としてトランジスタ42は、PチャンネルMOSトランジスタとするまた、トランジスタ46は、NチャンネルMOSトランジスタとする。なお、キャパシタ48は、いわゆる安定化容量として設けられる。
【0136】
VDC回路41aは、制御信号/EN(「L」レベル)の入力を受けて活性化され、基準電圧Vref2と電圧供給ノードNdからの供給電圧を受けてトランジスタ42のゲートに電圧信号を出力する。トランジスタ42は、電源電圧Vccと電圧供給ノードNdとの間に配置され、そのゲートはVDC回路40の出力信号の入力を受ける。トランジスタ46は、電圧供給ノードNdとデジット線DLとの間に配置され、そのゲートはデコード信号Rdの入力を受ける。キャパシタ48は、ノードNdと接地電圧GNDとの間に設けられる。
【0137】
VDC回路41aは、電圧供給ノードNdの電圧レベルを基準電圧Vref2の電圧レベルと等しくするようにトランジスタ42に出力する電圧信号を調整する。これに伴い、基準電圧Vref2の電圧レベルを調整することにより、デジット線の配線抵抗に伴う電圧供給ノードNdの電圧降下を調整することができる。また、キャパシタ48により電圧供給ノードNdの急激な電圧変動を調整することができる。
【0138】
本構成とすることにより、ノードNdの電圧変動を抑制するるとともに、デジット線の配線抵抗に伴う電圧降下等を考慮して基準電圧Vref2を調整することができ、所望のデータ書込電流をデジット線DLに供給し、高速なデータ書込動作を実行することができる。
【0139】
なお、実施の形態3の構成と異なりキャパシタの充電電荷のみに基づいてデータ書込電流を選択されたデジット線に対して供給する構成ではないため、キャパシタ48をキャパシタ45の容量よりも小容量とするすなわちキャパシタ48の占める面積を小さくした構成とすることも可能である。
【0140】
(実施の形態3の変形例2)
本発明の実施の形態3の変形例2においては、データ書込電流が供給されるデジット線DLを駆動するデジット線ドライバDV#aの構成について説明する。
【0141】
図19は、本発明の実施の形態3の変形例2に従うデジット線ドライバDV#aの回路構成図である。
【0142】
図19を参照して、本発明の実施の形態3の変形例2に従うデジット線ドライバDV#aは、実施の形態3の変形例1に従うデジット線ドライバDV#と比較して、トランジスタ43をさらに含む。その他の構成は、図18で説明した実施の形態3の変形例1に従うデジット線ドライバDV#と同様の構成であるのでその詳細な説明は繰り返さない。なお、一例としてトランジスタ43は、NチャンネルMOSトランジスタとする。
【0143】
デジット線ドライバDV#aは、データ書込電流をデジット線DLに供給する前に、制御信号EN2を「H」レベルに設定する。これに伴い電源電圧Vccからトランジスタ42および43を介して接地電圧GNDへの電流経路が形成される。すなわち、選択されたデジット線に流す正規のデータ書込電流を供給する前にダミー電流を流す。ここで、トランジスタ43を電源配線およびデジット線の配線抵抗と同様の抵抗値を有するトランジスタサイズに設計する。
【0144】
次に、ダミー電流が安定的に供給されるのと同様のタイミングにおいて、制御信号TN2を「L」レベルに設定し、ダミー電流の経路を遮断する。また、同様のタイミングにデコード信号Rd(「H」レベル)を入力する。
【0145】
これに伴い、デジット線DLに対して供給する正規のデータ書込電流を流す前に、ダミー電流を供給し、VDC回路41aにおいて、電圧供給ノードNdの電圧レベルを調整する。これにより、ノードNdにおける電圧変動を先に調整することができるため上記の実施の形態3の変形例1のデジット線ドライバDV#よりも高速かつ、安定したデータ書込電流を供給することができる。
【0146】
(実施の形態3の変形例3)
上記の実施の形態3の変形例2においては、デジット線ドライバDV#aにおいてダミー電流を正規のデータ書込電流を供給する前に供給することにより、電圧供給ノードNdの電圧レベルを調整してから正規のデータ書込電流を供給することにより、データ書込動作を高速化させる構成について説明した。
【0147】
本発明の実施の形態3の変形例3においては、VDC回路41aに対して所望の基準電圧Vref2を供給する構成について説明する。
【0148】
図20は、デジット線ドライバDV#aに対して設けられる基準電圧発生回路55の概念図である。
【0149】
図20を参照して、基準電圧発生回路55は、基準電流を供給する定電流源57と、トランジスタ56および58と、抵抗Rdlとを含む。定電流源57は、電源電圧Vccの供給を受けて出力ノードNpdとの間に設けられる。トランジスタ58および抵抗Rdlおよびトランジスタ56は、出力ノードNpdと接地電圧GNDとの間に直列に接続され、トランジスタ58のゲートは、電源電圧Vccと電気的に結合される。また、トランジスタ56のゲートは、電源電圧Vccと電気的に結合される。ここでは一例としてトランジスタ56および58は、NチャンネルMOSトランジスタとする。
【0150】
ここでトランジスタ56および58は、デジット線に対してデータ書込電流を供給する際に通過するトランジスタ群をダミーとして形成したものである。具体的には、トランジスタ56および58は、トランジスタ46およびTdと同様のトランジスタサイズで設計される。また、抵抗Rdlは、データ書込電流経路に介在するデジット線等の配線抵抗値をダミーとして設けたものである。なお、抵抗Rdlは、デジット線等の配線抵抗値と等価な抵抗素子を配置しても良いし、デジット線等と同様の長さの信号線を配置した構成としてもよい。その際には、当該信号線をデジット線と同じ配線層に形成するとともに、同じ配線幅に設定することにより、デジット線等が有する配線抵抗値と等価な配線抵抗値を有する信号線を設計することができる。
【0151】
したがって、当該基準電圧発生回路55は、定電流源57から供給される基準電流に応じた所望の基準電圧Vref2を出力ノードNpdに生成する。すなわち、基準電圧発生回路55において、データ書込電流が流れる電流経路と等価な電流経路を模擬的に形成することにより基準電圧Vref2が出力ノードNpdに供給され、基準電流と同様のデータ書込電流を選択されたビット線に供給することができる。これに伴い、基準電流を調整することにより精度の高い基準電圧Vref2を生成することが可能となり、所望のデータ書込電流を供給することができる。
【0152】
本例においては、デジット線ドライバDV#aに対応して1つの基準電圧発生回路50を設けた構成について説明したが当該構成は各デジット線ドライバDV#に対応して共通に設けることも可能である。
【0153】
(実施の形態3の変形例4)
上記の実施の形態3の変形例3においては基準電圧発生回路55を用いて精度の高い基準電圧Vref2を生成して、所望のデータ書込電流を供給する構成について説明した。しかしながら、動作環境(動作温度)においてはメモリセルのデータ書込時におけるデータ書換特性が変化する。
【0154】
本実施の形態3の変形例3においては、メモリセルの動作環境に伴うデータ書換特性の変化に従ってデータ書込電流を調整することが可能な回路構成について説明する。
【0155】
図21は、デジット線ドライバDV#aに対して供給する基準電圧Vref2を生成する基準電圧発生回路55と置換可能な基準電圧発生回路80の回路構成図である。
【0156】
図21を参照して、基準電圧発生回路80は、定電流発生回路60と、基準電圧Vref2を生成する基準電圧発生ユニット70とを含む。
【0157】
定電流発生回路60は、図14で示したのと同様の回路構成であるのでその詳細な説明は繰り返さない。基準電圧発生ユニット70は、基準電圧発生回路55と比較して、定電流源57と置換するチューニングユニットTU#を設けるともに、チューニング回路110をさらに設けた点で異なる。その他の点は同様の構成であるのでその詳細な説明は繰返さない。
【0158】
チューニングユニットTU#は、電源電圧VccとノードNpdとの間にトランジスタPTTを並列にS個設けたトランジスタ群と、チューニング回路110からのデコード信号に応じてオンするトランジスタNTTと直列に接続されるとともに、電源電圧VccとノードNpdとの間にトランジスタPTTを並列にT個設けたトランジスタ群とを有する。トランジスタPTTは、定電流発生回路60のトランジスタ61と同じトランジスタサイズである。したがって、上記で説明したのと同様にP個のトランジスタPTTがターンオンするためS倍の電流量Ipが出力ノードNpに供給される。このS個のトランジスタPTTは出力ノードNpdに供給される電流量に応じて自由に設計可能である。また、コントロール回路5からの指示信号に応答してチューニング回路110においてデコード信号が生成される。このデコード信号に応答してトランジスタNTTがオンする。したがって、コントロール回路5からの指示信号に応答して出力ノードNpdに供給する電流についてさらに微調整が可能である。このT個のトランジスタPTTに関しても出力ノードNpdに供給される電流量に応じて自由に設計可能である。これに伴い、上記において説明したように常温動作時(室温時)から低温動作時あるいは高温動作時において、動作環境に応じた基準電圧を生成し、安定的なデータ書込電流を供給することができる。
【0159】
なお、正規のデータ書込電流の1/M(M:自然数)の基準電流を基準電圧発生ユニット70に供給することにより消費電力を低減することも可能である。
【0160】
具体的には、チューニングユニットTU#において、トランジスタPTTの個数に基づいて、基準電流の電流量を調整するとともに、抵抗Rdlの抵抗値をL倍にする。また、トランジスタ58および56のトランジスタサイズをトランジスタ46およびTdの1/L倍に設定する。これに伴い、所望の基準電圧Vref2を生成するとともに、基準電圧発生ユニット70に供給される基準電流を低減して、消費電力を削減することができる。
【0161】
(実施の形態4)
上記の実施の形態1〜3においては、デジット線およびビット線に対して所望のデータ書込電流を供給する構成について説明してきた。
【0162】
本実施の形態4においては、選択されたビット線の配置に伴う電源配線のインピーダンスのばらつきを抑制する構成について説明する。
【0163】
図22は、ビット線にデータ書込電流を流す場合における選択されたビット線の配置に伴う電源配線のインピーダンスのばらつきを説明する概念図である。
【0164】
図22を参照して、ここでは、ブロックユニットBUにおいて、電流供給部VC0aおよびVC1bを用いてビット線BLにデータ書込電流が供給されている。
【0165】
電流供給部VC0aと接続される電源配線に着目すると、最近点に配置されたビット線と最遠点に配置されたビット線では電源配線の抵抗成分すなわちインピーダンスが大きく異なる。これに伴い、最近点に配置されたビット線BLに供給されるデータ書込電流と最遠点に配置されたビット線BLに供給されるデータ書込電流とでは電流量にばらつきが生じる。これに伴い、最遠点に配置されたビット線に対して所望のデータ書込電流を供給することができなくなるおそれがあり、最近点のビット線と比較して、データ書込動作が著しく遅くなる可能性がある。
【0166】
図23は、本発明の実施の形態4に従うライトドライバ帯WDBBの回路構成図である。
【0167】
図23(a)を参照して、ライトドライバ帯WDBBは、電源電圧Vccを供給する電源配線の一端側と他端側それぞれに電流供給部を設ける。また、接地電圧GNDを供給する電源配線の一端側と他端側それぞれに電流供給部を設ける。
【0168】
具体的には、電源電圧Vccを供給する電源配線の一端側に電流供給部VC0aを設け、他端側に電流供給部VC0aaを設ける。
【0169】
電流供給部VC0aaは、トランジスタTp#と、キャパシタCp#とを含む。トランジスタTp#およびキャパシタCp#は、トランジスタTpおよびキャパシタCpと同様のものであり、回路の接続関係および動作についても電流供給部VC0aと同様であるのでその説明は繰り返さない。
【0170】
また、接地電圧GNDを供給する電源配線の一端側および他端側それぞれに電流供給部を設ける。
【0171】
具体的には、接地電圧GNDを供給する電源配線の一端側に電流供給部VC0bを設け、他端側に電流供給部VC0bbを設ける。
【0172】
電流供給部VC0bbは、トランジスタTn#と、キャパシタCq#とを含む。トランジスタTn#およびキャパシタCq#は、トランジスタTnおよびキャパシタCqと同様のものであり、回路の接続関係および動作についても電流供給部VC0bと同様であるのでその説明は繰り返さない。
【0173】
図23(b)は、電流供給部VC0aおよび電流供給部VC0bbに近いビット線BLが選択された場合を示す図である。この場合においては、電流供給部VC0aの電圧駆動力の方が電流供給部VC0aaよりも大きくなる。また、電流供給部VC0bbの電圧駆動力の方がVC0bよりも大きくなる。
【0174】
図23(c)は、電流供給部VC0aおよび電流供給部VC0bbに遠いビット線BLが選択された場合を示す図である。この場合においては、電流供給部VC0aaの電圧駆動力の方が電流供給部VC0aよりも大きくなる。また、電流供給部VC0bの電圧駆動力の方がVC0bbよりも大きくなる。
【0175】
したがって、ビット線BLと接続される電源配線の最遠点と最近点との差が本構成にすることにより抑制されることになる。
【0176】
これに伴い、データ書込電流の供給量のばらつきを抑制し、高速なデータ書込動作を実行することができる。
【0177】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0178】
【発明の効果】
この発明は以上説明したように、複数のブロックユニットにそれぞれ対応して複数の電流供給部が設けられるため、独立した電源電圧に基づいてデータ書込電流を供給することができるため電源配線の配線抵抗を抑制し、安定したデータ書込電流を供給することができ、精度の高いデータ書込動作を実行することができる。
【0179】
また、電流供給ノードへデータ書込時前に所定電流を供給する制御回路を設ける。これにより、データ書込開始時直後からデータ書込電流を供給することが可能となり、高速なデータ書込を実行することができる。
【0180】
また、書込電流線の電圧レベルを基準電圧の電圧レベルに調整する電圧調整回路と、基準電圧を生成する基準電圧生成回路とを設ける。基準電圧生成回路は、データ書込電流の電流経路と同様の電流経路を形成する電流経路生成部を含む。基準電圧は電流経路生成部に基準電流を供給することにより生成されるため、基準電流の値を調整することにより書込電流線の電圧レベルを調整し、所望のデータ書込電流を供給することができる。これに伴い、精度の高いデータ書込動作を実行することができる。
【0181】
また、第1の電圧を供給するための第1の電源線と、第2の電圧を供給するための第2の電源線とを設け、第1の電源線の一端および他端側の両側に第1の電圧が接続され、第2の電源線の一端および他端側の両側に第2の電圧が接続される。これに伴い、ビット線と電源線との接続点と電源線の端部との距離を短くすることが可能である。したがって、ビット線に所望のデータ書込電流を供給することができ精度の高いデータ読出動作を実行することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に従う不揮発性記憶装置の代表例として示されるMRAMデバイス1の全体構成を示す概略ブロック図である。
【図2】磁気トンネル接合部を有するMTJメモリセルMCの構成を示す概略図である。
【図3】MTJメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図4】MTJメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図5】本発明の実施の形態1に従うデータ書込電流を供給する回路帯の概念図である。
【図6】分割したブロックユニットBUと、周辺領域に設けられるライトドライバ帯WDB0およびWDB1の構成を示す図である。
【図7】ドライバユニットDU0およびDU1の通常時およびデータ書込時の動作を詳細に説明する概念図である。
【図8】本実施の形態1に従うデータ書込動作について説明するタイミングチャート図である。
【図9】本発明の実施の形態2に従う電流駆動系回路の概念図である。
【図10】本発明の実施の形態2に従うデータ書込動作について説明するタイミングチャート図である。
【図11】本発明の実施の形態2の変形例1に従う電流駆動回路系の概念図である。
【図12】本発明の実施の形態2の変形例1に従うデータ書込動作について説明するタイミングチャート図である。
【図13】本発明の実施の形態2の変形例2に従う電流駆動系回路の概念図である。
【図14】電流供給部VC0aに供給する基準電圧Vref1を生成する基準電圧発生回路55の回路構成図とブロックユニットBUの周辺回路図である。
【図15】常温動作時(室温時)でのアステロイド特性線が低温動作時に遷移する場合を説明する概念図である。
【図16】常温動作時でのアステロイド特性線が高温動作時に遷移する場合を説明する概念図である。
【図17】本発明の実施の形態1の変形例に従うデジット線ドライバDVの回路構成図である。
【図18】本発明の実施の形態3の変形例1に従うデジット線ドライバDV#の回路構成図である。
【図19】本発明の実施の形態3の変形例2に従うデジット線ドライバDV#aの回路構成図である。
【図20】デジット線ドライバDV#aに対して設けられる基準電圧発生回路55の概念図である。
【図21】デジット線ドライバDV#aに対して供給する基準電圧Vref2を生成する基準電圧発生回路55と置換可能な基準電圧発生回路80の回路構成図である。
【図22】ビット線にデータ書込電流を流す場合の電源配線のインピーダンスを説明する概念図である。
【図23】本発明の実施の形態4に従うライトドライバ帯WDBBの回路構成図である。
【符号の説明】
1 MRAMデバイス、5 コントロール回路、10 入出力制御回路、15,16 書込読出制御回路、20 行選択回路、21 行デコーダ、25 データ入力制御回路、WDB0,WDB1 ライトドライバ帯、DDB デジット線ドライバ帯、BU ブロックユニット。
【発明の属する技術分野】
本発明は、不揮発性記憶装置に関し、特に、データ書込およびデータ読出に際し、供給する電流を駆動する回路の回路構成に関するものである。
【0002】
【従来の技術】
近年、不揮発的なデータ記憶が可能な不揮発性記憶装置が主流となってきている。たとえば高集積化可能なフラッシュメモリを挙げることができる。さらには、新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するMRAM(Magnetic Random Access Memory)デバイス(非特許文献1参照)や薄膜のカルコゲナイドという材料を用いてデータ記憶を実行するOUM(R)(Ovonic Unified Memories)デバイス(非特許文献2参照)等が特に注目されている。
【0003】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルのデータ記憶を実行する場合には所定電圧を印加して電流をメモリセルに供給することによりデータ書込を実行する構成が一般的である。
【0004】
例えば、MRAMデバイスにおいては、磁化方向に応じたデータ記憶を実行するためにメモリセルに対して所定のデータ書込電流を供給して磁界を印可する構成が一般的である。したがって、データ書込時には書込対象となるメモリセルに対して所望のデータ書込電流を供給する必要がある。
【0005】
【非特許文献1】
ロイ・ショイアーライン(Roy Scheuerline)他6名、“各セルにFETスイッチおよび磁気トンネル接合を用いた、10ns読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non−Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell)”,(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.2(2000 IEEE ISSCC Digest of Technical Papers, TA7.2),p.128−129。
【0006】
【非特許文献2】
長広泰明「不揮発性メモリー最前線:フラッシュからOUMへ米Intelが描く将来像」,日経マイクロデバイス,日経BP社,2002年3月号,p.65−78。
【0007】
【発明が解決しようとする課題】
しかしながら、大容量化の要求に伴いメモリアレイの面積が増大するにつれ、上記データ書込電流等を供給するために用いられる電源配線等の配線長が長くなる傾向にある。
【0008】
これに伴い、電源配線等の配線抵抗が増加し、電源配線から供給される電圧レベルが配線抵抗等に基づく電圧降下により低くなる場合が生じる。
【0009】
このため、データ書込電流の電流量が所望の値よりも減少し、データ書込動作の遅延をもたらすという問題がある。
【0010】
本発明は、データ書込時において、所望の安定したデータ書込電流を供給することにより高速なデータ書込動作を実現可能な不揮発性記憶装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
この発明に係る不揮発性記憶装置は、メモリアレイと、複数乃電流供給部とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含む。メモリアレイは、データ書込時に並列に書込まれる複数ビットのうちの一部ビットずつについて書込まれる複数のブロックユニットに分割される。複数の電流供給部は、複数のブロックユニットにそれぞれ対応して設けられ、各々がデータ書込電流を供給する。
【0012】
また、この不揮発性記憶装置は、メモリアレイと、書込電流線と、電流供給回路と、制御回路とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含む。書込電流線は、複数のメモリセルのうちの選択された選択メモリセルに対してデータ書込電流を供給する。電流供給回路は、書込電流線に対応して設けられ、データ書込時に活性化されてデータ書込電流を電流供給ノードへ供給する。制御回路は、データ書込前に電流供給回路から電流供給ノードに対して所定電流を流す。
【0013】
また、この不揮発性記憶装置は、メモリアレイと、書込電流線と、電流供給回路と、基準電圧を生成する基準電圧生成回路とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含む。書込電流線は、複数のメモリセルのうちの選択された選択メモリセルに対してデータ書込電流を供給する。電流供給回路は、書込電流線に対応して設けられ、データ書込時に活性化されてデータ書込電流を供給する。電流供給回路は、基準電圧の入力を受けるとともに、データ書込時に電気的に結合される書込電流線の電圧レベルを基準電圧の電圧レベルに調整する電圧調整回路を含む。基準電圧生成回路は、電流経路生成部と、定電流供給部とを含む。電流経路生成部は、書込電流線に流れるデータ書込電流の電流経路と同様の電流経路を形成する。定電流供給部は、電流経路生成部に基準電流を供給する。また、基準電圧は、定電流供給部と電流経路生成部との間に設けられる出力ノードから供給される。
【0014】
また、この不揮発性記憶装置は、メモリアレイと、メモリセル列にそれぞれ対応して設けられる複数のビット線と、第1および第2の電源線と、第1および第2の電圧供給部とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含む。第1の電源線は、複数のビット線の一端側に対応して共通に設けられ、データ書込時に複数のビット線のうちの少なくとも1本のビット線と電気的に結合されて第1の電圧を供給する。第2の電源線は、複数のビット線の他端側に対応して共通に設けられ、データ書込時に複数のビット線のうちの少なくとも1本のビット線と電気的に結合されて第2の電圧を供給する。第1の電圧供給部は、第1の電源線の両端の各々に対応して設けられ、第1の電圧を供給する。第2の電圧供給部は、第2の電源線の両端の各々に対応して設けられ、第2の電圧を供給する。
【0015】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【0016】
(実施の形態1)
図1は、本発明の実施の形態1に従う不揮発性記憶装置の代表例として示されるMRAMデバイス1の全体構成を示す概略ブロック図である。
【0017】
なお、以下の説明で明らかなように、本発明の適用は、MTJメモリセルを備えたMRAMデバイスに限定されるものではなく、データ書込および読出の際に通過電流が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【0018】
図1を参照して、MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、各々が、行列状に配置されたMTJメモリセルMCを含む複数のメモリブロックMB0〜MBk(k:自然数)とを備える。以下においては、メモリブロックMB0〜MBkを総称してメモリブロックMBとも称する。
【0019】
ここで、メモリブロックMBの各々に行列状に集積配置された複数のメモリセルMCの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【0020】
また、MRAMデバイス1は、行選択回路20と、列選択回路25と、入出力制御回路10とを備える。行選択回路20は、アドレス信号ADDに含まれるロウアドレスRAに基づいて、アクセス対象となるメモリブロックMBにおける行選択を実行する。また、列選択回路25は、アドレス信号ADDに含まれるコラムアドレスCAに基づいて、アクセス対象となるメモリブロックMBの列選択を実行する。また、入出力制御回路10は、入力データDINおよび出力データDOUT等のデータの入出力を制御し、コントロール回路5からの指示に応答して内部回路にデータを伝達もしくは外部に出力する。
【0021】
また、MRAMデバイス1は、各メモリブロックMB毎に、両側に設けられデータ書込およびデータ読出を実行する際のデータ書込電流およびデータ読出電流の供給を制御する書込読出制御回路15および16をさらに備える。なお、以下においては信号、信号線およびデータ等の2値的な高電圧状態および低電圧状態をそれぞれ「H」レベルおよび「L」レベルとも称する。
【0022】
また、各メモリブロックMBは、メモリセル行にそれぞれ対応して設けられる複数のワード線WLおよびデジット線DLと、メモリセル列にそれぞれ対応して設けられる複数のビット線BLとをさらに備える。なお図1には代表的に1つのメモリセルMCが示されメモリセルMCのメモリセル行に対応してワード線WLおよびデジット線DLがそれぞれ1本ずつ示されている。また、メモリセルMCのメモリセル列に対応してビット線BLが代表的に1本示されている。
【0023】
その他のメモリブロックについても同様の構成であるのでその説明は繰返さない。
【0024】
ここで、MTJメモリセルMCの構成について説明する。
図2は、磁気トンネル接合部を有するMTJメモリセルMC(以下、単にメモリセルMCとも称する)の構成を示す概略図である。
【0025】
図2を参照して、メモリセルMCは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子TMRと、アクセストランジスタATRとを含む。アクセストランジスタATRは、ビット線BLおよび接地電圧GNDの間に、トンネル磁気抵抗素子TMRと直列に接続される。代表的には、アクセストランジスタATRとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【0026】
メモリセルMCに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線BLおよびデジット線DLと、データ読出時に活性化されるワード線WLとが設けられる。データ読出時においては、アクセストランジスタATRのターンオンに応答して、トンネル磁気抵抗素子TMRは、接地電圧GNDおよびビット線BLの間に電気的に結合される。
【0027】
次に、MTJメモリセルの構造およびデータ記憶原理について説明する。
図3は、MTJメモリセルの構造およびデータ記憶原理を説明する概念図である。
【0028】
図3参照して、トンネル磁気抵抗素子TMRは、固定された一定の磁化方向を有する強磁性体層(以下、単に「固定磁化層」とも称する)FLと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層(以下、単に「自由磁化層」とも称する)VLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリア(トンネル膜)TBが設けられる。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または固定磁化層FLと反対方向に磁化される。これらの固定磁化層FL、トンネルバリアTBおよび自由磁化層VLによって磁気トンネル接合が形成される。
【0029】
トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLおよび自由磁化層VLのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLの磁化方向と自由磁化層VLの磁化方向とが同じ(平行)である場合に最小値Rminとなり、両者の磁化方向が反対(反平行)方向である場合に最大値Rmaxとなる。
【0030】
データ書込時においては、ワード線WLが非活性化されて、アクセストランジスタATRはターンオフされる。この状態で、自由磁化層VLを磁化するためのデータ書込電流は、ビット線BLおよびデジット線DLのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【0031】
図4は、MTJメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【0032】
図4を参照して、横軸H(EA)は、トンネル磁気抵抗素子TMR内の自由磁化層VLにおいて磁化容易軸(EA:Easy Axis)方向に印加される磁界を示す。一方、縦軸H(HA)は、自由磁化層VLにおいて磁化困難軸(HA:Hard Axis)方向に作用する磁界を示す。磁界H(EA)およびH(HA)は、ビット線BLおよびデジット線DLをそれぞれ流れる電流によって生じる2つの磁界の一方ずつにそれぞれ対応する。
【0033】
MTJメモリセルにおいては、固定磁化層FLの固定された磁化方向は、自由磁化層VLの磁化容易軸に沿っており、自由磁化層VLは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層FLと平行あるいは反平行(反対)方向に磁化される。MTJメモリセルは、自由磁化層VLの2通りの磁化方向と対応させて、1ビットのデータを記憶することができる。
【0034】
自由磁化層VLの磁化方向は、印加される磁界H(EA)およびH(HA)の和が、図4に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層VLの磁化方向は変化しない。
【0035】
アステロイド特性線に示されるように、自由磁化層VLに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図4に示すように、データ書込時の動作点は、デジット線DLとビット線BLとの両方に所定のデータ書込電流を流したときに、MTJメモリセルの記憶データ、すなわちトンネル磁気抵抗素子TMRの磁化方向を書換えられるように設計される。
【0036】
図4に例示された動作点では、データ書込対象であるMTJメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がHWRとなるように設計される。すなわち、このデータ書込磁界HWRが得られるように、ビット線BLまたはデジット線DLを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界HWRは、磁化方向の切換えに必要なスイッチング磁界HSWと、マージン分ΔHとの和で示される。すなわち、HWR=HSW+ΔHで示される。
【0037】
トンネル磁気抵抗素子TMRに一旦書込まれた磁化方向、すなわちMTJメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子TMR、アクセストランジスタATRのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子TMR以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた2種類の正規メモリセルの電気抵抗についても、RmaxおよびRminで示し、両者の差をΔR(すなわち、ΔR=Rmax−Rmin)と示すものとする。
【0038】
図5は、本発明の実施の形態1に従うデータ書込電流を供給する回路帯の概念図である(以下、「電流駆動系回路」とも称する)。
【0039】
図5を参照して、本発明の実施の形態1に従う電流駆動系回路は、各メモリブロックMBにそれぞれ対応して両側に設けられた書込読出制御回路15および16と、行選択回路20と、入出力制御回路10とを備える。なお、本例においては、代表的にメモリブロックMB0〜MB2とその周辺回路が示されている。
【0040】
書込読出制御回路15および16は、対応するメモリブロックに対して設けられ、データ書込電流を供給するためのライトドライバ帯WDB0およびWDB1をそれぞれ含む。行選択回路20は、ロウアドレスRAおよびコントロール回路5からの指示信号に応答して選択されたメモリブロックに対する行選択を実行する行デコーダ21と、各メモリブロックMB毎に設けられ行デコーダ21からのアドレス選択に用いられるデコード信号Rdに応答して選択対象となるメモリブロックMBのデジット線DLに対してデータ書込電流を供給するデジット線ドライバ帯DDBとを含む。また、デジット線ドライバ帯DDBは、デジット線DLにそれぞれ対応して設けられ、行デコーダ21からのデコード信号Rdに応じてデータ書込電流を選択的に供給する複数のデジット線ドライバを有する。
【0041】
入出力制御回路10は、入力データDINの入力を受けて書込データWDT<3:0>を各メモリブロックMBに対応して設けられた書込読出制御回路16のライトドライバ帯に選択的に伝達する。なお、本明細書においては信号W<j:k>の標記は、信号Wk〜Wjを簡略的に指し示すものとする。以下においても同様である。
【0042】
また、本発明の実施の形態1に従う電流駆動系回路は、各デジット線毎に設けられ、メモリブロックMBを挟んだ行選択回路20の反対側の領域において、デジット線DLを接地電圧GNDにプルダウンするためのトランジスタTdをさらに備える。トランジスタTdは、データ書込時に活性化される制御信号WEの入力に応答して対応するデジット線DLを接地電圧GNDにプルダウンする。
【0043】
ここで、本発明の実施の形態1に従う電流駆動系回路は、図5の点線に示されるように、メモリブロックMBを分割する。具体的には、並列なデータ書込をデータ書込時に実行するブロックユニット毎に分割する。また、分割したブロックユニット毎にライトドライバ帯に供給する電源電圧および接地電圧を分離する。
【0044】
図5においては、一例として4ビットの並列なデータ書込が実行される場合において、メモリブロックMBが4分割された構成が示されている。なお、以下においては分割されたメモリブロックMBの分割された各ブロックをブロックユニットBUとも称することとする。
【0045】
図6は、分割したブロックユニットBUにおいて、両側に設けられるライトドライバ帯WDB0およびWDB1の構成を詳細に示す図である。
【0046】
図6を参照して、ライトドライバ帯WDB0は、ブロックユニットBUに対応して設けられるライトドライバユニットWDBU0と、ライトドライバユニットWDBU0に電源電圧Vccを供給するための電源配線を含む電流供給部VC0aと、ライトドライバユニットWDBU0に接地電圧GNDを供給するための電源配線を含む電流供給部VC0bとを含む。
【0047】
また、ライトドライバ帯WDB1は、ブロックユニットBUに対応して設けられるライトドライバユニットWDBU1と、ライトドライバユニットWDBU1に電源電圧Vccを供給するための電源配線を含む電流供給部VC1aと、ライトドライバユニットWDBU1に接地電圧GNDを供給するための電源配線を含む電流供給部VC1bとを含む。このような構成により、電源配線が短くなるため電圧供給時の負荷が軽減する。すなわち、電源配線の配線抵抗が抑制される。これに伴い、データ書込時における電源配線の配線抵抗等に基づく電圧降下のレベルが軽減され、所望の電圧を供給することができ、高速なデータ書込動作を実行することができる。
【0048】
ライトドライバユニットWDBU0は、ビット線BLの一端側に対応して設けられ、電流供給部VC0aおよびVC0bのそれぞれから電源電圧Vccおよび接地電圧GNDの供給を受けて、対応するビット線に対してデータ書込電流を供給するためのドライバユニットDU0を含む。また、ライトドライバユニットWDBU1は、ビット線BL0の他端側に対応して設けられ、電流供給部VC1aおよびVC1bのそれぞれからの電源電圧Vccおよび接地電圧GNDの供給を受けて、対応するビット線に対してデータ書込電流を供給するためのドライバユニットDU1とを含む。図6では,代表的にビット線BL0に対応して設けられたドライバユニットDU0およびDU1について示されるが、他のビット線BLについても同様の構成に設計されている。
【0049】
電流供給部VC0aは、電圧供給ノードNpと電源電圧Vccとの間に配置されそのゲートが制御信号/PCの入力を受けるトランジスタTpと、接地電圧GNDと電圧供給ノードNpとの間に配置されるキャパシタCpとを含む。電流供給部VC0bは、接地電圧GNDと電圧供給ノードNqとの間に配置されそのゲートが制御信号PCの入力を受けるトランジスタTnと、電源電圧Vccと電圧供給ノードNqとの間に配置されるキャパシタCqとを含む。なお、電流供給部VC0aとVC1aは同一の回路構成であり、電流供給部VC0bと電流供給部VC1bとも同一の回路構成であるのでその詳細な説明は繰返さない。なお、一例としてトランジスタTnは、NチャンネルMOSトランジスタとし、トランジスタTpは、PチャンネルMOSトランジスタとする。
【0050】
また、ブロックユニットBUには、各ビット線に対応して2組のデータ線対DBPがさらに設けられる。本例においては、ビット線BL0に対応して設けられたデータ線対DBP0およびDBP1が代表的に示されている。なお、データ線対DBPは、データ線対を総称して標記したものである。
【0051】
また、ライトドライバユニットWDBU1は、各ビット線BL毎に設けられ、データ入力制御回路125からの書込データおよび図示しないが列選択回路25に含まれる列デコーダからのコラムアドレスCAの入力に基づく列選択結果に応じて2組のデータ線対DBP0およびDBP1に伝達するデータ信号を生成するデータコントローラDCTを含む。本例においては、代表的にデータコントローラDCTは、書込データWDT<3:0>のうちの書込データWDT0の入力を受ける。なお、書込データWDT<3:0>は、分割されたブロックユニットBUに対して並列なデータ書込をそれぞれ実行する各ライトドライバユニットWDBU1に入力されるものとする。
【0052】
図7は、ドライバユニットDU0およびDU1の通常時およびデータ書込時の動作を詳細に説明する概念図である。
【0053】
図7(a)は、ドライバユニットDU0およびDU1の回路構成図である。
ドライバユニットDU0は、トランジスタ30および31を含む。トランジスタ30は、ビット線BL0の一端側と電流供給部VC0aの電圧供給ノードNpとの間に配置され、そのゲートはデータ線対DBP0の一方のデータ線DB0と電気的に結合される。また、トランジスタ31は、ビット線BL0の一端側と電流供給部VC0bの電圧供給ノードNqとの間に配置され、そのゲートはデータ線対DBP1の一方のデータ線DB1と電気的に結合される。ドライバユニットDU1は、トランジスタ32および33を含む。トランジスタ32は、ビット線BL0の他端側と電流供給部VC1aとの間に配置され、そのゲートはデータ線対DBP0の他方側のデータ線/DB0と電気的に結合される。トランジスタ33は、ビット線BL0の他端側と電流供給部VC1bとの間に配置され、そのゲートはデータ線対DBP1の他方側のデータ線/DB1と電気的に結合される。
【0054】
なお、トランジスタ30および32は一例としてPチャンネルMOSトランジスタとする。また、トランジスタ31および33は、NチャンネルMOSトランジスタとする。
【0055】
データコントローラDCTは、書込データWDT0および図示しない列デコーダの列選択結果の入力に応答して、データ線対DBP0およびDBP1をそれぞれ駆動する。具体的には、通常動作時に2組のデータ線対DBP0およびDBP1をそれぞれ「H」レベルおよび「L」レベルにそれぞれ設定する。したがって、各トランジスタはターンオフ状態であり、ビット線BL0と電源配線とは電気的に絶縁されており、データ書込電流は供給されない。本例においては、図示しない列デコーダの列選択結果に基づいてビット線BL0が選択されるものとする。
【0056】
図7(b)は、データ書込時におけるドライバユニットDU0およびDU1の動作を説明する概念図である。
【0057】
本例においては、データコントローラDCTは、書込データWDT0(データ「0」)および列選択結果の入力に応答して、データ線対DBP0のデータ線DB0,/DB0をそれぞれ「L」レベルおよび「H」レベルに設定する。また、データ線対DBP1のデータ線DB1,/DB1をそれぞれ「L」レベルおよび「H」レベルに設定する。これに伴い、トランジスタ30および33がターンオンして、ビット線BL0の一端側から他端側にデータ書込電流が供給される。
【0058】
図7(c)は、データ書込時におけるドライバユニットDU0およびDU1の動作を説明する他の概念図である。
【0059】
本例においては、データコントローラDCTは、書込データWDT0(データ「1」)および列選択結果の入力に応答して、データ線対DBP0のデータ線DB0,/DB0をそれぞれ「H」レベルおよび「L」レベルに設定する。また、データ線対DBP1のデータ線DB1,/DB1をそれぞれ「H」レベルおよび「L」レベルに設定する。これに伴い、トランジスタ31および32がターンオンして、ビット線BL0の他端側から一端側にデータ書込電流が供給される。
【0060】
図8のタイミングチャート図を用いて、本実施の形態1に従うデータ書込動作について説明する。本例においては、クロック信号CLKに同期して種々の内部回路の動作が実行されるものとする。
【0061】
図8を参照して、クロック信号CLKの立上がりに同期してた時刻T1において図示しないプリチャージコマンドの入力に応答してコントロール回路5は制御信号PCを「H」レベルに設定する。これに伴い、電流供給部VC0aにおいてトランジスタTpがターンオンし、キャパシタCpに対して充電が実行される。また、電流供給部VC0bにおいてトランジスタTnがターンオンし、キャパシタCqに対して充電が実行される。本構成においては、キャパシタCpおよびCqの充電電荷に基づいてビット線BLに対してデータ書込電流を供給する。
【0062】
次に、時刻T2において、制御信号CSおよび制御信号WTが入力される。これに伴い、コントロール回路5は、各内部回路にデータ書込動作の指示を伝達する。入力される図示しないアドレス信号ADDに応答して選択対象となるメモリブロックの列選択および行選択を行デコーダおよび列デコーダがそれぞれ実行する。
【0063】
また、図示しないが時刻T2とほぼ同様のタイミングで制御信号WEが「H」レベルに設定される。これに伴い、トランジスタTdはターンオンして、デジット線DLを接地電圧GNDにプルダウンする。したがって、選択されたデジット線ドライバ帯から選択されたデジット線DLにデータ書込電流が供給される。
【0064】
また、時刻T3において、データコントローラDCTは図示しないがデータ入力制御回路125からの書込データWDTに応答してデータ信号を生成し、データ線対に伝達する。これに伴い、ドライバユニットDU0およびDU1は、上記の図7で説明した動作を実行する。たとえば、トランジスタ30のターンオンに応答して、ビット線の一端側と電流供給部VC0aとが電気的に結合される。一方、トランジスタ33のターンオンに応答して、ビット線の多端側と電流供給部VC1bとが電気的に結合される。
【0065】
これに伴い、電源電圧Vccにより充電されたキャパシタCpのノードNpから接地電圧GNDにより充電されたキャパシタCqのノードNqに充電電荷が流れ込む。すなわち、この電位差に応じたデータ書込電流がビット線BLに対して供給される。
【0066】
本構成の如くキャパシタCpおよびCqの充電電荷に基づいてデータ書込電流を供給することにより、キャパシタ等を設けず直接電源電圧Vccおよび接地電圧GNDを電圧供給ノードNpおよびNqのそれぞれに供給する構成と比較して電圧供給ノードNpおよびNqにおける電圧変動すなわち図5の点線で示されるような電圧変動を抑制することができる。
【0067】
これに伴い、早期に所望のデータ書込電流を供給することが可能となり高速なデータ書込を実行することができる。
【0068】
また、本構成においては、データ入力制御回路125により書込データ<3:0>が生成され、各ブロックユニットBUに対応する各ライトドライバユニットWDBUにそれぞれ伝達される。これに伴い、各ブロックユニットBUにおいて、共通のデジット線に対応する選択メモリセルに対してデータ書込を並列に実行することができる。
【0069】
なお、本実施の形態1で説明したキャパシタCpおよびCqは、いわゆる平行平板コンデンサやMOSトランジスタを用いたいわゆるMOS容量素子を用いることやいわゆるPN接合の接合容量素子により設計することも可能である。
【0070】
なお、本構成のキャパシタCpおよびCqのサイズを調整することによりキャパシタ容量を調整することが可能であり、これに伴い、ビット線BLに流れるデータ書込電流量を調整することも可能である。
【0071】
(実施の形態2)
図9は、本発明の実施の形態2に従う電流駆動系回路の概念図である。
【0072】
図9を参照して、本発明の実施の形態2に従う電流駆動系回路は、図6で説明した本発明の実施の形態1に従う電流駆動系回路と比較して、電流供給部VC0aおよびVC1aを電流供給部VC0a♯およびVC1a#に置換した点が異なる。その他の回路構成については実施の形態1で説明したのと同様の構成であるのでその詳細な説明は繰返さない。なお、電流供給部VC0a#およびVC1a#は、共に同じ回路構成であるので電流供給部VC0a#について代表的に説明する。
【0073】
電流供給部VC0a♯は、電圧降下回路40(以下、VDC回路40とも称する)と、トランジスタTpと、キャパシタ41とを含む。
【0074】
VDC回路40は、制御信号/EN(「L」レベル)の入力を受けて活性化され、基準電圧Vref1と電圧供給ノードNppからの供給電圧を受けてトランジスタTpのゲートに電圧信号を出力する。トランジスタTpは、電源電圧Vccと電圧供給ノードNppとの間に配置され、そのゲートはVDC回路40の出力信号の入力を受ける。キャパシタ41は、接地電圧GNDと電圧供給ノードNppとの間に配置される。このキャパシタ41は、いわゆる安定化容量として設けられる。
【0075】
VDC回路40は、電圧供給ノードNppの電圧レベルを基準電圧Vref1の電圧レベルと等しくするようにトランジスタTpに出力する電圧信号を調整する。これに伴い、基準電圧Vref1の電圧レベルを調整することにより、電圧供給ノードNppの電圧レベルを調整することができる。
【0076】
図10のタイミングチャート図を用いて本発明の実施の形態2に従うデータ書込動作について説明する。
【0077】
クロック信号CLKの立上がりに同期して、時刻T1に「H」レベルの制御信号CSおよび制御信号WTが入力される。これに伴いコントロール回路5は各内部回路にデータ書込動作の指示を伝達する。
【0078】
図示しないが入力されるアドレス信号ADDに応答して、選択対象となるメモリブロックの列選択および行選択が行デコーダおよび列デコーダにより実行される。
【0079】
また、時刻T1とほぼ同様のタイミングでデジット線DLが活性化される。
また、時刻T2において制御信号/ENが「L」レベルに設定される。これに伴い、電流供給部VC0a♯のVDC回路40が活性化される。また、データコントローラDCTは図示しないがデータ入力制御回路125からの書込データWDTに応答してデータ信号を生成し、データ線対に伝達する。これに伴い、ドライバユニットDU0およびDU1は、上記の図7で説明した動作を実行し、選択されたビット線BLに対してデータ書込電流を供給しようとする。その際、電源配線の配線抵抗により電圧供給ノードNppの電圧レベルが降下しようとするがVDC回路40が基準電圧Vref1の入力を受けて電圧供給ノードNppの電圧レベルを調整するとともに、キャパシタ41による放電電荷に基づいて電圧供給ノードNppの電圧変動レベルを抑制することができる。
【0080】
これに伴い選択メモリセルMCに対して所望のデータ書込電流を供給することができるとともに、実施の形態1と同様に高速なデータ書込動作を実行することができる。
【0081】
次に、時刻T3において、時刻T1と同様の「H」レベルの制御信号CSおよびWTが入力される。これに伴い時刻T1と同様の動作が時刻T3において実行される。また、時刻T2で説明したのと同様の動作が実行される。したがって、クロック信号CLKに同期して連続的に「H」レベルの制御信号CSおよびWTを入力することにより連続的なデータ書込動作いわゆるバースト書込を実行することも可能である。
【0082】
本構成により、電源配線やビット線等の配線抵抗に伴う電圧降下を考慮した上で基準電圧Vref1を調整することにより電圧供給ノードNppに所望の電圧レベルを供給することができる。これに伴い、安定的なデータ書込電流を供給することができ、精度の高いデータ書込動作を実行することができる。
【0083】
なお、実施の形態1の構成と異なりキャパシタの充電電荷のみに基づいてデータ書込電流を選択されたビット線に対して供給する構成ではないため、キャパシタ41をキャパシタCpの容量よりも小容量とするすなわちキャパシタ41の占める面積を小さくした構成とすることも可能である。
【0084】
なお、本構成においては、電圧供給部VC0bおよびVC1bにおいて、接地電圧GNDによりキャパシタCqを充電してノードNqにデータ書込電流が流れる構成としているが、電圧供給部VC0bおよびVC1bにおいて、トランジスタTnを取り除き、接地電圧GNDとノードNqとを直接電気的に結合した構成とすることも可能である。以下の変形例においても同様に適用可能である。
【0085】
(実施の形態2の変形例1)
図11は、本発明の実施の形態2の変形例1に従う電流駆動回路系の概念図である。
【0086】
図11を参照して、本発明の実施の形態2の変形例2に従う電流駆動系回路は、図9に示した実施の形態2の電流駆動回路系と比較して、電流供給部VC0a♯およびVC1a#を電流供給部VCC0aおよびVCC1aに置換した点が異なる。その他の点は同様の構成であるのでその詳細な説明は繰返さない。なお、電流供給部VCC0aおよびVCC1aは、同様の回路構成であるため、ここでは代表的に電流供給部VCC0aの構成について説明する。
【0087】
電流供給部VCC0aは、電流供給部VC0a♯と比較して、電圧供給ノードNppと接地電圧GNDとの間にトランジスタTn1をさらに含む点で異なる。その他の点は図9で説明した電流供給部VC0a#と同様の構成であるのでその説明は繰返さない。
【0088】
トランジスタTn1は、制御信号EN1の入力を受けてターンオンし、電圧供給ノードNppと接地電圧GNDとを電気的に結合する。
【0089】
上記の実施の形態2においては、基準電圧Vref1の入力を受けるVDC回路40を用いて電圧供給ノードNppの電圧レベルを調整することにより安定的なデータ書込電流を供給する構成について説明した。
【0090】
しかしながら、電圧供給ノードNppの電圧レベルが変化した後にVDC回路40が動作し、トランジスタTpを介して電圧供給ノードNppの電圧レベルを調整する。したがって、電圧供給ノードNppの電圧レベルの調整のために所要の調整期間を要する。
【0091】
本発明の実施の形態2の変形例1に従う電流駆動系回路は、実施の形態2で説明した電流駆動系回路よりもさらに高速に安定的なデータ書込電流を供給する構成について説明する。
【0092】
図12のタイミングチャート図を用いて本発明の実施の形態2の変形例1に従うデータ書込動作について説明する。
【0093】
図12を参照して、図10で説明したのと同様にクロック信号CLKに同期して、「H」レベルに設定された制御信号CSおよびWTの入力に応答してコントロール回路5はデータ書込動作を実行する。具体的には、上記と同様の方式に従ってデジット線DLを活性化(「H」レベルに設定)する。
【0094】
本例においてはデジット線DLの活性化とほぼ同様のタイミングで制御信号/ENを「L」レベルに設定する。また、制御信号EN1を「H」レベルに設定する。これに伴い、VDC回路40が活性化される。また、トランジスタTn1が制御信号EN1に応答してトランジスタTn1を介して接地電圧GNDと電圧供給ノードNppとが電気的に結合される。これに伴い、電源電圧VccからトランジスタTpおよびTn1を介して接地電圧GNDへの電流経路が形成される。
【0095】
本構成においては、トランジスタTn1を電源配線およびビット線の配線抵抗と同様の抵抗値を有するトランジスタサイズに設計する。これによりビット線への正規のデータ書込電流とは別に模擬的なダミー電流をトランジスタTn1を介する経路に供給することができる。
【0096】
次に、ダミー電流が安定的に供給されるのとほぼ同様のタイミングである時刻T2aにおいて、制御信号EN1をターンオフする。これにともない、トランジスタTn1を介する電流経路にはダミー電流は流れない。
【0097】
また、時刻T2aと同様のタイミングにおいて、図示しないがデータ入力制御回路125からの書込データWDTに応答してデータコントローラDCTはデータ信号を生成しデータ線対に伝達する。これに伴い、ドライバユニットDU0およびDU1は、上記の図7で説明した動作を実行し、選択されたビット線BLに対してデータ書込電流を供給しようとする。
【0098】
したがって、本構成とすることにより、予めダミー電流を供給することによりVDC回路40で電圧供給ノードNppにおける電源変動を先に調整する。これに伴いビット線BLにすぐにダミー電流とほぼ同様の安定的な正規のデータ書込電流を供給することができ、高速なデータ書込動作を実行することができる。
【0099】
(実施の形態2の変形例2)
上記の実施の形態2の変形例1においては、電流供給部においてダミー電流を正規のデータ書込電流を供給する前に供給することにより、電圧供給ノードNppの電圧レベルを調整してからデータ書込電流を供給することにより、データ書込動作を高速化させる構成について説明した。
【0100】
本発明の実施の形態2の変形例2においては、VDC回路40に対して所望の基準電圧Vref1を供給する構成について説明する。
【0101】
図13は、本発明の実施の形態2の変形例2に従う電流駆動系回路の概念図である。
【0102】
図13を参照して、本発明の実施の形態2の変形例2に従う電流駆動系回路は、実施の形態2の変形例で説明した図10に示す電流駆動系回路と比較して、さらに基準電圧発生回路50を設けた点で異なる。その他の点は図10で説明したのと同様であるのでその説明は繰返さない。
【0103】
基準電圧発生回路50は、基準電流を供給する定電流源53と、トランジスタ51および52と、抵抗Rdm等を含む。定電流源53は、電源電圧Vccの供給を受けてノードNpとの間に設けられる。トランジスタ51および抵抗Rdmおよびトランジスタ52は、ノードNpと接地電圧GNDとの間に直列に接続され、トランジスタ51のゲートは接地電圧GNDと結合される。また、トランジスタ52のゲートは、電源電圧Vccのゲートと電気的に結合される。ここでは一例としてトランジスタ51はPチャンネルMOSトランジスタとする。また、トランジスタ52は、NチャンネルMOSトランジスタとする。
【0104】
ここでトランジスタ51および52は、ビット線に対してデータ書込電流を供給する際に通過するトランジスタ群をダミーとして形成したものである。具体的には、トランジスタ51および52は、トランジスタ30および33もしくはトランジスタ32および31と同様のトランジスタサイズで設計される。また、抵抗Rdmは、データ書込電流経路に介在するビット線等の配線抵抗値をダミーとして設けたものである。なお、抵抗Rdmは、ビット線等の配線抵抗値と等価な抵抗素子を配置しても良いし、ビット線等と同様の長さの信号線を配置した構成としてもよい。その際には、当該信号線をビット線と同じ配線層に形成するとともに、同じ配線幅に設定することにより、ビット線等が有する配線抵抗値と等価な配線抵抗値を有する信号線を設計することができる。
【0105】
したがって、当該基準電圧発生回路50は、定電流源53から供給される基準電流に応じた所望の基準電圧Vref1をノードNpに生成する。すなわち、基準電圧発生回路50において、データ書込電流が流れる電流経路と等価な電流経路を模擬的に形成することにより基準電圧Vref1が電圧供給ノードNppに供給され、基準電流と同様のデータ書込電流を選択されたビット線に供給することができる。これに伴い、基準電流を調整することにより精度の高い基準電圧Vref1を生成することが可能となり、所望のデータ書込電流を供給することができる。
【0106】
本例においては、代表的に電流供給部VCC0aに対応して1つの基準電圧発生回路50を設けた構成について説明したが当該構成は各電流供給部毎に設けることも可能であるし、各電流供給部に対応して共通に設けることも可能である。
【0107】
(実施の形態2の変形例3)
上記の実施の形態2の変形例2においては基準電圧発生回路50を用いて精度の高い基準電圧Vref1を生成して、所望のデータ書込電流を供給する構成について説明した。しかしながら、動作環境(動作温度)においてはメモリセルのデータ書込時におけるデータ書換特性が変化する。
【0108】
本実施の形態2の変形例3においては、メモリセルの動作環境に伴うデータ書換特性の変化に従ってデータ書込電流を調整することが可能な回路構成について説明する。
【0109】
図14は、電流供給部VC0aに供給する基準電圧Vref1を生成する基準電圧発生回路55の回路構成図とビット線BL0に対応して設けられるブロックユニットBU内の周辺回路図である。
【0110】
図14を参照して、本発明の実施の形態2の変形例3に従う基準電圧発生回路55は、定電流発生回路60と、基準電圧Vref1を生成する基準電圧発生ユニット50♯とを含む。
【0111】
定電流発生回路60は、トランジスタ61〜65を含む。トランジスタ61は、電源電圧Vccと電気的に結合されるノードN1と出力ノードN2との間に配置され、そのゲートはノードN2と電気的に結合される。トランジスタ62および63は、ノードN2と接地電圧GNDとの間に配置され、そのゲートはそれぞれノードN3と電気的に結合される。トランジスタ64は、トランジスタ62とカレントミラー回路を構成するようにノードN3と接地電圧GNDとの間に配置され、そのゲートはノードN3と電気的に結合される。トランジスタ65は、トランジスタ61とカレントミラー回路を構成するように電源電圧Vccの供給を受けるノードN1とノードN3との間に配置され、そのゲートはノードN1と電気的に結合される。この定電流発生回路60は、動作環境に応じて各トランジスタを流れる通過電流を調整する。この定電流発生回路60を通過する電流量Ipは次式で表される。なお、トランジスタ61,65は、一例としてPチャンネルMOSトランジスタとする。トランジスタ62〜64は、一例としてNチャンネルMOSトランジスタとする。
【0112】
【数1】
【0113】
ここで、k:ボルツマン定数、T:絶対温度、q:電荷量、R1:トランジスタ63のオン抵抗、W1〜W4:トランジスタ64,62,61,65のトランジスタサイズを指し示すものとする。
【0114】
ここで、トランジスタ63のオン抵抗R1は、温度依存性を有し、高い動作温度においては抵抗R1の値が上昇する。これに伴い、電流量Ipが減少する。一方、低い動作温度においては抵抗R1の値が減少する。これに伴い、電流量Ipは増加する。なお、トランジスタ63は温度依存性の高いポリシリコン材料等により設計することができる。
【0115】
基準電圧発生ユニット50♯は、チューニング回路100と、チューニングユニットTUと、トランジスタ51および52と抵抗Rdmとを含む。基準電圧発生ユニット50♯は、基準電圧発生回路50と比較して、チューニングユニットTUとチューニング回路100をさらに設けた点で異なる。その他の点は同様の構成であるのでその詳細な説明は繰返さない。
【0116】
チューニングユニットTUは、電源電圧VccとノードNpとの間にトランジスタPTを並列にP個設けたトランジスタ群と、チューニング回路100からのデコード信号に応じてオンするトランジスタNTと直列に接続されるとともに、電源電圧VccとノードNpとの間にトランジスタPTを並列にQ個設けたトランジスタ群とを有する。トランジスタPTは、定電流発生回路60のトランジスタ61と同じトランジスタサイズである。したがって、P個のトランジスタPTがターンオンするためP倍の電流量Ipが出力ノードNpに供給される。このP個のトランジスタPTは出力ノードNpに供給される電流量に応じて自由に設計可能である。また、コントロール回路5からの指示信号に応答してチューニング回路100においてデコード信号が生成される。このデコード信号に応答してトランジスタNTがオンする。したがって、コントロール回路5からの指示信号に応答して出力ノードNpに供給する電流についてさらに微調整が可能である。このQ個のトランジスタPTに関しても出力ノードNpに供給される電流量に応じて自由に設計可能である。
【0117】
図15は、常温動作時(室温時)でのアステロイド特性線が低温動作時に遷移する場合を説明する概念図である。
【0118】
図15を参照して、本図において示されるように低温動作時においてはアステロイド特性線が中心から遠ざかる方向に遷移する。したがって低温動作時でのデータ書込時においてはデータ書込電流を常温動作時よりも増加させる必要がある。したがって、本構成の定電流生成回路を用いることにより、低温動作時において、基準電流を増加させることができ、本発明の実施の形態2の変形例3に従う基準電圧発生回路は、動作環境に応じた基準電圧を生成し、安定的なデータ書込電流を供給することができる。
【0119】
図16は、常温動作時でのアステロイド特性線が高温動作時に遷移する場合を説明する概念図である。
【0120】
図16を参照して、本図において示されるように高温動作時においてはアステロイド特性線は中心に近づく方向に遷移する。したがって高温動作時でのデータ書込時においては、データ書込電流を常温動作時よりも減少させても十分にデータを書き換えることが可能である。
【0121】
したがって、本構成の定電流生成回路を用いることにより、高温動作時において、基準電流を減少させることができ、本発明の実施の形態2の変形例3に従う基準電圧発生回路は、動作環境に応じた基準電圧を生成し、安定的なデータ書込電流を供給することができる。また、高温動作時での消費電力を低減することも可能である。
【0122】
なお、正規のデータ書込電流の1/L(L:自然数)の基準電流を基準電圧発生ユニット50#に供給することにより消費電力を低減することも可能である。
【0123】
具体的には、チューニングユニットTUにおいて、トランジスタPTの個数に基づいて、基準電流の電流量を正規のデータ書込電流の1/Lに調整するとともに、抵抗Rdmの抵抗値をL倍にする。また、トランジスタ51および52のトランジスタサイズをトランジスタ30および33もしくは32および31の1/L倍に設定する。
【0124】
これに伴い、所望の基準電圧Vref1を生成するとともに、基準電圧発生ユニット50#に供給される基準電流を低減して、消費電力を削減することができる。
【0125】
(実施の形態3)
上記の実施の形態1および2においては、ビット線BLに所望のデータ書込電流を供給する構成について説明してきた。
【0126】
本実施の形態3においては、データ書込電流が供給されるデジット線DLを駆動するデジット線ドライバDVの構成について説明する。
【0127】
図17は、本発明の実施の形態1の変形例に従うデジット線ドライバDVの回路構成図である。
【0128】
デジット線ドライバDVは、上述したようにデータ書込時にデジット線ドライバ帯DDBに伝達される行デコーダ21からのデコード信号Rdに応答して選択的にデータ書込電流を供給する。
【0129】
図17を参照して、デジット線ドライバDVは、トランジスタ46,47と、キャパシタ45とを含む。なお、一例としてトランジスタ47は、PチャンネルMOSトランジスタとする。また、トランジスタ46は、NチャンネルMOSトランジスタとする。
【0130】
トランジスタ46は、デジット線DLと電圧供給ノードNrとの間に配置され、そのゲートはデコード信号Rdの入力を受ける。キャパシタ45は、電圧供給ノードNrと接地電圧GNDとの間に配置される。また、トランジスタ47は、電圧供給ノードNrと電源電圧Vccとの間に配置され、そのゲートは制御信号/PCの入力を受ける。
【0131】
本発明の実施の形態3においては、実施の形態1と同様にデータ書込前においては、コントロール回路5から指示に応答して制御信号/PC(「L」レベル)を設定する。これに応答して、キャパシタ45に充電する。また、データ書込時に制御信号/PC(「H」レベル)に応答してトランジスタ47をターンオフする。また、トランジスタ46にデコード信号Rdを入力することにより、キャパシタ45に充電した充電電荷により、デジット線DLにデータ書込電流を供給する。なお、データ書込時においては、上述したように制御信号WEは、「H」レベルに設定されているものとする。以下においても同様である。
【0132】
これに伴い、実施の形態1で説明したのと同様にデータ書込時に電圧供給ノードNrの急激な電圧変動を防止し、所望のデータ書込電流をデジット線DLに供給するとともに、高速なデータ書込動作を実行することができる。
【0133】
(実施の形態3の変形例1)
本発明の実施の形態3の変形例1においては、データ書込電流が供給されるデジット線DLを駆動するデジット線ドライバDV#の構成について説明する。
【0134】
図18は、本発明の実施の形態3の変形例1に従うデジット線ドライバDV#の回路構成図である。
【0135】
図18を参照して、本発明の実施の形態3の変形例1に従うデジット線ドライバDV#は、トランジスタ42,46と、VDC回路41aと、キャパシタ48とを含む。なお、一例としてトランジスタ42は、PチャンネルMOSトランジスタとするまた、トランジスタ46は、NチャンネルMOSトランジスタとする。なお、キャパシタ48は、いわゆる安定化容量として設けられる。
【0136】
VDC回路41aは、制御信号/EN(「L」レベル)の入力を受けて活性化され、基準電圧Vref2と電圧供給ノードNdからの供給電圧を受けてトランジスタ42のゲートに電圧信号を出力する。トランジスタ42は、電源電圧Vccと電圧供給ノードNdとの間に配置され、そのゲートはVDC回路40の出力信号の入力を受ける。トランジスタ46は、電圧供給ノードNdとデジット線DLとの間に配置され、そのゲートはデコード信号Rdの入力を受ける。キャパシタ48は、ノードNdと接地電圧GNDとの間に設けられる。
【0137】
VDC回路41aは、電圧供給ノードNdの電圧レベルを基準電圧Vref2の電圧レベルと等しくするようにトランジスタ42に出力する電圧信号を調整する。これに伴い、基準電圧Vref2の電圧レベルを調整することにより、デジット線の配線抵抗に伴う電圧供給ノードNdの電圧降下を調整することができる。また、キャパシタ48により電圧供給ノードNdの急激な電圧変動を調整することができる。
【0138】
本構成とすることにより、ノードNdの電圧変動を抑制するるとともに、デジット線の配線抵抗に伴う電圧降下等を考慮して基準電圧Vref2を調整することができ、所望のデータ書込電流をデジット線DLに供給し、高速なデータ書込動作を実行することができる。
【0139】
なお、実施の形態3の構成と異なりキャパシタの充電電荷のみに基づいてデータ書込電流を選択されたデジット線に対して供給する構成ではないため、キャパシタ48をキャパシタ45の容量よりも小容量とするすなわちキャパシタ48の占める面積を小さくした構成とすることも可能である。
【0140】
(実施の形態3の変形例2)
本発明の実施の形態3の変形例2においては、データ書込電流が供給されるデジット線DLを駆動するデジット線ドライバDV#aの構成について説明する。
【0141】
図19は、本発明の実施の形態3の変形例2に従うデジット線ドライバDV#aの回路構成図である。
【0142】
図19を参照して、本発明の実施の形態3の変形例2に従うデジット線ドライバDV#aは、実施の形態3の変形例1に従うデジット線ドライバDV#と比較して、トランジスタ43をさらに含む。その他の構成は、図18で説明した実施の形態3の変形例1に従うデジット線ドライバDV#と同様の構成であるのでその詳細な説明は繰り返さない。なお、一例としてトランジスタ43は、NチャンネルMOSトランジスタとする。
【0143】
デジット線ドライバDV#aは、データ書込電流をデジット線DLに供給する前に、制御信号EN2を「H」レベルに設定する。これに伴い電源電圧Vccからトランジスタ42および43を介して接地電圧GNDへの電流経路が形成される。すなわち、選択されたデジット線に流す正規のデータ書込電流を供給する前にダミー電流を流す。ここで、トランジスタ43を電源配線およびデジット線の配線抵抗と同様の抵抗値を有するトランジスタサイズに設計する。
【0144】
次に、ダミー電流が安定的に供給されるのと同様のタイミングにおいて、制御信号TN2を「L」レベルに設定し、ダミー電流の経路を遮断する。また、同様のタイミングにデコード信号Rd(「H」レベル)を入力する。
【0145】
これに伴い、デジット線DLに対して供給する正規のデータ書込電流を流す前に、ダミー電流を供給し、VDC回路41aにおいて、電圧供給ノードNdの電圧レベルを調整する。これにより、ノードNdにおける電圧変動を先に調整することができるため上記の実施の形態3の変形例1のデジット線ドライバDV#よりも高速かつ、安定したデータ書込電流を供給することができる。
【0146】
(実施の形態3の変形例3)
上記の実施の形態3の変形例2においては、デジット線ドライバDV#aにおいてダミー電流を正規のデータ書込電流を供給する前に供給することにより、電圧供給ノードNdの電圧レベルを調整してから正規のデータ書込電流を供給することにより、データ書込動作を高速化させる構成について説明した。
【0147】
本発明の実施の形態3の変形例3においては、VDC回路41aに対して所望の基準電圧Vref2を供給する構成について説明する。
【0148】
図20は、デジット線ドライバDV#aに対して設けられる基準電圧発生回路55の概念図である。
【0149】
図20を参照して、基準電圧発生回路55は、基準電流を供給する定電流源57と、トランジスタ56および58と、抵抗Rdlとを含む。定電流源57は、電源電圧Vccの供給を受けて出力ノードNpdとの間に設けられる。トランジスタ58および抵抗Rdlおよびトランジスタ56は、出力ノードNpdと接地電圧GNDとの間に直列に接続され、トランジスタ58のゲートは、電源電圧Vccと電気的に結合される。また、トランジスタ56のゲートは、電源電圧Vccと電気的に結合される。ここでは一例としてトランジスタ56および58は、NチャンネルMOSトランジスタとする。
【0150】
ここでトランジスタ56および58は、デジット線に対してデータ書込電流を供給する際に通過するトランジスタ群をダミーとして形成したものである。具体的には、トランジスタ56および58は、トランジスタ46およびTdと同様のトランジスタサイズで設計される。また、抵抗Rdlは、データ書込電流経路に介在するデジット線等の配線抵抗値をダミーとして設けたものである。なお、抵抗Rdlは、デジット線等の配線抵抗値と等価な抵抗素子を配置しても良いし、デジット線等と同様の長さの信号線を配置した構成としてもよい。その際には、当該信号線をデジット線と同じ配線層に形成するとともに、同じ配線幅に設定することにより、デジット線等が有する配線抵抗値と等価な配線抵抗値を有する信号線を設計することができる。
【0151】
したがって、当該基準電圧発生回路55は、定電流源57から供給される基準電流に応じた所望の基準電圧Vref2を出力ノードNpdに生成する。すなわち、基準電圧発生回路55において、データ書込電流が流れる電流経路と等価な電流経路を模擬的に形成することにより基準電圧Vref2が出力ノードNpdに供給され、基準電流と同様のデータ書込電流を選択されたビット線に供給することができる。これに伴い、基準電流を調整することにより精度の高い基準電圧Vref2を生成することが可能となり、所望のデータ書込電流を供給することができる。
【0152】
本例においては、デジット線ドライバDV#aに対応して1つの基準電圧発生回路50を設けた構成について説明したが当該構成は各デジット線ドライバDV#に対応して共通に設けることも可能である。
【0153】
(実施の形態3の変形例4)
上記の実施の形態3の変形例3においては基準電圧発生回路55を用いて精度の高い基準電圧Vref2を生成して、所望のデータ書込電流を供給する構成について説明した。しかしながら、動作環境(動作温度)においてはメモリセルのデータ書込時におけるデータ書換特性が変化する。
【0154】
本実施の形態3の変形例3においては、メモリセルの動作環境に伴うデータ書換特性の変化に従ってデータ書込電流を調整することが可能な回路構成について説明する。
【0155】
図21は、デジット線ドライバDV#aに対して供給する基準電圧Vref2を生成する基準電圧発生回路55と置換可能な基準電圧発生回路80の回路構成図である。
【0156】
図21を参照して、基準電圧発生回路80は、定電流発生回路60と、基準電圧Vref2を生成する基準電圧発生ユニット70とを含む。
【0157】
定電流発生回路60は、図14で示したのと同様の回路構成であるのでその詳細な説明は繰り返さない。基準電圧発生ユニット70は、基準電圧発生回路55と比較して、定電流源57と置換するチューニングユニットTU#を設けるともに、チューニング回路110をさらに設けた点で異なる。その他の点は同様の構成であるのでその詳細な説明は繰返さない。
【0158】
チューニングユニットTU#は、電源電圧VccとノードNpdとの間にトランジスタPTTを並列にS個設けたトランジスタ群と、チューニング回路110からのデコード信号に応じてオンするトランジスタNTTと直列に接続されるとともに、電源電圧VccとノードNpdとの間にトランジスタPTTを並列にT個設けたトランジスタ群とを有する。トランジスタPTTは、定電流発生回路60のトランジスタ61と同じトランジスタサイズである。したがって、上記で説明したのと同様にP個のトランジスタPTTがターンオンするためS倍の電流量Ipが出力ノードNpに供給される。このS個のトランジスタPTTは出力ノードNpdに供給される電流量に応じて自由に設計可能である。また、コントロール回路5からの指示信号に応答してチューニング回路110においてデコード信号が生成される。このデコード信号に応答してトランジスタNTTがオンする。したがって、コントロール回路5からの指示信号に応答して出力ノードNpdに供給する電流についてさらに微調整が可能である。このT個のトランジスタPTTに関しても出力ノードNpdに供給される電流量に応じて自由に設計可能である。これに伴い、上記において説明したように常温動作時(室温時)から低温動作時あるいは高温動作時において、動作環境に応じた基準電圧を生成し、安定的なデータ書込電流を供給することができる。
【0159】
なお、正規のデータ書込電流の1/M(M:自然数)の基準電流を基準電圧発生ユニット70に供給することにより消費電力を低減することも可能である。
【0160】
具体的には、チューニングユニットTU#において、トランジスタPTTの個数に基づいて、基準電流の電流量を調整するとともに、抵抗Rdlの抵抗値をL倍にする。また、トランジスタ58および56のトランジスタサイズをトランジスタ46およびTdの1/L倍に設定する。これに伴い、所望の基準電圧Vref2を生成するとともに、基準電圧発生ユニット70に供給される基準電流を低減して、消費電力を削減することができる。
【0161】
(実施の形態4)
上記の実施の形態1〜3においては、デジット線およびビット線に対して所望のデータ書込電流を供給する構成について説明してきた。
【0162】
本実施の形態4においては、選択されたビット線の配置に伴う電源配線のインピーダンスのばらつきを抑制する構成について説明する。
【0163】
図22は、ビット線にデータ書込電流を流す場合における選択されたビット線の配置に伴う電源配線のインピーダンスのばらつきを説明する概念図である。
【0164】
図22を参照して、ここでは、ブロックユニットBUにおいて、電流供給部VC0aおよびVC1bを用いてビット線BLにデータ書込電流が供給されている。
【0165】
電流供給部VC0aと接続される電源配線に着目すると、最近点に配置されたビット線と最遠点に配置されたビット線では電源配線の抵抗成分すなわちインピーダンスが大きく異なる。これに伴い、最近点に配置されたビット線BLに供給されるデータ書込電流と最遠点に配置されたビット線BLに供給されるデータ書込電流とでは電流量にばらつきが生じる。これに伴い、最遠点に配置されたビット線に対して所望のデータ書込電流を供給することができなくなるおそれがあり、最近点のビット線と比較して、データ書込動作が著しく遅くなる可能性がある。
【0166】
図23は、本発明の実施の形態4に従うライトドライバ帯WDBBの回路構成図である。
【0167】
図23(a)を参照して、ライトドライバ帯WDBBは、電源電圧Vccを供給する電源配線の一端側と他端側それぞれに電流供給部を設ける。また、接地電圧GNDを供給する電源配線の一端側と他端側それぞれに電流供給部を設ける。
【0168】
具体的には、電源電圧Vccを供給する電源配線の一端側に電流供給部VC0aを設け、他端側に電流供給部VC0aaを設ける。
【0169】
電流供給部VC0aaは、トランジスタTp#と、キャパシタCp#とを含む。トランジスタTp#およびキャパシタCp#は、トランジスタTpおよびキャパシタCpと同様のものであり、回路の接続関係および動作についても電流供給部VC0aと同様であるのでその説明は繰り返さない。
【0170】
また、接地電圧GNDを供給する電源配線の一端側および他端側それぞれに電流供給部を設ける。
【0171】
具体的には、接地電圧GNDを供給する電源配線の一端側に電流供給部VC0bを設け、他端側に電流供給部VC0bbを設ける。
【0172】
電流供給部VC0bbは、トランジスタTn#と、キャパシタCq#とを含む。トランジスタTn#およびキャパシタCq#は、トランジスタTnおよびキャパシタCqと同様のものであり、回路の接続関係および動作についても電流供給部VC0bと同様であるのでその説明は繰り返さない。
【0173】
図23(b)は、電流供給部VC0aおよび電流供給部VC0bbに近いビット線BLが選択された場合を示す図である。この場合においては、電流供給部VC0aの電圧駆動力の方が電流供給部VC0aaよりも大きくなる。また、電流供給部VC0bbの電圧駆動力の方がVC0bよりも大きくなる。
【0174】
図23(c)は、電流供給部VC0aおよび電流供給部VC0bbに遠いビット線BLが選択された場合を示す図である。この場合においては、電流供給部VC0aaの電圧駆動力の方が電流供給部VC0aよりも大きくなる。また、電流供給部VC0bの電圧駆動力の方がVC0bbよりも大きくなる。
【0175】
したがって、ビット線BLと接続される電源配線の最遠点と最近点との差が本構成にすることにより抑制されることになる。
【0176】
これに伴い、データ書込電流の供給量のばらつきを抑制し、高速なデータ書込動作を実行することができる。
【0177】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0178】
【発明の効果】
この発明は以上説明したように、複数のブロックユニットにそれぞれ対応して複数の電流供給部が設けられるため、独立した電源電圧に基づいてデータ書込電流を供給することができるため電源配線の配線抵抗を抑制し、安定したデータ書込電流を供給することができ、精度の高いデータ書込動作を実行することができる。
【0179】
また、電流供給ノードへデータ書込時前に所定電流を供給する制御回路を設ける。これにより、データ書込開始時直後からデータ書込電流を供給することが可能となり、高速なデータ書込を実行することができる。
【0180】
また、書込電流線の電圧レベルを基準電圧の電圧レベルに調整する電圧調整回路と、基準電圧を生成する基準電圧生成回路とを設ける。基準電圧生成回路は、データ書込電流の電流経路と同様の電流経路を形成する電流経路生成部を含む。基準電圧は電流経路生成部に基準電流を供給することにより生成されるため、基準電流の値を調整することにより書込電流線の電圧レベルを調整し、所望のデータ書込電流を供給することができる。これに伴い、精度の高いデータ書込動作を実行することができる。
【0181】
また、第1の電圧を供給するための第1の電源線と、第2の電圧を供給するための第2の電源線とを設け、第1の電源線の一端および他端側の両側に第1の電圧が接続され、第2の電源線の一端および他端側の両側に第2の電圧が接続される。これに伴い、ビット線と電源線との接続点と電源線の端部との距離を短くすることが可能である。したがって、ビット線に所望のデータ書込電流を供給することができ精度の高いデータ読出動作を実行することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に従う不揮発性記憶装置の代表例として示されるMRAMデバイス1の全体構成を示す概略ブロック図である。
【図2】磁気トンネル接合部を有するMTJメモリセルMCの構成を示す概略図である。
【図3】MTJメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図4】MTJメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図5】本発明の実施の形態1に従うデータ書込電流を供給する回路帯の概念図である。
【図6】分割したブロックユニットBUと、周辺領域に設けられるライトドライバ帯WDB0およびWDB1の構成を示す図である。
【図7】ドライバユニットDU0およびDU1の通常時およびデータ書込時の動作を詳細に説明する概念図である。
【図8】本実施の形態1に従うデータ書込動作について説明するタイミングチャート図である。
【図9】本発明の実施の形態2に従う電流駆動系回路の概念図である。
【図10】本発明の実施の形態2に従うデータ書込動作について説明するタイミングチャート図である。
【図11】本発明の実施の形態2の変形例1に従う電流駆動回路系の概念図である。
【図12】本発明の実施の形態2の変形例1に従うデータ書込動作について説明するタイミングチャート図である。
【図13】本発明の実施の形態2の変形例2に従う電流駆動系回路の概念図である。
【図14】電流供給部VC0aに供給する基準電圧Vref1を生成する基準電圧発生回路55の回路構成図とブロックユニットBUの周辺回路図である。
【図15】常温動作時(室温時)でのアステロイド特性線が低温動作時に遷移する場合を説明する概念図である。
【図16】常温動作時でのアステロイド特性線が高温動作時に遷移する場合を説明する概念図である。
【図17】本発明の実施の形態1の変形例に従うデジット線ドライバDVの回路構成図である。
【図18】本発明の実施の形態3の変形例1に従うデジット線ドライバDV#の回路構成図である。
【図19】本発明の実施の形態3の変形例2に従うデジット線ドライバDV#aの回路構成図である。
【図20】デジット線ドライバDV#aに対して設けられる基準電圧発生回路55の概念図である。
【図21】デジット線ドライバDV#aに対して供給する基準電圧Vref2を生成する基準電圧発生回路55と置換可能な基準電圧発生回路80の回路構成図である。
【図22】ビット線にデータ書込電流を流す場合の電源配線のインピーダンスを説明する概念図である。
【図23】本発明の実施の形態4に従うライトドライバ帯WDBBの回路構成図である。
【符号の説明】
1 MRAMデバイス、5 コントロール回路、10 入出力制御回路、15,16 書込読出制御回路、20 行選択回路、21 行デコーダ、25 データ入力制御回路、WDB0,WDB1 ライトドライバ帯、DDB デジット線ドライバ帯、BU ブロックユニット。
Claims (9)
- 各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含むメモリアレイを備え、
前記メモリアレイは、データ書込時に並列に書込まれる複数ビットのうちの一部ビットずつについて書込まれる複数のブロックユニットに分割され、
前記複数のブロックユニットにそれぞれ対応して設けられ、各々が前記データ書込電流を供給するための複数の電流供給部をさらに備える、不揮発性記憶装置。 - 前記データ書込時に対応するブロックユニット内のデータ書込対象として選択された選択メモリセルに対して前記データ書込電流を供給するための少なくとも1本の書込電流線をさらに備え、
各前記電流供給部は、
前記データ書込時において、前記書込電流線の一端側と電気的に結合されて、第1の電圧を供給する第1の電源線と、
前記データ書込時において、前記書込電流線の他端側と電気的に結合されて、第2の電圧を供給する第2の電源線とを含む、請求項1記載の不揮発性記憶装置。 - 各前記電流供給部は、前記第1および第2の電源線の少なくとも一方に対応して電気的に結合される容量を含む、請求項2記載の不揮発性記憶装置。
- 各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含むメモリアレイと、
前記複数のメモリセルのうちの選択された選択メモリセルに対してデータ書込電流を供給する書込電流線と、
前記書込電流線に対応して設けられ、データ書込時に活性化されて前記データ書込電流を電流供給ノードへ供給する電流供給回路と、
データ書込前に前記電流供給回路から電流供給ノードに対して所定電流を流すための制御回路とを備える、不揮発性記憶装置。 - 前記所定電流と前記データ書込電流とは、同じ値に設定される、請求項4記載の不揮発性記憶装置。
- 各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する複数のメモリセルを含むメモリアレイと、
前記複数のメモリセルのうちの選択された選択メモリセルに対してデータ書込電流を供給する書込電流線と、
前記書込電流線に対応して設けられ、データ書込時に活性化されて前記データ書込電流を供給するための電流供給回路とを備え、
前記電流供給回路は、基準電圧の入力を受けるとともに、前記データ書込時に電気的に結合される前記書込電流線の電圧レベルを前記基準電圧の電圧レベルに調整する電圧調整回路を含み、
前記基準電圧を生成するための基準電圧生成回路をさらに備え、
前記基準電圧生成回路は、
前記書込電流線に流れる前記データ書込電流の電流経路と同様の電流経路を形成する電流経路生成部と、
前記電流経路生成部に基準電流を供給する定電流供給部とを含み、
前記基準電圧は、前記定電流供給部と前記電流経路生成部との間に設けられる出力ノードから供給される、不揮発性記憶装置。 - 前記基準電流と前記電流経路生成部の負荷抵抗との積は、前記データ書込電流と前記書込電流線の負荷抵抗との積と同じ値に設定される、請求項6記載の不揮発性記憶装置。
- 前記定電流供給部は、温度変化に応じて前記基準電流の電流量を調整するための電流調整回路を含む、請求項6記載の不揮発性記憶装置。
- 各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含むメモリアレイと、
メモリセル列にそれぞれ対応して設けられる複数のビット線と、
前記複数のビット線の一端側に対応して共通に設けられ、データ書込時に前記複数のビット線のうちの少なくとも1本のビット線と電気的に結合されて第1の電圧を供給するための第1の電源線と、
前記複数のビット線の他端側に対応して共通に設けられ、前記データ書込時に前記複数のビット線のうちの前記少なくとも1本のビット線と電気的に結合されて第2の電圧を供給するための第2の電源線と、
前記第1の電源線の両端の各々に対応して設けられ、前記第1の電圧を供給する第1の電圧供給部と、
前記第2の電源線の両端の各々に対応して設けられ、前記第2の電圧を供給する第2の電圧供給部とを備える、不揮発性記憶装置。
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