JP2003271260A - Computer system and its operation control system - Google Patents
Computer system and its operation control systemInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、例えばパーソナ
ルコンピュータ等のコンピュータシステムに関し、特に
システム内のストップクロック機能を使用した省エネル
ギーモードを実現したコンピュータシステム及びその動
作制御方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a computer system such as a personal computer, and more particularly to a computer system realizing an energy saving mode using a stop clock function in the system and an operation control method thereof.
【0002】[0002]
【従来の技術】近年、携行が容易でバッテリにより動作
可能なノートブックタイプまたはラップトップタイプの
ポータブルパーソナルコンピュータが種々開発されてい
る。この種のコンピュータにおいては、バッテリによる
駆動時間をできるだけ長くするため、種々の電力節約の
ための工夫が成されている。2. Description of the Related Art In recent years, various notebook-type or laptop-type portable personal computers which are easy to carry and can be operated by a battery have been developed. In this type of computer, various measures have been taken to save power in order to make the battery drive time as long as possible.
【0003】例えば、CPUの消費電力を少なくするた
めに、CPUの動作速度を遅くして、CPUの消費電流
を減らす工夫が成されている。一方、CPU(cent
ral processing unit)は年々高速化
されている。例えば米国インテル社の80286から8
0386、80486、Pentium,…と高速化を
続け、CPU内部クロックの高速化、CPUバス幅の拡
張が成されている。For example, in order to reduce the power consumption of the CPU, measures have been taken to slow down the operating speed of the CPU and reduce the current consumption of the CPU. On the other hand, CPU (cent
Ral processing unit) is getting faster year by year. For example, Intel Corporation 80286-8
0386, 80486, Pentium, ... Continued to be speeded up, the CPU internal clock speeded up, and the CPU bus width expanded.
【0004】ところで、例えば上記Pentinumを
CPUとしてノートブック型等のポータブルコンピュー
タに実装する場合、消費電力が大きいため発熱をいかに
抑えるかという問題がある。CPUの消費電流は入力ク
ロックにほぼ比例するので、ロースピード(クロックを
落として)で動かしてやれば、消費電流が減少し、結果
として発熱を抑えることができる。基本的にはCPUが
もつストップクロック機能を使用して、CPU温度が上
昇したらクロックを低速にするというように、クロック
の切り替えを行うことが考えらる。By the way, for example, when the above Pentium is mounted as a CPU in a portable computer such as a notebook computer, there is a problem of how to suppress heat generation because the power consumption is large. Since the current consumption of the CPU is almost proportional to the input clock, if the CPU is operated at a low speed (the clock is dropped), the current consumption will be reduced, and as a result, heat generation can be suppressed. Basically, it is conceivable to use the stop clock function of the CPU to switch the clock so that the clock is slowed down when the CPU temperature rises.
【0005】ストップクロック機能はCPUへの内部ク
ロックを停止することによりCPUの消費電力を制御す
る割り込み機構(STPCLK#信号)であり、例えば
上記インテル社の80486やPentium等が持つ
機能である。上記低電力状態はストップグラントステー
ト(Stop Grant state)と呼ばれてい
る。さらに、このSTPCLK#割り込みはある範囲内
で入力周波数を変化させたり、CLK入力周波数を完全
に停止させることが可能である。CLK入力が完全に停
止した場合には、CPUはストップクロックステート
(Stop Clock state)、すなわち最も低
い電力状態にすることが可能である。The stop clock function is an interrupt mechanism (STPCLK # signal) for controlling the power consumption of the CPU by stopping the internal clock to the CPU, and is a function possessed by, for example, the Intel 80486 or Pentium. The low power state is called a stop grant state. Further, the STPCLK # interrupt can change the input frequency within a certain range or completely stop the CLK input frequency. When the CLK input is completely stopped, the CPU can be in the stop clock state, that is, the lowest power state.
【0006】しかし、ストップクロック機能を使用した
クロック切り替えでは、クロック切り替え後1msの間
はCPUが正常に動作しないので、ダイナミックに切り
替えができないという制約がある。However, in the clock switching using the stop clock function, since the CPU does not operate normally for 1 ms after the clock switching, there is a restriction that the switching cannot be performed dynamically.
【0007】また、従来、リフレッシュサイクル(IS
Aバスリフレッシュサイクルと呼ぶこともある)を実行
する場合、CPUのクロックを切り替える場合と、リフ
レッシュサイクルを長くして見かけ上CPU速度を遅く
するという2つの方法があった。従来のリフレッシュサ
イクルの実行は、CPUがこの間アクセスしないように
CPUを止めて行っていた。すなわち、図16に示すよ
うにHOLD信号をだして15μSに1回リフレッシュ
動作を行っていた。HOLD信号がでると、CPUは完
全に動作を停止する。このリフレッシュサイクルを延ば
して同図波線に示すごとく引き延ばし、例えばリフレッ
シュサイクルを例えば7μSにしたとすると、見かけ上
CPUは1/2のスピードで動作しているように見え
る。ただし、CPUはプログラムを実行しないだけで、
CPUの消費電流は変わらない。この場合、ユーザが例
えばセットアップメニューでCPUの動作速度をHIG
HからLOWに切り替えた場合、上述したようなリフレ
ッシュサイクルの引き延ばしによりCPUの動作速度を
見かけ上遅くしていた。しかしながら、上述したよう
に、このHOLDの期間、CPUの消費電流は変わらな
い。したがって、見かけ上、CPUの動作速度を遅くし
たとしても、動作時間は変わらず、バッテリの駆動時間
を長くすることには寄与しない。In addition, conventionally, the refresh cycle (IS
There are two methods of executing the A bus refresh cycle) and switching the CPU clock, and lengthening the refresh cycle to apparently reduce the CPU speed. The conventional refresh cycle is executed by stopping the CPU so that the CPU does not access during this period. That is, as shown in FIG. 16, the HOLD signal is issued and the refresh operation is performed once every 15 μS. When the HOLD signal is output, the CPU stops operating completely. If this refresh cycle is extended and extended as shown by the broken line in the figure, and the refresh cycle is set to, for example, 7 μS, the CPU apparently appears to operate at ½ speed. However, the CPU does not execute the program,
The current consumption of the CPU does not change. In this case, the user can set the operating speed of the CPU to HIG in
When switching from H to LOW, the operation speed of the CPU is apparently slowed by the extension of the refresh cycle as described above. However, as described above, the current consumption of the CPU does not change during this HOLD period. Therefore, even if the operating speed of the CPU is apparently slowed down, the operating time does not change, and it does not contribute to prolonging the driving time of the battery.
【0008】ところで、システム仕様として、CPUハ
イスピード/ロースピードという設定機能を有したコン
ピュータシステムがある。従来、このようなコンピュー
タシステムでは上述したような問題があるため、実際に
はクロックの切り替えを行っておらず、リフレッシュ時
のホールドサイクルを延長して見かけ上の動作スピード
を遅くしているにすぎない。すなわち、図15に示すよ
うにマイクロプロセッサは低速化せずに、リフレッシュ
ホールドタイムをスローダウンタイマにより延長して、
マイクロプロセッサを通常よりも長くホールドしてい
る。プロセッサはプログラムのフェッチおよび実行がで
きないので見かけ上低速に見える。By the way, as a system specification, there is a computer system having a setting function of CPU high speed / low speed. Conventionally, such a computer system has the above-mentioned problems, so that the clocks are not actually switched, and only the hold cycle at the time of refresh is extended to slow the apparent operation speed. Absent. That is, as shown in FIG. 15, the microprocessor does not slow down, but the refresh hold time is extended by the slowdown timer.
Holds the microprocessor longer than normal. The processor appears to be slow because it cannot fetch and execute the program.
【0009】この場合、CPUをロースピードにしたと
してもCPUの消費電流は変わらないという不都合を生
じる。このため、見かけ上のスピードを落とすととも
に、消費電流も低減されることが望まれている。また、
このロースピードモード時にホールドサイクルの代わり
にストップクロック機能を使用してリフレッシュサイク
ルを行うことが望まれている。In this case, the current consumption of the CPU does not change even if the CPU is operated at low speed. Therefore, it is desired that the apparent speed is reduced and the current consumption is also reduced. Also,
In this low speed mode, it is desired to perform the refresh cycle by using the stop clock function instead of the hold cycle.
【0010】[0010]
【発明が解決しようとする課題】この発明はこのような
点に鑑みてなされたもので、ストップクロック機能を使
用して効率良く消費電流を低減することができるコンピ
ュータシステム及びその動作制御方法を提供することで
ある。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and provides a computer system and its operation control method capable of efficiently reducing current consumption by using a stop clock function. It is to be.
【0011】[0011]
【課題を解決するための手段】上記した課題を解決し目
的を達成するために、本発明は以下に示す手段を用いて
いる。In order to solve the above problems and achieve the object, the present invention uses the following means.
【0012】本発明のコンピュータシステムは、内部ク
ロックの停止指示を示す指示信号及び割り込み処理の指
示を示す割り込み信号を受信可能なCPUと、前記CP
Uへ前記指示信号をアサートする手段と、 システムイ
ベントが発生した場合、前記割り込み信号を発生する割
り込み手段と、前記指示信号が前記CPUへアサートさ
れている間に前記割り込み手段により割り込み信号が発
生された場合、前記割り込み信号を保持し、前記指示信
号のアサートが解除された後に前記割り込み信号を前記
CPUへアサートする手段とを具備する。The computer system of the present invention includes a CPU capable of receiving an instruction signal indicating an instruction to stop the internal clock and an interrupt signal indicating an instruction for interrupt processing, and the CP.
A means for asserting the instruction signal to U, an interrupt means for generating the interrupt signal when a system event occurs, and an interrupt signal generated by the interrupt means while the instruction signal is asserted to the CPU. In this case, the interrupt signal is held, and the interrupt signal is asserted to the CPU after the instruction signal is deasserted.
【0013】本発明のコンピュータシステムはストップ
クロック機能を使用して効率良く消費電流を低減するこ
とができる。The computer system of the present invention can efficiently reduce current consumption by using the stop clock function.
【0014】[0014]
【発明の実施の形態】以下、この発明の一実施の形態に
ついて説明する。図1はこの発明のストップクロック機
能を使用した省エネルギーモード機能を備えたコンピュ
ータシステムの一実施の形態を示す概略ブロック図であ
る。同図に示すように、CPU1は例えば、米国インテ
ル社のSLエンハンスト80486またはPentiu
m(P54C)相当の32ビットCPUである。CPU
1はCPUバス5を介してCPUコントロールゲートア
レイ3およびメインDRAM7と接続されている。CP
Uコントロールゲートアレイ3はデータバスドライブブ
ロック、CPUコントロールブロック、DRAMマッパ
ー、DRAMコントロールブロック、CPUサイクルチ
ェックブロックから構成される。CPUコントローラは
CPUサイクルの制御(DRAMコントローラ、VLバ
スからの信号を基にCPUに対してサイクル終了の制御
を行う)、CPUアドレスデコード(内部メモリ(64
ビット)、拡張メモリ(32ビット)、メモリ、ext
endedメモリ、000C0000H−000FFF
FFHの16KB毎のウインドウ、SM−RAM、ライ
トプロテクトエリア、キャッシュエリア)、データバス
ドライバへの制御信号出力(ラッチ信号、バイトレーン
スワップ信号)、I/Oバッファイネーブル信号の出力
等の制御を行う。DRAMマッパーはDRAMマッピン
グ(CPUアドレスからDRAMアドレスへのアドレス
変換、DRAM論理アドレスの生成、conventi
onal エリアに対応するDRAM論理アドレス生
成、extended エリアに対応するDRAM論理
アドレス生成、SM−RAMエリアに対応するDRAM
論理アドレス生成)を行う。DRAMコントローラはD
RAM制御(DRAMへのアクセス(CPUおよび外部
マスタ・DMA)を制御、L1ライトバックキャッシュ
対応制御、シャドウリフレッシュ制御、32ビット拡張
DRAMに対するアクセスのサイクル変換(64x3
2))を行う。その他、上記各ブロックからのレジスタ
データのセレクタ、ADS#のディレイ制御回路、CP
Uへのクロック出力ディレイ制御回路、クロック/リセ
ット/サスペンドコントロール回路、テストのための付
加回路等が設けられている。また、CPUコントロール
ゲートアレイ3はVLバス9を介してISAコントロー
ラゲートアレイ11、拡張DRAM13、およびVGA
コントローラ15と接続されている。ISAコントロー
ラ11は、上記VGAコントローラ15および拡張DR
AM13を制御するとともに、CPUコントロールゲー
トアレイ3を介してCPU1と、VGAコントローラ1
5および拡張DRAM13をインターフェースする。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below. FIG. 1 is a schematic block diagram showing an embodiment of a computer system having an energy saving mode function using a stop clock function of the present invention. As shown in the figure, the CPU 1 is, for example, SL Enhanced 80486 or Pentiu manufactured by Intel Corporation of the United States.
It is a 32-bit CPU corresponding to m (P54C). CPU
Reference numeral 1 is connected to the CPU control gate array 3 and the main DRAM 7 via the CPU bus 5. CP
The U control gate array 3 is composed of a data bus drive block, a CPU control block, a DRAM mapper, a DRAM control block, and a CPU cycle check block. The CPU controller controls the CPU cycle (controls the end of the cycle for the CPU based on the signals from the DRAM controller and the VL bus), CPU address decode (internal memory (64
Bit), extended memory (32 bits), memory, ext
Ended memory, 000C0000H-000FFF
FFH window of 16 KB, SM-RAM, write protect area, cache area), control signal output to data bus driver (latch signal, byte lane swap signal), output of I / O buffer enable signal, etc. are controlled. . DRAM mapper is used for DRAM mapping (address conversion from CPU address to DRAM address, generation of DRAM logical address, conventi
DRAM logical address generation corresponding to the internal area, DRAM logical address generation corresponding to the extended area, and DRAM corresponding to the SM-RAM area
Logical address generation). DRAM controller is D
RAM control (DRAM access (CPU and external master / DMA) control, L1 write back cache support control, shadow refresh control, 32-bit extended DRAM access cycle conversion (64x3)
2)) is performed. In addition, selectors for register data from the above blocks, delay control circuit for ADS #, CP
A clock output delay control circuit to U, a clock / reset / suspend control circuit, an additional circuit for testing, and the like are provided. The CPU control gate array 3 also includes an ISA controller gate array 11, an expansion DRAM 13, and a VGA via a VL bus 9.
It is connected to the controller 15. The ISA controller 11 includes the VGA controller 15 and the extended DR.
It controls the AM 13 and the CPU 1 and VGA controller 1 via the CPU control gate array 3.
5 and the extended DRAM 13 are interfaced.
【0015】図2はインターバルストップクロック(S
TPCLK#)を一定間隔でアサートするための回路例
を示す。図2に示す回路は図1のISAコントロールゲ
ートアレイ11に設けられるが、CPUコントロールゲ
ートアレイ3内に設けてもよい。インターバルストップ
クロック(STPCLK#)機能については、例えば1
993年発行の「Intel 486 Micropro
cessor Family Data Book Add
endum:SL EnhancedIntel 486
Microprocessor Faimily」、お
よび1994年発行「Pentium Process
or Family User’s Manual」に詳
述されている。同図において、カウンタA17は図3
(a)に示すリクエスト信号(ISRQ1)のリクエス
ト期間をカウントするカウンタである。リクエスト期間
は、インターバルストップクロックイネーブルレジスタ
(REGA)19により設定される。カウンタB23は
図3(d)に示すストップクロック信号(STPCLK
#)のホールド期間をカウントするカウンタである。ホ
ールド期間はインターバルストップクロックホールドレ
ジスタ(REGB)25によりプログラマブルに設定さ
れる。FIG. 2 shows an interval stop clock (S
An example of a circuit for asserting TPCLK #) at regular intervals is shown. Although the circuit shown in FIG. 2 is provided in the ISA control gate array 11 of FIG. 1, it may be provided in the CPU control gate array 3. For the interval stop clock (STPCLK #) function, for example, 1
"Intel 486 Micropro, published in 993
cesor Family Data Book Add
endum: SL Enhanced Intel 486
Microprocessor Family, and 1994 Issued "Pentium Process"
or Family User's Manual ". In the figure, the counter A17 is shown in FIG.
It is a counter for counting the request period of the request signal (ISRQ1) shown in (a). The request period is set by the interval stop clock enable register (REGA) 19. The counter B23 has a stop clock signal (STPCLK) shown in FIG.
#) Is a counter for counting the hold period. The hold period is set programmable by the interval stop clock hold register (REGB) 25.
【0016】インターバルストップクロックイネーブル
レジスタ19の機能は次の通りである。設定された時
間、一定間隔でCPU1にストップクロック要求を送
り、CPU1がそれを受け付けたとき(CPU1がスト
ップグラントサイクルを発生してきたときだけ)、別に
設定された時間、ストップグラントステートを続けた
後、STPCLK#をデアサート(HIGHに)する。The function of the interval stop clock enable register 19 is as follows. After sending a stop clock request to the CPU1 at a fixed interval for a set time, and when the CPU1 accepts it (only when the CPU1 has generated a stop grant cycle), after continuing the stop grant state for another set time , STPCLK # are deasserted (to HIGH).
【0017】INTERVAL STOPCLOCK ENABLE REG.bit7-1:I
NTSC(INTERVAL STOPCLOCK ENABLE)インターバルストッ
プクロック機能をイネーブルする。INTERVAL STOP CLOCK ENABLE REG.bit7-1: I
NTSC (INTERVAL STOPCLOCK ENABLE) Enables the interval stop clock function.
【0018】0の時:インターバルストップクロック機
能をディスエーブルにする。When 0: The interval stop clock function is disabled.
【0019】1の時:インターバルストップクロック機
能をイネーブルにする。When 1: The interval stop clock function is enabled.
【0020】カウンタA17はこのbitを1にするこ
とにより動きだし、0にするとカウンタが停止(クリ
ア)される。The counter A17 starts operating by setting this bit to 1, and stops (clears) the counter when it becomes 0.
【0021】bit6-3:INH3-0(INTERVAL STOPCLOCK INHIB
IT TIME)
SMI,NMI,INTR,INIT,VGA アクセスが入った時だけ、一定
時間インターバルストップクロック(STPCLK#)
を禁止する。INH3-0がすべて0の時は、インターバルス
トップクロック(STPCLK#)を禁止する機能は動
作しない。Bit6-3: INH3-0 (INTERVAL STOPCLOCK INHIB
IT TIME) SMI, NMI, INTR, INIT, VGA Only when access comes in, fixed time interval stop clock (STPCLK #)
Prohibit When INH3-0 are all 0, the function of prohibiting the interval stop clock (STPCLK #) does not operate.
【0022】
DIS3 2 1 0 インターバルストップクロック禁止期間
0 0 0 0 禁止しない
0 0 0 1 1ms
0 0 1 0 2ms
0 0 1 1 3ms
・
・
1 1 1 1 15ms
bit2−0:INTB2−0
(INTERVAL TIMER BIT2−0)
STPCLK#をアサートする間隔を指定する。bit
7=1の時のみ有効。DIS3 2 1 0 Interval stop clock prohibition period 0 0 0 0 0 Not prohibited 0 0 0 1 1ms 0 0 1 1 0 2ms 0 0 1 1 3ms ··· 1 1 1 1 1 15ms bit 2-0: INTB2-0 (INTERVAL TIMER BIT2-0) Specifies the interval for asserting STPCLK #. bit
Effective only when 7 = 1.
【0023】
BIT 2 1 0 STPCLK#アサート間隔
0 0 0 8μs
0 0 1 16μs
0 1 0 32μs
・
・
1 1 0 512μs
1 1 1 1024μs
また、インターバルストップクロックホールドレジスタ
25のビットアサインメントおよび機能は次の通りであ
る。BIT 2 1 0 STPCLK # Assertion Interval 0 0 0 8 μs 0 0 1 16 μs 0 1 0 32 μs ··· 1 1 0 512 μs 1 1 1 1024 μs The bit assignment and function of the interval stop clock hold register 25 are as follows. On the street.
【0024】bit7−6:IRQ0SL,VGASL
インターバル・ストップクロックを禁止する条件を変え
る。Bit7-6: IRQ0SL, VGASL The condition for prohibiting the interval stop clock is changed.
【0025】IRW0SL=0: タイマ割り込みによるIRQ0
を除いたINTR(Interrupt Reques
t)で一定時間インターバルを禁止する。IRW0SL = 0: IRQ0 by timer interrupt
INTR (Interrupt Requests)
In t), a certain time interval is prohibited.
【0026】IRQ0SL=1: タイマ割り込みによるIRQ0
も含んだINTRで一定時間インターバルを禁止する。IRQ0SL = 1: IRQ0 by timer interrupt
The specified time interval is prohibited by the INTR including the above.
【0027】VGASL=0:VGAに対するアクセスで、一定
時間インターバルを禁止する。VGASL = 0: Access to VGA prohibits a fixed time interval.
【0028】VGASL=1:VGAに対するアクセスはインタ
ーバルを禁止しない。VGASL = 1: Access to VGA does not prohibit intervals.
【0029】bit5-0:HTIM5-0(HOLD TIMER 5-0)STPC
LK#をアサートしている時間(ホールド時間)を指定
する。ストップグラントサイクルの始まり(ADS#)
から10CLK経ってからカウンタが動作を始め、この
ビットによる設定値に達したところでSTPCLK#が
デアサート(HIGH)される。カウンタB23はイン
ターバルストップクロック機能がディスエーブルされる
か、このビット設定値にするか、割り込み要因などでS
TPCLK#がブレークされた段階でクリアされ、かつ
動作を停止する。Bit5-0: HTIM5-0 (HOLD TIMER 5-0) STPC
Designate the time (hold time) during which LK # is asserted. Start of Stop Grant Cycle (ADS #)
The counter starts operating 10 CLKs after, and STPCLK # is deasserted (HIGH) when the value set by this bit is reached. The counter B23 is set to S depending on whether the interval stop clock function is disabled, this bit setting value is set, or an interrupt factor or the like.
When TPCLK # is broken, it is cleared and the operation is stopped.
【0030】
BIT 5 4 3 2 1 0 STPCLK#ホールド期間
0 0 0 0 0 0 0μs
0 0 0 0 0 1 1μs
0 0 0 0 2 0 2μs
・
・
1 1 1 1 1 0 62μs
1 1 1 1 1 1 63μ
図2において、比較回路21はカウンタA17のカウン
タ出力とレジスタA19のカウンタ設定値とを比較し、
一致するとクリア信号をカウンタA17のクリア端子に
供給し、カウンタA17をクリアする。比較回路29は
カウンタB23のカウンタ出力とレジスタB25のカウ
ンタ設定値とを比較し、一致すると、ANDゲート27
を介してカウンタB23のクリア端子に供給する。な
お、デコード回路31はCPUステータスをデコード
し、ストップグラントステートを検出する回路である。
ストップグラントステートはCPU1内部のPLLにク
ロックに入力されるが、PLLの出力を止めた状態であ
り、CPUの消費電流が低減(Icc=20無いし50
mA)された高速ウエイクアップ状態である。詳細は上
述した「Intel486 Microprocess
or FaimilyData Book Addend
um]および「Pentium Processor F
aimily User’s Manual]に記載され
ている。ANDゲート27はストップグラントステート
のときに、比較回路29からのクリア信号をカウンタB
23に供給する。BIT 5 4 3 2 1 0 STPCLK # hold period 0 0 0 0 0 0 0 0 μs 0 0 0 0 0 1 1 μs 0 0 0 0 0 2 0 2 μs ·· 1 1 1 1 1 1 1 0 62 μs 1 1 1 1 1 63μ In FIG. 2, the comparison circuit 21 compares the counter output of the counter A17 with the counter set value of the register A19,
When they match, a clear signal is supplied to the clear terminal of the counter A17 to clear the counter A17. The comparison circuit 29 compares the counter output of the counter B23 with the counter set value of the register B25, and if they match, the AND gate 27
Is supplied to the clear terminal of the counter B23 via. The decode circuit 31 is a circuit that decodes the CPU status and detects the stop grant state.
Although the stop grant state is input to the PLL in the CPU 1 as a clock, the output of the PLL is stopped, and the current consumption of the CPU is reduced (Icc = 20 or 50).
It is in the high-speed wakeup state. For details, see "Intel 486 Microprocess" above.
or FamilyData Book Addend
um] and “Pentium Processor F
aimy User's Manual]. The AND gate 27 outputs the clear signal from the comparison circuit 29 to the counter B in the stop grant state.
23.
【0031】31はスナップモード(通常は、一定間隔
でSTPCLK#をアサートして見かけ上の動作スピー
ドを落し、割り込みなどの要因が発生した場合は、ある
一定時間STPCLK#のアサートを禁止して高速動作
させるモード)を実現するためのインヒビットタイマ回
路である。カウンタ33、レジスタ19、比較回路37
は図4(a)に示すインターバルストップクロック禁止
区間を設定する回路であり、カウンタ33はイベント
(例えばINTR(Interrupt Reques
t)、NMI(Non−Maskable Inter
rupt)、SMI(System Manageme
nt Interrupt)、SRESET(Syst
em Reset),INIT(Initializ
e)等、これらの信号は、上述した「SL Enhan
ced Intel 486 Microprocess
or Faimily」および「Pentium Pro
cessor Family User’s Manua
l」に詳述されている)の発生に応答してカウントを始
める。レジスタ19のビット6−3には上述したインタ
ーバルストップクロック禁止区間が1ms及至15ms
の範囲で設定される。比較回路37はカウンタ33のカ
ウンタ出力とレジスタ35のカウンタ設定値とを比較
し、一致するまで、インターバルストップクロック禁止
信号をANDゲート39に出力し、ANDゲート39は
この間、図5に示すようにインターバルストップクロッ
ク(STPCLK#)を出力しない。31 is a snap mode (usually, STPCLK # is asserted at a constant interval to reduce the apparent operation speed, and when a factor such as an interrupt occurs, the assertion of STPCLK # is prohibited for a certain period of time to achieve high speed. This is an inhibit timer circuit for realizing an operating mode). Counter 33, register 19, comparison circuit 37
Is a circuit for setting the interval stop clock prohibition section shown in FIG. 4A, and the counter 33 is an event (for example, INTR (Interrupt Requests).
t), NMI (Non-Maskable Inter
RUPT), SMI (System Management)
nt Interrupt), SRESET (System
em Reset), INIT (Initializ)
e) etc., these signals are referred to as “SL Enhan” described above.
ced Intel 486 Microprocess
or Family ”and“ Pentium Pro
cesor Family User's Manual
start counting in response to the occurrence of 1). The above interval stop clock prohibited section is set in bit 6-3 of the register 19 for 1 ms to 15 ms.
It is set in the range of. The comparator circuit 37 compares the counter output of the counter 33 with the counter set value of the register 35, and outputs the interval stop clock prohibition signal to the AND gate 39 until the two coincide with each other, and the AND gate 39, as shown in FIG. Does not output the interval stop clock (STPCLK #).
【0032】調停回路41はインターバルストップクロ
ック(STPCLK#)が動作中、INTR、SMI,
NMI、SRESET(INIT)、VGAアクセスが
あった場合の処理を行う回路であり、図6に示すように
処理を行う。The arbitration circuit 41 operates while the interval stop clock (STPCLK #) is operating, INTR, SMI,
This is a circuit that performs processing when there is NMI, SRESET (INIT), or VGA access, and performs processing as shown in FIG.
【0033】図6の表に示すように、1)インターバル
ストップクロックが出力されていてかつCPUが動作し
ている場合、2)インターバルストップクロックが出力
されていてSTPCLK#=0のとき、および3)イン
ターバルストップクロックが出力されていてCPU1が
ストップグラントステート状態にあるときの3つの状態
が存在する。タイマ割り込みによるIRQ0では上記
1)及至3)のいずれの状態においてもインヒビットタ
イマ31は動作しない。As shown in the table of FIG. 6, 1) when the interval stop clock is output and the CPU is operating, 2) when the interval stop clock is output and STPCLK # = 0, and 3 ) There are three states when the interval stop clock is output and the CPU 1 is in the stop grant state. In the IRQ0 due to the timer interrupt, the inhibit timer 31 does not operate in any of the above states 1) to 3).
【0034】1)の状態では、INTR(IRQ0及至
IRQ15)、SMI、NMI、SRESET(INI
T)及びVGAアクセスがあった場合、インヒビットタ
イマ31を開始する。2)の状態では、INTR(IR
Q0及至IRQ15)、SMI,NMISRESET
(INIT)及びVGAアクセスがあった場合、インヒ
ビットタイマを開始しかつCPUはストップグラントサ
イクル待ちになる。さらに3)の状態ではINTR(I
RQ0及至IRQ15)、SMI、NMI、SRESE
T(INIT)があったとき、ストップグラントステー
トがブレークされ、インヒビットタイマ31が開始され
る。なお、CPU1がストップグラントステート中はV
GAアクセスは起きない。In the state of 1), INTR (IRQ0 to IRQ15), SMI, NMI, SRESET (INI
T) and VGA access, the inhibit timer 31 is started. In the state of 2), INTR (IR
Q0 to IRQ15), SMI, NMISRESET
When (INIT) and VGA are accessed, the inhibit timer is started and the CPU waits for the stop grant cycle. Furthermore, in the state of 3), INTR (I
RQ0 to IRQ15), SMI, NMI, SRESE
When T (INIT) is present, the stop grant state is broken and the inhibit timer 31 is started. In addition, when the CPU 1 is in the stop grant state, V
GA access does not occur.
【0035】図7はインターバルストップクロックの詳
細タイミングである。同図(a)に示すようにインター
バルストップクロックリクエスト(ISRQ1)が出力
されると、同図(b)に示すようにsTPCLK#がア
サートされる;。(但し、すでにINTR、NMI、S
MI、SRESET、INITがあった場合にはSTP
CLK#をアサートしない。)同図(b)でSTPCL
K#がアサートされると、CPUは同図(c)に示すよ
うにストップグラントステートになる。CPUがストッ
プグラントステートになり、ストップグラントサイクル
のADS#(新しいバスサイクルの開始を示す信号)か
ら10CLK後にホールトブレークタイマ(カウンタ2
3、レジスタ25、比較回路290が動作を開始し、レ
ジスタ25で指定された期間カウントすると同図(d)
に示すようにホールドタイマを終了し同図(a)に示す
インターバルストップクロックリクエスト(ISRQ
1)が取り下げられる。FIG. 7 shows the detailed timing of the interval stop clock. When the interval stop clock request (ISRQ1) is output as shown in FIG. 9A, sTPCLK # is asserted as shown in FIG. (However, INTR, NMI, S
If there is MI, SRESET, INIT, STP
Do not assert CLK #. ) In the figure (b), STPCL
When K # is asserted, the CPU enters the stop grant state as shown in FIG. The CPU enters the stop grant state, and the halt break timer (counter 2) 10 CLK after ADS # (a signal indicating the start of a new bus cycle) of the stop grant cycle.
3, when the register 25 and the comparison circuit 290 start to operate and count for a period designated by the register 25, FIG.
The hold timer is terminated as shown in FIG. 3 and the interval stop clock request (ISRQ shown in FIG.
1) is withdrawn.
【0036】図8はインターバルストップクロック(S
TPCLK#)がアサートされてCPUがストップグラ
ントステートにあるときに、他のブレーク要因が発生し
た場合のタイミングチャートである。同図(e)に示す
ように、他のブレーク要因が発生した場合、同図(b)
に示すSTPCLK#がデアサートされ、同図(a)及
び同図(d)に示すようにインターバルストップクロッ
クのリクエスト(ISRQ1)及びホールドタイマ(カ
ウンタ23、レジスタ25、比較回路29)がクリアさ
れる。FIG. 8 shows the interval stop clock (S
TPCLK #) is asserted and the CPU is in the stop grant state, and is a timing chart when another break factor occurs. When another break factor occurs as shown in (e) of the same figure, (b) of the same figure
STPCLK # is deasserted, and the interval stop clock request (ISRQ1) and the hold timer (counter 23, register 25, comparison circuit 29) are cleared as shown in FIGS.
【0037】次に、ストップクロックリフレッシュ機能
について説明する。ストップクロックリフレッシュ機能
は、ISAバスリフレッシュサイクル時に従来のHOL
D/HLDAサイクルの代わりにSTPCLK#信号を
アサートすることにより、ストップグラント状態でリフ
レッシュサイクルを行う。Next, the stop clock refresh function will be described. The stop clock refresh function is used in the conventional HOL during the ISA bus refresh cycle.
By asserting the STPCLK # signal instead of the D / HLDA cycle, the refresh cycle is performed in the stop grant state.
【0038】ISAバスリフレッシュ機能は例えば、ノ
ート型パソコンの拡張コネクタを介してデスクステーシ
ョンを接続した場合に、デスクステーションのスロット
にDRAM拡張メモリカードが接続される場合が考えら
れる。この場合、CPUインターフェース信号としてリ
フレッシュ信号がバスの仕様として定義されている。C
PUは、このリフレッシュ信号がアクティブになってい
るときに、拡張メモリカードをリフレッシュするように
構成されている。With the ISA bus refresh function, for example, when a desk station is connected via an expansion connector of a notebook computer, a DRAM expansion memory card may be connected to the slot of the desk station. In this case, the refresh signal is defined as the bus specification as the CPU interface signal. C
The PU is configured to refresh the extended memory card when this refresh signal is active.
【0039】この機能は、例えば図1に示すISAコン
トロールゲートアレイ11内に設けられる。ただし、C
PUコントロールゲートアレイ3内にあってもよい。I
SAコントロールゲートアレイ11では、リフレッシュ
によるストップクロック要求が発生した時に、INT
R,NMI,SMI#,INITのアサートおよびホル
トサイクルであるかどうかを監視し、これらの要因がす
でに発生していた場合は、通常のHOLD/HLDAサ
イクルによるリフレッシュに切り替える。この場合は、
STPCLK#をアサートしない。前記要因が発生して
いない場合に限り、STPCLK#をアサートし、同時
にINTR,NMI,SMI#,INITをブロックす
る。さらにSTPCLK#アサート後にホルトサイクル
が発生した場合は、STPCLK#をデアサートする。
ただし、INTR,NMI,SMI#,INITはブロ
ックしたままとし、ホルトサイクルがブレークされない
ようにする。This function is provided in the ISA control gate array 11 shown in FIG. 1, for example. However, C
It may be in the PU control gate array 3. I
In the SA control gate array 11, when a stop clock request for refresh is generated, INT
The assertion of R, NMI, SMI # and INIT and whether or not it is a halt cycle are monitored, and if these factors have already occurred, the refresh is switched to the normal HOLD / HLDA cycle. in this case,
Do not assert STPCLK #. STPCLK # is asserted and INTR, NMI, SMI #, and INIT are blocked at the same time only when the above factors do not occur. When a halt cycle occurs after STPCLK # is asserted, STPCLK # is deasserted.
However, INTR, NMI, SMI #, and INIT remain blocked so that the halt cycle is not broken.
【0040】ホルトサイクルとストップグラントステー
トは、消費電流という点では同じであり、ともにCPU
が停止している状態である。従って、ホルトサイクルを
ブレークし、その後にストップグラントステート状態に
移行させてリフレッシュを行っても意味がない。従っ
て、ISAコントロールゲートアレイはSTPCLK#
を出力した後にもしホルトサイクルが発生した場合は、
疑似的にストップグラントサイクルが発生したとみなし
(STPCLK#はデアサートしない)、もともと(ス
トップクロックステート時)サポートしているHOLD
/HLDA肩代り回路により、ゲートアレイ内部でHL
DA信号(ホールドアクノリッジ信号)を生成する。リ
フレッシュ時のホールド延長回路によるホールド要求が
切れた段階でHLDAをデアサートし、かつINTR,
NMI,SMI#,INITのブロックを解除するよう
にする。この場合は、CPUがホルトステートの時にリ
フレッシュサイクルを行うことになる。なお、このホー
ルド延長回路によるリフレッシュ時のホールド延長時間
はレジスタで指定することによりプログラマブルに設定
される。The halt cycle and the stop grant state are the same in terms of current consumption.
Is in a stopped state. Therefore, it does not make sense to break the halt cycle and then shift to the stop grant state and refresh. Therefore, the ISA control gate array is STPCLK #
If a Holt cycle occurs after outputting
It is assumed that a stop grant cycle has occurred (STPCLK # is not deasserted), and is originally supported (in the stop clock state).
/ HLDA shoulder replacement circuit enables HL inside the gate array
A DA signal (hold acknowledge signal) is generated. HLDA is deasserted when the hold request by the hold extension circuit at the time of refresh is cut off, and INTR,
The blocks of NMI, SMI #, and INIT are released. In this case, the refresh cycle is performed when the CPU is in the halt state. The hold extension time at the time of refreshing by this hold extension circuit is set programmable by designating with a register.
【0041】なお、STPCLK#アサート後にホルト
サイクルが発生した場合に、ブロックしていたHOLD
信号をCPUへ出力し、通常のHOLD/HLDAによ
るリフレッシュに切り替えるようにしてもよい。If a halt cycle occurs after STPCLK # is asserted, the HOLD that was blocked is blocked.
A signal may be output to the CPU to switch to normal HOLD / HLDA refresh.
【0042】次に、ストップクロックリフレッシュ機能
について説明する。ストップクロックリフレッシュコン
トロールレジスタのビットアサインメントとその機能は
つぎの通りである。Next, the stop clock refresh function will be described. The bit assignments of the stop clock refresh control register and their functions are as follows.
【0043】STOPCLOCK REFERESH CONTROL REG.
bit7: ストップクロックリフレッシュをイネーブル/デ
ィスエーブルする。STOP CLOCK REFERESH CONTROL REG. Bit7: Enable / disable stop clock refresh.
【0044】0の時、通常のリフレッシュ 1の時、リフレッシュ時にSTPCLK#を制御する。When 0, normal refresh When 1, the STPCLK # is controlled at the time of refresh.
【0045】従来のISAリフレッシュを、HOLD/
HLDAで制御する代わりにSTPCLK#を用いる。
ISAリフレッシュ中はCPUをストップグラントステ
ートにして消費電力を減らす。リフレッシュホールド時
間を長く設定すればCPUがストップグラントステート
でいる時間も長くなり、より電力消費を抑えることがで
きる。Conventional ISA refresh is performed by HOLD /
Use STPCLK # instead of controlling with HLDA.
During ISA refresh, the CPU is placed in the stop grant state to reduce power consumption. If the refresh hold time is set long, the time during which the CPU is in the stop grant state also becomes long, and power consumption can be further suppressed.
【0046】STPCLK#を制御するのは、ISAリ
フレッシュによるHOLD要求が起きたときだけであ
る。DMA/マスタによるHOLD要求では、STPC
LK#=LOWにならない。STPCLK # is controlled only when a HOLD request by ISA refresh occurs. In the HOLD request by the DMA / master, STPC
LK # does not become LOW.
【0047】ストップクロックリフレッシュがイネーブ
ルであったとき、ISAリフレッシュによるHOLDは
CPUに伝えない。ゲートアレイの中でHLDAの肩代
りを行う。When stop clock refresh is enabled, HOLD due to ISA refresh is not transmitted to the CPU. HLDA shoulder replacement is performed in the gate array.
【0048】ISAリフレッシュによるストップグラン
トステートはSMI,NMI,INTR、INIT,S
RESETによってブレークされない。ISAリフレッ
シュによるストップグラントステート中はSMI,NM
I,INTR,SRESETがブロックされ、ストップ
グラント終了後、最初のADS#の立ち上がりで出し直
される。Stop grant state by ISA refresh is SMI, NMI, INTR, INIT, S
Not break by RESET. SMI, NM during Stop Grant state by ISA refresh
I, INTR, and SRESET are blocked, and are reissued at the first rise of ADS # after the end of the stop grant.
【0049】CPUではグラントステート中もSMI,
NMI,INTR,INITをブロックしない。In the CPU, SMI, even during the grant state,
Do not block NMI, INTR and INIT.
【0050】bit6-1:Not used
ISAリフレッシュによるSTPCLK#はSRESE
Tと調停する。ISAリフレッシュによってSTPCL
K#=LOWとなっている間、SRESET要求はブロ
ックされ、STPCLK#=HIGHになったときSR
ESETを出し直す。(ADS#を待たない)SRES
ET中はISAリフレッシュによるHOLD要求があっ
てもSTPCLK#をLOWにアサートしない。リフレ
ッシュによるHOLD要求があった場合、これをブロッ
クせずCPUへ素通しする。CPUはSRESET中で
もHOLDを受け付ける。Bit6-1: Not used STPCLK # due to ISA refresh is SRESE
Arbitrate with T. ISA refresh by STPCL
The SRESET request is blocked while K # = LOW, and SR when STPCLK # = HIGH.
Reissue ESET. SRES (don't wait for ADS #)
During ET, STPCLK # is not asserted to LOW even if there is a HOLD request due to ISA refresh. If there is a HOLD request due to refresh, this is passed through to the CPU without blocking. The CPU accepts HOLD even during SRESET.
【0051】ストップクロック機能と、ストップクロッ
クリフレッシュ機能を同時にイネーブルしてよい。HA
LTストップクロックまたはレジスタリードストップク
ロックでSTPCLK#=LOWであったとき、ISA
リフレッシュによるHOLD中はブレークイベントがマ
スクされる。(この時HOLD/HLDA処理はゲート
アレイが肩代りしてHOLDはCPUへ伝えない)リフ
レッシュ終了後にマスクが解除され、ブレークイベント
(INTR,NMI,SMI,INIT,SRESE
T)を受け付ける。The stop clock function and the stop clock refresh function may be enabled at the same time. HA
When STPCLK # = LOW in LT stop clock or register read stop clock, ISA
Break events are masked during HOLD due to refresh. (At this time, in the HOLD / HLDA processing, the gate array takes over and HOLD does not convey to the CPU.) The mask is released after the refresh, and the break event (INTR, NMI, SMI, INIT, SRESE) is released.
T) is accepted.
【0052】図9はストップクロックリフレッシュタイ
ミングを示すタイミングチャートである。図9(d)の
ホールドリクエスト信号(HDRQ)が出力されると、
同図(c)に示すようにホールドリクエスト信号がアク
ティブリフレッシュによるものであることを示す信号
(RFSTS)が出力される。この結果、同図(b)に
示すストップクロック信号(STPCLK#)がアサー
トされる。この結果、同図(j)に示すようにCPU1
はストップグラントステートになり同図(h)に示すよ
うにストップグラントサイクルの開始を示すADS#信
号が出力される。なお同図(e)に示すようにSTPC
LK#がアサートされてもHOLD信号をCPUに出さ
ず、HOLD/HLDA肩代り回路による同図(g)に
示すホールドアクノリッジ信号(CGHLDAZ)を出
力する。FIG. 9 is a timing chart showing the stop clock refresh timing. When the hold request signal (HDRQ) in FIG. 9D is output,
As shown in FIG. 6C, a signal (RFSTS) indicating that the hold request signal is due to active refresh is output. As a result, the stop clock signal (STPCLK #) shown in FIG. As a result, as shown in FIG.
Enters the stop grant state, and the ADS # signal indicating the start of the stop grant cycle is output as shown in FIG. In addition, as shown in FIG.
Even if LK # is asserted, the HOLD signal is not output to the CPU, and the hold acknowledge signal (CGHLDAZ) shown in (g) of the figure by the HOLD / HLDA shoulder substitute circuit is output.
【0053】なお、HOLD/HLDA肩代り回路は図
14に示すように、今、タイマから割り込み信号に応答
してリフレッシュ制御回路がHOLD/HLDA肩代り
回路にHOLD要求を出したとする。このとき、もしC
PUがクロック切り替え直後だとすると、CPUの仕様
により内部PLLが安定するまでに1msの時間がかか
るため、この間CPUは動作しない。一方、DRAMリ
フレッシュは15μS置きに行わなければならないの
で、DRAMリフレッシュは行うことができない。この
ため、HOLD/HLDA肩代り回路があたかもCPU
がHOLD要求を受け付けたかのごとくにHLDA信号
を出力する。As shown in FIG. 14, the HOLD / HLDA shoulder substitute circuit is assumed that the refresh control circuit issues a HOLD request to the HOLD / HLDA shoulder substitute circuit in response to the interrupt signal from the timer. At this time, if C
If it is assumed that the PU has just switched the clock, it takes 1 ms until the internal PLL stabilizes due to the specifications of the CPU, so the CPU does not operate during this period. On the other hand, since DRAM refresh must be performed every 15 μS, DRAM refresh cannot be performed. Therefore, the HOLD / HLDA shoulder replacement circuit is as if the CPU
Outputs the HLDA signal as if the HOLD request was accepted.
【0054】そして、同図(k)に示すようにリフレッ
シュモードを示す信号(RFMD3)が出力されリフレ
ッシュサイクルが実行される。図10はSTPCLK#
をアサートするときに、すでに割り込みがあった場合に
おけるストップクロックリフレッシュと割り込みとの関
係を示すタイミングチャートである。Then, a signal (RFMD3) indicating the refresh mode is output as shown in FIG. 9K, and the refresh cycle is executed. Figure 10 shows STPCLK #
6 is a timing chart showing a relationship between a stop clock refresh and an interrupt when an interrupt has already occurred when asserting.
【0055】同図(e)に示すようにホールドリクエス
ト信号(HDRQ)が出力され、同図(d)に示すよう
に割り込み要求(INTR)がでているのでSTPCL
K#はアサートされず、同図(f)に示すようにHOL
D信号がCPU1に出力される。個の結果、同図(g)
に示すようにCPU1はホールド状態となり、通常のリ
フレッシュサイクルが実行される。Since the hold request signal (HDRQ) is output as shown in FIG. 7E and the interrupt request (INTR) is issued as shown in FIG.
K # is not asserted, and as shown in FIG.
The D signal is output to the CPU 1. The result, the figure (g)
As shown in, the CPU 1 is in the hold state and the normal refresh cycle is executed.
【0056】図11はCPUが80486の場合に、S
TPCLK#をアサートした後に割り込みがでた場合の
各種信号のタイミングを示すタイミングチャートであ
る。図11(f)に示すようにホールドリクエスト信号
(HDRQ)が出力され、同図(e)に示すようにホー
ルドリクエスト信号がアクティブリフレッシュによるも
のであることを示す信号(RFSTS)が出力される。
この結果、同図(d)に示すように割り込み要因が発生
した場合、ブロックされCPU1には出力されない。そ
の間同図(h)に示すようにCPU1はストップグラン
トステートになり、同図(i)に示すようにリフレッシ
ュサイクルが実行される。その後同図(c)に示すよう
に図示しない。ADS#の出力でINTR0のブロック
(阻止)が解除される。FIG. 11 shows S when the CPU is 80486.
9 is a timing chart showing timings of various signals when an interrupt occurs after asserting TPCLK #. A hold request signal (HDRQ) is output as shown in FIG. 11 (f), and a signal (RFSTS) indicating that the hold request signal is due to active refresh is output as shown in FIG. 11 (e).
As a result, when an interrupt factor occurs as shown in FIG. 3D, it is blocked and is not output to the CPU 1. During that time, the CPU 1 is in the stop grant state as shown in (h) of the figure, and the refresh cycle is executed as shown in (i) of the figure. Thereafter, it is not shown as shown in FIG. The block (blocking) of INTRO is released by the output of ADS #.
【0057】図12はCPUがPentiumの場合
に、STPCLK#をアサートした後に、割り込みがで
た場合の各種信号のタイミングを示すタイミングチャー
トである。FIG. 12 is a timing chart showing the timing of various signals when an interrupt occurs after asserting STPCLK # when the CPU is the Pentium.
【0058】図12(f)に示すようにホールドリクエ
スト信号(HDRQ)がでて同図(e)に示すアクティ
ブリフレッシュ信号(RFSTS)が出力されると同図
(d)に示すようにSTPCLK#がアサートされる。
この後同図(b)に示す割り込み信号(INTR)が出
力されると、ISAコントロールゲートアレイ11はこ
の信号をブロックせずに、同図(c)に示すようにスル
ーでCPU1に出力する。そして同図(h)に示すよう
にCPU1はストップグラントステートとなり、同図
(i)に示すようにリフレッシュモードを示す信号(R
FMD3)が出力されリフレッシュサイクルが実行され
る。When the hold request signal (HDRQ) is generated as shown in FIG. 12 (f) and the active refresh signal (RFSTS) shown in FIG. 12 (e) is output, STPCLK # is output as shown in FIG. 12 (d). Is asserted.
After that, when the interrupt signal (INTR) shown in FIG. 9B is output, the ISA control gate array 11 does not block this signal and outputs it to the CPU 1 through as shown in FIG. Then, as shown in (h) of the figure, the CPU 1 enters the stop grant state, and as shown in (i) of the figure, a signal (R
FMD3) is output and the refresh cycle is executed.
【0059】図13はHALTが来たときのストップク
ロックリフレッシュとHALTとの関係を示すタイミン
グチャートである。CPUがPentiumのとき、H
ALTステートからストップグラントに入れない仕様に
なっている。もし、STPCLK#をアサートした後に
HALTサイクルが来た場合、CPUはHALTステー
トのまま止まる。80486ではHALTステートから
ストップグラントサイクルが起きるので問題ないが、P
entiumではHALTステートを抜けなければグラ
ントサイクルは起きない。HALTステートを抜けるに
は割り込み(INTR,NMI,SMI#)が必要なた
め、ストップグラント中も割り込みスルーとする必要が
ある。図13(b)に示すようにSTPCLK#がアサ
ートされた後にHALTが来たら同図(h)に示すよう
にCPU1はHALTステートに留まる。そしてISA
コントロールゲートアレイ11はSTPCLK#をアサ
ートしたまま同図(e)に示すHOLD信号をCPU1
に出力する。CPU1は同図(h)に示すようにホール
ドアクノリッジ信号(HLDA)を出力し、同図(i)
に示すようにリフレッシュサイクルを実行する。その後
同図(j)に示すように割り込み信号(INTR)を発
生し同図(h)に示すようにCPU1はHALTステー
トを抜けストップグラントステートに入る。CPU1が
ストップグラントステートサイクルを完了すると同図
(b)に示すようにISAコントロールゲートアレイ1
1はSTPCLK#をデアサートする。FIG. 13 is a timing chart showing the relationship between the stop clock refresh and the HALT when the HALT comes. H when the CPU is Pentium
It is designed so that you cannot enter the stop grant from the ALT state. If a HALT cycle comes after asserting STPCLK #, the CPU remains in the HALT state. In 80486, there is no problem because a stop grant cycle occurs from the HALT state, but P
In the entium, the grant cycle does not occur unless the HALT state is exited. Since an interrupt (INTR, NMI, SMI #) is required to exit the HALT state, it is necessary to make an interrupt through even during the stop grant. When HALT comes after STPCLK # is asserted as shown in FIG. 13B, the CPU 1 stays in the HALT state as shown in FIG. And ISA
The control gate array 11 sends the HOLD signal shown in FIG.
Output to. The CPU 1 outputs a hold acknowledge signal (HLDA) as shown in (h) of FIG.
The refresh cycle is executed as shown in. After that, an interrupt signal (INTR) is generated as shown in (j) of the figure, and the CPU 1 exits the HALT state and enters the stop grant state as shown in (h) of the figure. When the CPU 1 completes the stop grant state cycle, as shown in FIG.
1 deasserts STPCLK #.
【0060】図2に示すストップクロック調停回路41
の機能は次の通りである。Stop clock arbitration circuit 41 shown in FIG.
The functions of are as follows.
【0061】SMI#要求、INIT(SRESET)
要求、NMI要求、INTR要求、STPCLK要求、
HOLD要求の調停を行う。なお、CPUとしてPen
tium相当を対象とする場合を「P54モード」、S
Lエンハンスト486相当を対象とする場合を「E48
6モード」と呼んで制御を区別する。SMI # request, INIT (SRESET)
Request, NMI request, INTR request, STPCLK request,
Arbitrate for HOLD requests. As a CPU, Pen
"P54 mode" when targeting the equivalent of titanium, S
For the case of L Enhanced 486 equivalent, refer to "E48
Control is distinguished by calling it "6 modes".
【0062】1.優先順位 (A>BはBよりもAの方
が優先度が高いことを示す)
複数の要求が重なった場合の優先度を以下の様に決め
る。1. Priority (A> B indicates that A has a higher priority than B) The priority when a plurality of requests overlap is determined as follows.
【0063】
SMI#>INIT(SRESET)>STPCLK#
NMI,INTR>STPCLK#
SMI,INIT(SRESET)と、NMI、INT
R間には順位付けを行わない。SMI #> INIT (SRESET)> STPCLK # NMI, INTR> STPCLK # SMI, INIT (SRESET) and NMI, INT
There is no ranking among Rs.
【0064】互いに相手の影響を受けることはない。S
TPCLK#は複数の要因により発生する。以下の6要
因がある。There is no influence from the other. S
TPCLK # is generated by multiple factors. There are the following six factors.
【0065】1)クロックチェンジによる要求
2)I/Oリードによるクロック停止要求
3)I/Oリードによるストップグラント要求
4)HALTによるクロック停止要求
5)インターバルストップグラント要求
6)リフレッシュストップグラント要求これら、6要因
についても優先度を決める。1) Request by clock change 2) Clock stop request by I / O read 3) Stop grant request by I / O read 4) Clock stop request by HALT 5) Interval stop grant request 6) Refresh stop grant request These, Priorities are also determined for the six factors.
【0066】クロックチェンジ>I/Oリードクロック
停止>I/Oリードグラント>HALTクロック停止>
インターバルグラント>リフレッシュグラントP54C
モードではCPUの仕様によりHALTステート状態か
らストップグラントサイクルは発生しないのでHALT
によるクロック停止自体をサポートしない。クロックチ
ェンジ、I/Oリードクロック停止、HALTクロック
停止、リフレッシュグラントによるSTPCLK#要求
は、HOLD要求とも調停を行う。Clock change> I / O read clock stop> I / O read grant> HALT clock stop>
Interval Grant> Refresh Grant P54C
In the mode, the stop grant cycle does not occur from the HALT state state due to the CPU specifications.
Does not support clock stop itself. Clock change, I / O read clock stop, HALT clock stop, and STPCLK # request due to refresh grant arbitrate with HOLD request.
【0067】クロックチェンジ>I/Oリードクロック
停止>HALTクロック停止>リフレッシュグラント>
HOLD要求I/Oリードによるストップグラント要
求、インターバルストップグラント要求とHOLD要求
間の調停は必要ない。Clock change> I / O read clock stop> HALT clock stop> Refresh grant>
HOLD request It is not necessary to arbitrate between the stop grant request, the interval stop grant request and the HOLD request by the I / O read.
【0068】STPCLK#要因に対応した制御はST
ATE1からSTATE6の6状態を制御して行う。The control corresponding to the STPCLK # factor is ST
This is performed by controlling the 6 states of ATE1 to STATE6.
【0069】STATE1:CPUがSTPCLK#を
受け付けられる状態。STATE1: A state in which the CPU can accept STPCLK #.
【0070】STATE2:いずれかの要因によりST
PCLK#がアサートされているが、ストップグラント
サイクルが未完了である状態。STATE2: ST due to any factor
PCLK # is asserted, but the stop grant cycle is incomplete.
【0071】STATE3:ストップグラントサイクル
が完了した状態。実際には、ストップグラントサイクル
完了後、STPCLK#デアサート可能となる数クロッ
ク分の待時間が終了した時点でこの状態となる。STA
TE3からSTATE6へ移るケースも有り。STATE3: The state in which the stop grant cycle is completed. Actually, this state is brought about when the waiting time of several clocks at which STPCLK # can be deasserted is completed after the completion of the stop grant cycle. STA
There are also cases where it moves from TE3 to STATE6.
【0072】STATE4:肩代り処理 AND/OR
クロック操作処理に割り当てる。STATE4: Shoulder shoulder processing AND / OR
Assign to clock operation processing.
【0073】STATE5:STATE4を経て遷移し
た場合のSTPCLK#デアサート処理に割り当てる。STATE5: Assigned to the STPCLK # deassertion process when a transition is made via STATE4.
【0074】STATE6:STPCLK#デアサート
から次のSTPCLK#アサート可までのプリチャージ
時間を保つ状態。STATE6: A state in which the precharge time from the deassertion of STPCLK # to the assertion of the next STPCLK # is maintained.
【0075】(I)クロックチェンジ 各STATE処
理
STATE1…クロックチェンジ要求と他のSTPCL
K#要求、SMI#要求、INIT要求、NMI/IN
TR要求、HOLD要求、HALTとの調停を行うキャ
ンセル条件は無い。STPCLK#をアサートする。(I) Clock change Each STATE processing STATE1 ... Clock change request and other STPCL
K # request, SMI # request, INIT request, NMI / IN
There are no cancellation conditions for arbitration with TR requests, HOLD requests, and HALT. Assert STPCLK #.
【0076】STATE2…他のSTPCLK#要求、
SMI#要求、INIT要求、NMI/INTR要求、
HOLD要求のブロックを行う。HALTの発生を監視
し、検出したならば、SMI#要求、INIT要求、N
MI/INTR要求、HOLD要求のブロックを解除す
る。ストップグラントサイクルの完了によりSTATE
3へ移る。STATE2 ... Another STPCLK # request,
SMI # request, INIT request, NMI / INTR request,
Block HOLD requests. If the occurrence of HALT is monitored and detected, SMI # request, INIT request, N
Release the block of MI / INTR request and HOLD request. STATE upon completion of the stop grant cycle
Move to 3.
【0077】STATE3…HALT発生していなけれ
ば、STATE4へ移る。HALTが発生していたなら
ば、要求ラッチF/Fはクリアせずに、STPCLK#
をデアサートする。(同期用F/Fのみクリアする)S
TPCLK#デアサートによりSTATE6へ移る。STATE3 ... If HALT is not generated, the process proceeds to STATE4. If HALT has occurred, the request latch F / F is not cleared and STPCLK #
Deassert. (Clear only the synchronization F / F) S
TPCLK # deasserts to move to STATE6.
【0078】STATE4…肩代りHLDA処理を行う
(CGHLDAZをイネーブルにする)。STATE4 ... Performs HLDA processing on behalf of the shoulder (enables CGHLDAZ).
【0079】クロック切り替え処理を行う。クロッック
切り替え処理が終了したならば、STATE5へ移る。Clock switching processing is performed. When the clock switching process is completed, the process moves to STATE5.
【0080】STATE5…肩代りHLDA処理を行
う。肩代りHLDAが終了したならば、要求ラッチF/
Fと同期用F/Fをクリアする。STPCLK#デアサ
ートによりSTATE6へ移る。STATE 5 ... Shoulder HLDA processing is performed. When the HLDA for the shoulder is finished, the request latch F /
Clear F and sync F / F. When STPCLK # is deasserted, the process moves to STATE6.
【0081】STATE6…HALTの検出をクリアす
る。SMI#要求、INIT要求、NMI/INTR要
求、HOLD要求のブロック(阻止)を解除する。ST
PCLK#プリチャージが終了したならばSTATE1
へ移る。STATE1へ移ると同時に他のSTPCLK
#要求のブロックが解除される。STATE6 ... Clears detection of HALT. The block (blocking) of the SMI # request, the INIT request, the NMI / INTR request, and the HOLD request is released. ST
STATE1 when PCLK # precharge is completed
Move to. At the same time as moving to STATE1, another STPCLK
# The request is unblocked.
【0082】(II)I/Oリードクロック停止 各S
TATE処理
STATE1…I/Oリードクロック停止要求と他のS
TPCLK#要求、SMI#要求、INIT要求、NM
I/INTR要求、HOLD要求、HALTとの調停を
行う。キャンセル条件は無い。STPCLK#をアサー
トする。(II) I / O read clock stop Each S
TATE processing STATE1 ... I / O read clock stop request and other S
TPCLK # request, SMI # request, INIT request, NM
Arbitration with I / INTR request, HOLD request, and HALT. There are no cancellation conditions. Assert STPCLK #.
【0083】STATE2…他のSTPCLK#要求、
SMI#要求、INIT要求、NMI/INTR要求、
HOLD要求のブロックを行う。HALTの発生を監視
し、検出したならば、SMI#要求、INIT要求、N
MI/INTR要求、HOLD要求のブロックを解除す
る。ストップグラントサイクルの完了によりSTATE
3へ移る。STATE2 ... Another STPCLK # request,
SMI # request, INIT request, NMI / INTR request,
Block HOLD requests. If the occurrence of HALT is monitored and detected, SMI # request, INIT request, N
Release the block of MI / INTR request and HOLD request. STATE upon completion of the stop grant cycle
Move to 3.
【0084】STATE3…HALT発生していなけれ
ば、STATE4へ移る。HALT発生していたなら
ば、要求ラッチF/Fはクリアせずに、STPCLK#
をデアサートする。(同期用F/Fのみクリアする)S
TPCLK#デアサートによりSTATE6へ移る。STATE3 ... If HALT has not occurred, the process proceeds to STATE4. If a HALT has occurred, the request latch F / F is not cleared and STPCLK #
Deassert. (Clear only the synchronization F / F) S
TPCLK # deasserts to move to STATE6.
【0085】STATE4…肩代りHLDA開始処理を
行う。(CGHLDAZをイネーブルにする)クロック
停止処理を行う。ブレークイベントの監視を行う。ブレ
ークイベント…SMI要求あり、INIT(SRESE
T)要求あり、NMI要求ありかつNMISL=1、I
NT要求ありかつINTSL=1の4条件。ブレークイ
ベント検出したならば、クロック始動処理を開始する。
クロック始動処理を完了したならば、STATE5へ移
る。STATE4 ... Performs HLDA start processing for shoulder replacement. Perform clock stop processing (enable CGHLDAZ). Watch for break events. Break event: SMI required, INIT (SRESE
T) Requested, NMI requested and NMISL = 1, I
4 conditions of NT request and INTSL = 1. When the break event is detected, the clock start processing is started.
When the clock starting process is completed, the process proceeds to STATE5.
【0086】STATE5:肩代りHLDA終了処理を
行う。肩代りHLDA終了したならば、要求ラッチF/
Fと同期用F/Fをクリアする。STPCLK#デアサ
ートによりSTATE6へ移る。STATE5: HLDA end processing for shoulder replacement is performed. If HLDA is finished on behalf of the shoulder, request latch F /
Clear F and sync F / F. When STPCLK # is deasserted, the process moves to STATE6.
【0087】STATE6…HALTの検出をクリアす
る。SMI#要求、INIT要求、NMI/INTR要
求、HOLD要求のブロックを解除する。STPCLK
#プリチャージ時間が終了したならばSTATEへ移
る。STATE1へ移ると同時に他のSTPCLK#要
求のブロックが解除される。STATE6 ... Clears detection of HALT. The blocks of SMI # request, INIT request, NMI / INTR request, and HOLD request are released. STPCLK
# When the precharge time is over, move to STATE. Simultaneously with the shift to STATE 1, the block of another STPCLK # request is released.
【0088】(III)I/Oリードグラント各STA
TE処理
STATE1…I/Oリードグラント要求と他のSTP
CLK#要求、SMI要求、INIT要求、NMI/I
NTR要求との調停を行う。キャンセル条件はない。S
TPCLK#をアサートする。(III) I / O Lead Grant Each STA
TE processing STATE1 ... I / O read grant request and other STP
CLK # request, SMI request, INIT request, NMI / I
Arbitrate with NTR request. There are no cancellation conditions. S
Assert TPCLK #.
【0089】STATE2…他のSTPCLK#要求の
ブロックを行う。ストップグラントサイクルの完了によ
りSTATE3へ移る。STATE2 ... Blocks other STPCLK # requests. Upon completion of the Stop Grant Cycle, move to STATE3.
【0090】STATE3…ブレークイベントの監視を
行う。ブレークイベント…SMI#要求あり、INIT
(SRESET)要求あり、NMI要求ありかつNMI
SL=1、INT要求ありかつINTSL=1の4条
件。ブレークイベントを検出したならば、要求ラッチF
/Fと同期用F/Fをクリアする。STPCLK#デア
サートによりSTATE6へ移る。STATE3 ... Monitors a break event. Break event: SMI # required, INIT
(SRESET) request, NMI request and NMI
4 conditions of SL = 1, INT request and INTSL = 1. If a break event is detected, request latch F
/ F and F / F for synchronization are cleared. When STPCLK # is deasserted, the process moves to STATE6.
【0091】STATE6…STPCLK#プリチャー
ジ時間が終了したならばSTATE1へ移る。STAT
E1へ移ると同時に他のSTPCLK#要求のブロック
が解除される。STATE6 ... STPCLK # When the precharge time is over, the process moves to STATE1. STAT
Simultaneously with the shift to E1, the block of another STPCLK # request is released.
【0092】(IV)インターバルグラント 各STA
TE処理
STATE1…インターバルグラント要求と他のSTP
CLK#要求、SMI#要求、INIT要求、NMI/
INTR要求との調停を行う。調停に負けた場合は、イ
ンターバルグラント要求をキャンセルする。(要求ラッ
チF/Fと同期用F/Fをクリアする)。STPCLK
#をアサートする。(IV) Interval Grant Each STA
TE processing STATE1 ... Interval grant request and other STP
CLK # request, SMI # request, INIT request, NMI /
Arbitration with INTR request. If you lose the mediation, cancel the interval grant request. (Clear the request latch F / F and the synchronization F / F). STPCLK
Assert #.
【0093】STATE2…他のSTPCLK#要求の
ブロックを行う。ストップグラントサイクルの完了によ
りSTATE3へ移る。STATE2 ... Blocks another STPCLK # request. Upon completion of the Stop Grant Cycle, move to STATE3.
【0094】STATE3…インターバルブレークイネ
ーブルを発行する。ブレークイベントの監視を行う。ブ
レークイベント…SMI#要求あり、INIT(SRE
SET)要求あり、NMI要求あり、かつNMISL=
1、INT要求ありかつINTSL=1、インターバル
ストップクロックホールドタイムアウトの5条件。ブレ
ークイベントを検出したならば、要求ラッチF/Fと同
期用F/Fをクリアする。STPCLK#デアサートに
よりSTATE6へ移る。STATE3: Issues an interval break enable. Watch for break events. Break event ... SMI # requested, INIT (SRE
SET) request, NMI request, and NMISL =
Five conditions of 1, INT request, INTSL = 1, interval stop clock hold timeout. When a break event is detected, the request latch F / F and the synchronization F / F are cleared. When STPCLK # is deasserted, the process moves to STATE6.
【0095】STATE6…インターバルブレークイネ
ーブルを取り消す。STPCLK#プリチャージ時間が
完了したならばSTATE1へ移る。STATE1へ移
ると同時に他のSTPCLK#要求のブロックが解除さ
れる。STATE6 ... Cancels the interval break enable. When the STPCLK # precharge time is completed, the operation moves to STATE1. Simultaneously with the shift to STATE 1, the block of another STPCLK # request is released.
【0096】(V)リフレッシュグラント 各STAT
E処理
STATE1…リフレッシュグラント要求と他のSTP
CLK#要求、SMI#要求、INIT要求、NMI/
INTR要求、HALTとの調停を行う。調停に負けた
場合は、リフレッシュグラント要求をキャンセルする。
(要求ラッチF/Fと同期用F/Fをクリアする)ST
PCLK#をアサートする。(V) Refresh Grant Each STAT
E processing STATE1 ... Refresh grant request and other STP
CLK # request, SMI # request, INIT request, NMI /
Performs INTR request and arbitration with HALT. If the arbitration is lost, the refresh grant request is canceled.
(Clear request latch F / F and synchronization F / F) ST
Assert PCLK #.
【0097】STATE2…他のSTPCLK#要求、
HOLD要求のブロックを行う。HALTの発生を監視
し、検出したならば、HOLD要求のブロックを解除す
る。ストップブラントサイクルの完了によりSTATE
3へ移る。STATE2 ... Another STPCLK # request,
Block HOLD requests. The occurrence of HALT is monitored, and if detected, the block of the HOLD request is released. STATE upon completion of the Stopbrand cycle
Move to 3.
【0098】STATE3…HALT発生していなけれ
ば、STATE4へ移る。HALT発生していたなら
ば、要求ラッチF/Fと同期用F/Fをクリアする。S
TPCLK#デアサートによりSTATE6へ移る。STATE3 ... If HALT has not occurred, the process proceeds to STATE4. If a HALT has occurred, the request latch F / F and the synchronization F / F are cleared. S
TPCLK # deasserts to move to STATE6.
【0099】STATE4…肩代りHLDA開始処理を
行う。(CGHLDAZをイネーブルにする)。ブレー
クイベントの監視(=リフレッシュのHDRQデアサー
ト)を行う。ブレークイベントを検出したならば、ST
ATE5へ移る。STATE4 ... Performs HLDA start processing for shoulder replacement. (Enable CGHLDAZ). The break event is monitored (= HDRQ deassertion of refresh). If a break event is detected, ST
Move to ATE5.
【0100】STATE5…肩代りHLDA終了処理を
行う。肩代りHLDA終了したならば、要求ラッチF/
Fと同期用F/Fをクリアする。STPCLK#デアサ
ートによりSTATE6へ移る。STATE5 ... Shoulder HLDA end processing is performed. If HLDA is finished on behalf of the shoulder, request latch F /
Clear F and sync F / F. When STPCLK # is deasserted, the process moves to STATE6.
【0101】STATE6:HALTの検出をクリアす
る。HOLD要求のブロックを解除する。STPCLK
#プリチャージ時間が終了したならばSTATE1へ移
る。STATE1へ移ると同時に他のSTPCLK#要
求のブロックが解除される。STATE6: Clears detection of HALT. Unblock the HOLD request. STPCLK
# When the precharge time is over, move to STATE1. Simultaneously with the shift to STATE 1, the block of another STPCLK # request is released.
【0102】[0102]
【発明の効果】以上述べたごとく、この発明によれば、
コンピュータシステムの消費電力を効率良く低減するこ
とができる。As described above, according to the present invention,
The power consumption of the computer system can be efficiently reduced.
【図1】 この発明のストップクロック機能を使用した
省エネルギーモード機能を備えたコンピュータシステム
の一実施例を示すブロック図。FIG. 1 is a block diagram showing an embodiment of a computer system having an energy saving mode function using a stop clock function of the present invention.
【図2】 図1に示すISAコントローラ11内に設け
られた、ストップクロック機能を使用した省エネルギー
モード機能を実現するための回路を示す回路図。2 is a circuit diagram showing a circuit provided in the ISA controller 11 shown in FIG. 1 for realizing an energy saving mode function using a stop clock function.
【図3】 インターバルストップクロックの基本タイミ
ングを示すタイミングチャート。FIG. 3 is a timing chart showing basic timing of an interval stop clock.
【図4】 スナップモードを説明するためのタイミング
チャート。FIG. 4 is a timing chart for explaining a snap mode.
【図5】 インターバルストップクロックを禁止する際
のタイミングを示すタイミングチャート。FIG. 5 is a timing chart showing the timing when the interval stop clock is prohibited.
【図6】 インターバルストップクロックが動作中、I
NTR、SMI,NMI,SRESET(INIT)、
VRAMアクセスがあった場合の処理を示す図。FIG. 6 shows that when the interval stop clock is operating, I
NTR, SMI, NMI, SRESET (INIT),
The figure which shows the process when there is a VRAM access.
【図7】 インターバルストップクロックタイミングの
詳細タイミングを示すタイミングチャート。FIG. 7 is a timing chart showing detailed timing of interval stop clock timing.
【図8】 途中で他のブレーク要因(INTR,NM
I,SMI,SRESET,INIT)があった場合の
インターバルストップクロックのタイミングを示すタイ
ミングチャート。FIG. 8: Other break factors (INTR, NM
I, SMI, SRESET, INIT) is a timing chart showing the timing of the interval stop clock.
【図9】 ストップクロックリフレッシュタイミングを
示すタイミングチャート。FIG. 9 is a timing chart showing stop clock refresh timing.
【図10】 STPCLK#をアサートするときに、す
でに割り込みがあった場合におけるストップクロックリ
フレッシュと割り込みとの関係を示すタイミングチャー
ト。FIG. 10 is a timing chart showing the relationship between a stop clock refresh and an interrupt when an interrupt has already occurred when STPCLK # is asserted.
【図11】 CPUとして80486を用いた場合にお
いて、STPCLK#をアサートした後に、割り込みが
でた場合におけるストップクロックリフレッシュと割り
込みとの関係を示すタイミングチャート。FIG. 11 is a timing chart showing a relationship between a stop clock refresh and an interrupt when an interrupt occurs after asserting STPCLK # when the 80486 is used as the CPU.
【図12】 CPUとしてPentiumを用い場合に
おいて、STPCLK#をアサートした後に、割り込み
がでた場合におけるストップクロックリフレッシュと割
り込みとの関係を示すタイミングチャート。FIG. 12 is a timing chart showing a relationship between a stop clock refresh and an interrupt when an interrupt occurs after asserting STPCLK # when a Pentium is used as a CPU.
【図13】 CPUとしてPentiumを用いた場合
に、HALTが来たときのストップクロックリフレッシ
ュとHALTとの関係を示すタイミングチャート。FIG. 13 is a timing chart showing the relationship between stop clock refresh and HALT when HALT comes when a Pentium is used as the CPU.
【図14】 HOLD/HLDA肩代り回路を説明する
ための説明図。FIG. 14 is an explanatory diagram for explaining a HOLD / HLDA shoulder substitute circuit.
【図15】 リフレッシュサイクルを引き延ばすことに
よりCPUの動作速度を見かけ上遅らせるための回路例
を示す図。FIG. 15 is a diagram showing an example of a circuit for apparently delaying the operating speed of the CPU by prolonging the refresh cycle.
【図16】 リフレッスサイクルを引き延ばすことによ
りCPUの動作速度を見かけ上遅らせる際のHOLD信
号の引き延ばしを説明するための概念図。FIG. 16 is a conceptual diagram for explaining the extension of the HOLD signal when the operation speed of the CPU is apparently delayed by extending the refresh cycle.
1…CPU、3…CPUコントロールゲートアレイ、5
…CPUバス、7…メインDRAM、9…VLバス、1
1…ISAコントロールゲートアレイ、13…拡張DR
AM、15…VGAコントローラ、17…インターバル
ストップクロックリクエスト用カウンタ、19…インタ
ーバルストップクロックイネーブルレジスタ、21…比
較回路、23…インターバルストップクロック信号のホ
ールド期間用カウンタ、25…インターバルストップク
ロックホールドレジスタ、27…ANDゲート、29…
比較回路、31…インヒビットタイマ、33…スナップ
モード用カウンタ、37…スナップモード用比較回路、
41…調停回路。1 ... CPU, 3 ... CPU control gate array, 5
... CPU bus, 7 ... Main DRAM, 9 ... VL bus, 1
1 ... ISA control gate array, 13 ... extended DR
AM, 15 ... VGA controller, 17 ... Interval stop clock request counter, 19 ... Interval stop clock enable register, 21 ... Comparison circuit, 23 ... Interval stop clock signal hold period counter, 25 ... Interval stop clock hold register, 27 ... AND gate, 29 ...
Comparing circuit, 31 ... Inhibit timer, 33 ... Snap mode counter, 37 ... Snap mode comparing circuit,
41 ... Arbitration circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 瀬沼 功一 東京都青梅市新町3丁目3番地の1 東芝 デジタルメディアエンジニアリング株式会 社内 (72)発明者 井口 丈幸 東京都青梅市新町3丁目3番地の1 東芝 デジタルメディアエンジニアリング株式会 社内 Fターム(参考) 5B079 BA06 BA11 BB04 BC01 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Koichi Senuma Toshiba, 3-3-3 Shinmachi, Ome-shi, Tokyo Digital Media Engineering Stock Association In-house (72) Inventor Takeyuki Iguchi Toshiba, 3-3-3 Shinmachi, Ome-shi, Tokyo Digital Media Engineering Stock Association In-house F-term (reference) 5B079 BA06 BA11 BB04 BC01
Claims (15)
及び割り込み処理の指示を示す割り込み信号を受信可能
なCPUと、 前記CPUへ前記指示信号をアサートする手段と、 システムイベントが発生した場合、前記割り込み信号を
発生する割り込み手段と、 前記指示信号が前記CPUへアサートされている間に前
記割り込み手段により割り込み信号が発生された場合、
前記割り込み信号を保持し、前記指示信号のアサートが
解除された後に前記割り込み信号を前記CPUへアサー
トする手段と、 を具備することを特徴とするコンピュータシステム。1. A CPU capable of receiving an instruction signal indicating an instruction to stop an internal clock and an interrupt signal indicating an instruction for interrupt processing, a means for asserting the instruction signal to the CPU, and a system event when the system event occurs. Interrupt means for generating an interrupt signal, and when the interrupt signal is generated by the interrupt means while the instruction signal is asserted to the CPU,
A means for holding the interrupt signal, and asserting the interrupt signal to the CPU after the assertion of the instruction signal is released, the computer system comprising:
の受信に応じて、省電力状態へ移行するCPUと、 前記CPUへ前記指示信号をアサートする手段と、 システムイベントが発生した場合、割り込み信号を発生
する割り込み手段と、 前記CPUが前記省電力状態である間に前記割り込み手
段により割り込み信号が発生された場合、前記割り込み
信号を保持し、前記省電力状態が解除された後に前記割
り込み信号を前記CPUへアサートする手段と、 を具備することを特徴とするコンピュータシステム。2. A CPU that shifts to a power-saving state in response to receiving an instruction signal indicating an instruction to stop the internal clock, a unit that asserts the instruction signal to the CPU, and an interrupt signal when a system event occurs. And an interrupt signal generated by the interrupt means while the CPU is in the power saving state, the interrupt signal is held and the interrupt signal is output after the power saving state is released. A means for asserting to the CPU, and a computer system.
LK)信号であることを特徴とする請求項1または2に記
載のコンピュータシステム。3. The stop signal (STPC
LK) signal. 3. The computer system according to claim 1, wherein the computer system is a LK) signal.
トした後、所定時間は前記ストップクロック信号の入力
を禁止することを特徴とする請求項3に記載のコンピュ
ータシステム。4. The computer system according to claim 3, wherein input of the stop clock signal is prohibited for a predetermined time after asserting the interrupt signal to the CPU.
解除されたことに応じて、前記ストップクロック信号を
アサートが禁止される時間をカウントするタイマ手段を
具備することを特徴とする請求項4に記載のコンピュー
タシステム。5. The timer according to claim 4, further comprising timer means for counting a time during which the assertion of the stop clock signal is prohibited in response to the deassertion of the stop clock signal. Computer system.
信可能なCPUと、 前記CPUへ前記信号をアサートする手段と、 前記CPUでの処理を行なわせるためのシステムイベン
トを発生可能な割り込み手段と、 前記信号が前記CPUへアサートされている間に前記割
り込み手段によりシステムイベントが発生された場合、
前記システムイベントを保持し、前記CPUへの通知は
行わないことを保持手段と、 を具備することを特徴とするコンピュータシステム。6. A CPU capable of receiving a signal indicating an instruction to stop the internal clock, means for asserting the signal to the CPU, and interrupt means capable of generating a system event for causing the CPU to perform processing. If a system event is generated by the interrupt means while the signal is asserted to the CPU,
A computer system, comprising: holding means for holding the system event and not notifying the CPU.
及び割り込み処理の指示を示す割り込み信号を受信可能
なCPUを具備するコンピュータシステムの動作制御方
法において、 前記CPUへ前記指示信号をアサートし、 システムイベントが発生した場合、前記割り込み信号を
発生し、 前記指示信号が前記CPUへアサートされている間に前
記割り込み信号が発生した場合、前記割り込み信号を保
持し、 前記指示信号のアサートが解除された後に前記割り込み
信号を前記CPUへアサートすることを特徴とする動作
制御方法。7. An operation control method for a computer system comprising a CPU capable of receiving an instruction signal indicating an instruction to stop an internal clock and an interrupt signal indicating an instruction for interrupt processing, wherein the instruction signal is asserted to the CPU, When an event occurs, the interrupt signal is generated, and when the interrupt signal occurs while the instruction signal is asserted to the CPU, the interrupt signal is held and the instruction signal is deasserted. An operation control method characterized by asserting the interrupt signal to the CPU later.
信に基づいて省電力状態へ移行するCPUを具備するコ
ンピュータシステムの動作制御方法において、 前記CPUへ前記信号をアサートし、 システムイベントが発生した場合、前記CPUへ割り込
み処理の指示を示す割り込み信号を発生し、 前記CPUが前記省電力状態の間に前記割り込み信号が
発生した場合、前記割り込み信号を保持し、 前記CPUが省電力状態から解除された後に前記割り込
み信号を前記CPUへアサートすることを特徴とする動
作制御方法。8. A method of controlling the operation of a computer system comprising a CPU that shifts to a power saving state based on reception of a signal indicating an instruction to stop the internal clock, wherein the signal is asserted to the CPU, and a system event occurs. In this case, an interrupt signal indicating an instruction for interrupt processing is generated to the CPU, and when the interrupt signal is generated while the CPU is in the power saving state, the interrupt signal is held and the CPU is released from the power saving state. And then asserting the interrupt signal to the CPU.
プクロック信号を受信するCPUを具備するコンピュー
タシステムにおいて、 前記CPUをCPUが低電力状態にセットされるストッ
クグラント状態にするためのストッククロック信号をア
サートする手段と、 前記CPUがストップグラント状態にあるときに、リフ
レッシュサイクルを実行する手段と、 前記CPUがストップグラント状態にあるときにリフレ
ッシュサイクルを実行するか否かを指定する手段とを具
備するコンピュータシステム。9. A computer system comprising a CPU that receives a stop clock signal for stopping an internal clock of the CPU, wherein a stock clock signal for asserting the stock clock signal for causing the CPU to enter a stock grant state in which the CPU is set to a low power state is asserted. A computer for executing a refresh cycle when the CPU is in a stop grant state, and a means for designating whether or not to execute a refresh cycle when the CPU is in a stop grant state. system.
あるときにリフレッシュサイクルを実行することが指定
されたとき、HOLD要求をCPUに伝達せずに、CP
Uの代わりにHOLDアクノリッジ信号(HLDA)を
出す手段をさらに具備する請求項9記載のコンピュータ
システム。10. When the CPU is designated to execute a refresh cycle while in the stop grant state, the CP is transmitted without transmitting a HOLD request to the CPU.
10. The computer system according to claim 9, further comprising means for issuing a HOLD acknowledge signal (HLDA) instead of U.
長を切り替える手段をさらに具備する請求項9記載のコ
ンピュータシステム。11. The computer system according to claim 9, further comprising means for switching a cycle length of the refresh cycle.
ップクロック信号を受信するCPUを具備するコンピュ
ータシステムにおいて、 前記CPUの動作速度を減少し、消費電力を節約するた
めに前記ストッククロック信号を一定時間アサートする
手段と、 前記ストップクロック信号がアサートされる時に割り込
みが既に発生されている場合、ストップクロックをアサ
ートすることなく前記CPUにHOLD信号を出力し、
前記CPUがhold状態に設定され、リフレッシュサ
イクルを実行する手段とを具備するコンピュータシステ
ム。12. A computer system comprising a CPU that receives a stop clock signal for stopping the internal clock of the CPU, wherein the stock clock signal is asserted for a certain period of time to reduce the operating speed of the CPU and save power consumption. Means for outputting a HOLD signal to the CPU without asserting a stop clock if an interrupt has already been generated when the stop clock signal is asserted,
A computer system in which the CPU is set to a hold state and executes a refresh cycle.
ップクロック信号を受信するCPUを具備するコンピュ
ータシステムにおいて、 前記CPUの動作速度を減少し、消費電力を節約するた
めに前記ストッククロック信号を一定時間アサートする
手段と、 前記ストップクロック信号がアサートされた後に割り込
みが発生される場合、前記CPUへ割り込みが発生する
ことを禁止し、前記CPUを低電力状態に設定されるス
トップグラント状態に設定し、リフレッシュサイクルを
実行する手段とを具備するコンピュータシステム。13. A computer system comprising a CPU that receives a stop clock signal for stopping the internal clock of the CPU, wherein the stock clock signal is asserted for a certain period of time to reduce the operating speed of the CPU and save power consumption. And an interrupt is generated after the stop clock signal is asserted, the interrupt is prohibited from being generated to the CPU, the CPU is set to a stop grant state set to a low power state, and refreshed. A computer system comprising means for performing a cycle.
ップクロック信号を受信するCPUを具備するコンピュ
ータシステムにおいて、 前記CPUの動作速度を減少し、消費電力を節約するた
めに前記ストッククロック信号を一定時間アサートする
手段と、 前記ストップクロック信号がアサートされた後に割り込
みが発生される場合、前記割込みを前記CPUへ渡し、
前記CPUを低電力状態に設定されるストップグラント
状態に設定し、リフレッシュサイクルを実行する手段と
を具備するコンピュータシステム。14. A computer system comprising a CPU that receives a stop clock signal for stopping an internal clock of the CPU, wherein the stock clock signal is asserted for a certain period of time to reduce the operating speed of the CPU and save power consumption. And an interrupt is generated after the stop clock signal is asserted, the interrupt is passed to the CPU,
A computer system comprising: means for setting the CPU to a stop grant state set to a low power state and executing a refresh cycle.
ップクロック信号を受信するCPUを具備するコンピュ
ータシステムにおいて、 前記CPUの動作速度を減少し、消費電力を節約するた
めに前記ストッククロック信号を一定時間アサートする
手段と、 前記ストップクロック信号がアサートされた後にHAL
T信号が発生される場合、前記CPUをHALT状態に
設定する手段と、 前記ストップクロック信号のアサート中に、HOLD信
号を前記CPUに出力し、前記CPUにリフレッシュサ
イクルを実行させる手段と、 リフレッシュサイクルの実行後、前記CPUを低電力状
態に設定されるストックグラント状態に設定するために
割り込み信号を前記CPUに発行し、CPUがストック
グラント状態の時にCPUにストップグラントサイクル
を実行させる手段と、 前記CPUがストックグラントサイクルを完了後、スト
ッククロック信号をデアサートする手段とを具備するコ
ンピュータシステム。15. A computer system comprising a CPU that receives a stop clock signal for stopping the internal clock of the CPU, wherein the stock clock signal is asserted for a certain period of time to reduce the operating speed of the CPU and save power consumption. And HAL after the stop clock signal is asserted
A T signal is generated, means for setting the CPU to a HALT state, means for outputting a HOLD signal to the CPU during assertion of the stop clock signal, and causing the CPU to execute a refresh cycle, and a refresh cycle A means for issuing an interrupt signal to the CPU to set the CPU to a stock grant state in which the CPU is set to a low power state, and causing the CPU to execute a stop grant cycle when the CPU is in the stock grant state; A computer system having means for deasserting the stock clock signal after the CPU completes the stock grant cycle.
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