JP2003197867A - メモリ構造における連続アンチヒューズ材料 - Google Patents
メモリ構造における連続アンチヒューズ材料Info
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Abstract
(57)【要約】
【課題】アンチヒューズ構造内の電気的短絡の発生を低
減し、かつメモリ構造を製造するのにかかる時間および
処理を短縮することができる、アンチヒューズ材料を含
むメモリ構造およびアンチヒューズ材料の形成方法を提
供することである。 【解決手段】メモリ構造（700）が、パターニングされ
ずに、複数のアンチヒューズ電極（14,22）対の各対間
に挟まれるアンチヒューズ材料（16）を有する。アンチ
ヒューズ材料（16）は、アンチヒューズ電極対（14,2
2）間に連続して存在する。
減し、かつメモリ構造を製造するのにかかる時間および
処理を短縮することができる、アンチヒューズ材料を含
むメモリ構造およびアンチヒューズ材料の形成方法を提
供することである。 【解決手段】メモリ構造（700）が、パターニングされ
ずに、複数のアンチヒューズ電極（14,22）対の各対間
に挟まれるアンチヒューズ材料（16）を有する。アンチ
ヒューズ材料（16）は、アンチヒューズ電極対（14,2
2）間に連続して存在する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリ構造に関し、
より詳細には、メモリ構造内のアンチヒューズ材料の製
造に関する。 【０００２】 【従来の技術】アンチヒューズ構造は、最初に高抵抗を
有するが、プログラミング電圧を印加することにより低
抵抗材料に変換することができる材料を含むことができ
る。プログラミング電圧は高抵抗材料の絶縁破壊電圧よ
り大きい。高抵抗材料は、一対の導電層間に挟まれた電
気的絶縁性のアンチヒューズ層である。対を形成する各
導電層は一般に、アンチヒューズ構造のアンチヒューズ
電極と見なされる。高抵抗材料は、アンチヒューズ材料
あるいはアンチヒューズ層とも呼ばれ、製造時には非導
電性であるが、対を形成する導電層にプログラミング電
圧をかけることにより、永久に導電性になるようになさ
れる。 【０００３】対を形成する導電層間に、アンチヒューズ
層を通してプログラミング電流が加えられるとき、導電
性フィラメントがアンチヒューズ層内に形成される。ア
ンチヒューズ層内に新たに形成された導電性フィラメン
トは、数原子ほどの狭い幅を有することができ、２つの
導電層を電気的に短絡するような効果があり、それによ
りアンチヒューズ構造がプログラミングされる。プログ
ラミングされないままのアンチヒューズ構造では、導電
層の各対を接続する導電性フィラメントは存在しない。 【０００４】メモリ構造において用いられるアンチヒュ
ーズ構造は、集積回路技術によって製造することができ
る。その製造は、フィールドプログラマブルゲートアレ
イ（ＦＰＧＡ）、プログラマブルリードオンリーメモリ
（ＰＲＯＭ）等のようなある特定の種類のＩＣチップを
対象にすることができる。ＦＰＧＡは典型的には、ユー
ザが望む機能を実行するために選択的に接続することが
できる、ＡＮＤゲートおよびＯＲゲートのような多数の
論理素子を含む。ＦＰＧＡのプログラミングは一般に、
選択されたアンチヒューズ構造にプログラミング電圧を
印加し、それによりアンチヒューズ構造を導電性配線に
変換することにより達成される。 【０００５】アンチヒューズ構造の製造中に、高抵抗ア
ンチヒューズ材料は、各アンチヒューズ電極間に望まし
くない電気的短絡が生じるのを防ぐ目的を果たす。アン
チヒューズ材料のこの絶縁機能は、製造プロセスにおい
て劣化する可能性がある。その劣化は、ウェーハにわた
って比較的短いアンチヒューズ材料セグメントを形成す
るために、アンチヒューズ材料をパターニングする際に
生じる可能性がある。アンチヒューズ材料のパターニン
グに位置合わせ不良が生じる結果として、アンチヒュー
ズ構造のアンチヒューズ電極が互いに接触し、それによ
り望ましくない電気的短絡が生じるようになる。フォト
リソグラフィの分解能の限界に接近する場合のように、
半導体ダイ製造の集積度が徐々に高くなり、設計寸法お
よびプロセス窓がその影響を受けるようになるときに、
位置合わせ不良が生じる可能性が高くなる。 【０００６】製造中に欠陥が形成される場合のように、
アンチヒューズ構造内に望ましくない短絡が生じると
き、短絡されたアンチヒューズ構造の代わりに、別のア
ンチヒューズ構造が用いられなければならない。メモリ
構造が冗長に設計される場合であっても、過剰な電気的
短絡によってメモリセルが機能しなくなり、製造歩留ま
りが低下し、メモリ構造を製造するためのコストが上昇
する。そのような場合に、メモリ構造の製造中に、アン
チヒューズ構造内の各アンチヒューズ電極間の望ましく
ない電気的短絡の発生を低減することが、当分野におけ
る進歩になるであろう。 【０００７】実用上問題にならないだけの少ないプロセ
スステップで、かつクリーンルーム環境内で短時間にメ
モリ構造を製造することが好ましい。半導体技術プロセ
スを用いてアンチヒューズメモリセルを製造するため
に、クリーンルーム環境を運用し、保守することは、時
間がかかり、コストを上昇させるため、クリーンルーム
環境内の処理時間は短いことが望ましい。各製造プロセ
スステップはコストがかかり、かつ歩留まりを低下させ
る可能性があるので、メモリ構造の製造プロセスステッ
プ数は少ないことが望ましい。そのような場合に、メモ
リ構造を製造するのにかかる時間および処理を低減する
ことが、当分野における進歩になるであろう。 【０００８】 【発明が解決しようとする課題】本発明の目的は、アン
チヒューズ構造内の電気的短絡の発生を低減し、かつメ
モリ構造を製造するのにかかる時間および処理を短縮す
ることができる、アンチヒューズ材料を含むメモリ構造
およびアンチヒューズ材料の形成方法を提供することで
ある。 【０００９】 【課題を解決するための手段】一実施形態では、メモリ
構造が、パターニングされずに、複数のアンチヒューズ
電極対の各対間に挟まれるアンチヒューズ材料を有す
る。アンチヒューズ材料は、アンチヒューズ電極対間に
連続して存在する。 【００１０】本発明のこれらの特徴および他の特徴は、
以下に記載される説明および併記の特許請求の範囲から
さらに完全に明らかになるか、あるいは以下に記載され
る本発明の実施形態によって理解されるであろう。 【００１１】 【発明の実施の形態】本発明の上記の利点および特徴、
ならびに他の利点および特徴をさらに明瞭にするため
に、添付の図面に示される本発明の具体的な実施形態を
参照しながら、本発明のさらに具体的な説明が行われる
であろう。図面全体を通して、同じ番号が類似の機構お
よび構成要素を参照するために用いられる。これらの図
面は本発明の典型的な実施形態のみを示しており、それ
ゆえその範囲を制限するものと見なされるべきではない
ことを理解されたい。本発明は、添付の図面を用いるこ
とにより、さらに具体的かつ詳細に記載され、説明され
るであろう。 【００１２】図１Ａ〜図７Ｂは、メモリ構造において用
いるためのアンチヒューズ構造が製造される本発明の一
実施形態のための処理ステップのいくつかを示す。その
メモリ構造は、アンチヒューズ構造および制御素子を含
む。図１Ａ〜図７Ｂでは、制御素子はＰＩＮダイオード
であるように表される。図８Ａおよび図８Ｂでは、制御
素子はトンネル接合であるように表される。図１Ａで
は、構造１００が、層間誘電体（ＩＬＤ）１２を含む。
ＩＬＤ１２は、限定はしないが、ウエットあるいはドラ
イ二酸化シリコン（ＳｉＯ２）、窒化シリコンを含む窒
化物材料、テトラエチルオルトシリケート（（Ｓｉ−Ｏ
Ｃ２Ｈ５）４）（ＴＥＯＳ）系酸化物、ＢＰＳＧ（boro
phosphosilicate glass）、ＰＳＧ（phosphosilicate g
lass）、ＢＳＧ（borosilicate glass）、酸化物−窒化
物−酸化物（ＯＮＯ）、ポリアミドフィルム、五酸化タ
ンタル（Ｔａ２Ｏ５）、プラズマシリコン窒化物（Ｐ−
ＳｉＮｘ）、酸化チタン、酸窒化物、酸化ゲルマニウ
ム、スピンオンガラス（ＳＯＧ）、堆積酸化物を含む任
意の化学気相成長（ＣＶＤ）誘電体、成長酸化物および
／または誘電体材料を含む絶縁体材料から構成されるこ
とが好ましい。ＴＥＯＳ系酸化物から構成される場合、
ＩＬＤ１２は、反応器においてＴＥＯＳガスを分解する
ことから生じる堆積物によって形成することができる。
ＩＬＤ１２が堆積された後に、かつ以下に記載される行
導体１４の堆積および画定前に、平坦化のプロセスステ
ップが行われることが好ましい。 【００１３】複数の導電性行導体１４がＩＬＤ１２上に
形成される。各行導体１４は、メモリ構造のワード線に
することができ、約２０ナノメートル〜約１８００ナノ
メートルの範囲の厚みを有することが好ましく、約３６
０ナノメートルの厚みを有することが最も好ましいであ
ろう。行導体１４の導電性材料の組成として、アルミニ
ウム、銅あるいはアルミニウム−銅合金のような金属を
用いることができ、アモルファスシリコンあるいは微結
晶シリコンから構成することもできる。耐火金属シリサ
イドのような導電性シリサイドも、行導体１４のための
導電性材料として考えられる。 【００１４】図２Ａおよび図２Ｂは、図１Ａおよび図１
Ｂに示される構造１００上でさらに処理を行った結果で
ある構造２００を示す。構造２００は、ＩＬＤ１２上、
および各行導体１４上にコンフォーマルに（同形に）形
成されるアンチヒューズ層１６を示す。下側にある行導
体１４上で良好なステップカバレージを達成することが
できる点で、アンチヒューズ層１６を形成するために低
圧化学気相成長を用いることが好ましい。アンチヒュー
ズ層１６は堆積物によって形成されることができ、約
０．６ナノメートル〜約３ナノメートルの範囲の厚みを
有することが好ましく、アンチヒューズ層１６に状態変
化を引き起こすプログラミング電圧を印加することによ
って低抵抗材料に変換することができる高抵抗材料から
構成されるであろう。アンチヒューズ層１６は、堆積酸
化物か、あるいは下側にある行導体１４上に堆積された
後に酸化プロセスによって酸化される材料から形成する
ことができる。アンチヒューズ層１６は二層として形成
されることができ、その層のうちの一方は抵抗性層であ
り、もう一方は拡散層である。抵抗性層には、トンネル
接合層、絶縁性層あるいは高抵抗層を用いることができ
る。拡散層は、高抵抗材料を形成するようにプログラミ
ング電圧および電流が加えられる際に、アンチヒューズ
層を通って容易に拡散する材料を含む導体層である。高
抵抗材料は、アンチヒューズ構造においてアンチヒュー
ズ材料として機能するトンネル接合層になる。アンチヒ
ューズ材料が堆積アルミニウムから形成されることにな
るとき、アンチヒューズ層１６は、堆積されたアルミニ
ウムを全面的に酸化し、アルミナ（たとえば、Ａｌ２Ｏ
３）を形成することにより形成されるであろう。アンチ
ヒューズ層１６は、約０．６ナノメートル〜約３ナノメ
ートルの範囲の厚みで堆積されることが好ましく、約
１．５ナノメートルで堆積されることが最も好ましい。 【００１５】図３Ａおよび図３Ｂは、図２Ａおよび図２
Ｂに示される構造２００上でさらに処理を行った結果で
ある構造３００を示す。構造３００は、アンチヒューズ
層１６上にコンフォーマルに形成された多数の材料を示
す。これらの材料は、オプションの第１の拡散障壁１８
と、オプションのインターフェース金属２０と、ｐドー
プ領域２２と、真性あるいは低濃度にドープされた領域
２４と、ｎドープ領域２６と、オプションの第２の拡散
障壁２８とを含む。 【００１６】オプションの第１の拡散障壁１８は低圧化
学気相成長によって形成することができ、導電性であ
り、かつメモリ構造の対象となる電流密度に耐えられる
ことが好ましいであろう。そのようなオプションの第１
の拡散障壁１８の各々は、タングステンまたはタンタ
ル、それらのシリサイドまたは窒化物のような導電性の
耐火金属あるいはその合金から構成されることが好まし
いであろう。別法では、第１の拡散障壁１８は完全に省
略することができる。オプションのインターフェース金
属２０には、プラチナのような貴金属あるいはその合金
を用いることができる。インターフェース金属２０のた
めの他の材料には、アルミニウム、金、タンタルおよび
タングステンが含まれる。 【００１７】ｐドープ領域２２、低濃度にドープされた
領域２４およびｎドープ領域２６は、堆積中に変更され
るか、傾斜をなして変化するようにドーパントを導入し
て、一度の堆積工程で堆積することができる半導体材料
から構成されることが好ましい。半導体材料には、アモ
ルファスシリコンあるいは微結晶シリコンのようなシリ
コンを用いることができる。別法では、レーザによる再
結晶作用を用いて、アモルファスシリコンの初期堆積物
からポリシリコンを形成することができる。別の実施形
態では、ｐドープ領域２２およびｎドープ領域２６のド
ーピングは入れ替えることができる。オプションの第２
の拡散障壁２８は、アンチヒューズ層１６上にあるオプ
ションの第１の拡散障壁１８と同じ材料から構成するこ
とができる。 【００１８】図４Ａおよび図４Ｂは、図３Ａおよび図３
Ｂに示される構造３００上でさらに処理を行った結果で
ある構造４００を示す。構造４００は、アンチヒューズ
層１６からそれぞれ突出する複数の垂直な積重体を画定
するパターニングプロセスの結果を示す。図４Ａおよび
図４Ｂに示されるパターニングプロセスは、フォトリソ
グラフィおよびエッチング処理によって実行することが
でき、後者はアンチヒューズ層１６を構成する材料に対
して選択的に行われる。各垂直積重体は、垂直積重体の
各材料を数回堆積し、その後、図示される垂直積重体を
形成するように一回あるいは複数回のエッチング方法か
らなる異方性エッチングプロセスを用いることにより形
成することができる。関連する半導体製造技術の技術者
であれば、本開示を手引きとして用いることにより、図
示される構造および機能的に等価な構造を製造するため
に用いることができる他のプロセスおよび材料を理解さ
れよう。 【００１９】アンチヒューズ層１６の上側にある種々の
材料がパターニングされて、図示された垂直な積重体が
形成されるとき、アンチヒューズ層１６はパターニング
されないままである。パターニングプロセスの位置合わ
せ不良が発生する場合でも、それぞれ下側にある行導体
１４に各ｐドープ領域２２が電気的に短絡することがな
いので、アンチヒューズ層１６をパターニングされない
ままにしておくことが有利である。製造中に、相対する
電極間にアンチヒューズ層１６が連続して存在すること
により、電気的短絡が低減され、歩留まりが向上し、さ
らにアンチヒューズ層１６をパターニングするための余
分なステップが不要なためコストが削減される効果があ
る。 【００２０】図４Ｂは、ｐドープ領域２２、低濃度にド
ープされた領域２４およびｎドープ領域２６がダイオー
ド２５を形成することを示す。ダイオード２５は、約１
５ナノメートル〜約２４０ナノメートルの範囲の厚みを
有することが好ましく、約１００ナノメートルの厚みを
有することが最も好ましいであろう。ダイオード２５
は、メモリ構造内のアンチヒューズ層１６に格納される
電荷を確認するために、メモリ構造内の、ステアリング
素子のような制御素子として用いることができる。使用
時に、アンチヒューズ層１６は、それぞれ1つのオプシ
ョンの第１の拡散障壁１８および行導体１４間にプログ
ラミング電圧を印加することにより、永久に導電性にな
るように形成される。 【００２１】図５Ａおよび図５Ｂは、パターニングされ
ないアンチヒューズ層１６上に形成され、かつパターニ
ングされないアンチヒューズ層１６の上側にある垂直積
重体を覆う電気的絶縁性充填材３０を示す。充填材３０
は、下側にあるＩＬＤ１２を構成することができる材料
のうちの任意の材料から構成することができる。図６Ａ
および図６Ｂでは、充填材３０内にバイアあるいは凹部
３２が形成され、第２の拡散障壁２８の上側表面が露出
される。図７Ａおよび図７Ｂでは、オプションの第２の
拡散障壁２８と接触するように、その上側にあるバイア
３２内に列導体３４が形成される。第２の拡散障壁２８
が存在しない場合には、列導体３４はｎドープ領域２６
の上側に存在する。列導体３４は導電性材料から構成さ
れ、行導体１４を構成する材料と同じ材料を用いること
ができる。列導体３４は、タングステンまたはその合金
のような耐火金属と、その上側にあるアルミニウムのよ
うな列金属とから構成することができる凹部３２内のコ
ンタクトのような、２つの異なる材料を用いることによ
り形成することができる。別法では、列導体３４は、１
つの導電性材料を全面に堆積し、その後それをパターニ
ングして、図７Ｂに示される個別の列導体３４を形成す
ることにより形成することができる。各列導体３４は、
メモリ構造のためのビット線になるであろう。パターニ
ングすることにより列導体３４が画定された後、別のＩ
ＬＤ１２が列導体３４上に形成される。 【００２２】図７Ａおよび図７Ｂは、機能的に複数のア
ンチヒューズ電極対として表すことができるメモリ構造
７００を示す。参照番号１６で示されるアンチヒューズ
材料は、各アンチヒューズ電極対間に連続して存在す
る。アンチヒューズ材料１６は、各アンチヒューズ電極
対間に挟まれる。メモリ構造７００は、アンチヒューズ
材料１６がパターニングされていないことを示す。アン
チヒューズ材料１６のためのパターニングプロセスを回
避することにより、製造時間およびコストが削減され
る。 【００２３】図８Ａおよび図８Ｂでは、メモリ構造８０
０は、トンネル接合が制御素子として用いられる本発明
の一実施形態である。メモリ素子８００は２つの構成要
素、すなわちトンネル接合とアンチヒューズとを含む。
トンネル接合は２つの導体に挟まれた絶縁体から形成さ
れる。メモリ構造８００に示されるように、トンネル接
合は構造３４、４４および４２から形成され、アンチヒ
ューズが構造１４、４０および４２から形成される。ト
ンネル接合の絶縁体は、メモリ構造８００において制御
素子４４として示され、トンネル接合の２つの導体はそ
れぞれ列導体３４および中間端子４２である。アンチヒ
ューズは、行導体１４と、アンチヒューズ誘電体４０
と、中間端子４２とから構成される。メモリ構造８００
に示されるように、トンネル接合およびアンチヒューズ
は、中間端子４２において境界を共有する。 【００２４】上側および下側層間誘電体（ＩＬＤ）１２
が図８Ａに示される。図８Ａに示される２つのＩＬＤ１
２のうちの下側のＩＬＤの上には行導体１４が形成され
る。アンチヒューズ誘電体４０、中間端子４２および制
御素子４４は、行導体１４上にコンフォーマルに形成さ
れる。列導体３４は充填材３０および制御素子４４上に
形成される。列導体３４は導電性材料から形成され、行
導体１４を形成する材料と同じ材料であることができ
る。列導体３４は、メモリ構造８００においてビット線
として機能することができ、導電性材料を全面に堆積
し、その後それを図８Ａおよび図８Ｂに示されるように
パターニングすることにより形成することができる。パ
ターニングすることにより列導体３４が画定された後、
２つのＩＬＤ１２のうちの上側のＩＬＤが列導体３４上
に形成される。その後、メモリ構造８００は、互いに重
なり合って、メモリ構造８００の一連の垂直な積重体を
構成するように繰り返し形成することができる。 【００２５】制御素子４４は、アンチヒューズ以下の実
効抵抗を有することが好ましく、その溶断電圧はアンチ
ヒューズの溶断電圧以上であることが好ましいであろ
う。行導体１４はアルミニウムから構成することがで
き、パターニングされるであろう。アンチヒューズ誘電
体４０には、アルミナのようなセラミック材料を用いる
ことができ、パターニングされないことが好ましいであ
ろう。中間端子４２は、ドープシリコンのようなパター
ニングされない抵抗性材料から構成されることが好まし
く、約１００ナノメートル以下の厚みを有するであろ
う。中間端子４２は、制御素子４４とアンチヒューズと
の間にある導電性材料である。中間端子４２はパターニ
ングされず、隣接するメモリセルへの漏れ電流を最小限
に抑えるだけの十分に高い抵抗率を有することが好まし
い。制御素子４４には誘電体材料、好ましくはアルミナ
のようなセラミックを用いることができ、同様にパター
ニングされないであろう。列導体３４はパターニングさ
れ、アルミニウムのような導体から構成することができ
る。この実施形態では、アンチヒューズ誘電体４０材料
は平坦でない上側表面を有し、各行導体１４上かつその
間に、良好なステップカバレージでコンフォーマルに配
置される。 【００２６】制御素子４４の絶縁破壊電圧より低くなる
ようにアンチヒューズの絶縁破壊電圧を変更するため
に、アンチヒューズは、制御素子４４とは異なる組成を
有することができる。一例では、制御素子４４はアルミ
ナから構成することができる。別法では、行導体１４あ
るいは中間端子４２の表面を粗くして、絶縁破壊電圧を
低くするか、あるいは絶縁破壊の確率を高めることがで
きる。さらに別の形態では、制御素子４４は、少量、好
ましくは約０．５％〜約５％の範囲内の銅をドープされ
たアルミニウムから構成することができる。そのように
製造されるとき、トンネル接合の溶解に対する耐性を高
くすることができる。構造８００に図示される層のため
に用いることができる材料は、図１Ａ〜図７Ｂの場合の
類似の参照符号の材料と同じ材料にできることは、当業
者であれば容易に理解されよう。 【００２７】図７Ａおよび図７Ｂに示されるアンチヒュ
ーズ構造７００および図８Ａおよび図８Ｂに示されるア
ンチヒューズ構造８００は、集積回路技術を用いて製造
されることが意図されるため、アンチヒューズ構造の厚
みが、約０．１８μｍ以下のような、超高集積度と両立
する現在および将来の最小設計寸法を有することも意図
される。アンチヒューズ構造を有するメモリ構造を形成
するために本明細書に開示される実装形態は、半導体製
造操作の既知の処理装置を用いて製造されることがで
き、メモリ構造のために幅広い材料および寸法を利用で
きるようにする。関連する半導体製造技術の技術者であ
れば、開示されるアンチヒューズ構造を製造するために
用いることができる上記および他の処理操作、ならびに
開示されるアンチヒューズ構造の機能を達成するための
他のメモリ構造を容易に理解するであろう。 【００２８】「２Ｎ」アーキテクチャとして記載するこ
とができる一実施形態では、本明細書に開示されるよう
な複数のアンチヒューズ構造が、立体メモリ構造に複数
の積重されたメモリセルを形成するために互いに積重さ
れ、それぞれ層間誘電体（ＩＬＤ）によって分離され
る。一例として、図９は、複数のメモリセルを有する立
体メモリ構造を形成するために用いられる場合がある複
数の行導体および列導体を示す。図９には、垂直方向に
隣接する行と列との間に、ＰＩＮダイオードおよびトン
ネル接合（ＴＪ）が示される。ＩＬＤは、行導体を、垂
直方向に隣接する列導体から電気的に絶縁する。応用形
態では、図７Ａ、図７Ｂおよび図８Ａ、図８Ｂに示され
る上側ＩＬＤ１２と下側ＩＬＤ１２との間に示される構
造が、多数の垂直方向の積重配列として一連の層間誘電
体間で繰り返されるように製造されるであろう。複数の
これらの垂直方向の積重配列は、立体メモリ構造をなす
と見なされる。 【００２９】「Ｎ＋１」アーキテクチャとして記載する
ことができる別の実施形態では、個々の隣接するメモリ
セルが、行導体と列導体とを共有する。これらのメモリ
セルのアレイは、立体メモリ構造として、互いに上下両
方向に垂直に積重される。一例として、図１０に示され
るように、複数の行導体および列導体を用いて、複数の
メモリセルを有する立体メモリ構造を構成することがで
きる。図１０に示されるように、ＰＩＮダイオードおよ
びトンネル接合（ＴＪ）、あるいはＮＩＰダイオードお
よびＴＪのいずれかを、垂直方向に隣接する行と列との
間に配置することができる。ＩＬＤは、垂直方向に積重
されるメモリセルの周辺を絶縁するために、隣接する列
導体間に挟むことができる。 【００３０】これらの立体メモリ構造の実施形態は、半
導体基板のような基板上に製造されることが好ましいで
あろう。用語「半導体基板」は半導体材料を含む。その
用語は、単独の、あるいはその上に他の材料を含むアセ
ンブリのいずれかのシリコンウェーハのようなバルクの
半導体材料に、および単独の、あるいはその上に他の材
料を含むアセンブリのいずれかの半導体材料層に限定さ
れない。用語「基板」は、限定はしないが、上記の半導
体基板を含む任意の支持構造体のことを指す。基板は、
シリコン、ガラス、ガリウムヒ素、シリコンオンサファ
イア（ＳＯＳ）、エピタキシャル形成体、ゲルマニウ
ム、ゲルマニウムシリコン、ダイヤモンド、シリコンオ
ンインシュレータ（ＳＯＩ）材料、酸素（ＳＩＭＯＸ）
基板の選択的なインプランテーション、および／または
類似の基板材料から形成される場合がある。基板はシリ
コン、典型的には単結晶シリコンから形成されることが
好ましい。 【００３１】上記のメモリ構造実施形態に加えて、本発
明は、フィールドプログラマブルゲートアレイ（ＦＰＧ
Ａ）、プログラマブルリードオンリーメモリ（ＰＲＯ
Ｍ）等のようなＩＣチップのためのメモリ素子を含む別
のアンチヒューズ技術に適用することもできることは理
解されたい。 【００３２】本発明は、その精神および不可欠な特徴か
ら逸脱することなく、他の特定の形態において実現され
る場合がある。記載される実施形態は、全ての点におい
て、例示にすぎず、限定するものではないと見なされる
べきである。それゆえ、本発明の範囲は、上記の説明に
よってではなく、併記の特許請求の範囲によって指示さ
れる。特許請求の範囲と等価な意味および範囲内に入る
全ての変更が、その範囲内に含まれることになる。以下
においては、本発明の種々の構成要件の組み合わせから
なる例示的な実施態様を示す。 １．共通で、かつ連続したアンチヒューズ層（１６）に
よって電気的に絶縁されるアンチヒューズ電極対（１
４、２２）をそれぞれ有する複数のアンチヒューズ構造
を含むメモリ構造（７００）。 ２.前記共通かつ連続したアンチヒューズ層（１６）上
に配置され、かつ前記各対（１４、２２）内の一方のア
ンチヒューズ電極と接触する誘電体層（３０）と、前記
誘電体層（３０）上に配置される列導体（３４）と、前
記各対（１４、２２）内の他方のアンチヒューズ電極
（１４）として機能する行導体（１４）とをさらに含む
上項１に記載のメモリ構造（７００）。 ３．層間誘電体（１２）によって隣接する積重された層
からそれぞれ分離される複数の積重された層であって、
前記積重された層はそれぞれ一対のアンチヒューズ電極
（１４、２２）を含む、該複数の積重された層と、前記
一対のアンチヒューズ電極（１４、２２）間に連続して
延在するアンチヒューズ材料（１６）とを含むメモリ構
造（７００）。 ４．トンネル接合（３４、４４および４２）とアンチヒ
ューズ（１４、４０および４２）とを含むメモリ構造
（８００）。 ５．前記トンネル接合（３４、４４および４２）は、列
導体（３４）と電気的抵抗性材料（４２）との間に電気
的絶縁体（４４）を含み、前記アンチヒューズ（１４、
４０および４２）は、行導体（１４）と、前記行導体
（１４）上にあるアンチヒューズ誘電体（４０）と、電
気的抵抗性材料（４２）とを含む上項４に記載のメモリ
構造（８００）。 ６．前記トンネル接合（３４、４４および４２）の前記
電気的絶縁体（４４）は、前記アンチヒューズ（１４、
４０および４２）の実効抵抗以下の実効抵抗と、前記ア
ンチヒューズ（１４、４０および４２）の溶断電圧以上
の溶断電圧とを有する制御素子である上項５に記載のメ
モリ構造（８００）。 ７．複数の行アンチヒューズ電極（１４）を形成するス
テップと、前記複数の行アンチヒューズ電極（１４）上
にパターニングされないアンチヒューズ材料（１６）を
形成するステップと、前記パターニングされないアンチ
ヒューズ材料（１６）によって分離されるように、前記
行アンチヒューズ電極（１４）のそれぞれ１つを覆うよ
うに位置合わせされる制御素子電極（２２）を形成する
ステップと、前記各制御素子電極（２２）と導通する列
導体（３４）を形成するステップとを含むメモリ構造
（７００）を形成する方法。 ８．前記パターニングされないアンチヒューズ材料（１
６）と前記列導体（３４）との上側に層間誘電体（１
２）を形成するステップと、前記層間誘電体（１２）上
に別の複数の行アンチヒューズ電極（１４）を形成する
ステップと、前記別の複数の行アンチヒューズ電極（１
４）上に別のパターニングされないアンチヒューズ材料
（１６）を形成するステップと、前記別のパターニング
されないアンチヒューズ材料（１６）によって分離され
るように、前記別の行アンチヒューズ電極（１４）のそ
れぞれ１つを覆うように位置合わせされる制御素子電極
（２２）を形成するステップと、前記別の行アンチヒュ
ーズ電極（１４）のそれぞれ１つを覆うように位置合わ
せされる前記各制御素子電極（２２）と導通する列導体
（３４）を形成するステップとをさらに含む上項７に記
載の方法。 ９．電気的抵抗性材料（４２）をその上に有するアンチ
ヒューズ（１４、４０および４２）を基板（１２）上に
形成することと、前記電気的抵抗性材料（４２）上にト
ンネル接合（３４、４４および４２）を形成することと
を含む、メモリ構造（８００）を形成する方法。 １０．前記基板（１２）上に下側層間誘電体層（３０）
を形成するステップであって、前記アンチヒューズ（１
４、４０および４２）と前記トンネル接合（３４、４４
および４２）とは前記下側層間誘電体層（３０）と接触
する、該形成するステップと、前記トンネル接合（３
４、４４および４２）上に上側層間誘電体層（１２）を
形成するステップとをさらに含み、基板（１２）上にア
ンチヒューズ（１４、４０および４２）を形成する前記
ステップは、前記基板（１２）上にパターニングされた
行導体（１４）を形成するステップと、前記パターニン
グされた行導体（１４）上にアンチヒューズ誘電体材料
（４０）を形成するステップと、前記アンチヒューズ誘
電体材料（４０）上に電気的抵抗性材料（４２）を形成
するステップとを含み、前記電気的抵抗性材料（４２）
上にトンネル接合（３４、４４および４２）を形成する
前記ステップは、前記電気的抵抗性材料（４２）上に制
御素子誘電体（４４）を形成するステップと、前記制御
素子誘電体（４４）上にパターニングされた列導体（３
４）を形成するステップとを含む上項９に記載の方法。 【００３３】 【発明の効果】本発明によれば、アンチヒューズ構造内
の電気的短絡の発生を低減し、かつメモリ構造を製造す
るのにかかる時間および処理を短縮することができる、
アンチヒューズ材料を含むメモリ構造およびアンチヒュ
ーズ材料の形成方法を実現することができる。
より詳細には、メモリ構造内のアンチヒューズ材料の製
造に関する。 【０００２】 【従来の技術】アンチヒューズ構造は、最初に高抵抗を
有するが、プログラミング電圧を印加することにより低
抵抗材料に変換することができる材料を含むことができ
る。プログラミング電圧は高抵抗材料の絶縁破壊電圧よ
り大きい。高抵抗材料は、一対の導電層間に挟まれた電
気的絶縁性のアンチヒューズ層である。対を形成する各
導電層は一般に、アンチヒューズ構造のアンチヒューズ
電極と見なされる。高抵抗材料は、アンチヒューズ材料
あるいはアンチヒューズ層とも呼ばれ、製造時には非導
電性であるが、対を形成する導電層にプログラミング電
圧をかけることにより、永久に導電性になるようになさ
れる。 【０００３】対を形成する導電層間に、アンチヒューズ
層を通してプログラミング電流が加えられるとき、導電
性フィラメントがアンチヒューズ層内に形成される。ア
ンチヒューズ層内に新たに形成された導電性フィラメン
トは、数原子ほどの狭い幅を有することができ、２つの
導電層を電気的に短絡するような効果があり、それによ
りアンチヒューズ構造がプログラミングされる。プログ
ラミングされないままのアンチヒューズ構造では、導電
層の各対を接続する導電性フィラメントは存在しない。 【０００４】メモリ構造において用いられるアンチヒュ
ーズ構造は、集積回路技術によって製造することができ
る。その製造は、フィールドプログラマブルゲートアレ
イ（ＦＰＧＡ）、プログラマブルリードオンリーメモリ
（ＰＲＯＭ）等のようなある特定の種類のＩＣチップを
対象にすることができる。ＦＰＧＡは典型的には、ユー
ザが望む機能を実行するために選択的に接続することが
できる、ＡＮＤゲートおよびＯＲゲートのような多数の
論理素子を含む。ＦＰＧＡのプログラミングは一般に、
選択されたアンチヒューズ構造にプログラミング電圧を
印加し、それによりアンチヒューズ構造を導電性配線に
変換することにより達成される。 【０００５】アンチヒューズ構造の製造中に、高抵抗ア
ンチヒューズ材料は、各アンチヒューズ電極間に望まし
くない電気的短絡が生じるのを防ぐ目的を果たす。アン
チヒューズ材料のこの絶縁機能は、製造プロセスにおい
て劣化する可能性がある。その劣化は、ウェーハにわた
って比較的短いアンチヒューズ材料セグメントを形成す
るために、アンチヒューズ材料をパターニングする際に
生じる可能性がある。アンチヒューズ材料のパターニン
グに位置合わせ不良が生じる結果として、アンチヒュー
ズ構造のアンチヒューズ電極が互いに接触し、それによ
り望ましくない電気的短絡が生じるようになる。フォト
リソグラフィの分解能の限界に接近する場合のように、
半導体ダイ製造の集積度が徐々に高くなり、設計寸法お
よびプロセス窓がその影響を受けるようになるときに、
位置合わせ不良が生じる可能性が高くなる。 【０００６】製造中に欠陥が形成される場合のように、
アンチヒューズ構造内に望ましくない短絡が生じると
き、短絡されたアンチヒューズ構造の代わりに、別のア
ンチヒューズ構造が用いられなければならない。メモリ
構造が冗長に設計される場合であっても、過剰な電気的
短絡によってメモリセルが機能しなくなり、製造歩留ま
りが低下し、メモリ構造を製造するためのコストが上昇
する。そのような場合に、メモリ構造の製造中に、アン
チヒューズ構造内の各アンチヒューズ電極間の望ましく
ない電気的短絡の発生を低減することが、当分野におけ
る進歩になるであろう。 【０００７】実用上問題にならないだけの少ないプロセ
スステップで、かつクリーンルーム環境内で短時間にメ
モリ構造を製造することが好ましい。半導体技術プロセ
スを用いてアンチヒューズメモリセルを製造するため
に、クリーンルーム環境を運用し、保守することは、時
間がかかり、コストを上昇させるため、クリーンルーム
環境内の処理時間は短いことが望ましい。各製造プロセ
スステップはコストがかかり、かつ歩留まりを低下させ
る可能性があるので、メモリ構造の製造プロセスステッ
プ数は少ないことが望ましい。そのような場合に、メモ
リ構造を製造するのにかかる時間および処理を低減する
ことが、当分野における進歩になるであろう。 【０００８】 【発明が解決しようとする課題】本発明の目的は、アン
チヒューズ構造内の電気的短絡の発生を低減し、かつメ
モリ構造を製造するのにかかる時間および処理を短縮す
ることができる、アンチヒューズ材料を含むメモリ構造
およびアンチヒューズ材料の形成方法を提供することで
ある。 【０００９】 【課題を解決するための手段】一実施形態では、メモリ
構造が、パターニングされずに、複数のアンチヒューズ
電極対の各対間に挟まれるアンチヒューズ材料を有す
る。アンチヒューズ材料は、アンチヒューズ電極対間に
連続して存在する。 【００１０】本発明のこれらの特徴および他の特徴は、
以下に記載される説明および併記の特許請求の範囲から
さらに完全に明らかになるか、あるいは以下に記載され
る本発明の実施形態によって理解されるであろう。 【００１１】 【発明の実施の形態】本発明の上記の利点および特徴、
ならびに他の利点および特徴をさらに明瞭にするため
に、添付の図面に示される本発明の具体的な実施形態を
参照しながら、本発明のさらに具体的な説明が行われる
であろう。図面全体を通して、同じ番号が類似の機構お
よび構成要素を参照するために用いられる。これらの図
面は本発明の典型的な実施形態のみを示しており、それ
ゆえその範囲を制限するものと見なされるべきではない
ことを理解されたい。本発明は、添付の図面を用いるこ
とにより、さらに具体的かつ詳細に記載され、説明され
るであろう。 【００１２】図１Ａ〜図７Ｂは、メモリ構造において用
いるためのアンチヒューズ構造が製造される本発明の一
実施形態のための処理ステップのいくつかを示す。その
メモリ構造は、アンチヒューズ構造および制御素子を含
む。図１Ａ〜図７Ｂでは、制御素子はＰＩＮダイオード
であるように表される。図８Ａおよび図８Ｂでは、制御
素子はトンネル接合であるように表される。図１Ａで
は、構造１００が、層間誘電体（ＩＬＤ）１２を含む。
ＩＬＤ１２は、限定はしないが、ウエットあるいはドラ
イ二酸化シリコン（ＳｉＯ２）、窒化シリコンを含む窒
化物材料、テトラエチルオルトシリケート（（Ｓｉ−Ｏ
Ｃ２Ｈ５）４）（ＴＥＯＳ）系酸化物、ＢＰＳＧ（boro
phosphosilicate glass）、ＰＳＧ（phosphosilicate g
lass）、ＢＳＧ（borosilicate glass）、酸化物−窒化
物−酸化物（ＯＮＯ）、ポリアミドフィルム、五酸化タ
ンタル（Ｔａ２Ｏ５）、プラズマシリコン窒化物（Ｐ−
ＳｉＮｘ）、酸化チタン、酸窒化物、酸化ゲルマニウ
ム、スピンオンガラス（ＳＯＧ）、堆積酸化物を含む任
意の化学気相成長（ＣＶＤ）誘電体、成長酸化物および
／または誘電体材料を含む絶縁体材料から構成されるこ
とが好ましい。ＴＥＯＳ系酸化物から構成される場合、
ＩＬＤ１２は、反応器においてＴＥＯＳガスを分解する
ことから生じる堆積物によって形成することができる。
ＩＬＤ１２が堆積された後に、かつ以下に記載される行
導体１４の堆積および画定前に、平坦化のプロセスステ
ップが行われることが好ましい。 【００１３】複数の導電性行導体１４がＩＬＤ１２上に
形成される。各行導体１４は、メモリ構造のワード線に
することができ、約２０ナノメートル〜約１８００ナノ
メートルの範囲の厚みを有することが好ましく、約３６
０ナノメートルの厚みを有することが最も好ましいであ
ろう。行導体１４の導電性材料の組成として、アルミニ
ウム、銅あるいはアルミニウム−銅合金のような金属を
用いることができ、アモルファスシリコンあるいは微結
晶シリコンから構成することもできる。耐火金属シリサ
イドのような導電性シリサイドも、行導体１４のための
導電性材料として考えられる。 【００１４】図２Ａおよび図２Ｂは、図１Ａおよび図１
Ｂに示される構造１００上でさらに処理を行った結果で
ある構造２００を示す。構造２００は、ＩＬＤ１２上、
および各行導体１４上にコンフォーマルに（同形に）形
成されるアンチヒューズ層１６を示す。下側にある行導
体１４上で良好なステップカバレージを達成することが
できる点で、アンチヒューズ層１６を形成するために低
圧化学気相成長を用いることが好ましい。アンチヒュー
ズ層１６は堆積物によって形成されることができ、約
０．６ナノメートル〜約３ナノメートルの範囲の厚みを
有することが好ましく、アンチヒューズ層１６に状態変
化を引き起こすプログラミング電圧を印加することによ
って低抵抗材料に変換することができる高抵抗材料から
構成されるであろう。アンチヒューズ層１６は、堆積酸
化物か、あるいは下側にある行導体１４上に堆積された
後に酸化プロセスによって酸化される材料から形成する
ことができる。アンチヒューズ層１６は二層として形成
されることができ、その層のうちの一方は抵抗性層であ
り、もう一方は拡散層である。抵抗性層には、トンネル
接合層、絶縁性層あるいは高抵抗層を用いることができ
る。拡散層は、高抵抗材料を形成するようにプログラミ
ング電圧および電流が加えられる際に、アンチヒューズ
層を通って容易に拡散する材料を含む導体層である。高
抵抗材料は、アンチヒューズ構造においてアンチヒュー
ズ材料として機能するトンネル接合層になる。アンチヒ
ューズ材料が堆積アルミニウムから形成されることにな
るとき、アンチヒューズ層１６は、堆積されたアルミニ
ウムを全面的に酸化し、アルミナ（たとえば、Ａｌ２Ｏ
３）を形成することにより形成されるであろう。アンチ
ヒューズ層１６は、約０．６ナノメートル〜約３ナノメ
ートルの範囲の厚みで堆積されることが好ましく、約
１．５ナノメートルで堆積されることが最も好ましい。 【００１５】図３Ａおよび図３Ｂは、図２Ａおよび図２
Ｂに示される構造２００上でさらに処理を行った結果で
ある構造３００を示す。構造３００は、アンチヒューズ
層１６上にコンフォーマルに形成された多数の材料を示
す。これらの材料は、オプションの第１の拡散障壁１８
と、オプションのインターフェース金属２０と、ｐドー
プ領域２２と、真性あるいは低濃度にドープされた領域
２４と、ｎドープ領域２６と、オプションの第２の拡散
障壁２８とを含む。 【００１６】オプションの第１の拡散障壁１８は低圧化
学気相成長によって形成することができ、導電性であ
り、かつメモリ構造の対象となる電流密度に耐えられる
ことが好ましいであろう。そのようなオプションの第１
の拡散障壁１８の各々は、タングステンまたはタンタ
ル、それらのシリサイドまたは窒化物のような導電性の
耐火金属あるいはその合金から構成されることが好まし
いであろう。別法では、第１の拡散障壁１８は完全に省
略することができる。オプションのインターフェース金
属２０には、プラチナのような貴金属あるいはその合金
を用いることができる。インターフェース金属２０のた
めの他の材料には、アルミニウム、金、タンタルおよび
タングステンが含まれる。 【００１７】ｐドープ領域２２、低濃度にドープされた
領域２４およびｎドープ領域２６は、堆積中に変更され
るか、傾斜をなして変化するようにドーパントを導入し
て、一度の堆積工程で堆積することができる半導体材料
から構成されることが好ましい。半導体材料には、アモ
ルファスシリコンあるいは微結晶シリコンのようなシリ
コンを用いることができる。別法では、レーザによる再
結晶作用を用いて、アモルファスシリコンの初期堆積物
からポリシリコンを形成することができる。別の実施形
態では、ｐドープ領域２２およびｎドープ領域２６のド
ーピングは入れ替えることができる。オプションの第２
の拡散障壁２８は、アンチヒューズ層１６上にあるオプ
ションの第１の拡散障壁１８と同じ材料から構成するこ
とができる。 【００１８】図４Ａおよび図４Ｂは、図３Ａおよび図３
Ｂに示される構造３００上でさらに処理を行った結果で
ある構造４００を示す。構造４００は、アンチヒューズ
層１６からそれぞれ突出する複数の垂直な積重体を画定
するパターニングプロセスの結果を示す。図４Ａおよび
図４Ｂに示されるパターニングプロセスは、フォトリソ
グラフィおよびエッチング処理によって実行することが
でき、後者はアンチヒューズ層１６を構成する材料に対
して選択的に行われる。各垂直積重体は、垂直積重体の
各材料を数回堆積し、その後、図示される垂直積重体を
形成するように一回あるいは複数回のエッチング方法か
らなる異方性エッチングプロセスを用いることにより形
成することができる。関連する半導体製造技術の技術者
であれば、本開示を手引きとして用いることにより、図
示される構造および機能的に等価な構造を製造するため
に用いることができる他のプロセスおよび材料を理解さ
れよう。 【００１９】アンチヒューズ層１６の上側にある種々の
材料がパターニングされて、図示された垂直な積重体が
形成されるとき、アンチヒューズ層１６はパターニング
されないままである。パターニングプロセスの位置合わ
せ不良が発生する場合でも、それぞれ下側にある行導体
１４に各ｐドープ領域２２が電気的に短絡することがな
いので、アンチヒューズ層１６をパターニングされない
ままにしておくことが有利である。製造中に、相対する
電極間にアンチヒューズ層１６が連続して存在すること
により、電気的短絡が低減され、歩留まりが向上し、さ
らにアンチヒューズ層１６をパターニングするための余
分なステップが不要なためコストが削減される効果があ
る。 【００２０】図４Ｂは、ｐドープ領域２２、低濃度にド
ープされた領域２４およびｎドープ領域２６がダイオー
ド２５を形成することを示す。ダイオード２５は、約１
５ナノメートル〜約２４０ナノメートルの範囲の厚みを
有することが好ましく、約１００ナノメートルの厚みを
有することが最も好ましいであろう。ダイオード２５
は、メモリ構造内のアンチヒューズ層１６に格納される
電荷を確認するために、メモリ構造内の、ステアリング
素子のような制御素子として用いることができる。使用
時に、アンチヒューズ層１６は、それぞれ1つのオプシ
ョンの第１の拡散障壁１８および行導体１４間にプログ
ラミング電圧を印加することにより、永久に導電性にな
るように形成される。 【００２１】図５Ａおよび図５Ｂは、パターニングされ
ないアンチヒューズ層１６上に形成され、かつパターニ
ングされないアンチヒューズ層１６の上側にある垂直積
重体を覆う電気的絶縁性充填材３０を示す。充填材３０
は、下側にあるＩＬＤ１２を構成することができる材料
のうちの任意の材料から構成することができる。図６Ａ
および図６Ｂでは、充填材３０内にバイアあるいは凹部
３２が形成され、第２の拡散障壁２８の上側表面が露出
される。図７Ａおよび図７Ｂでは、オプションの第２の
拡散障壁２８と接触するように、その上側にあるバイア
３２内に列導体３４が形成される。第２の拡散障壁２８
が存在しない場合には、列導体３４はｎドープ領域２６
の上側に存在する。列導体３４は導電性材料から構成さ
れ、行導体１４を構成する材料と同じ材料を用いること
ができる。列導体３４は、タングステンまたはその合金
のような耐火金属と、その上側にあるアルミニウムのよ
うな列金属とから構成することができる凹部３２内のコ
ンタクトのような、２つの異なる材料を用いることによ
り形成することができる。別法では、列導体３４は、１
つの導電性材料を全面に堆積し、その後それをパターニ
ングして、図７Ｂに示される個別の列導体３４を形成す
ることにより形成することができる。各列導体３４は、
メモリ構造のためのビット線になるであろう。パターニ
ングすることにより列導体３４が画定された後、別のＩ
ＬＤ１２が列導体３４上に形成される。 【００２２】図７Ａおよび図７Ｂは、機能的に複数のア
ンチヒューズ電極対として表すことができるメモリ構造
７００を示す。参照番号１６で示されるアンチヒューズ
材料は、各アンチヒューズ電極対間に連続して存在す
る。アンチヒューズ材料１６は、各アンチヒューズ電極
対間に挟まれる。メモリ構造７００は、アンチヒューズ
材料１６がパターニングされていないことを示す。アン
チヒューズ材料１６のためのパターニングプロセスを回
避することにより、製造時間およびコストが削減され
る。 【００２３】図８Ａおよび図８Ｂでは、メモリ構造８０
０は、トンネル接合が制御素子として用いられる本発明
の一実施形態である。メモリ素子８００は２つの構成要
素、すなわちトンネル接合とアンチヒューズとを含む。
トンネル接合は２つの導体に挟まれた絶縁体から形成さ
れる。メモリ構造８００に示されるように、トンネル接
合は構造３４、４４および４２から形成され、アンチヒ
ューズが構造１４、４０および４２から形成される。ト
ンネル接合の絶縁体は、メモリ構造８００において制御
素子４４として示され、トンネル接合の２つの導体はそ
れぞれ列導体３４および中間端子４２である。アンチヒ
ューズは、行導体１４と、アンチヒューズ誘電体４０
と、中間端子４２とから構成される。メモリ構造８００
に示されるように、トンネル接合およびアンチヒューズ
は、中間端子４２において境界を共有する。 【００２４】上側および下側層間誘電体（ＩＬＤ）１２
が図８Ａに示される。図８Ａに示される２つのＩＬＤ１
２のうちの下側のＩＬＤの上には行導体１４が形成され
る。アンチヒューズ誘電体４０、中間端子４２および制
御素子４４は、行導体１４上にコンフォーマルに形成さ
れる。列導体３４は充填材３０および制御素子４４上に
形成される。列導体３４は導電性材料から形成され、行
導体１４を形成する材料と同じ材料であることができ
る。列導体３４は、メモリ構造８００においてビット線
として機能することができ、導電性材料を全面に堆積
し、その後それを図８Ａおよび図８Ｂに示されるように
パターニングすることにより形成することができる。パ
ターニングすることにより列導体３４が画定された後、
２つのＩＬＤ１２のうちの上側のＩＬＤが列導体３４上
に形成される。その後、メモリ構造８００は、互いに重
なり合って、メモリ構造８００の一連の垂直な積重体を
構成するように繰り返し形成することができる。 【００２５】制御素子４４は、アンチヒューズ以下の実
効抵抗を有することが好ましく、その溶断電圧はアンチ
ヒューズの溶断電圧以上であることが好ましいであろ
う。行導体１４はアルミニウムから構成することがで
き、パターニングされるであろう。アンチヒューズ誘電
体４０には、アルミナのようなセラミック材料を用いる
ことができ、パターニングされないことが好ましいであ
ろう。中間端子４２は、ドープシリコンのようなパター
ニングされない抵抗性材料から構成されることが好まし
く、約１００ナノメートル以下の厚みを有するであろ
う。中間端子４２は、制御素子４４とアンチヒューズと
の間にある導電性材料である。中間端子４２はパターニ
ングされず、隣接するメモリセルへの漏れ電流を最小限
に抑えるだけの十分に高い抵抗率を有することが好まし
い。制御素子４４には誘電体材料、好ましくはアルミナ
のようなセラミックを用いることができ、同様にパター
ニングされないであろう。列導体３４はパターニングさ
れ、アルミニウムのような導体から構成することができ
る。この実施形態では、アンチヒューズ誘電体４０材料
は平坦でない上側表面を有し、各行導体１４上かつその
間に、良好なステップカバレージでコンフォーマルに配
置される。 【００２６】制御素子４４の絶縁破壊電圧より低くなる
ようにアンチヒューズの絶縁破壊電圧を変更するため
に、アンチヒューズは、制御素子４４とは異なる組成を
有することができる。一例では、制御素子４４はアルミ
ナから構成することができる。別法では、行導体１４あ
るいは中間端子４２の表面を粗くして、絶縁破壊電圧を
低くするか、あるいは絶縁破壊の確率を高めることがで
きる。さらに別の形態では、制御素子４４は、少量、好
ましくは約０．５％〜約５％の範囲内の銅をドープされ
たアルミニウムから構成することができる。そのように
製造されるとき、トンネル接合の溶解に対する耐性を高
くすることができる。構造８００に図示される層のため
に用いることができる材料は、図１Ａ〜図７Ｂの場合の
類似の参照符号の材料と同じ材料にできることは、当業
者であれば容易に理解されよう。 【００２７】図７Ａおよび図７Ｂに示されるアンチヒュ
ーズ構造７００および図８Ａおよび図８Ｂに示されるア
ンチヒューズ構造８００は、集積回路技術を用いて製造
されることが意図されるため、アンチヒューズ構造の厚
みが、約０．１８μｍ以下のような、超高集積度と両立
する現在および将来の最小設計寸法を有することも意図
される。アンチヒューズ構造を有するメモリ構造を形成
するために本明細書に開示される実装形態は、半導体製
造操作の既知の処理装置を用いて製造されることがで
き、メモリ構造のために幅広い材料および寸法を利用で
きるようにする。関連する半導体製造技術の技術者であ
れば、開示されるアンチヒューズ構造を製造するために
用いることができる上記および他の処理操作、ならびに
開示されるアンチヒューズ構造の機能を達成するための
他のメモリ構造を容易に理解するであろう。 【００２８】「２Ｎ」アーキテクチャとして記載するこ
とができる一実施形態では、本明細書に開示されるよう
な複数のアンチヒューズ構造が、立体メモリ構造に複数
の積重されたメモリセルを形成するために互いに積重さ
れ、それぞれ層間誘電体（ＩＬＤ）によって分離され
る。一例として、図９は、複数のメモリセルを有する立
体メモリ構造を形成するために用いられる場合がある複
数の行導体および列導体を示す。図９には、垂直方向に
隣接する行と列との間に、ＰＩＮダイオードおよびトン
ネル接合（ＴＪ）が示される。ＩＬＤは、行導体を、垂
直方向に隣接する列導体から電気的に絶縁する。応用形
態では、図７Ａ、図７Ｂおよび図８Ａ、図８Ｂに示され
る上側ＩＬＤ１２と下側ＩＬＤ１２との間に示される構
造が、多数の垂直方向の積重配列として一連の層間誘電
体間で繰り返されるように製造されるであろう。複数の
これらの垂直方向の積重配列は、立体メモリ構造をなす
と見なされる。 【００２９】「Ｎ＋１」アーキテクチャとして記載する
ことができる別の実施形態では、個々の隣接するメモリ
セルが、行導体と列導体とを共有する。これらのメモリ
セルのアレイは、立体メモリ構造として、互いに上下両
方向に垂直に積重される。一例として、図１０に示され
るように、複数の行導体および列導体を用いて、複数の
メモリセルを有する立体メモリ構造を構成することがで
きる。図１０に示されるように、ＰＩＮダイオードおよ
びトンネル接合（ＴＪ）、あるいはＮＩＰダイオードお
よびＴＪのいずれかを、垂直方向に隣接する行と列との
間に配置することができる。ＩＬＤは、垂直方向に積重
されるメモリセルの周辺を絶縁するために、隣接する列
導体間に挟むことができる。 【００３０】これらの立体メモリ構造の実施形態は、半
導体基板のような基板上に製造されることが好ましいで
あろう。用語「半導体基板」は半導体材料を含む。その
用語は、単独の、あるいはその上に他の材料を含むアセ
ンブリのいずれかのシリコンウェーハのようなバルクの
半導体材料に、および単独の、あるいはその上に他の材
料を含むアセンブリのいずれかの半導体材料層に限定さ
れない。用語「基板」は、限定はしないが、上記の半導
体基板を含む任意の支持構造体のことを指す。基板は、
シリコン、ガラス、ガリウムヒ素、シリコンオンサファ
イア（ＳＯＳ）、エピタキシャル形成体、ゲルマニウ
ム、ゲルマニウムシリコン、ダイヤモンド、シリコンオ
ンインシュレータ（ＳＯＩ）材料、酸素（ＳＩＭＯＸ）
基板の選択的なインプランテーション、および／または
類似の基板材料から形成される場合がある。基板はシリ
コン、典型的には単結晶シリコンから形成されることが
好ましい。 【００３１】上記のメモリ構造実施形態に加えて、本発
明は、フィールドプログラマブルゲートアレイ（ＦＰＧ
Ａ）、プログラマブルリードオンリーメモリ（ＰＲＯ
Ｍ）等のようなＩＣチップのためのメモリ素子を含む別
のアンチヒューズ技術に適用することもできることは理
解されたい。 【００３２】本発明は、その精神および不可欠な特徴か
ら逸脱することなく、他の特定の形態において実現され
る場合がある。記載される実施形態は、全ての点におい
て、例示にすぎず、限定するものではないと見なされる
べきである。それゆえ、本発明の範囲は、上記の説明に
よってではなく、併記の特許請求の範囲によって指示さ
れる。特許請求の範囲と等価な意味および範囲内に入る
全ての変更が、その範囲内に含まれることになる。以下
においては、本発明の種々の構成要件の組み合わせから
なる例示的な実施態様を示す。 １．共通で、かつ連続したアンチヒューズ層（１６）に
よって電気的に絶縁されるアンチヒューズ電極対（１
４、２２）をそれぞれ有する複数のアンチヒューズ構造
を含むメモリ構造（７００）。 ２.前記共通かつ連続したアンチヒューズ層（１６）上
に配置され、かつ前記各対（１４、２２）内の一方のア
ンチヒューズ電極と接触する誘電体層（３０）と、前記
誘電体層（３０）上に配置される列導体（３４）と、前
記各対（１４、２２）内の他方のアンチヒューズ電極
（１４）として機能する行導体（１４）とをさらに含む
上項１に記載のメモリ構造（７００）。 ３．層間誘電体（１２）によって隣接する積重された層
からそれぞれ分離される複数の積重された層であって、
前記積重された層はそれぞれ一対のアンチヒューズ電極
（１４、２２）を含む、該複数の積重された層と、前記
一対のアンチヒューズ電極（１４、２２）間に連続して
延在するアンチヒューズ材料（１６）とを含むメモリ構
造（７００）。 ４．トンネル接合（３４、４４および４２）とアンチヒ
ューズ（１４、４０および４２）とを含むメモリ構造
（８００）。 ５．前記トンネル接合（３４、４４および４２）は、列
導体（３４）と電気的抵抗性材料（４２）との間に電気
的絶縁体（４４）を含み、前記アンチヒューズ（１４、
４０および４２）は、行導体（１４）と、前記行導体
（１４）上にあるアンチヒューズ誘電体（４０）と、電
気的抵抗性材料（４２）とを含む上項４に記載のメモリ
構造（８００）。 ６．前記トンネル接合（３４、４４および４２）の前記
電気的絶縁体（４４）は、前記アンチヒューズ（１４、
４０および４２）の実効抵抗以下の実効抵抗と、前記ア
ンチヒューズ（１４、４０および４２）の溶断電圧以上
の溶断電圧とを有する制御素子である上項５に記載のメ
モリ構造（８００）。 ７．複数の行アンチヒューズ電極（１４）を形成するス
テップと、前記複数の行アンチヒューズ電極（１４）上
にパターニングされないアンチヒューズ材料（１６）を
形成するステップと、前記パターニングされないアンチ
ヒューズ材料（１６）によって分離されるように、前記
行アンチヒューズ電極（１４）のそれぞれ１つを覆うよ
うに位置合わせされる制御素子電極（２２）を形成する
ステップと、前記各制御素子電極（２２）と導通する列
導体（３４）を形成するステップとを含むメモリ構造
（７００）を形成する方法。 ８．前記パターニングされないアンチヒューズ材料（１
６）と前記列導体（３４）との上側に層間誘電体（１
２）を形成するステップと、前記層間誘電体（１２）上
に別の複数の行アンチヒューズ電極（１４）を形成する
ステップと、前記別の複数の行アンチヒューズ電極（１
４）上に別のパターニングされないアンチヒューズ材料
（１６）を形成するステップと、前記別のパターニング
されないアンチヒューズ材料（１６）によって分離され
るように、前記別の行アンチヒューズ電極（１４）のそ
れぞれ１つを覆うように位置合わせされる制御素子電極
（２２）を形成するステップと、前記別の行アンチヒュ
ーズ電極（１４）のそれぞれ１つを覆うように位置合わ
せされる前記各制御素子電極（２２）と導通する列導体
（３４）を形成するステップとをさらに含む上項７に記
載の方法。 ９．電気的抵抗性材料（４２）をその上に有するアンチ
ヒューズ（１４、４０および４２）を基板（１２）上に
形成することと、前記電気的抵抗性材料（４２）上にト
ンネル接合（３４、４４および４２）を形成することと
を含む、メモリ構造（８００）を形成する方法。 １０．前記基板（１２）上に下側層間誘電体層（３０）
を形成するステップであって、前記アンチヒューズ（１
４、４０および４２）と前記トンネル接合（３４、４４
および４２）とは前記下側層間誘電体層（３０）と接触
する、該形成するステップと、前記トンネル接合（３
４、４４および４２）上に上側層間誘電体層（１２）を
形成するステップとをさらに含み、基板（１２）上にア
ンチヒューズ（１４、４０および４２）を形成する前記
ステップは、前記基板（１２）上にパターニングされた
行導体（１４）を形成するステップと、前記パターニン
グされた行導体（１４）上にアンチヒューズ誘電体材料
（４０）を形成するステップと、前記アンチヒューズ誘
電体材料（４０）上に電気的抵抗性材料（４２）を形成
するステップとを含み、前記電気的抵抗性材料（４２）
上にトンネル接合（３４、４４および４２）を形成する
前記ステップは、前記電気的抵抗性材料（４２）上に制
御素子誘電体（４４）を形成するステップと、前記制御
素子誘電体（４４）上にパターニングされた列導体（３
４）を形成するステップとを含む上項９に記載の方法。 【００３３】 【発明の効果】本発明によれば、アンチヒューズ構造内
の電気的短絡の発生を低減し、かつメモリ構造を製造す
るのにかかる時間および処理を短縮することができる、
アンチヒューズ材料を含むメモリ構造およびアンチヒュ
ーズ材料の形成方法を実現することができる。
【図面の簡単な説明】
【図１Ａ】ダイが製造されるメモリ構造のためのアンチ
ヒューズ構造の製造において、集積回路ウェーハ製造材
料およびプロセスが用いられる、開示される本発明の実
装形態の断面図である。 【図１Ｂ】１Ｂ−１Ｂ断面線に沿って見た図１Ａに示さ
れる構造の断面図である。 【図２Ａ】さらに処理した後の図１Ａに示される構造の
断面図である。 【図２Ｂ】２Ｂ−２Ｂ断面線に沿って見た図２Ａに示さ
れる構造の断面図である。 【図３Ａ】さらに処理した後の図２Ａに示される構造の
断面図である。 【図３Ｂ】３Ｂ−３Ｂ断面線に沿って見た図３Ａに示さ
れる構造の断面図である。 【図４Ａ】さらに処理した後の図３Ａに示される構造の
断面図である。 【図４Ｂ】４Ｂ−４Ｂ断面線に沿って見た図４Ａに示さ
れる構造の断面図である。 【図５Ａ】さらに処理した後の図４Ａに示される構造の
断面図である。 【図５Ｂ】５Ｂ−５Ｂ断面線に沿って見た図５Ａに示さ
れる構造の断面図である。 【図６Ａ】さらに処理した後の図５Ａに示される構造の
断面図である。 【図６Ｂ】６Ｂ−６Ｂ断面線に沿って見た図６Ａに示さ
れる構造の断面図である。 【図７Ａ】さらに処理した後の図６Ａに示される構造の
断面図である。 【図７Ｂ】７Ｂ−７Ｂ断面線に沿って見た図７Ａに示さ
れる構造の断面図である。 【図８Ａ】トンネル接合制御素子がアンチヒューズ構造
上に存在するメモリ構造の製造において、集積回路ウェ
ーハ製造材料およびプロセスが用いられる、開示される
本発明の別の実装形態の断面図である。 【図８Ｂ】８Ｂ−８Ｂ断面線に沿って見た図８Ａに示さ
れる構造の断面図である。 【図９】本発明の一実施形態による垂直に積重された２
Ｎアーキテクチャを有するメモリ構造のブロック図であ
る。 【図１０】本発明の一実施形態による垂直に積重された
Ｎ＋１アーキテクチャを有するメモリ構造のブロック図
である。 【符号の説明】 12 層間誘電体 14 行アンチヒューズ電極 16 アンチヒューズ層 22 制御素子電極 30 誘電体層 34 列導体 40 アンチヒューズ誘電体 42 電気的抵抗性材料 44 電気的絶縁体 700,800 メモリ構造
ヒューズ構造の製造において、集積回路ウェーハ製造材
料およびプロセスが用いられる、開示される本発明の実
装形態の断面図である。 【図１Ｂ】１Ｂ−１Ｂ断面線に沿って見た図１Ａに示さ
れる構造の断面図である。 【図２Ａ】さらに処理した後の図１Ａに示される構造の
断面図である。 【図２Ｂ】２Ｂ−２Ｂ断面線に沿って見た図２Ａに示さ
れる構造の断面図である。 【図３Ａ】さらに処理した後の図２Ａに示される構造の
断面図である。 【図３Ｂ】３Ｂ−３Ｂ断面線に沿って見た図３Ａに示さ
れる構造の断面図である。 【図４Ａ】さらに処理した後の図３Ａに示される構造の
断面図である。 【図４Ｂ】４Ｂ−４Ｂ断面線に沿って見た図４Ａに示さ
れる構造の断面図である。 【図５Ａ】さらに処理した後の図４Ａに示される構造の
断面図である。 【図５Ｂ】５Ｂ−５Ｂ断面線に沿って見た図５Ａに示さ
れる構造の断面図である。 【図６Ａ】さらに処理した後の図５Ａに示される構造の
断面図である。 【図６Ｂ】６Ｂ−６Ｂ断面線に沿って見た図６Ａに示さ
れる構造の断面図である。 【図７Ａ】さらに処理した後の図６Ａに示される構造の
断面図である。 【図７Ｂ】７Ｂ−７Ｂ断面線に沿って見た図７Ａに示さ
れる構造の断面図である。 【図８Ａ】トンネル接合制御素子がアンチヒューズ構造
上に存在するメモリ構造の製造において、集積回路ウェ
ーハ製造材料およびプロセスが用いられる、開示される
本発明の別の実装形態の断面図である。 【図８Ｂ】８Ｂ−８Ｂ断面線に沿って見た図８Ａに示さ
れる構造の断面図である。 【図９】本発明の一実施形態による垂直に積重された２
Ｎアーキテクチャを有するメモリ構造のブロック図であ
る。 【図１０】本発明の一実施形態による垂直に積重された
Ｎ＋１アーキテクチャを有するメモリ構造のブロック図
である。 【符号の説明】 12 層間誘電体 14 行アンチヒューズ電極 16 アンチヒューズ層 22 制御素子電極 30 誘電体層 34 列導体 40 アンチヒューズ誘電体 42 電気的抵抗性材料 44 電気的絶縁体 700,800 メモリ構造
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ケネス・ジェイ・エルドレッジ
アメリカ合衆国アイダホ州83709，ボイス,
カマス・ストリート・11111
(72)発明者 エス・ジョナサン・ワン
アメリカ合衆国オレゴン州97321，アルバ
ニィ，ウインザー・プレイス・2827
(72)発明者 フレデリック・エイ・パーナー
アメリカ合衆国カリフォルニア州94306,
パロアルト，ラモナ・ストリート・3234
(72)発明者 ピーター・フリッケ
アメリカ合衆国オレゴン州97330，コーバ
リス，ローダ・ウェイ・7101
Ｆターム(参考） 5F064 AA08 BB15 FF28 FF46 GG05
5F083 CR13 JA36 JA37 JA39
Claims (1)
- 【特許請求の範囲】 【請求項１】 共通で、かつ連続したアンチヒューズ層
（１６）によって電気的に絶縁されるアンチヒューズ電
極対（１４、２２）をそれぞれ有する複数のアンチヒュ
ーズ構造を含むメモリ構造（７００）。
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