JP2003050259A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 プロービングの容易化を図る。 【解決手段】 モード設定端子（１，２）と、スキャン
クロック入力端子（３，４）と、上記モード端子及スキ
ャンクロック入力端子の周囲に配置された複数の信号端
子（１０１）と、上記信号端子から信号を出力するため
のトライステートバッファと、上記信号端子から信号を
取り込むための入力バッファと、上記入力バッファの入
力端子をプルアップ又はプルダウン可能なスイッチと、
上記モード設定端子の論理状態に基づいて、上記トライ
ステートバッファを高インピーダンス状態に制御すると
ともに、上記スイッチを導通させて上記入力バッファの
入力端子をプルアップ又はプルダウン可能な制御部とを
設け、プローバの接触部が、上記モード設定端子や上記
スキャンクロック入力端子の周囲に配置された信号端子
に接触しても支障を与えないようにすることで、プロー
ビングの容易化を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
プロービング技術、特に発光解析のためのプロービング
の容易化を図るための技術に関し、例えばベアチップの
プロービングに適用して有効な技術に関する。

【０００２】

【従来の技術】半導体集積回路の故障箇所を迅速に特定
するには、半導体集積回路から出力された信号から得ら
れる情報だけでなく、半導体集積回路の内部構造の情報
も調べる必要がある。半導体集積回路の内部構造の情報
を得るための装置例としては、発光解析装置がある。発
光解析装置は、半導体集積回路が動作しているときに当
該半導体集積回路が発する微弱な光の検出及びその発光
した箇所の特定を可能とする。半導体集積回路内部に故
障箇所が生じていると、その箇所に微小リーク電流が生
じ、その微小リーク電流によって生じるホットキャリア
が原因で発光する。発光解析装置を用いて、この発光し
た箇所を特定することにより、半導体集積回路の故障箇
所を特定することができる。

【０００３】発光解析装置は、例えばN.Tsutsu et al:I
EEE 1992 Int. Conf. on Microelectronic Test Struct
ures, Vol. 5, March, p94(1992)に示されているよう
に、光学顕微鏡鏡体の対物レンズの下に半導体チップが
配置されている。半導体チップはバイアス電源もしくは
ＬＳＩテスタによって、電圧もしくはテスト信号が印加
されている。そしてこの電圧又はテスト信号の印加によ
って、半導体チップから微弱な光が放出され、この光が
波長フィルタを介してフォトンカウンティングカメラで
検出され、画像処理が施された後に適宜の表示装置に表
示されることにより、ｐｎ接合や薄いシリコン酸化膜な
どの欠陥部を検出することができる。

【０００４】

【発明が解決しようとする課題】上記発光解析は、半導
体チップのエージングを利用して行うことができる。エ
ージングにおいては、半導体チップに電源が供給され、
内部回路の活性化のため適宜のクロック信号などが与え
られるため、当該半導体チップについての上記発光解析
が可能とされる。上記半導体チップへの電源供給やクロ
ック信号などの信号供給は、プローブを介して行われ
る。半導体チップ、特にウェーハから切り出された状態
のベアチップのエージングについて本願発明者が検討し
たところ、ベアチップ状態でのエージングには、ウェー
ハプロービングで使用するのと同等のプローブカード・
アライメント機能をエージングにおいて用意しなければ
ならず、その場合にはコスト上昇を余儀なくされる。例
えば十分なエージングを行うためにはベアチップを解析
専用パッケージに取り付けてからエージングを行ってい
るが、この解析専用パッケージは、ベアチップ実装には
本来不要であり、しかも使い捨てとされるから費用がか
かる。

【０００５】本発明の目的は、プロービングの容易化を
図ることにある。

【０００６】本発明の別の目的は、プロービングにおけ
るコスト低減を図ることにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、内部論理回路と、上記内部論理
回路の動作モード設定を可能とするモード設定端子と、
上記内部論理回路を活性化可能なクロック信号を取り込
むためのクロック入力端子と、上記モード端子及びクロ
ック入力端子の周囲に配置され、信号の入力又は出力を
可能とする信号端子と、上記信号端子を介して信号の外
部出力を可能とするトライステートバッファと、上記信
号端子を介して入力された信号を取り込むための入力バ
ッファと、上記入力バッファの入力端子をプルアップ又
はプルダウン可能なスイッチと、上記モード設定端子の
論理状態に基づいて、上記トライステートバッファを高
インピーダンス状態に制御するとともに、上記スイッチ
を導通させて上記入力バッファの入力端子をプルアップ
又はプルダウン可能な制御部とを設ける。

【００１０】上記手段によれば、制御部は、上記モード
設定端子の論理状態に基づいて、上記トライステートバ
ッファを高インピーダンス状態に制御するとともに、上
記スイッチを導通させて上記入力バッファの入力端子を
プルアップ又はプルダウンさせる。上記トライステート
バッファが高インピーダンス状態に制御されることで、
上記トライステートバッファに結合された信号端子に如
何なるレベルの信号が与えられてもエージング等に何ら
支障は無い。また、信号端子に入力バッファが結合され
ている場合には、上記制御部は、上記スイッチを導通さ
せて上記入力バッファの入力端子をプルアップ又はプル
ダウンさせることで、当該入力バッファの入力端子が中
間レベルになって貫通電流が流れるのを排除する。プロ
ービングにおいて、プローブの接触部を上記モード設定
端子やスキャンクロック入力端子などに接触させる際の
位置決めにおいて、プローバの接触部が、上記モード設
定端子や上記スキャンクロック入力端子の周囲に配置さ
れた信号端子に接触しても回路動作に支障を与えないで
済むから、位置決めの際のプローブ接触部の多少のずれ
は許容される。このことが、位置合わせ精度に余裕を持
たせ、プロービングの容易化を達成する。また、そのよ
うに容易にプロービングができるため、高価な位置決め
装置を用意する必要もないし、ベアチップを解析専用パ
ッケージに取り付ける必要もないので、プロービングの
コスト低下を図ることができる。

【００１１】また、このとき、上記モード設定端子を中
心として、上記モード設定のためのプローブの接触部面
積よりも広い範囲でモード設定端子グループエリアを形
成するとともに、上記スキャンクロック入力端子を中心
として、上記スキャンクロック信号供給のためのプロー
ブの接触部面積よりも広い範囲でスキャンクロック入力
端子グループエリアを形成し、上記モード設定端子グル
ープエリアと上記スキャンクロック入力端子グループエ
リアの外側に、上記内部論理回路への電源供給のための
電源端子を配置する。

【００１２】上記モード設定端子を中心として、上記モ
ード設定のためのプローブの接触部面積よりも広い範囲
でモード設定端子グループエリアが形成されることで、
上記モード設定端子へのプロービングの際の位置合わせ
精度に余裕を持たせることができ、プローブの接触部が
本来の位置から多少ずれたとしても、それが許容され
る。上記クロック入力端子を中心として、上記クロック
信号供給のためのプローブの接触部面積よりも広い範囲
でクロック入力端子グループエリアが形成されること
で、クロック入力端子へのプロービングの際の位置合わ
せ精度に余裕を持たせることができ、プローブの接触部
が本来の位置から多少ずれたとしても、それが許容され
る。また、上記モード設定端子グループエリアと上記ク
ロック入力端子グループエリアの外側に上記電源端子を
配置することで、プロービングの際に、上記モード設定
端子グループエリアと上記クロック入力端子グループエ
リアが電源電圧レベルに固定されるのを阻止することが
でき、モード設定信号、及びスキャンクロック信号の内
部取り込みを可能にする。

【００１３】内部論理回路の動作モード設定を可能とす
るモード設定端子と、上記内部論理回路を活性化可能な
クロック信号を取り込むためのクロック入力端子と、信
号の入力又は出力を可能とする信号端子とを含み、上記
モード設定端子と上記クロック入力端子とは、上記信号
端子よりも大きな面積を有し、且つ、それぞれ半導体チ
ップの隅に配置されて成る。

【００１４】上記手段によれば、上記モード設定端子と
上記クロック入力端子とは、上記信号端子に比べて大き
な面積を有するため、上記モード設定端子と上記クロッ
ク入力端子へのプロービングにおいて、多少のずれを許
容することができる。このことが、プロービングの容易
化を達成する。また、そのように容易にプロービングが
できるため、高価な位置決め装置を用意するする必要も
ないし、ベアチップを解析専用パッケージに取り付ける
必要もないので、プロービングのコスト低下を図ること
ができる。半導体チップの隅は、一般的には空きエリア
とされている場合が多く、そのため、半導体チップの隅
に、上記信号端子に比べて大きな面積を有する端子を配
置したことの影響は少ない。

【００１５】このとき、電源供給のためのプロービング
の容易化を達成するため、互いに同一極性とされる複数
の電源端子が互いに隣接配置されることで形成された電
源端子グループエリアを、電源供給用のプローブにおけ
る接触部面積よりも広く設定すると良い。すなわち、高
電位側電源を内部論理回路に供給するための複数の高電
位側電源端子が互いに隣接して配置されることで高電位
側電源端子グループエリアが形成され、低電位側電源を
内部回路に供給するための複数の低電位側電源端子が互
いに隣接配置されることで低電位側電源端子グループエ
リアが形成され、上記高電位側電源端子グループエリア
は、高電位側電源を供給するためのプローブの接触部面
積よりも広く設定され、上記低電位側電源端子グループ
エリアは、低電位側電源を供給するためのプローブの接
触部面積よりも広く設定される。このように互いに同一
極性とされる複数の電源端子が互いに隣接配置されるこ
とで形成された電源端子グループエリアを、電源供給用
のプローブにおける接触部面積よりも広く設定すること
で、電源端子へのプロービングにおいて、プローブの接
触部が本来の位置から多少ずれたとしても、それが許容
されるので、電源供給のためのプロービングの容易化が
達成される。

【００１６】帯状に形成され、高電位側電源の供給を可
能とする高電位側電源コンタクトと、帯状に形成され、
低電位側電源の供給を可能とする低電位側電源コンタク
トとが交互に配列されたエージング基板が用いられると
き、上記高電位側電源コンタクトに対応して帯状に形成
され、高電位側電源を内部論理回路へ供給可能とする複
数の高電位側電源端子と、信号の入力又は出力を可能と
するための複数の信号端子とを含んで成る第１端子群エ
リアと、上記低電位側電源コンタクトに対応して帯状に
形成され、低電位側電源を内部論理回路へ供給可能とす
る複数の低電位側電源端子と、信号の入力又は出力を可
能とするための複数の信号端子とを含んで成る第２端子
群エリアと、上記第１端子群エリア又は上記第２端子群
エリアに配置され、上記内部論理回路の動作モード設定
を可能とするモード設定端子と、上記信号端子を介して
信号の外部出力を可能とするトライステートバッファ
と、上記モード設定端子の論理状態に基づいて、上記ト
ライステートバッファを高インピーダンス状態に制御す
るための制御部とを設ける。

【００１７】上記手段によれば、第１端子群エリアに属
する複数の端子に対して同時に高電位側電源を供給する
ことができ、同様に第２端子群エリアに属する複数の端
子に対して同時に低電位側電源を供給することができ
る。そのような電源供給において、第１モード設定端子
をハイレベル、第２モード設定端子をローレベルとする
ことで、エージングなどのモード設定を行うことができ
る。プロービングは、高電位側電源コンタクトと第１端
子群エリアとの電気的な結合、及び低電位側電源コンタ
クトと第２端子群エリアとの電気的な結合とされ、個々
の端子毎の個別的な接触ではないため、位置決めが容易
である。尚、このとき制御部は、上記第１モード設定端
子及び上記第２モード設定端子の論理状態に基づいて、
上記第１信号端子及び上記第２信号端子を高インピーダ
ンス状態とすることができるので、それに高電位側電源
又は低電位側電源が供給されても回路動作に支障を来さ
ない。

【００１８】この場合において、上記高電位側電源コン
タクト及び上記低電位側電源タクトとは別に、上記内部
論理回路を活性化可能なクロック信号を供給可能なスキ
ャンクロックコンタクトが上記エージング基板に形成さ
れるとき、上記クロックコンタクトに対応して、上記ク
ロック信号を取り込むためのクロック入力端子を設ける
ことができ、それによって、上記エージング基板を介し
て上記クロック入力端子へクロック信号を伝達すること
ができる。

【００１９】高電位側電源を供給するための高電位側電
源端子と、低電位側電源を供給するための低電位側電源
端子と、信号の入力又は出力を可能とする信号端子と、
内部論理回路の動作モード設定を可能とするモード設定
端子と、内部論理回路の動作用のクロック信号を取り込
むためのクロック入力端子とを含んで半導体集積回路が
構成されるとき、上記高電位側電源端子、低電位側電源
端子、モード設定端子、及びクロック入力端子は、上記
信号端子よりも大きく形成され、且つ、半導体チップの
縁辺部において上記信号端子を包囲するように配置す
る。

【００２０】上記手段によれば、上記高電位側電源端
子、低電位側電源端子、モード設定端子、及びクロック
入力端子は、上記信号端子よりも大きく形成され、且
つ、半導体チップの縁辺部において上記信号端子を包囲
するように配置されているため、上記高電位側電源端
子、低電位側電源端子、モード設定端子、及びクロック
入力端子へのプロービングの容易化を達成する。

【００２１】

【発明の実施の形態】図１には本発明にかかる半導体集
積回路の一例であるベアチップが示される。図１に示さ
れるベアチップ１００は、特に制限されないが、公知の
半導体集積回路製造技術により、単結晶シリコン基板な
どの一つの半導体基板に形成され、ダイシング工程にお
いてウェーハから切り出された物とされる。

【００２２】モード設定端子１，２、スキャンクロック
入力端子３，４、複数の高電位側電源端子２０、複数の
低電位側電源端子２１、及びその他多数の信号端子１０
１が設けられる。

【００２３】モード設定端子１、２の論理設定によりエ
ージングモードや解析モード、及び通常モードを切り換
えることができる。エージングモードや解析モード時に
は、モード設定端子１、２と、スキャンクロックＣＫＡ
を取り込むためのスキャンクロック入力端子３，４以外
の入出力端子１０１において、特にモード設定端子１，
２及びスキャンクロック入力端子３，４の周囲に配置さ
れた信号端子については、ローレベルに論理が固定又は
高インピーダンス状態とされている。これは後に詳述す
る制御部によって制御される。このベアチップ１００の
エージングにおけるプロービングには、プローブ５０が
使用される。フローブ５０の先端には四角形状の接触部
５１が設けられている。接触部５１は、バネ５２を介し
てプローブ本体に指示され、ベアチップ１００の端子と
の密着性の向上及び特定箇所に不所望な押圧力がかかる
のを防いでいる。

【００２４】端子９個分（３×３）サイズの接触部５１
を有するプローブ５０を使用するとして、モード設定端
子１，２の周囲３×３の領域及びアライメントのずれを
考慮して５×５の領域８１，８２には電源が配置されな
い。スキャンクロック信号の入力端子３，４についても
上記モード設定端子１，２と同様に入力端子３，４の周
囲３×３のエリア及びアライメントのずれを考慮して５
×５のエリア８３，８４には電源端子が配置されない。
換言すれば、上記モード設定端子１，２を中心として、
上記モード設定のためのプローブ５０の接触部面積より
も広い範囲でモード設定端子グループエリアが形成され
るとともに、上記スキャンクロック入力端子３，４を中
心として、上記スキャンクロック信号供給のためのプロ
ーブの接触部面積よりも広い範囲でスキャンクロック入
力端子グループエリアが形成される。

【００２５】以上の構造により、端子の９個分（３×
３）サイズのプローブ５０でモード設定端子１に対し
て、合わせ精度が端子１個分の余裕をもつことができ
る。

【００２６】電源に関しては、同種の電源端子を４×４
のグループで配置する。高電位側電源端子２０のグルー
プ６、７と、低電位側電源端子２１のグループ８，９に
は、それぞれ端子４個分（２×２）の領域にコンタクト
できるプローブ１０，１１，１２，１３でプロービング
する際には、端子１個分の合わせ精度の余裕を持つ。つ
まり、複数の電源端子によって形成されるグループ６乃
至９は、それぞれ電源供給に使用されるプローブ１０，
１１，１２，１３の接触部面積（２×２）よりも、大き
く設定される。全ての電源端子が上記のように配置され
ることで電源端子の４分の１にコンタクトすることがで
きる。これにより、２種類のスキャンクロック信号（Ｃ
ＫＭ，ＣＫＳ）と電源電圧（Ｖｄｄ，Ｖｓｓ）とを印加
することができる。モード設定端子１、２の論理の組み
合わせによってこのベアチップ１００を、エージングモ
ード、解析モード、及び通常動作モードに切り換えるこ
とができる。エージングモードでは、後述するＢＩＳＴ
（Built-In-Self-Test）回路が動作され、特定の信号端
子がローレベルに固定されたり、高インピーダンス状態
にされる。スキャンクロック入力端子３，４を介してス
キャンクロック信号ＣＫＭ３，ＣＫＳ４が与えられるこ
とで、内部論理回路１０２が活性化される。ただし、こ
のエージングモードでは、ＢＩＳＴ回路が動作される
が、データ解析は行われないため、データの外部出力は
行われない。また、このエージングモードを利用して上
記した発行解析が行われることがある。解析モードにお
いては、ＢＩＳＴ回路が動作され、このＢＩＳＴ回路の
出力信号が出力端子１０５を介して外部出力される。こ
の出力端子１０５は、上記複数の信号端子１０１のう
ち、上記５×５のエリア８３，８４、高電位側電源グル
ープ６，７、低電位側電源グループ８，９の何れにも属
さない端子が使用される。この出力端子１０５は、信号
の外部出力を可能とするため、解析モードにおいて高イ
ンピーダンス状態に制御されない。通常動作モードにお
いては、ＢＩＳＴ回路は動作されない。

【００２７】上記のプロービングにおいて、信号端子１
０１が高インピーダンス状態にされるため、例えばプロ
ーブ５０の接触部５１によってモード設定端子３１とそ
の周囲の信号端子が短絡されたとしても、エージングに
おける回路動作に何ら支障は無い。これと同様のこと
は、別のモード設定端子２とその周囲の信号端子との関
係、さらにはスキャンクロック入力端子８３，８４とそ
の周囲の信号端子との関係においてもいえる。従って、
上記プロービングにおいては、プローブ５０とベアチッ
プ１００の端子とが多少ずれたとして、上記端子１個分
の合わせ精度の余裕によりそのようなずれが許容され
る。このようにプローブ５０とベアチップ１００の端子
とのずれが許容されることにより、プロービングの容易
化及びコスト低減を図ることができる。

【００２８】図２にはベアチップ１００の内部構成例が
示される。

【００２９】図２に示されるように、ベアチップ１００
は、特に制限されないが、内部論理回路１０２と、この
内部論理回路１０２の故障診断を可能とするＢＩＳＴ回
路１０６が設けられている。このＢＩＳＴ回路１０６
は、特に制限されないが、テスト用のパターンを発生さ
せるためのパターン発生回路（ＲＡＧＲ）１４、スキャ
ンチェーン１５を形成するための複数のフリップフロッ
プ回路３２と、上記スキャンチェーン１５を介して取り
込まれたデータを圧縮するための圧縮回路（ＭＩＳＲ）
３１と、各部の動作を制御するための制御部３０とを含
む。制御部３０には、モード設定端子１，２を介して伝
達されたモード設定信号や、スキャンクロック入力端子
３，４を介して伝達されたスキャンクロック信号ＣＫ
Ｍ，ＣＫＳが入力される。スキャンクロック信号ＣＫ
Ｍ，ＣＫＳは互いに位相が異なる。スキャンクロック信
号ＣＫＭ，ＣＫＳが入力されると、パターン発生回路１
４の出力パターンが、フリップフロップ回路３２を介し
て内部論理回路１０２へ供給されることにより、この内
部論理回路１０２が活性化される。

【００３０】プロービングが適切であるか否かは、解析
モードにおいて、圧縮回路１４の出力信号をモニタする
れば分かる。電源やスキャンクロック信号が正常に供給
されていれば、所望のパターン信号が出力端子１０５か
ら出力されるはずである。

【００３１】信号端子１０１が信号入力専用とされ、図
１０に示されるように信号端子１０１に入力バッファ７
１が接続されている場合には、この入力バッファ７１の
入力端子側が低電位側電源Ｖｓｓにプルダウンされる。
すなわち、当該信号端子１０１には、入力バッファ７１
が結合され、この入力バッファ７１を介して取り込まれ
た信号は内部論理論理回路１０２へ伝達される。上記入
力バッファ７１の入力端子には、上記信号端子１０１を
ローレベルにプルダウンするための高抵抗スイッチ４１
が設けられる。この高抵抗スイッチ４１は、制御部３０
（図２参照）からのプルダウン制御信号４０によってオ
ン・オフ制御可能なｎチャネル型ＭＯＳトランジスタと
される。しかもこのｎチャネル型ＭＯＳトランジスタに
は、比較的オン抵抗の大きなものが適用される。プルダ
ウン制御信号４０は、モード設定端子１，２の論理の組
み合わせに従ってエージング状態が指定された場合に、
制御部３０によりハイレベルにされる。プルダウン制御
信号４０がローレベルからハイされるに遷移されると、
スイッチ４１を形成するｎチャネル型ＭＯＳトランジス
タがオンされ、それによって入力バッファ７１の入力端
子及び信号端子１０１が、低電位側電源Ｖｓｓレベルに
プルダウンされ、このプルダウンにより、入力バッファ
７１の入力端子及び信号端子１０１はローレベルに論理
が固定される。

【００３２】一般に入力バッファの入力側がオープンの
場合にはそこが中間レベルとなって貫通電流が流れるこ
とが予測されるが、上記のように高抵抗スイッチ１０１
でプルダウンして論理をローレベルに固定することによ
り、上記貫通電流を排除することができる。上記入力バ
ッファ７１の後段には、スキャンイン、スキャンアウト
用のフリップフロップ回路３２が配置されている（図２
参照）。

【００３３】また、信号端子１０１が信号出力専用とさ
れる場合、図１１に示されるように、信号端子１０１に
は、出力データを外部出力するためのトライステートバ
ッファ７２が設けられる。信号端子１０１が信号出力専
用とされる場合には、トライステートバッファ７２が、
高インピーダンス制御信号４２によって高インピーダン
ス状態にされる。これにより、信号端子１０１が高イン
ピーダンス状態とされる。高インピーダンス制御信号４
２は、モード設定端子１，２の論理の組み合わせに従っ
てエージング状態が指定された場合に、制御部３０によ
ってローレベルにされる。それによってトライステート
バッファ７２は高インピーダンス状態とされる。

【００３４】さらに、信号端子１０１が入出力端子とさ
れる場合には、図１２に示されるように、当該信号端子
１０１には、信号出力のためのトライステートバッファ
７２と、信号入力用の入力バッファ７１が結合される。
このとき、信号端子１０１を低電位側電源Ｖｓｓレベル
にプルダウンするための高抵抗スイッチ４１が設けられ
る。高抵抗スイッチ４１は、図１０に示されるものに等
しく、プルダウン制御信号４０に応じて信号端子１０１
をプルダウン可能なｎチャネル型ＭＯＳトランジスタと
される。モード設定端子１，２の論理の組み合わせに従
ってエージング状態が指定された場合に制御部３０によ
ってプルダウン制御信号４０がハイレベルにされてｎチ
ャネル型ＭＯＳトランジスタ４１がオンされることで、
信号端子１０１がローレベルにプルダウンされる。ま
た、制御部３０において、高インピーダンス制御信号４
２がローレベルにされることで、トライステートバッフ
ァ７２が高インピーダンス状態にされる。このような状
態においては、図１０や図１１に示される場合と同様
に、複数の信号端子１０１のうち、モード設定端子１の
周囲に位置する端子がプローブ５０の接触部５１を介し
てモード設定端子１に短絡されることで、上記信号端子
１０１がハイレベルあるいはローレベルになったとして
も、回路動作に影響しない。

【００３５】図３には、ベアチップ１００の別の構成例
が示される。

【００３６】図３に示される構成例が図１に示されるの
と相違するのは、半導体チップの４隅に、モード設定端
子１，２、及びスキャンクロック入力端子３，４が配置
され、しかもこのモード設定端子１，２、及びスキャン
クロック入力端子３，４の面積が、複数の信号端子１０
１や複数の高電位側電源端子２０、複数の低電位側電源
端子２１などに比べて大きくなっている点である。モー
ド設定端子１，２、及びスキャンクロック入力端子３，
４が大きくされているため、モード設定端子１，２、及
びスキャンクロック入力端子３，４については、図１に
示されるプローブ５０の接触部５１の位置決めにおいて
多少のずれは許容されるため、プロービングが容易とさ
れる。

【００３７】ベアチップ１００の４隅は、一般的には空
きエリアとされている場合が多く、そのため、半導体チ
ップの隅に、上記信号端子１０１等に比べて大きな面積
を有する端子１，２，３，４を配置しても、それによる
影響は少ない。

【００３８】図３に示されるベアチップ１００のエージ
ングのためには、図４に示される治具１０３を使うこと
ができる。この治具１０３は、ベアチップ１００のサイ
ズに対応する凹部が設けられ、この凹部には、高電位側
電源端子グループ６、７、低電位側電源端子グループ
８，９、モード設定端子１，２、及びスキャンクロック
入力端子３，４に対応する電極が設けられている。これ
ら電極は、ベアチップ１００の各端子に密着させるため
に導電性ゴムにより形成される。また、ベアチップ１０
０とほぼ同じサイズの凹部をつけることで、アライメン
トを容易に行うことができる。上記凹部の中央部には吸
引用穴１０４が設けられ、この吸引用穴１０４を介して
真空吸引が行われることで、ベアチップ１００の各端子
を治具１０３の電極に密着させることができる。

【００３９】図５には、ベアチップ１００の別の構成例
が示される。

【００４０】図５に示される構成では、高電位側電源
（Ｖｄｄ）を供給するための高電位側電源端子２０と、
信号の入力又は出力を可能とする信号端子１０１とを含
んで複数の端子が２列に配列されて成る第１端子群エリ
ア１８と、低電位側電源（Ｖｓｓ）を供給するための低
電位側電源端子２１と、信号の入力又は出力を可能とす
る信号端子１０１とを含んで複数の端子が２列に配列さ
れて成る第２端子群エリア１９とが帯状に形成されると
ともに、それらが交互に配置されている。最も左側の第
１端子群エリア１８には、モード設定端子１が含まれ、
最も右側の第２端子群エリア１９にはモード設定端子２
が含まれる。

【００４１】また、内部論理回路を活性化可能なスキャ
ンクロック信号を取り込むためのスキャンクロック入力
端子３，４は、半導体チップの隅に配置される。このス
キャンクロック入力端子３，４は、プロービングの際に
プローブの接触部が隣接端子へ接触するのを避けるた
め、端子４個分の配置エリアを使用してそれぞれ配置さ
れている。

【００４２】図５に示される端子配列が採用される場
合、図６に示されるエージング基板２５０を使用するこ
とができる。このエージング基板５０は、ベアチップ１
００と同等の面積を有し、しかも、ベアチップ１００に
おける第１端子群エリア１８、第２端子群エリア１９、
及びスキャンクロック入力端子３，４に接触可能な複数
のコンタクト部１８０，１９０，３００，４００が形成
されている。コンタクト部１８０，１９０は、それぞれ
帯状に形成され、ベアチップ１００における第１端子群
エリア１８及び第２端子群エリア１９に接触可能とされ
る。コンタクト部３００は、ベアチップ１００における
スキャンクロック入力端子３に接触可能とされ、コンタ
クト部４００は、ベアチップ１００におけるスキャンク
ロック入力端子４に接触可能とされる。

【００４３】図７には、ベアチップ１００に、エージン
グ基板２５０が取付けられた状態が示される。このと
き、ベアチップ１００と、エージング基板２５０との間
には、異方導電性シート２４が介在される。この異方導
電性シート２４は、厚み方向に導電性を有するもので、
回路基板の電気的検査の際に電極を傷つけることなく、
確実な電気的接続を達成できる。図７において６１で示
されるのは、半導体基板１００の端子群、６２で示され
るのは、エージング基板２５０に設けられたコンタクト
群である。ベアチップ１００と、エージング基板２５０
との間には、異方導電性シート２４が介在されることに
より、半導体基板１００の端子群６１が、この異方導電
性シート２４を介してエージング基板２５０のコンタク
ト群６２に導通される。このような状態で、エージング
基板２５０側からベアチップ１００へ電源や、モード設
定信号、スキャンクロック信号などを供給することがで
きる。

【００４４】ここで、モード設定端子１は、高電位側電
源の印加によりハイレベルとされ、モード端子２は、低
電位側電源の印加によりローレベルとされる。この状態
でエージングモードに遷移される。図５に示される信号
端子１０１においては、図１１に示される出力バッファ
３２に結合されている場合には、その出力バッファ３２
は、エージングエージングモードにおいて、制御部３０
の制御により高インピーダンス状態に遷移される。

【００４５】プロービングは、高電位側電源コンタクト
と第１端子群エリアとの電気的な結合、及び低電位側電
源コンタクトと第２端子群エリアとの電気的な結合とさ
れ、個々の端子毎の個別的な接触ではないため、位置決
めが容易である。

【００４６】尚、第１端子群エリア１８と第２端子群エ
リア１９に属する信号端子は、高電位側電源レベル又は
低電位側電源レベルとされるから、スイッチ４１による
プルダウン等は不要とされる。

【００４７】図８には、ベアチップ１００の別の構成例
が示される。

【００４８】図８に示されるベアチップ１００において
は、多数の信号端子１０１が配置され、このベアチップ
１００の周辺部には、高電位側電源端子２０、低電位側
電源端子２１、モード設定端子１，２、及びスキャンク
ロック入力端子３，４が、上記信号端子１０１を包囲す
るように配置されている。しかも、この端子は、それに
包囲された信号端子１０１よりも大きくされ、プロービ
ングの容易化を図っている。ベアチップ１００の周辺部
において、高電位側電源端子２０、低電位側電源端子２
１は、基本的には交互に配置されている。モード設定端
子１，２は、特に制限されないが、ベアチップ１００の
一辺の両端部に配置される。スキャンクロック３，４
は、特に制限されないが、上記モード設定端子１，２が
配列されている辺に対向す辺の両端部に配置される。こ
のベアチップ１００に接触されるエージング基板におい
ては、ベアチップ１００の周辺部に設けられた矩形状の
端子群（高電位側電源端子２０、低電位側電源端子２
１、モード設定端子１，２、及びスキャンクロック入力
端子３）の配置のみ仕様を統一することで、上記エージ
ング基板を含む治具の統一化が容易となる。

【００４９】図９に示されるように、電源を供給するた
めの金属配線がメッシュ状に配置されている場合には、
エージングにおいて、全ての電源端子をプロービングし
なくてもベアチップ１００内の各部へ電源を安定に供給
することができる。

【００５０】例えば、図９に示される電源メッシュ構造
のように、半導体集積回路全体に電源を分配できる系を
もっていれば、アライメントの精度をより低くできる。
このことでエージングのコスト低減を図る（Ｎ層目の横
方向の高電位側電源配線３６、低電位側電源配線３７
と、Ｎ＋１層目の縦方向の高電位側電源配線３８と、低
電位側電源配線３９でメッシュが作られ、高電位側電源
端子２０、低電位側電源端子２１のうちのそれぞれ１つ
以上に、コンタクトが取れれば電源系全体に給電できる
からである。特に、図１、図３、図８に示されるベアチ
ップ１００は、電源供給用に使用される端子数が制限さ
れるため、図９に示されるように電源メッシュ構造を採
用するのが望ましい。

【００５１】図１３には、本発明にかかる半導体集積回
路との比較対象とされる従来回路の全端子プロービング
状態が示される。

【００５２】異方導電性シート４８を介して全端子のプ
ロービングが行われる場合には、従来のベアチップ２０
０において配線１５０に導通する電極４９に１対１で対
応する複数の基板電極４７を有するエージング用基板５
００が必要になる。また、同様に基板外部に引き出す電
極４５も必要になり、容易に取り出すためには、半導体
集積回路２００面よりも電極の間隔を、基板内部の配線
層４６で拡大する必要がある。このことで基板のコスト
が上昇される。また、隣接端子間でのショートを防ぐた
めのアライメント精度が必要となり、コストが上昇す
る。

【００５３】これに対して上記ベアチップ１００を用い
た場合のプロービングにおいては、ベアチップ１００に
おける全端子を個別的にプロービングするものではない
ため、図１４に示されるように、プロービングされない
端子が存在し、プロービングを単純にできるため、コス
トを下げることができる。また、図１５に示される電極
４７のように電極のサイズを大きくすることができるの
で、低いアライメント精度でのコンタクトが可能とな
り、コスト低減を図ることができる。さらに、図１６に
示されるように、電極そのものを導電性シート５０とす
ることもできる。図１７に示されるようにハンダ１５１
付きのベアチップ１００に対しても、異方導電性シート
４８を介して基板５００の電極４７に電気的に接触させ
ることができるので、図１４乃至図１６に示される場合
と同様の作用効果を得ることができる。

【００５４】本方式は、エージング以外においても有効
である。例えば解析・プローブ検査等にも適用可能であ
る。また、ウェーハレベルのエージングにおいても適用
可能である。

【００５５】図１８には一つのウェーハ１８２が示され
る。ダイシング工程を経ることによって上記ウェーハ１
８２複数のベアチップを得ることができる。ダイシング
前の状態で、ダイシング後のベアチップに相当する部分
１８１が拡大して示される。このダイシング後のベアチ
ップに相当する部分１８１は、特に制限されないが、図
５に示されるのと等しいため、それについての詳細な説
明は省略する。

【００５６】また、ダイシング後のベアチップに相当す
る部分１８１が、図５に示されるのと等しい場合におい
て、上記ウェーハ１８２との間で電源供給や信号のやり
取りを可能とするための基板（ウェーハレベル用基板と
いう）は、図１９に示されるように、上記ダイシング後
のベアチップに相当する部分１８１に対応する箇所１９
１は、図６に示されるのに等しいため、それについての
詳細な説明は省略する。

【００５７】図２０には、図１８に示されるウェーハ１
９２と、図１９に示されるウェーハレベル用基板１９２
との結合状態が示される。ウェーハ１９２とウェーハレ
ベル用基板１９２との間には、異方導電性シート１８３
が介在されることによって、ウェーハ１８２の損傷の防
止と、両者間の確実な電気的接続が達成される。

【００５８】ウエーハ１８２をウェーハレベル用基板１
９２に載置し、真空吸着等で圧力をかけることで、ウエ
ーハ１８２とウェーハレベル用基板１９２とを電気的に
接触させる。

【００５９】このように、ウエーハ１８２とウェーハレ
ベル用基板１９２との電気的な接触においては、個々の
ベアチップ１００の場合と同様に全端子プロービングの
必要性が無いし、エージング用基板のコンタクトとの位
置合わせ精度が低くて良いので、プロービングが容易で
ある。また、高価な位置決め装置が不要とされるので、
プロービングのコスト低下を図ることができる。

【００６０】上記の例によれば、以下の作用効果を得る
ことができる。

【００６１】（１）図１に示されるベアチップ１００に
おいては、信号端子１０１が高インピーダンス状態にさ
れるため、例えばプローブ５０の接触部５１によってモ
ード設定端子３１とその周囲の信号端子が短絡されたと
しても、エージングにおける回路動作に何ら支障は無
い。これと同様のことは、別のモード設定端子２とその
周囲の信号端子との関係、さらにはスキャンクロック入
力端子８３，８４とその周囲の信号端子との関係におい
てもいえる。従って、上記プロービングにおいては、プ
ローブ５０とベアチップ１００の端子とが多少ずれたと
して、上記端子１個分の合わせ精度の余裕によりそのよ
うなずれが許容される。このようにプローブ５０とベア
チップ１００の端子とのずれが許容されることにより、
プロービングの容易化及びコスト低減を図ることができ
る。

【００６２】（２）図３に示されるベアチップ１００に
おいては、半導体チップの４隅に、モード設定端子１，
２、及びスキャンクロック入力端子３，４が配置され、
しかもこのモード設定端子１，２、及びスキャンクロッ
ク入力端子３，４の面積が、複数の信号端子１０１や複
数の高電位側電源端子２０、複数の低電位側電源端子２
１などに比べて大きくなっているため、モード設定端子
１，２、及びスキャンクロック入力端子３，４について
は、図１に示されるプローブ５０の接触部５１の位置決
めにおいて多少のずれは許容されるため、プロービング
が容易とされる。また、ベアチップ１００の４隅は、一
般的には空きエリアとされている場合が多く、そのた
め、半導体チップの隅に、上記信号端子１０１等に比べ
て大きな面積を有する端子１，２，３，４を配置して
も、それによる影響は少ない。

【００６３】（３）図５に示されるように、高電位側電
源（Ｖｄｄ）を供給するための高電位側電源端子２０
と、信号の入力又は出力を可能とする信号端子１０１と
を含んで複数の端子が２列に配列されて成る第１端子群
エリア１８と、低電位側電源（Ｖｓｓ）を供給するため
の低電位側電源端子２１と、信号の入力又は出力を可能
とする信号端子１０１とを含んで複数の端子が２列に配
列されて成る第２端子群エリア１９とが帯状に形成され
るとともに、それらが交互に配置されている。最も左側
の第１端子群エリア１８には、モード設定端子１が含ま
れ、最も右側の第２端子群エリア１９にはモード設定端
子２が含まれることにより、プロービングは、高電位側
電源コンタクトと第１端子群エリアとの電気的な結合、
及び低電位側電源コンタクトと第２端子群エリアとの電
気的な結合とされ、個々の端子毎の個別的な接触ではな
いため、位置決めが容易である。また、内部論理回路を
活性化可能なスキャンクロック信号を取り込むためのス
キャンクロック入力端子３，４は、半導体チップの隅に
おいて、端子４個分の配置エリアを使用してそれぞれ配
置されているため、プローブの接触部が隣接端子へ接触
するのを避けることができる。

【００６４】（４）図８に示されるベアチップ１００に
おいては、多数の信号端子１０１が配置され、このベア
チップ１００の周辺部には、高電位側電源端子２０、低
電位側電源端子２１、モード設定端子１，２、及びスキ
ャンクロック入力端子３，４が、上記信号端子１０１を
包囲するように配置されている。しかも、この端子は、
それに包囲された信号端子１０１よりも大きくされてい
るため、プローブの接触部が本来の位置から多少ずれた
としても、それが許容されるため、プロービングの容易
化を図ることができる。

【００６５】（５）ウエーハ１８２とウェーハレベル用
基板１９２との電気的な接触においては、全端子プロー
ビングの必要性が無いし、エージング用基板のコンタク
トとの位置合わせ精度が低くて良いので、プロービング
が容易である。また、高価な位置決め装置が不要とされ
るので、プロービングのコスト低下を図ることができ
る。

【００６６】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００６７】例えば、上記の例では入力バッファ７１の
入力端子側を低電位側電源ＶＳＳレベルにプルダウンし
たが、上記の例では入力バッファ７１の入力端子側を高
電位側電源側にプルアップすることができる。この場
合、入力バッファ７１の入力端子側を高電位側電源Ｖｄ
ｄに結合可能な高抵抗スイッチを設け、このスイッチを
制御部３０からの制御信号によって上記高抵抗スイッチ
を導通させると良い。この場合の高抵抗スイッチはｐチ
ャネル型ＭＯＳトランジスタで構成することができる。

【００６８】また、モード設定端子は少なくとも１個あ
れば、内部論理回路を通常モードからエージングモード
へ遷移させることができる。そして、１系統のスキャン
クロック信号を外部から取り込み、チップ内部において
スキャンクロック信号を多相化するようにしても良い。

【００６９】上記の例では、エージングモードや解析モ
ードにおいてスキャンクロック信号がＢＩＳＴ回路１０
６に入力されることで、内部論理回路１０２が活性化さ
れたが、この場合のスキャンクロック信号に限定されな
い。内部論理回路１０２を活性化可能であれば、通常動
作用のクロック信号を使用することができる。

【００７０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるベアチ
ップに適用したが、それに限定される物ではなく、各種
半導体集積回路に広く適用することができる。

【００７１】本発明は、少なくとも端子を含むことを条
件に適用することができる。

【００７２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７３】すなわち、プローバの接触部をモード設定
端子やクロック入力端子などに接触させる際の位置決め
において、プローバの接触部が、上記モード設定端子や
上記クロック入力端子の周囲に配置された信号端子に接
触しても回路動作に支障を与えないで済むから、位置決
めの際のプローブ接触部の多少のずれは許容され、それ
によって、位置合わせ精度に余裕を持たせることがで
き、プロービングの容易化を図ることができる。また、
そのように容易にプロービングができるため、高価な位
置決め装置を用意する必要もないし、ベアチップを解析
専用パッケージに取り付ける必要もないので、プロービ
ングのコスト低下を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体集積回路の一例であるベ
アチップの平面図である。

【図２】上記ベアチップの内部構成例ブロック図であ
る。

【図３】上記ベアチップの別の構成例の平面図である。

【図４】図３に示されるベアチップのエージングにおい
て使用される治具の斜視図である。

【図５】上記ベアチップの別の構成例の平面図である。

【図６】図５に示されるベアチップのエージングの際に
使用されるエージング基板の平面図である。

【図７】上記ベアチップに上記エージング基板が取付け
られた状態の断面図である。

【図８】上記ベアチップの別の構成例の平面図である。

【図９】上記ベアチップの別の構成例の平面図である。

【図１０】上記ベアチップに含まれる制御論理の構成例
回路図である。

【図１１】上記ベアチップに含まれる制御論理の構成例
回路図である。

【図１２】上記ベアチップに含まれる制御論理の構成例
回路図である。

【図１３】本発明にかかる半導体集積回路との比較対象
とされる従来回路の全端子プロービングの状態を示す断
面図である。

【図１４】本発明にかかる半導体集積回路プロービング
の状態を示す断面図である。

【図１５】本発明にかかる半導体集積回路プロービング
の状態を示す断面図である。

【図１６】本発明にかかる半導体集積回路プロービング
の状態を示す断面図である。

【図１７】本発明にかかる半導体集積回路プロービング
の状態を示す断面図である。

【図１８】本発明にかかる半導体集積回路を含むウェー
ハの平面図である。

【図１９】図１８に示されるウェーハを用いたエージン
グに使用されるウェーハレベル用基板の平面図である。

【図２０】上記ウェーハと上記ウェーハレベル用基板と
の電気的な結合を示す断面図である。

【符号の説明】

１，２ モード設定端子 ３，４ スキャンクロック入力端子 ２０ 高電位側電源端子 ２１ 低電位側電源端子 １４ パターン発生回路 ３１ 圧縮回路 ３０ 制御部 ３２ フリップフロップ回路 ４１ 高抵抗スイッチ ７１ 入力バッファ ７２ トライステートバッファ １００ ベアチップ １０２ 内部論理回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河野 正樹 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 高橋 英行 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 松本 隆 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 2G132 AA01 AB03 AC14 AG01 AG08 AK02 AK07 AL03 4M106 AA01 AA02 BA01 BA10 BA14 BA20 CA19 CA56 CA70 DD03 DD09 DD13 DH01 DH12 5F038 CD08 DT02 DT04 DT06 DT07 DT08 DT15 EZ20

Claims (7)

【特許請求の範囲】
1. 【請求項１】 内部論理回路と、上記内部論理回路の動
   作モード設定を可能とするモード設定端子と、 上記内部論理回路を活性化可能なクロック信号を取り込
   むためのクロック入力端子と、 上記モード端子及びクロック入力端子の周囲に配置さ
   れ、信号の入力又は出力を可能とする複数の信号端子
   と、 上記信号端子を介して信号の外部出力を可能とするトラ
   イステートバッファと、 上記信号端子を介して入力された信号を取り込むための
   入力バッファと、 上記入力バッファの入力端子をプルアップ又はプルダウ
   ン可能なスイッチと、 上記モード設定端子の論理状態に基づいて、上記トライ
   ステートバッファを高インピーダンス状態に制御すると
   ともに、上記スイッチを導通させて上記入力バッファの
   入力端子をプルアップ又はプルダウン可能な制御部と、
   を含むことを特徴とする半導体集積回路。
2. 【請求項２】 上記モード設定端子を中心として、上記
   モード設定のためのプローブの接触部面積よりも広い範
   囲でモード設定端子グループエリアが形成されるととも
   に、上記クロック入力端子を中心として、上記クロック
   信号供給のためのプローブの接触部面積よりも広い範囲
   でクロック入力端子グループエリアが形成され、 上記モード設定端子グループエリアと上記クロック入力
   端子グループエリアの外側のエリアに、上記内部論理回
   路への電源供給のための電源端子が配置されて成る請求
   項１記載の半導体集積回路。
3. 【請求項３】 内部論理回路の動作モード設定を可能と
   するモード設定端子と、上記内部論理回路を活性化可能
   なクロック信号を取り込むためのクロック入力端子と、
   信号の入力又は出力を可能とする信号端子と、を含み、
   上記モード設定端子と上記クロック入力端子とは、上記
   信号端子よりも大きな面積を有し、且つ、それぞれ半導
   体チップの隅に配置されて成ることを特徴とする半導体
   集積回路。
4. 【請求項４】 高電位側電源を内部論理回路に供給する
   ための複数の高電位側電源端子が互いに隣接して配置さ
   れることで高電位側電源端子グループエリアが形成さ
   れ、 低電位側電源を内部回路に供給するための複数の低電位
   側電源端子が互いに隣接配置されることで低電位側電源
   端子グループエリアが形成され、 上記高電位側電源端子グループエリアは、高電位側電源
   を供給するためのプローブの接触部面積よりも広く設定
   され、 上記低電位側電源端子グループエリアは、低電位側電源
   を供給するためのプローブの接触部面積よりも広く設定
   されて成る請求項１乃至３の何れか１項記載の半導体集
   積回路。
5. 【請求項５】 帯状に形成され、高電位側電源の供給を
   可能とする高電位側電源コンタクトと、帯状に形成さ
   れ、低電位側電源の供給を可能とする低電位側電源コン
   タクトとが交互に配列されたエージング基板に電気的に
   結合可能な半導体集積回路であって、 上記高電位側電源コンタクトに対応して帯状に形成さ
   れ、高電位側電源を内部論理回路へ供給可能とする複数
   の高電位側電源端子と、信号の入力又は出力を可能とす
   るための複数の信号端子とを含んで成る第１端子群エリ
   アと、 上記低電位側電源コンタクトに対応して帯状に形成さ
   れ、低電位側電源を内部論理回路へ供給可能とする複数
   の低電位側電源端子と、信号の入力又は出力を可能とす
   るための複数の信号端子とを含んで成る第２端子群エリ
   アと、 上記第１端子群エリア又は上記第２端子群エリアに配置
   され、上記内部論理回路の動作モード設定を可能とする
   モード設定端子と、 上記信号端子を介して信号の外部出力を可能とするトラ
   イステートバッファと、 上記モード設定端子の論理状態に基づいて、上記トライ
   ステートバッファを高インピーダンス状態に制御するた
   めの制御部と、を含むことを特徴とする半導体集積回
   路。
6. 【請求項６】 上記高電位側電源コンタクト及び上記低
   電位側電源コンタクトとは別に、上記内部論理回路を活
   性化可能なクロック信号を供給可能なクロックコンタク
   トが上記エージング基板に形成されるとき、上記クロッ
   クコンタクトに対応して形成され、上記スキャンクロッ
   ク信号を取り込むためのスキャンクロック入力端子を含
   む請求項５記載の半導体集積回路。
7. 【請求項７】 高電位側電源を供給するための高電位側
   電源端子と、低電位側電源を供給するための低電位側電
   源端子と、信号の入力又は出力を可能とする信号端子
   と、内部論理回路の動作モード設定を可能とするモード
   設定端子と、内部論理回路の動作用のクロック信号を取
   り込むためのクロック入力端子とを含む半導体集積回路
   であって、 上記高電位側電源端子、低電位側電源端子、モード設定
   端子、及びクロック入力端子は、上記信号端子よりも大
   きく形成され、且つ、半導体チップの縁辺部において上
   記信号端子を包囲するように配置されたことを特徴とす
   る半導体集積回路。