JP2003022698A - Semiconductor memory - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、外部から周期的に与えられるクロック信
号に同期して外部から書込みデータを取込む、同期型の
半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a synchronous semiconductor memory device which takes in write data from the outside in synchronization with a clock signal periodically applied from the outside.
【0002】[0002]
【従来の技術】計算機システムや通信システムなどの処
理システムにおける処理速度の高速化は近年ますます進
んでおり、それら処理システムにおいて主記憶として用
いられるダイナミック・ランダム・アクセス・メモリ
(Dynamic Random Access Memory、以下DRAMと称す
る)の高速化も併せて進んでいる。シンクロナスDRA
M(Synchronous DRAM、以下SDRAMと称する)は、
たとえばシステムクロックであるクロック信号に同期し
て、アドレス信号および制御信号の取込み、データの入
出力を行なうようにしたものであり、外部信号のスキュ
ーに対するマージンを考慮する必要がなく、高速で内部
動作を行なうことができる。しかしながら、DRAMの
動作速度の向上に増してマイクロプロセッサ(MPU)
の動作速度が飛躍的に向上しており、DRAMのアクセ
スタイムおよびサイクルタイムがボトルネックとなって
システム全体の性能が制約されることが起こりつつあ
る。そこで近年、高速MPUに対応するため、SDRA
Mの2倍のデータレートを持つダブルデータレートSD
RAM(Double Data Rate SDRAM、以下DDR SDR
AMと称する)が提案されている。これは、通常のSD
RAMがクロック信号の立上がりエッジのみを同期信号
として使用するのに対し、DDR SDRAMはクロッ
ク信号の立上がりエッジおよび立下がりエッジをともに
同期信号として使用するようにし、さらに高周波の入出
力信号を扱うことができるようにしたものである。2. Description of the Related Art In recent years, the processing speeds of processing systems such as computer systems and communication systems have become faster and faster, and dynamic random access memory (Dynamic Random Access Memory) used as a main memory in those processing systems has been increasing. The speed of DRAM) is also increasing. Synchronous DRA
M (Synchronous DRAM, hereinafter referred to as SDRAM) is
For example, the address signal and the control signal are fetched and the data is input / output in synchronism with a clock signal which is a system clock. It is not necessary to consider the margin for the skew of the external signal, and the internal operation is performed at high speed. Can be done. However, the operation speed of the DRAM is improved and the microprocessor (MPU) is added.
The operation speed of the DRAM is dramatically improved, and the access time and cycle time of the DRAM become a bottleneck, and the performance of the entire system is being restricted. Therefore, in order to support high-speed MPU in recent years, SDRA
Double data rate SD with twice the data rate of M
RAM (Double Data Rate SDRAM, hereinafter DDR SDR
(Referred to as AM) has been proposed. This is a normal SD
While the RAM uses only the rising edge of the clock signal as the synchronizing signal, the DDR SDRAM uses both the rising edge and the falling edge of the clock signal as the synchronizing signal, and can handle high-frequency input / output signals. It was made possible.
【0003】[0003]
【発明が解決しようとする課題】上述したように半導体
記憶装置においてはその高速化が図られているが、一方
で高速化された半導体記憶装置においては、その入力容
量を低減することが重要性を増す。すなわち、内部デー
タの動作が高速化しても、装置の入力容量が大きいと高
周波の入力データを正常に内部に取込むことができず、
結局そのような半導体記憶装置は無用のものとなってし
まう。As described above, the speed of the semiconductor memory device has been increased, but on the other hand, in the speeded semiconductor memory device, it is important to reduce the input capacitance thereof. Increase. That is, even if the operation of the internal data is speeded up, if the input capacitance of the device is large, the high frequency input data cannot be normally taken in,
After all, such a semiconductor memory device becomes useless.
【0004】従来のSDRAMにおいて、入力容量は、
外部とのデータの入出力を行なうデータ入出力端子にお
いて4.0pF〜6.5pFの範囲で許容されていた。
しかしながら、SDRAMに比べて2倍のデータレート
を持ち、高速処理が可能なDDR SDRAMの入力容
量は、データ入出力端子において4.0pF〜5.0p
Fの範囲に抑える必要があり、許容範囲の上限が厳格化
している。In the conventional SDRAM, the input capacitance is
The data input / output terminal for inputting / outputting data to / from the outside is allowed within the range of 4.0 pF to 6.5 pF.
However, the input capacity of the DDR SDRAM, which has a data rate twice that of the SDRAM and is capable of high-speed processing, is 4.0 pF to 5.0 p at the data input / output terminal.
It is necessary to keep it within the range of F, and the upper limit of the allowable range is strict.
【0005】このような背景のもと、半導体記憶装置の
高速化における課題として、入力容量を改善する半導体
記憶装置の開発とともに、上述したように重要性を増し
た入力容量の異常な半導体記憶装置を製品出荷前に排除
することが求められる。Against this background, as a problem in increasing the speed of a semiconductor memory device, along with the development of a semiconductor memory device that improves the input capacitance, a semiconductor memory device with an abnormal input capacitance that has increased in importance as described above. Are required to be removed before shipping the product.
【0006】従来、入力容量のテストは、データ入出力
端子においてLCRメータなどの測定器を用いて入力容
量を直接測定することにより行なわれていた。しかしな
がら、この方法では製品出荷前の全数測定は、測定にか
かる負荷が大きく実質不可能であり、出荷製品の品質確
保および製造時の品質管理の面において問題であった。Conventionally, the test of the input capacitance has been performed by directly measuring the input capacitance at a data input / output terminal using a measuring device such as an LCR meter. However, with this method, 100% measurement prior to product shipment imposes a large measurement load and is substantially impossible, which is a problem in terms of ensuring the quality of shipped products and quality control during manufacturing.
【0007】本発明は、かかる問題を解決するためにな
されたものであり、その目的は、LCRメータなどの測
定器により入力容量を直接測定することなく、入力容量
の異常を検出できる半導体記憶装置を提供することであ
る。The present invention has been made to solve the above problems, and an object thereof is a semiconductor memory device capable of detecting an abnormality in the input capacitance without directly measuring the input capacitance with a measuring instrument such as an LCR meter. Is to provide.
【0008】[0008]
【課題を解決するための手段】この発明によれば、半導
体記憶装置は、入力容量の異常を容易に検出できる半導
体記憶装置であって、入力信号を構成する入力電圧を基
準電圧と比較し、その比較結果に応じて入力信号の論理
を決定して内部に取込む入力バッファ回路と、テストモ
ード活性化信号とテストモード非活性化信号とを選択的
に入力バッファ回路へ出力する制御回路とを備え、入力
バッファ回路は、テストモード活性化信号に応じて基準
電圧を通常動作時から変化させて入力電圧を基準電圧と
比較する。According to the present invention, a semiconductor memory device is a semiconductor memory device capable of easily detecting an abnormality in input capacitance, and compares an input voltage forming an input signal with a reference voltage, An input buffer circuit that determines the logic of the input signal in accordance with the comparison result and captures it internally, and a control circuit that selectively outputs the test mode activation signal and the test mode deactivation signal to the input buffer circuit. The input buffer circuit changes the reference voltage from the normal operation according to the test mode activation signal and compares the input voltage with the reference voltage.
【0009】好ましくは、入力バッファ回路は、入力電
圧を基準電圧と比較し、その比較結果に応じて入力信号
の論理を決定する出力電圧を出力する差動回路と、テス
トモード活性化信号に応じて活性化され、基準電圧を通
常動作時から変化させる閾値変更回路とを含む。Preferably, the input buffer circuit compares an input voltage with a reference voltage and outputs an output voltage which determines the logic of the input signal according to the comparison result, and a test mode activation signal. And a threshold changing circuit that is activated by changing the reference voltage from the normal operation.
【0010】好ましくは、閾値変更回路は、テストモー
ド活性化信号に応じて、入力電圧をゲート端子に受ける
MOSトランジスタの電流量を通常動作時よりも多くす
るように差動回路に接続される。Preferably, the threshold value changing circuit is connected to the differential circuit so that the amount of current of the MOS transistor receiving the input voltage at its gate terminal becomes larger than that in the normal operation in response to the test mode activation signal.
【0011】好ましくは、閾値変更回路は、差動回路が
接続される電源ノードと差動回路の出力ノードに接続さ
れる。Preferably, the threshold value changing circuit is connected to a power supply node to which the differential circuit is connected and an output node of the differential circuit.
【0012】好ましくは、閾値変更回路は、テストモー
ド活性化信号をゲート端子に受けて閾値変更回路を活性
化する第1の導電型の第1のMOSトランジスタと、第
2の導電型のMOSトランジスタである入力電圧をゲー
ト端子に受けるMOSトランジスタの電流量を増加させ
る第1の導電型の第2のMOSトランジスタとからな
る。[0012] Preferably, the threshold value changing circuit receives a test mode activating signal at a gate terminal to activate the threshold value changing circuit, and a first conductivity type first MOS transistor and a second conductivity type MOS transistor. And a second MOS transistor of the first conductivity type that increases the amount of current of the MOS transistor that receives the input voltage at its gate terminal.
【0013】好ましくは、閾値変更回路は、差動回路が
接続される接地ノードと、基準電圧をゲート端子に受け
る第2のMOSトランジスタに接続される高電位側のノ
ードに接続される。Preferably, the threshold value changing circuit is connected to a ground node to which the differential circuit is connected and a node on the high potential side connected to the second MOS transistor receiving the reference voltage at its gate terminal.
【0014】好ましくは、閾値変更回路は、テストモー
ド活性化信号をゲート端子に受けて閾値変更回路を活性
化する第2の導電型の第3のMOSトランジスタと、第
2の導電型のMOSトランジスタである基準電圧をゲー
ト端子に受ける第2のMOSトランジスタの電流量を減
少させる第2の導電型の第4のMOSトランジスタとか
らなる。Preferably, the threshold value changing circuit receives a test mode activating signal at its gate terminal to activate the threshold value changing circuit, and a second conductive type third MOS transistor and a second conductive type MOS transistor. And a fourth MOS transistor of the second conductivity type that reduces the amount of current of the second MOS transistor receiving the reference voltage at the gate terminal.
【0015】好ましくは、閾値変更回路は、テストモー
ド活性化信号に応じて、入力電圧をゲート端子に受ける
MOSトランジスタの電流量を通常動作時よりも少なく
するように差動回路に接続される。Preferably, the threshold value changing circuit is connected to the differential circuit so that the amount of current of the MOS transistor receiving the input voltage at its gate terminal is smaller than that in the normal operation in response to the test mode activation signal.
【0016】好ましくは、閾値変更回路は、差動回路が
接続される電源ノードと、基準電圧をゲート端子に受け
る第2のMOSトランジスタに接続される高電位側のノ
ードに接続される。Preferably, the threshold value changing circuit is connected to a power supply node to which the differential circuit is connected and a node on the high potential side which is connected to the second MOS transistor receiving the reference voltage at its gate terminal.
【0017】好ましくは、閾値変更回路は、テストモー
ド活性化信号をゲート端子に受けて閾値変更回路を活性
化する第1の導電型の第1のMOSトランジスタと、第
2の導電型のMOSトランジスタである基準電圧をゲー
ト端子に受ける第2のMOSトランジスタの電流量を増
加させる第1の導電型の第2のMOSトランジスタとか
らなる。Preferably, the threshold value changing circuit receives a test mode activation signal at its gate terminal to activate the threshold value changing circuit, and a first conductivity type first MOS transistor and a second conductivity type MOS transistor. And a second MOS transistor of the first conductivity type that increases the amount of current of the second MOS transistor receiving the reference voltage at the gate terminal.
【0018】好ましくは、閾値変更回路は、差動回路が
接続される接地ノードと差動回路の出力ノードに接続さ
れる。Preferably, the threshold value changing circuit is connected to a ground node to which the differential circuit is connected and an output node of the differential circuit.
【0019】好ましくは、閾値変更回路は、テストモー
ド活性化信号をゲート端子に受けて閾値変更回路を活性
化する第2の導電型の第1のMOSトランジスタと、第
2の導電型のMOSトランジスタである入力電圧をゲー
ト端子に受けるMOSトランジスタの電流量を減少させ
る第2の導電型の第2のMOSトランジスタとからな
る。Preferably, the threshold value changing circuit receives a test mode activation signal at its gate terminal to activate the threshold value changing circuit, and a second conductivity type first MOS transistor and a second conductivity type MOS transistor. And a second MOS transistor of the second conductivity type that reduces the amount of current of the MOS transistor that receives an input voltage at its gate terminal.
【0020】請求項1から12に記載の半導体記憶装置
によれば、測定器を用いることなく、テスト負荷をかけ
ずに入力容量が異常なものを排除することができるた
め、製品全数に対して入力容量のテスト行なうことがで
きる。その結果、入力容量が異常な半導体記憶装置を製
品出荷前に確実に排除できるとともに、品質管理の強化
も図ることができ、ひいては高品質の製品を市場に供給
することができる。According to the semiconductor memory device of the first to twelfth aspects, it is possible to eliminate an abnormal input capacitance without applying a test load without using a measuring instrument. Input capacitance test can be done. As a result, the semiconductor memory device having an abnormal input capacity can be surely removed before the product is shipped, the quality control can be strengthened, and a high quality product can be supplied to the market.
【0021】[0021]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts will be denoted by the same reference characters and description thereof will not be repeated.
【0022】[実施の形態1]図1は、本発明における
半導体記憶装置1の概略的な構成を示すブロック図であ
る。[First Embodiment] FIG. 1 is a block diagram showing a schematic structure of a semiconductor memory device 1 according to the present invention.
【0023】図1を参照して、半導体記憶装置1は、外
部から相補なクロック信号CLK,/CLKを受けるク
ロックバッファ回路6と、外部からアドレス信号A0〜
Aiを受けるアドレスバッファ回路5と、外部からロウ
アドレスストローブ信号/RAS,コラムアドレススト
ローブ信号/CAS,ライトイネーブル信号/WEを含
む制御信号を受ける制御信号バッファ回路7とを含む。Referring to FIG. 1, semiconductor memory device 1 includes a clock buffer circuit 6 which receives complementary clock signals CLK and / CLK from the outside, and address signals A0 to A0 from the outside.
An address buffer circuit 5 receiving Ai and a control signal buffer circuit 7 receiving a control signal including a row address strobe signal / RAS, a column address strobe signal / CAS, and a write enable signal / WE from the outside.
【0024】クロックバッファ回路6は、外部から受け
る相補なクロック信号CLK,/CLKをラッチしてク
ロック信号を出力する。Clock buffer circuit 6 latches complementary clock signals CLK and / CLK received from the outside and outputs a clock signal.
【0025】アドレスバッファ回路5は、外部から受け
るアドレス信号A0〜Aiをラッチして、クロック信号
CLK,/CLKに同期してアドレス信号を出力する。Address buffer circuit 5 latches address signals A0-Ai received from the outside and outputs the address signal in synchronization with clock signals CLK and / CLK.
【0026】制御信号バッファ回路7は、外部から受け
るロウアドレスストローブ信号/RAS,コラムアドレ
スストローブ信号/CAS,ライトイネーブル信号/W
Eをラッチして、クロック信号CLK,/CLKに同期
して上記制御信号を出力する。Control signal buffer circuit 7 receives a row address strobe signal / RAS, a column address strobe signal / CAS, and a write enable signal / W which are externally received.
It latches E and outputs the control signal in synchronization with the clock signals CLK and / CLK.
【0027】半導体記憶装置1は、さらに、制御回路4
と、メモリアレイ3と、行デコーダ9と、列デコーダ1
0と、ビット線対8と、入出力バッファ回路2とを含
む。The semiconductor memory device 1 further includes a control circuit 4
, Memory array 3, row decoder 9, and column decoder 1
0, bit line pair 8, and input / output buffer circuit 2.
【0028】制御回路4は、クロックバッファ回路6か
ら出力されるクロック信号CLK,/CLKに同期し
て、アドレスバッファ回路5から出力されるアドレス信
号A0〜Aiおよび制御信号バッファ回路7から出力さ
れるロウアドレスストローブ信号/RAS,コラムアド
レスストローブ信号/CAS,ライトイネーブル信号/
WEを受ける。そして制御回路4は、制御信号バッファ
回路から受けた制御信号の論理レベルの組合せに応じ
て、アドレスバッファ回路5が取込んだアドレス信号A
0〜Aiが行アドレス信号であるか列アドレス信号であ
るかを判断する。アドレス信号A0〜Aiが行アドレス
信号である場合、制御回路4は、行デコーダ9を活性化
する信号を行デコーダ9へ出力する。Control circuit 4 outputs address signals A0-Ai output from address buffer circuit 5 and control signal buffer circuit 7 in synchronization with clock signals CLK and / CLK output from clock buffer circuit 6. Row address strobe signal / RAS, column address strobe signal / CAS, write enable signal /
Receive WE. Then, the control circuit 4 receives the address signal A fetched by the address buffer circuit 5 in accordance with the combination of the logical levels of the control signals received from the control signal buffer circuit.
It is determined whether 0 to Ai are row address signals or column address signals. When address signals A0 to Ai are row address signals, control circuit 4 outputs a signal for activating row decoder 9 to row decoder 9.
【0029】行デコーダ9は、制御回路4から受けた活
性化信号に応じて活性化されると、アドレスバッファ回
路5からアドレス信号A0〜Aiを取込み、そのアドレ
ス信号A0〜Aiに応じたメモリアレイ3上のワード線
を活性化する。When row decoder 9 is activated in response to an activation signal received from control circuit 4, row decoder 9 takes in address signals A0-Ai from address buffer circuit 5, and a memory array corresponding to the address signals A0-Ai. Activate the word line above 3.
【0030】一方、アドレス信号A0〜Aiが列アドレ
ス信号である場合、制御回路4は、列デコーダ10を活
性化する信号を列デコーダ10へ出力する。On the other hand, when address signals A0 to Ai are column address signals, control circuit 4 outputs a signal for activating column decoder 10 to column decoder 10.
【0031】列デコーダ10は、制御回路4から受けた
活性化信号に応じて活性化されると、アドレスバッファ
回路5からアドレス信号A0〜Aiを取込み、そのアド
レス信号A0〜Aiに応じたメモリアレイ3上のビット
線対8を活性化する。When column decoder 10 is activated in response to the activation signal received from control circuit 4, column decoder 10 takes in address signals A0-Ai from address buffer circuit 5, and a memory array corresponding to the address signals A0-Ai. Bit line pair 8 on 3 is activated.
【0032】このようにして、アドレス信号A0〜Ai
に対応するメモリアレイ3上のメモリセルが活性化され
る。In this way, the address signals A0-Ai
The memory cells on the memory array 3 corresponding to are activated.
【0033】メモリアレイ3上に複数設けられたビット
線対8は、メモリアレイ3上の複数のメモリセルと接続
され、メモリセルへのデータの入出力を行なう。A plurality of bit line pairs 8 provided on memory array 3 are connected to a plurality of memory cells on memory array 3 and input / output data to / from the memory cells.
【0034】入出力バッファ回路2は、入力バッファ回
路21と、出力バッファ回路22とを含む。The input / output buffer circuit 2 includes an input buffer circuit 21 and an output buffer circuit 22.
【0035】入力バッファ回路21は、外部からデータ
DQ0〜DQn、およびデータDQ0〜DQnの読込み
タイミングの基準となる相補なデータストローブ信号D
QS,/DQSを受ける。そして入力バッファ回路21
は、センスアンプ(図示せず)を介して内部データID
Q0〜IDQnをビット線対8へ出力する。入力バッフ
ァ回路21については詳細に後述する。The input buffer circuit 21 has a complementary data strobe signal D serving as a reference for reading data DQ0 to DQn and data DQ0 to DQn from the outside.
Receive QS and / DQS. And the input buffer circuit 21
Is an internal data ID via a sense amplifier (not shown)
Q0 to IDQn are output to the bit line pair 8. The input buffer circuit 21 will be described in detail later.
【0036】出力バッファ回路22は、ビット線対8か
らセンスアンプ(図示せず)を介して内部データIDQ
0〜IDQnを受け、外部へデータDQ0〜DQn、お
よびデータDQ0〜DQnの読出しタイミングの基準と
なる相補なデータストローブ信号DQS,/DQSを出
力する。The output buffer circuit 22 receives internal data IDQ from the bit line pair 8 via a sense amplifier (not shown).
0 to IDQn are received and externally output complementary data strobe signals DQS and / DQS which serve as a reference for the read timing of data DQ0 to DQn and data DQ0 to DQn.
【0037】また、入出力バッファ回路2は、入出力バ
ッファ回路2を活性化する活性化信号/ENおよび半導
体記憶装置1をテストモードに活性化するテストモード
活性化信号/TMENを制御回路4から受ける。Input / output buffer circuit 2 receives from control circuit 4 an activation signal / EN for activating input / output buffer circuit 2 and a test mode activation signal / TMEN for activating semiconductor memory device 1 in the test mode. receive.
【0038】図2を参照して、半導体記憶装置1が外部
から書込みデータDQ0〜DQnを取込んで、メモリア
レイ3上のメモリセルへデータが書込まれるまでの一連
の動作について説明する。Referring to FIG. 2, a series of operations in which semiconductor memory device 1 takes in write data DQ0 to DQn from the outside and writes the data to the memory cells on memory array 3 will be described.
【0039】外部からの全ての信号は、外部から受ける
クロック信号CLKに同期して取込まれる。All signals from the outside are taken in in synchronization with the clock signal CLK received from the outside.
【0040】制御信号バッファ回路7は、時刻t1にお
いてクロック信号CLKの立上がりエッジで、ロウアド
レスストローブ信号/RASをL(論理ロー)レベル、
コラムアドレスストローブ信号/CASおよびライトイ
ネーブル信号/WEをH(論理ハイ)レベルとして取込
むと、アドレスバッファ回路5が取込んだ外部アドレス
信号Add(AddはA0〜Aiをまとめて表わす)を
行アドレスXaとして認識するよう、制御回路4へ信号
を出力する。制御回路4は、制御信号バッファ回路7か
ら信号を受けると、アドレスバッファ回路5から受けた
行アドレスXaに対応したメモリアレイ3上のワード線
を活性化し、行選択動作を行う。Control signal buffer circuit 7 sets row address strobe signal / RAS to L (logical low) level at the rising edge of clock signal CLK at time t1.
When the column address strobe signal / CAS and the write enable signal / WE are taken in as H (logical high) level, the external address signal Add (Add represents A0 to Ai together) taken in by the address buffer circuit 5 is given as a row address. A signal is output to the control circuit 4 so that it is recognized as Xa. Upon receiving the signal from the control signal buffer circuit 7, the control circuit 4 activates the word line on the memory array 3 corresponding to the row address Xa received from the address buffer circuit 5 and performs a row selection operation.
【0041】制御信号バッファ回路7は、時刻t2にお
いてクロック信号CLKの立上がりエッジで、ロウアド
レスストローブ信号/RASをHレベル、コラムアドレ
スストローブ信号/CASおよびライトイネーブル信号
/WEをLレベルとして取込むと、アドレスバッファ回
路5が取込んだ外部アドレス信号Addを列アドレスY
bとして認識するよう、制御回路4へ信号を出力する。
制御回路4は、制御信号バッファ回路7から信号を受け
ると、アドレスバッファ回路5から受けた列アドレスY
bに対応したメモリアレイ3上のビット線対8を活性化
し、列選択動作を行う。At time t2, control signal buffer circuit 7 takes in row address strobe signal / RAS as H level, column address strobe signal / CAS and write enable signal / WE as L level at the rising edge of clock signal CLK. , The external address signal Add fetched by the address buffer circuit 5 is set to the column address Y.
A signal is output to the control circuit 4 so as to be recognized as b.
Upon receiving the signal from the control signal buffer circuit 7, the control circuit 4 receives the column address Y received from the address buffer circuit 5.
The bit line pair 8 on the memory array 3 corresponding to b is activated and a column selection operation is performed.
【0042】また、時刻t2におけるロウアドレススト
ローブ信号/RAS,コラムアドレスストローブ信号/
CAS,ライトイネーブル信号/WEの組合せの状態は
データの書込みを示し、この時刻t2から入力バッファ
回路21は、データd0〜d3を順次取込む。このデー
タの取込みは、クロック信号CLKに同期して入力バッ
ファ回路21が取込むデータストローブ信号DQSの立
上がりまたは立下がりに同期して行なわれる。At the time t2, the row address strobe signal / RAS and the column address strobe signal / RAS
The state of the combination of CAS and the write enable signal / WE indicates the writing of data, and the input buffer circuit 21 sequentially takes in the data d0 to d3 from this time t2. The data is taken in in synchronization with the rising or falling of data strobe signal DQS taken in by input buffer circuit 21 in synchronization with clock signal CLK.
【0043】外部から取込まれる上述した各制御信号
は、相補なクロック信号CLK,/CLKのクロスポイ
ントにおいて取込まれる。また、データD/Q(D/Q
はデータDQ0〜DQnをまとめて表わす)は、クロッ
ク信号と同期した相補なデータストローブ信号DQS,
/DQSのクロスポイントにおいて取込まれる。Each of the above-mentioned control signals fetched from the outside is fetched at the cross points of complementary clock signals CLK and / CLK. In addition, data D / Q (D / Q
Represents the data DQ0 to DQn together) is a complementary data strobe signal DQS,
Captured at the / DQS crosspoint.
【0044】なお、図2中、連続して取込まれているデ
ータ数はバースト長と呼ばれ、この例ではバースト長は
4である。たとえば、データD/Qが8個のデータ入出
力端子からDQ0〜DQ7の8ビットの連続データとし
て取込まれる場合、バースト長が4であれば合計で32
ビットのデータが連続して取込まれる。It should be noted that in FIG. 2, the number of data that is continuously taken in is called a burst length, and in this example, the burst length is 4. For example, when the data D / Q is fetched from the eight data input / output terminals as 8-bit continuous data of DQ0 to DQ7, if the burst length is 4, the total is 32.
Bit data is continuously captured.
【0045】入力バッファ回路21は、データd0を取
込むと、データd0の論理レベルに応じた出力電圧をセ
ンスアンプ(図示せず)へ出力し、データd0をビット
線対8へ書込む。これによって、行選択動作および列選
択動作により活性化されたメモリセルへデータd0が書
込まれる。以降、バースト長分続くデータd1〜d3
が、データd0が書込まれたメモリセルから連続するメ
モリセルへ順次書込まれる。Input buffer circuit 21, when taking in data d0, outputs an output voltage corresponding to the logic level of data d0 to a sense amplifier (not shown), and writes data d0 into bit line pair 8. As a result, the data d0 is written in the memory cell activated by the row selecting operation and the column selecting operation. After that, data d1 to d3 continuing for the burst length
However, the data is sequentially written from the memory cell in which the data d0 is written to successive memory cells.
【0046】なお、時刻t3において、クロック信号C
LKの立上がりエッジに同期して、ロウアドレスストロ
ーブ信号/RASおよびライトイネーブル信号/WEが
Lレベル、コラムアドレスストローブ信号/CASがH
レベルとして取込まれると、メモリセルへの再書込み
(プリチャージ)が行なわれる。At time t3, the clock signal C
The row address strobe signal / RAS and the write enable signal / WE are at the L level and the column address strobe signal / CAS is at the H level in synchronization with the rising edge of LK.
When taken in as a level, rewriting (precharge) to the memory cell is performed.
【0047】半導体記憶装置1からデータD/Qを読出
す際の動作についても、書込む際の動作とほぼ同様であ
る。すなわち、ロウアドレスストローブ信号/RAS、
コラムアドレスストローブ信号/CASおよびライトイ
ネーブル信号/WEを含む制御信号およびアドレス信号
Addに応じて行選択動作および列選択動作がなされ、
選択されたメモリセルのデータを、ビット線対8および
センスアップ(図示せず)を介して出力バッファ回路2
2により外部へ出力する。The operation of reading data D / Q from semiconductor memory device 1 is almost the same as the operation of writing. That is, the row address strobe signal / RAS,
A row selection operation and a column selection operation are performed according to a control signal including a column address strobe signal / CAS and a write enable signal / WE and an address signal Add,
The data of the selected memory cell is output to the output buffer circuit 2 via the bit line pair 8 and the sense up (not shown).
Output to outside by 2.
【0048】次に、図3を参照して、本発明の特徴的な
回路を含む入力バッファ回路21の構成について説明す
る。この入力バッファ回路21は、カレントミラー型の
回路構成となっている。入力バッファ回路21は、制御
回路4から受ける入力バッファ回路活性化信号/ENを
ゲート駆動電圧とし、電源ノード210(電圧VDD)
に接続されるPチャネルMOSトランジスタ211と、
外部からの入力データDQ0〜DQnの一データDQi
の入力電圧DINをゲート駆動電圧とし、接地ノードに
接続されるNチャネルMOSトランジスタ215と、基
準電圧VREFをゲート駆動電圧とし、接地ノードに接
続されるNチャネルMOSトランジスタ214と、Pチ
ャネルMOSトランジスタ211とNチャネルMOSト
ランジスタ214の間に接続され、NチャネルMOSト
ランジスタ214との接続ノードN2の電圧をゲート駆
動電圧とするPチャネルMOSトランジスタ212と、
PチャネルMOSトランジスタ211とNチャネルMO
Sトランジスタ215との間に接続され、ノードN2の
電圧をゲート駆動電圧とするPチャネルMOSトランジ
スタ213と、PチャネルMOSトランジスタ213と
NチャネルMOSトランジスタ215との接続ノードN
1に接続されるバッファ216とを含む。PチャネルM
OSトランジスタ211は、制御回路4から受ける活性
化信号/ENがLレベルにあるときにONされて入力バ
ッファ回路21を活性化するとともに、定電流源として
動作する。また、バッファ216は、ノードN1の電圧
に応じて駆動する駆動バッファとして動作する。Next, the configuration of the input buffer circuit 21 including the characteristic circuit of the present invention will be described with reference to FIG. The input buffer circuit 21 has a current mirror type circuit configuration. Input buffer circuit 21 uses input buffer circuit activation signal / EN received from control circuit 4 as a gate drive voltage, and power supply node 210 (voltage VDD).
A P-channel MOS transistor 211 connected to
One data DQi of externally input data DQ0 to DQn
Input voltage DIN as a gate drive voltage and an N channel MOS transistor 215 connected to the ground node, and a reference voltage VREF as a gate drive voltage, an N channel MOS transistor 214 connected to the ground node and a P channel MOS transistor 211. A P-channel MOS transistor 212 connected between the N-channel MOS transistor 214 and the N-channel MOS transistor 214 and having a gate drive voltage at the voltage of the connection node N2 with the N-channel MOS transistor 214
P-channel MOS transistor 211 and N-channel MO
A P-channel MOS transistor 213 connected between the S-transistor 215 and the gate drive voltage of the node N2, and a connection node N between the P-channel MOS transistor 213 and the N-channel MOS transistor 215.
1 and a buffer 216 connected to 1. P channel M
OS transistor 211 is turned on when activation signal / EN received from control circuit 4 is at L level to activate input buffer circuit 21, and also operates as a constant current source. Further, the buffer 216 operates as a drive buffer which is driven according to the voltage of the node N1.
【0049】入力バッファ回路21は、さらに、制御回
路4から受けるテストモード活性化信号/TMENをゲ
ート駆動電圧とし、電源ノード210に接続されるPチ
ャネルMOSトランジスタ217と、PチャネルMOS
トランジスタ217とノードN1との間に接続され、ノ
ードN2の電圧をゲート駆動電圧とするPチャネルMO
Sトランジスタ218とを含む。Input buffer circuit 21 further uses test mode activating signal / TMEN received from control circuit 4 as a gate drive voltage, and P channel MOS transistor 217 connected to power supply node 210 and P channel MOS transistor.
A P-channel MO that is connected between the transistor 217 and the node N1 and uses the voltage of the node N2 as a gate drive voltage.
S-transistor 218.
【0050】この入力バッファ回路21は、入力データ
分備えられ(入力データがDQ0〜DQnであればn+
1個)、またデータストローブ信号DQSおよび/DQ
Sも入力バッファ回路21により取込まれる。The input buffer circuit 21 is provided for the input data (n + if the input data is DQ0 to DQn).
1), and data strobe signals DQS and / DQ
S is also taken in by the input buffer circuit 21.
【0051】以下、この入力バッファ回路21の動作に
ついて説明する。Hレベルのテストモード活性化信号/
TMENが入力される通常動作時は、入力バッファ回路
21は、一般的にDRAMの入力バッファ回路として用
いられているカレントミラー型の入力回路である。い
ま、PチャネルMOSトランジスタ212のW/L(W
はチャネル幅、Lはチャネル長を表わす)とNチャネル
MOSトランジスタ214のW/Lの比が,Pチャネル
MOSトランジスタ213のW/LとNチャネルMOS
トランジスタ215のW/Lの比と同じであると、Nチ
ャネルMOSトランジスタ215のゲート駆動電圧であ
る入力電圧DINがNチャネルMOSトランジスタ21
4のゲート駆動電圧である基準電圧VREFと等しいと
き、ノードN1の電圧は1/2VDDとなる。入力電圧
DINが基準電圧VREFから変化すると、その差動電
圧に応じてノードN1の電圧が1/2VDDから変化す
る。すなわち、入力電圧DINが基準電圧VREFより
高いと、ノードN1の電圧は1/2VDDよりも低くな
り、入力電圧DINが基準電圧VREFより低いと、ノ
ードN1の電圧は1/2VDDよりも高くなる。そこで
バッファ216の閾値を1/2VDDに設定しておく
と、バッファ216の出力に対して、基準電圧VREF
が入力電圧DINの閾値となる。The operation of the input buffer circuit 21 will be described below. H-level test mode activation signal /
During normal operation when TMEN is input, the input buffer circuit 21 is a current mirror type input circuit generally used as an input buffer circuit of DRAM. Now, the W / L of the P-channel MOS transistor 212 (W
Is the channel width and L is the channel length) and the W / L ratio of the N-channel MOS transistor 214 is W / L of the P-channel MOS transistor 213 and the N-channel MOS transistor 213.
If the W / L ratio of the transistor 215 is the same, the input voltage DIN, which is the gate drive voltage of the N-channel MOS transistor 215, becomes the N-channel MOS transistor 21.
When it is equal to the reference voltage VREF which is the gate drive voltage of 4, the voltage of the node N1 becomes 1/2 VDD. When the input voltage DIN changes from the reference voltage VREF, the voltage of the node N1 changes from 1/2 VDD according to the differential voltage. That is, when the input voltage DIN is higher than the reference voltage VREF, the voltage of the node N1 becomes lower than 1/2 VDD, and when the input voltage DIN is lower than the reference voltage VREF, the voltage of the node N1 becomes higher than 1/2 VDD. Therefore, if the threshold value of the buffer 216 is set to 1/2 VDD, the reference voltage VREF is applied to the output of the buffer 216.
Is the threshold of the input voltage DIN.
【0052】次に、制御回路4から受けるテストモード
活性化信号/TMENがLレベルであり、テストモード
が活性化しているときの動作について説明する。Pチャ
ネルMOSトランジスタ217は、テストモード活性化
信号/TMENがLレベルにあると定電流源として動作
する。PチャネルMOSトランジスタ218は、ゲート
駆動電圧をPチャネルMOSトランジスタ213と同一
としており、PチャネルMOSトランジスタ213に流
れる電流量と一定比率にある電流量をノードN1へ供給
する。Next, the operation when the test mode activation signal / TMEN received from control circuit 4 is at L level and the test mode is activated will be described. P-channel MOS transistor 217 operates as a constant current source when test mode activation signal / TMEN is at L level. The P-channel MOS transistor 218 has the same gate drive voltage as that of the P-channel MOS transistor 213, and supplies the current amount flowing through the P-channel MOS transistor 213 at a constant ratio to the node N1.
【0053】このとき、ノードN1の電圧を1/2VD
DとするにはNチャネルMOSトランジスタ215に流
れる電流量を増加させる必要があり、NチャネルMOS
トランジスタ215は飽和領域において動作するように
バイアス点を定めてあることから、NチャネルMOSト
ランジスタ215のゲート駆動電圧であるDINを高く
する必要がある。すなわち、この高くする電圧量をΔv
とすると、テストモード時は、基準電圧がVREF+Δ
vであるとみなすことができる。At this time, the voltage of the node N1 is set to 1/2 VD
In order to achieve D, it is necessary to increase the amount of current flowing through the N-channel MOS transistor 215.
Since the transistor 215 has a bias point set so as to operate in the saturation region, it is necessary to increase DIN, which is the gate drive voltage of the N-channel MOS transistor 215. That is, the amount of voltage to be increased is Δv
Then, in the test mode, the reference voltage is VREF + Δ
can be considered to be v.
【0054】なお、この電圧量Δvは、PチャネルMO
Sトランジスタ217,218およびPチャネルMOS
トランジスタ213のサイズで決まる。図4は、Δvが
決まる様子を示した図である。図4を参照して、横軸に
各MOSトランジスタにおけるゲート駆動電圧、縦軸に
各MOSトランジスタに流れる電流量をとり、曲線40
はPチャネルMOSトランジスタ213の電流量、曲線
41はPチャネルMOSトランジスタ213とPチャネ
ルMOSトランジスタ218との電流を合計した電流
量、曲線42はNチャネルMOSトランジスタ215の
電流量を示す。曲線40,41と曲線42との交点4
3,44におけるNチャネルMOSトランジスタ215
のゲート駆動電圧が、ノードN1における電圧を1/2
VDDとする入力電圧DINとなる。すなわち、テスト
モード時はPチャネルMOSトランジスタ218からP
チャネルMOSトランジスタ215へ付加電流が供給さ
れるため、ノードN1における出力電圧を1/2VDD
とする入力電圧DINは、交点43における電圧から交
点44における電圧へΔvだけシフトする。It should be noted that this voltage amount Δv is the P channel MO
S transistors 217, 218 and P channel MOS
It depends on the size of the transistor 213. FIG. 4 is a diagram showing how Δv is determined. Referring to FIG. 4, the horizontal axis represents the gate drive voltage in each MOS transistor, and the vertical axis represents the amount of current flowing in each MOS transistor.
Represents the amount of current of the P-channel MOS transistor 213, the curve 41 represents the total amount of current of the P-channel MOS transistor 213 and the P-channel MOS transistor 218, and the curve 42 represents the amount of current of the N-channel MOS transistor 215. Intersection 4 between curves 40 and 41 and curve 42
N-channel MOS transistor 215 in 3, 44
The gate drive voltage of ½ the voltage at node N1
The input voltage DIN becomes VDD. That is, in the test mode, the P-channel MOS transistors 218 to P
Since the additional current is supplied to the channel MOS transistor 215, the output voltage at the node N1 is reduced to 1/2 VDD.
The input voltage DIN that is to be shifted from the voltage at the intersection 43 to the voltage at the intersection 44 by Δv.
【0055】再び図1を参照して、半導体記憶装置1に
取込まれる入力データDQ0〜DQnおよびデータスト
ローブ信号DQS,/DQSは、電圧として半導体記憶
装置1へ取込まれる。たとえば、電圧が所定値より高い
場合は入力データの論理レベルはHレベル、電圧が所定
値より低い場合は入力データの論理レベルはLレベルと
して、半導体記憶装置1はデータを取込む。入力される
データの入力電圧は、半導体記憶装置1の有する入力容
量のため、変化する際にその入力容量に応じた変化レー
トを持つ。Referring again to FIG. 1, input data DQ0-DQn and data strobe signals DQS, / DQS taken into semiconductor memory device 1 are taken into semiconductor memory device 1 as a voltage. For example, when the voltage is higher than the predetermined value, the logic level of the input data is the H level, and when the voltage is lower than the predetermined value, the logic level of the input data is the L level, and semiconductor memory device 1 takes in the data. Since the input voltage of the input data has the input capacity of the semiconductor memory device 1, it has a change rate according to the input capacity when changing.
【0056】図5を参照して、入力データが電圧入力と
して半導体記憶装置1へ取込まれるときの入力電圧の時
間変化を示す。曲線50は、入力電圧がLレベルからH
レベルへ変化するときを、また曲線51は、入力電圧が
HレベルからLレベルへ変化するときを示す。直線52
は、入力バッファ回路21における基準電圧VREFを
示しており、入力電圧が基準電圧VREFを超えるか否
かに応じて、入力データに対する入力バッファ回路21
の出力の論理レベルが切替わる。直線53は、テストモ
ード時における入力バッファ回路21の出力の論理レベ
ルを切替える、入力電圧の閾値を示す。図5に示される
ように、テストモード時は通常動作時と比べて、同じ入
力電圧に対して入力バッファ回路21の出力の論理レベ
ルが切替わるタイミングが時間差Tdずれる。すなわ
ち、入力電圧がLレベルからHレベルに切替わるとき
は、出力の論理レベルは、通常動作時に比べて時間Td
だけ遅く切替わる。また、入力電圧がHレベルからLレ
ベルに切替わるときは、出力の論理レベルは、通常動作
時に比べて時間Tdだけ早く切替わる。Referring to FIG. 5, there is shown a time change of the input voltage when the input data is taken into semiconductor memory device 1 as a voltage input. The curve 50 shows that the input voltage is from L level to H
Curve 51 shows when the input voltage changes from H level to L level. Straight line 52
Indicates the reference voltage VREF in the input buffer circuit 21, and the input buffer circuit 21 for the input data depends on whether the input voltage exceeds the reference voltage VREF.
The logic level of the output of switches. The straight line 53 indicates the threshold value of the input voltage that switches the logic level of the output of the input buffer circuit 21 in the test mode. As shown in FIG. 5, in the test mode, the timing at which the logic level of the output of the input buffer circuit 21 is switched with respect to the same input voltage is shifted by the time difference Td as compared with the normal operation. That is, when the input voltage is switched from the L level to the H level, the output logic level is set to the time Td as compared with the normal operation.
Only switch slowly. Further, when the input voltage switches from the H level to the L level, the output logic level switches earlier by the time Td than in the normal operation.
【0057】図6を参照して、半導体記憶装置1におい
て入力バッファ回路21がデータストローブ信号DQS
およびデータD/Qを取込むときの信号波形を示す。入
力バッファ回路21はデータストローブ信号DQSの電
圧を取込み、時刻t1においてその電圧が基準電圧VR
EFを超えると、入力バッファ回路21はデータD/Q
を取込む。その際、データD/Qのスキューを考慮し
て、データD/Qはデータストローブ信号DQSの立上
がりに応じて取込まれる前にHレベルに確定されている
必要があり、確定してから取込まれるまでの時間をデー
タセットアップ時間tDSという。また同様に、データ
D/Qはデータストローブ信号DQSの立上がりに応じ
て取込まれた後も一定時間保持されている必要があり、
その保持時間をデータホールド時間tDHという。折線
60〜62は、時刻t1においてデータD/Qが立下が
る際のスキューの様子を示すものであり、折線60は典
型的なタイミングを、折線61はデータD/Qが読込ま
れるまでの時間マージンが最大のときのタイミングを、
折線62はデータD/Qが読込まれるまでの時間マージ
ンが最小のときのタイミングを示している。Referring to FIG. 6, in semiconductor memory device 1, input buffer circuit 21 causes data strobe signal DQS.
3 shows signal waveforms when taking in data D / Q. The input buffer circuit 21 takes in the voltage of the data strobe signal DQS, and at time t1, the voltage is the reference voltage VR.
When it exceeds EF, the input buffer circuit 21 receives the data D / Q.
Take in. At that time, in consideration of the skew of the data D / Q, the data D / Q needs to be fixed to the H level before being fetched in response to the rise of the data strobe signal DQS. The time until the setting is called the data setup time tDS. Similarly, the data D / Q needs to be held for a certain time even after being taken in according to the rising of the data strobe signal DQS.
The holding time is called the data hold time tDH. The polygonal lines 60 to 62 show the state of the skew when the data D / Q falls at the time t1, the polygonal line 60 shows a typical timing, and the polygonal line 61 shows the time until the data D / Q is read. The timing when the margin is maximum,
The broken line 62 shows the timing when the time margin until the data D / Q is read is the minimum.
【0058】いまテストモードに活性化すると、データ
ストローブ信号DQSおよびデータD/Qを取込む際の
基準電圧が直線63の水準から直線64の水準へΔvだ
け高くなる。ここでデータストローブ信号DQSがLレ
ベルからHレベルへ立上がる時刻t1におけるデータホ
ールド時間tDHに注目すると、データストローブ信号
DQSに対する出力の論理レベルが切替わるタイミング
は通常動作時よりもTdだけ遅れる。このとき、データ
D/Qの電圧レベルがHレベルにあると、データD/Q
がHレベルからLレベルへ立下がるときはデータD/Q
に対する出力の論理レベルの切替わりタイミングが通常
動作時よりもTdだけ早まることから、データホールド
時間はtDH2=tDH−2Tdとなる。一方、時刻t
1においてデータD/Qの電圧レベルがLレベルにある
ときは、データストローブ信号DQSに対する出力の論
理レベルが切替わるタイミングが通常動作時よりもTd
だけ遅れるが、データD/Qに対する出力の論理レベル
が切替わるタイミングもTdだけ遅れるため、データホ
ールド時間はtDH1=tDHとなって変化しない。When the test mode is activated, the reference voltage for taking in the data strobe signal DQS and the data D / Q increases from the level of the straight line 63 to the level of the straight line 64 by Δv. Here, paying attention to the data hold time tDH at the time t1 when the data strobe signal DQS rises from the L level to the H level, the timing at which the logic level of the output for the data strobe signal DQS is switched is delayed by Td from the time of the normal operation. At this time, if the voltage level of the data D / Q is at the H level, the data D / Q
When D falls from H level to L level, data D / Q
Since the switching timing of the logic level of the output for is earlier than that in the normal operation by Td, the data hold time is tDH2 = tDH-2Td. On the other hand, time t
1, when the voltage level of the data D / Q is at the L level, the timing at which the logical level of the output for the data strobe signal DQS is switched is Td more than that in the normal operation.
However, the data hold time is tDH1 = tDH and does not change because the timing at which the output logic level for the data D / Q is switched is also delayed by Td.
【0059】次に、データストローブ信号DQSがHレ
ベルからLレベルへ立下がる時刻t2におけるデータセ
ットアップ時間tDSに注目すると、データストローブ
信号DQSに対する出力の論理レベルが切替わるタイミ
ングは通常動作時よりもTdだけ早まる。このとき、デ
ータD/Qの電圧レベルがLレベルにあると、データD
/QがLレベルからHレベルへ立上がるときはデータD
/Qに対する出力の論理レベルの切替わりタイミングが
通常動作時よりもTdだけ遅れることから、データセッ
トアップ時間はtDS2=tDS−2Tdとなる。一
方、時刻t2においてデータD/Qの電圧レベルがHレ
ベルにあるときは、データストローブ信号DQSに対す
る出力の論理レベルが切替わるタイミングが通常動作時
よりもTdだけ早まるが、データD/Qに対する出力の
論理レベルが切替わるタイミングもTdだけ早まるた
め、データセットアップ時間はtDS1=tDSとなっ
て変化しない。Next, paying attention to the data setup time tDS at the time t2 when the data strobe signal DQS falls from the H level to the L level, the timing at which the logic level of the output with respect to the data strobe signal DQS is switched is Td. Just get ahead. At this time, if the voltage level of the data D / Q is at the L level, the data D
When / Q rises from L level to H level, data D
Since the switching timing of the output logic level with respect to / Q is delayed by Td from the time of normal operation, the data setup time is tDS2 = tDS-2Td. On the other hand, when the voltage level of the data D / Q is at the H level at the time t2, the timing at which the logical level of the output for the data strobe signal DQS is switched is advanced by Td compared to the time of the normal operation, but the output for the data D / Q is output. Since the timing of switching the logic level of is also advanced by Td, the data setup time is tDS1 = tDS and does not change.
【0060】一方、このデータセットアップ時間tDS
またはデータホールド時間tDHの時間変化2Tdは、
入力電圧の変化レートに依存する。すなわち、図7を参
照して、入力電圧の変化レートが大きい直線70と変化
レートが小さい直線71とにおいては、Td1<Td2
となる。この時間変化2Tdは、条件が同じであれば、
半導体記憶装置1の入力容量に比例する。すなわち、入
力容量が大きいほど時間変化2Tdは大きくなる。On the other hand, this data setup time tDS
Alternatively, the time change 2Td of the data hold time tDH is
It depends on the rate of change of the input voltage. That is, referring to FIG. 7, in a straight line 70 having a large change rate of the input voltage and a straight line 71 having a small change rate, Td1 <Td2.
Becomes If the conditions are the same, this time change 2Td is
It is proportional to the input capacity of the semiconductor memory device 1. That is, the larger the input capacitance, the larger the time change 2Td.
【0061】再び図1を参照して、半導体記憶装置1に
おいてデータDQ0〜DQnおよびデータストローブ信
号DQS,/DQSを取込む際に、テストモードを活性
化してデータセットアップ時間tDSまたはデータホー
ルド時間tDHを測定すると、上述したように通常動作
時の測定値から入力容量に依存して2Td変化したデー
タセットアップ時間tDSまたはデータホールド時間t
DHが測定される。そこで半導体記憶装置1において
は、データセットアップ時間tDSまたはデータホール
ド時間tDHの変化を測定することにより入力容量が判
別される。Referring again to FIG. 1, when data DQ0 to DQn and data strobe signals DQS and / DQS are taken in semiconductor memory device 1, test mode is activated to set data setup time tDS or data hold time tDH. When measured, as described above, the data setup time tDS or the data hold time t that changes by 2Td depending on the input capacitance from the measured value during normal operation.
DH is measured. Therefore, in the semiconductor memory device 1, the input capacitance is determined by measuring the change in the data setup time tDS or the data hold time tDH.
【0062】上述したように基準電圧VREFの等価的
な変化Δvは、NチャネルMOSトランジスタ215へ
付加電流を流すPチャネルMOSトランジスタ217,
218と、PチャネルMOSトランジスタ213のサイ
ズで決まる。そこで、予めシミュレーションなどにおい
てΔvが所定量(0.1〜0.3V程度)になるように
PチャネルMOSトランジスタ217,218のサイズ
を決定する。そして決定されたサイズを持つPチャネル
MOSトランジスタ217,218が組込まれた複数の
半導体記憶装置1において、LCRメータなどの測定器
により入力容量を測定するとともに、テストモードを活
性化したときのデータセットアップ時間tDS,データ
ホールド時間tDHの値を測定し、測定された入力容量
との相関関係を求める。そして入力容量が異常であるデ
ータセットアップ時間tDS,データホールド時間tD
Hの判定ポイントを、得られた相関関係から決定する。
これによって、半導体記憶装置1においてテストモード
を活性化してデータセットアップ時間tDS,データホ
ールド時間tDHを測定し、予め決定された判定ポイン
トと比較することによって、所定の容量を超える入力容
量を有する半導体記憶装置1が排除される。As described above, the equivalent change Δv in the reference voltage VREF is determined by the P-channel MOS transistor 217, which supplies an additional current to the N-channel MOS transistor 215.
218 and the size of the P-channel MOS transistor 213. Therefore, the size of the P-channel MOS transistors 217 and 218 is determined in advance by simulation or the like so that Δv becomes a predetermined amount (about 0.1 to 0.3 V). Then, in the plurality of semiconductor memory devices 1 in which the P-channel MOS transistors 217 and 218 having the determined size are incorporated, the input capacitance is measured by a measuring device such as an LCR meter, and the data setup when the test mode is activated. The values of the time tDS and the data hold time tDH are measured, and the correlation with the measured input capacitance is obtained. The data setup time tDS and the data hold time tD when the input capacitance is abnormal
The determination point of H is determined from the obtained correlation.
As a result, the test mode is activated in the semiconductor memory device 1, the data setup time tDS and the data hold time tDH are measured, and the semiconductor memory having an input capacity exceeding a predetermined capacity is determined by comparing with a predetermined determination point. Device 1 is eliminated.
【0063】なお、上述した実施の形態においては、P
チャネルMOSトランジスタ217,218は、Pチャ
ネルMOSトランジスタ211,213とに並列させて
NチャネルMOSトランジスタ215の電流量を増加さ
せ、基準電圧VREFをΔvだけ等価的に高くしたが、
NチャネルMOSトランジスタ214の電流量を減少さ
せるように回路を構成し、基準電圧VREFをΔvだけ
等価的に高くしてもよい。この場合は、入力バッファ回
路21に代えて入力バッファ回路21Aが用いられる。In the above-mentioned embodiment, P
The channel MOS transistors 217 and 218 are arranged in parallel with the P-channel MOS transistors 211 and 213 to increase the amount of current of the N-channel MOS transistor 215, and the reference voltage VREF is equivalently increased by Δv.
The circuit may be configured to reduce the current amount of the N-channel MOS transistor 214, and the reference voltage VREF may be raised equivalently by Δv. In this case, the input buffer circuit 21 is used instead of the input buffer circuit 21.
【0064】図8を参照して、入力バッファ回路21A
においては、定電流源として動作するNチャネルMOS
トランジスタ219が、NチャネルMOSトランジスタ
214,215と接地ノードとの間に接続される。Nチ
ャネルMOSトランジスタ220,221は、Nチャネ
ルMOSトランジスタ214の電流量を減少させるため
の回路であり、NチャネルMOSトランジスタ220は
ゲート駆動電圧に制御回路4から受けるテストモード活
性化信号/TMENを反転した信号であるTMENを、
NチャネルMOSトランジスタ221はゲート駆動電圧
に基準電圧を受ける。Referring to FIG. 8, input buffer circuit 21A
, N-channel MOS operating as a constant current source
Transistor 219 is connected between N channel MOS transistors 214 and 215 and the ground node. N-channel MOS transistors 220 and 221 are circuits for reducing the amount of current of N-channel MOS transistor 214, and N-channel MOS transistor 220 inverts test mode activation signal / TMEN received from control circuit 4 to the gate drive voltage. The signal TMEN
N-channel MOS transistor 221 receives a reference voltage as a gate drive voltage.
【0065】入力バッファ回路21Aを備える半導体記
憶装置1において、テストモードを活性化すると、入力
バッファ回路21AにおけるNチャネルMOSトランジ
スタ214の電流量は減少してノードN2の電圧は低下
する。したがって、PチャネルMOSトランジスタ21
2,213のゲート駆動電圧が低下するため、Pチャネ
ルMOSトランジスタ213の電流量が増加する。すな
わちNチャネルMOSトランジスタ215の電流量が増
加する。そこで図3において示された回路と同様に、ノ
ードN1における電圧を1/2VDDとするには、入力
電圧をVREF+Δvとする必要があり、図3に示され
る回路と同様の作用が得られる。以降、上述した手順と
同様の手順にしたがって、入力容量のテストを行なうこ
とができる。In semiconductor memory device 1 having input buffer circuit 21A, when the test mode is activated, the amount of current of N channel MOS transistor 214 in input buffer circuit 21A decreases and the voltage of node N2 decreases. Therefore, the P-channel MOS transistor 21
Since the gate drive voltages of 2 and 213 decrease, the amount of current of P channel MOS transistor 213 increases. That is, the amount of current of N channel MOS transistor 215 increases. Therefore, like the circuit shown in FIG. 3, in order to set the voltage at the node N1 to 1/2 VDD, the input voltage needs to be VREF + Δv, and the same operation as the circuit shown in FIG. 3 can be obtained. After that, the input capacitance can be tested according to the same procedure as described above.
【0066】このように、実施の形態1によれば、LC
Rメータなどの測定器を用いることなく、所定の容量を
超える入力容量を有する半導体記憶装置1を排除するこ
とができるため、測定器による方法では実質不可能であ
った出荷製品に対する入力容量の全数テストが実現で
き、不良品を確実に排除できる。As described above, according to the first embodiment, the LC
Since the semiconductor memory device 1 having an input capacity exceeding a predetermined capacity can be eliminated without using a measuring device such as an R meter, the total number of input capacities for shipped products, which was substantially impossible by the measuring device method. Tests can be realized and defective products can be reliably eliminated.
【0067】[実施の形態2]実施の形態1において
は、半導体記憶装置1は、入力データの電圧と比較する
基準電圧VREFを等価的にΔvだけ高くしたが、実施
の形態2においては、基準電圧VREFを等価的にΔv
だけ低くする半導体記憶装置について説明する。[Second Embodiment] In the first embodiment, the semiconductor memory device 1 equivalently raises the reference voltage VREF to be compared with the voltage of the input data by Δv, but in the second embodiment, the reference voltage VREF is increased. The voltage VREF is equivalently Δv
A semiconductor memory device that is lowered only by a certain amount will be described.
【0068】実施の形態2における半導体記憶装置の構
成は、半導体記憶装置1の構成がそのまま用いられる。
入力バッファ回路は、入力バッファ回路21,21Aに
代えて入力バッファ回路21Bが用いられる。As the configuration of the semiconductor memory device in the second embodiment, the configuration of semiconductor memory device 1 is used as it is.
As the input buffer circuit, the input buffer circuit 21B is used instead of the input buffer circuits 21 and 21A.
【0069】図9を参照して、入力バッファ回路21B
は、定電流源として動作するNチャネルMOSトランジ
スタ219が、NチャネルMOSトランジスタ214,
215と接地ノードとの間に接続される。NチャネルM
OSトランジスタ220およびNチャネルMOSトラン
ジスタ222は、NチャネルMOSトランジスタ215
の電流量を減少させるための回路であり、NチャネルM
OSトランジスタ220はゲート駆動電圧に制御回路4
から受けるテストモード活性化信号/TMENを反転し
た信号であるTMENを、NチャネルMOSトランジス
タ222はゲート駆動電圧にデータの入力電圧DINを
受ける。Referring to FIG. 9, input buffer circuit 21B
Is an N-channel MOS transistor 219 that operates as a constant current source.
Connected between 215 and the ground node. N channel M
The OS transistor 220 and the N-channel MOS transistor 222 are the N-channel MOS transistor 215.
Is a circuit for reducing the amount of current of the N channel M
The OS transistor 220 uses the gate drive voltage for the control circuit 4
N-channel MOS transistor 222 receives a data input voltage DIN as a gate drive voltage of TMEN which is a signal obtained by inverting test mode activation signal / TMEN.
【0070】入力バッファ回路21Bを備える半導体記
憶装置1において、テストモードを活性化すると、Nチ
ャネルMOSトランジスタ215に流れ込んでいた電流
は、NチャネルMOSトランジスタ220,222を経
由して分流するために減少し、ノードN1の電圧は減少
する。したがって、ノードN1における電圧を1/2V
DDとするには、入力電圧DINをVREF−Δvとす
る必要がある。In the semiconductor memory device 1 having the input buffer circuit 21B, when the test mode is activated, the current flowing into the N channel MOS transistor 215 is reduced because it is shunted via the N channel MOS transistors 220 and 222. However, the voltage of the node N1 decreases. Therefore, the voltage at the node N1 is 1/2 V
In order to set DD, it is necessary to set the input voltage DIN to VREF−Δv.
【0071】そこで再び図5を参照して、入力バッファ
回路21Bにおいては、テストモードが活性化される
と、入力バッファ回路21Bの出力の論理レベルを切替
える入力電圧の閾値は、直線52の水準から直線54の
水準へ移行する。したがって、入力電圧がLレベルから
Hレベルに切替わるときは、出力の論理レベルは通常動
作時に比べて時間Tdだけ早く切替わり、入力電圧がH
レベルからLレベルに切替わるときは、出力の論理レベ
ルは通常動作時に比べて時間Tdだけ遅く切替わる。Therefore, referring again to FIG. 5, in the input buffer circuit 21B, when the test mode is activated, the threshold value of the input voltage for switching the logical level of the output of the input buffer circuit 21B is from the level of the straight line 52. Transition to the level of the straight line 54. Therefore, when the input voltage switches from the L level to the H level, the output logical level switches earlier by the time Td than in the normal operation, and the input voltage becomes the H level.
When the level is switched to the L level, the output logic level is switched later by the time Td than in the normal operation.
【0072】したがって、図示しないが、データストロ
ーブ信号DQSがLレベルからHレベルへ立上がる時刻
t1におけるデータセットアップ時間tDSに注目する
と、データストローブ信号DQSに対する出力の論理レ
ベルが切替わるタイミングは通常動作時よりもTdだけ
早まる。このとき、データD/Qの電圧レベルがHレベ
ルにあると、データD/QがHレベルからLレベルへ立
下がるときはデータD/Qに対する出力の論理レベルの
切替わりタイミングが通常動作時よりもTdだけ遅れる
ことから、データセットアップ時間は、通常動作時のデ
ータセットアップ時間をtDSとすると、tDS2=t
DS−2Tdとなる。一方、時刻t1においてデータD
/Qの電圧レベルがLレベルにあるときは、データスト
ローブ信号DQSに対する出力の論理レベルが切替わる
タイミングが通常動作時よりもTdだけ早まるが、デー
タD/Qに対する出力の論理レベルが切替わるタイミン
グもTdだけ早まるため、データセットアップ時間はt
DS1=tDSとなって変化しない。Therefore, although not shown, paying attention to the data setup time tDS at the time t1 when the data strobe signal DQS rises from the L level to the H level, the timing at which the logic level of the output with respect to the data strobe signal DQS is switched during the normal operation. It is faster than Td by Td. At this time, if the voltage level of the data D / Q is at the H level, when the data D / Q falls from the H level to the L level, the switching timing of the output logic level for the data D / Q is more than that in the normal operation. Is also delayed by Td, the data setup time is tDS2 = t, where tDS is the data setup time during normal operation.
It becomes DS-2Td. On the other hand, data D at time t1
When the voltage level of / Q is at the L level, the timing at which the output logic level for the data strobe signal DQS is switched is earlier than that during normal operation by Td, but the timing at which the output logic level for the data D / Q is switched. Also, since Td is advanced by Td, the data setup time is t
DS1 = tDS and does not change.
【0073】次に、データストローブ信号DQSがHレ
ベルからLレベルへ立下がる時刻t2におけるデータホ
ールド時間tDHに注目すると、データストローブ信号
DQSに対する出力の論理レベルが切替わるタイミング
は通常動作時よりもTdだけ遅れる。このとき、データ
D/Qの電圧レベルがLレベルにあると、データD/Q
がLレベルからHレベルへ立上がるときはデータD/Q
に対する出力の論理レベルの切替わりタイミングが通常
動作時よりもTdだけ早まることから、データホールド
時間は、通常動作時のデータホールド時間をtDHとす
ると、tDH2=tDH−2Tdとなる。一方、時刻t
2においてデータD/Qの電圧レベルがHレベルにある
ときは、データストローブ信号DQSに対する出力の論
理レベルが切替わるタイミングが通常動作時よりもTd
だけ遅れるが、データD/Qに対する出力の論理レベル
が切替わるタイミングもTdだけ遅れるため、データホ
ールド時間はtDH1=tDHとなって変化しない。Next, paying attention to the data hold time tDH at the time t2 when the data strobe signal DQS falls from the H level to the L level, the timing at which the logical level of the output for the data strobe signal DQS is switched is Td. Just delayed. At this time, if the voltage level of the data D / Q is at the L level, the data D / Q
When D goes from L level to H level, data D / Q
Since the switching timing of the logic level of the output with respect to is earlier than that in the normal operation by Td, the data hold time is tDH2 = tDH-2Td when the data hold time in the normal operation is tDH. On the other hand, time t
2, when the voltage level of the data D / Q is at the H level, the timing at which the logic level of the output for the data strobe signal DQS is switched is Td more than in the normal operation.
However, the data hold time is tDH1 = tDH and does not change because the timing at which the output logic level for the data D / Q is switched is also delayed by Td.
【0074】そこで実施の形態1における説明において
述べたように、入力容量と、テストモードを活性化した
ときのデータセットアップ時間tDS,データホールド
時間tDHを、複数の半導体記憶装置1について予めデ
ータを採取して相関関係を求めておけば、その相関関係
から所定の容量を超える入力容量を有する半導体記憶装
置1を排除することができる。Therefore, as described in the description of the first embodiment, the input capacitance, the data setup time tDS when the test mode is activated, and the data hold time tDH are collected in advance for a plurality of semiconductor memory devices 1. If the correlation is obtained in this way, the semiconductor memory device 1 having an input capacity exceeding the predetermined capacity can be excluded from the correlation.
【0075】なお、入力バッファ回路21Bにおいて
は、NチャネルMOSトランジスタ220およびNチャ
ネルMOSトランジスタ222は、NチャネルMOSト
ランジスタ215の電流量を減少させて基準電圧VRE
Fを等価的にΔvだけ低くしたが、NチャネルMOSト
ランジスタ214の電流量を増加させるように回路を構
成し、基準電圧VREFを等価的にΔvだけ低くしても
よい。この場合は、入力バッファ回路21Bに代えて入
力バッファ回路21Cが用いられる。In input buffer circuit 21B, N-channel MOS transistor 220 and N-channel MOS transistor 222 reduce the amount of current of N-channel MOS transistor 215 to reduce reference voltage VRE.
Although F is equivalently lowered by Δv, the reference voltage VREF may be equivalently lowered by Δv by configuring the circuit so as to increase the current amount of the N-channel MOS transistor 214. In this case, the input buffer circuit 21C is used instead of the input buffer circuit 21B.
【0076】図10を参照して、入力バッファ回路21
Cにおいては、入力バッファ回路21おけるPチャネル
MOSトランジスタ217,218からなる回路が、N
チャネルMOSトランジスタ214の電流量を増加させ
るようにノードN2に接続される。Referring to FIG. 10, input buffer circuit 21
In C, the circuit including the P-channel MOS transistors 217 and 218 in the input buffer circuit 21 is
It is connected to node N2 so as to increase the amount of current of channel MOS transistor 214.
【0077】この場合、テストモードを活性化すると、
NチャネルMOSトランジスタ214の電流量は増加
し、ノードN2の電圧は増加する。したがって、Pチャ
ネルMOSトランジスタ212,213のゲート駆動電
圧が増加するため、PチャネルMOSトランジスタ21
3の電流量が減少する。すなわち、NチャネルMOSト
ランジスタ215の電流量が減少する。そこで図9にお
いて示される回路と同様に、ノードN1における電圧を
1/2VDDとするには、入力電圧DINをVREF−
Δvとする必要があり、図9に示す回路と同様の作用が
得られる。以降、上述した手順と同様の手順にしたがっ
て、入力容量のテストを行なうことができる。In this case, when the test mode is activated,
The amount of current of N channel MOS transistor 214 increases and the voltage of node N2 increases. Therefore, the gate drive voltage of the P channel MOS transistors 212 and 213 increases, so that the P channel MOS transistor 21
The current amount of 3 decreases. That is, the amount of current of N channel MOS transistor 215 decreases. Therefore, similarly to the circuit shown in FIG. 9, in order to set the voltage at the node N1 to 1/2 VDD, the input voltage DIN is set to VREF−.
It is necessary to set Δv, and the same operation as the circuit shown in FIG. 9 can be obtained. After that, the input capacitance can be tested according to the same procedure as described above.
【0078】このように、実施の形態2によっても、実
施の形態1と同様に、LCRメータなどの測定器を用い
ることなく、所定の容量を超える入力容量を有する半導
体記憶装置1の排除を行なうことができるため、測定器
による方法では実質不可能であった出荷製品に対する入
力容量の全数テストが実現でき、不良品の確実な排除を
行なうことができる。As described above, according to the second embodiment as well, the semiconductor memory device 1 having an input capacity exceeding a predetermined capacity is eliminated without using a measuring device such as an LCR meter as in the first embodiment. Therefore, it is possible to realize a 100% test of the input capacitance with respect to the shipped product, which was substantially impossible by the method using the measuring instrument, and it is possible to reliably exclude defective products.
【0079】なお、上述した実施の形態1,2において
は、データストローブ信号DQSおよびデータD/Qを
取込む際に、ともにテストモードを活性化したが、デー
タストローブ信号DQSまたはデータD/Qのいずれか
一方の入力のみに対してテストモードを活性化させても
よい。この場合は、データセットアップ時間tDS,デ
ータホールド時間tDHは、通常動作時からTd分だけ
変化する。In the above-described first and second embodiments, the test mode is activated when the data strobe signal DQS and the data D / Q are fetched, but the data strobe signal DQS or the data D / Q is not activated. The test mode may be activated for only one of the inputs. In this case, the data setup time tDS and the data hold time tDH change from the normal operation by Td.
【0080】また、実施の形態1,2において説明した
半導体記憶装置1において、テストモードを活性化した
ままで、データセットアップ時間tDS,データホール
ド時間tDHによる入力容量テストをオンスペックで行
なうと、要求されるスペックに対してより厳しい、すな
わちスペックに対してマージンのあるテストを行なうこ
とができる。Further, in the semiconductor memory device 1 described in the first and second embodiments, if the input capacitance test is performed on-spec with the data setup time tDS and the data hold time tDH with the test mode still active, it is required. It is possible to perform a test that is more strict with respect to the specified specifications, that is, has a margin with respect to the specifications.
【0081】また、上述した実施の形態1,2において
は、外部からデータを取込むための入力バッファ回路に
ついて説明をしたが、外部から信号を受け、その信号を
基準電圧と比較し、その比較結果に応じてその信号の論
理を決定して内部に取込むバッファ回路であれば、上述
した入力バッファ回路と同様の回路構成として同様の効
果を得ることができる。すなわち、図1におけるアドレ
スバッファ回路5において、実施の形態1,2における
説明においてデータストローブ信号DQSをクロック信
号/CLK、データ信号D/Qを外部から受けるアドレ
ス信号A0〜Aiと置換えれば、実施の形態1,2にお
いて説明した効果と同様の効果を得ることができる。ま
た、図1における制御信号バッファ回路7においても、
同様にデータストローブ信号DQSをクロック信号/C
LK、データ信号D/Qを外部から受けるロウアドレス
ストローブ信号/RAS、コラムアドレスストローブ信
号/CASまたはライトイネーブル信号/WEと置換え
れば、同様に実施の形態1,2において説明した効果と
同様の効果が得ることができる。In the first and second embodiments described above, the input buffer circuit for fetching data from the outside has been described. However, a signal is received from the outside, the signal is compared with a reference voltage, and the comparison is performed. If it is a buffer circuit that determines the logic of the signal according to the result and takes it in, the same effect can be obtained with the same circuit configuration as the input buffer circuit described above. That is, in the address buffer circuit 5 in FIG. 1, if the data strobe signal DQS is replaced by the clock signal / CLK and the data signal D / Q is received from the outside by the address signals A0 to Ai in the description of the first and second embodiments, the operation is performed. It is possible to obtain the same effects as those described in the first and second embodiments. Further, also in the control signal buffer circuit 7 in FIG.
Similarly, the data strobe signal DQS is changed to the clock signal / C.
If LK and the row address strobe signal / RAS, the column address strobe signal / CAS or the write enable signal / WE which receives the data signal D / Q from the outside are replaced, the same effect as described in the first and second embodiments can be obtained. The effect can be obtained.
【0082】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は、上記した実施の形態の説明で
はなくて特許請求の範囲によって示され、特許請求の範
囲と均等の意味および範囲内でのすべての変更が含まれ
ることが意図される。The embodiments disclosed this time must be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the claims, and is intended to include meanings equivalent to the claims and all modifications within the scope.
【図1】 本発明による半導体記憶装置の概略的な構成
を示すブロック図である。FIG. 1 is a block diagram showing a schematic configuration of a semiconductor memory device according to the present invention.
【図2】 図1に示す半導体記憶装置におけるデータ書
込み時の動作を説明する信号波形図である。FIG. 2 is a signal waveform diagram illustrating an operation at the time of writing data in the semiconductor memory device shown in FIG.
【図3】 図1に示す入力バッファ回路の回路図であ
る。FIG. 3 is a circuit diagram of the input buffer circuit shown in FIG.
【図4】 基準電圧が等価的に△v変化することを説明
する図である。FIG. 4 is a diagram for explaining that the reference voltage equivalently changes by Δv.
【図5】 入力電圧の時間変化を示す図である。FIG. 5 is a diagram showing a change with time of an input voltage.
【図6】 半導体記憶装置の入力データの動作を示す動
作波形図である。FIG. 6 is an operation waveform diagram showing an operation of input data of the semiconductor memory device.
【図7】 入力容量が異なる半導体記憶装置における入
力電圧の時間変化を示す図である。FIG. 7 is a diagram showing a time change of an input voltage in semiconductor memory devices having different input capacitances.
【図8】 図1に示す入力バッファ回路の他の回路図で
ある。FIG. 8 is another circuit diagram of the input buffer circuit shown in FIG.
【図9】 図1に示す入力バッファ回路のさらに他の回
路図である。9 is another circuit diagram of the input buffer circuit shown in FIG. 1. FIG.
【図10】 図1に示す入力バッファ回路のさらに他の
回路図である。10 is another circuit diagram of the input buffer circuit shown in FIG. 1. FIG.
1 半導体記憶装置、2 入出力バッファ回路、3 メ
モリアレイ、4 制御回路、5 アドレスバッファ回
路、6 クロックバッファ回路、7 制御信号バッファ
回路、8 ビット線対、21,21A〜21C 入力バ
ッファ回路、22出力バッファ回路、210 電源ノー
ド、211〜213,217,218PチャネルMOS
トランジスタ、214,215,219〜222 Nチ
ャネルMOSトランジスタ、216 バッファ、N1,
N2 ノード。1 semiconductor memory device, 2 input / output buffer circuit, 3 memory array, 4 control circuit, 5 address buffer circuit, 6 clock buffer circuit, 7 control signal buffer circuit, 8 bit line pair, 21, 21A to 21C input buffer circuit, 22 Output buffer circuit, 210 power supply node, 211-213, 217, 218 P-channel MOS
Transistors, 214, 215, 219 to 222 N-channel MOS transistors, 216 buffers, N1,
N2 node.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G11C 11/409 G01R 31/28 B H01L 21/66 W D Fターム(参考) 2G132 AA08 AB01 AC03 AD01 AG08 AK09 AL31 4M106 AA01 AC08 5L106 AA01 DD00 DD11 EE03 5M024 AA91 BB03 BB40 DD32 DD33 DD35 DD83 HH01 JJ02 MM04 MM10 PP01 PP03 PP07 PP09─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) G11C 11/409 G01R 31/28 B H01L 21/66 W D F term (reference) 2G132 AA08 AB01 AC03 AD01 AG08 AK09 AL31 4M106 AA01 AC08 5L106 AA01 DD00 DD11 EE03 5M024 AA91 BB03 BB40 DD32 DD33 DD35 DD83 HH01 JJ02 MM04 MM10 PP01 PP03 PP07 PP09
Claims (12)
体記憶装置であって、 入力信号を構成する入力電圧を基準電圧と比較し、その
比較結果に応じて前記入力信号の論理を決定して内部に
取込む入力バッファ回路と、 テストモード活性化信号とテストモード非活性化信号と
を選択的に前記入力バッファ回路へ出力する制御回路と
を備え、 前記入力バッファ回路は、前記テストモード活性化信号
に応じて前記基準電圧を通常動作時から変化させて前記
入力電圧を前記基準電圧と比較する、半導体記憶装置。1. A semiconductor memory device capable of easily detecting an abnormality in input capacitance, wherein an input voltage forming an input signal is compared with a reference voltage, and the logic of the input signal is determined according to the comparison result. An input buffer circuit that is internally taken in; and a control circuit that selectively outputs a test mode activation signal and a test mode deactivation signal to the input buffer circuit, wherein the input buffer circuit is the test mode activation signal A semiconductor memory device, wherein the reference voltage is changed from a normal operation according to a signal to compare the input voltage with the reference voltage.
応じて前記入力信号の論理を決定する出力電圧を出力す
る差動回路と、 前記テストモード活性化信号に応じて活性化され、前記
基準電圧を通常動作時から変化させる閾値変更回路とを
含む、請求項1に記載の半導体記憶装置。2. The input buffer circuit compares the input voltage with the reference voltage and outputs an output voltage that determines the logic of the input signal according to the comparison result, and the test mode activation circuit. The semiconductor memory device according to claim 1, further comprising a threshold value changing circuit that is activated in response to an activation signal and changes the reference voltage from a normal operation time.
活性化信号に応じて、前記入力電圧をゲート端子に受け
るMOSトランジスタの電流量を通常動作時よりも多く
するように前記差動回路に接続される、請求項2に記載
の半導体記憶装置。3. The threshold value changing circuit is connected to the differential circuit so that the amount of current of a MOS transistor receiving the input voltage at its gate terminal is made larger than that in normal operation in response to the test mode activation signal. The semiconductor memory device according to claim 2, wherein the semiconductor memory device comprises:
続される電源ノードと前記差動回路の出力ノードに接続
される、請求項3に記載の半導体記憶装置。4. The semiconductor memory device according to claim 3, wherein the threshold value changing circuit is connected to a power supply node to which the differential circuit is connected and an output node of the differential circuit.
閾値変更回路を活性化する第1の導電型の第1のMOS
トランジスタと、 第2の導電型のMOSトランジスタである前記入力電圧
をゲート端子に受けるMOSトランジスタの電流量を増
加させる第1の導電型の第2のMOSトランジスタとか
らなる、請求項4に記載の半導体記憶装置。5. The first MOS of a first conductivity type, wherein the threshold value changing circuit receives the test mode activating signal at a gate terminal and activates the threshold value changing circuit.
5. The transistor according to claim 4, comprising a transistor and a second MOS transistor of a first conductivity type that increases the amount of current of the MOS transistor of a second conductivity type that receives the input voltage at its gate terminal. Semiconductor memory device.
続される接地ノードと、前記基準電圧をゲート端子に受
ける第2のMOSトランジスタに接続される高電位側の
ノードに接続される、請求項3に記載の半導体記憶装
置。6. The threshold value changing circuit is connected to a ground node to which the differential circuit is connected and a high potential side node connected to a second MOS transistor having a gate terminal receiving the reference voltage. The semiconductor memory device according to claim 3.
閾値変更回路を活性化する第2の導電型の第3のMOS
トランジスタと、 第2の導電型のMOSトランジスタである前記基準電圧
をゲート端子に受ける第2のMOSトランジスタの電流
量を減少させる第2の導電型の第4のMOSトランジス
タとからなる、請求項6に記載の半導体記憶装置。7. The third MOS of the second conductivity type, wherein the threshold value changing circuit receives the test mode activating signal at a gate terminal and activates the threshold value changing circuit.
7. A transistor and a fourth MOS transistor of a second conductivity type, which is a MOS transistor of a second conductivity type and reduces the amount of current of the second MOS transistor which receives the reference voltage at its gate terminal. The semiconductor memory device according to 1.
活性化信号に応じて、前記入力電圧をゲート端子に受け
るMOSトランジスタの電流量を通常動作時よりも少な
くするように前記差動回路に接続される、請求項2に記
載の半導体記憶装置。8. The threshold value changing circuit is connected to the differential circuit so that the amount of current of a MOS transistor receiving the input voltage at its gate terminal is smaller than that in normal operation in response to the test mode activation signal. The semiconductor memory device according to claim 2, wherein the semiconductor memory device comprises:
続される電源ノードと、前記基準電圧をゲート端子に受
ける第2のMOSトランジスタに接続される高電位側の
ノードに接続される、請求項8に記載の半導体記憶装
置。9. The threshold value changing circuit is connected to a power supply node to which the differential circuit is connected, and a high potential side node connected to a second MOS transistor having a gate terminal receiving the reference voltage. The semiconductor memory device according to claim 8.
閾値変更回路を活性化する第1の導電型の第1のMOS
トランジスタと、 第2の導電型のMOSトランジスタである前記基準電圧
をゲート端子に受ける第2のMOSトランジスタの電流
量を増加させる第1の導電型の第2のMOSトランジス
タとからなる、請求項9に記載の半導体記憶装置。10. The first conductivity type first MOS which activates the threshold value changing circuit by receiving the test mode activating signal at a gate terminal of the threshold value changing circuit.
10. A transistor and a second MOS transistor of a first conductivity type which increases the amount of current of the second MOS transistor which is a second conductivity type MOS transistor and receives the reference voltage at its gate terminal. The semiconductor memory device according to 1.
接続される接地ノードと前記差動回路の出力ノードに接
続される、請求項8に記載の半導体記憶装置。11. The semiconductor memory device according to claim 8, wherein the threshold value changing circuit is connected to a ground node to which the differential circuit is connected and an output node of the differential circuit.
閾値変更回路を活性化する第2の導電型の第1のMOS
トランジスタと、 第2の導電型のMOSトランジスタである前記入力電圧
をゲート端子に受けるMOSトランジスタの電流量を減
少させる第2の導電型の第2のMOSトランジスタとか
らなる、請求項11に記載の半導体記憶装置。12. The first conductivity type first MOS which receives the test mode activating signal at a gate terminal and activates the threshold changing circuit.
12. The transistor according to claim 11, comprising a transistor and a second MOS transistor of a second conductivity type, which is a MOS transistor of a second conductivity type and reduces a current amount of the MOS transistor whose gate terminal receives the input voltage. Semiconductor memory device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001208112A JP2003022698A (en) | 2001-07-09 | 2001-07-09 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2001208112A JP2003022698A (en) | 2001-07-09 | 2001-07-09 | Semiconductor memory |
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Publication Number | Publication Date |
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JP2003022698A true JP2003022698A (en) | 2003-01-24 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2001208112A Withdrawn JP2003022698A (en) | 2001-07-09 | 2001-07-09 | Semiconductor memory |
Country Status (1)
Country | Link |
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JP (1) | JP2003022698A (en) |
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-
2001
- 2001-07-09 JP JP2001208112A patent/JP2003022698A/en not_active Withdrawn
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