JP2002289811A - 強誘電体メモリ及びそのデータ書き込み方法 - Google Patents
強誘電体メモリ及びそのデータ書き込み方法Info
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Abstract
(57)【要約】
【課題】 結晶歪を導入した強誘電体キャパシタを用い
て、書き込み速度の向上及び、長時間保持後のみ出しに
おける信号強度の劣化の抑制を可能とした強誘電体メモ
リ及びそのデータ書き込み方法を提供する。 【解決手段】 SrTiO3単結晶基板1上に、SrR
uO3下部電極2、(Ba,Sr)TiO3強誘電体膜3
及び、SrRuO3上部電極4を順次エピタキシャル成
長して、強誘電体キャパシタが構成される。強誘電体キ
ャパシタは、上部電極4側が正となる第1の分極状態
と、上部電極4側が負となる第2の分極状態とを不揮発
に記憶するものであって、データ書き込みに先立って、
強誘電体キャパシタに対して、上部電極4側に下部電極
2より高い電圧を印加して強誘電体膜3を第1の分極状
態に設定する初期化モードを備える。
て、書き込み速度の向上及び、長時間保持後のみ出しに
おける信号強度の劣化の抑制を可能とした強誘電体メモ
リ及びそのデータ書き込み方法を提供する。 【解決手段】 SrTiO3単結晶基板1上に、SrR
uO3下部電極2、(Ba,Sr)TiO3強誘電体膜3
及び、SrRuO3上部電極4を順次エピタキシャル成
長して、強誘電体キャパシタが構成される。強誘電体キ
ャパシタは、上部電極4側が正となる第1の分極状態
と、上部電極4側が負となる第2の分極状態とを不揮発
に記憶するものであって、データ書き込みに先立って、
強誘電体キャパシタに対して、上部電極4側に下部電極
2より高い電圧を印加して強誘電体膜3を第1の分極状
態に設定する初期化モードを備える。
Description
【0001】
【発明の属する技術分野】この発明は、エピタキシャル
成長した強誘電体膜を記憶媒体とする強誘電体メモリ及
びそのデータ書き込み方法に関する。
成長した強誘電体膜を記憶媒体とする強誘電体メモリ及
びそのデータ書き込み方法に関する。
【0002】
【従来の技術】近年、記憶媒体として強誘電体膜を有す
る強誘電体キャパシタを用いた記憶装置(強誘電体メモ
リ)の開発が行われており、一部では既に実用化がなさ
れている。強誘電体メモリは不揮発性であり、電源をオ
フにした後も記憶内容が失われない、膜厚が十分薄い場
合には自発分極の反転速度が速いため高速の書き込み・
読み出しが可能である、などの優れた特徴を有する。
る強誘電体キャパシタを用いた記憶装置(強誘電体メモ
リ)の開発が行われており、一部では既に実用化がなさ
れている。強誘電体メモリは不揮発性であり、電源をオ
フにした後も記憶内容が失われない、膜厚が十分薄い場
合には自発分極の反転速度が速いため高速の書き込み・
読み出しが可能である、などの優れた特徴を有する。
【0003】強誘電体メモリは1ビットのメモリセルを
1つのトランジスタと1つの強誘電体キャパシタとで構
成することが可能であるため、大容量化にも適してい
る。強誘電体メモリの強誘電体膜材料としては、現在、
ジルコン酸チタン鉛(以下、PZT)やBi層状化合物
が主に用いられている。しかしながら、PZTやBi層
状化合物を用いた場合、PbやBiが融点の低い金属元
素であるため、良質な薄膜を高い再現性で作製すること
が困難である。すなわち、PbやBiは融点が低いた
め、高温で熱処理を施した場合に蒸発したり、電極への
拡散を生じたりしてしまう。その結果、強誘電体膜の組
成が設計値からずれ、所望な強誘電性を得ることができ
ない。このような現象は、強誘電体メモリの高集積化を
妨げている。
1つのトランジスタと1つの強誘電体キャパシタとで構
成することが可能であるため、大容量化にも適してい
る。強誘電体メモリの強誘電体膜材料としては、現在、
ジルコン酸チタン鉛(以下、PZT)やBi層状化合物
が主に用いられている。しかしながら、PZTやBi層
状化合物を用いた場合、PbやBiが融点の低い金属元
素であるため、良質な薄膜を高い再現性で作製すること
が困難である。すなわち、PbやBiは融点が低いた
め、高温で熱処理を施した場合に蒸発したり、電極への
拡散を生じたりしてしまう。その結果、強誘電体膜の組
成が設計値からずれ、所望な強誘電性を得ることができ
ない。このような現象は、強誘電体メモリの高集積化を
妨げている。
【0004】本発明者らは、上記問題を解決するため
に、チタン酸バリウムストロンチウム(以下、BST)
系材料に結晶歪みを導入して使用することを提案してい
る。BSTは残留分極が小さく、かつキュリー温度が1
30℃以下と低い。そのため、従来からBSTは強誘電
体メモリに用いる誘電体材料としては適さないと考えら
れていたが、本発明者らは、BST系材料からなる強誘
電体薄膜に結晶歪みを導入することにより強誘電体膜の
強誘電性が制御可能であることを見出した。すなわち、
BST系強誘電体膜に結晶歪みを適切に導入することに
より、十分な残留分極及びキュリー温度を得ることが可
能である。
に、チタン酸バリウムストロンチウム(以下、BST)
系材料に結晶歪みを導入して使用することを提案してい
る。BSTは残留分極が小さく、かつキュリー温度が1
30℃以下と低い。そのため、従来からBSTは強誘電
体メモリに用いる誘電体材料としては適さないと考えら
れていたが、本発明者らは、BST系材料からなる強誘
電体薄膜に結晶歪みを導入することにより強誘電体膜の
強誘電性が制御可能であることを見出した。すなわち、
BST系強誘電体膜に結晶歪みを適切に導入することに
より、十分な残留分極及びキュリー温度を得ることが可
能である。
【0005】BST系材料からなる強誘電体膜への結晶
歪みの導入は、下地層と強誘電体膜との間での格子不整
合を利用して行われる。具体的には、下部電極等の下地
層をBST系材料の本来の格子定数よりも僅かに小さな
格子定数を有する材料で構成し、この下地層上にBST
系材料をヘテロエピタキシャル成長させる。これによ
り、BST系強誘電体膜には、その面内方向に圧縮歪み
が、垂直方向には伸び歪みが導入され、その結果キュリ
ー温度は上昇し、室温(25℃付近)において強誘電性
が誘起され、或いは室温における強誘電性が強められ
る。
歪みの導入は、下地層と強誘電体膜との間での格子不整
合を利用して行われる。具体的には、下部電極等の下地
層をBST系材料の本来の格子定数よりも僅かに小さな
格子定数を有する材料で構成し、この下地層上にBST
系材料をヘテロエピタキシャル成長させる。これによ
り、BST系強誘電体膜には、その面内方向に圧縮歪み
が、垂直方向には伸び歪みが導入され、その結果キュリ
ー温度は上昇し、室温(25℃付近)において強誘電性
が誘起され、或いは室温における強誘電性が強められ
る。
【0006】またBST系材料は、PbやBiのような
低融点金属元素を含有しないため、化学的に安定であ
る。さらに、BST系材料は結晶化させる際に、例えば
パイロクロア型構造等のようにペロブスカイト型構造以
外の結晶構造をとることが殆どない。従って、BST系
材料は強誘電体メモリの高集積化に適した様々な特性を
有している。
低融点金属元素を含有しないため、化学的に安定であ
る。さらに、BST系材料は結晶化させる際に、例えば
パイロクロア型構造等のようにペロブスカイト型構造以
外の結晶構造をとることが殆どない。従って、BST系
材料は強誘電体メモリの高集積化に適した様々な特性を
有している。
【0007】しかしながら、このようなヘテロエピタキ
シャル成長により歪みを導入したBST系材料の強誘電
特性には、電圧の極性に対して、分極対電圧のヒステリ
シス曲線の形が非対称になるという問題がある。強誘電
特性が非対称となってしまう原因やメカニズムは必ずし
も明らかではないが、歪みを利用した強誘電体薄膜に特
有な、しかも避けることのできない本質的な性質である
可能性がある。また、このような非対称性を示すヒステ
リシス曲線をもつ強誘電体膜を不揮発性メモリの記憶媒
体として用いた場合の問題点は、これまでほとんど調べ
られていなかった。
シャル成長により歪みを導入したBST系材料の強誘電
特性には、電圧の極性に対して、分極対電圧のヒステリ
シス曲線の形が非対称になるという問題がある。強誘電
特性が非対称となってしまう原因やメカニズムは必ずし
も明らかではないが、歪みを利用した強誘電体薄膜に特
有な、しかも避けることのできない本質的な性質である
可能性がある。また、このような非対称性を示すヒステ
リシス曲線をもつ強誘電体膜を不揮発性メモリの記憶媒
体として用いた場合の問題点は、これまでほとんど調べ
られていなかった。
【0008】
【発明が解決しようとする課題】上述したように、ヘテ
ロエピタキシャル成長により歪みを導入したBST系強
誘電体膜は、化学的に安定で集積化に優れるという特徴
を有する一方、ヒステリシス曲線が非対称性を示すとい
う問題があった。しかもヘテロエピタキシャル成長させ
た強誘電体膜を不揮発性の強誘電体メモリの記憶媒体と
して用いた場合、ヒステリシス曲線の対称性の変化によ
ってどのような問題が生じるかについても、これまでほ
とんど明らかになっていなかった。従来、強誘電体メモ
リ用の強誘電体膜としては、ヒステリシスが対称な多結
晶膜が用いられており、電圧の極性に関するヒステリシ
スの非対称性やその変化については考慮する必要がなか
ったからである。
ロエピタキシャル成長により歪みを導入したBST系強
誘電体膜は、化学的に安定で集積化に優れるという特徴
を有する一方、ヒステリシス曲線が非対称性を示すとい
う問題があった。しかもヘテロエピタキシャル成長させ
た強誘電体膜を不揮発性の強誘電体メモリの記憶媒体と
して用いた場合、ヒステリシス曲線の対称性の変化によ
ってどのような問題が生じるかについても、これまでほ
とんど明らかになっていなかった。従来、強誘電体メモ
リ用の強誘電体膜としては、ヒステリシスが対称な多結
晶膜が用いられており、電圧の極性に関するヒステリシ
スの非対称性やその変化については考慮する必要がなか
ったからである。
【0009】この発明の目的は、結晶歪を導入した強誘
電体キャパシタを用いた強誘電体メモリの動作上の問題
を明らかにし、これを踏まえて、書き込み速度の向上及
び、長時間保持後の読み出しにおける信号強度の劣化の
抑制を可能とした強誘電体メモリ及びそのデータ書き込
み方法を提供することを目的とする。
電体キャパシタを用いた強誘電体メモリの動作上の問題
を明らかにし、これを踏まえて、書き込み速度の向上及
び、長時間保持後の読み出しにおける信号強度の劣化の
抑制を可能とした強誘電体メモリ及びそのデータ書き込
み方法を提供することを目的とする。
【0010】
【課題を解決するための手段】この発明に係る強誘電体
メモリは、基板と、この基板上に形成された下部電極
と、この下部電極上にエピタキシャル成長されて歪みが
導入された強誘電体膜と、この強誘電体膜上に形成され
た上部電極とを備えた強誘電体キャパシタを有し、前記
強誘電体キャパシタは、前記強誘電体膜の上部電極側が
正となる第1の分極状態と、上部電極側が負となる第2
の分極状態とを不揮発に記憶するものであって、データ
書き込みに先立って、前記強誘電体キャパシタに対し
て、前記上部電極側に前記下部電極より高い電圧を印加
して前記強誘電体膜を前記第1の分極状態に設定する初
期化モードを有することを特徴とする。
メモリは、基板と、この基板上に形成された下部電極
と、この下部電極上にエピタキシャル成長されて歪みが
導入された強誘電体膜と、この強誘電体膜上に形成され
た上部電極とを備えた強誘電体キャパシタを有し、前記
強誘電体キャパシタは、前記強誘電体膜の上部電極側が
正となる第1の分極状態と、上部電極側が負となる第2
の分極状態とを不揮発に記憶するものであって、データ
書き込みに先立って、前記強誘電体キャパシタに対し
て、前記上部電極側に前記下部電極より高い電圧を印加
して前記強誘電体膜を前記第1の分極状態に設定する初
期化モードを有することを特徴とする。
【0011】この発明において好ましくは、強誘電体キ
ャパシタの初期化モードにおける電圧印加時間T[se
c]は、その電圧印加により分極反転時と非反転時に流
れる電荷量の差であるスイッチング電荷量QSW+[C/
m2]の電圧パルス幅t[sec]に対する依存性を、
QSW+=Q0{1−exp[(−t/τ)β]}(但
し、Q0[C/m2]:飽和スイッチング電荷量、τ
[sec],β:測定データに基づいて決定される定
数)で近似したときに、T≧τ×251/β に設定され
る。
ャパシタの初期化モードにおける電圧印加時間T[se
c]は、その電圧印加により分極反転時と非反転時に流
れる電荷量の差であるスイッチング電荷量QSW+[C/
m2]の電圧パルス幅t[sec]に対する依存性を、
QSW+=Q0{1−exp[(−t/τ)β]}(但
し、Q0[C/m2]:飽和スイッチング電荷量、τ
[sec],β:測定データに基づいて決定される定
数)で近似したときに、T≧τ×251/β に設定され
る。
【0012】この発明はまた、基板と、この基板上に形
成された下部電極と、この下部電極上にエピタキシャル
成長されて歪みが導入された強誘電体膜と、この強誘電
体膜上に形成された上部電極とを備えた強誘電体キャパ
シタを有し、前記強誘電体キャパシタは、上部電極側が
正となる第1の分極状態と、上部電極側が負となる第2
の分極状態とを不揮発に記憶する強誘電体メモリのデー
タ書き込み方法であって、データ書き込みに先立って、
前記強誘電体キャパシタに対して、前記上部電極側に前
記下部電極より高い電圧を印加して前記強誘電体膜を前
記第1の分極状態に設定する初期化を行うことを特徴と
する。
成された下部電極と、この下部電極上にエピタキシャル
成長されて歪みが導入された強誘電体膜と、この強誘電
体膜上に形成された上部電極とを備えた強誘電体キャパ
シタを有し、前記強誘電体キャパシタは、上部電極側が
正となる第1の分極状態と、上部電極側が負となる第2
の分極状態とを不揮発に記憶する強誘電体メモリのデー
タ書き込み方法であって、データ書き込みに先立って、
前記強誘電体キャパシタに対して、前記上部電極側に前
記下部電極より高い電圧を印加して前記強誘電体膜を前
記第1の分極状態に設定する初期化を行うことを特徴と
する。
【0013】この発明は更に、エピタキシャル成長によ
り歪みが導入された強誘電体膜を持つ複数の強誘電体キ
ャパシタが配列されたメモリセルアレイを有し、前記強
誘電体キャパシタは上部電極側が正となる第1の分極状
態と、上部電極側が負となる第2の分極状態とを不揮発
に記憶する強誘電体メモリのデータ書き込み方法であっ
て、前記メモリセルアレイのデータ書き込みに先立っ
て、データ書き込み領域内の全強誘電体キャパシタに対
して一括して、上部電極側に前記下部電極より高い電圧
を印加して前記強誘電体膜を前記第1の分極状態に設定
する初期化を行うことを特徴とする。
り歪みが導入された強誘電体膜を持つ複数の強誘電体キ
ャパシタが配列されたメモリセルアレイを有し、前記強
誘電体キャパシタは上部電極側が正となる第1の分極状
態と、上部電極側が負となる第2の分極状態とを不揮発
に記憶する強誘電体メモリのデータ書き込み方法であっ
て、前記メモリセルアレイのデータ書き込みに先立っ
て、データ書き込み領域内の全強誘電体キャパシタに対
して一括して、上部電極側に前記下部電極より高い電圧
を印加して前記強誘電体膜を前記第1の分極状態に設定
する初期化を行うことを特徴とする。
【0014】本発明者等の検討結果によると、歪みが導
入された強誘電体キャパシタについて、次のような点が
明らかになった。なお以下の説明において、強誘電体キ
ャパシタの書き込みデータ状態については、上部電極側
が下部電極より高い電圧を印加することにより設定され
る第1の分極(即ち、上部電極側が正の残留分極)を
“正の分極”(或いは“1”データ)と呼び、上部電極
側が下部電極より低い電圧を印加することにより設定さ
れる第2の分極(即ち、上部電極側が負の残留分極)を
“負の分極”(或いは“0”データ)と呼ぶ。これらの
データ状態は、下部電極を基準電位とすれば、上部電極
に正,負の電圧を印加することにより設定される。従っ
て以下の説明で強誘電体キャパシタに印加する電圧につ
いて正電圧、負電圧というときは、特に断りがない場合
も、下部電極を基準電位として上部電極に印加する電圧
極性を示している。
入された強誘電体キャパシタについて、次のような点が
明らかになった。なお以下の説明において、強誘電体キ
ャパシタの書き込みデータ状態については、上部電極側
が下部電極より高い電圧を印加することにより設定され
る第1の分極(即ち、上部電極側が正の残留分極)を
“正の分極”(或いは“1”データ)と呼び、上部電極
側が下部電極より低い電圧を印加することにより設定さ
れる第2の分極(即ち、上部電極側が負の残留分極)を
“負の分極”(或いは“0”データ)と呼ぶ。これらの
データ状態は、下部電極を基準電位とすれば、上部電極
に正,負の電圧を印加することにより設定される。従っ
て以下の説明で強誘電体キャパシタに印加する電圧につ
いて正電圧、負電圧というときは、特に断りがない場合
も、下部電極を基準電位として上部電極に印加する電圧
極性を示している。
【0015】まず第1に、歪みが導入された強誘電体キ
ャパシタについて、下部電極を基準電位として上部電極
に正,負の電圧を印加して得られるヒステリシス曲線の
非対称性は、その中心が必ず正電圧側にシフトしたもの
として現れることが明らかになった。第2に、上述のよ
うな非対称のヒステリシス曲線を持つ強誘電体キャパシ
タのデータ書き込み性能に関しては、正の分極状態の書
き込み特性は、大きな書き込みパルス幅依存性を持ち、
負の分極状態の書き込みには殆ど書き込みパルス幅の依
存性がなく、短いパルス幅で書き込みが可能であるこ
と、及び正の分極状態の書き込みが不十分であるとその
データ状態の劣化が大きいこと、が明らかになった。
ャパシタについて、下部電極を基準電位として上部電極
に正,負の電圧を印加して得られるヒステリシス曲線の
非対称性は、その中心が必ず正電圧側にシフトしたもの
として現れることが明らかになった。第2に、上述のよ
うな非対称のヒステリシス曲線を持つ強誘電体キャパシ
タのデータ書き込み性能に関しては、正の分極状態の書
き込み特性は、大きな書き込みパルス幅依存性を持ち、
負の分極状態の書き込みには殆ど書き込みパルス幅の依
存性がなく、短いパルス幅で書き込みが可能であるこ
と、及び正の分極状態の書き込みが不十分であるとその
データ状態の劣化が大きいこと、が明らかになった。
【0016】そこでこの発明においては、歪みが導入さ
れた強誘電体キャパシタのデータ書き込みに際しては、
予め上部電極に正電圧を所定時間印加して、正の分極状
態に強制的に設定する初期化モードを備える。この初期
化は、言い換えれば、“1”データ書き込みについての
予備的書き込みということができる。或いは、“0”,
“1”データが既に記憶された複数の強誘電体キャパシ
タの領域について、データ書き換えを行う場合には、初
期化は、データ書き換えを行うべき領域の一括データ消
去ということもできる。
れた強誘電体キャパシタのデータ書き込みに際しては、
予め上部電極に正電圧を所定時間印加して、正の分極状
態に強制的に設定する初期化モードを備える。この初期
化は、言い換えれば、“1”データ書き込みについての
予備的書き込みということができる。或いは、“0”,
“1”データが既に記憶された複数の強誘電体キャパシ
タの領域について、データ書き換えを行う場合には、初
期化は、データ書き換えを行うべき領域の一括データ消
去ということもできる。
【0017】データ初期化後は、“1”データ書き込み
については、上部電極に正電圧パルスを印加しなくて
も、或いは短い正電圧パルスを印加して行うことがで
き、“0”データ書き込みは短い負の電圧パルスを印加
することにより、正常に行うことができる。このような
初期化モードを備えることで、高速のデータ書き込み動
作が可能になる。
については、上部電極に正電圧パルスを印加しなくて
も、或いは短い正電圧パルスを印加して行うことがで
き、“0”データ書き込みは短い負の電圧パルスを印加
することにより、正常に行うことができる。このような
初期化モードを備えることで、高速のデータ書き込み動
作が可能になる。
【0018】以下、詳細に説明する。この発明による強
誘電体キャパシタは、Si等の単結晶基板にエピタキシ
ャル成長した下部電極と、下部電極上にエピタキシャル
成長した強誘電体膜と、強誘電体膜の上に形成された上
部電極により構成される。下部電極は、単結晶基板に直
接エピタキシャル成長させて形成させても良く、また他
の材質の膜、例えばバリアメタルとしてのIr/(T
i,Al)膜を介してエピタキシャル成長させてもよ
い。下部電極材料としては、SrRuO3やSr(T
i,Ru)O3等のペロブスカイト型導電性酸化物がエ
ピタキシャル成長の際の格子整合性などの面で好まし
い。また、バリアメタルの酸化を制御するためにSrR
uO3/Sr(Ti,Ru)O3の二層構造としても構わ
ない。
誘電体キャパシタは、Si等の単結晶基板にエピタキシ
ャル成長した下部電極と、下部電極上にエピタキシャル
成長した強誘電体膜と、強誘電体膜の上に形成された上
部電極により構成される。下部電極は、単結晶基板に直
接エピタキシャル成長させて形成させても良く、また他
の材質の膜、例えばバリアメタルとしてのIr/(T
i,Al)膜を介してエピタキシャル成長させてもよ
い。下部電極材料としては、SrRuO3やSr(T
i,Ru)O3等のペロブスカイト型導電性酸化物がエ
ピタキシャル成長の際の格子整合性などの面で好まし
い。また、バリアメタルの酸化を制御するためにSrR
uO3/Sr(Ti,Ru)O3の二層構造としても構わ
ない。
【0019】強誘電体材料としては、ペロブスカイト型
の結晶構造をもつ、チタン酸バリウム(BaTiO3)
およびそのBaを一部Srで置換したチタン酸バリウム
ストロンチウム(BaxSr1-x)TiO3などが好まし
いが、これらに限定されるものではなく、Pb(Zr,
Ru)O3などであっても構わない。これらの強誘電体
材料を上述した下部電極上にエピタキシャル成長させる
ことにより、結晶歪みが導入された強誘電体膜を得るこ
とができる。成膜の方法は特に限定されないが、格子不
整合による歪みをできるだけ緩和させないためには,ス
パッタリング法によることが好ましい。
の結晶構造をもつ、チタン酸バリウム(BaTiO3)
およびそのBaを一部Srで置換したチタン酸バリウム
ストロンチウム(BaxSr1-x)TiO3などが好まし
いが、これらに限定されるものではなく、Pb(Zr,
Ru)O3などであっても構わない。これらの強誘電体
材料を上述した下部電極上にエピタキシャル成長させる
ことにより、結晶歪みが導入された強誘電体膜を得るこ
とができる。成膜の方法は特に限定されないが、格子不
整合による歪みをできるだけ緩和させないためには,ス
パッタリング法によることが好ましい。
【0020】上部電極としては、強誘電体膜上にエピタ
キシャル成長していることが好ましく、材料としては下
部電極と同じであることが好ましい。
キシャル成長していることが好ましく、材料としては下
部電極と同じであることが好ましい。
【0021】図1は、SrTiO3単結晶基板上にヘテ
ロピタキシャル成長させて結晶歪みが導入されたBaT
iO3膜のヒステリシス特性の測定例を示す。図1
(a)は非対称なヒステリシスの例であり、電圧振幅の
中心(下部電極の基準電位)を−1Vとして測定した結
果である。一方、図1(b)は対称なヒステリシスの例
であり、電圧振幅の中心を+1Vとして測定した結果で
ある。縦軸は分極(μC/cm2)、横軸は電圧(V)
を示している。
ロピタキシャル成長させて結晶歪みが導入されたBaT
iO3膜のヒステリシス特性の測定例を示す。図1
(a)は非対称なヒステリシスの例であり、電圧振幅の
中心(下部電極の基準電位)を−1Vとして測定した結
果である。一方、図1(b)は対称なヒステリシスの例
であり、電圧振幅の中心を+1Vとして測定した結果で
ある。縦軸は分極(μC/cm2)、横軸は電圧(V)
を示している。
【0022】図1は、上部電極、下部電極としてペロブ
スカイト型の結晶構造をもつ導電性酸化物であるSrR
uO3膜、強誘電体膜としてBaTiO3膜を使用した場
合について示したものであるが、上下の電極材料として
例えばPtなどの金属を用いた場合、強誘電体膜として
BaをSrで一部置換した組成(BaxSr1-x)TiO
3の薄膜を用いた場合にも、同様に電圧振幅の中心が負
電圧か正電圧かによって、ヒステリシス曲線は非対称な
場合と対称な場合は観測される。このようなヒステリシ
ス曲線の対称性の変化は、上部電極形成後に800℃の
熱処理を施しても消失することはない。また、興味深い
点は、このようにヒステリシス曲線が非対称な場合は常
に、原点に対して正の方向にずれていることであり、決
して逆の方向にずれることはない。
スカイト型の結晶構造をもつ導電性酸化物であるSrR
uO3膜、強誘電体膜としてBaTiO3膜を使用した場
合について示したものであるが、上下の電極材料として
例えばPtなどの金属を用いた場合、強誘電体膜として
BaをSrで一部置換した組成(BaxSr1-x)TiO
3の薄膜を用いた場合にも、同様に電圧振幅の中心が負
電圧か正電圧かによって、ヒステリシス曲線は非対称な
場合と対称な場合は観測される。このようなヒステリシ
ス曲線の対称性の変化は、上部電極形成後に800℃の
熱処理を施しても消失することはない。また、興味深い
点は、このようにヒステリシス曲線が非対称な場合は常
に、原点に対して正の方向にずれていることであり、決
して逆の方向にずれることはない。
【0023】次に、上述のような非対称なヒステリシス
特性をもつ強誘電体キャパシタの書き込みに関する特性
を、電圧パルス応答試験により評価した結果を説明す
る。図2(a)(b)にパルス応答を調べるために用い
た、2種類のパルスシーケンスを示す。図2(a)のシ
ーケンスは、パルス幅W0で負電圧Vによるリセットパ
ルスReset1を印加し、その後時間tをおいて、パ
ルス幅W1,振幅Vの正電圧パルスP,Uを順次印加す
るものである。図2(b)のシーケンスは、パルス幅W
0で正電圧VによるリセットパルスReset2を印加
し、その後時間tをおいて、パルス幅W1,振幅Vの負
電圧パルスN,Dを順次印加するものである。これらの
シーケンスにおいて、各パルスとパルスの間では、電圧
はゼロに保たれている。
特性をもつ強誘電体キャパシタの書き込みに関する特性
を、電圧パルス応答試験により評価した結果を説明す
る。図2(a)(b)にパルス応答を調べるために用い
た、2種類のパルスシーケンスを示す。図2(a)のシ
ーケンスは、パルス幅W0で負電圧Vによるリセットパ
ルスReset1を印加し、その後時間tをおいて、パ
ルス幅W1,振幅Vの正電圧パルスP,Uを順次印加す
るものである。図2(b)のシーケンスは、パルス幅W
0で正電圧VによるリセットパルスReset2を印加
し、その後時間tをおいて、パルス幅W1,振幅Vの負
電圧パルスN,Dを順次印加するものである。これらの
シーケンスにおいて、各パルスとパルスの間では、電圧
はゼロに保たれている。
【0024】図2(a)のシーケンスで、最初の負のリ
セットパルスReset1を印加すると、強誘電体キャ
パシタは、図1(b)のA点の分極状態(“0”デー
タ)に設定される。負のリセットパルスReset1に
続いて、パルス幅W1の正のパルスPを加えると分極が
反転し、強誘電体キャパシタに正の分極(“1”デー
タ)が書き込まれる。即ち強誘電体膜は、パルス電圧P
の立ち上がりで図1(b)のA点の状態からB点の状態
に移り、電圧をゼロに戻す際にB点の状態からC点の状
態に移る。このパルスPの立ち上がりの際に強誘電体キ
ャパシタの上部電極に流れ込む電荷をQPとする。
セットパルスReset1を印加すると、強誘電体キャ
パシタは、図1(b)のA点の分極状態(“0”デー
タ)に設定される。負のリセットパルスReset1に
続いて、パルス幅W1の正のパルスPを加えると分極が
反転し、強誘電体キャパシタに正の分極(“1”デー
タ)が書き込まれる。即ち強誘電体膜は、パルス電圧P
の立ち上がりで図1(b)のA点の状態からB点の状態
に移り、電圧をゼロに戻す際にB点の状態からC点の状
態に移る。このパルスPの立ち上がりの際に強誘電体キ
ャパシタの上部電極に流れ込む電荷をQPとする。
【0025】続いて、パルス幅W1の正のパルスUPを
加えると、分極は反転せず強誘電体キャパシタにはその
まま正の分極が維持される。このとき、強誘電体膜はパ
ルス電圧UPの立ち上がりの際に図1(b)のC点の状
態からB点の状態に移り、電圧をゼロに戻すとB点の状
態からC点の状態に戻る。このパルスUPの立ち上がり
の際に強誘電体キャパシタの上部電極に流れ込む電荷を
QUとする。分極反転が生じるときの電荷量QPと分極反
転が生じないときの電荷量QUの差であるQSW+=QP−
QUが、“1”データ書き込み時のスイッチング電荷量
となる。
加えると、分極は反転せず強誘電体キャパシタにはその
まま正の分極が維持される。このとき、強誘電体膜はパ
ルス電圧UPの立ち上がりの際に図1(b)のC点の状
態からB点の状態に移り、電圧をゼロに戻すとB点の状
態からC点の状態に戻る。このパルスUPの立ち上がり
の際に強誘電体キャパシタの上部電極に流れ込む電荷を
QUとする。分極反転が生じるときの電荷量QPと分極反
転が生じないときの電荷量QUの差であるQSW+=QP−
QUが、“1”データ書き込み時のスイッチング電荷量
となる。
【0026】一方、図2(b)のシーケンスで、正のリ
セットパルスReset2を印加すると、強誘電体キャ
パシタは、図1(b)のC点の分極状態(“1”デー
タ)に設定される。これに続いて、パルス幅W1の負の
パルスNを加えると分極が反転し強誘電体膜には負の分
極(“0”データ)が書き込まれる。即ち、強誘電体膜
は、パルス電圧Nの立ち上がりの際に図1(b)のC点
の状態からD点の状態に移り、電圧をゼロに戻すとD点
の状態からA点の状態に移る。このパルスNの立ち上が
りの際に強誘電体キャパシタの上部電極に流れ込む電荷
をQNとする。
セットパルスReset2を印加すると、強誘電体キャ
パシタは、図1(b)のC点の分極状態(“1”デー
タ)に設定される。これに続いて、パルス幅W1の負の
パルスNを加えると分極が反転し強誘電体膜には負の分
極(“0”データ)が書き込まれる。即ち、強誘電体膜
は、パルス電圧Nの立ち上がりの際に図1(b)のC点
の状態からD点の状態に移り、電圧をゼロに戻すとD点
の状態からA点の状態に移る。このパルスNの立ち上が
りの際に強誘電体キャパシタの上部電極に流れ込む電荷
をQNとする。
【0027】続いて、パルス幅W1の負のパルスDNを
加えると、分極は反転せず強誘電体膜にはそのまま負の
分極が維持される。このとき、強誘電体薄膜はパルスD
Nの立ち上がりの際に図1(b)のA点状態からD点の
状態に移り、電圧をゼロに戻す際にはD点の状態からA
点の状態に戻る。このパルスDNの立ち上がりの際に強
誘電体キャパシタの上部電極に流れ込む電荷量をQDと
する。分極反転が生じるときの電荷量QNと分極反転が
生じないときの電荷量QDの差であるQSW-=QD−Q
Nが、“0”データ書き込みのスイッチング電荷量とな
る。
加えると、分極は反転せず強誘電体膜にはそのまま負の
分極が維持される。このとき、強誘電体薄膜はパルスD
Nの立ち上がりの際に図1(b)のA点状態からD点の
状態に移り、電圧をゼロに戻す際にはD点の状態からA
点の状態に戻る。このパルスDNの立ち上がりの際に強
誘電体キャパシタの上部電極に流れ込む電荷量をQDと
する。分極反転が生じるときの電荷量QNと分極反転が
生じないときの電荷量QDの差であるQSW-=QD−Q
Nが、“0”データ書き込みのスイッチング電荷量とな
る。
【0028】図3は、図1に示したようなヒステリシス
特性を示すBaTiO3膜の強誘電体キャパシタについ
て、上述したシーケンスで電圧パルスを印加して、強誘
電体キャパシタに充電される電荷の変化を調べた結果で
ある。縦軸は電荷密度(C/m2)、横軸は電圧パルス
の幅W1(sec)を示している。図3から、リセット
後の“0”,“1”データ書き込みの様子が大きく異な
っていることがわかる。すなわち、負パルスNによる書
き込みにおいて、パルス幅が2μsecと短い場合か
ら、10secと長い間まで、ほぼ同じ負の大きなスイ
ッチング電荷量Q SW-が得られている。負パルスDNを
印加したときには、流れる電荷量QDはごく小さい。
特性を示すBaTiO3膜の強誘電体キャパシタについ
て、上述したシーケンスで電圧パルスを印加して、強誘
電体キャパシタに充電される電荷の変化を調べた結果で
ある。縦軸は電荷密度(C/m2)、横軸は電圧パルス
の幅W1(sec)を示している。図3から、リセット
後の“0”,“1”データ書き込みの様子が大きく異な
っていることがわかる。すなわち、負パルスNによる書
き込みにおいて、パルス幅が2μsecと短い場合か
ら、10secと長い間まで、ほぼ同じ負の大きなスイ
ッチング電荷量Q SW-が得られている。負パルスDNを
印加したときには、流れる電荷量QDはごく小さい。
【0029】一方、正パルスPによる書き込みの場合に
は、パルス幅W1が1msec以下の短い正パルスで
は、スイッチング電荷量QSW+は小さく、パルスPでは
十分な書き込みができていないことを示している。50
msec以上の長いパルスを加えたときに初めて、大き
なスイッチング電荷量QSW+が得られている。以上か
ら、負の分極を書き込むには、短時間の電圧印加で十分
であるが、正の分極を書きこむためには長い電圧印加時
間が必要であることが分る。
は、パルス幅W1が1msec以下の短い正パルスで
は、スイッチング電荷量QSW+は小さく、パルスPでは
十分な書き込みができていないことを示している。50
msec以上の長いパルスを加えたときに初めて、大き
なスイッチング電荷量QSW+が得られている。以上か
ら、負の分極を書き込むには、短時間の電圧印加で十分
であるが、正の分極を書きこむためには長い電圧印加時
間が必要であることが分る。
【0030】図3は、上部電極、下部電極としてペロブ
スカイト型の結晶構造をもつ導電性酸化物であるSrR
uO3膜、強誘電体膜としてBaTiO3膜を使用した場
合について示したものであるが、上下の電極材料として
例えばPtなどの金属を用いた場合、強誘電体薄膜とし
てBaをSrで一部置換した組成(BaxSr1-x)Ti
O3の薄膜を用いた場合にも、同様なパルス応答が観察
される。
スカイト型の結晶構造をもつ導電性酸化物であるSrR
uO3膜、強誘電体膜としてBaTiO3膜を使用した場
合について示したものであるが、上下の電極材料として
例えばPtなどの金属を用いた場合、強誘電体薄膜とし
てBaをSrで一部置換した組成(BaxSr1-x)Ti
O3の薄膜を用いた場合にも、同様なパルス応答が観察
される。
【0031】したがって、ヘテロエピタキシャル技術を
使って制作した強誘電体薄膜キャパシタが非対称なヒス
テリシス曲線を描く場合は、負の分極状態は容易に書き
込めるが正の分極状態は十分には書き込めないという状
態を示し、対称なヒステリシス曲線は正と負のどちらの
分極も書き込める状態を示している。
使って制作した強誘電体薄膜キャパシタが非対称なヒス
テリシス曲線を描く場合は、負の分極状態は容易に書き
込めるが正の分極状態は十分には書き込めないという状
態を示し、対称なヒステリシス曲線は正と負のどちらの
分極も書き込める状態を示している。
【0032】そこでこの発明では、結晶歪みの導入によ
り対称性が変化するヒステリシス曲線を示す強誘電体キ
ャパシタに、予め上部電極に正電圧を印加する初期化を
行った後、データ書き込みを行うようにする。この様な
初期化により、強誘電体キャパシタは正の分極を維持し
た状態にセットされる。この状態から負の分極を書き込
む場合は、図3に示されるように短時間の負電圧を印加
すれば、十分である。また、正の分極を書き込む場合
は、予め正の分極を書き込む初期化を行ってあるので、
なんら電圧を印加しなくても書き込み作業は完了したこ
とになる。もちろん、短時間の正電圧の印加を行って
も、分極状態に変化は起きないので構わない。
り対称性が変化するヒステリシス曲線を示す強誘電体キ
ャパシタに、予め上部電極に正電圧を印加する初期化を
行った後、データ書き込みを行うようにする。この様な
初期化により、強誘電体キャパシタは正の分極を維持し
た状態にセットされる。この状態から負の分極を書き込
む場合は、図3に示されるように短時間の負電圧を印加
すれば、十分である。また、正の分極を書き込む場合
は、予め正の分極を書き込む初期化を行ってあるので、
なんら電圧を印加しなくても書き込み作業は完了したこ
とになる。もちろん、短時間の正電圧の印加を行って
も、分極状態に変化は起きないので構わない。
【0033】もし、初期化の処理を行わないとすると、
データ書き換えには長時間を要することになる。即ち強
誘電体キャパシタにデータを書き込む場合、書き込むべ
きキャパシタの前の状態が正の分極状態と負の分極状態
とで条件が異なる。正の分極が書き込んである場合は、
初期化処理後に書き込むのと同様である。負の分極が書
き込んである状態から、正電圧を印加して正の分極に書
き換えるには、十分に長い時間電圧を印加しなければな
らない。つまり、初期化を行わない場合には、負の分極
から正の分極への書き換えに長い時間が必要となり、強
誘電体メモリに要求される高速の書き込みが難しくな
る。予め強誘電体キャパシタの初期化の処理を行えば、
高速の強誘電体メモリの書き込みが可能になる。
データ書き換えには長時間を要することになる。即ち強
誘電体キャパシタにデータを書き込む場合、書き込むべ
きキャパシタの前の状態が正の分極状態と負の分極状態
とで条件が異なる。正の分極が書き込んである場合は、
初期化処理後に書き込むのと同様である。負の分極が書
き込んである状態から、正電圧を印加して正の分極に書
き換えるには、十分に長い時間電圧を印加しなければな
らない。つまり、初期化を行わない場合には、負の分極
から正の分極への書き換えに長い時間が必要となり、強
誘電体メモリに要求される高速の書き込みが難しくな
る。予め強誘電体キャパシタの初期化の処理を行えば、
高速の強誘電体メモリの書き込みが可能になる。
【0034】一般的な強誘電体メモリの強誘電体キャパ
シタへの書き込み動作は、既に書き込まれているデータ
への上書きとして行われるが、ヘテロエピタキシャル技
術を使って作製した分極対電圧ヒステリシスの対称性が
変化するような強誘電体キャパシタへのデータの書き込
みは、強誘電キャパシタの分極を正に揃える初期化処理
と、それに対する負の分極への書き換えまたは正の分極
の上書きの二段階の動作として行うことができる。強誘
電体キャパシタの初期化は、その上部電極に十分長い時
間正電圧を印加することで行い、その後のデータ書き込
みは一般的な強誘電体メモリの書き込み動作と同様の手
順で行えばよい。
シタへの書き込み動作は、既に書き込まれているデータ
への上書きとして行われるが、ヘテロエピタキシャル技
術を使って作製した分極対電圧ヒステリシスの対称性が
変化するような強誘電体キャパシタへのデータの書き込
みは、強誘電キャパシタの分極を正に揃える初期化処理
と、それに対する負の分極への書き換えまたは正の分極
の上書きの二段階の動作として行うことができる。強誘
電体キャパシタの初期化は、その上部電極に十分長い時
間正電圧を印加することで行い、その後のデータ書き込
みは一般的な強誘電体メモリの書き込み動作と同様の手
順で行えばよい。
【0035】上述のような非対称のヒステリシス特性を
示す強誘電体キャパシタのデータ読み出し動作について
は、一般的な強誘電体メモリの読み出し方法で問題が生
じない。通常の通り、強誘電体メモリの読み出しは破壊
読み出しとなる。すなわち、正または負の分極として情
報を蓄えているキャパシタに対して電圧を印加して、強
誘電体キャパシタに充電される電荷量の大小により、書
き込まれていた情報を判断する。その後、直ちに書き込
まれていた情報と同じ極性の分極を再書き込みする。
示す強誘電体キャパシタのデータ読み出し動作について
は、一般的な強誘電体メモリの読み出し方法で問題が生
じない。通常の通り、強誘電体メモリの読み出しは破壊
読み出しとなる。すなわち、正または負の分極として情
報を蓄えているキャパシタに対して電圧を印加して、強
誘電体キャパシタに充電される電荷量の大小により、書
き込まれていた情報を判断する。その後、直ちに書き込
まれていた情報と同じ極性の分極を再書き込みする。
【0036】具体的に、強誘電体キャパシタに電圧を印
加した場合に、大きな電荷の充電が生じる時はその強誘
電体キャパシタには分極の反転が生じた結果と判断さ
れ、大きな電荷の充電が生じない時はその強誘電体キャ
パシタには分極の反転が生じなかったと判断する。分極
反転した強誘電体キャパシタには、最初に与えた電圧と
逆極性の電圧が印加されて、再度分極反転して元の分極
状態が再び書き込まれることになる。
加した場合に、大きな電荷の充電が生じる時はその強誘
電体キャパシタには分極の反転が生じた結果と判断さ
れ、大きな電荷の充電が生じない時はその強誘電体キャ
パシタには分極の反転が生じなかったと判断する。分極
反転した強誘電体キャパシタには、最初に与えた電圧と
逆極性の電圧が印加されて、再度分極反転して元の分極
状態が再び書き込まれることになる。
【0037】図4(a)(b)は、ヘテロエピタキシャ
ル技術を使って作成した分極対電圧ヒステリシスの対称
性が変化するような強誘電体キャパシタの読み出し特性
を調べるために用いた電圧パルスシーケンスを示してい
る。
ル技術を使って作成した分極対電圧ヒステリシスの対称
性が変化するような強誘電体キャパシタの読み出し特性
を調べるために用いた電圧パルスシーケンスを示してい
る。
【0038】図4(a)では、まずパルス幅W0、電圧
振幅Vの正のリセットパルスReset1を印加して、
強誘電体キャパシタに正の分極状態(“1”データ)を
セットする。パルス幅W0は十分に長いものとする。続
いて、パルス幅W1、電圧振幅Vの負状態からパルス幅
W1、電圧振幅Vの正状態まで変化するパルスFPを印
加し、続いて、正パルスUPを印加する。各パルスの間
隔はtとし、このパルス間の電圧はゼロである。このシ
ーケンスでは、リセットパルスReset1で正の分極
状態(図1(b)のC点)に強制的にセットした後、負
から正に振れるパルスFPにより、C→D→A→B→C
点の移動を示す破壊読み出しと再書き込みを行ってい
る。パルスUPは、パルスFPにより正常に読み出しが
なされたか否かを確認するための、分極反転を伴わない
非破壊読み出し動作(C→B→C点の移動)となってい
る。
振幅Vの正のリセットパルスReset1を印加して、
強誘電体キャパシタに正の分極状態(“1”データ)を
セットする。パルス幅W0は十分に長いものとする。続
いて、パルス幅W1、電圧振幅Vの負状態からパルス幅
W1、電圧振幅Vの正状態まで変化するパルスFPを印
加し、続いて、正パルスUPを印加する。各パルスの間
隔はtとし、このパルス間の電圧はゼロである。このシ
ーケンスでは、リセットパルスReset1で正の分極
状態(図1(b)のC点)に強制的にセットした後、負
から正に振れるパルスFPにより、C→D→A→B→C
点の移動を示す破壊読み出しと再書き込みを行ってい
る。パルスUPは、パルスFPにより正常に読み出しが
なされたか否かを確認するための、分極反転を伴わない
非破壊読み出し動作(C→B→C点の移動)となってい
る。
【0039】図4(b)では、まずパルス幅W0、電圧
振幅Vの負のリセットパルスReset2を印加して、
強誘電体キャパシタに負の分極状態(“0”データ)を
セットする。続いて、パルス幅W1、電圧振幅Vの正状
態からパルス幅W1、電圧振幅Vの負状態まで変化する
パルスFNを印加し、続いて、負パルスDNを印加す
る。各パルスの間隔はtとし、このパルス間の電圧はゼ
ロである。このシーケンスでは、リセットパルスRes
et2で負の分極状態(図1(b)のA点)に強制的に
セットした後、正から負に振れるパルスFNにより、A
→B→C→D→A点の移動を示す破壊読み出しと再書き
込みを行っている。パルスDNは、パルスFNにより正
常に読み出しがなされたか否かを確認するための、分極
反転を伴わない非破壊読み出し動作(A→D→A点の移
動)となっている。
振幅Vの負のリセットパルスReset2を印加して、
強誘電体キャパシタに負の分極状態(“0”データ)を
セットする。続いて、パルス幅W1、電圧振幅Vの正状
態からパルス幅W1、電圧振幅Vの負状態まで変化する
パルスFNを印加し、続いて、負パルスDNを印加す
る。各パルスの間隔はtとし、このパルス間の電圧はゼ
ロである。このシーケンスでは、リセットパルスRes
et2で負の分極状態(図1(b)のA点)に強制的に
セットした後、正から負に振れるパルスFNにより、A
→B→C→D→A点の移動を示す破壊読み出しと再書き
込みを行っている。パルスDNは、パルスFNにより正
常に読み出しがなされたか否かを確認するための、分極
反転を伴わない非破壊読み出し動作(A→D→A点の移
動)となっている。
【0040】図5は、図3に示したようなパルス応答を
示すBaTiO3膜の強誘電体キャパシタについて、以
上の電圧パルスシーケンスによる電荷量(密度)を、パ
ルス幅W1を横軸にとって示している。QFPは、図4
(a)のシーケンスにおけるパルスFPの負電圧状態か
ら正電圧への立ち上がり時に流れる電荷量である。QU
は、同じくパルスUPにより流れる電荷量である。この
両者の差分が、正の分極状態を読み出す際のスイッチン
グ電荷量QSW+=QFP−QUである。QFNは、図4(b)
のシーケンスにおけるパルスFNの正電圧状態から負電
圧への立ち上がり時に流れる電荷量である。QDは、同
じくパルスDNにより流れる電荷量である。この両者の
差分が、負の分極状態を読み出す際のスイッチング電荷
量QSW-=QFN−QDである。
示すBaTiO3膜の強誘電体キャパシタについて、以
上の電圧パルスシーケンスによる電荷量(密度)を、パ
ルス幅W1を横軸にとって示している。QFPは、図4
(a)のシーケンスにおけるパルスFPの負電圧状態か
ら正電圧への立ち上がり時に流れる電荷量である。QU
は、同じくパルスUPにより流れる電荷量である。この
両者の差分が、正の分極状態を読み出す際のスイッチン
グ電荷量QSW+=QFP−QUである。QFNは、図4(b)
のシーケンスにおけるパルスFNの正電圧状態から負電
圧への立ち上がり時に流れる電荷量である。QDは、同
じくパルスDNにより流れる電荷量である。この両者の
差分が、負の分極状態を読み出す際のスイッチング電荷
量QSW-=QFN−QDである。
【0041】図5から、電荷量QFPやQFNはパルス幅W
1には依存しないことが分る。すなわち、正または負の
分極が書き込まれていた強誘電体キャパシタに、その分
極を反転させた後に速やかに分極状態を元に戻す場合に
は、短い時間の電圧パルスで可能なことが分る。
1には依存しないことが分る。すなわち、正または負の
分極が書き込まれていた強誘電体キャパシタに、その分
極を反転させた後に速やかに分極状態を元に戻す場合に
は、短い時間の電圧パルスで可能なことが分る。
【0042】図5は、上部電極、下部電極としてペロブ
スカイト型の結晶構造をもつ導電性酸化物であるSrR
uO3膜、強誘電体膜としてBaTiO3膜を使用した場
合について示したものであるが、上下電極材料として例
えばPtなどの金属を用いた場合、強誘電体薄膜として
BaをSrで一部置換した組成(BaxSr1-x)TiO
3の薄膜を用いた場合にも、同様なパルス応答が観察さ
れる。
スカイト型の結晶構造をもつ導電性酸化物であるSrR
uO3膜、強誘電体膜としてBaTiO3膜を使用した場
合について示したものであるが、上下電極材料として例
えばPtなどの金属を用いた場合、強誘電体薄膜として
BaをSrで一部置換した組成(BaxSr1-x)TiO
3の薄膜を用いた場合にも、同様なパルス応答が観察さ
れる。
【0043】したがって、強誘電体メモリの高速の読み
出し動作については、ヘテロエピタキシャル技術を使っ
て制作した分極対電圧ヒステリシスの対称性が変化する
ような強誘電体キャパシタを用いた場合も格別の配慮は
必要がない。
出し動作については、ヘテロエピタキシャル技術を使っ
て制作した分極対電圧ヒステリシスの対称性が変化する
ような強誘電体キャパシタを用いた場合も格別の配慮は
必要がない。
【0044】次に、この発明における強誘電体キャパシ
タの初期化の具体的な手法を説明する。強誘電体キャパ
シタの上部電極に正電圧を印加する初期化動作では、初
期化した正の分極状態のリテンション特性(保持時間)
を考慮して、パルス幅(パルス電圧印加時間)を決定す
ることが必要になる。図3の例では、0.1secの電
圧印加により、十分なスイッチング電荷量QSW+が得ら
れている。図3の測定データから、正の分極状態を書き
込む際のスイッチング電荷量QSW+は、飽和スイッチン
グ電荷量をQ0[C/m2]、電圧パルスの幅t[se
c]として、室温(25℃)で次の数1で近似される。
タの初期化の具体的な手法を説明する。強誘電体キャパ
シタの上部電極に正電圧を印加する初期化動作では、初
期化した正の分極状態のリテンション特性(保持時間)
を考慮して、パルス幅(パルス電圧印加時間)を決定す
ることが必要になる。図3の例では、0.1secの電
圧印加により、十分なスイッチング電荷量QSW+が得ら
れている。図3の測定データから、正の分極状態を書き
込む際のスイッチング電荷量QSW+は、飽和スイッチン
グ電荷量をQ0[C/m2]、電圧パルスの幅t[se
c]として、室温(25℃)で次の数1で近似される。
【0045】
【数1】QSW+=Q0{1−exp[(−t/
τ)β]}
τ)β]}
【0046】ここで、τ[sec],βは、測定データ
に基づいて決定される定数である。数1において、ex
p[(−t/τ)β]は、強誘電体キャパシタのヒステ
リシス曲線が非対称な状態を示す程度を示している。即
ちこれが十分に小さい値でない場合は、強誘電体膜にヒ
ステリシス曲線が非対称な状態である部分が残されてい
ることを意味する。そしてこの状態では、正の分極状態
を長時間保持することができず、データが短時間で失わ
れてしまう。
に基づいて決定される定数である。数1において、ex
p[(−t/τ)β]は、強誘電体キャパシタのヒステ
リシス曲線が非対称な状態を示す程度を示している。即
ちこれが十分に小さい値でない場合は、強誘電体膜にヒ
ステリシス曲線が非対称な状態である部分が残されてい
ることを意味する。そしてこの状態では、正の分極状態
を長時間保持することができず、データが短時間で失わ
れてしまう。
【0047】図6は、数1におけるexp[(−t/
τ)β]と分極保持時間の関係を示している。横軸に
は、室温(25℃)での測定により求めたτとβを用い
たexp[(−t/τ)β]成分を示しており、縦軸
は、85℃で長時間保持した後に読み出したスイッチン
グ電荷量QSW+が、保持時間ゼロの場合に読み出せるス
イッチング電荷量の1/2となる時間、いわゆる半減期
[sec]である。これから、exp[(−t/
τ)β]が大きい程、データ保持特性が悪いことが分
る。
τ)β]と分極保持時間の関係を示している。横軸に
は、室温(25℃)での測定により求めたτとβを用い
たexp[(−t/τ)β]成分を示しており、縦軸
は、85℃で長時間保持した後に読み出したスイッチン
グ電荷量QSW+が、保持時間ゼロの場合に読み出せるス
イッチング電荷量の1/2となる時間、いわゆる半減期
[sec]である。これから、exp[(−t/
τ)β]が大きい程、データ保持特性が悪いことが分
る。
【0048】半減期の最低保証として、85℃において
10年(3.15×108[sec])を満足するため
には、図6から、exp[(−t/τ)β]=2.36
×10-158が求められる。従って、この半減期を保証す
るために必要な、初期化動作時に強誘電体キャパシタに
正電圧を印加する時間T[sec]は、β=1.00
6、τ=1.74×10-3を用いて、T=0.61[s
ec]となる。この半減期保証のために初期化動作時に
正電圧を印加する時間Tを、β及びτを用いて一般式で
表せば、下記数2を満たすことが必要になる。
10年(3.15×108[sec])を満足するため
には、図6から、exp[(−t/τ)β]=2.36
×10-158が求められる。従って、この半減期を保証す
るために必要な、初期化動作時に強誘電体キャパシタに
正電圧を印加する時間T[sec]は、β=1.00
6、τ=1.74×10-3を用いて、T=0.61[s
ec]となる。この半減期保証のために初期化動作時に
正電圧を印加する時間Tを、β及びτを用いて一般式で
表せば、下記数2を満たすことが必要になる。
【0049】
【数2】T≧τ×251/β
【0050】
【発明の実施の形態】以下、この発明の実施形態につい
て説明する。図7は、この発明の実施の形態による強誘
電性キャパシタの断面図である。この強誘電性薄膜キャ
パシタは、下地層である単結晶基板1に、下部電極2、
誘電体薄膜3、及び上部電極4が順次積層された構造を
有する。具体的にこの強誘電性薄膜キャパシタは、次の
ような方法により作製した。先ず、単結晶基板1とし
て、表面が平滑である(001)SrTiO3単結晶基
板を用い、この上に、RFマグネトロンスパッタリング
法により、下部電極2としてSrRuO3膜を成膜し
た。この成膜は、基板温度550℃とし、ArガスとO
2ガスとの混合ガス雰囲気(Ar流量:45SCCM,
O2流量:5SCCM)中、0.25Paの圧力下で行
った。
て説明する。図7は、この発明の実施の形態による強誘
電性キャパシタの断面図である。この強誘電性薄膜キャ
パシタは、下地層である単結晶基板1に、下部電極2、
誘電体薄膜3、及び上部電極4が順次積層された構造を
有する。具体的にこの強誘電性薄膜キャパシタは、次の
ような方法により作製した。先ず、単結晶基板1とし
て、表面が平滑である(001)SrTiO3単結晶基
板を用い、この上に、RFマグネトロンスパッタリング
法により、下部電極2としてSrRuO3膜を成膜し
た。この成膜は、基板温度550℃とし、ArガスとO
2ガスとの混合ガス雰囲気(Ar流量:45SCCM,
O2流量:5SCCM)中、0.25Paの圧力下で行
った。
【0051】以上の様にして成膜した下部電極2につい
てX線回折法により結晶構造を調べた結果、下部電極2
は、面内方向の格子定数a、bがそれぞれ約0.393
nm、膜厚方向の格子定数が0.399nmであり、結
晶歪みが導入されたペロブスカイト型構造を有している
ことが分った。すなわち、SrRuO3下部電極2は正
方晶の結晶対称性を有し、(001)面が露出するよう
に形成されている。
てX線回折法により結晶構造を調べた結果、下部電極2
は、面内方向の格子定数a、bがそれぞれ約0.393
nm、膜厚方向の格子定数が0.399nmであり、結
晶歪みが導入されたペロブスカイト型構造を有している
ことが分った。すなわち、SrRuO3下部電極2は正
方晶の結晶対称性を有し、(001)面が露出するよう
に形成されている。
【0052】次に、下部電極2上に、RFマグネトロン
スパッタリング法により、強誘電体膜3として膜厚約4
0nmのBaTiO3膜を成膜した。このスパッタリン
グは、スパッタターゲットとして、4インチ径、5mm
厚のBaTiO3焼結体を用い、基板温度550℃と
し、ArガスとO2ガスとの混合ガス雰囲気(Ar流
量:45SCCM,O2流量:5SCCM)に制御し、
基板1をターゲットから垂直方向に140mm離し、水
平方向にターゲット中心から7cmずらした位置に配置
した。この条件のもとで、先ずターゲットに90WのR
F電力を投入すると共に、基板側にも2Wの小さいRF
電力を投入し、基板の電位を−5Vとなるようにして、
2時間の成膜を行った。以上のように、基板側にRFバ
イアスを印加しながら強誘電体膜3を形成した。
スパッタリング法により、強誘電体膜3として膜厚約4
0nmのBaTiO3膜を成膜した。このスパッタリン
グは、スパッタターゲットとして、4インチ径、5mm
厚のBaTiO3焼結体を用い、基板温度550℃と
し、ArガスとO2ガスとの混合ガス雰囲気(Ar流
量:45SCCM,O2流量:5SCCM)に制御し、
基板1をターゲットから垂直方向に140mm離し、水
平方向にターゲット中心から7cmずらした位置に配置
した。この条件のもとで、先ずターゲットに90WのR
F電力を投入すると共に、基板側にも2Wの小さいRF
電力を投入し、基板の電位を−5Vとなるようにして、
2時間の成膜を行った。以上のように、基板側にRFバ
イアスを印加しながら強誘電体膜3を形成した。
【0053】この強誘電体膜3の組成についてICP法
により分析したところ、Ba原子とTi原子のモル比B
a:Tiは化学量論比と等しいことを確認した。次に強
誘電体膜3上に、上部電極4として、RFマグネトロン
スパッタリング法により、SrRuO3膜を成膜した。
この成膜は、基板温度550℃とし、ArガスとO2ガ
スとの混合ガス雰囲気(Ar流量:45SCCM,O2
流量:5SCCM)中、0.25Paの圧力下で行っ
た。
により分析したところ、Ba原子とTi原子のモル比B
a:Tiは化学量論比と等しいことを確認した。次に強
誘電体膜3上に、上部電極4として、RFマグネトロン
スパッタリング法により、SrRuO3膜を成膜した。
この成膜は、基板温度550℃とし、ArガスとO2ガ
スとの混合ガス雰囲気(Ar流量:45SCCM,O2
流量:5SCCM)中、0.25Paの圧力下で行っ
た。
【0054】さらに、強誘電体膜3上に成膜したSrR
uO3膜を湿式のエッチングを用いて50×50μmの
形状にパターニングすることにより、上部電極4を形成
した。BaTiO3膜及び上下電極であるSrRuO3膜
がSrTiO3単結晶上にヘテロエピタキシャル成長し
ていることをX線回折法により確認した。
uO3膜を湿式のエッチングを用いて50×50μmの
形状にパターニングすることにより、上部電極4を形成
した。BaTiO3膜及び上下電極であるSrRuO3膜
がSrTiO3単結晶上にヘテロエピタキシャル成長し
ていることをX線回折法により確認した。
【0055】図8は、このようにして作製した試料のX
線回折パターンを示す。BaTiO 3膜の(002)ピ
ークに関するロッキングカーブを測定し、その半値幅
(FWHM)を求めたところ、約0.181°であっ
た。
線回折パターンを示す。BaTiO 3膜の(002)ピ
ークに関するロッキングカーブを測定し、その半値幅
(FWHM)を求めたところ、約0.181°であっ
た。
【0056】図9は、このようにして作製したヘテロエ
ピタキシャル強誘電体膜による強誘電体キャパシタにつ
いて、図2のパルス電圧シーケンスを用いて測定した充
電電荷の室温(約25℃)での電圧パルス幅依存性を示
す。パルスの条件としては、リセットパルス(Rese
t1,Reset2)の幅W0を2sec、電圧振幅V
を3V、パルスとパルスの間隔を2secとした。数1
の近似式へのフィテング結果から、この強誘電体膜のτ
とβはそれぞれ、6.26×10-3[sec]と0.7
03であった。したがって、数2から、初期化に必要な
パルス電圧印加時間Tは、T=0.61となる。即ち、
この強誘電体キャパシタの正の分極を十分安定化させる
には、3Vの正電圧を0.61sec以上印加すれば良
い。
ピタキシャル強誘電体膜による強誘電体キャパシタにつ
いて、図2のパルス電圧シーケンスを用いて測定した充
電電荷の室温(約25℃)での電圧パルス幅依存性を示
す。パルスの条件としては、リセットパルス(Rese
t1,Reset2)の幅W0を2sec、電圧振幅V
を3V、パルスとパルスの間隔を2secとした。数1
の近似式へのフィテング結果から、この強誘電体膜のτ
とβはそれぞれ、6.26×10-3[sec]と0.7
03であった。したがって、数2から、初期化に必要な
パルス電圧印加時間Tは、T=0.61となる。即ち、
この強誘電体キャパシタの正の分極を十分安定化させる
には、3Vの正電圧を0.61sec以上印加すれば良
い。
【0057】図10は、この実施の形態の強誘電体キャ
パシタの分極保持特性を調べるために用いた電圧パルス
シーケンスを示す。最初に、パルス幅W、電圧振幅Vの
負電圧パルスD0を印加して、強誘電体キャパシタに負
の分極状態(図1(b)のA点)に設定する。以下のシ
ーケンスにおいてもパルス電圧のパルス幅W、電圧振幅
Vは同じとし、パルスとパルスの間隔をtとする。負の
分極状態を設定した後、正ののパルスPを加えると、分
極が反転し強誘電体キャパシタには正の分極状態が書き
込まれる。このパルスPの立ち上がりの際に強誘電体キ
ャパシタの上部電極に流れ込む電荷をQPとする。
パシタの分極保持特性を調べるために用いた電圧パルス
シーケンスを示す。最初に、パルス幅W、電圧振幅Vの
負電圧パルスD0を印加して、強誘電体キャパシタに負
の分極状態(図1(b)のA点)に設定する。以下のシ
ーケンスにおいてもパルス電圧のパルス幅W、電圧振幅
Vは同じとし、パルスとパルスの間隔をtとする。負の
分極状態を設定した後、正ののパルスPを加えると、分
極が反転し強誘電体キャパシタには正の分極状態が書き
込まれる。このパルスPの立ち上がりの際に強誘電体キ
ャパシタの上部電極に流れ込む電荷をQPとする。
【0058】続いて、正のパルスUを加えると、分極は
反転せず強誘電体キャパシタはそのまま正の分極状態が
維持される。このパルスUの立ち上がりの際に強誘電体
キャパシタの上部電極に流れ込む電荷をQUとする。続
いて、負のパルスNを加えると分極が反転し強誘電体キ
ャパシタには負の分極状態が書き込まれる。このパルス
Nの負への立ち上がりの際に強誘電体キャパシタの上部
電極に流れ込む電荷をQNとする。更に、負のパルスD
を加えると、分極は反転せず強誘電体キャパシタはその
まま負の分極状態が維持される。このパルスDの負への
立ち上がりの際に強誘電体キャパシタの上部電極に流れ
込む電荷をQDとする。
反転せず強誘電体キャパシタはそのまま正の分極状態が
維持される。このパルスUの立ち上がりの際に強誘電体
キャパシタの上部電極に流れ込む電荷をQUとする。続
いて、負のパルスNを加えると分極が反転し強誘電体キ
ャパシタには負の分極状態が書き込まれる。このパルス
Nの負への立ち上がりの際に強誘電体キャパシタの上部
電極に流れ込む電荷をQNとする。更に、負のパルスD
を加えると、分極は反転せず強誘電体キャパシタはその
まま負の分極状態が維持される。このパルスDの負への
立ち上がりの際に強誘電体キャパシタの上部電極に流れ
込む電荷をQDとする。
【0059】このようなシーケンスによって順次強誘電
体キャパシタにパルスを印加して、パルス間隔の変化に
よる充電電荷量(QP,QU,QN,QD)の変化を85℃
で調べた結果が、図11である。図9の結果を参考にし
て、パルス幅Wを0.7sec、パルス電圧を3Vとし
た。保持時間が10secのときのスイッチング電荷量
QSW+(10sec)=0.843C/m2が1/2にな
る時間(半減期)を外挿すると、2.7×1012[se
c](約8.5×104年)となり、85℃で10年間
の分極保持を十分保証できる。
体キャパシタにパルスを印加して、パルス間隔の変化に
よる充電電荷量(QP,QU,QN,QD)の変化を85℃
で調べた結果が、図11である。図9の結果を参考にし
て、パルス幅Wを0.7sec、パルス電圧を3Vとし
た。保持時間が10secのときのスイッチング電荷量
QSW+(10sec)=0.843C/m2が1/2にな
る時間(半減期)を外挿すると、2.7×1012[se
c](約8.5×104年)となり、85℃で10年間
の分極保持を十分保証できる。
【0060】次に、図4のパルスシーケンスを用いて測
定した充電電荷量の室温(約25℃)での電圧パルス幅
依存性を示すと、図12のようになる。パルスの条件と
しては、リセットパルス(Reset1,Reset
2)のパルス幅W0を2sec、電圧振幅Vを3V、パ
ルスとパルスの間隔を2secとした。この結果から、
電圧パルス幅W1に依存せず、一定のスイッチング電荷
量QSW+が得られている。特に、図9では十分なスイッ
チング電荷量QSW+が得られなかった短い電圧パルス幅
の領域でも、十分なスイッチング電荷量QSW+が得られ
ている。図4のパルスシーケンスが示すように、十分に
長いパルス幅の正電圧で、正の分極状態が書き込まれた
状態では、短い時間の負電圧パルスで分極が反転されて
も、速やかに正電圧パルスを印加すれば、たとえその正
電圧パルスが短くても、十分な正の分極状態に戻すこと
ができる。
定した充電電荷量の室温(約25℃)での電圧パルス幅
依存性を示すと、図12のようになる。パルスの条件と
しては、リセットパルス(Reset1,Reset
2)のパルス幅W0を2sec、電圧振幅Vを3V、パ
ルスとパルスの間隔を2secとした。この結果から、
電圧パルス幅W1に依存せず、一定のスイッチング電荷
量QSW+が得られている。特に、図9では十分なスイッ
チング電荷量QSW+が得られなかった短い電圧パルス幅
の領域でも、十分なスイッチング電荷量QSW+が得られ
ている。図4のパルスシーケンスが示すように、十分に
長いパルス幅の正電圧で、正の分極状態が書き込まれた
状態では、短い時間の負電圧パルスで分極が反転されて
も、速やかに正電圧パルスを印加すれば、たとえその正
電圧パルスが短くても、十分な正の分極状態に戻すこと
ができる。
【0061】以上の知見を基に、実際の強誘電体メモリ
に適用した実施の形態を以下に説明する。図13は、ヘ
テロエピタキシャル強誘電体キャパシタCを含む、強誘
電体メモリセルの断面を示している。1ビットのメモリ
セルは、1つの強誘電体キャパシタCと1つのMOSト
ランジスタQから構成される。強誘電体キャパシタC
は、Si単結晶基板10にバッファ層11を介してエピ
タキシャル成長させた下地電極12、この下地電極12
上にエピタキシャル成長させた強誘電体膜13及び、こ
の強誘電体膜13上にエピタキシャル成長させた上部電
極14から構成される。
に適用した実施の形態を以下に説明する。図13は、ヘ
テロエピタキシャル強誘電体キャパシタCを含む、強誘
電体メモリセルの断面を示している。1ビットのメモリ
セルは、1つの強誘電体キャパシタCと1つのMOSト
ランジスタQから構成される。強誘電体キャパシタC
は、Si単結晶基板10にバッファ層11を介してエピ
タキシャル成長させた下地電極12、この下地電極12
上にエピタキシャル成長させた強誘電体膜13及び、こ
の強誘電体膜13上にエピタキシャル成長させた上部電
極14から構成される。
【0062】図14は、強誘電体キャパシタCの具体構
造を示している。バッファ層11は、この例では、シリ
コン基板10への酸素拡散を防止するためのバリアメタ
ルである(Ti,Al)N膜111と、更にこの上に中
間バッファ層となるIr膜112及びSr(Ti,R
u)O3膜113を積層して構造としている。但し、I
r膜112に代わって、Pt,Ti等を用いてもよい。
また、Sr(Ti,Ru)O3膜113は下部電極とし
て用いてもよく、この場合には下部電極12として示し
たSrRuO3膜は省略してもよい。
造を示している。バッファ層11は、この例では、シリ
コン基板10への酸素拡散を防止するためのバリアメタ
ルである(Ti,Al)N膜111と、更にこの上に中
間バッファ層となるIr膜112及びSr(Ti,R
u)O3膜113を積層して構造としている。但し、I
r膜112に代わって、Pt,Ti等を用いてもよい。
また、Sr(Ti,Ru)O3膜113は下部電極とし
て用いてもよく、この場合には下部電極12として示し
たSrRuO3膜は省略してもよい。
【0063】強誘電体キャパシタCの上部電極14は配
線15により、MOSトランジスタQのドレイン20に
電気的に接続される。MOSトランジスタQのソース2
1は、層間絶縁膜24に埋め込まれた多結晶シリコンプ
ラグ25を介して、層間絶縁膜24上に形成されるビッ
ト線(BL)22に接続される。ゲート電極23はワー
ド線WLに接続される。強誘電体キャパシタCの下地に
形成された拡散層16は、強誘電体キャパシタCのプレ
ート線PLとなる。この様な強誘電体キャパシタCとM
OSトランジスタQからなるメモリセルを配列したメモ
リセルアレイは、例えば図15のように構成される。但
し、メモリセルアレイの構成法はこれに限られるわけで
はない。
線15により、MOSトランジスタQのドレイン20に
電気的に接続される。MOSトランジスタQのソース2
1は、層間絶縁膜24に埋め込まれた多結晶シリコンプ
ラグ25を介して、層間絶縁膜24上に形成されるビッ
ト線(BL)22に接続される。ゲート電極23はワー
ド線WLに接続される。強誘電体キャパシタCの下地に
形成された拡散層16は、強誘電体キャパシタCのプレ
ート線PLとなる。この様な強誘電体キャパシタCとM
OSトランジスタQからなるメモリセルを配列したメモ
リセルアレイは、例えば図15のように構成される。但
し、メモリセルアレイの構成法はこれに限られるわけで
はない。
【0064】図17(a)(b)は、この様に構成され
る強誘電体メモリについて、この発明による初期化法を
適用した場合のタイミングチャートである。強誘電体キ
ャパシタCには、正または負の残留分極が書き込まれた
状態でも、残留分極が書き込まれていない状態でも構わ
ない。
る強誘電体メモリについて、この発明による初期化法を
適用した場合のタイミングチャートである。強誘電体キ
ャパシタCには、正または負の残留分極が書き込まれた
状態でも、残留分極が書き込まれていない状態でも構わ
ない。
【0065】着目する強誘電体メモリセルを初期化する
には、プレート線PLを0Vに保ち、対応する対応する
ビット線BLに正電圧を印加する(時刻t0)。その状
態で対応するワード線WLを選択してMOSトランジス
タQをオン状態とする(時刻t1)。これにより、選択
された強誘電体キャパシタには正電圧が印加され、正の
分極が書き込まれる。図17(a)の場合は、その後、
ワード線WLを0Vに戻してMOSトランジスタQをオ
フ状態にし(時刻t2)、これに遅れて遅れてビット腺
BLの正電圧の印加を止める(時刻t3)。
には、プレート線PLを0Vに保ち、対応する対応する
ビット線BLに正電圧を印加する(時刻t0)。その状
態で対応するワード線WLを選択してMOSトランジス
タQをオン状態とする(時刻t1)。これにより、選択
された強誘電体キャパシタには正電圧が印加され、正の
分極が書き込まれる。図17(a)の場合は、その後、
ワード線WLを0Vに戻してMOSトランジスタQをオ
フ状態にし(時刻t2)、これに遅れて遅れてビット腺
BLの正電圧の印加を止める(時刻t3)。
【0066】図17(a)はMOSトランジスタQのソ
ース・ドレイン間のリーク電流が十分少ない場合に可能
な方法を示している。MOSトランジスタQをオンにし
て、強誘電体キャパシタのノードを充電した後、これを
オフにしても、MOSトランジスタQのリークが小さけ
れば、強誘電体キャパシタには電圧がかかり続けるの
で、MOSトランジスタをオン状態に保持する時間は短
くてよい。しかし、強誘電体キャパシタが十分に“1”
データ状態として初期化されるには一定以上の時間T
(sec)が必要であり、従って時刻t4の後に、新し
いデータ書き込みが可能な状態になる。
ース・ドレイン間のリーク電流が十分少ない場合に可能
な方法を示している。MOSトランジスタQをオンにし
て、強誘電体キャパシタのノードを充電した後、これを
オフにしても、MOSトランジスタQのリークが小さけ
れば、強誘電体キャパシタには電圧がかかり続けるの
で、MOSトランジスタをオン状態に保持する時間は短
くてよい。しかし、強誘電体キャパシタが十分に“1”
データ状態として初期化されるには一定以上の時間T
(sec)が必要であり、従って時刻t4の後に、新し
いデータ書き込みが可能な状態になる。
【0067】図17(b)は、MOSトランジスタQの
ソース・ドレイン間のリーク電流が少なくない場合のタ
イミングチャートを示している。強誘電体キャパシタの
分極は早い時間で完了するが、MOSトランジスタQを
オフ状態にした場合のリークが大きければ、十分に安定
化されていない正の分極はMOSトランジスタQを介し
て失われてしまう。それを避けるために、強誘電体キャ
パシタが十分に初期化された状態になるまでの時間T
(sec)、ワード線WLを選択してMOSトランジス
タQをオン状態に保持し、ビット線BLにも電圧をかけ
続けることが必要となる。この場合はMOSトランジス
タQをオフにした直後から、新しいデータの書き込みが
可能な状態となる。
ソース・ドレイン間のリーク電流が少なくない場合のタ
イミングチャートを示している。強誘電体キャパシタの
分極は早い時間で完了するが、MOSトランジスタQを
オフ状態にした場合のリークが大きければ、十分に安定
化されていない正の分極はMOSトランジスタQを介し
て失われてしまう。それを避けるために、強誘電体キャ
パシタが十分に初期化された状態になるまでの時間T
(sec)、ワード線WLを選択してMOSトランジス
タQをオン状態に保持し、ビット線BLにも電圧をかけ
続けることが必要となる。この場合はMOSトランジス
タQをオフにした直後から、新しいデータの書き込みが
可能な状態となる。
【0068】図18は、強誘電体メモリセルの書き込み
のタイミングチャートを示している。ビット線BLに
は、予め書き込むべきデータ“0”,“1”に対応した
電圧(“0”データは0V、“1”データは正電圧)が
既に転送されているものとする。また、プレート線PL
は0Vを与えておく。データをメモリセルに書き込むに
は、まず、ワード線WLを選択してMOSトランジスタ
Qをオン状態とする(時刻t10)。ビット線BLの電
圧が正電圧V(“1”)の場合には、強誘電体キャパシ
タに正の分極が書き込まれる。ビット線BLの電圧が0
V(“0”)の場合には、MOSトランジスタQをオン
にした時点では強誘電体キャパシタに書き込みは生じな
い。
のタイミングチャートを示している。ビット線BLに
は、予め書き込むべきデータ“0”,“1”に対応した
電圧(“0”データは0V、“1”データは正電圧)が
既に転送されているものとする。また、プレート線PL
は0Vを与えておく。データをメモリセルに書き込むに
は、まず、ワード線WLを選択してMOSトランジスタ
Qをオン状態とする(時刻t10)。ビット線BLの電
圧が正電圧V(“1”)の場合には、強誘電体キャパシ
タに正の分極が書き込まれる。ビット線BLの電圧が0
V(“0”)の場合には、MOSトランジスタQをオン
にした時点では強誘電体キャパシタに書き込みは生じな
い。
【0069】プレート線PLに正電圧Vを印加すると
(時刻t11)、MOSトランジスタをオンにした時点
で強誘電体キャパシタに、正の分極(“1”)が書き込
まれている場合には、その分極は保たれ、ビット線BL
の電圧が0Vの場合には、プレート電圧が正電圧Vにな
った時点で、負の分極(“0”)が書き込まれる。続い
て、プレート線PLの電圧を0Vに戻す(時刻t1
2)。このとき書き込んだデータに拘わらず、分極状態
は保たれる。そしてMOSトランジスタQをオフにすれ
ば(時刻t13)、書き込み動作は終了する。
(時刻t11)、MOSトランジスタをオンにした時点
で強誘電体キャパシタに、正の分極(“1”)が書き込
まれている場合には、その分極は保たれ、ビット線BL
の電圧が0Vの場合には、プレート電圧が正電圧Vにな
った時点で、負の分極(“0”)が書き込まれる。続い
て、プレート線PLの電圧を0Vに戻す(時刻t1
2)。このとき書き込んだデータに拘わらず、分極状態
は保たれる。そしてMOSトランジスタQをオフにすれ
ば(時刻t13)、書き込み動作は終了する。
【0070】初期化が行われた強誘電体メモリセルは、
正の分極状態即ち“1”データが書き込まれている。そ
の状態に負の分極を書き込む場合は、図9の結果が示す
ように短時間の負電圧印加で十分書き込み可能である。
正の分極を上書きする場合は、既に正の分極が安定に書
き込まれている状態なので、状態の変化を問わずに、デ
ータを書き込んだことになる。
正の分極状態即ち“1”データが書き込まれている。そ
の状態に負の分極を書き込む場合は、図9の結果が示す
ように短時間の負電圧印加で十分書き込み可能である。
正の分極を上書きする場合は、既に正の分極が安定に書
き込まれている状態なので、状態の変化を問わずに、デ
ータを書き込んだことになる。
【0071】図19は、強誘電体メモリセルの読み出し
のタイミングチャートを示している。強誘電体メモリセ
ルに書き込まれたデータを読み出すには、先ずビット線
BLを0Vにプリチャージして、フローティングの状態
とする。しかる後に、ワード線WLを選択してMOSト
ランジスタをオン状態とする(時刻t20)。その後、
プレート線PLから、強誘電体の下部電極に正電圧を加
える(時刻r21)。このとき、ビット線BLはあらか
じめ0Vにプリチャージされているので、上部電極が下
部電極よりも負電圧になり、強誘電体膜にあらかじめ書
き込まれていた残留分極の極性に応じた電荷がビット線
BLに流れ込む。
のタイミングチャートを示している。強誘電体メモリセ
ルに書き込まれたデータを読み出すには、先ずビット線
BLを0Vにプリチャージして、フローティングの状態
とする。しかる後に、ワード線WLを選択してMOSト
ランジスタをオン状態とする(時刻t20)。その後、
プレート線PLから、強誘電体の下部電極に正電圧を加
える(時刻r21)。このとき、ビット線BLはあらか
じめ0Vにプリチャージされているので、上部電極が下
部電極よりも負電圧になり、強誘電体膜にあらかじめ書
き込まれていた残留分極の極性に応じた電荷がビット線
BLに流れ込む。
【0072】分極の反転を伴った場合は反転を伴わない
場合と比較して大きい電荷がビット線BLに流れ込む。
これにより、ビット線BLの電位が変化する。このとき
のビット線BLの電位変化の大小をセンスアンプで増幅
することにより(時刻t22)、データ“0”,“1”
に応じて、ビット線BLは電源電位Vddあるいは接地
電位Vssとなり、これが外部に転送される。その後、
プレート線PLの電位を0V電圧に戻す(時刻t2
3)。このとき上部電極と接続されているビット線BL
の電位により、読み出されたときに分極の反転を伴った
場合は、再び同じ分極のデータが書き戻される。分極の
反転を伴わなかった場合は、分極状態は保持される。そ
の後、ワード線WLを非活性として(時刻t24)、読
み出し動作とそれに続く書き戻し動作は終了する。
場合と比較して大きい電荷がビット線BLに流れ込む。
これにより、ビット線BLの電位が変化する。このとき
のビット線BLの電位変化の大小をセンスアンプで増幅
することにより(時刻t22)、データ“0”,“1”
に応じて、ビット線BLは電源電位Vddあるいは接地
電位Vssとなり、これが外部に転送される。その後、
プレート線PLの電位を0V電圧に戻す(時刻t2
3)。このとき上部電極と接続されているビット線BL
の電位により、読み出されたときに分極の反転を伴った
場合は、再び同じ分極のデータが書き戻される。分極の
反転を伴わなかった場合は、分極状態は保持される。そ
の後、ワード線WLを非活性として(時刻t24)、読
み出し動作とそれに続く書き戻し動作は終了する。
【0073】初期化された状態の強誘電体メモリセルに
データが書き込まれていた場合は、上述した読み出しと
それに伴う書き戻し動作で問題は生じない。しかし、初
期化されていない強誘電体メモリセルに対して、図18
のタイミングチャートに従って、通常の書き込み動作を
行った場合や、既にデータが書き込まれている強誘電体
メモリセルに図19に示したタイミングチャートに従っ
て、通常の読み出し動作を行った場合は、正の分極状態
を正しく読み出せない場合がある。
データが書き込まれていた場合は、上述した読み出しと
それに伴う書き戻し動作で問題は生じない。しかし、初
期化されていない強誘電体メモリセルに対して、図18
のタイミングチャートに従って、通常の書き込み動作を
行った場合や、既にデータが書き込まれている強誘電体
メモリセルに図19に示したタイミングチャートに従っ
て、通常の読み出し動作を行った場合は、正の分極状態
を正しく読み出せない場合がある。
【0074】初期化が行われていない強誘電体メモリセ
ルに正の分極状態を、図18に示したタイミングチャー
トに従って書き込んだ後、十分に時間が経っていない場
合は、正の分極状態は十分に安定化されていない。その
状態で、図19に示したタイミングチャートに従って読
み出し動作を行った場合、ビット線BLに流れ込む電荷
が、正の分極が安定した状態から読み出した場合と比較
して小さくなり、分極の反転を伴ったか伴わなかったか
の判断ができなくなる。したがって、既に情報が書き込
まれているメモリセルを、新しい情報に書き換える場合
は、予め上述の初期化動作を行う必要がある。
ルに正の分極状態を、図18に示したタイミングチャー
トに従って書き込んだ後、十分に時間が経っていない場
合は、正の分極状態は十分に安定化されていない。その
状態で、図19に示したタイミングチャートに従って読
み出し動作を行った場合、ビット線BLに流れ込む電荷
が、正の分極が安定した状態から読み出した場合と比較
して小さくなり、分極の反転を伴ったか伴わなかったか
の判断ができなくなる。したがって、既に情報が書き込
まれているメモリセルを、新しい情報に書き換える場合
は、予め上述の初期化動作を行う必要がある。
【0075】上述した強誘電体メモリセルをマトリクス
状に配置して強誘電体メモリを構成した場合は、メモリ
として動作させる前に、あらかじめ全てのメモリセルを
初期化しておく必要がある。しかる後、情報を書き込
み、読み出すことになる。この発明を適用する場合、メ
モリセルアレイを、図16に示すように、データ書き換
え単位毎に複数のブロックB0,B1,…,Bn−1に
分けることが便利である。
状に配置して強誘電体メモリを構成した場合は、メモリ
として動作させる前に、あらかじめ全てのメモリセルを
初期化しておく必要がある。しかる後、情報を書き込
み、読み出すことになる。この発明を適用する場合、メ
モリセルアレイを、図16に示すように、データ書き換
え単位毎に複数のブロックB0,B1,…,Bn−1に
分けることが便利である。
【0076】データ書き換えが必要な場合は、そのデー
タが記録されていたブロックに上書きすることはせず、
他のブロックを一括的に初期化して(即ちオール“1”
データ状態にして)、ここに書き込むこととする。そし
て、データが移し替えられたブロックのセル群は、新た
なデータ書き込みに備えて、初期化する。この様にメモ
リセルアレイの書き換え単位となるブロック毎に初期化
の制御を行えば、大規模の強誘電体メモリを効率良く随
時初期化することができ、しかも初期化に必要な時間の
長さを意識することなく使用することが可能となる。
タが記録されていたブロックに上書きすることはせず、
他のブロックを一括的に初期化して(即ちオール“1”
データ状態にして)、ここに書き込むこととする。そし
て、データが移し替えられたブロックのセル群は、新た
なデータ書き込みに備えて、初期化する。この様にメモ
リセルアレイの書き換え単位となるブロック毎に初期化
の制御を行えば、大規模の強誘電体メモリを効率良く随
時初期化することができ、しかも初期化に必要な時間の
長さを意識することなく使用することが可能となる。
【0077】
【発明の効果】以上述べたようにこの発明によれば、ヘ
テロエピタキシャル成長させた強誘電体キャパシタの初
期化処理を行うことにより、強誘電体メモリの高速の書
き込み及び読み出しが可能になる。
テロエピタキシャル成長させた強誘電体キャパシタの初
期化処理を行うことにより、強誘電体メモリの高速の書
き込み及び読み出しが可能になる。
【図1】へテロエピタキシャル成長させた強誘電体膜の
強誘電ヒステリシス曲線を示す図である。
強誘電ヒステリシス曲線を示す図である。
【図2】強誘電体キャパシタの書き込みのためのパルス
応答を調べるためのパルスシーケンスを示す図である。
応答を調べるためのパルスシーケンスを示す図である。
【図3】図2のパルスシーケンスによるスイッチング電
荷量のパルス幅依存性を示す図である。
荷量のパルス幅依存性を示す図である。
【図4】強誘電体キャパシタの書き込み後の書き戻しの
ためのパルス応答を調べるためのパルスシーケンスを示
す図である。
ためのパルス応答を調べるためのパルスシーケンスを示
す図である。
【図5】図4のパルスシーケンスによるスイッチング電
荷量のパルス幅依存性を示す図。
荷量のパルス幅依存性を示す図。
【図6】強誘電体膜の保持特性から求めた半減期と書き
込み時間とパルス幅依存性の結果から定義される数値と
の関係を示す図である。
込み時間とパルス幅依存性の結果から定義される数値と
の関係を示す図である。
【図7】この発明の実施の形態に係る強誘電体キャパシ
タの断面図である。
タの断面図である。
【図8】同強誘電体キャパシタのX線回折パターンを示
す図である。
す図である。
【図9】同強誘電体キャパシタについて図2のパルスシ
ーケンスによるスイッチング電荷量のパルス幅依存性を
示す図である。
ーケンスによるスイッチング電荷量のパルス幅依存性を
示す図である。
【図10】同強誘電体キャパシタの保持特性を調べるた
めのパルスシーケンスを示す図である。
めのパルスシーケンスを示す図である。
【図11】同強誘電体キャパシタの85℃での保持特性
を示す図である。
を示す図である。
【図12】同強誘電体キャパシタの図4のパルスシーケ
ンスによるスイッチング電荷量のパルス幅依存性を示す
図。
ンスによるスイッチング電荷量のパルス幅依存性を示す
図。
【図13】この発明の実施の形態による強誘電体メモリ
のメモリセル構造を示す断面図である。
のメモリセル構造を示す断面図である。
【図14】同メモリセルの強誘電体キャパシタ部の拡大
断面図である。
断面図である。
【図15】同強誘電体メモリのメモリセルアレイの等価
回路である。
回路である。
【図16】同メモリセルアレイのブロック化構成を示す
図である。
図である。
【図17】同強誘電体メモリの初期化動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図18】同強誘電体メモリの書き込み動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図19】同強誘電体メモリの読み出し動作を説明する
ためのタイミング図である。
ためのタイミング図である。
1…SrTiO3単結晶基板、2…SrRuO3下部電
極、3…(Ba,Sr)TiO3強誘電体膜、4…Sr
RuO3上部電極。
極、3…(Ba,Sr)TiO3強誘電体膜、4…Sr
RuO3上部電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川久保 隆 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 Fターム(参考) 5F083 FR02 JA14 JA15 JA36 JA38 JA40 JA43
Claims (5)
- 【請求項1】 基板と、この基板上に形成された下部電
極と、この下部電極上にエピタキシャル成長されて歪み
が導入された強誘電体膜と、この強誘電体膜上に形成さ
れた上部電極とを備えた強誘電体キャパシタを有し、 前記強誘電体キャパシタは、上部電極側が正となる第1
の分極状態と、上部電極側が負となる第2の分極状態と
を不揮発に記憶するものであって、 データ書き込みに先立って、前記強誘電体キャパシタに
対して、前記上部電極側に前記下部電極より高い電圧を
印加して前記強誘電体膜を前記第1の分極状態に設定す
る初期化モードを有することを特徴とする強誘電体メモ
リ。 - 【請求項2】 前記強誘電体キャパシタの初期化モード
における電圧印加時間T[sec]は、その電圧印加に
より分極反転時と非反転時に流れる電荷量の差であるス
イッチング電荷量QSW+[C/m2]の電圧パルス幅t
[sec]に対する依存性を、QSW+=Q0{1−ex
p[(−t/τ)β]}(但し、Q0[C/m2]:飽
和スイッチング電荷量、τ[sec],β:測定データ
に基づいて決定される定数)で近似したときに、T≧τ
×251/β に設定されることを特徴とする請求項1の
強誘電体メモリ。 - 【請求項3】 前記基板は単結晶基板であり、前記下部
電極及び上部電極は、ペロブスカイト型結晶構造を持つ
導電性酸化物膜であり、前記強誘電体膜は、ペロブスカ
イト型結晶構造を持つBaTiO3膜、(Ba,Sr)
TiO3膜、Pb(Zr,Ti)O3膜のなかから選ばれ
た一種であることを特徴とする請求項1記載の強誘電体
メモリ。 - 【請求項4】 基板と、この基板上に形成された下部電
極と、この下部電極上にエピタキシャル成長されて歪み
が導入された強誘電体膜と、この強誘電体膜上に形成さ
れた上部電極とを備えた強誘電体キャパシタを有し、前
記強誘電体キャパシタは、上部電極側が正となる第1の
分極状態と、上部電極側が負となる第2の分極状態とを
不揮発に記憶する強誘電体メモリのデータ書き込み方法
であって、 データ書き込みに先立って、前記強誘電体キャパシタに
対して、前記上部電極側に前記下部電極より高い電圧を
印加して前記強誘電体膜を前記第1の分極状態に設定す
る初期化を行うことを特徴とする強誘電体メモリのデー
タ書き込み方法。 - 【請求項5】 エピタキシャル成長により歪みが導入さ
れた強誘電体膜を持つ複数の強誘電体キャパシタが配列
されたメモリセルアレイを有し、前記強誘電体キャパシ
タは上部電極側が正となる第1の分極状態と、上部電極
側が負となる第2の分極状態とを不揮発に記憶する強誘
電体メモリのデータ書き込み方法であって、 前記メモリセルアレイのデータ書き込みに先立って、デ
ータ書き込み領域内の全強誘電体キャパシタに対して一
括して、上部電極側に前記下部電極より高い電圧を印加
して前記強誘電体膜を前記第1の分極状態に設定する初
期化を行うことを特徴とする強誘電体メモリのデータ書
き込み方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001092959A JP2002289811A (ja) | 2001-03-28 | 2001-03-28 | 強誘電体メモリ及びそのデータ書き込み方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001092959A JP2002289811A (ja) | 2001-03-28 | 2001-03-28 | 強誘電体メモリ及びそのデータ書き込み方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002289811A true JP2002289811A (ja) | 2002-10-04 |
Family
ID=18947350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001092959A Pending JP2002289811A (ja) | 2001-03-28 | 2001-03-28 | 強誘電体メモリ及びそのデータ書き込み方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002289811A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004053991A1 (ja) * | 2002-12-10 | 2004-06-24 | Fujitsu Limited | 強誘電体キャパシタ及びその製造方法 |
US7473949B2 (en) | 2002-12-10 | 2009-01-06 | Fujitsu Limited | Ferroelectric capacitor and method of manufacturing the same |
JP2009231842A (ja) * | 2008-03-24 | 2009-10-08 | Samsung Electronics Co Ltd | 電気機械的スイッチ及びこれの形成方法 |
JP2019102741A (ja) * | 2017-12-07 | 2019-06-24 | 株式会社アルバック | Pzt素子、pzt素子の製造方法 |
-
2001
- 2001-03-28 JP JP2001092959A patent/JP2002289811A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004053991A1 (ja) * | 2002-12-10 | 2004-06-24 | Fujitsu Limited | 強誘電体キャパシタ及びその製造方法 |
KR100718525B1 (ko) * | 2002-12-10 | 2007-05-16 | 후지쯔 가부시끼가이샤 | 강유전체 커패시터 및 그 제조 방법 |
CN100369255C (zh) * | 2002-12-10 | 2008-02-13 | 富士通株式会社 | 铁电体电容器及其制造方法 |
US7473949B2 (en) | 2002-12-10 | 2009-01-06 | Fujitsu Limited | Ferroelectric capacitor and method of manufacturing the same |
JP2009231842A (ja) * | 2008-03-24 | 2009-10-08 | Samsung Electronics Co Ltd | 電気機械的スイッチ及びこれの形成方法 |
JP2019102741A (ja) * | 2017-12-07 | 2019-06-24 | 株式会社アルバック | Pzt素子、pzt素子の製造方法 |
JP6994372B2 (ja) | 2017-12-07 | 2022-02-04 | 株式会社アルバック | Pzt素子製造方法 |
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