JP2002171140A - オーディオ信号増幅出力回路 - Google Patents
オーディオ信号増幅出力回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】 D級オーディオアンプの出力短絡によって生
じた過大電流による出力トランジスタの熱破壊を防止す
ること。 【解決手段】 出力トランジスタTr11、Tr12,
Tr21,Tr22のソース−ドレイン間の電位差であ
る検出電圧と所定電圧とを比較し、該検出電圧が前記所
定電圧を越えた場合に、短絡検出出力信号を出力トラン
ジスタTr11、Tr12,Tr21,Tr22のゲー
トに出力して出力トランジスタTr11、Tr12,T
r21,Tr22をオフさせる保護制御回路11,1
2,21,22を備える。
じた過大電流による出力トランジスタの熱破壊を防止す
ること。 【解決手段】 出力トランジスタTr11、Tr12,
Tr21,Tr22のソース−ドレイン間の電位差であ
る検出電圧と所定電圧とを比較し、該検出電圧が前記所
定電圧を越えた場合に、短絡検出出力信号を出力トラン
ジスタTr11、Tr12,Tr21,Tr22のゲー
トに出力して出力トランジスタTr11、Tr12,T
r21,Tr22をオフさせる保護制御回路11,1
2,21,22を備える。
Description
【0001】
【発明の属する技術分野】この発明は、出力トランジス
タを用いて、入力されたオーディオ信号に対応したPW
M信号を増幅出力するオーディオ信号増幅出力回路に関
し、特に、D級オーディオアンプなどのBTL(Balanc
ed Transformer Less)出力回路において、出力短絡の
過大電流が原因で出力トランジスタが熱破壊することを
防止することができるオーディオ信号増幅出力回路に関
するものである。
タを用いて、入力されたオーディオ信号に対応したPW
M信号を増幅出力するオーディオ信号増幅出力回路に関
し、特に、D級オーディオアンプなどのBTL(Balanc
ed Transformer Less)出力回路において、出力短絡の
過大電流が原因で出力トランジスタが熱破壊することを
防止することができるオーディオ信号増幅出力回路に関
するものである。
【0002】
【従来の技術】図16は、従来のD級オーディオアンプ
のBTL出力部の構成を示す図である。また、図17
は、このBTL出力部の動作を示すタイミングチャート
である。図16において、デジタルオーディオデータD
は、たとえば、CD、MD、DVD、BSなどを信号源
とするオーディオのPCMデータである。信号源によっ
て、ビット数や周波数は様々であり、ビット数は、14
〜24bitであり、周波数は、1〜4fs=32〜1
92kHz(1fs=32〜48kHz)である。たと
えば、CDであれば、ビット数は、16bitであり、
周波数は1fs=44.1kHzである。
のBTL出力部の構成を示す図である。また、図17
は、このBTL出力部の動作を示すタイミングチャート
である。図16において、デジタルオーディオデータD
は、たとえば、CD、MD、DVD、BSなどを信号源
とするオーディオのPCMデータである。信号源によっ
て、ビット数や周波数は様々であり、ビット数は、14
〜24bitであり、周波数は、1〜4fs=32〜1
92kHz(1fs=32〜48kHz)である。たと
えば、CDであれば、ビット数は、16bitであり、
周波数は1fs=44.1kHzである。
【0003】このデジタルオーディオデータDは、オー
バーサンプリングデジタルフィルタ1によってアップサ
ンプルされ、さらにΣΔ変調回路2およびPWMパルス
生成回路3によって、1ビットのデータ列IN1,IN
2に変調される。オーディオのS/N精度を保つため、
PWMパルスの周期は、1/(16fs)〜1/(64
fs)程度であり、PWMパルスの分解能で、1/(2
56fs)〜1/(1024fs)程度を選択する場合
が多い。
バーサンプリングデジタルフィルタ1によってアップサ
ンプルされ、さらにΣΔ変調回路2およびPWMパルス
生成回路3によって、1ビットのデータ列IN1,IN
2に変調される。オーディオのS/N精度を保つため、
PWMパルスの周期は、1/(16fs)〜1/(64
fs)程度であり、PWMパルスの分解能で、1/(2
56fs)〜1/(1024fs)程度を選択する場合
が多い。
【0004】PWMパルス生成回路3から出力された1
ビットのデータ列IN1,IN2の信号レベルは、3〜
5V程度であり、この信号レベルは、BTL出力ドライ
バ部4によって、20〜50V程度までドライブされ、
増幅出力信号OUT1,OUTO2としてLCフィルタ
5a,5bに出力される。
ビットのデータ列IN1,IN2の信号レベルは、3〜
5V程度であり、この信号レベルは、BTL出力ドライ
バ部4によって、20〜50V程度までドライブされ、
増幅出力信号OUT1,OUTO2としてLCフィルタ
5a,5bに出力される。
【0005】1ビットのデータ列IN1は、正相入力と
して出力トランジスタTr11のゲートに入力されると
ともに、インバータI1を介した逆相入力として出力ト
ランジスタTr12のゲートに入力され、増幅出力信号
OUT1を出力する。同様に、1ビットのデータ列IN
2は、正相入力として出力トランジスタTr21のゲー
トに入力されるとともに、インバータI2を介した逆相
入力として出力トランジスタTr22のゲートに入力さ
れ、増幅出力信号OUT2を出力する。
して出力トランジスタTr11のゲートに入力されると
ともに、インバータI1を介した逆相入力として出力ト
ランジスタTr12のゲートに入力され、増幅出力信号
OUT1を出力する。同様に、1ビットのデータ列IN
2は、正相入力として出力トランジスタTr21のゲー
トに入力されるとともに、インバータI2を介した逆相
入力として出力トランジスタTr22のゲートに入力さ
れ、増幅出力信号OUT2を出力する。
【0006】BTL出力は、図17に示すように、1ビ
ットのデータ列IN1のPWMパルス周期のオン期間
「a」と、1ビットのデータ列IN2のPWMパルス周
期のオフ期間「b」とを同じにしている。すなわち、デ
ータ列IN1とデータ列IN2とは逆相の関係を有す
る、いわゆるBTL出力となる。
ットのデータ列IN1のPWMパルス周期のオン期間
「a」と、1ビットのデータ列IN2のPWMパルス周
期のオフ期間「b」とを同じにしている。すなわち、デ
ータ列IN1とデータ列IN2とは逆相の関係を有す
る、いわゆるBTL出力となる。
【0007】ここで、電力変換効率を上げるため、増幅
出力信号OUT1,OUT2を増幅出力する出力トラン
ジスタTr11,Tr12,Tr21,Tr22のオン
抵抗を小さくする必要があり、通常のオーディオアンプ
では、オン抵抗を0.3Ω以下程度の選定される。
出力信号OUT1,OUT2を増幅出力する出力トラン
ジスタTr11,Tr12,Tr21,Tr22のオン
抵抗を小さくする必要があり、通常のオーディオアンプ
では、オン抵抗を0.3Ω以下程度の選定される。
【0008】増幅出力信号OUT1,OUT2は、それ
ぞれLCフィルタ5a,5bを介して、増幅出力信号O
UT1,OUT2が示すPWM信号を平滑したアナログ
信号としてスピーカ10に出力される。
ぞれLCフィルタ5a,5bを介して、増幅出力信号O
UT1,OUT2が示すPWM信号を平滑したアナログ
信号としてスピーカ10に出力される。
【0009】
【発明が解決しようとする課題】ところで、上述したB
TL出力部には、出力短絡に対する保護回路がなく、し
かもBTL出力では、スピーカ10に2つの正端子であ
るスピーカ端子T1,T2を有するため、出力短絡時に
過大電流が流れ、出力トランジスタTr11,Tr1
2,Tr21,Tr22が破壊するという問題点があっ
た。
TL出力部には、出力短絡に対する保護回路がなく、し
かもBTL出力では、スピーカ10に2つの正端子であ
るスピーカ端子T1,T2を有するため、出力短絡時に
過大電流が流れ、出力トランジスタTr11,Tr1
2,Tr21,Tr22が破壊するという問題点があっ
た。
【0010】たとえば、スピーカ10の配線接続時に、
ユーザが誤って接続線をBTL出力部のシャーシに接触
させたり、あるいはスピーカ端子T1,T2間を短絡さ
せたりした場合が想定され、スピーカ端子T1をシャー
シ、すなわちグランド(GND)に短絡させた場合、電
源側の出力トランジスタTr11がオン時に過大電流が
流れ、発熱によって、出力トランジスタTr11を破壊
する。
ユーザが誤って接続線をBTL出力部のシャーシに接触
させたり、あるいはスピーカ端子T1,T2間を短絡さ
せたりした場合が想定され、スピーカ端子T1をシャー
シ、すなわちグランド(GND)に短絡させた場合、電
源側の出力トランジスタTr11がオン時に過大電流が
流れ、発熱によって、出力トランジスタTr11を破壊
する。
【0011】このため、従来の保護回路では、出力トラ
ンジスタに直列に抵抗を挿入し、この抵抗両端の電位差
から過大電流を検出し、この過大電流の検出時に、出力
トランジスタをオフにするものがある。しかしながら、
出力抵抗を小さくする必要があるD級アンプには、この
保護回路を適用することができない。
ンジスタに直列に抵抗を挿入し、この抵抗両端の電位差
から過大電流を検出し、この過大電流の検出時に、出力
トランジスタをオフにするものがある。しかしながら、
出力抵抗を小さくする必要があるD級アンプには、この
保護回路を適用することができない。
【0012】この発明は上記に鑑みてなされたもので、
D級オーディオアンプの出力短絡によって生じた過大電
流による出力トランジスタの熱破壊を防止することがで
きるオーディオ信号増幅出力回路を得ることを目的とす
る。
D級オーディオアンプの出力短絡によって生じた過大電
流による出力トランジスタの熱破壊を防止することがで
きるオーディオ信号増幅出力回路を得ることを目的とす
る。
【0013】
【課題を解決するための手段】上記目的を達成するた
め、この発明にかかるオーディオ信号増幅出力回路は、
出力トランジスタを用いて、入力されたオーディオ信号
に対応したPWM信号を増幅出力するオーディオ信号増
幅出力回路において、前記出力トランジスタのソース−
ドレイン間の電位差である検出電圧と所定電圧とを比較
し、該検出電圧が前記所定電圧を越えた場合に停止信号
を出力する比較手段と、前記比較手段が前記停止信号を
出力した場合、前記出力トランジスタの出力をオフにす
る制御を行うトランジスタ保護制御手段とを備えたこと
を特徴とする。
め、この発明にかかるオーディオ信号増幅出力回路は、
出力トランジスタを用いて、入力されたオーディオ信号
に対応したPWM信号を増幅出力するオーディオ信号増
幅出力回路において、前記出力トランジスタのソース−
ドレイン間の電位差である検出電圧と所定電圧とを比較
し、該検出電圧が前記所定電圧を越えた場合に停止信号
を出力する比較手段と、前記比較手段が前記停止信号を
出力した場合、前記出力トランジスタの出力をオフにす
る制御を行うトランジスタ保護制御手段とを備えたこと
を特徴とする。
【0014】この発明によれば、比較手段が、出力トラ
ンジスタのソース−ドレイン間の電位差である検出電圧
と所定電圧とを比較し、該検出電圧が前記所定電圧を越
えた場合に停止信号を出力し、トランジスタ保護制御手
段が、前記比較手段が前記停止信号を出力した場合、前
記出力トランジスタの出力をオフにする制御を行い、出
力短絡によって出力トランジスタに過大電流が流れない
ようにしている。
ンジスタのソース−ドレイン間の電位差である検出電圧
と所定電圧とを比較し、該検出電圧が前記所定電圧を越
えた場合に停止信号を出力し、トランジスタ保護制御手
段が、前記比較手段が前記停止信号を出力した場合、前
記出力トランジスタの出力をオフにする制御を行い、出
力短絡によって出力トランジスタに過大電流が流れない
ようにしている。
【0015】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、複数の出力トランジス
タを備え、前記比較手段および前記トランジスタ保護制
御手段は、各出力トランジスタ毎に設けられたことを特
徴とする。
力回路は、上記の発明において、複数の出力トランジス
タを備え、前記比較手段および前記トランジスタ保護制
御手段は、各出力トランジスタ毎に設けられたことを特
徴とする。
【0016】この発明によれば、複数の出力トランジス
タを備え、前記比較手段および前記トランジスタ保護制
御手段は、複数の出力トランジスタ毎に設けられ、それ
ぞれが、出力短絡による各出力トランジスタに過大電流
が流れることを防止するようにしている。
タを備え、前記比較手段および前記トランジスタ保護制
御手段は、複数の出力トランジスタ毎に設けられ、それ
ぞれが、出力短絡による各出力トランジスタに過大電流
が流れることを防止するようにしている。
【0017】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記トランジスタ保護
制御手段は、前記比較手段が停止信号を出力する場合、
前記複数の出力トランジスタの全てをオフにする制御を
行うことを特徴とする。
力回路は、上記の発明において、前記トランジスタ保護
制御手段は、前記比較手段が停止信号を出力する場合、
前記複数の出力トランジスタの全てをオフにする制御を
行うことを特徴とする。
【0018】この発明によれば、前記トランジスタ保護
制御手段が、前記比較手段が停止信号を出力する場合、
前記複数の出力トランジスタの全てをオフにするように
している。
制御手段が、前記比較手段が停止信号を出力する場合、
前記複数の出力トランジスタの全てをオフにするように
している。
【0019】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記トランジスタ保護
制御手段は、前記PWM信号をクロック信号として前記
停止信号をラッチするラッチ回路と、前記出力トランジ
スタのゲート入力側に設けられ、前記PWM信号と前記
停止信号の反転信号との論理積をとり、該PWM信号の
信号レベルにかかわらず、前記出力トランジスタをオフ
にする論理積回路とを備えたことを特徴とする。
力回路は、上記の発明において、前記トランジスタ保護
制御手段は、前記PWM信号をクロック信号として前記
停止信号をラッチするラッチ回路と、前記出力トランジ
スタのゲート入力側に設けられ、前記PWM信号と前記
停止信号の反転信号との論理積をとり、該PWM信号の
信号レベルにかかわらず、前記出力トランジスタをオフ
にする論理積回路とを備えたことを特徴とする。
【0020】この発明によれば、前記トランジスタ保護
制御手段のラッチ回路が、前記PWM信号をクロック信
号として前記停止信号をラッチし、論理積回路が、前記
出力トランジスタのゲート入力側に設けられ、前記PW
M信号と前記停止信号の反転信号との論理積をとり、該
PWM信号の信号レベルにかかわらず、前記出力トラン
ジスタをオフにするようにしている。
制御手段のラッチ回路が、前記PWM信号をクロック信
号として前記停止信号をラッチし、論理積回路が、前記
出力トランジスタのゲート入力側に設けられ、前記PW
M信号と前記停止信号の反転信号との論理積をとり、該
PWM信号の信号レベルにかかわらず、前記出力トラン
ジスタをオフにするようにしている。
【0021】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記比較手段は、前記
検出電圧に対応した検出電流値と第1のバイアス電流値
との二乗値を第2のバイアス電流値で除算した判定電流
値を出力する二乗/除算回路と、前記判定電流値が第3
のバイアス電流値を越えた場合に前記停止信号を出力す
る判定回路とを備えたことを特徴とする。
力回路は、上記の発明において、前記比較手段は、前記
検出電圧に対応した検出電流値と第1のバイアス電流値
との二乗値を第2のバイアス電流値で除算した判定電流
値を出力する二乗/除算回路と、前記判定電流値が第3
のバイアス電流値を越えた場合に前記停止信号を出力す
る判定回路とを備えたことを特徴とする。
【0022】この発明によれば、二乗/除算回路が、前
記検出電圧に対応した検出電流値と第1のバイアス電流
値との二乗値を第2のバイアス電流値で除算した判定電
流値を出力し、判定回路が、前記判定電流値が第3のバ
イアス電流値を越えた場合に前記停止信号を出力するよ
うにし、定常時に流れるバイアス電流値を抑えるように
している。
記検出電圧に対応した検出電流値と第1のバイアス電流
値との二乗値を第2のバイアス電流値で除算した判定電
流値を出力し、判定回路が、前記判定電流値が第3のバ
イアス電流値を越えた場合に前記停止信号を出力するよ
うにし、定常時に流れるバイアス電流値を抑えるように
している。
【0023】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記PWM信号をクロ
ック信号として、前記比較手段から出力された前記停止
信号の出力回数を計数し、該出力回数が第1の所定値を
越えた場合に、前記トランジスタ保護制御手段に前記停
止信号を出力する第1の計数手段と、前記PWM信号を
クロック信号として、該クロック信号を計数し、該計数
値が前記第1の所定値に比して大きい第2の所定値を越
えた場合に前記第2の計数手段による計数をリセットす
る第2の計数手段とをさらに備えたことを特徴とする。
力回路は、上記の発明において、前記PWM信号をクロ
ック信号として、前記比較手段から出力された前記停止
信号の出力回数を計数し、該出力回数が第1の所定値を
越えた場合に、前記トランジスタ保護制御手段に前記停
止信号を出力する第1の計数手段と、前記PWM信号を
クロック信号として、該クロック信号を計数し、該計数
値が前記第1の所定値に比して大きい第2の所定値を越
えた場合に前記第2の計数手段による計数をリセットす
る第2の計数手段とをさらに備えたことを特徴とする。
【0024】この発明によれば、第1の計数手段が、前
記PWM信号をクロック信号として、前記比較手段から
出力された前記停止信号の出力回数を計数し、該出力回
数が第1の所定値を越えた場合に、前記トランジスタ保
護制御手段に前記停止信号を出力し、第2の計数手段
が、前記PWM信号をクロック信号として、該クロック
信号を計数し、該計数値が前記第1の所定値に比して大
きい第2の所定値を越えた場合に前記第2の計数手段に
よる計数をリセットするようにし、第1の所定値/第2
の所定値の比率に応じて出力短絡を検出するようにして
いる。
記PWM信号をクロック信号として、前記比較手段から
出力された前記停止信号の出力回数を計数し、該出力回
数が第1の所定値を越えた場合に、前記トランジスタ保
護制御手段に前記停止信号を出力し、第2の計数手段
が、前記PWM信号をクロック信号として、該クロック
信号を計数し、該計数値が前記第1の所定値に比して大
きい第2の所定値を越えた場合に前記第2の計数手段に
よる計数をリセットするようにし、第1の所定値/第2
の所定値の比率に応じて出力短絡を検出するようにして
いる。
【0025】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記PWM信号と、前
記PWM信号と該PWM信号を遅延した遅延PWM信号
との論理積をとった論理積信号とをもとに、前記PWM
信号のパルス幅が所定幅以上である場合にクロックを生
成し、前記第1の計数手段および前記第2の計数手段の
クロック信号として出力するクロック生成回路をさらに
備えたことを特徴とする。
力回路は、上記の発明において、前記PWM信号と、前
記PWM信号と該PWM信号を遅延した遅延PWM信号
との論理積をとった論理積信号とをもとに、前記PWM
信号のパルス幅が所定幅以上である場合にクロックを生
成し、前記第1の計数手段および前記第2の計数手段の
クロック信号として出力するクロック生成回路をさらに
備えたことを特徴とする。
【0026】この発明によれば、クロック生成回路が、
前記PWM信号と、前記PWM信号と該PWM信号を遅
延した遅延PWM信号との論理積をとった論理積信号と
をもとに、前記PWM信号のパルス幅が所定幅以上であ
る場合にクロックを生成し、前記第1の計数手段および
前記第2の計数手段のクロック信号として出力するよう
にし、所定幅未満のパルス幅をもつパルスによるクロッ
ク発生を間引き、出力トランジスタの出力レベルの急峻
な変化によって生じるオーバーシュートやアンダーシュ
ートによって発生する不安定な出力状態において、出力
短絡の判定を行わないようにしている。
前記PWM信号と、前記PWM信号と該PWM信号を遅
延した遅延PWM信号との論理積をとった論理積信号と
をもとに、前記PWM信号のパルス幅が所定幅以上であ
る場合にクロックを生成し、前記第1の計数手段および
前記第2の計数手段のクロック信号として出力するよう
にし、所定幅未満のパルス幅をもつパルスによるクロッ
ク発生を間引き、出力トランジスタの出力レベルの急峻
な変化によって生じるオーバーシュートやアンダーシュ
ートによって発生する不安定な出力状態において、出力
短絡の判定を行わないようにしている。
【0027】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記クロック生成回路
は、ゲート遅延によって前記PWM信号を遅延する遅延
回路を備えたことを特徴とする。
力回路は、上記の発明において、前記クロック生成回路
は、ゲート遅延によって前記PWM信号を遅延する遅延
回路を備えたことを特徴とする。
【0028】この発明によれば、前記クロック生成回路
は、ゲート遅延によって前記PWM信号を遅延する遅延
回路を有し、この遅延した遅延PWM信号を用いてパル
ス幅が所定幅未満のパルスのクロックを間引くようにし
ている。
は、ゲート遅延によって前記PWM信号を遅延する遅延
回路を有し、この遅延した遅延PWM信号を用いてパル
ス幅が所定幅未満のパルスのクロックを間引くようにし
ている。
【0029】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記クロック生成回路
は、自励発振クロックを生成する自励発振回路と、前記
自励発振クロックを用いて前記PWM信号を遅延するシ
フトレジスタとを備えたことを特徴とする。
力回路は、上記の発明において、前記クロック生成回路
は、自励発振クロックを生成する自励発振回路と、前記
自励発振クロックを用いて前記PWM信号を遅延するシ
フトレジスタとを備えたことを特徴とする。
【0030】この発明によれば、シフトレジスタが、自
励発振回路が出力する自励発振クロックを用いて前記P
WM信号を遅延するようにしている。
励発振回路が出力する自励発振クロックを用いて前記P
WM信号を遅延するようにしている。
【0031】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記比較手段から停止
信号が出力された場合に、前記自励発振クロックあるい
は独立した自励発振クロックを計数し、該計数値が第3
の所定値を越えた場合に、前記トランジスタ保護制御手
段に出力された前記停止信号を出力する第3の計数手段
をさらに備えたことを特徴とする。
力回路は、上記の発明において、前記比較手段から停止
信号が出力された場合に、前記自励発振クロックあるい
は独立した自励発振クロックを計数し、該計数値が第3
の所定値を越えた場合に、前記トランジスタ保護制御手
段に出力された前記停止信号を出力する第3の計数手段
をさらに備えたことを特徴とする。
【0032】この発明によれば、第3の計数手段が、前
記比較手段から停止信号が出力された場合に、前記自励
発振クロックあるいは独立した自励発振クロックを計数
し、該計数値が第3の所定値を越えた場合に、前記トラ
ンジスタ保護制御手段に出力された前記停止信号を出力
するようにし、入力が無信号状態であっても、出力短絡
を検出し、出力トランジスタをオフするようにしてい
る。
記比較手段から停止信号が出力された場合に、前記自励
発振クロックあるいは独立した自励発振クロックを計数
し、該計数値が第3の所定値を越えた場合に、前記トラ
ンジスタ保護制御手段に出力された前記停止信号を出力
するようにし、入力が無信号状態であっても、出力短絡
を検出し、出力トランジスタをオフするようにしてい
る。
【0033】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記ラッチ回路、前記
第2の計数手段あるいは前記第3の計数手段は、外部か
ら入力される解除信号によってラッチ処理あるいは計数
処理をリセットすることを特徴とする。
力回路は、上記の発明において、前記ラッチ回路、前記
第2の計数手段あるいは前記第3の計数手段は、外部か
ら入力される解除信号によってラッチ処理あるいは計数
処理をリセットすることを特徴とする。
【0034】この発明によれば、前記ラッチ回路、前記
第2の計数手段あるいは前記第3の計数手段が、外部か
ら入力される解除信号によってラッチ処理あるいは計数
処理をリセットし、正常状態に復帰するようにしてい
る。
第2の計数手段あるいは前記第3の計数手段が、外部か
ら入力される解除信号によってラッチ処理あるいは計数
処理をリセットし、正常状態に復帰するようにしてい
る。
【0035】
【発明の実施の形態】以下、添付図面を参照して、この
発明にかかるオーディオ信号増幅出力回路の好適な実施
の形態について説明する。
発明にかかるオーディオ信号増幅出力回路の好適な実施
の形態について説明する。
【0036】実施の形態1.まず、この発明の実施の形
態1について説明する。図1は、この発明の実施の形態
1であるオーディオ信号増幅出力回路の全体構成を示す
回路図である。このオーディオ信号増幅出力回路は、図
16に示したD級オーディオアンプのBTL出力部に対
応し、各出力トランジスタTr11,Tr12,Tr2
1,Tr22に対応した保護制御回路11,12,2
1,22を有するとともに、この保護制御回路11,2
1,21,22から出力される短絡検出信号SNGをそれ
ぞれ出力トランジスタTr11,Tr12,Tr21,
Tr22のゲートに出力するアンド回路A11,A1
2,A21,A22を対応づけて有している。その他の
構成は、図16に示したBTL出力部と同じであり、同
一構成部分には同一符号を付している。
態1について説明する。図1は、この発明の実施の形態
1であるオーディオ信号増幅出力回路の全体構成を示す
回路図である。このオーディオ信号増幅出力回路は、図
16に示したD級オーディオアンプのBTL出力部に対
応し、各出力トランジスタTr11,Tr12,Tr2
1,Tr22に対応した保護制御回路11,12,2
1,22を有するとともに、この保護制御回路11,2
1,21,22から出力される短絡検出信号SNGをそれ
ぞれ出力トランジスタTr11,Tr12,Tr21,
Tr22のゲートに出力するアンド回路A11,A1
2,A21,A22を対応づけて有している。その他の
構成は、図16に示したBTL出力部と同じであり、同
一構成部分には同一符号を付している。
【0037】図2は、図1に示した保護制御回路11、
アンド回路A11および出力トランジスタTr11を含
む回路30の詳細構成を示す回路図である。また、図3
は、図2に示した保護制御回路11の動作を示すタイミ
ングチャートである。図2において、保護制御回路11
は、コンパレータComp1、フリップフロップ回路F
F1およびRSラッチ回路31を有する。
アンド回路A11および出力トランジスタTr11を含
む回路30の詳細構成を示す回路図である。また、図3
は、図2に示した保護制御回路11の動作を示すタイミ
ングチャートである。図2において、保護制御回路11
は、コンパレータComp1、フリップフロップ回路F
F1およびRSラッチ回路31を有する。
【0038】図2および図3において、コンパレータC
omp1は、出力トランジスタTr11のソース−ドレ
イン間の電位差を検出し、この電位差が所定電圧を越え
る場合に、判定信号Scをフリップフロップ回路FF1
に出力する。フリップフロップ回路FF1は、データ列
IN1をクロックとして抽出し、このクロックタイミン
グで判定信号Scをラッチし、RSラッチ回路31に出
力する。RSラッチ回路31も、データ列IN1をクロ
ックとして抽出し、フリップフロップ回路FF1から入
力された判定信号Scをラッチし、アンド回路A11の
一端に、短絡検出出力信号SNGとして反転入力する。ア
ンド回路A11の他端には、データ列IN1が入力さ
れ、アンド回路A11は、短絡検出出力信号SNGの反転
入力とデータ列IN1との論理積出力を、出力トランジ
スタTr11のゲートに出力する。
omp1は、出力トランジスタTr11のソース−ドレ
イン間の電位差を検出し、この電位差が所定電圧を越え
る場合に、判定信号Scをフリップフロップ回路FF1
に出力する。フリップフロップ回路FF1は、データ列
IN1をクロックとして抽出し、このクロックタイミン
グで判定信号Scをラッチし、RSラッチ回路31に出
力する。RSラッチ回路31も、データ列IN1をクロ
ックとして抽出し、フリップフロップ回路FF1から入
力された判定信号Scをラッチし、アンド回路A11の
一端に、短絡検出出力信号SNGとして反転入力する。ア
ンド回路A11の他端には、データ列IN1が入力さ
れ、アンド回路A11は、短絡検出出力信号SNGの反転
入力とデータ列IN1との論理積出力を、出力トランジ
スタTr11のゲートに出力する。
【0039】正常の動作では、データ列IN1が「H」
レベルのとき、増幅出力信号OUT1は「H」レベルに
なる。このため、正常の動作では、出力トランジスタT
r11のソース−ドレイン間の電位差は小さく、すなわ
ち所定電圧未満であるため、「L」レベルの短絡検出出
力信号SNGをフリップフロップ回路FF1に出力し、R
Sラッチ回路31は「L」レベルの短絡検出出力信号S
NGをラッチし、アンド回路A11の一端に反転した
「H」レベルの信号を出力する。このため、出力トラン
ジスタTr11のゲートには、データ列IN1に対応し
た信号がそのまま入力されることになる。
レベルのとき、増幅出力信号OUT1は「H」レベルに
なる。このため、正常の動作では、出力トランジスタT
r11のソース−ドレイン間の電位差は小さく、すなわ
ち所定電圧未満であるため、「L」レベルの短絡検出出
力信号SNGをフリップフロップ回路FF1に出力し、R
Sラッチ回路31は「L」レベルの短絡検出出力信号S
NGをラッチし、アンド回路A11の一端に反転した
「H」レベルの信号を出力する。このため、出力トラン
ジスタTr11のゲートには、データ列IN1に対応し
た信号がそのまま入力されることになる。
【0040】一方、増幅出力信号OUT1がグランドに
短絡した場合、出力トランジスタTr11のゲートに、
データ列IN1の「H」レベルが入力されても、増幅出
力信号OUT1は、「H」レベルまで上がらず、出力ト
ランジスタTr11のソース−ドレイン間に電位差が生
じる。このため、コンパレータComp1の出力(判定
信号Sc)は「H」レベルになり、フリップフロップ回
路FF1がデータ列IN1の立ち下がりで、この「H」
レベルをラッチし、RSラッチ回路31が、この「H」
レベルをアンド回路A11に反転入力し、データ列IN
1の入力にもかかわらず、出力トランジスタTr11を
オフにする。
短絡した場合、出力トランジスタTr11のゲートに、
データ列IN1の「H」レベルが入力されても、増幅出
力信号OUT1は、「H」レベルまで上がらず、出力ト
ランジスタTr11のソース−ドレイン間に電位差が生
じる。このため、コンパレータComp1の出力(判定
信号Sc)は「H」レベルになり、フリップフロップ回
路FF1がデータ列IN1の立ち下がりで、この「H」
レベルをラッチし、RSラッチ回路31が、この「H」
レベルをアンド回路A11に反転入力し、データ列IN
1の入力にもかかわらず、出力トランジスタTr11を
オフにする。
【0041】これによって、増幅出力信号OUT1がグ
ランドGNDに短絡した場合でも、過大電流が出力トラ
ンジスタTr11に流れることを防止し、出力トランジ
スタTr11が熱破壊することがない。なお、図3の時
点tに示すように、出力トランジスタTr11が強制的
にオフされる場合、データ列IN1の「H」パルス一回
分が出力トランジスタTr11に流れることになるが、
パルス幅は、小さいので、出力トランジスタTr11を
破壊するまで発熱はしない。
ランドGNDに短絡した場合でも、過大電流が出力トラ
ンジスタTr11に流れることを防止し、出力トランジ
スタTr11が熱破壊することがない。なお、図3の時
点tに示すように、出力トランジスタTr11が強制的
にオフされる場合、データ列IN1の「H」パルス一回
分が出力トランジスタTr11に流れることになるが、
パルス幅は、小さいので、出力トランジスタTr11を
破壊するまで発熱はしない。
【0042】なお、コンパレータComp1は、図4に
示すように構成することができる。すなわち、出力トラ
ンジスタTr11のドレイン電圧が、判定用の基準電圧
Vref未満であるか否かを判定し、これによって、出
力トランジスタTr11のソース−ドレイン間の電位差
が所定電圧を超えたか否かを判定するようにする。
示すように構成することができる。すなわち、出力トラ
ンジスタTr11のドレイン電圧が、判定用の基準電圧
Vref未満であるか否かを判定し、これによって、出
力トランジスタTr11のソース−ドレイン間の電位差
が所定電圧を超えたか否かを判定するようにする。
【0043】また、各保護制御回路11,12,21,
22が出力する短絡検出出力信号S NGは、アンド回路A
11,A12,A21,A22を介して各出力トランジ
スタTr11,Tr12,Tr21,Tr22のゲート
に出力されるとともに、オア回路ORを介して、1つの
短絡検出出力信号SNGTとして外部の図示しないマイコ
ンに出力される。図示しないマイコンは、短絡検出出力
信号SNGTが「H」レベルの場合、出力短絡の異常状態
をユーザに知らせるために、インジケータ表示などの処
理を行う。ユーザが出力短絡の原因を除いた後、図示し
ないマイコンに対して再電源投入などの所定の指示を与
えると、図示しないマイコンは、初期再設定を実行し、
この際、クリア信号SCLを各保護制御回路11,12,
21,22に出力し、リセット処理によって通常動作状
態に復帰する。
22が出力する短絡検出出力信号S NGは、アンド回路A
11,A12,A21,A22を介して各出力トランジ
スタTr11,Tr12,Tr21,Tr22のゲート
に出力されるとともに、オア回路ORを介して、1つの
短絡検出出力信号SNGTとして外部の図示しないマイコ
ンに出力される。図示しないマイコンは、短絡検出出力
信号SNGTが「H」レベルの場合、出力短絡の異常状態
をユーザに知らせるために、インジケータ表示などの処
理を行う。ユーザが出力短絡の原因を除いた後、図示し
ないマイコンに対して再電源投入などの所定の指示を与
えると、図示しないマイコンは、初期再設定を実行し、
この際、クリア信号SCLを各保護制御回路11,12,
21,22に出力し、リセット処理によって通常動作状
態に復帰する。
【0044】このようにして、スピーカ端子T1とグラ
ンドGNDとの短絡は、保護制御回路11によって検出
され、出力トランジスタTr11が熱破壊から保護され
る。同様にして、スピーカ端子T1と電源Vccとの短
絡は、保護制御回路12によって検出され、出力トラン
ジスタTr12が熱破壊から保護される。また、スピー
カ端子T2と電源Vccとの短絡は、保護制御回路21
によって検出され、出力トランジスタTr21が熱破壊
から保護される。さらに、スピーカ端子T2とグランド
GNDとの短絡は、保護制御回路22によって検出さ
れ、出力トランジスタTr22が熱破壊から保護され
る。また、スピーカ端子T1,T2間の短絡は、保護制
御回路11,12,21,22によって検出され、各出
力トランジスタTr11,Tr12,Tr21,Tr2
2の熱破壊が防止される。
ンドGNDとの短絡は、保護制御回路11によって検出
され、出力トランジスタTr11が熱破壊から保護され
る。同様にして、スピーカ端子T1と電源Vccとの短
絡は、保護制御回路12によって検出され、出力トラン
ジスタTr12が熱破壊から保護される。また、スピー
カ端子T2と電源Vccとの短絡は、保護制御回路21
によって検出され、出力トランジスタTr21が熱破壊
から保護される。さらに、スピーカ端子T2とグランド
GNDとの短絡は、保護制御回路22によって検出さ
れ、出力トランジスタTr22が熱破壊から保護され
る。また、スピーカ端子T1,T2間の短絡は、保護制
御回路11,12,21,22によって検出され、各出
力トランジスタTr11,Tr12,Tr21,Tr2
2の熱破壊が防止される。
【0045】この実施の形態1では、各出力トランジス
タTr11,Tr12,Tr21,Tr22がオンのと
きに、各保護制御回路11,12,21,22が、各出
力トランジスタTr11,Tr12,Tr21,Tr2
2のソース−ドレイン間の電位差が所定電圧を超える、
すなわち電位差が小さくならない場合に、異常な過大電
流が流れていると判定し、対応する出力トランジスタT
r11,Tr12,Tr21,Tr22をオフにする制
御を行って、各出力トランジスタTr11,Tr12,
Tr21,Tr22を熱破壊から保護するようにしてい
る。
タTr11,Tr12,Tr21,Tr22がオンのと
きに、各保護制御回路11,12,21,22が、各出
力トランジスタTr11,Tr12,Tr21,Tr2
2のソース−ドレイン間の電位差が所定電圧を超える、
すなわち電位差が小さくならない場合に、異常な過大電
流が流れていると判定し、対応する出力トランジスタT
r11,Tr12,Tr21,Tr22をオフにする制
御を行って、各出力トランジスタTr11,Tr12,
Tr21,Tr22を熱破壊から保護するようにしてい
る。
【0046】なお、上述した実施の形態1では、保護制
御回路11,12,21,22と出力トランジスタTr
11,Tr12,Tr21,Tr22とを対応させて制
御するようにしていたが、これに限らず、たとえば図5
に示すように1つの保護制御回路が過大電流の異常を検
出した場合に、短絡検出出力信号SNGを、全ての出力ト
ランジスタに出力し、全ての出力トランジスタをオフに
するようにしてもよい。たとえば、保護制御回路11か
ら出力される短絡検出出力信号SNGは、アンド回路A1
1,A12,A21,A22の反転入力端子に入力さ
れ、全ての出力トランジスタTr11,Tr12,Tr
21,Tr22をオフにする制御を行うようにしてもよ
い。
御回路11,12,21,22と出力トランジスタTr
11,Tr12,Tr21,Tr22とを対応させて制
御するようにしていたが、これに限らず、たとえば図5
に示すように1つの保護制御回路が過大電流の異常を検
出した場合に、短絡検出出力信号SNGを、全ての出力ト
ランジスタに出力し、全ての出力トランジスタをオフに
するようにしてもよい。たとえば、保護制御回路11か
ら出力される短絡検出出力信号SNGは、アンド回路A1
1,A12,A21,A22の反転入力端子に入力さ
れ、全ての出力トランジスタTr11,Tr12,Tr
21,Tr22をオフにする制御を行うようにしてもよ
い。
【0047】実施の形態2.つぎに、この発明の実施の
形態2について説明する。この実施の形態2では、実施
の形態1に用いられるコンパレータComp1の構成を
改善している。図4に示したコンパレータComp1
は、出力短絡などの異常状態によって、過大電流が出力
トランジスタTr1のソース−ドレイン間に流れた場
合、迅速にこの異常状態を検出し、短絡検出出力信号S
NGを出力し、出力トランジスタTr11をオフにしなけ
ればならず、コンパレータComp1の高速動作が要求
される。
形態2について説明する。この実施の形態2では、実施
の形態1に用いられるコンパレータComp1の構成を
改善している。図4に示したコンパレータComp1
は、出力短絡などの異常状態によって、過大電流が出力
トランジスタTr1のソース−ドレイン間に流れた場
合、迅速にこの異常状態を検出し、短絡検出出力信号S
NGを出力し、出力トランジスタTr11をオフにしなけ
ればならず、コンパレータComp1の高速動作が要求
される。
【0048】図6は、実施の形態1のコンパレータCo
mp1に用いられる一般的なコンパレータの構成を示す
図である。図6に示したコンパレータが高速動作をする
ためには、次式で決定されるスルーレートRSを速くす
る必要がある。RS=Ibias/Csここで、「Ib
ias」は、バイアス電流であり、「Cs」は、寄生容
量である。したがって、スルーレートを速くするために
は、バイアス電流Ibiasを大きくする必要があるた
め、図6に示したコンパレータでは、常にバイアス電流
Ibiasを流し、回路電流の増加および電流増加に伴
って、内部のトランジスタは、大きいトランジスタサイ
ズを選定する必要がある。
mp1に用いられる一般的なコンパレータの構成を示す
図である。図6に示したコンパレータが高速動作をする
ためには、次式で決定されるスルーレートRSを速くす
る必要がある。RS=Ibias/Csここで、「Ib
ias」は、バイアス電流であり、「Cs」は、寄生容
量である。したがって、スルーレートを速くするために
は、バイアス電流Ibiasを大きくする必要があるた
め、図6に示したコンパレータでは、常にバイアス電流
Ibiasを流し、回路電流の増加および電流増加に伴
って、内部のトランジスタは、大きいトランジスタサイ
ズを選定する必要がある。
【0049】そこで、通常時には小さなバイアス電流と
し、異常時、すなわち過大電流が流れた場合にのみ、バ
イアス電流を大きくして高速動作を可能にしたコンパレ
ータの構成を図7および図8に示す。図7は、「L」出
力電圧用の出力トランジスタTr12を制御する保護制
御回路12内のコンパレータComp1の構成を示す回
路図であり、図8は、「H」出力電圧用の出力トランジ
スタTr11を制御する保護制御回路11内のコンパレ
ータComp1の構成を示す回路図である。
し、異常時、すなわち過大電流が流れた場合にのみ、バ
イアス電流を大きくして高速動作を可能にしたコンパレ
ータの構成を図7および図8に示す。図7は、「L」出
力電圧用の出力トランジスタTr12を制御する保護制
御回路12内のコンパレータComp1の構成を示す回
路図であり、図8は、「H」出力電圧用の出力トランジ
スタTr11を制御する保護制御回路11内のコンパレ
ータComp1の構成を示す回路図である。
【0050】図7および図8において、異常状態による
過大電流が出力トランジスタTr11,Tr12に流れ
ると、出力トランジスタTr11,Tr12のオン電圧
が上昇し、トランジスタQ1のコレクタから、次式で示
す電流I1が出力される。 I1=(V1−VBEQ1)/R1 ここで、「V1」は、出力トランジスタTr11,Tr
12のドレインからトランジスタQ1のベースに印加さ
れる電圧である。また、「VBEQ1」は、トランジス
タQ1のベース−エミッタ間電圧である。「R1」は、
トランジスタQ1のエミッタ側に直接接続された抵抗で
ある。
過大電流が出力トランジスタTr11,Tr12に流れ
ると、出力トランジスタTr11,Tr12のオン電圧
が上昇し、トランジスタQ1のコレクタから、次式で示
す電流I1が出力される。 I1=(V1−VBEQ1)/R1 ここで、「V1」は、出力トランジスタTr11,Tr
12のドレインからトランジスタQ1のベースに印加さ
れる電圧である。また、「VBEQ1」は、トランジス
タQ1のベース−エミッタ間電圧である。「R1」は、
トランジスタQ1のエミッタ側に直接接続された抵抗で
ある。
【0051】トランジスタQ2,Q3,Q4,Q5は、
2乗/除算回路を構成し、トランジスタQ5から、次式
に示す出力電流I5を出力する。 I5=(I1+I2)2/I3 ここで、「I2」,「I3」は、バイアス電流である。
2乗/除算回路を構成し、トランジスタQ5から、次式
に示す出力電流I5を出力する。 I5=(I1+I2)2/I3 ここで、「I2」,「I3」は、バイアス電流である。
【0052】バイアス電流I4と出力電流I5との電流
差によって出力電流IOUTが制御され、出力トランジ
スタTr11,Tr12の過大電流による異常状態の検
出時には、出力電流I5がバイアス電流I4に比して大
きくなるため、トランジスタQ9のベース電流が引き抜
かれ、コンパレータ出力として「L」レベルが出力さ
れ、インバータによって「H」レベルの判定信号Scが
出力される。
差によって出力電流IOUTが制御され、出力トランジ
スタTr11,Tr12の過大電流による異常状態の検
出時には、出力電流I5がバイアス電流I4に比して大
きくなるため、トランジスタQ9のベース電流が引き抜
かれ、コンパレータ出力として「L」レベルが出力さ
れ、インバータによって「H」レベルの判定信号Scが
出力される。
【0053】ここで、上述した2乗/除算回路について
説明すると、まず、各トランジスタQ2〜Q5のベース
−エミッタ間電圧およびコレクタ−エミッタ間電流は、
次式で示す関係を有する。すなわち、 VBEQ2+VBEQ3=VBEQ4+VBEQ5 ICQ2・ICQ3=ICQ4・ICQ5 ICQ2=ICQ3=I1+I2 ICQ3=I3 したがって、 ICQ5(IOUT)=(I1+I2)2/I3 となる。なお、トランジスタQ6のベース→トランジス
タQ6のエミッタ→トランジスタQ7のベース,コレク
タ→トランジスタQ8のベース→トランジスタQ8のコ
レクタ→トランジスタQ4のエミッタ→トランジスタQ
4のコレクタまで、負帰還が欠けられ、ICQ4=I3
となる。
説明すると、まず、各トランジスタQ2〜Q5のベース
−エミッタ間電圧およびコレクタ−エミッタ間電流は、
次式で示す関係を有する。すなわち、 VBEQ2+VBEQ3=VBEQ4+VBEQ5 ICQ2・ICQ3=ICQ4・ICQ5 ICQ2=ICQ3=I1+I2 ICQ3=I3 したがって、 ICQ5(IOUT)=(I1+I2)2/I3 となる。なお、トランジスタQ6のベース→トランジス
タQ6のエミッタ→トランジスタQ7のベース,コレク
タ→トランジスタQ8のベース→トランジスタQ8のコ
レクタ→トランジスタQ4のエミッタ→トランジスタQ
4のコレクタまで、負帰還が欠けられ、ICQ4=I3
となる。
【0054】この実施の形態2では、異常検出時には高
速動作が必要な通常のコンパレータと同様の電流が流れ
るが、検出時以外のときは、小さいバイアス電流I2〜
I4のみを流しているため、回路電流が小さく、また、
抵抗R1および電流I1,I4によって出力電流IOU
Tの出力状態を制御できるので、保護制御が容易かつ柔
軟な設定を行うことができる。
速動作が必要な通常のコンパレータと同様の電流が流れ
るが、検出時以外のときは、小さいバイアス電流I2〜
I4のみを流しているため、回路電流が小さく、また、
抵抗R1および電流I1,I4によって出力電流IOU
Tの出力状態を制御できるので、保護制御が容易かつ柔
軟な設定を行うことができる。
【0055】実施の形態3.つぎに、この発明の実施の
形態3について説明する。図9は、この発明の実施の形
態3であるオーディオ信号増幅出力回路の保護制御回路
の構成を示す図である。また、図10は、図9に示した
保護制御回路の動作を示すタイミングチャートである。
形態3について説明する。図9は、この発明の実施の形
態3であるオーディオ信号増幅出力回路の保護制御回路
の構成を示す図である。また、図10は、図9に示した
保護制御回路の動作を示すタイミングチャートである。
【0056】図9において、この保護制御回路11は、
カウンタ41、デコーダ42、オア回路43、カウンタ
44、およびコンパレータComp2を有し、その他の
構成は、実施の形態1と同じであり、同一構成部分には
同一符号を付している。
カウンタ41、デコーダ42、オア回路43、カウンタ
44、およびコンパレータComp2を有し、その他の
構成は、実施の形態1と同じであり、同一構成部分には
同一符号を付している。
【0057】カウンタ41は、データ列IN1をクロッ
クとして、図10に示すように、データ列IN1の立ち
上がりエッジで検出回数をカウントアップし、デコーダ
42は、カウンタ41の計数結果をデコードし、デコー
ド値が所定検出回数「m」に達した場合に、オア回路4
3を介してカウンタ44をリセットする。カウンタ44
は、フリップフロップ回路FF1がラッチした判定信号
Scが「H」レベルの信号(NG信号)の回数を計数
し、コンパレータComp2は、カウンタ44が計数し
たNG信号の回数が所定回数「n」(「n」は、「m」
以下の値)以上になった場合、RSラッチ回路にNGト
リガを出力し、RSラッチ回路31から、出力トランジ
スタTr11をオフにする短絡検出出力信号SNGを出力
させる。
クとして、図10に示すように、データ列IN1の立ち
上がりエッジで検出回数をカウントアップし、デコーダ
42は、カウンタ41の計数結果をデコードし、デコー
ド値が所定検出回数「m」に達した場合に、オア回路4
3を介してカウンタ44をリセットする。カウンタ44
は、フリップフロップ回路FF1がラッチした判定信号
Scが「H」レベルの信号(NG信号)の回数を計数
し、コンパレータComp2は、カウンタ44が計数し
たNG信号の回数が所定回数「n」(「n」は、「m」
以下の値)以上になった場合、RSラッチ回路にNGト
リガを出力し、RSラッチ回路31から、出力トランジ
スタTr11をオフにする短絡検出出力信号SNGを出力
させる。
【0058】すなわち、カウンタ41がm回検出してい
るうちに、カウンタ44がn回以上のNG信号の回数を
検出した場合に、出力短絡があったものと判断して、N
GトリガをRSラッチ回路31に出力する。換言すれ
ば、カウンタ41の検出回数に対するカウンタ44のN
G信号の検出回数の比率が「n/m」以上になった場合
に、出力短絡があったものと判断する。
るうちに、カウンタ44がn回以上のNG信号の回数を
検出した場合に、出力短絡があったものと判断して、N
GトリガをRSラッチ回路31に出力する。換言すれ
ば、カウンタ41の検出回数に対するカウンタ44のN
G信号の検出回数の比率が「n/m」以上になった場合
に、出力短絡があったものと判断する。
【0059】なお、図示しないマイコンからのクリア信
号SCLは、カウンタ41に入力されるとともに、オア
回路43を介してカウンタ44にも入力され、リセット
される。
号SCLは、カウンタ41に入力されるとともに、オア
回路43を介してカウンタ44にも入力され、リセット
される。
【0060】また、この実施の形態3では、最大、デー
タ列IN1のmクロックの時間分、出力トランジスタT
r11をオフにするタイミングが遅れることになる。こ
の最大mクロック分の期間は、過大電流が出力トランジ
スタTr11に流れることになるが、この期間に過大電
流が流れても、出力トランジスタTr11が熱破壊しな
い期間として、m値を設定すればよい。
タ列IN1のmクロックの時間分、出力トランジスタT
r11をオフにするタイミングが遅れることになる。こ
の最大mクロック分の期間は、過大電流が出力トランジ
スタTr11に流れることになるが、この期間に過大電
流が流れても、出力トランジスタTr11が熱破壊しな
い期間として、m値を設定すればよい。
【0061】この実施の形態3によれば、コンパレータ
Comp1が検出したNG信号の回数を検出することに
よって、頻繁に出力トランジスタをオフする誤動作を防
止することができる。すなわち、出力トランジスタTr
11,Tr12,Tr21,Tr22からの増幅出力信
号OUT1,OUT2には、図17に示すように、出力
レベルの急峻な変化によってオーバシュートやアンダー
シュートが発生するので、NG信号の誤検出が頻繁に行
われる可能性があるが、この実施の形態3では、NG信
号の検出回数が所定の比率以上になったときに出力短絡
と判定するようにしているので、信頼性の高い出力短絡
判定を行うことができる。
Comp1が検出したNG信号の回数を検出することに
よって、頻繁に出力トランジスタをオフする誤動作を防
止することができる。すなわち、出力トランジスタTr
11,Tr12,Tr21,Tr22からの増幅出力信
号OUT1,OUT2には、図17に示すように、出力
レベルの急峻な変化によってオーバシュートやアンダー
シュートが発生するので、NG信号の誤検出が頻繁に行
われる可能性があるが、この実施の形態3では、NG信
号の検出回数が所定の比率以上になったときに出力短絡
と判定するようにしているので、信頼性の高い出力短絡
判定を行うことができる。
【0062】実施の形態4.つぎに、この発明の実施の
形態4について説明する。図11は、この発明の実施の
形態4であるオーディオ信号増幅出力回路の保護制御回
路の構成を示す図である。この保護制御回路11は、図
9に示した実施の形態3に示した保護制御回路にクロッ
ク生成回路51を設けている。その他の構成は実施の形
態3と同じであり、同一構成部分には、同一符号を付し
ている。クロック生成回路51は、データ列IN1をク
ロックとして用い、データ列IN1のPWM信号のパル
ス幅が所定幅以下の場合にクロックを削除したクロック
を生成してカウンタ41,44のクロックとして出力す
るようにしている。
形態4について説明する。図11は、この発明の実施の
形態4であるオーディオ信号増幅出力回路の保護制御回
路の構成を示す図である。この保護制御回路11は、図
9に示した実施の形態3に示した保護制御回路にクロッ
ク生成回路51を設けている。その他の構成は実施の形
態3と同じであり、同一構成部分には、同一符号を付し
ている。クロック生成回路51は、データ列IN1をク
ロックとして用い、データ列IN1のPWM信号のパル
ス幅が所定幅以下の場合にクロックを削除したクロック
を生成してカウンタ41,44のクロックとして出力す
るようにしている。
【0063】図12は、クロック生成回路51の詳細構
成を示すブロックであり、図13は、クロック生成回路
51の動作を示すタイミングチャートである。図12に
示したクロック生成回路51は、ゲート遅延回路52を
用いて、PWM信号のパルス幅が所定幅以下の場合にク
ロックを削除したクロックを生成するようにしている。
成を示すブロックであり、図13は、クロック生成回路
51の動作を示すタイミングチャートである。図12に
示したクロック生成回路51は、ゲート遅延回路52を
用いて、PWM信号のパルス幅が所定幅以下の場合にク
ロックを削除したクロックを生成するようにしている。
【0064】データ列IN1は、ゲート遅延回路52お
よびアンド回路53の一端に入力されるとともに、フリ
ップフロップ回路FF2にクロック入力される。ゲート
遅延回路52によってゲート遅延されたゲート遅延信号
Sdは、アンド回路53の他端に出力される。アンド回
路53の出力は、フリップフロップ回路FF3にクロッ
クとして反転入力される。フリップフロップ回路FF3
の出力は、インバータ54を介してフリップフロップ回
路FF2に帰還出力されるとともに、排他的論理和回路
(XOR回路)55の一端に出力される。フリップフロ
ップ回路FF2の出力は、XOR回路55の他端に出力
される。XOR回路55は、フリップフロップ回路FF
3の出力とフリップフロップ回路FF2との排他論理和
をとったクロックCK1をカウンタ41,44のクロッ
クとして出力する。
よびアンド回路53の一端に入力されるとともに、フリ
ップフロップ回路FF2にクロック入力される。ゲート
遅延回路52によってゲート遅延されたゲート遅延信号
Sdは、アンド回路53の他端に出力される。アンド回
路53の出力は、フリップフロップ回路FF3にクロッ
クとして反転入力される。フリップフロップ回路FF3
の出力は、インバータ54を介してフリップフロップ回
路FF2に帰還出力されるとともに、排他的論理和回路
(XOR回路)55の一端に出力される。フリップフロ
ップ回路FF2の出力は、XOR回路55の他端に出力
される。XOR回路55は、フリップフロップ回路FF
3の出力とフリップフロップ回路FF2との排他論理和
をとったクロックCK1をカウンタ41,44のクロッ
クとして出力する。
【0065】図13に示すように、データ列IN1のパ
ルスP1のようにパルス幅が短いと、パルスP1の立ち
下がりタイミングで、フリップフロップ回路FF1にコ
ンパレータComp1の判定信号Scを取り込む際、増
幅出力信号OUT1のオーバーシュートやアンダーシュ
ート期間の不安定な状態で電圧値を取り込むことにな
る。この結果、コンパレータComp1が誤った判定結
果を出力することになる。したがって、図13に示すよ
うに、クロック生成回路51は、パルス幅の短いパルス
P1の立ち下がりによるクロックを、クロックとして出
力しないクロックCK1を出力するようにしている。
ルスP1のようにパルス幅が短いと、パルスP1の立ち
下がりタイミングで、フリップフロップ回路FF1にコ
ンパレータComp1の判定信号Scを取り込む際、増
幅出力信号OUT1のオーバーシュートやアンダーシュ
ート期間の不安定な状態で電圧値を取り込むことにな
る。この結果、コンパレータComp1が誤った判定結
果を出力することになる。したがって、図13に示すよ
うに、クロック生成回路51は、パルス幅の短いパルス
P1の立ち下がりによるクロックを、クロックとして出
力しないクロックCK1を出力するようにしている。
【0066】アンド回路53は、元のデータ列IN1の
「H」レベルと、ゲート遅延回路52から出力されるゲ
ート遅延されたパルスの「H」レベルとの重複部分を
「H」レベルとして出力する。このため、ゲート遅延期
間に比してパルス幅が短いパルスP1の場合には、アン
ド回路53から「H」レベルの信号は出力されず、結果
としてXOR回路55からは、このパルスP1に対応す
るクロックは生成されず、間引きされる。
「H」レベルと、ゲート遅延回路52から出力されるゲ
ート遅延されたパルスの「H」レベルとの重複部分を
「H」レベルとして出力する。このため、ゲート遅延期
間に比してパルス幅が短いパルスP1の場合には、アン
ド回路53から「H」レベルの信号は出力されず、結果
としてXOR回路55からは、このパルスP1に対応す
るクロックは生成されず、間引きされる。
【0067】これによって、コンパレータComp1に
よる誤検出の確率を低減でき、結果として、信頼性が高
く、安定した出力短絡判定を行うことができる。
よる誤検出の確率を低減でき、結果として、信頼性が高
く、安定した出力短絡判定を行うことができる。
【0068】実施の形態5.つぎに、この発明の実施の
形態5について説明する。上述した実施の形態4では、
ゲート遅延回路52を用いてデータ列IN1を遅延させ
るようにしていたが、この実施の形態5では、シフトレ
ジスタを用いてデータ列IN1を遅延させるようにして
いる。
形態5について説明する。上述した実施の形態4では、
ゲート遅延回路52を用いてデータ列IN1を遅延させ
るようにしていたが、この実施の形態5では、シフトレ
ジスタを用いてデータ列IN1を遅延させるようにして
いる。
【0069】図14は、この発明の実施の形態5である
オーディオ信号増幅出力回路のクロック生成回路の構成
を示す図である。このクロック生成回路は、図12に示
したゲート遅延回路52に代えてシフトレジスタ62を
設け、さらに、このシフトレジスタ62を駆動するため
の自励発振回路61を有している。その他の構成は、実
施の形態4と同じであり、同一構成部分には同一符号を
付している。
オーディオ信号増幅出力回路のクロック生成回路の構成
を示す図である。このクロック生成回路は、図12に示
したゲート遅延回路52に代えてシフトレジスタ62を
設け、さらに、このシフトレジスタ62を駆動するため
の自励発振回路61を有している。その他の構成は、実
施の形態4と同じであり、同一構成部分には同一符号を
付している。
【0070】図14において、シフトレジスタ62は、
自励発振回路61から発振出力されるクロックCK2を
もとに、入力されたデータ列IN1をシフトすることに
よってアンド回路53に遅延出力する。これによって、
実施の形態4と同様に、パルス幅の短いパルスP1によ
るクロック発生を削除したクロックCK1をカウンタ4
1,44に出力する。
自励発振回路61から発振出力されるクロックCK2を
もとに、入力されたデータ列IN1をシフトすることに
よってアンド回路53に遅延出力する。これによって、
実施の形態4と同様に、パルス幅の短いパルスP1によ
るクロック発生を削除したクロックCK1をカウンタ4
1,44に出力する。
【0071】一般に、実施の形態4のゲート遅延回路5
2では、半導体プロセスによるばらつきによって遅延が
変動し、削除すべきデータ列IN1のパルス幅の値もば
らつくことになるが、この実施の形態5では、自励発振
したクロックCK2を用いたシフトレジスタ62によっ
てデータ列IN1を遅延するようにしているので、反動
プロセスのばらつきによる影響を受けにくく、安定した
遅延を得ることができ、結果的に削除すべきパルス幅の
変動を抑えることができる。なお、上述した実施の形態
5では、クロックCK2を自励発振回路61によって出
力するようにしているが、自励発振回路に限定されるも
のではない。
2では、半導体プロセスによるばらつきによって遅延が
変動し、削除すべきデータ列IN1のパルス幅の値もば
らつくことになるが、この実施の形態5では、自励発振
したクロックCK2を用いたシフトレジスタ62によっ
てデータ列IN1を遅延するようにしているので、反動
プロセスのばらつきによる影響を受けにくく、安定した
遅延を得ることができ、結果的に削除すべきパルス幅の
変動を抑えることができる。なお、上述した実施の形態
5では、クロックCK2を自励発振回路61によって出
力するようにしているが、自励発振回路に限定されるも
のではない。
【0072】実施の形態6.つぎに、この発明の実施の
形態6について説明する。上述した実施の形態1〜5で
は、いずれもデータ列IN1が出力トランジスタTr1
に入力されることを前提条件としたものであったが、こ
の実施の形態6では、出力トランジスタTr1にデータ
列IN1の信号入力がない場合l、すなわち「H」レベ
ル一定あるいは「L」レベル一定の場合に、出力短絡が
生じても、出力トランジスタTr1の熱破壊を防止する
ようにしている。
形態6について説明する。上述した実施の形態1〜5で
は、いずれもデータ列IN1が出力トランジスタTr1
に入力されることを前提条件としたものであったが、こ
の実施の形態6では、出力トランジスタTr1にデータ
列IN1の信号入力がない場合l、すなわち「H」レベ
ル一定あるいは「L」レベル一定の場合に、出力短絡が
生じても、出力トランジスタTr1の熱破壊を防止する
ようにしている。
【0073】図15は、この発明の実施の形態6である
オーディオ信号増幅出力回路の保護制御回路の構成を示
す図である。図15に示した保護制御回路は、実施の形
態5に示した保護制御回路11内に無信号時保護制御回
路70が設けられている。その他の構成は、実施の形態
5と同じであり、同一構成部分には同一符号を付してい
る。
オーディオ信号増幅出力回路の保護制御回路の構成を示
す図である。図15に示した保護制御回路は、実施の形
態5に示した保護制御回路11内に無信号時保護制御回
路70が設けられている。その他の構成は、実施の形態
5と同じであり、同一構成部分には同一符号を付してい
る。
【0074】無信号時保護制御回路70は、カウンタ7
1、コンパレータComp3、アンド回路73、および
オア回路74を有している。アンド回路73の一端に
は、コンパレータComp1の出力が入力され、他端に
は、データ列IN1が入力される。アンド回路73の反
転出力と、図示しないマイコンからクリア信号SCLとが
オア回路74に入力される。オア回路74の出力は、カ
ウンタ71のリセット端に入力される。通常、出力短絡
が生じていない場合で、データ列IN1が入力されてい
ない「H」レベル一定あるいは「L」レベル一定の場
合、アンド回路73の出力は「L」レベル出力となる。
通常、この反転出力、すなわち「H」レベルの出力ある
いはクリア信号SCL(「H」レベル)が入力されるの
で、カウンタ71は、常にリセット状態となり、カウン
トアップは行われない。
1、コンパレータComp3、アンド回路73、および
オア回路74を有している。アンド回路73の一端に
は、コンパレータComp1の出力が入力され、他端に
は、データ列IN1が入力される。アンド回路73の反
転出力と、図示しないマイコンからクリア信号SCLとが
オア回路74に入力される。オア回路74の出力は、カ
ウンタ71のリセット端に入力される。通常、出力短絡
が生じていない場合で、データ列IN1が入力されてい
ない「H」レベル一定あるいは「L」レベル一定の場
合、アンド回路73の出力は「L」レベル出力となる。
通常、この反転出力、すなわち「H」レベルの出力ある
いはクリア信号SCL(「H」レベル)が入力されるの
で、カウンタ71は、常にリセット状態となり、カウン
トアップは行われない。
【0075】カウンタ71が、自励発振回路61のクロ
ックCK2をカウントアップするのは、入力信号が
「H」レベル一定で、コンパレータComp1の出力が
「H」レベルとなり、出力短絡が生じていることを検出
した場合である。すなわち、アンド回路73は、「H」
レベルを出力し、その反転出力である「L」レベルがオ
ア回路74を介してカウンタ71のリセット端に入力さ
れ、これによってカウンタ71のリセット解除がなされ
たときである。
ックCK2をカウントアップするのは、入力信号が
「H」レベル一定で、コンパレータComp1の出力が
「H」レベルとなり、出力短絡が生じていることを検出
した場合である。すなわち、アンド回路73は、「H」
レベルを出力し、その反転出力である「L」レベルがオ
ア回路74を介してカウンタ71のリセット端に入力さ
れ、これによってカウンタ71のリセット解除がなされ
たときである。
【0076】このカウンタ71のリセット解除がなされ
ると、カウンタ71は、自励発振回路61から出力され
たクロックを計数し、この計数結果が所定値「p」以上
となった場合に、出力短絡があったと判定し、オア回路
75を介してNGトリガをRSラッチ回路31に出力す
る。
ると、カウンタ71は、自励発振回路61から出力され
たクロックを計数し、この計数結果が所定値「p」以上
となった場合に、出力短絡があったと判定し、オア回路
75を介してNGトリガをRSラッチ回路31に出力す
る。
【0077】なお、上述した実施の形態6では、入力信
号が「H」レベル一定の場合における電源側の保護制御
回路の一例を示したが、入力信号が「L」レベル一定の
場合には、グランド側の保護制御回路によって、入力無
信号時における出力短絡保護を行うようにすればよい。
号が「H」レベル一定の場合における電源側の保護制御
回路の一例を示したが、入力信号が「L」レベル一定の
場合には、グランド側の保護制御回路によって、入力無
信号時における出力短絡保護を行うようにすればよい。
【0078】また、上述した実施の形態6では、実施の
形態5に示した自励発振回路61が出力するクロックC
K2をカウントアップするようにしていたが、これに限
らず、自励発振回路を別途設け、この自励発振回路から
のクロックをカウントアップするようにしてもよい。こ
の場合、実施の形態1や実施形態3との組み合わせも適
宜行うことができる。
形態5に示した自励発振回路61が出力するクロックC
K2をカウントアップするようにしていたが、これに限
らず、自励発振回路を別途設け、この自励発振回路から
のクロックをカウントアップするようにしてもよい。こ
の場合、実施の形態1や実施形態3との組み合わせも適
宜行うことができる。
【0079】この実施の形態6では、出力トランジスタ
のゲート端子に入力される信号が無い状態、すなわち、
「H」レベル一定あるいは「L」レベル一定の場合に出
力短絡が発生した場合であっても、確実に出力短絡を検
出し、保護することができる。
のゲート端子に入力される信号が無い状態、すなわち、
「H」レベル一定あるいは「L」レベル一定の場合に出
力短絡が発生した場合であっても、確実に出力短絡を検
出し、保護することができる。
【0080】
【発明の効果】以上説明したように、この発明によれ
ば、比較手段が、出力トランジスタのソース−ドレイン
間の電位差である検出電圧と所定電圧とを比較し、該検
出電圧が前記所定電圧を越えた場合に停止信号を出力
し、トランジスタ保護制御手段が、前記比較手段が前記
停止信号を出力した場合、前記出力トランジスタの出力
をオフにする制御を行い、出力短絡によって出力トラン
ジスタに過大電流が流れないようにしているので、出力
トランジスタのオン抵抗を低くしつつ、出力トランジス
タに流れる過大電流による該出力トランジスタの熱破壊
を防止することができるという効果を奏する。
ば、比較手段が、出力トランジスタのソース−ドレイン
間の電位差である検出電圧と所定電圧とを比較し、該検
出電圧が前記所定電圧を越えた場合に停止信号を出力
し、トランジスタ保護制御手段が、前記比較手段が前記
停止信号を出力した場合、前記出力トランジスタの出力
をオフにする制御を行い、出力短絡によって出力トラン
ジスタに過大電流が流れないようにしているので、出力
トランジスタのオン抵抗を低くしつつ、出力トランジス
タに流れる過大電流による該出力トランジスタの熱破壊
を防止することができるという効果を奏する。
【0081】つぎの発明によれば、複数の出力トランジ
スタを備え、前記比較手段および前記トランジスタ保護
制御手段は、複数の出力トランジスタ毎に設けられ、そ
れぞれが、出力短絡による各出力トランジスタに過大電
流が流れることを防止するようにしているので、オーデ
ィオ信号増幅出力回路全体に用いられる出力トランジス
タの熱破壊を確実に防止することができるという効果を
奏する。
スタを備え、前記比較手段および前記トランジスタ保護
制御手段は、複数の出力トランジスタ毎に設けられ、そ
れぞれが、出力短絡による各出力トランジスタに過大電
流が流れることを防止するようにしているので、オーデ
ィオ信号増幅出力回路全体に用いられる出力トランジス
タの熱破壊を確実に防止することができるという効果を
奏する。
【0082】つぎの発明によれば、前記トランジスタ保
護制御手段が、前記比較手段が停止信号を出力する場
合、前記複数の出力トランジスタの全てをオフにするよ
うにしているので、出力トランジスタの熱破壊を確実に
防止することができるという効果を奏する。
護制御手段が、前記比較手段が停止信号を出力する場
合、前記複数の出力トランジスタの全てをオフにするよ
うにしているので、出力トランジスタの熱破壊を確実に
防止することができるという効果を奏する。
【0083】つぎの発明によれば、前記トランジスタ保
護制御手段のラッチ回路が、前記PWM信号をクロック
信号として前記停止信号をラッチし、論理積回路が、前
記出力トランジスタのゲート入力側に設けられ、前記P
WM信号と前記停止信号の反転信号との論理積をとり、
該PWM信号の信号レベルにかかわらず、前記出力トラ
ンジスタをオフにするようにしているので、出力トラン
ジスタの熱破壊を確実に防止することができるという効
果を奏する。
護制御手段のラッチ回路が、前記PWM信号をクロック
信号として前記停止信号をラッチし、論理積回路が、前
記出力トランジスタのゲート入力側に設けられ、前記P
WM信号と前記停止信号の反転信号との論理積をとり、
該PWM信号の信号レベルにかかわらず、前記出力トラ
ンジスタをオフにするようにしているので、出力トラン
ジスタの熱破壊を確実に防止することができるという効
果を奏する。
【0084】つぎの発明によれば、二乗/除算回路が、
前記検出電圧に対応した検出電流値と第1のバイアス電
流値との二乗値を第2のバイアス電流値で除算した判定
電流値を出力し、判定回路が、前記判定電流値が第3の
バイアス電流値を越えた場合に前記停止信号を出力する
ようにし、定常時に流れるバイアス電流値を抑えるよう
にしているので、回路規模および消費電力を小さくでき
るとともに、柔軟な判定処理を行うことができるという
効果を奏する。
前記検出電圧に対応した検出電流値と第1のバイアス電
流値との二乗値を第2のバイアス電流値で除算した判定
電流値を出力し、判定回路が、前記判定電流値が第3の
バイアス電流値を越えた場合に前記停止信号を出力する
ようにし、定常時に流れるバイアス電流値を抑えるよう
にしているので、回路規模および消費電力を小さくでき
るとともに、柔軟な判定処理を行うことができるという
効果を奏する。
【0085】つぎの発明によれば、第1の計数手段が、
前記PWM信号をクロック信号として、前記比較手段か
ら出力された前記停止信号の出力回数を計数し、該出力
回数が第1の所定値を越えた場合に、前記トランジスタ
保護制御手段に前記停止信号を出力し、第2の計数手段
が、前記PWM信号をクロック信号として、該クロック
信号を計数し、該計数値が前記第1の所定値に比して大
きい第2の所定値を越えた場合に前記第2の計数手段に
よる計数をリセットするようにし、第1の所定値/第2
の所定値の比率に応じて出力短絡を検出するようにして
いるので、出力トランジスタの出力レベルの急峻な変化
によって生じるオーバーシュートやアンダーシュートに
よって発生する出力短絡の誤判定の確率を低減すること
ができ、信頼性の高い出力短絡の判定を行うことができ
るという効果を奏する。
前記PWM信号をクロック信号として、前記比較手段か
ら出力された前記停止信号の出力回数を計数し、該出力
回数が第1の所定値を越えた場合に、前記トランジスタ
保護制御手段に前記停止信号を出力し、第2の計数手段
が、前記PWM信号をクロック信号として、該クロック
信号を計数し、該計数値が前記第1の所定値に比して大
きい第2の所定値を越えた場合に前記第2の計数手段に
よる計数をリセットするようにし、第1の所定値/第2
の所定値の比率に応じて出力短絡を検出するようにして
いるので、出力トランジスタの出力レベルの急峻な変化
によって生じるオーバーシュートやアンダーシュートに
よって発生する出力短絡の誤判定の確率を低減すること
ができ、信頼性の高い出力短絡の判定を行うことができ
るという効果を奏する。
【0086】つぎの発明によれば、クロック生成回路
が、前記PWM信号と、前記PWM信号と該PWM信号
を遅延した遅延PWM信号との論理積をとった論理積信
号とをもとに、前記PWM信号のパルス幅が所定幅以上
である場合にクロックを生成し、前記第1の計数手段お
よび前記第2の計数手段のクロック信号として出力する
ようにし、所定幅未満のパルス幅をもつパルスによるク
ロック発生を間引き、出力トランジスタの出力レベルの
急峻な変化によって生じるオーバーシュートやアンダー
シュートによって発生する不安定な出力状態において、
出力短絡の判定を行わないようにしているので、安定か
つ信頼性の高い出力短絡の判定を行うことができるとい
う効果を奏する。
が、前記PWM信号と、前記PWM信号と該PWM信号
を遅延した遅延PWM信号との論理積をとった論理積信
号とをもとに、前記PWM信号のパルス幅が所定幅以上
である場合にクロックを生成し、前記第1の計数手段お
よび前記第2の計数手段のクロック信号として出力する
ようにし、所定幅未満のパルス幅をもつパルスによるク
ロック発生を間引き、出力トランジスタの出力レベルの
急峻な変化によって生じるオーバーシュートやアンダー
シュートによって発生する不安定な出力状態において、
出力短絡の判定を行わないようにしているので、安定か
つ信頼性の高い出力短絡の判定を行うことができるとい
う効果を奏する。
【0087】つぎの発明によれば、前記クロック生成回
路は、ゲート遅延によって前記PWM信号を遅延する遅
延回路を有し、この遅延した遅延PWM信号を用いてパ
ルス幅が所定幅未満のパルスのクロックを間引くように
しているので、簡易な構成によって安定かつ信頼性の高
い出力短絡の判定を行うことができるという効果を奏す
る。
路は、ゲート遅延によって前記PWM信号を遅延する遅
延回路を有し、この遅延した遅延PWM信号を用いてパ
ルス幅が所定幅未満のパルスのクロックを間引くように
しているので、簡易な構成によって安定かつ信頼性の高
い出力短絡の判定を行うことができるという効果を奏す
る。
【0088】つぎの発明によれば、シフトレジスタが、
自励発振回路が出力する自励発振クロックを用いて前記
PWM信号を遅延するようにしているので、一層、安定
かつ信頼性の高い出力短絡の判定を行うことができると
いう効果を奏する。
自励発振回路が出力する自励発振クロックを用いて前記
PWM信号を遅延するようにしているので、一層、安定
かつ信頼性の高い出力短絡の判定を行うことができると
いう効果を奏する。
【0089】つぎの発明によれば、第3の計数手段が、
前記比較手段から停止信号が出力された場合に、前記自
励発振クロックあるいは独立した自励発振クロックを計
数し、該計数値が第3の所定値を越えた場合に、前記ト
ランジスタ保護制御手段に出力された前記停止信号を出
力するようにし、入力が無信号状態であっても、出力短
絡を検出し、出力トランジスタをオフするようにしてい
るので、出力トランジスタのゲート入力が無信号状態で
あっても、確実に出力トランジスタの熱破壊を防止する
ことができるという効果を奏する。
前記比較手段から停止信号が出力された場合に、前記自
励発振クロックあるいは独立した自励発振クロックを計
数し、該計数値が第3の所定値を越えた場合に、前記ト
ランジスタ保護制御手段に出力された前記停止信号を出
力するようにし、入力が無信号状態であっても、出力短
絡を検出し、出力トランジスタをオフするようにしてい
るので、出力トランジスタのゲート入力が無信号状態で
あっても、確実に出力トランジスタの熱破壊を防止する
ことができるという効果を奏する。
【0090】つぎの発明によれば、前記ラッチ回路、前
記第2の計数手段あるいは前記第3の計数手段が、外部
から入力される解除信号によってラッチ処理あるいは計
数処理をリセットし、正常状態に復帰するようにしてい
るので、確実かつ迅速に正常動作状態に復帰することが
できるという効果を奏する。
記第2の計数手段あるいは前記第3の計数手段が、外部
から入力される解除信号によってラッチ処理あるいは計
数処理をリセットし、正常状態に復帰するようにしてい
るので、確実かつ迅速に正常動作状態に復帰することが
できるという効果を奏する。
【図1】 この発明の実施の形態1であるオーディオ信
号増幅出力回路の全体構成を示す図である。
号増幅出力回路の全体構成を示す図である。
【図2】 図1に示した保護制御回路を含む回路を示す
図である。
図である。
【図3】 図2に示した保護制御回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図4】 図2に示したコンパレータの一例を示す回路
図である。
図である。
【図5】 図1に示したオーディオ信号増幅出力回路の
変形例の構成を示す図である。
変形例の構成を示す図である。
【図6】 図2に示したコンパレータの詳細構成を示す
回路図である。
回路図である。
【図7】 この発明の実施の形態2であるオーディオ信
号増幅出力回路のコンパレータの一例を示す構成を示す
回路図である。
号増幅出力回路のコンパレータの一例を示す構成を示す
回路図である。
【図8】 この発明の実施の形態2であるオーディオ信
号増幅出力回路のコンパレータの一例を示す構成を示す
回路図である。
号増幅出力回路のコンパレータの一例を示す構成を示す
回路図である。
【図9】 この発明の実施の形態3であるオーディオ信
号増幅出力回路の保護制御回路の構成を示す図である。
号増幅出力回路の保護制御回路の構成を示す図である。
【図10】 図9に示した保護制御回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図11】 この発明の実施の形態4であるオーディオ
信号増幅出力回路の保護制御回路の構成を示す図であ
る。
信号増幅出力回路の保護制御回路の構成を示す図であ
る。
【図12】 図11に示したクロック生成回路の詳細構
成を示す回路図である。
成を示す回路図である。
【図13】 図11に示したクロック生成回路の動作を
示すフローチャートである。
示すフローチャートである。
【図14】 この発明の実施の形態5であるオーディオ
信号増幅出力回路のクロック生成回路の構成を示す回路
図である。
信号増幅出力回路のクロック生成回路の構成を示す回路
図である。
【図15】 この発明の実施の形態6であるオーディオ
信号増幅出力回路の構成を示す図である。
信号増幅出力回路の構成を示す図である。
【図16】 従来のオーディオ信号増幅出力回路の全体
構成を示す図である。
構成を示す図である。
【図17】 図16に示したPWMパルス生成回路から
出力される1ビットデータ列およびこの増幅出力信号の
一例を示すタイミングチャートである。
出力される1ビットデータ列およびこの増幅出力信号の
一例を示すタイミングチャートである。
3 PWMパルス生成回路、5a,5b LCフィル
タ、10 スピーカ、11,12,21,22 保護制
御回路、31 RSラッチ回路、41,44,71 カ
ウンタ、42 デコーダ、43,74,75 オア回
路、51 クロック生成回路、52 ゲート遅延回路、
Comp1〜Comp3 コンパレータ、FF1〜FF
3 フリップフロップ回路、53,73,A11,A1
2,A21,A22 アンド回路、54,I1,I2
インバータ、55 排他的論理和回路、61 自励発振
回路、62 シフトレジスタ、70 無信号時保護制御
回路、IN1,IN2 データ列、TR11,TR1
2,TR21,TR22 出力トランジスタ、OUT
1,OUT2 増幅出力信号、T1,T2 スピーカ端
子、Vcc 電源、Sc 判別信号、SNG,SNGT 短
絡検出出力信号、SCL クリア信号、CK1,CK2
クロック。
タ、10 スピーカ、11,12,21,22 保護制
御回路、31 RSラッチ回路、41,44,71 カ
ウンタ、42 デコーダ、43,74,75 オア回
路、51 クロック生成回路、52 ゲート遅延回路、
Comp1〜Comp3 コンパレータ、FF1〜FF
3 フリップフロップ回路、53,73,A11,A1
2,A21,A22 アンド回路、54,I1,I2
インバータ、55 排他的論理和回路、61 自励発振
回路、62 シフトレジスタ、70 無信号時保護制御
回路、IN1,IN2 データ列、TR11,TR1
2,TR21,TR22 出力トランジスタ、OUT
1,OUT2 増幅出力信号、T1,T2 スピーカ端
子、Vcc 電源、Sc 判別信号、SNG,SNGT 短
絡検出出力信号、SCL クリア信号、CK1,CK2
クロック。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 和宏 東京都千代田区大手町二丁目6番2号 三 菱電機エンジニアリング株式会社内 Fターム(参考) 5J069 AA02 AA19 AA23 AA41 AA66 CA57 FA18 HA08 HA09 HA18 HA25 HA29 HA33 KA00 KA04 KA05 KA09 KA15 KA17 KA32 KA33 KA35 KA36 KA41 KA62 SA05 TA01 TA06 5J091 AA02 AA19 AA23 AA41 AA66 CA57 FA18 FP02 FP06 GP02 HA08 HA09 HA18 HA25 HA29 HA33 KA00 KA04 KA05 KA09 KA15 KA17 KA32 KA33 KA35 KA36 KA41 KA62 SA05 TA01 TA06
Claims (11)
- 【請求項1】 出力トランジスタを用いて、入力された
オーディオ信号に対応したPWM信号を増幅出力するオ
ーディオ信号増幅出力回路において、 前記出力トランジスタのソース−ドレイン間の電位差で
ある検出電圧と所定電圧とを比較し、該検出電圧が前記
所定電圧を越えた場合に停止信号を出力する比較手段
と、 前記比較手段が前記停止信号を出力した場合、前記出力
トランジスタの出力をオフにする制御を行うトランジス
タ保護制御手段と、 を備えたことを特徴とするオーディオ信号増幅出力回
路。 - 【請求項2】 複数の出力トランジスタを備え、 前記比較手段および前記トランジスタ保護制御手段は、
各出力トランジスタ毎に設けられたことを特徴とする請
求項1に記載のオーディオ信号増幅出力回路。 - 【請求項3】 前記トランジスタ保護制御手段は、前記
比較手段が停止信号を出力する場合、前記複数の出力ト
ランジスタの全てをオフにする制御を行うことを特徴と
する請求項2に記載のオーディオ信号増幅出力回路。 - 【請求項4】 前記トランジスタ保護制御手段は、 前記PWM信号をクロック信号として前記停止信号をラ
ッチするラッチ回路と、 前記出力トランジスタのゲート入力側に設けられ、前記
PWM信号と前記停止信号の反転信号との論理積をと
り、該PWM信号の信号レベルにかかわらず、前記出力
トランジスタをオフにする論理積回路と、 を備えたことを特徴とする請求項1〜3のいずれか一つ
に記載のオーディオ信号増幅出力回路。 - 【請求項5】 前記比較手段は、 前記検出電圧に対応した検出電流値と第1のバイアス電
流値との二乗値を第2のバイアス電流値で除算した判定
電流値を出力する二乗/除算回路と、 前記判定電流値が第3のバイアス電流値を越えた場合に
前記停止信号を出力する判定回路と、 を備えたことを特徴とする請求項1〜4のいずれか一つ
に記載のオーディオ信号増幅出力回路。 - 【請求項6】 前記PWM信号をクロック信号として、
前記比較手段から出力された前記停止信号の出力回数を
計数し、該出力回数が第1の所定値を越えた場合に、前
記トランジスタ保護制御手段に前記停止信号を出力する
第1の計数手段と、 前記PWM信号をクロック信号として、該クロック信号
を計数し、該計数値が前記第1の所定値に比して大きい
第2の所定値を越えた場合に前記第2の計数手段による
計数をリセットする第2の計数手段と、 をさらに備えたことを特徴とする請求項1〜5のいずれ
か一つに記載のオーディオ信号増幅出力回路。 - 【請求項7】 前記PWM信号と、前記PWM信号と該
PWM信号を遅延した遅延PWM信号との論理積をとっ
た論理積信号とをもとに、前記PWM信号のパルス幅が
所定幅以上である場合にクロックを生成し、前記第1の
計数手段および前記第2の計数手段のクロック信号とし
て出力するクロック生成回路をさらに備えたことを特徴
とする請求項6に記載のオーディオ信号増幅出力回路。 - 【請求項8】 前記クロック生成回路は、 ゲート遅延によって前記PWM信号を遅延する遅延回路
を備えたことを特徴とする請求項7に記載のオーディオ
信号増幅出力回路。 - 【請求項9】 前記クロック生成回路は、 自励発振クロックを生成する自励発振回路と、 前記自励発振クロックを用いて前記PWM信号を遅延す
るシフトレジスタと、 を備えたことを特徴とする請求項7に記載のオーディオ
信号増幅出力回路。 - 【請求項10】 前記比較手段から停止信号が出力され
た場合に、前記自励発振クロックあるいは独立した自励
発振クロックを計数し、該計数値が第3の所定値を越え
た場合に、前記トランジスタ保護制御手段に出力された
前記停止信号を出力する第3の計数手段をさらに備えた
ことを特徴とする請求項1〜9のいずれか一つに記載の
オーディオ信号増幅出力回路。 - 【請求項11】 前記ラッチ回路、前記第2の計数手段
あるいは前記第3の計数手段は、外部から入力される解
除信号によってラッチ処理あるいは計数処理をリセット
することを特徴とする請求項1〜10のいずれか一つに
記載のオーディオ信号増幅出力回路。
Priority Applications (2)
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JP2000367683A JP2002171140A (ja) | 2000-12-01 | 2000-12-01 | オーディオ信号増幅出力回路 |
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Application Number | Priority Date | Filing Date | Title |
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JP2000367683A JP2002171140A (ja) | 2000-12-01 | 2000-12-01 | オーディオ信号増幅出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
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ID=18838064
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---|---|---|---|
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-
2001
- 2001-03-19 US US09/810,505 patent/US6469575B2/en not_active Expired - Fee Related
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