JP2002171140A - オーディオ信号増幅出力回路 - Google Patents
オーディオ信号増幅出力回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
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- H03K7/08—Duration or width modulation ; Duty cycle modulation
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】 Ｄ級オーディオアンプの出力短絡によって生
じた過大電流による出力トランジスタの熱破壊を防止す
ること。 【解決手段】 出力トランジスタＴｒ１１、Ｔｒ１２，
Ｔｒ２１，Ｔｒ２２のソース−ドレイン間の電位差であ
る検出電圧と所定電圧とを比較し、該検出電圧が前記所
定電圧を越えた場合に、短絡検出出力信号を出力トラン
ジスタＴｒ１１、Ｔｒ１２，Ｔｒ２１，Ｔｒ２２のゲー
トに出力して出力トランジスタＴｒ１１、Ｔｒ１２，Ｔ
ｒ２１，Ｔｒ２２をオフさせる保護制御回路１１，１
２，２１，２２を備える。
じた過大電流による出力トランジスタの熱破壊を防止す
ること。 【解決手段】 出力トランジスタＴｒ１１、Ｔｒ１２，
Ｔｒ２１，Ｔｒ２２のソース−ドレイン間の電位差であ
る検出電圧と所定電圧とを比較し、該検出電圧が前記所
定電圧を越えた場合に、短絡検出出力信号を出力トラン
ジスタＴｒ１１、Ｔｒ１２，Ｔｒ２１，Ｔｒ２２のゲー
トに出力して出力トランジスタＴｒ１１、Ｔｒ１２，Ｔ
ｒ２１，Ｔｒ２２をオフさせる保護制御回路１１，１
２，２１，２２を備える。
Description
【０００１】
【発明の属する技術分野】この発明は、出力トランジス
タを用いて、入力されたオーディオ信号に対応したＰＷ
Ｍ信号を増幅出力するオーディオ信号増幅出力回路に関
し、特に、Ｄ級オーディオアンプなどのＢＴＬ（Balanc
ed Transformer Less）出力回路において、出力短絡の
過大電流が原因で出力トランジスタが熱破壊することを
防止することができるオーディオ信号増幅出力回路に関
するものである。
タを用いて、入力されたオーディオ信号に対応したＰＷ
Ｍ信号を増幅出力するオーディオ信号増幅出力回路に関
し、特に、Ｄ級オーディオアンプなどのＢＴＬ（Balanc
ed Transformer Less）出力回路において、出力短絡の
過大電流が原因で出力トランジスタが熱破壊することを
防止することができるオーディオ信号増幅出力回路に関
するものである。
【０００２】
【従来の技術】図１６は、従来のＤ級オーディオアンプ
のＢＴＬ出力部の構成を示す図である。また、図１７
は、このＢＴＬ出力部の動作を示すタイミングチャート
である。図１６において、デジタルオーディオデータＤ
は、たとえば、ＣＤ、ＭＤ、ＤＶＤ、ＢＳなどを信号源
とするオーディオのＰＣＭデータである。信号源によっ
て、ビット数や周波数は様々であり、ビット数は、１４
〜２４ｂｉｔであり、周波数は、１〜４ｆｓ＝３２〜１
９２ｋＨｚ（１ｆｓ＝３２〜４８ｋＨｚ）である。たと
えば、ＣＤであれば、ビット数は、１６ｂｉｔであり、
周波数は１ｆｓ＝４４．１ｋＨｚである。
のＢＴＬ出力部の構成を示す図である。また、図１７
は、このＢＴＬ出力部の動作を示すタイミングチャート
である。図１６において、デジタルオーディオデータＤ
は、たとえば、ＣＤ、ＭＤ、ＤＶＤ、ＢＳなどを信号源
とするオーディオのＰＣＭデータである。信号源によっ
て、ビット数や周波数は様々であり、ビット数は、１４
〜２４ｂｉｔであり、周波数は、１〜４ｆｓ＝３２〜１
９２ｋＨｚ（１ｆｓ＝３２〜４８ｋＨｚ）である。たと
えば、ＣＤであれば、ビット数は、１６ｂｉｔであり、
周波数は１ｆｓ＝４４．１ｋＨｚである。
【０００３】このデジタルオーディオデータＤは、オー
バーサンプリングデジタルフィルタ１によってアップサ
ンプルされ、さらにΣΔ変調回路２およびＰＷＭパルス
生成回路３によって、１ビットのデータ列ＩＮ１，ＩＮ
２に変調される。オーディオのＳ／Ｎ精度を保つため、
ＰＷＭパルスの周期は、１／（１６ｆｓ）〜１／（６４
ｆｓ）程度であり、ＰＷＭパルスの分解能で、１／（２
５６ｆｓ）〜１／（１０２４ｆｓ）程度を選択する場合
が多い。
バーサンプリングデジタルフィルタ１によってアップサ
ンプルされ、さらにΣΔ変調回路２およびＰＷＭパルス
生成回路３によって、１ビットのデータ列ＩＮ１，ＩＮ
２に変調される。オーディオのＳ／Ｎ精度を保つため、
ＰＷＭパルスの周期は、１／（１６ｆｓ）〜１／（６４
ｆｓ）程度であり、ＰＷＭパルスの分解能で、１／（２
５６ｆｓ）〜１／（１０２４ｆｓ）程度を選択する場合
が多い。
【０００４】ＰＷＭパルス生成回路３から出力された１
ビットのデータ列ＩＮ１，ＩＮ２の信号レベルは、３〜
５Ｖ程度であり、この信号レベルは、ＢＴＬ出力ドライ
バ部４によって、２０〜５０Ｖ程度までドライブされ、
増幅出力信号ＯＵＴ１，ＯＵＴＯ２としてＬＣフィルタ
５ａ，５ｂに出力される。
ビットのデータ列ＩＮ１，ＩＮ２の信号レベルは、３〜
５Ｖ程度であり、この信号レベルは、ＢＴＬ出力ドライ
バ部４によって、２０〜５０Ｖ程度までドライブされ、
増幅出力信号ＯＵＴ１，ＯＵＴＯ２としてＬＣフィルタ
５ａ，５ｂに出力される。
【０００５】１ビットのデータ列ＩＮ１は、正相入力と
して出力トランジスタＴｒ１１のゲートに入力されると
ともに、インバータＩ１を介した逆相入力として出力ト
ランジスタＴｒ１２のゲートに入力され、増幅出力信号
ＯＵＴ１を出力する。同様に、１ビットのデータ列ＩＮ
２は、正相入力として出力トランジスタＴｒ２１のゲー
トに入力されるとともに、インバータＩ２を介した逆相
入力として出力トランジスタＴｒ２２のゲートに入力さ
れ、増幅出力信号ＯＵＴ２を出力する。
して出力トランジスタＴｒ１１のゲートに入力されると
ともに、インバータＩ１を介した逆相入力として出力ト
ランジスタＴｒ１２のゲートに入力され、増幅出力信号
ＯＵＴ１を出力する。同様に、１ビットのデータ列ＩＮ
２は、正相入力として出力トランジスタＴｒ２１のゲー
トに入力されるとともに、インバータＩ２を介した逆相
入力として出力トランジスタＴｒ２２のゲートに入力さ
れ、増幅出力信号ＯＵＴ２を出力する。
【０００６】ＢＴＬ出力は、図１７に示すように、１ビ
ットのデータ列ＩＮ１のＰＷＭパルス周期のオン期間
「ａ」と、１ビットのデータ列ＩＮ２のＰＷＭパルス周
期のオフ期間「ｂ」とを同じにしている。すなわち、デ
ータ列ＩＮ１とデータ列ＩＮ２とは逆相の関係を有す
る、いわゆるＢＴＬ出力となる。
ットのデータ列ＩＮ１のＰＷＭパルス周期のオン期間
「ａ」と、１ビットのデータ列ＩＮ２のＰＷＭパルス周
期のオフ期間「ｂ」とを同じにしている。すなわち、デ
ータ列ＩＮ１とデータ列ＩＮ２とは逆相の関係を有す
る、いわゆるＢＴＬ出力となる。
【０００７】ここで、電力変換効率を上げるため、増幅
出力信号ＯＵＴ１，ＯＵＴ２を増幅出力する出力トラン
ジスタＴｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２のオン
抵抗を小さくする必要があり、通常のオーディオアンプ
では、オン抵抗を０．３Ω以下程度の選定される。
出力信号ＯＵＴ１，ＯＵＴ２を増幅出力する出力トラン
ジスタＴｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２のオン
抵抗を小さくする必要があり、通常のオーディオアンプ
では、オン抵抗を０．３Ω以下程度の選定される。
【０００８】増幅出力信号ＯＵＴ１，ＯＵＴ２は、それ
ぞれＬＣフィルタ５ａ，５ｂを介して、増幅出力信号Ｏ
ＵＴ１，ＯＵＴ２が示すＰＷＭ信号を平滑したアナログ
信号としてスピーカ１０に出力される。
ぞれＬＣフィルタ５ａ，５ｂを介して、増幅出力信号Ｏ
ＵＴ１，ＯＵＴ２が示すＰＷＭ信号を平滑したアナログ
信号としてスピーカ１０に出力される。
【０００９】
【発明が解決しようとする課題】ところで、上述したＢ
ＴＬ出力部には、出力短絡に対する保護回路がなく、し
かもＢＴＬ出力では、スピーカ１０に２つの正端子であ
るスピーカ端子Ｔ１，Ｔ２を有するため、出力短絡時に
過大電流が流れ、出力トランジスタＴｒ１１，Ｔｒ１
２，Ｔｒ２１，Ｔｒ２２が破壊するという問題点があっ
た。
ＴＬ出力部には、出力短絡に対する保護回路がなく、し
かもＢＴＬ出力では、スピーカ１０に２つの正端子であ
るスピーカ端子Ｔ１，Ｔ２を有するため、出力短絡時に
過大電流が流れ、出力トランジスタＴｒ１１，Ｔｒ１
２，Ｔｒ２１，Ｔｒ２２が破壊するという問題点があっ
た。
【００１０】たとえば、スピーカ１０の配線接続時に、
ユーザが誤って接続線をＢＴＬ出力部のシャーシに接触
させたり、あるいはスピーカ端子Ｔ１，Ｔ２間を短絡さ
せたりした場合が想定され、スピーカ端子Ｔ１をシャー
シ、すなわちグランド（ＧＮＤ）に短絡させた場合、電
源側の出力トランジスタＴｒ１１がオン時に過大電流が
流れ、発熱によって、出力トランジスタＴｒ１１を破壊
する。
ユーザが誤って接続線をＢＴＬ出力部のシャーシに接触
させたり、あるいはスピーカ端子Ｔ１，Ｔ２間を短絡さ
せたりした場合が想定され、スピーカ端子Ｔ１をシャー
シ、すなわちグランド（ＧＮＤ）に短絡させた場合、電
源側の出力トランジスタＴｒ１１がオン時に過大電流が
流れ、発熱によって、出力トランジスタＴｒ１１を破壊
する。
【００１１】このため、従来の保護回路では、出力トラ
ンジスタに直列に抵抗を挿入し、この抵抗両端の電位差
から過大電流を検出し、この過大電流の検出時に、出力
トランジスタをオフにするものがある。しかしながら、
出力抵抗を小さくする必要があるＤ級アンプには、この
保護回路を適用することができない。
ンジスタに直列に抵抗を挿入し、この抵抗両端の電位差
から過大電流を検出し、この過大電流の検出時に、出力
トランジスタをオフにするものがある。しかしながら、
出力抵抗を小さくする必要があるＤ級アンプには、この
保護回路を適用することができない。
【００１２】この発明は上記に鑑みてなされたもので、
Ｄ級オーディオアンプの出力短絡によって生じた過大電
流による出力トランジスタの熱破壊を防止することがで
きるオーディオ信号増幅出力回路を得ることを目的とす
る。
Ｄ級オーディオアンプの出力短絡によって生じた過大電
流による出力トランジスタの熱破壊を防止することがで
きるオーディオ信号増幅出力回路を得ることを目的とす
る。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、この発明にかかるオーディオ信号増幅出力回路は、
出力トランジスタを用いて、入力されたオーディオ信号
に対応したＰＷＭ信号を増幅出力するオーディオ信号増
幅出力回路において、前記出力トランジスタのソース−
ドレイン間の電位差である検出電圧と所定電圧とを比較
し、該検出電圧が前記所定電圧を越えた場合に停止信号
を出力する比較手段と、前記比較手段が前記停止信号を
出力した場合、前記出力トランジスタの出力をオフにす
る制御を行うトランジスタ保護制御手段とを備えたこと
を特徴とする。
め、この発明にかかるオーディオ信号増幅出力回路は、
出力トランジスタを用いて、入力されたオーディオ信号
に対応したＰＷＭ信号を増幅出力するオーディオ信号増
幅出力回路において、前記出力トランジスタのソース−
ドレイン間の電位差である検出電圧と所定電圧とを比較
し、該検出電圧が前記所定電圧を越えた場合に停止信号
を出力する比較手段と、前記比較手段が前記停止信号を
出力した場合、前記出力トランジスタの出力をオフにす
る制御を行うトランジスタ保護制御手段とを備えたこと
を特徴とする。
【００１４】この発明によれば、比較手段が、出力トラ
ンジスタのソース−ドレイン間の電位差である検出電圧
と所定電圧とを比較し、該検出電圧が前記所定電圧を越
えた場合に停止信号を出力し、トランジスタ保護制御手
段が、前記比較手段が前記停止信号を出力した場合、前
記出力トランジスタの出力をオフにする制御を行い、出
力短絡によって出力トランジスタに過大電流が流れない
ようにしている。
ンジスタのソース−ドレイン間の電位差である検出電圧
と所定電圧とを比較し、該検出電圧が前記所定電圧を越
えた場合に停止信号を出力し、トランジスタ保護制御手
段が、前記比較手段が前記停止信号を出力した場合、前
記出力トランジスタの出力をオフにする制御を行い、出
力短絡によって出力トランジスタに過大電流が流れない
ようにしている。
【００１５】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、複数の出力トランジス
タを備え、前記比較手段および前記トランジスタ保護制
御手段は、各出力トランジスタ毎に設けられたことを特
徴とする。
力回路は、上記の発明において、複数の出力トランジス
タを備え、前記比較手段および前記トランジスタ保護制
御手段は、各出力トランジスタ毎に設けられたことを特
徴とする。
【００１６】この発明によれば、複数の出力トランジス
タを備え、前記比較手段および前記トランジスタ保護制
御手段は、複数の出力トランジスタ毎に設けられ、それ
ぞれが、出力短絡による各出力トランジスタに過大電流
が流れることを防止するようにしている。
タを備え、前記比較手段および前記トランジスタ保護制
御手段は、複数の出力トランジスタ毎に設けられ、それ
ぞれが、出力短絡による各出力トランジスタに過大電流
が流れることを防止するようにしている。
【００１７】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記トランジスタ保護
制御手段は、前記比較手段が停止信号を出力する場合、
前記複数の出力トランジスタの全てをオフにする制御を
行うことを特徴とする。
力回路は、上記の発明において、前記トランジスタ保護
制御手段は、前記比較手段が停止信号を出力する場合、
前記複数の出力トランジスタの全てをオフにする制御を
行うことを特徴とする。
【００１８】この発明によれば、前記トランジスタ保護
制御手段が、前記比較手段が停止信号を出力する場合、
前記複数の出力トランジスタの全てをオフにするように
している。
制御手段が、前記比較手段が停止信号を出力する場合、
前記複数の出力トランジスタの全てをオフにするように
している。
【００１９】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記トランジスタ保護
制御手段は、前記ＰＷＭ信号をクロック信号として前記
停止信号をラッチするラッチ回路と、前記出力トランジ
スタのゲート入力側に設けられ、前記ＰＷＭ信号と前記
停止信号の反転信号との論理積をとり、該ＰＷＭ信号の
信号レベルにかかわらず、前記出力トランジスタをオフ
にする論理積回路とを備えたことを特徴とする。
力回路は、上記の発明において、前記トランジスタ保護
制御手段は、前記ＰＷＭ信号をクロック信号として前記
停止信号をラッチするラッチ回路と、前記出力トランジ
スタのゲート入力側に設けられ、前記ＰＷＭ信号と前記
停止信号の反転信号との論理積をとり、該ＰＷＭ信号の
信号レベルにかかわらず、前記出力トランジスタをオフ
にする論理積回路とを備えたことを特徴とする。
【００２０】この発明によれば、前記トランジスタ保護
制御手段のラッチ回路が、前記ＰＷＭ信号をクロック信
号として前記停止信号をラッチし、論理積回路が、前記
出力トランジスタのゲート入力側に設けられ、前記ＰＷ
Ｍ信号と前記停止信号の反転信号との論理積をとり、該
ＰＷＭ信号の信号レベルにかかわらず、前記出力トラン
ジスタをオフにするようにしている。
制御手段のラッチ回路が、前記ＰＷＭ信号をクロック信
号として前記停止信号をラッチし、論理積回路が、前記
出力トランジスタのゲート入力側に設けられ、前記ＰＷ
Ｍ信号と前記停止信号の反転信号との論理積をとり、該
ＰＷＭ信号の信号レベルにかかわらず、前記出力トラン
ジスタをオフにするようにしている。
【００２１】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記比較手段は、前記
検出電圧に対応した検出電流値と第１のバイアス電流値
との二乗値を第２のバイアス電流値で除算した判定電流
値を出力する二乗／除算回路と、前記判定電流値が第３
のバイアス電流値を越えた場合に前記停止信号を出力す
る判定回路とを備えたことを特徴とする。
力回路は、上記の発明において、前記比較手段は、前記
検出電圧に対応した検出電流値と第１のバイアス電流値
との二乗値を第２のバイアス電流値で除算した判定電流
値を出力する二乗／除算回路と、前記判定電流値が第３
のバイアス電流値を越えた場合に前記停止信号を出力す
る判定回路とを備えたことを特徴とする。
【００２２】この発明によれば、二乗／除算回路が、前
記検出電圧に対応した検出電流値と第１のバイアス電流
値との二乗値を第２のバイアス電流値で除算した判定電
流値を出力し、判定回路が、前記判定電流値が第３のバ
イアス電流値を越えた場合に前記停止信号を出力するよ
うにし、定常時に流れるバイアス電流値を抑えるように
している。
記検出電圧に対応した検出電流値と第１のバイアス電流
値との二乗値を第２のバイアス電流値で除算した判定電
流値を出力し、判定回路が、前記判定電流値が第３のバ
イアス電流値を越えた場合に前記停止信号を出力するよ
うにし、定常時に流れるバイアス電流値を抑えるように
している。
【００２３】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記ＰＷＭ信号をクロ
ック信号として、前記比較手段から出力された前記停止
信号の出力回数を計数し、該出力回数が第１の所定値を
越えた場合に、前記トランジスタ保護制御手段に前記停
止信号を出力する第１の計数手段と、前記ＰＷＭ信号を
クロック信号として、該クロック信号を計数し、該計数
値が前記第１の所定値に比して大きい第２の所定値を越
えた場合に前記第２の計数手段による計数をリセットす
る第２の計数手段とをさらに備えたことを特徴とする。
力回路は、上記の発明において、前記ＰＷＭ信号をクロ
ック信号として、前記比較手段から出力された前記停止
信号の出力回数を計数し、該出力回数が第１の所定値を
越えた場合に、前記トランジスタ保護制御手段に前記停
止信号を出力する第１の計数手段と、前記ＰＷＭ信号を
クロック信号として、該クロック信号を計数し、該計数
値が前記第１の所定値に比して大きい第２の所定値を越
えた場合に前記第２の計数手段による計数をリセットす
る第２の計数手段とをさらに備えたことを特徴とする。
【００２４】この発明によれば、第１の計数手段が、前
記ＰＷＭ信号をクロック信号として、前記比較手段から
出力された前記停止信号の出力回数を計数し、該出力回
数が第１の所定値を越えた場合に、前記トランジスタ保
護制御手段に前記停止信号を出力し、第２の計数手段
が、前記ＰＷＭ信号をクロック信号として、該クロック
信号を計数し、該計数値が前記第１の所定値に比して大
きい第２の所定値を越えた場合に前記第２の計数手段に
よる計数をリセットするようにし、第１の所定値／第２
の所定値の比率に応じて出力短絡を検出するようにして
いる。
記ＰＷＭ信号をクロック信号として、前記比較手段から
出力された前記停止信号の出力回数を計数し、該出力回
数が第１の所定値を越えた場合に、前記トランジスタ保
護制御手段に前記停止信号を出力し、第２の計数手段
が、前記ＰＷＭ信号をクロック信号として、該クロック
信号を計数し、該計数値が前記第１の所定値に比して大
きい第２の所定値を越えた場合に前記第２の計数手段に
よる計数をリセットするようにし、第１の所定値／第２
の所定値の比率に応じて出力短絡を検出するようにして
いる。
【００２５】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記ＰＷＭ信号と、前
記ＰＷＭ信号と該ＰＷＭ信号を遅延した遅延ＰＷＭ信号
との論理積をとった論理積信号とをもとに、前記ＰＷＭ
信号のパルス幅が所定幅以上である場合にクロックを生
成し、前記第１の計数手段および前記第２の計数手段の
クロック信号として出力するクロック生成回路をさらに
備えたことを特徴とする。
力回路は、上記の発明において、前記ＰＷＭ信号と、前
記ＰＷＭ信号と該ＰＷＭ信号を遅延した遅延ＰＷＭ信号
との論理積をとった論理積信号とをもとに、前記ＰＷＭ
信号のパルス幅が所定幅以上である場合にクロックを生
成し、前記第１の計数手段および前記第２の計数手段の
クロック信号として出力するクロック生成回路をさらに
備えたことを特徴とする。
【００２６】この発明によれば、クロック生成回路が、
前記ＰＷＭ信号と、前記ＰＷＭ信号と該ＰＷＭ信号を遅
延した遅延ＰＷＭ信号との論理積をとった論理積信号と
をもとに、前記ＰＷＭ信号のパルス幅が所定幅以上であ
る場合にクロックを生成し、前記第１の計数手段および
前記第２の計数手段のクロック信号として出力するよう
にし、所定幅未満のパルス幅をもつパルスによるクロッ
ク発生を間引き、出力トランジスタの出力レベルの急峻
な変化によって生じるオーバーシュートやアンダーシュ
ートによって発生する不安定な出力状態において、出力
短絡の判定を行わないようにしている。
前記ＰＷＭ信号と、前記ＰＷＭ信号と該ＰＷＭ信号を遅
延した遅延ＰＷＭ信号との論理積をとった論理積信号と
をもとに、前記ＰＷＭ信号のパルス幅が所定幅以上であ
る場合にクロックを生成し、前記第１の計数手段および
前記第２の計数手段のクロック信号として出力するよう
にし、所定幅未満のパルス幅をもつパルスによるクロッ
ク発生を間引き、出力トランジスタの出力レベルの急峻
な変化によって生じるオーバーシュートやアンダーシュ
ートによって発生する不安定な出力状態において、出力
短絡の判定を行わないようにしている。
【００２７】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記クロック生成回路
は、ゲート遅延によって前記ＰＷＭ信号を遅延する遅延
回路を備えたことを特徴とする。
力回路は、上記の発明において、前記クロック生成回路
は、ゲート遅延によって前記ＰＷＭ信号を遅延する遅延
回路を備えたことを特徴とする。
【００２８】この発明によれば、前記クロック生成回路
は、ゲート遅延によって前記ＰＷＭ信号を遅延する遅延
回路を有し、この遅延した遅延ＰＷＭ信号を用いてパル
ス幅が所定幅未満のパルスのクロックを間引くようにし
ている。
は、ゲート遅延によって前記ＰＷＭ信号を遅延する遅延
回路を有し、この遅延した遅延ＰＷＭ信号を用いてパル
ス幅が所定幅未満のパルスのクロックを間引くようにし
ている。
【００２９】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記クロック生成回路
は、自励発振クロックを生成する自励発振回路と、前記
自励発振クロックを用いて前記ＰＷＭ信号を遅延するシ
フトレジスタとを備えたことを特徴とする。
力回路は、上記の発明において、前記クロック生成回路
は、自励発振クロックを生成する自励発振回路と、前記
自励発振クロックを用いて前記ＰＷＭ信号を遅延するシ
フトレジスタとを備えたことを特徴とする。
【００３０】この発明によれば、シフトレジスタが、自
励発振回路が出力する自励発振クロックを用いて前記Ｐ
ＷＭ信号を遅延するようにしている。
励発振回路が出力する自励発振クロックを用いて前記Ｐ
ＷＭ信号を遅延するようにしている。
【００３１】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記比較手段から停止
信号が出力された場合に、前記自励発振クロックあるい
は独立した自励発振クロックを計数し、該計数値が第３
の所定値を越えた場合に、前記トランジスタ保護制御手
段に出力された前記停止信号を出力する第３の計数手段
をさらに備えたことを特徴とする。
力回路は、上記の発明において、前記比較手段から停止
信号が出力された場合に、前記自励発振クロックあるい
は独立した自励発振クロックを計数し、該計数値が第３
の所定値を越えた場合に、前記トランジスタ保護制御手
段に出力された前記停止信号を出力する第３の計数手段
をさらに備えたことを特徴とする。
【００３２】この発明によれば、第３の計数手段が、前
記比較手段から停止信号が出力された場合に、前記自励
発振クロックあるいは独立した自励発振クロックを計数
し、該計数値が第３の所定値を越えた場合に、前記トラ
ンジスタ保護制御手段に出力された前記停止信号を出力
するようにし、入力が無信号状態であっても、出力短絡
を検出し、出力トランジスタをオフするようにしてい
る。
記比較手段から停止信号が出力された場合に、前記自励
発振クロックあるいは独立した自励発振クロックを計数
し、該計数値が第３の所定値を越えた場合に、前記トラ
ンジスタ保護制御手段に出力された前記停止信号を出力
するようにし、入力が無信号状態であっても、出力短絡
を検出し、出力トランジスタをオフするようにしてい
る。
【００３３】つぎの発明にかかるオーディオ信号増幅出
力回路は、上記の発明において、前記ラッチ回路、前記
第２の計数手段あるいは前記第３の計数手段は、外部か
ら入力される解除信号によってラッチ処理あるいは計数
処理をリセットすることを特徴とする。
力回路は、上記の発明において、前記ラッチ回路、前記
第２の計数手段あるいは前記第３の計数手段は、外部か
ら入力される解除信号によってラッチ処理あるいは計数
処理をリセットすることを特徴とする。
【００３４】この発明によれば、前記ラッチ回路、前記
第２の計数手段あるいは前記第３の計数手段が、外部か
ら入力される解除信号によってラッチ処理あるいは計数
処理をリセットし、正常状態に復帰するようにしてい
る。
第２の計数手段あるいは前記第３の計数手段が、外部か
ら入力される解除信号によってラッチ処理あるいは計数
処理をリセットし、正常状態に復帰するようにしてい
る。
【００３５】
【発明の実施の形態】以下、添付図面を参照して、この
発明にかかるオーディオ信号増幅出力回路の好適な実施
の形態について説明する。
発明にかかるオーディオ信号増幅出力回路の好適な実施
の形態について説明する。
【００３６】実施の形態１．まず、この発明の実施の形
態１について説明する。図１は、この発明の実施の形態
１であるオーディオ信号増幅出力回路の全体構成を示す
回路図である。このオーディオ信号増幅出力回路は、図
１６に示したＤ級オーディオアンプのＢＴＬ出力部に対
応し、各出力トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ２
１，Ｔｒ２２に対応した保護制御回路１１，１２，２
１，２２を有するとともに、この保護制御回路１１，２
１，２１，２２から出力される短絡検出信号ＳNGをそれ
ぞれ出力トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ２１，
Ｔｒ２２のゲートに出力するアンド回路Ａ１１，Ａ１
２，Ａ２１，Ａ２２を対応づけて有している。その他の
構成は、図１６に示したＢＴＬ出力部と同じであり、同
一構成部分には同一符号を付している。
態１について説明する。図１は、この発明の実施の形態
１であるオーディオ信号増幅出力回路の全体構成を示す
回路図である。このオーディオ信号増幅出力回路は、図
１６に示したＤ級オーディオアンプのＢＴＬ出力部に対
応し、各出力トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ２
１，Ｔｒ２２に対応した保護制御回路１１，１２，２
１，２２を有するとともに、この保護制御回路１１，２
１，２１，２２から出力される短絡検出信号ＳNGをそれ
ぞれ出力トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ２１，
Ｔｒ２２のゲートに出力するアンド回路Ａ１１，Ａ１
２，Ａ２１，Ａ２２を対応づけて有している。その他の
構成は、図１６に示したＢＴＬ出力部と同じであり、同
一構成部分には同一符号を付している。
【００３７】図２は、図１に示した保護制御回路１１、
アンド回路Ａ１１および出力トランジスタＴｒ１１を含
む回路３０の詳細構成を示す回路図である。また、図３
は、図２に示した保護制御回路１１の動作を示すタイミ
ングチャートである。図２において、保護制御回路１１
は、コンパレータＣｏｍｐ１、フリップフロップ回路Ｆ
Ｆ１およびＲＳラッチ回路３１を有する。
アンド回路Ａ１１および出力トランジスタＴｒ１１を含
む回路３０の詳細構成を示す回路図である。また、図３
は、図２に示した保護制御回路１１の動作を示すタイミ
ングチャートである。図２において、保護制御回路１１
は、コンパレータＣｏｍｐ１、フリップフロップ回路Ｆ
Ｆ１およびＲＳラッチ回路３１を有する。
【００３８】図２および図３において、コンパレータＣ
ｏｍｐ１は、出力トランジスタＴｒ１１のソース−ドレ
イン間の電位差を検出し、この電位差が所定電圧を越え
る場合に、判定信号Ｓｃをフリップフロップ回路ＦＦ１
に出力する。フリップフロップ回路ＦＦ１は、データ列
ＩＮ１をクロックとして抽出し、このクロックタイミン
グで判定信号Ｓｃをラッチし、ＲＳラッチ回路３１に出
力する。ＲＳラッチ回路３１も、データ列ＩＮ１をクロ
ックとして抽出し、フリップフロップ回路ＦＦ１から入
力された判定信号Ｓｃをラッチし、アンド回路Ａ１１の
一端に、短絡検出出力信号ＳNGとして反転入力する。ア
ンド回路Ａ１１の他端には、データ列ＩＮ１が入力さ
れ、アンド回路Ａ１１は、短絡検出出力信号ＳNGの反転
入力とデータ列ＩＮ１との論理積出力を、出力トランジ
スタＴｒ１１のゲートに出力する。
ｏｍｐ１は、出力トランジスタＴｒ１１のソース−ドレ
イン間の電位差を検出し、この電位差が所定電圧を越え
る場合に、判定信号Ｓｃをフリップフロップ回路ＦＦ１
に出力する。フリップフロップ回路ＦＦ１は、データ列
ＩＮ１をクロックとして抽出し、このクロックタイミン
グで判定信号Ｓｃをラッチし、ＲＳラッチ回路３１に出
力する。ＲＳラッチ回路３１も、データ列ＩＮ１をクロ
ックとして抽出し、フリップフロップ回路ＦＦ１から入
力された判定信号Ｓｃをラッチし、アンド回路Ａ１１の
一端に、短絡検出出力信号ＳNGとして反転入力する。ア
ンド回路Ａ１１の他端には、データ列ＩＮ１が入力さ
れ、アンド回路Ａ１１は、短絡検出出力信号ＳNGの反転
入力とデータ列ＩＮ１との論理積出力を、出力トランジ
スタＴｒ１１のゲートに出力する。
【００３９】正常の動作では、データ列ＩＮ１が「Ｈ」
レベルのとき、増幅出力信号ＯＵＴ１は「Ｈ」レベルに
なる。このため、正常の動作では、出力トランジスタＴ
ｒ１１のソース−ドレイン間の電位差は小さく、すなわ
ち所定電圧未満であるため、「Ｌ」レベルの短絡検出出
力信号ＳNGをフリップフロップ回路ＦＦ１に出力し、Ｒ
Ｓラッチ回路３１は「Ｌ」レベルの短絡検出出力信号Ｓ
NGをラッチし、アンド回路Ａ１１の一端に反転した
「Ｈ」レベルの信号を出力する。このため、出力トラン
ジスタＴｒ１１のゲートには、データ列ＩＮ１に対応し
た信号がそのまま入力されることになる。
レベルのとき、増幅出力信号ＯＵＴ１は「Ｈ」レベルに
なる。このため、正常の動作では、出力トランジスタＴ
ｒ１１のソース−ドレイン間の電位差は小さく、すなわ
ち所定電圧未満であるため、「Ｌ」レベルの短絡検出出
力信号ＳNGをフリップフロップ回路ＦＦ１に出力し、Ｒ
Ｓラッチ回路３１は「Ｌ」レベルの短絡検出出力信号Ｓ
NGをラッチし、アンド回路Ａ１１の一端に反転した
「Ｈ」レベルの信号を出力する。このため、出力トラン
ジスタＴｒ１１のゲートには、データ列ＩＮ１に対応し
た信号がそのまま入力されることになる。
【００４０】一方、増幅出力信号ＯＵＴ１がグランドに
短絡した場合、出力トランジスタＴｒ１１のゲートに、
データ列ＩＮ１の「Ｈ」レベルが入力されても、増幅出
力信号ＯＵＴ１は、「Ｈ」レベルまで上がらず、出力ト
ランジスタＴｒ１１のソース−ドレイン間に電位差が生
じる。このため、コンパレータＣｏｍｐ１の出力（判定
信号Ｓｃ）は「Ｈ」レベルになり、フリップフロップ回
路ＦＦ１がデータ列ＩＮ１の立ち下がりで、この「Ｈ」
レベルをラッチし、ＲＳラッチ回路３１が、この「Ｈ」
レベルをアンド回路Ａ１１に反転入力し、データ列ＩＮ
１の入力にもかかわらず、出力トランジスタＴｒ１１を
オフにする。
短絡した場合、出力トランジスタＴｒ１１のゲートに、
データ列ＩＮ１の「Ｈ」レベルが入力されても、増幅出
力信号ＯＵＴ１は、「Ｈ」レベルまで上がらず、出力ト
ランジスタＴｒ１１のソース−ドレイン間に電位差が生
じる。このため、コンパレータＣｏｍｐ１の出力（判定
信号Ｓｃ）は「Ｈ」レベルになり、フリップフロップ回
路ＦＦ１がデータ列ＩＮ１の立ち下がりで、この「Ｈ」
レベルをラッチし、ＲＳラッチ回路３１が、この「Ｈ」
レベルをアンド回路Ａ１１に反転入力し、データ列ＩＮ
１の入力にもかかわらず、出力トランジスタＴｒ１１を
オフにする。
【００４１】これによって、増幅出力信号ＯＵＴ１がグ
ランドＧＮＤに短絡した場合でも、過大電流が出力トラ
ンジスタＴｒ１１に流れることを防止し、出力トランジ
スタＴｒ１１が熱破壊することがない。なお、図３の時
点ｔに示すように、出力トランジスタＴｒ１１が強制的
にオフされる場合、データ列ＩＮ１の「Ｈ」パルス一回
分が出力トランジスタＴｒ１１に流れることになるが、
パルス幅は、小さいので、出力トランジスタＴｒ１１を
破壊するまで発熱はしない。
ランドＧＮＤに短絡した場合でも、過大電流が出力トラ
ンジスタＴｒ１１に流れることを防止し、出力トランジ
スタＴｒ１１が熱破壊することがない。なお、図３の時
点ｔに示すように、出力トランジスタＴｒ１１が強制的
にオフされる場合、データ列ＩＮ１の「Ｈ」パルス一回
分が出力トランジスタＴｒ１１に流れることになるが、
パルス幅は、小さいので、出力トランジスタＴｒ１１を
破壊するまで発熱はしない。
【００４２】なお、コンパレータＣｏｍｐ１は、図４に
示すように構成することができる。すなわち、出力トラ
ンジスタＴｒ１１のドレイン電圧が、判定用の基準電圧
Ｖｒｅｆ未満であるか否かを判定し、これによって、出
力トランジスタＴｒ１１のソース−ドレイン間の電位差
が所定電圧を超えたか否かを判定するようにする。
示すように構成することができる。すなわち、出力トラ
ンジスタＴｒ１１のドレイン電圧が、判定用の基準電圧
Ｖｒｅｆ未満であるか否かを判定し、これによって、出
力トランジスタＴｒ１１のソース−ドレイン間の電位差
が所定電圧を超えたか否かを判定するようにする。
【００４３】また、各保護制御回路１１，１２，２１，
２２が出力する短絡検出出力信号Ｓ NGは、アンド回路Ａ
１１，Ａ１２，Ａ２１，Ａ２２を介して各出力トランジ
スタＴｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２のゲート
に出力されるとともに、オア回路ＯＲを介して、１つの
短絡検出出力信号ＳNGTとして外部の図示しないマイコ
ンに出力される。図示しないマイコンは、短絡検出出力
信号ＳNGTが「Ｈ」レベルの場合、出力短絡の異常状態
をユーザに知らせるために、インジケータ表示などの処
理を行う。ユーザが出力短絡の原因を除いた後、図示し
ないマイコンに対して再電源投入などの所定の指示を与
えると、図示しないマイコンは、初期再設定を実行し、
この際、クリア信号ＳCLを各保護制御回路１１，１２，
２１，２２に出力し、リセット処理によって通常動作状
態に復帰する。
２２が出力する短絡検出出力信号Ｓ NGは、アンド回路Ａ
１１，Ａ１２，Ａ２１，Ａ２２を介して各出力トランジ
スタＴｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２のゲート
に出力されるとともに、オア回路ＯＲを介して、１つの
短絡検出出力信号ＳNGTとして外部の図示しないマイコ
ンに出力される。図示しないマイコンは、短絡検出出力
信号ＳNGTが「Ｈ」レベルの場合、出力短絡の異常状態
をユーザに知らせるために、インジケータ表示などの処
理を行う。ユーザが出力短絡の原因を除いた後、図示し
ないマイコンに対して再電源投入などの所定の指示を与
えると、図示しないマイコンは、初期再設定を実行し、
この際、クリア信号ＳCLを各保護制御回路１１，１２，
２１，２２に出力し、リセット処理によって通常動作状
態に復帰する。
【００４４】このようにして、スピーカ端子Ｔ１とグラ
ンドＧＮＤとの短絡は、保護制御回路１１によって検出
され、出力トランジスタＴｒ１１が熱破壊から保護され
る。同様にして、スピーカ端子Ｔ１と電源Ｖｃｃとの短
絡は、保護制御回路１２によって検出され、出力トラン
ジスタＴｒ１２が熱破壊から保護される。また、スピー
カ端子Ｔ２と電源Ｖｃｃとの短絡は、保護制御回路２１
によって検出され、出力トランジスタＴｒ２１が熱破壊
から保護される。さらに、スピーカ端子Ｔ２とグランド
ＧＮＤとの短絡は、保護制御回路２２によって検出さ
れ、出力トランジスタＴｒ２２が熱破壊から保護され
る。また、スピーカ端子Ｔ１，Ｔ２間の短絡は、保護制
御回路１１，１２，２１，２２によって検出され、各出
力トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２
２の熱破壊が防止される。
ンドＧＮＤとの短絡は、保護制御回路１１によって検出
され、出力トランジスタＴｒ１１が熱破壊から保護され
る。同様にして、スピーカ端子Ｔ１と電源Ｖｃｃとの短
絡は、保護制御回路１２によって検出され、出力トラン
ジスタＴｒ１２が熱破壊から保護される。また、スピー
カ端子Ｔ２と電源Ｖｃｃとの短絡は、保護制御回路２１
によって検出され、出力トランジスタＴｒ２１が熱破壊
から保護される。さらに、スピーカ端子Ｔ２とグランド
ＧＮＤとの短絡は、保護制御回路２２によって検出さ
れ、出力トランジスタＴｒ２２が熱破壊から保護され
る。また、スピーカ端子Ｔ１，Ｔ２間の短絡は、保護制
御回路１１，１２，２１，２２によって検出され、各出
力トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２
２の熱破壊が防止される。
【００４５】この実施の形態１では、各出力トランジス
タＴｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２がオンのと
きに、各保護制御回路１１，１２，２１，２２が、各出
力トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２
２のソース−ドレイン間の電位差が所定電圧を超える、
すなわち電位差が小さくならない場合に、異常な過大電
流が流れていると判定し、対応する出力トランジスタＴ
ｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２をオフにする制
御を行って、各出力トランジスタＴｒ１１，Ｔｒ１２，
Ｔｒ２１，Ｔｒ２２を熱破壊から保護するようにしてい
る。
タＴｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２がオンのと
きに、各保護制御回路１１，１２，２１，２２が、各出
力トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２
２のソース−ドレイン間の電位差が所定電圧を超える、
すなわち電位差が小さくならない場合に、異常な過大電
流が流れていると判定し、対応する出力トランジスタＴ
ｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２をオフにする制
御を行って、各出力トランジスタＴｒ１１，Ｔｒ１２，
Ｔｒ２１，Ｔｒ２２を熱破壊から保護するようにしてい
る。
【００４６】なお、上述した実施の形態１では、保護制
御回路１１，１２，２１，２２と出力トランジスタＴｒ
１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２とを対応させて制
御するようにしていたが、これに限らず、たとえば図５
に示すように１つの保護制御回路が過大電流の異常を検
出した場合に、短絡検出出力信号ＳNGを、全ての出力ト
ランジスタに出力し、全ての出力トランジスタをオフに
するようにしてもよい。たとえば、保護制御回路１１か
ら出力される短絡検出出力信号ＳNGは、アンド回路Ａ１
１，Ａ１２，Ａ２１，Ａ２２の反転入力端子に入力さ
れ、全ての出力トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ
２１，Ｔｒ２２をオフにする制御を行うようにしてもよ
い。
御回路１１，１２，２１，２２と出力トランジスタＴｒ
１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２とを対応させて制
御するようにしていたが、これに限らず、たとえば図５
に示すように１つの保護制御回路が過大電流の異常を検
出した場合に、短絡検出出力信号ＳNGを、全ての出力ト
ランジスタに出力し、全ての出力トランジスタをオフに
するようにしてもよい。たとえば、保護制御回路１１か
ら出力される短絡検出出力信号ＳNGは、アンド回路Ａ１
１，Ａ１２，Ａ２１，Ａ２２の反転入力端子に入力さ
れ、全ての出力トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ
２１，Ｔｒ２２をオフにする制御を行うようにしてもよ
い。
【００４７】実施の形態２．つぎに、この発明の実施の
形態２について説明する。この実施の形態２では、実施
の形態１に用いられるコンパレータＣｏｍｐ１の構成を
改善している。図４に示したコンパレータＣｏｍｐ１
は、出力短絡などの異常状態によって、過大電流が出力
トランジスタＴｒ１のソース−ドレイン間に流れた場
合、迅速にこの異常状態を検出し、短絡検出出力信号Ｓ
NGを出力し、出力トランジスタＴｒ１１をオフにしなけ
ればならず、コンパレータＣｏｍｐ１の高速動作が要求
される。
形態２について説明する。この実施の形態２では、実施
の形態１に用いられるコンパレータＣｏｍｐ１の構成を
改善している。図４に示したコンパレータＣｏｍｐ１
は、出力短絡などの異常状態によって、過大電流が出力
トランジスタＴｒ１のソース−ドレイン間に流れた場
合、迅速にこの異常状態を検出し、短絡検出出力信号Ｓ
NGを出力し、出力トランジスタＴｒ１１をオフにしなけ
ればならず、コンパレータＣｏｍｐ１の高速動作が要求
される。
【００４８】図６は、実施の形態１のコンパレータＣｏ
ｍｐ１に用いられる一般的なコンパレータの構成を示す
図である。図６に示したコンパレータが高速動作をする
ためには、次式で決定されるスルーレートＲＳを速くす
る必要がある。ＲＳ＝Ｉｂｉａｓ／Ｃｓここで、「Ｉｂ
ｉａｓ」は、バイアス電流であり、「Ｃｓ」は、寄生容
量である。したがって、スルーレートを速くするために
は、バイアス電流Ｉｂｉａｓを大きくする必要があるた
め、図６に示したコンパレータでは、常にバイアス電流
Ｉｂｉａｓを流し、回路電流の増加および電流増加に伴
って、内部のトランジスタは、大きいトランジスタサイ
ズを選定する必要がある。
ｍｐ１に用いられる一般的なコンパレータの構成を示す
図である。図６に示したコンパレータが高速動作をする
ためには、次式で決定されるスルーレートＲＳを速くす
る必要がある。ＲＳ＝Ｉｂｉａｓ／Ｃｓここで、「Ｉｂ
ｉａｓ」は、バイアス電流であり、「Ｃｓ」は、寄生容
量である。したがって、スルーレートを速くするために
は、バイアス電流Ｉｂｉａｓを大きくする必要があるた
め、図６に示したコンパレータでは、常にバイアス電流
Ｉｂｉａｓを流し、回路電流の増加および電流増加に伴
って、内部のトランジスタは、大きいトランジスタサイ
ズを選定する必要がある。
【００４９】そこで、通常時には小さなバイアス電流と
し、異常時、すなわち過大電流が流れた場合にのみ、バ
イアス電流を大きくして高速動作を可能にしたコンパレ
ータの構成を図７および図８に示す。図７は、「Ｌ」出
力電圧用の出力トランジスタＴｒ１２を制御する保護制
御回路１２内のコンパレータＣｏｍｐ１の構成を示す回
路図であり、図８は、「Ｈ」出力電圧用の出力トランジ
スタＴｒ１１を制御する保護制御回路１１内のコンパレ
ータＣｏｍｐ１の構成を示す回路図である。
し、異常時、すなわち過大電流が流れた場合にのみ、バ
イアス電流を大きくして高速動作を可能にしたコンパレ
ータの構成を図７および図８に示す。図７は、「Ｌ」出
力電圧用の出力トランジスタＴｒ１２を制御する保護制
御回路１２内のコンパレータＣｏｍｐ１の構成を示す回
路図であり、図８は、「Ｈ」出力電圧用の出力トランジ
スタＴｒ１１を制御する保護制御回路１１内のコンパレ
ータＣｏｍｐ１の構成を示す回路図である。
【００５０】図７および図８において、異常状態による
過大電流が出力トランジスタＴｒ１１，Ｔｒ１２に流れ
ると、出力トランジスタＴｒ１１，Ｔｒ１２のオン電圧
が上昇し、トランジスタＱ１のコレクタから、次式で示
す電流Ｉ１が出力される。 Ｉ１＝（Ｖ１−ＶＢＥＱ１）／Ｒ１ ここで、「Ｖ１」は、出力トランジスタＴｒ１１，Ｔｒ
１２のドレインからトランジスタＱ１のベースに印加さ
れる電圧である。また、「ＶＢＥＱ１」は、トランジス
タＱ１のベース−エミッタ間電圧である。「Ｒ１」は、
トランジスタＱ１のエミッタ側に直接接続された抵抗で
ある。
過大電流が出力トランジスタＴｒ１１，Ｔｒ１２に流れ
ると、出力トランジスタＴｒ１１，Ｔｒ１２のオン電圧
が上昇し、トランジスタＱ１のコレクタから、次式で示
す電流Ｉ１が出力される。 Ｉ１＝（Ｖ１−ＶＢＥＱ１）／Ｒ１ ここで、「Ｖ１」は、出力トランジスタＴｒ１１，Ｔｒ
１２のドレインからトランジスタＱ１のベースに印加さ
れる電圧である。また、「ＶＢＥＱ１」は、トランジス
タＱ１のベース−エミッタ間電圧である。「Ｒ１」は、
トランジスタＱ１のエミッタ側に直接接続された抵抗で
ある。
【００５１】トランジスタＱ２，Ｑ３，Ｑ４，Ｑ５は、
２乗／除算回路を構成し、トランジスタＱ５から、次式
に示す出力電流Ｉ５を出力する。 Ｉ５＝（Ｉ１＋Ｉ２）2／Ｉ３ ここで、「Ｉ２」，「Ｉ３」は、バイアス電流である。
２乗／除算回路を構成し、トランジスタＱ５から、次式
に示す出力電流Ｉ５を出力する。 Ｉ５＝（Ｉ１＋Ｉ２）2／Ｉ３ ここで、「Ｉ２」，「Ｉ３」は、バイアス電流である。
【００５２】バイアス電流Ｉ４と出力電流Ｉ５との電流
差によって出力電流ＩＯＵＴが制御され、出力トランジ
スタＴｒ１１，Ｔｒ１２の過大電流による異常状態の検
出時には、出力電流Ｉ５がバイアス電流Ｉ４に比して大
きくなるため、トランジスタＱ９のベース電流が引き抜
かれ、コンパレータ出力として「Ｌ」レベルが出力さ
れ、インバータによって「Ｈ」レベルの判定信号Ｓｃが
出力される。
差によって出力電流ＩＯＵＴが制御され、出力トランジ
スタＴｒ１１，Ｔｒ１２の過大電流による異常状態の検
出時には、出力電流Ｉ５がバイアス電流Ｉ４に比して大
きくなるため、トランジスタＱ９のベース電流が引き抜
かれ、コンパレータ出力として「Ｌ」レベルが出力さ
れ、インバータによって「Ｈ」レベルの判定信号Ｓｃが
出力される。
【００５３】ここで、上述した２乗／除算回路について
説明すると、まず、各トランジスタＱ２〜Ｑ５のベース
−エミッタ間電圧およびコレクタ−エミッタ間電流は、
次式で示す関係を有する。すなわち、 ＶＢＥＱ２＋ＶＢＥＱ３＝ＶＢＥＱ４＋ＶＢＥＱ５ ＩＣＱ２・ＩＣＱ３＝ＩＣＱ４・ＩＣＱ５ ＩＣＱ２＝ＩＣＱ３＝Ｉ１＋Ｉ２ ＩＣＱ３＝Ｉ３ したがって、 ＩＣＱ５（ＩＯＵＴ）＝（Ｉ１＋Ｉ２）2／Ｉ３ となる。なお、トランジスタＱ６のベース→トランジス
タＱ６のエミッタ→トランジスタＱ７のベース，コレク
タ→トランジスタＱ８のベース→トランジスタＱ８のコ
レクタ→トランジスタＱ４のエミッタ→トランジスタＱ
４のコレクタまで、負帰還が欠けられ、ＩＣＱ４＝Ｉ３
となる。
説明すると、まず、各トランジスタＱ２〜Ｑ５のベース
−エミッタ間電圧およびコレクタ−エミッタ間電流は、
次式で示す関係を有する。すなわち、 ＶＢＥＱ２＋ＶＢＥＱ３＝ＶＢＥＱ４＋ＶＢＥＱ５ ＩＣＱ２・ＩＣＱ３＝ＩＣＱ４・ＩＣＱ５ ＩＣＱ２＝ＩＣＱ３＝Ｉ１＋Ｉ２ ＩＣＱ３＝Ｉ３ したがって、 ＩＣＱ５（ＩＯＵＴ）＝（Ｉ１＋Ｉ２）2／Ｉ３ となる。なお、トランジスタＱ６のベース→トランジス
タＱ６のエミッタ→トランジスタＱ７のベース，コレク
タ→トランジスタＱ８のベース→トランジスタＱ８のコ
レクタ→トランジスタＱ４のエミッタ→トランジスタＱ
４のコレクタまで、負帰還が欠けられ、ＩＣＱ４＝Ｉ３
となる。
【００５４】この実施の形態２では、異常検出時には高
速動作が必要な通常のコンパレータと同様の電流が流れ
るが、検出時以外のときは、小さいバイアス電流Ｉ２〜
Ｉ４のみを流しているため、回路電流が小さく、また、
抵抗Ｒ１および電流Ｉ１，Ｉ４によって出力電流ＩＯＵ
Ｔの出力状態を制御できるので、保護制御が容易かつ柔
軟な設定を行うことができる。
速動作が必要な通常のコンパレータと同様の電流が流れ
るが、検出時以外のときは、小さいバイアス電流Ｉ２〜
Ｉ４のみを流しているため、回路電流が小さく、また、
抵抗Ｒ１および電流Ｉ１，Ｉ４によって出力電流ＩＯＵ
Ｔの出力状態を制御できるので、保護制御が容易かつ柔
軟な設定を行うことができる。
【００５５】実施の形態３．つぎに、この発明の実施の
形態３について説明する。図９は、この発明の実施の形
態３であるオーディオ信号増幅出力回路の保護制御回路
の構成を示す図である。また、図１０は、図９に示した
保護制御回路の動作を示すタイミングチャートである。
形態３について説明する。図９は、この発明の実施の形
態３であるオーディオ信号増幅出力回路の保護制御回路
の構成を示す図である。また、図１０は、図９に示した
保護制御回路の動作を示すタイミングチャートである。
【００５６】図９において、この保護制御回路１１は、
カウンタ４１、デコーダ４２、オア回路４３、カウンタ
４４、およびコンパレータＣｏｍｐ２を有し、その他の
構成は、実施の形態１と同じであり、同一構成部分には
同一符号を付している。
カウンタ４１、デコーダ４２、オア回路４３、カウンタ
４４、およびコンパレータＣｏｍｐ２を有し、その他の
構成は、実施の形態１と同じであり、同一構成部分には
同一符号を付している。
【００５７】カウンタ４１は、データ列ＩＮ１をクロッ
クとして、図１０に示すように、データ列ＩＮ１の立ち
上がりエッジで検出回数をカウントアップし、デコーダ
４２は、カウンタ４１の計数結果をデコードし、デコー
ド値が所定検出回数「ｍ」に達した場合に、オア回路４
３を介してカウンタ４４をリセットする。カウンタ４４
は、フリップフロップ回路ＦＦ１がラッチした判定信号
Ｓｃが「Ｈ」レベルの信号（ＮＧ信号）の回数を計数
し、コンパレータＣｏｍｐ２は、カウンタ４４が計数し
たＮＧ信号の回数が所定回数「ｎ」（「ｎ」は、「ｍ」
以下の値）以上になった場合、ＲＳラッチ回路にＮＧト
リガを出力し、ＲＳラッチ回路３１から、出力トランジ
スタＴｒ１１をオフにする短絡検出出力信号ＳNGを出力
させる。
クとして、図１０に示すように、データ列ＩＮ１の立ち
上がりエッジで検出回数をカウントアップし、デコーダ
４２は、カウンタ４１の計数結果をデコードし、デコー
ド値が所定検出回数「ｍ」に達した場合に、オア回路４
３を介してカウンタ４４をリセットする。カウンタ４４
は、フリップフロップ回路ＦＦ１がラッチした判定信号
Ｓｃが「Ｈ」レベルの信号（ＮＧ信号）の回数を計数
し、コンパレータＣｏｍｐ２は、カウンタ４４が計数し
たＮＧ信号の回数が所定回数「ｎ」（「ｎ」は、「ｍ」
以下の値）以上になった場合、ＲＳラッチ回路にＮＧト
リガを出力し、ＲＳラッチ回路３１から、出力トランジ
スタＴｒ１１をオフにする短絡検出出力信号ＳNGを出力
させる。
【００５８】すなわち、カウンタ４１がｍ回検出してい
るうちに、カウンタ４４がｎ回以上のＮＧ信号の回数を
検出した場合に、出力短絡があったものと判断して、Ｎ
ＧトリガをＲＳラッチ回路３１に出力する。換言すれ
ば、カウンタ４１の検出回数に対するカウンタ４４のＮ
Ｇ信号の検出回数の比率が「ｎ／ｍ」以上になった場合
に、出力短絡があったものと判断する。
るうちに、カウンタ４４がｎ回以上のＮＧ信号の回数を
検出した場合に、出力短絡があったものと判断して、Ｎ
ＧトリガをＲＳラッチ回路３１に出力する。換言すれ
ば、カウンタ４１の検出回数に対するカウンタ４４のＮ
Ｇ信号の検出回数の比率が「ｎ／ｍ」以上になった場合
に、出力短絡があったものと判断する。
【００５９】なお、図示しないマイコンからのクリア信
号ＳＣＬは、カウンタ４１に入力されるとともに、オア
回路４３を介してカウンタ４４にも入力され、リセット
される。
号ＳＣＬは、カウンタ４１に入力されるとともに、オア
回路４３を介してカウンタ４４にも入力され、リセット
される。
【００６０】また、この実施の形態３では、最大、デー
タ列ＩＮ１のｍクロックの時間分、出力トランジスタＴ
ｒ１１をオフにするタイミングが遅れることになる。こ
の最大ｍクロック分の期間は、過大電流が出力トランジ
スタＴｒ１１に流れることになるが、この期間に過大電
流が流れても、出力トランジスタＴｒ１１が熱破壊しな
い期間として、ｍ値を設定すればよい。
タ列ＩＮ１のｍクロックの時間分、出力トランジスタＴ
ｒ１１をオフにするタイミングが遅れることになる。こ
の最大ｍクロック分の期間は、過大電流が出力トランジ
スタＴｒ１１に流れることになるが、この期間に過大電
流が流れても、出力トランジスタＴｒ１１が熱破壊しな
い期間として、ｍ値を設定すればよい。
【００６１】この実施の形態３によれば、コンパレータ
Ｃｏｍｐ１が検出したＮＧ信号の回数を検出することに
よって、頻繁に出力トランジスタをオフする誤動作を防
止することができる。すなわち、出力トランジスタＴｒ
１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２からの増幅出力信
号ＯＵＴ１，ＯＵＴ２には、図１７に示すように、出力
レベルの急峻な変化によってオーバシュートやアンダー
シュートが発生するので、ＮＧ信号の誤検出が頻繁に行
われる可能性があるが、この実施の形態３では、ＮＧ信
号の検出回数が所定の比率以上になったときに出力短絡
と判定するようにしているので、信頼性の高い出力短絡
判定を行うことができる。
Ｃｏｍｐ１が検出したＮＧ信号の回数を検出することに
よって、頻繁に出力トランジスタをオフする誤動作を防
止することができる。すなわち、出力トランジスタＴｒ
１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２からの増幅出力信
号ＯＵＴ１，ＯＵＴ２には、図１７に示すように、出力
レベルの急峻な変化によってオーバシュートやアンダー
シュートが発生するので、ＮＧ信号の誤検出が頻繁に行
われる可能性があるが、この実施の形態３では、ＮＧ信
号の検出回数が所定の比率以上になったときに出力短絡
と判定するようにしているので、信頼性の高い出力短絡
判定を行うことができる。
【００６２】実施の形態４．つぎに、この発明の実施の
形態４について説明する。図１１は、この発明の実施の
形態４であるオーディオ信号増幅出力回路の保護制御回
路の構成を示す図である。この保護制御回路１１は、図
９に示した実施の形態３に示した保護制御回路にクロッ
ク生成回路５１を設けている。その他の構成は実施の形
態３と同じであり、同一構成部分には、同一符号を付し
ている。クロック生成回路５１は、データ列ＩＮ１をク
ロックとして用い、データ列ＩＮ１のＰＷＭ信号のパル
ス幅が所定幅以下の場合にクロックを削除したクロック
を生成してカウンタ４１，４４のクロックとして出力す
るようにしている。
形態４について説明する。図１１は、この発明の実施の
形態４であるオーディオ信号増幅出力回路の保護制御回
路の構成を示す図である。この保護制御回路１１は、図
９に示した実施の形態３に示した保護制御回路にクロッ
ク生成回路５１を設けている。その他の構成は実施の形
態３と同じであり、同一構成部分には、同一符号を付し
ている。クロック生成回路５１は、データ列ＩＮ１をク
ロックとして用い、データ列ＩＮ１のＰＷＭ信号のパル
ス幅が所定幅以下の場合にクロックを削除したクロック
を生成してカウンタ４１，４４のクロックとして出力す
るようにしている。
【００６３】図１２は、クロック生成回路５１の詳細構
成を示すブロックであり、図１３は、クロック生成回路
５１の動作を示すタイミングチャートである。図１２に
示したクロック生成回路５１は、ゲート遅延回路５２を
用いて、ＰＷＭ信号のパルス幅が所定幅以下の場合にク
ロックを削除したクロックを生成するようにしている。
成を示すブロックであり、図１３は、クロック生成回路
５１の動作を示すタイミングチャートである。図１２に
示したクロック生成回路５１は、ゲート遅延回路５２を
用いて、ＰＷＭ信号のパルス幅が所定幅以下の場合にク
ロックを削除したクロックを生成するようにしている。
【００６４】データ列ＩＮ１は、ゲート遅延回路５２お
よびアンド回路５３の一端に入力されるとともに、フリ
ップフロップ回路ＦＦ２にクロック入力される。ゲート
遅延回路５２によってゲート遅延されたゲート遅延信号
Ｓｄは、アンド回路５３の他端に出力される。アンド回
路５３の出力は、フリップフロップ回路ＦＦ３にクロッ
クとして反転入力される。フリップフロップ回路ＦＦ３
の出力は、インバータ５４を介してフリップフロップ回
路ＦＦ２に帰還出力されるとともに、排他的論理和回路
（ＸＯＲ回路）５５の一端に出力される。フリップフロ
ップ回路ＦＦ２の出力は、ＸＯＲ回路５５の他端に出力
される。ＸＯＲ回路５５は、フリップフロップ回路ＦＦ
３の出力とフリップフロップ回路ＦＦ２との排他論理和
をとったクロックＣＫ１をカウンタ４１，４４のクロッ
クとして出力する。
よびアンド回路５３の一端に入力されるとともに、フリ
ップフロップ回路ＦＦ２にクロック入力される。ゲート
遅延回路５２によってゲート遅延されたゲート遅延信号
Ｓｄは、アンド回路５３の他端に出力される。アンド回
路５３の出力は、フリップフロップ回路ＦＦ３にクロッ
クとして反転入力される。フリップフロップ回路ＦＦ３
の出力は、インバータ５４を介してフリップフロップ回
路ＦＦ２に帰還出力されるとともに、排他的論理和回路
（ＸＯＲ回路）５５の一端に出力される。フリップフロ
ップ回路ＦＦ２の出力は、ＸＯＲ回路５５の他端に出力
される。ＸＯＲ回路５５は、フリップフロップ回路ＦＦ
３の出力とフリップフロップ回路ＦＦ２との排他論理和
をとったクロックＣＫ１をカウンタ４１，４４のクロッ
クとして出力する。
【００６５】図１３に示すように、データ列ＩＮ１のパ
ルスＰ１のようにパルス幅が短いと、パルスＰ１の立ち
下がりタイミングで、フリップフロップ回路ＦＦ１にコ
ンパレータＣｏｍｐ１の判定信号Ｓｃを取り込む際、増
幅出力信号ＯＵＴ１のオーバーシュートやアンダーシュ
ート期間の不安定な状態で電圧値を取り込むことにな
る。この結果、コンパレータＣｏｍｐ１が誤った判定結
果を出力することになる。したがって、図１３に示すよ
うに、クロック生成回路５１は、パルス幅の短いパルス
Ｐ１の立ち下がりによるクロックを、クロックとして出
力しないクロックＣＫ１を出力するようにしている。
ルスＰ１のようにパルス幅が短いと、パルスＰ１の立ち
下がりタイミングで、フリップフロップ回路ＦＦ１にコ
ンパレータＣｏｍｐ１の判定信号Ｓｃを取り込む際、増
幅出力信号ＯＵＴ１のオーバーシュートやアンダーシュ
ート期間の不安定な状態で電圧値を取り込むことにな
る。この結果、コンパレータＣｏｍｐ１が誤った判定結
果を出力することになる。したがって、図１３に示すよ
うに、クロック生成回路５１は、パルス幅の短いパルス
Ｐ１の立ち下がりによるクロックを、クロックとして出
力しないクロックＣＫ１を出力するようにしている。
【００６６】アンド回路５３は、元のデータ列ＩＮ１の
「Ｈ」レベルと、ゲート遅延回路５２から出力されるゲ
ート遅延されたパルスの「Ｈ」レベルとの重複部分を
「Ｈ」レベルとして出力する。このため、ゲート遅延期
間に比してパルス幅が短いパルスＰ１の場合には、アン
ド回路５３から「Ｈ」レベルの信号は出力されず、結果
としてＸＯＲ回路５５からは、このパルスＰ１に対応す
るクロックは生成されず、間引きされる。
「Ｈ」レベルと、ゲート遅延回路５２から出力されるゲ
ート遅延されたパルスの「Ｈ」レベルとの重複部分を
「Ｈ」レベルとして出力する。このため、ゲート遅延期
間に比してパルス幅が短いパルスＰ１の場合には、アン
ド回路５３から「Ｈ」レベルの信号は出力されず、結果
としてＸＯＲ回路５５からは、このパルスＰ１に対応す
るクロックは生成されず、間引きされる。
【００６７】これによって、コンパレータＣｏｍｐ１に
よる誤検出の確率を低減でき、結果として、信頼性が高
く、安定した出力短絡判定を行うことができる。
よる誤検出の確率を低減でき、結果として、信頼性が高
く、安定した出力短絡判定を行うことができる。
【００６８】実施の形態５．つぎに、この発明の実施の
形態５について説明する。上述した実施の形態４では、
ゲート遅延回路５２を用いてデータ列ＩＮ１を遅延させ
るようにしていたが、この実施の形態５では、シフトレ
ジスタを用いてデータ列ＩＮ１を遅延させるようにして
いる。
形態５について説明する。上述した実施の形態４では、
ゲート遅延回路５２を用いてデータ列ＩＮ１を遅延させ
るようにしていたが、この実施の形態５では、シフトレ
ジスタを用いてデータ列ＩＮ１を遅延させるようにして
いる。
【００６９】図１４は、この発明の実施の形態５である
オーディオ信号増幅出力回路のクロック生成回路の構成
を示す図である。このクロック生成回路は、図１２に示
したゲート遅延回路５２に代えてシフトレジスタ６２を
設け、さらに、このシフトレジスタ６２を駆動するため
の自励発振回路６１を有している。その他の構成は、実
施の形態４と同じであり、同一構成部分には同一符号を
付している。
オーディオ信号増幅出力回路のクロック生成回路の構成
を示す図である。このクロック生成回路は、図１２に示
したゲート遅延回路５２に代えてシフトレジスタ６２を
設け、さらに、このシフトレジスタ６２を駆動するため
の自励発振回路６１を有している。その他の構成は、実
施の形態４と同じであり、同一構成部分には同一符号を
付している。
【００７０】図１４において、シフトレジスタ６２は、
自励発振回路６１から発振出力されるクロックＣＫ２を
もとに、入力されたデータ列ＩＮ１をシフトすることに
よってアンド回路５３に遅延出力する。これによって、
実施の形態４と同様に、パルス幅の短いパルスＰ１によ
るクロック発生を削除したクロックＣＫ１をカウンタ４
１，４４に出力する。
自励発振回路６１から発振出力されるクロックＣＫ２を
もとに、入力されたデータ列ＩＮ１をシフトすることに
よってアンド回路５３に遅延出力する。これによって、
実施の形態４と同様に、パルス幅の短いパルスＰ１によ
るクロック発生を削除したクロックＣＫ１をカウンタ４
１，４４に出力する。
【００７１】一般に、実施の形態４のゲート遅延回路５
２では、半導体プロセスによるばらつきによって遅延が
変動し、削除すべきデータ列ＩＮ１のパルス幅の値もば
らつくことになるが、この実施の形態５では、自励発振
したクロックＣＫ２を用いたシフトレジスタ６２によっ
てデータ列ＩＮ１を遅延するようにしているので、反動
プロセスのばらつきによる影響を受けにくく、安定した
遅延を得ることができ、結果的に削除すべきパルス幅の
変動を抑えることができる。なお、上述した実施の形態
５では、クロックＣＫ２を自励発振回路６１によって出
力するようにしているが、自励発振回路に限定されるも
のではない。
２では、半導体プロセスによるばらつきによって遅延が
変動し、削除すべきデータ列ＩＮ１のパルス幅の値もば
らつくことになるが、この実施の形態５では、自励発振
したクロックＣＫ２を用いたシフトレジスタ６２によっ
てデータ列ＩＮ１を遅延するようにしているので、反動
プロセスのばらつきによる影響を受けにくく、安定した
遅延を得ることができ、結果的に削除すべきパルス幅の
変動を抑えることができる。なお、上述した実施の形態
５では、クロックＣＫ２を自励発振回路６１によって出
力するようにしているが、自励発振回路に限定されるも
のではない。
【００７２】実施の形態６．つぎに、この発明の実施の
形態６について説明する。上述した実施の形態１〜５で
は、いずれもデータ列ＩＮ１が出力トランジスタＴｒ１
に入力されることを前提条件としたものであったが、こ
の実施の形態６では、出力トランジスタＴｒ１にデータ
列ＩＮ１の信号入力がない場合ｌ、すなわち「Ｈ」レベ
ル一定あるいは「Ｌ」レベル一定の場合に、出力短絡が
生じても、出力トランジスタＴｒ１の熱破壊を防止する
ようにしている。
形態６について説明する。上述した実施の形態１〜５で
は、いずれもデータ列ＩＮ１が出力トランジスタＴｒ１
に入力されることを前提条件としたものであったが、こ
の実施の形態６では、出力トランジスタＴｒ１にデータ
列ＩＮ１の信号入力がない場合ｌ、すなわち「Ｈ」レベ
ル一定あるいは「Ｌ」レベル一定の場合に、出力短絡が
生じても、出力トランジスタＴｒ１の熱破壊を防止する
ようにしている。
【００７３】図１５は、この発明の実施の形態６である
オーディオ信号増幅出力回路の保護制御回路の構成を示
す図である。図１５に示した保護制御回路は、実施の形
態５に示した保護制御回路１１内に無信号時保護制御回
路７０が設けられている。その他の構成は、実施の形態
５と同じであり、同一構成部分には同一符号を付してい
る。
オーディオ信号増幅出力回路の保護制御回路の構成を示
す図である。図１５に示した保護制御回路は、実施の形
態５に示した保護制御回路１１内に無信号時保護制御回
路７０が設けられている。その他の構成は、実施の形態
５と同じであり、同一構成部分には同一符号を付してい
る。
【００７４】無信号時保護制御回路７０は、カウンタ７
１、コンパレータＣｏｍｐ３、アンド回路７３、および
オア回路７４を有している。アンド回路７３の一端に
は、コンパレータＣｏｍｐ１の出力が入力され、他端に
は、データ列ＩＮ１が入力される。アンド回路７３の反
転出力と、図示しないマイコンからクリア信号ＳCLとが
オア回路７４に入力される。オア回路７４の出力は、カ
ウンタ７１のリセット端に入力される。通常、出力短絡
が生じていない場合で、データ列ＩＮ１が入力されてい
ない「Ｈ」レベル一定あるいは「Ｌ」レベル一定の場
合、アンド回路７３の出力は「Ｌ」レベル出力となる。
通常、この反転出力、すなわち「Ｈ」レベルの出力ある
いはクリア信号ＳCL（「Ｈ」レベル）が入力されるの
で、カウンタ７１は、常にリセット状態となり、カウン
トアップは行われない。
１、コンパレータＣｏｍｐ３、アンド回路７３、および
オア回路７４を有している。アンド回路７３の一端に
は、コンパレータＣｏｍｐ１の出力が入力され、他端に
は、データ列ＩＮ１が入力される。アンド回路７３の反
転出力と、図示しないマイコンからクリア信号ＳCLとが
オア回路７４に入力される。オア回路７４の出力は、カ
ウンタ７１のリセット端に入力される。通常、出力短絡
が生じていない場合で、データ列ＩＮ１が入力されてい
ない「Ｈ」レベル一定あるいは「Ｌ」レベル一定の場
合、アンド回路７３の出力は「Ｌ」レベル出力となる。
通常、この反転出力、すなわち「Ｈ」レベルの出力ある
いはクリア信号ＳCL（「Ｈ」レベル）が入力されるの
で、カウンタ７１は、常にリセット状態となり、カウン
トアップは行われない。
【００７５】カウンタ７１が、自励発振回路６１のクロ
ックＣＫ２をカウントアップするのは、入力信号が
「Ｈ」レベル一定で、コンパレータＣｏｍｐ１の出力が
「Ｈ」レベルとなり、出力短絡が生じていることを検出
した場合である。すなわち、アンド回路７３は、「Ｈ」
レベルを出力し、その反転出力である「Ｌ」レベルがオ
ア回路７４を介してカウンタ７１のリセット端に入力さ
れ、これによってカウンタ７１のリセット解除がなされ
たときである。
ックＣＫ２をカウントアップするのは、入力信号が
「Ｈ」レベル一定で、コンパレータＣｏｍｐ１の出力が
「Ｈ」レベルとなり、出力短絡が生じていることを検出
した場合である。すなわち、アンド回路７３は、「Ｈ」
レベルを出力し、その反転出力である「Ｌ」レベルがオ
ア回路７４を介してカウンタ７１のリセット端に入力さ
れ、これによってカウンタ７１のリセット解除がなされ
たときである。
【００７６】このカウンタ７１のリセット解除がなされ
ると、カウンタ７１は、自励発振回路６１から出力され
たクロックを計数し、この計数結果が所定値「ｐ」以上
となった場合に、出力短絡があったと判定し、オア回路
７５を介してＮＧトリガをＲＳラッチ回路３１に出力す
る。
ると、カウンタ７１は、自励発振回路６１から出力され
たクロックを計数し、この計数結果が所定値「ｐ」以上
となった場合に、出力短絡があったと判定し、オア回路
７５を介してＮＧトリガをＲＳラッチ回路３１に出力す
る。
【００７７】なお、上述した実施の形態６では、入力信
号が「Ｈ」レベル一定の場合における電源側の保護制御
回路の一例を示したが、入力信号が「Ｌ」レベル一定の
場合には、グランド側の保護制御回路によって、入力無
信号時における出力短絡保護を行うようにすればよい。
号が「Ｈ」レベル一定の場合における電源側の保護制御
回路の一例を示したが、入力信号が「Ｌ」レベル一定の
場合には、グランド側の保護制御回路によって、入力無
信号時における出力短絡保護を行うようにすればよい。
【００７８】また、上述した実施の形態６では、実施の
形態５に示した自励発振回路６１が出力するクロックＣ
Ｋ２をカウントアップするようにしていたが、これに限
らず、自励発振回路を別途設け、この自励発振回路から
のクロックをカウントアップするようにしてもよい。こ
の場合、実施の形態１や実施形態３との組み合わせも適
宜行うことができる。
形態５に示した自励発振回路６１が出力するクロックＣ
Ｋ２をカウントアップするようにしていたが、これに限
らず、自励発振回路を別途設け、この自励発振回路から
のクロックをカウントアップするようにしてもよい。こ
の場合、実施の形態１や実施形態３との組み合わせも適
宜行うことができる。
【００７９】この実施の形態６では、出力トランジスタ
のゲート端子に入力される信号が無い状態、すなわち、
「Ｈ」レベル一定あるいは「Ｌ」レベル一定の場合に出
力短絡が発生した場合であっても、確実に出力短絡を検
出し、保護することができる。
のゲート端子に入力される信号が無い状態、すなわち、
「Ｈ」レベル一定あるいは「Ｌ」レベル一定の場合に出
力短絡が発生した場合であっても、確実に出力短絡を検
出し、保護することができる。
【００８０】
【発明の効果】以上説明したように、この発明によれ
ば、比較手段が、出力トランジスタのソース−ドレイン
間の電位差である検出電圧と所定電圧とを比較し、該検
出電圧が前記所定電圧を越えた場合に停止信号を出力
し、トランジスタ保護制御手段が、前記比較手段が前記
停止信号を出力した場合、前記出力トランジスタの出力
をオフにする制御を行い、出力短絡によって出力トラン
ジスタに過大電流が流れないようにしているので、出力
トランジスタのオン抵抗を低くしつつ、出力トランジス
タに流れる過大電流による該出力トランジスタの熱破壊
を防止することができるという効果を奏する。
ば、比較手段が、出力トランジスタのソース−ドレイン
間の電位差である検出電圧と所定電圧とを比較し、該検
出電圧が前記所定電圧を越えた場合に停止信号を出力
し、トランジスタ保護制御手段が、前記比較手段が前記
停止信号を出力した場合、前記出力トランジスタの出力
をオフにする制御を行い、出力短絡によって出力トラン
ジスタに過大電流が流れないようにしているので、出力
トランジスタのオン抵抗を低くしつつ、出力トランジス
タに流れる過大電流による該出力トランジスタの熱破壊
を防止することができるという効果を奏する。
【００８１】つぎの発明によれば、複数の出力トランジ
スタを備え、前記比較手段および前記トランジスタ保護
制御手段は、複数の出力トランジスタ毎に設けられ、そ
れぞれが、出力短絡による各出力トランジスタに過大電
流が流れることを防止するようにしているので、オーデ
ィオ信号増幅出力回路全体に用いられる出力トランジス
タの熱破壊を確実に防止することができるという効果を
奏する。
スタを備え、前記比較手段および前記トランジスタ保護
制御手段は、複数の出力トランジスタ毎に設けられ、そ
れぞれが、出力短絡による各出力トランジスタに過大電
流が流れることを防止するようにしているので、オーデ
ィオ信号増幅出力回路全体に用いられる出力トランジス
タの熱破壊を確実に防止することができるという効果を
奏する。
【００８２】つぎの発明によれば、前記トランジスタ保
護制御手段が、前記比較手段が停止信号を出力する場
合、前記複数の出力トランジスタの全てをオフにするよ
うにしているので、出力トランジスタの熱破壊を確実に
防止することができるという効果を奏する。
護制御手段が、前記比較手段が停止信号を出力する場
合、前記複数の出力トランジスタの全てをオフにするよ
うにしているので、出力トランジスタの熱破壊を確実に
防止することができるという効果を奏する。
【００８３】つぎの発明によれば、前記トランジスタ保
護制御手段のラッチ回路が、前記ＰＷＭ信号をクロック
信号として前記停止信号をラッチし、論理積回路が、前
記出力トランジスタのゲート入力側に設けられ、前記Ｐ
ＷＭ信号と前記停止信号の反転信号との論理積をとり、
該ＰＷＭ信号の信号レベルにかかわらず、前記出力トラ
ンジスタをオフにするようにしているので、出力トラン
ジスタの熱破壊を確実に防止することができるという効
果を奏する。
護制御手段のラッチ回路が、前記ＰＷＭ信号をクロック
信号として前記停止信号をラッチし、論理積回路が、前
記出力トランジスタのゲート入力側に設けられ、前記Ｐ
ＷＭ信号と前記停止信号の反転信号との論理積をとり、
該ＰＷＭ信号の信号レベルにかかわらず、前記出力トラ
ンジスタをオフにするようにしているので、出力トラン
ジスタの熱破壊を確実に防止することができるという効
果を奏する。
【００８４】つぎの発明によれば、二乗／除算回路が、
前記検出電圧に対応した検出電流値と第１のバイアス電
流値との二乗値を第２のバイアス電流値で除算した判定
電流値を出力し、判定回路が、前記判定電流値が第３の
バイアス電流値を越えた場合に前記停止信号を出力する
ようにし、定常時に流れるバイアス電流値を抑えるよう
にしているので、回路規模および消費電力を小さくでき
るとともに、柔軟な判定処理を行うことができるという
効果を奏する。
前記検出電圧に対応した検出電流値と第１のバイアス電
流値との二乗値を第２のバイアス電流値で除算した判定
電流値を出力し、判定回路が、前記判定電流値が第３の
バイアス電流値を越えた場合に前記停止信号を出力する
ようにし、定常時に流れるバイアス電流値を抑えるよう
にしているので、回路規模および消費電力を小さくでき
るとともに、柔軟な判定処理を行うことができるという
効果を奏する。
【００８５】つぎの発明によれば、第１の計数手段が、
前記ＰＷＭ信号をクロック信号として、前記比較手段か
ら出力された前記停止信号の出力回数を計数し、該出力
回数が第１の所定値を越えた場合に、前記トランジスタ
保護制御手段に前記停止信号を出力し、第２の計数手段
が、前記ＰＷＭ信号をクロック信号として、該クロック
信号を計数し、該計数値が前記第１の所定値に比して大
きい第２の所定値を越えた場合に前記第２の計数手段に
よる計数をリセットするようにし、第１の所定値／第２
の所定値の比率に応じて出力短絡を検出するようにして
いるので、出力トランジスタの出力レベルの急峻な変化
によって生じるオーバーシュートやアンダーシュートに
よって発生する出力短絡の誤判定の確率を低減すること
ができ、信頼性の高い出力短絡の判定を行うことができ
るという効果を奏する。
前記ＰＷＭ信号をクロック信号として、前記比較手段か
ら出力された前記停止信号の出力回数を計数し、該出力
回数が第１の所定値を越えた場合に、前記トランジスタ
保護制御手段に前記停止信号を出力し、第２の計数手段
が、前記ＰＷＭ信号をクロック信号として、該クロック
信号を計数し、該計数値が前記第１の所定値に比して大
きい第２の所定値を越えた場合に前記第２の計数手段に
よる計数をリセットするようにし、第１の所定値／第２
の所定値の比率に応じて出力短絡を検出するようにして
いるので、出力トランジスタの出力レベルの急峻な変化
によって生じるオーバーシュートやアンダーシュートに
よって発生する出力短絡の誤判定の確率を低減すること
ができ、信頼性の高い出力短絡の判定を行うことができ
るという効果を奏する。
【００８６】つぎの発明によれば、クロック生成回路
が、前記ＰＷＭ信号と、前記ＰＷＭ信号と該ＰＷＭ信号
を遅延した遅延ＰＷＭ信号との論理積をとった論理積信
号とをもとに、前記ＰＷＭ信号のパルス幅が所定幅以上
である場合にクロックを生成し、前記第１の計数手段お
よび前記第２の計数手段のクロック信号として出力する
ようにし、所定幅未満のパルス幅をもつパルスによるク
ロック発生を間引き、出力トランジスタの出力レベルの
急峻な変化によって生じるオーバーシュートやアンダー
シュートによって発生する不安定な出力状態において、
出力短絡の判定を行わないようにしているので、安定か
つ信頼性の高い出力短絡の判定を行うことができるとい
う効果を奏する。
が、前記ＰＷＭ信号と、前記ＰＷＭ信号と該ＰＷＭ信号
を遅延した遅延ＰＷＭ信号との論理積をとった論理積信
号とをもとに、前記ＰＷＭ信号のパルス幅が所定幅以上
である場合にクロックを生成し、前記第１の計数手段お
よび前記第２の計数手段のクロック信号として出力する
ようにし、所定幅未満のパルス幅をもつパルスによるク
ロック発生を間引き、出力トランジスタの出力レベルの
急峻な変化によって生じるオーバーシュートやアンダー
シュートによって発生する不安定な出力状態において、
出力短絡の判定を行わないようにしているので、安定か
つ信頼性の高い出力短絡の判定を行うことができるとい
う効果を奏する。
【００８７】つぎの発明によれば、前記クロック生成回
路は、ゲート遅延によって前記ＰＷＭ信号を遅延する遅
延回路を有し、この遅延した遅延ＰＷＭ信号を用いてパ
ルス幅が所定幅未満のパルスのクロックを間引くように
しているので、簡易な構成によって安定かつ信頼性の高
い出力短絡の判定を行うことができるという効果を奏す
る。
路は、ゲート遅延によって前記ＰＷＭ信号を遅延する遅
延回路を有し、この遅延した遅延ＰＷＭ信号を用いてパ
ルス幅が所定幅未満のパルスのクロックを間引くように
しているので、簡易な構成によって安定かつ信頼性の高
い出力短絡の判定を行うことができるという効果を奏す
る。
【００８８】つぎの発明によれば、シフトレジスタが、
自励発振回路が出力する自励発振クロックを用いて前記
ＰＷＭ信号を遅延するようにしているので、一層、安定
かつ信頼性の高い出力短絡の判定を行うことができると
いう効果を奏する。
自励発振回路が出力する自励発振クロックを用いて前記
ＰＷＭ信号を遅延するようにしているので、一層、安定
かつ信頼性の高い出力短絡の判定を行うことができると
いう効果を奏する。
【００８９】つぎの発明によれば、第３の計数手段が、
前記比較手段から停止信号が出力された場合に、前記自
励発振クロックあるいは独立した自励発振クロックを計
数し、該計数値が第３の所定値を越えた場合に、前記ト
ランジスタ保護制御手段に出力された前記停止信号を出
力するようにし、入力が無信号状態であっても、出力短
絡を検出し、出力トランジスタをオフするようにしてい
るので、出力トランジスタのゲート入力が無信号状態で
あっても、確実に出力トランジスタの熱破壊を防止する
ことができるという効果を奏する。
前記比較手段から停止信号が出力された場合に、前記自
励発振クロックあるいは独立した自励発振クロックを計
数し、該計数値が第３の所定値を越えた場合に、前記ト
ランジスタ保護制御手段に出力された前記停止信号を出
力するようにし、入力が無信号状態であっても、出力短
絡を検出し、出力トランジスタをオフするようにしてい
るので、出力トランジスタのゲート入力が無信号状態で
あっても、確実に出力トランジスタの熱破壊を防止する
ことができるという効果を奏する。
【００９０】つぎの発明によれば、前記ラッチ回路、前
記第２の計数手段あるいは前記第３の計数手段が、外部
から入力される解除信号によってラッチ処理あるいは計
数処理をリセットし、正常状態に復帰するようにしてい
るので、確実かつ迅速に正常動作状態に復帰することが
できるという効果を奏する。
記第２の計数手段あるいは前記第３の計数手段が、外部
から入力される解除信号によってラッチ処理あるいは計
数処理をリセットし、正常状態に復帰するようにしてい
るので、確実かつ迅速に正常動作状態に復帰することが
できるという効果を奏する。
【図１】 この発明の実施の形態１であるオーディオ信
号増幅出力回路の全体構成を示す図である。
号増幅出力回路の全体構成を示す図である。
【図２】 図１に示した保護制御回路を含む回路を示す
図である。
図である。
【図３】 図２に示した保護制御回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図４】 図２に示したコンパレータの一例を示す回路
図である。
図である。
【図５】 図１に示したオーディオ信号増幅出力回路の
変形例の構成を示す図である。
変形例の構成を示す図である。
【図６】 図２に示したコンパレータの詳細構成を示す
回路図である。
回路図である。
【図７】 この発明の実施の形態２であるオーディオ信
号増幅出力回路のコンパレータの一例を示す構成を示す
回路図である。
号増幅出力回路のコンパレータの一例を示す構成を示す
回路図である。
【図８】 この発明の実施の形態２であるオーディオ信
号増幅出力回路のコンパレータの一例を示す構成を示す
回路図である。
号増幅出力回路のコンパレータの一例を示す構成を示す
回路図である。
【図９】 この発明の実施の形態３であるオーディオ信
号増幅出力回路の保護制御回路の構成を示す図である。
号増幅出力回路の保護制御回路の構成を示す図である。
【図１０】 図９に示した保護制御回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図１１】 この発明の実施の形態４であるオーディオ
信号増幅出力回路の保護制御回路の構成を示す図であ
る。
信号増幅出力回路の保護制御回路の構成を示す図であ
る。
【図１２】 図１１に示したクロック生成回路の詳細構
成を示す回路図である。
成を示す回路図である。
【図１３】 図１１に示したクロック生成回路の動作を
示すフローチャートである。
示すフローチャートである。
【図１４】 この発明の実施の形態５であるオーディオ
信号増幅出力回路のクロック生成回路の構成を示す回路
図である。
信号増幅出力回路のクロック生成回路の構成を示す回路
図である。
【図１５】 この発明の実施の形態６であるオーディオ
信号増幅出力回路の構成を示す図である。
信号増幅出力回路の構成を示す図である。
【図１６】 従来のオーディオ信号増幅出力回路の全体
構成を示す図である。
構成を示す図である。
【図１７】 図１６に示したＰＷＭパルス生成回路から
出力される１ビットデータ列およびこの増幅出力信号の
一例を示すタイミングチャートである。
出力される１ビットデータ列およびこの増幅出力信号の
一例を示すタイミングチャートである。
３ ＰＷＭパルス生成回路、５ａ，５ｂ ＬＣフィル
タ、１０ スピーカ、１１，１２，２１，２２ 保護制
御回路、３１ ＲＳラッチ回路、４１，４４，７１ カ
ウンタ、４２ デコーダ、４３，７４，７５ オア回
路、５１ クロック生成回路、５２ ゲート遅延回路、
Ｃｏｍｐ１〜Ｃｏｍｐ３ コンパレータ、ＦＦ１〜ＦＦ
３ フリップフロップ回路、５３，７３，Ａ１１，Ａ１
２，Ａ２１，Ａ２２ アンド回路、５４，Ｉ１，Ｉ２
インバータ、５５ 排他的論理和回路、６１ 自励発振
回路、６２ シフトレジスタ、７０ 無信号時保護制御
回路、ＩＮ１，ＩＮ２ データ列、ＴＲ１１，ＴＲ１
２，ＴＲ２１，ＴＲ２２ 出力トランジスタ、ＯＵＴ
１，ＯＵＴ２ 増幅出力信号、Ｔ１，Ｔ２ スピーカ端
子、Ｖｃｃ 電源、Ｓｃ 判別信号、ＳNG，ＳNGT 短
絡検出出力信号、ＳCL クリア信号、ＣＫ１，ＣＫ２
クロック。
タ、１０ スピーカ、１１，１２，２１，２２ 保護制
御回路、３１ ＲＳラッチ回路、４１，４４，７１ カ
ウンタ、４２ デコーダ、４３，７４，７５ オア回
路、５１ クロック生成回路、５２ ゲート遅延回路、
Ｃｏｍｐ１〜Ｃｏｍｐ３ コンパレータ、ＦＦ１〜ＦＦ
３ フリップフロップ回路、５３，７３，Ａ１１，Ａ１
２，Ａ２１，Ａ２２ アンド回路、５４，Ｉ１，Ｉ２
インバータ、５５ 排他的論理和回路、６１ 自励発振
回路、６２ シフトレジスタ、７０ 無信号時保護制御
回路、ＩＮ１，ＩＮ２ データ列、ＴＲ１１，ＴＲ１
２，ＴＲ２１，ＴＲ２２ 出力トランジスタ、ＯＵＴ
１，ＯＵＴ２ 増幅出力信号、Ｔ１，Ｔ２ スピーカ端
子、Ｖｃｃ 電源、Ｓｃ 判別信号、ＳNG，ＳNGT 短
絡検出出力信号、ＳCL クリア信号、ＣＫ１，ＣＫ２
クロック。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 和宏 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 Ｆターム(参考） 5J069 AA02 AA19 AA23 AA41 AA66 CA57 FA18 HA08 HA09 HA18 HA25 HA29 HA33 KA00 KA04 KA05 KA09 KA15 KA17 KA32 KA33 KA35 KA36 KA41 KA62 SA05 TA01 TA06 5J091 AA02 AA19 AA23 AA41 AA66 CA57 FA18 FP02 FP06 GP02 HA08 HA09 HA18 HA25 HA29 HA33 KA00 KA04 KA05 KA09 KA15 KA17 KA32 KA33 KA35 KA36 KA41 KA62 SA05 TA01 TA06
Claims (11)
- 【請求項１】 出力トランジスタを用いて、入力された
オーディオ信号に対応したＰＷＭ信号を増幅出力するオ
ーディオ信号増幅出力回路において、 前記出力トランジスタのソース−ドレイン間の電位差で
ある検出電圧と所定電圧とを比較し、該検出電圧が前記
所定電圧を越えた場合に停止信号を出力する比較手段
と、 前記比較手段が前記停止信号を出力した場合、前記出力
トランジスタの出力をオフにする制御を行うトランジス
タ保護制御手段と、 を備えたことを特徴とするオーディオ信号増幅出力回
路。 - 【請求項２】 複数の出力トランジスタを備え、 前記比較手段および前記トランジスタ保護制御手段は、
各出力トランジスタ毎に設けられたことを特徴とする請
求項１に記載のオーディオ信号増幅出力回路。 - 【請求項３】 前記トランジスタ保護制御手段は、前記
比較手段が停止信号を出力する場合、前記複数の出力ト
ランジスタの全てをオフにする制御を行うことを特徴と
する請求項２に記載のオーディオ信号増幅出力回路。 - 【請求項４】 前記トランジスタ保護制御手段は、 前記ＰＷＭ信号をクロック信号として前記停止信号をラ
ッチするラッチ回路と、 前記出力トランジスタのゲート入力側に設けられ、前記
ＰＷＭ信号と前記停止信号の反転信号との論理積をと
り、該ＰＷＭ信号の信号レベルにかかわらず、前記出力
トランジスタをオフにする論理積回路と、 を備えたことを特徴とする請求項１〜３のいずれか一つ
に記載のオーディオ信号増幅出力回路。 - 【請求項５】 前記比較手段は、 前記検出電圧に対応した検出電流値と第１のバイアス電
流値との二乗値を第２のバイアス電流値で除算した判定
電流値を出力する二乗／除算回路と、 前記判定電流値が第３のバイアス電流値を越えた場合に
前記停止信号を出力する判定回路と、 を備えたことを特徴とする請求項１〜４のいずれか一つ
に記載のオーディオ信号増幅出力回路。 - 【請求項６】 前記ＰＷＭ信号をクロック信号として、
前記比較手段から出力された前記停止信号の出力回数を
計数し、該出力回数が第１の所定値を越えた場合に、前
記トランジスタ保護制御手段に前記停止信号を出力する
第１の計数手段と、 前記ＰＷＭ信号をクロック信号として、該クロック信号
を計数し、該計数値が前記第１の所定値に比して大きい
第２の所定値を越えた場合に前記第２の計数手段による
計数をリセットする第２の計数手段と、 をさらに備えたことを特徴とする請求項１〜５のいずれ
か一つに記載のオーディオ信号増幅出力回路。 - 【請求項７】 前記ＰＷＭ信号と、前記ＰＷＭ信号と該
ＰＷＭ信号を遅延した遅延ＰＷＭ信号との論理積をとっ
た論理積信号とをもとに、前記ＰＷＭ信号のパルス幅が
所定幅以上である場合にクロックを生成し、前記第１の
計数手段および前記第２の計数手段のクロック信号とし
て出力するクロック生成回路をさらに備えたことを特徴
とする請求項６に記載のオーディオ信号増幅出力回路。 - 【請求項８】 前記クロック生成回路は、 ゲート遅延によって前記ＰＷＭ信号を遅延する遅延回路
を備えたことを特徴とする請求項７に記載のオーディオ
信号増幅出力回路。 - 【請求項９】 前記クロック生成回路は、 自励発振クロックを生成する自励発振回路と、 前記自励発振クロックを用いて前記ＰＷＭ信号を遅延す
るシフトレジスタと、 を備えたことを特徴とする請求項７に記載のオーディオ
信号増幅出力回路。 - 【請求項１０】 前記比較手段から停止信号が出力され
た場合に、前記自励発振クロックあるいは独立した自励
発振クロックを計数し、該計数値が第３の所定値を越え
た場合に、前記トランジスタ保護制御手段に出力された
前記停止信号を出力する第３の計数手段をさらに備えた
ことを特徴とする請求項１〜９のいずれか一つに記載の
オーディオ信号増幅出力回路。 - 【請求項１１】 前記ラッチ回路、前記第２の計数手段
あるいは前記第３の計数手段は、外部から入力される解
除信号によってラッチ処理あるいは計数処理をリセット
することを特徴とする請求項１〜１０のいずれか一つに
記載のオーディオ信号増幅出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000367683A JP2002171140A (ja) | 2000-12-01 | 2000-12-01 | オーディオ信号増幅出力回路 |
| US09/810,505 US6469575B2 (en) | 2000-12-01 | 2001-03-19 | Circuit for amplifying and outputting audio signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000367683A JP2002171140A (ja) | 2000-12-01 | 2000-12-01 | オーディオ信号増幅出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002171140A true JP2002171140A (ja) | 2002-06-14 |
Family
ID=18838064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000367683A Pending JP2002171140A (ja) | 2000-12-01 | 2000-12-01 | オーディオ信号増幅出力回路 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2002171140A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502415B1 (ko) * | 2002-12-10 | 2005-07-19 | 삼성전자주식회사 | 보호 회로를 갖는 클래스 디이 파워 앰프 |
| JP2005333636A (ja) * | 2004-05-17 | 2005-12-02 | Samsung Electronics Co Ltd | スイッチング増幅器の過電流防止方法及び装置 |
| JP2006521067A (ja) * | 2003-03-21 | 2006-09-14 | ディー２オーディオ コーポレイション | 音響増幅器回路の保護システム及び方法 |
| WO2008099466A1 (ja) * | 2007-02-13 | 2008-08-21 | Panasonic Corporation | 送信装置 |
| US7511573B2 (en) | 2003-09-30 | 2009-03-31 | Jong-Seok Lee | Input/output signals preserver circuit of amplification circuits |
| JP2009088698A (ja) * | 2007-09-27 | 2009-04-23 | Sanyo Electric Co Ltd | 半導体集積回路 |
| US7586369B2 (en) | 2006-03-01 | 2009-09-08 | Panasonic Corporation | Pulse modulation type electric power amplifier |
| US7706545B2 (en) | 2003-03-21 | 2010-04-27 | D2Audio Corporation | Systems and methods for protection of audio amplifier circuits |
| US7929718B1 (en) | 2003-05-12 | 2011-04-19 | D2Audio Corporation | Systems and methods for switching and mixing signals in a multi-channel amplifier |
| JP2012231224A (ja) * | 2011-04-25 | 2012-11-22 | Yamaha Corp | 半導体素子の破壊を検知する検知回路 |
| WO2014115272A1 (ja) * | 2013-01-23 | 2014-07-31 | 三菱電機株式会社 | 半導体素子の駆動装置、半導体装置 |
| JP2015198368A (ja) * | 2014-04-01 | 2015-11-09 | オンキヨー株式会社 | 過電流検出回路及びスイッチングアンプ |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498531B1 (en) * | 2000-08-14 | 2002-12-24 | Spectron | Digital class-D audio amplifier |
| US6717783B2 (en) * | 2001-01-09 | 2004-04-06 | Exar Corporation | Short circuit power limiter |
| KR100516014B1 (ko) * | 2001-06-05 | 2005-09-26 | 네오피델리티 주식회사 | Ｐｗｍ 입력신호들의 위상들이 다른 다중채널 디지털앰프 |
| JP4134755B2 (ja) * | 2003-02-28 | 2008-08-20 | ヤマハ株式会社 | スピーカーアレイ駆動装置 |
| JP4157010B2 (ja) * | 2003-10-27 | 2008-09-24 | 三菱電機株式会社 | 駆動回路及び半導体装置 |
| KR100609266B1 (ko) * | 2003-11-03 | 2006-08-04 | 삼성전자주식회사 | 폴트 감지 방법 및 이를 수행하기 위한 회로, 폴트에 따른파워앰프 회로 보호 방법 및 폴트를 감지하는 파워 앰프 |
| KR100657860B1 (ko) * | 2004-05-17 | 2006-12-14 | 삼성전자주식회사 | 증폭기 및 증폭기의 과전류 검출 방법 |
| JP4936698B2 (ja) * | 2005-09-22 | 2012-05-23 | 株式会社東芝 | パワーアンプシステム |
| JP2007228765A (ja) * | 2006-02-24 | 2007-09-06 | Fuji Electric Fa Components & Systems Co Ltd | 時間計数機能付インバータ装置 |
| US7852155B2 (en) * | 2006-03-03 | 2010-12-14 | Semiconductor Components Industries, L.L.C. | Class-D amplifier and method therefor |
| EP2092639B1 (en) * | 2006-12-20 | 2011-09-21 | Bang & Olufsen IcePower A/S | True current limit |
| GB2450564B (en) * | 2007-06-29 | 2011-03-02 | Imagination Tech Ltd | Clock frequency adjustment for semi-conductor devices |
| US7755432B1 (en) * | 2007-11-30 | 2010-07-13 | Marvell International Ltd. | Short circuit protection circuits and methods |
| EP2562930B1 (en) | 2011-08-25 | 2015-04-01 | Nxp B.V. | Class D amplifier and control method |
| TWI452831B (zh) * | 2011-10-26 | 2014-09-11 | Green Solution Tech Co Ltd | 具有輸出保護之驅動電路及其驅動保護電路 |
| US9042066B2 (en) * | 2013-09-26 | 2015-05-26 | Himax Analogic, Inc. | Output stage with short-circuit protection |
| CN105635910B (zh) * | 2015-12-25 | 2018-07-24 | 山东海量信息技术研究院 | 一种基于飞腾平台的音频保护方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4724396A (en) * | 1984-08-21 | 1988-02-09 | Peavey Electronics Corporation | Digital audio amplifier |
| JPS62284507A (ja) | 1986-06-02 | 1987-12-10 | Matsushita Electric Ind Co Ltd | 保護回路付きプツシユプル増幅器 |
| JPS62296608A (ja) | 1986-06-17 | 1987-12-23 | Matsushita Electric Ind Co Ltd | プツシユプル増幅器 |
| JPH01129515A (ja) | 1987-11-13 | 1989-05-22 | Matsushita Electric Ind Co Ltd | Ｐｗｍアンプの保護回路 |
| US5319259A (en) * | 1992-12-22 | 1994-06-07 | National Semiconductor Corp. | Low voltage input and output circuits with overvoltage protection |
| US5455732A (en) * | 1993-09-15 | 1995-10-03 | National Semiconductor Corporation | Buffer protection against output-node voltage excursions |
| US6016075A (en) * | 1997-06-04 | 2000-01-18 | Lord Corporation | Class-D amplifier input structure |
-
2000
- 2000-12-01 JP JP2000367683A patent/JP2002171140A/ja active Pending
-
2001
- 2001-03-19 US US09/810,505 patent/US6469575B2/en not_active Expired - Fee Related
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502415B1 (ko) * | 2002-12-10 | 2005-07-19 | 삼성전자주식회사 | 보호 회로를 갖는 클래스 디이 파워 앰프 |
| US7706545B2 (en) | 2003-03-21 | 2010-04-27 | D2Audio Corporation | Systems and methods for protection of audio amplifier circuits |
| JP2006521067A (ja) * | 2003-03-21 | 2006-09-14 | ディー２オーディオ コーポレイション | 音響増幅器回路の保護システム及び方法 |
| US7929718B1 (en) | 2003-05-12 | 2011-04-19 | D2Audio Corporation | Systems and methods for switching and mixing signals in a multi-channel amplifier |
| US7511573B2 (en) | 2003-09-30 | 2009-03-31 | Jong-Seok Lee | Input/output signals preserver circuit of amplification circuits |
| JP2005333636A (ja) * | 2004-05-17 | 2005-12-02 | Samsung Electronics Co Ltd | スイッチング増幅器の過電流防止方法及び装置 |
| JP4553790B2 (ja) * | 2004-05-17 | 2010-09-29 | 三星電子株式会社 | スイッチング増幅器の過電流防止方法及び装置 |
| US7586369B2 (en) | 2006-03-01 | 2009-09-08 | Panasonic Corporation | Pulse modulation type electric power amplifier |
| WO2008099466A1 (ja) * | 2007-02-13 | 2008-08-21 | Panasonic Corporation | 送信装置 |
| JP2009088698A (ja) * | 2007-09-27 | 2009-04-23 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP2012231224A (ja) * | 2011-04-25 | 2012-11-22 | Yamaha Corp | 半導体素子の破壊を検知する検知回路 |
| WO2014115272A1 (ja) * | 2013-01-23 | 2014-07-31 | 三菱電機株式会社 | 半導体素子の駆動装置、半導体装置 |
| US9627878B2 (en) | 2013-01-23 | 2017-04-18 | Mitsubishi Electric Corporation | Driving device for semiconductor elements, and semiconductor device |
| JP2015198368A (ja) * | 2014-04-01 | 2015-11-09 | オンキヨー株式会社 | 過電流検出回路及びスイッチングアンプ |
Also Published As
| Publication number | Publication date |
|---|---|
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