JP2002164499A - スタックされたコンポーネントを有する電子部材およびその作製方法 - Google Patents
スタックされたコンポーネントを有する電子部材およびその作製方法Info
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Abstract
部材を改良して、スタック中間面の設計のコストが格段
に低減され、個々のコンポーネントのアドレッシングが
簡単に保証できるようにすること、およびこのような電
子部材の作製方法を提供すること。 【解決手段】 各コンポーネントが、スタック中間面
(Z1〜Zn)に取り付けられたチップ(C1〜Cn)
を有しており、スタック中間面(Z1〜Zn)は同一レ
イアウトを有しており、チップにはコンタクト領域(C
S1〜CSnおよびCS11〜CSnn)を介して不可
逆的に調整可能なチップ選択回路(A1〜A n)が配置
されており、チップ選択回路によって、コンタクト領域
(CS1〜CSnおよびCS11〜CSnn)がスタッ
ク中間面(Z1〜Zn)に割り当てられることを特徴と
する、スタックされたコンポーネントを有する電子部材
を構成する。
Description
ンポーネントを有する電子部材およびその作製方法に関
しており、ここで各コンポーネントはチップを有してお
り、このチップは、リードフレームによって形成された
スタック中間面に取り付けられている。
め、各スタック中間面は調整可能なチップ選択回路を有
する。スタック中間面毎に別個のレイアウトを要するこ
のチップ選択回路を用いることにより、アドレッシング
によって、電子部材のスタックされたコンポーネントの
個別のチップにアクセスすることは可能である。このよ
うなスタックされたコンポーネントの欠点は、スタック
中間面毎に固有のレイアウトを設計して作製しなければ
ならないことである。このためにコンポーネントを電子
部材に組み立てるないしはスタックする際にスタック中
間面を間違える危険性が格段に高まってしまうだけでな
く、スタック中間面の導体構造が異なれば別個の設計を
行うことに対して大きなコストが必要であり、またスタ
ックされたコンポーネントを有する電子部材を作製する
際に大きなコストが必要である。
ックされたコンポーネントを有する電子部材を改良し
て、スタック中間面の設計のコストが格段に低減され、
かつ個々のコンポーネントのアドレッシングが簡単に保
証できるようにすること、およびこのような電子部材を
作製する方法を提供することである。
請求項10および請求項11の特徴部分に記載された特
徴的構成によって解決される。本発明の有利な発展形態
は従属請求項に記載されている。
り、スタックされたコンポーネントを有する電子部材に
よって解決され、ここで各コンポーネントは、スタック
中間面に取り付けられたチップを有しており、スタック
の複数のスタック中間面は同一のレイアウトを有してお
り、その一方でチップにはコンタクト領域を介して不可
逆的に調整可能なチップ選択回路が配置されており、こ
のチップ選択回路によってコンタクト領域がスタック中
間面に不可逆的に割り当てられる。
最小化でき、かつこのチップ回路がスタック中間面に配
置されるチップ選択回路よりも格段に少ないスペースし
か要しないことである。
に実施することである。このことは一方では大量生産の
ために必要であり、このことによって他方ではスタック
中間面に対するコストが低減される。
路は、1実施形態において複数の遮断器回路を有してい
る。これらの遮断器回路の個数は少なくともスタック中
間面の個数に等しい。このことの利点は、チップ面で遮
断器回路を起動することによりすでにチップのアドレッ
シングを不可逆的に行うことができ、これによってスタ
ック中間面の種々のアドレッシング回路を省略できるこ
とである。さらにチップにあるチップ選択回路の利点
は、最初からアドレッシングを行う必要はなく、電子部
材に対する作製ステップの適切な箇所でチップのアドレ
ッシングないしはチップの選択を行い得ることである。
ここでこの適切な箇所は、遮断器回路技術および不可逆
的なアドレッシングに対するコスト的に有利な時点、な
いしは電子部材の、スタックされたコンポーネントにあ
るスタック中間面へのコンタクト領域の不可逆的な割り
当てにしたがう。
器回路は、入力側コンタクト領域に接続されている入力
側線路と、出力側コンタクト領域に接続されている出力
側線路とを有する。この入力側コンタクト線路ないしは
出力側コンタクト線路を介して遮断器回路はそれぞれ個
別に起動可能であるが、アドレッシングされるチップに
設けられた、スタック中間面を決定する遮断器回路だけ
はこのチップ選択回路において起動されない。
共通の出力側コンタクト領域と、個別の入力側コンタク
ト領域とを有している。このように配置し、遮断器回路
を一緒に接続することより、チップに設けられるチップ
選択回路に対する面積コストが低減されると同時に各遮
断器回路を個別に制御できることが保証される。
入力側コンタクト領域は、ボンディングされたワイヤを
介してスタック中間面の入力側端子領域に接続される。
この実施形態の利点は、遮断器回路のトリガを直接チッ
プ上で入力側コンタクト領域を介して行う必要がなく、
このために同じスタック中間面にある入力側端子領域を
使用できることである。これにより、入力側コンタクト
領域よりも大きな入力側端子領域によってアクセスがよ
り容易になる。
面にある入力側端子領域は、入力側コンタクトピンに接
続されており、これがスタックされたコンポーネントを
接続する。これらの入力側コンタクトピンは、コンポー
ネントが重なり合ってスタックされた後に、スタックさ
れたコンポーネントに取り付けられる。これによって多
数のコンタクト領域およびコンタクト端子領域を、最小
数の入力側コンタクトピンに低減することができ、この
場合にこれらの入力側コンタクトピンを介して、スタッ
クの個別のコンポーネントに確実にアクセスすることが
できる。したがって入力側コンタクトピンは同時にアド
レスコンタクトでもあり、これを介して別個のスタック
中間面およびスタックされたコンポーネントのチップへ
のアクセスを、例えば回路基板またはフレキシブルな線
路バス上にある外部の回路から行うことができる。
の共通の出力側コンタクト領域は、ボンディングされた
1つずつのワイヤを介して、スタック中間面の共通の出
力側端子領域に接続されている。本発明のこの実施形態
では1つのチップの全遮断器回路はただ1つの出力側コ
ンタクト領域しか有しないため、各スタック中間面にも
ただ1つの出力側端子領域しかない。スタック中間面に
対するコストは、各スタック中間面に設けられる個別に
適合化された別個のアドレッシング回路のコストから、
各スタック中間面の統一された入力側端子領域と共通の
出力側端子領域とのコストに低減される。
ク中間面の入力側端子領域は、入力側コンタクトピンに
おけるスルーコンタクトを介して、スタックされたコン
ポーネントを有する電子部材のベースまで導かれる。こ
の実施形態の利点は、電子部材のベース全体にコンタク
トピンを設けることができ、これによって数多くのアド
レッシングピンならびに別の信号および電力端子ピン
を、スタックされたコンポーネントを有する電子部材に
対して実現できることである。
面の入力側端子領域は、各スタック中間面の縁部領域に
配置されており、かつ電子部材の側面部の入力側コンタ
クトピンを介して接続されている。このためにスタック
中間面が設けられているリードフレームの縁部領域は、
入力側コンタクトピンに接続されるべき箇所がメタライ
ゼーションされている。
ンタクトとして不可逆的に決定されかつ割り当てられ
る、スタックされたコンポーネントを有する電子部材を
作製する方法は、つぎの方法ステップを有する。すなわ
ちここでは、 − 別個の入力側コンタクト領域と、共通の出力側コン
タクト領域とを有するチップに、複数の遮断器回路を有
するチップ選択回路を載置し、 − 複数の別個の入力側端子領域と、共通の出力側端子
領域とを有するスタック中間面を有するリードフレーム
にチップを載置し、 − 入力側コンタクト領域と、入力側端子領域とを接続
し、かつ出力側コンタクト領域と、共通の出力側端子領
域とを接続し、 − チップの全遮断器回路に対する、スタック中間面に
ある共通の出力側コンタクト領域と、チップのスタック
中間面の遮断器回路の、並び合う全入力側コンタクト領
域との間に遮断器電圧を印加し、ここでこの電圧の印加
は、このスタック中間面を特徴付けかつアドレッシング
に使用される入力側コンタクト領域を除いて行われ、 − チップと、スタック中間面を有するリードフレーム
とからなる複数のコンポーネントをスタックし、 − 入力側コンタクトピンを取り付けて、スタックされ
たコンポーネントの入力側端子領域を接続する。
タックされたコンポーネントを有する電子部材を作製で
きることであり、ここでは多数の遮断器回路および種々
異なる多数の線路を数少ない入力側コンタクトピンに集
中させることができ、これらの入力側コンタクトピンを
介して別個のスタック中間面にある個々のチップをアド
レッシング可能である。さらにこの方法は、遮断器回路
の簡単な起動によって、チップを個々のスタック中間面
に割り当てられるという利点を有する。
わりに、レーザ蒸発または別の蒸発ビーム技術によって
遮断可能な遮断器素子がチップに配置される。入力側コ
ンタクトピンがアドレッシングコンタクトとして不可逆
的に決定されかつ割り当てられる、スタックされたコン
ポーネントを有する電子部材の作製方法のこのような変
形例はつぎのステップを有する。すなわちここでは、 − 別個の入力側コンタクト領域と、共通の出力側コン
タクト領域とを有するチップに、複数の遮断器素子を有
するチップ選択回路を載置し、 − 遮断器素子がチップのアドレッシングに使用されな
くなるまで、有利にはレーザ蒸発によってこの遮断器素
子を切断し、 − 複数の別個の入力側端子領域と、共通の出力側端子
領域とを有するスタック中間面を備えるリードフレーム
にチップを載置し、 − 入力側コンタクト領域と、入力側端子領域とを接続
し、かつ出力側コンタクト領域と、共通の出力側端子領
域とを接続し、 − チップと、スタック中間面を有するリードフレーム
とからなる複数のコンポーネントをスタックし、 − 入力側コンタクトピンを取り付けて、スタックされ
たコンポーネントの入力側端子領域を接続する。
遮断器素子の切断を分割されていないウェーハにおいて
すでに行い得る、ないしは分割後に個別のチップにおい
て行い得ることであり、その際にチップはリードフレー
ムにまだ載置されていないままである。しかしながら原
理的にはこの切断を有利にはレーザ技術によって作製ス
テップにおける後の時点に行うこともできる。しかしな
がらコンポーネントがすでに互いに重なり合ってスタッ
クされている場合にはもはや不可能である。それはこの
場合、蒸発ビームによって遮断器素子に手を出すことは
もはやできないからである。
たコンポーネントの入力側コンタクト領域と入力側端子
領域との接続および出力側コンタクト領域と出力側端子
領域との接続をボンディング方式で行う。このボンディ
ング方式の利点は、複数のチップを単一のスタック中間
面に有するコンポーネントもであってもリードフレーム
に載置できることである。さらにボンディング方式は、
スタック中間面のハイブリッド回路も接続できるという
利点を有する。
クトピンを、スタックされたコンポーネントの側辺に配
置する。コンタクトピンを電子部材の側辺に配置するこ
とは、実施されている技術に比して極めて経済的である
という利点を有するが、取り付け可能なコンタクトピン
の数が限られるといる欠点も有する。
ク中間面は同じレイアウトで作製される。この同一のレ
イアウトは、スタックされたスタック中間面をアクセス
するための共通の出力側端子領域および入力側端子領域
だけを有しているが、個別のアドレッシング回路または
チップ選択回路は有していない。
遮断器回路または遮断器素子を遮断することによって、
不可逆的な割り当てを半導体ウェーハで直接的行う。こ
の割り当ては集積回路を半導体ウェーハに作製し終えた
後ではあるが、半導体ウェーハを個別の半導体チップに
分割する前に行われる。この方法が経済的に有利である
のは殊に、チップ選択回路に遮断器素子が設けられてい
る場合である。この遮断器素子は後からの蒸発によって
切断することができるため、レーザスキャンまたは電子
スキャンによってチップ選択回路を不可逆的に調整する
ことができる。
体チップに対するリードフレームテープにチップを載置
した後、遮断器電圧を所定の数の遮断器回路に印加する
か、または所定の数の遮断器素子を蒸発させることによ
って不可逆的な割り当てを行う。チップがまだリードフ
レームテープに固定されている間の不可逆的な割り当て
は、つぎのような利点を有する。すなわち半導体チップ
およびそのコンタクト領域と、リードフレームテープの
コンタクト端子領域とをボンディングした直後には、こ
の割り当てを大きなコストをかけることなく、遮断器電
圧を印加することによって、またはチップの相応に準備
された遮断器素子を切断するレーザビーム技術を使用す
ることによって行うことができるという利点を有する。
このために平面導体パターンを有するメタルテープを構
造化することによってリードフレームテープを作製す
る。
とによって、リードフレームをメタルクラッディングさ
れたシートテープから作製することが可能である。この
作製方式では不可逆的な割り当ては、接続を行った後に
行われ、有利には、n個が相前後してリードフレームテ
ープに配置されたチップのコンタクト領域と、リードフ
レームテープの端子領域との間のボンディングの後、コ
ンポーネントを電子部材にスタックする前に行われる。
部材をスタックするため、リードフレームテープは個々
のリードフレームに切断され、ばらばらにされたリード
フレームは行われた割り当てに相応してスタック中間面
の割り当ての順番で互いに積み重ねられる。
パッケージのスタックないしはスタッキングまたはチッ
プ面へのスタックないしはスタッキングの際にはアドレ
スおよびデータ線路は短絡される。チップ選択回路ない
しはチップセレクトを介してスタッキング装置の1つず
つのチップはアクティブに導通接続される。このために
チップセレクトはチップ毎に外部に別個に配線される。
したがってスタッキング面が異なれば、チップセレクト
をそれぞれ結合するために別個のレイアウトも必要であ
る。本発明によれば、スタック中間面またはリードフレ
ームの統一的なレイアウトが可能である。これにより、
チップ面にチップセレクトを定義することによって、レ
イアウトコストを節約可能である。それはすべてのスタ
ッキング中間面に対して統一的なレイアウトが可能にな
るからであり、すべてのスタッキング中間面は簡単に短
絡され、チップセレクトに対する出力側端子ないしはP
AD端子はチップ面に設けることができるからである。
その理由はチップセレクトに対する定義はチップ面で行
われるからである。遮断器回路は、線路技術による簡単
な安全装置ないしはヒューズとすることができ、これは
相応の高さの遮断器電圧を印加し、ひいては高い電流密
度を形成することによって溶融する。
いて詳しく説明する。
1にチップ選択回路A1を有するチップC1とからなる
コンポーネント1の原理を示す概略平面図である。一点
鎖線は、チップC1の境界G1を示している。チップC
1はリードフレームT1に取り付けられており、これは
4つの側辺S11,S12,S13およびS14を有す
る。チップC1にはチップ選択回路A1が配置されてお
り、これは実質的に遮断器回路U11〜U1nまたは遮
断器素子E11〜E1nからなり、ここで遮断器回路U
11〜U1nないしは遮断器素子E11〜E1nは入力
側線路L11〜L1nおよび出力側線路LA11〜LA
1nを有する。出力側線路LA11〜LA1nが共通の
出力側線路L1を介して、チップC1の出力側コンタク
ト領域CS1に接続されているのに対して、入力側線路
L11〜L1nはそれぞれ別個に、チップC1の個々の
入力側コンタクト領域CS11〜CS1nに導かれてい
る。共通の出力側線路L1の他にチップC1には別の出
力側線路B1が設けられており、この線路には例えばア
ドレッシング信号を供給することができる。これに対し
て共通の出力側線路L1はプログラミングないしはチッ
プ選択回路A1の不可逆的な割り当てに使用される。
辺S11の縁部領域に入力端子領域KA11〜KA1n
が配置されており、これらはボンディングワイヤD11
〜D 1nを介してチップC1の入力側コンタクト領域C
S11〜CS1nにそれぞれ接続されている。入力側端
子領域KA11〜KA1nは入力側コンタクトピンK 1
〜Knにコンタクトしており、これらはリードフレーム
T1の側辺S11に配置されている。
域にある出力側端子領域KA1は、ボンディングワイヤ
D1を介してチップC1の共通の出力側コンタクト領域
CS 1に接続されている。別のコンタクト領域K11〜
K1nがチップC1に配置されており、これらはチップ
C1の集積回路と通信を行う。
中間面に不可逆的に割り当てるためには、1からnまで
通し番号付けされたスタック中間面の番号に対応して、
遮断器回路U11〜U1nないしは遮断器素子E11〜
E1nのうちの1つが遮断されるのではなく、残りの遮
断器回路ないしは遮断器素子が、遮断器電圧を印加する
ことによって、または蒸発処理によって、およびレーザ
ビームまたは電子ビームを用いて遮断される。これによ
って入力側コンタクトピンK1〜Knのうちの1つが一
意的にアドレス線路B1に割り当てられる。したがって
図1の実施形態ではチップ選択回路A1はチップC1そ
れ自体に配置されており、スタック中間面Z1ないしは
フレームT1には配置されていないため、電子部材のコ
ンポーネント1〜nのすべてのスタック中間面Z1〜Z
nを完全に同一に構成することができる。リードフレー
ムT1の入力側端子領域KA11〜KA1nが入力側コ
ンタクトピンK1〜Knに接続されているのに対して、
このコンポーネントの共通の出力側端子領域KA1はコ
ンタクトピンによって互いに接続されておらず、この出
力側端子領域は、単にチップC1〜Cnのチップ選択回
路A1〜Anをプログラムするために使用される。
あり、この電子部材は、チップC1〜Cnにチップ選択
回路A1〜Anを有するn重にスタックされたコンポー
ネント1〜nからなる。これらのコンポーネント1〜n
は互いに重なり合いスタックされて配置されている。図
2の最上部のコンポーネント1は、図1のコンポーネン
トに相応する。同じ参照符号は同じ構成要素を示してい
るため、新たに説明しない。コンポーネント1〜nはそ
れぞれ、スタック中間面Z1〜Znを有するリードフレ
ームT1〜Tnを有している。
〜C2が配置されている。各チップC1〜Cnは、集積
回路の他にチップ選択回路A1〜Anを有する。チップ
選択回路A1〜Anは実質的に遮断器回路U11〜U
nnまたは遮断器素子E11〜Ennからなる。個別の
入力側線路L11〜Lnnは、遮断器回路ないしは遮断
器素子と、チップC1〜Cnの入力側コンタクト領域C
S11〜CSnnとを接続する。チップC1〜Cnはこ
の実施例では半導体チップであり、これは少なくとも1
つの集積回路を有する。この集積回路のアドレッシング
は、各チップ選択回路A1〜Anの共通の出力側線路B
1〜Bnを介して行われる。コンポーネント1〜nのチ
ップ選択回路A1〜Anの上に説明した割り当てによれ
ば、個々の入力側コンタクトピンK1〜Knと、出力側
線路B1〜Bnとの直接的な接続が設けられているた
め、入力側コンタクトピンK1〜Knを介してスタック
中間面の集積回路をアドレッシング可能である。
が可能なスタックされたコンポーネント1〜nからな
る、図2に示した電子部材は、この実施形態ではつぎの
ような方法によって作製されている。まず、集積回路を
チップC1〜Cnに収容する間に同時に、複数の遮断器
回路U11〜U1nを有するチップ選択回路を載置す
る。ここでこれらの遮断器回路は、別個の入力側コンタ
クト領域CS11〜CS1 nと、共通の出力側コンタク
ト領域CS1とを有する。
相前後して配置されたリードフレームT1〜Tnを有す
るリードフレームテープに載置される。ここでこのリー
ドフレームテープは、平面導体パターンを有する構造化
されたメタルテープとすることが可能であり、またはメ
タルクラッディングを有するシートテープから構成する
ことが可能である。シートテープの場合、メタルクラッ
ディングの金属層は導体路に構造化され、付加的に出力
側端子領域および入力側端子領域がリードフレームテー
プに設けられる。チップC1〜Cnがまだリードフレー
ムテープに相前後して配置されている間に、これらにボ
ンディングワイヤを設けることができる。ここでチップ
選択回路A1〜Anに対するボンディングワイヤにも、
個別の入力側コンタクト領域に対するボンディングワイ
ヤにも、各チップ選択回路A1〜Anの共通の出力側コ
ンタクト領域に対するボンディングワイヤにも、リード
フレームテープに設けられた相応する入力側端子領域な
いしは出力側端子領域が接続される。
ク状態に割り当てるため、およびスタックの個々の集積
回路を一意的にアドレッシングするため、リードフレー
ムにおいてこれらの割当てを行うことも可能である。こ
れは、相応する遮断器電圧を入力側端子領域KA11〜
KAnnないしは出力側端子領域KA1〜KAnに印加
することによって行われる。この際に、コンポーネント
1〜nを特徴付ける遮断器回路U11〜Unnの1つず
つに遮断器電圧は供給されない。
を用いてコンポーネントを不可逆的に割り当てた後、こ
のリードフレームテープは個々のリードフレームに分割
され、これらのリードフレームはそこに設けられたチッ
プC1〜Cnと共に、あらかじめ設定された順番で重ね
合わされてスタックされ、図2に示されているように、
側辺S11〜S1nのうちの1つに入力側コンタクトピ
ンK1〜Knが設けられる。これらの入力側コンタクト
ピンによって、重なり合う入力側端子領域が互いに接続
される。これにより、先行して行われたチップ選択回路
A1〜Anによる不可逆的な割り当てに基づいて、入力
側コンタクトピンK1〜Knはそれぞれ一意的にチップ
C1〜Cnのアドレス線路B1〜Bnに接続される。リ
ードフレームT1〜Tnの導体構造は、すべてのスタッ
ク中間面Z1〜Znに対して同じであるため、すべての
スタック中間面に対してただ1つのレイアウトしか必要
でない。
有するチップとからなるコンポーネントの原理を示す概
略平面図である。
スタックされたコンポーネントからなる電子部材の原理
を示す概略斜視図である。
出力側線路 K11−K1n チップのコンタクト領域 G1−Gn チップの境界
Claims (19)
- 【請求項1】 スタックされたコンポーネント(1〜
n)を有する電子部材において、 各コンポーネント(1〜n)は、スタック中間面(Z1
〜Zn)に取り付けられたチップ(C1〜Cn)を有し
ており、 スタックの前記スタック中間面(Z1〜Zn)は同一の
レイアウトを有しており、 前記チップ(C1〜Cn)にはコンタクト領域(CS1
〜CSnおよびCS1 1〜CSnn)を介して不可逆的
に調整可能なチップ選択回路(A1〜An)が配置され
ており、 該チップ選択回路によって、前記コンタクト領域(CS
1〜CSnおよびCS 11〜CSnn)が前記スタック
中間面(Z1〜Zn)に不可逆的に割り当てられること
を特徴とする、 スタックされたコンポーネント(1〜n)を有する電子
部材。 - 【請求項2】 前記チップ選択回路(A1〜An)は、
複数の遮断器回路(U11〜Unn)を有しており、 各チップ(C1〜Cn)における該遮断器回路の個数
は、少なくともスタック中間面(Z1〜Zn)の数に等
しい請求項1に記載の電子部材。 - 【請求項3】 各遮断器回路(U11〜Unn)は、入
力側線路(L11〜Lnn)を介して入力側コンタクト
領域(CS11〜CSnn)に接続されており、かつ出
力側線路(L1〜Ln)を介して出力側コンタクト領域
(CS1〜CSn)に接続されている請求項2に記載の
電子部材。 - 【請求項4】 前記遮断器回路(U11〜Unn)は、
共通の出力側コンタクト領域(CS1〜CSn)と、別
個の入力側コンタクト領域(CS11〜CS nn)とを
有する請求項2または3に記載の電子部材。 - 【請求項5】 遮断器回路(U11〜Unn)の入力側
コンタクト領域(CS11〜CSnn)は、ボンディン
グされたワイヤ(D11〜Dnn)を介して、スタック
中間面(Z1〜Zn)の入力側端子領域(KA11〜K
Ann)に接続されている請求項4に記載の電子部材。 - 【請求項6】 スタック中間面(Z1〜Zn)の前記入
力側端子領域(KA 11〜KAnn)は、入力側コンタ
クトピン(K1〜Kn)に接続されており、該入力側コ
ンタクトピンによって、スタックされたコンポーネント
(1〜n)が接続される請求項5に記載の電子部材。 - 【請求項7】 チップ選択回路(A1〜An)の共通の
出力側コンタクト領域(CS1〜CSn)は、1つずつ
のボンディングされたワイヤ(D1〜Dn)を介して、
スタック中間面(Z1〜Zn)の共通の出力側端子領域
(KA1〜KAn)に接続されている請求項4から6ま
でのいずれか1項に記載の電子部材。 - 【請求項8】 スタック中間面(Z1〜Zn)の入力側
端子領域(KA11〜KAnn)は、入力側コンタクト
ピン(K1〜Kn)におけるスルーホールを介して、ス
タックされたコンポーネント(1〜n)を有する電子部
材のベースに導かれている請求項1から7までのいずれ
か1項に記載の電子部材。 - 【請求項9】 スタック中間面(Z1〜Zn)の入力側
端子領域(KA11〜KAnn)は、各スタック中間面
(Z1〜Zn)の縁部領域に配置されており、かつ電子
部材の側面(S11〜Sn4)の入力側コンタクトピン
(K1〜Kn)を介して接続されている請求項1から8
までのいずれか1項に記載の電子部材。 - 【請求項10】 入力側コンタクトピン(K1〜Kn)
がアドレスコンタクトとして不可逆的に決定されかつ割
り当てられる、スタックされたコンポーネント(1〜
n)を有する電子部材を作製する方法において、 − 別個の入力側コンタクト領域(CS11〜C
S1n)と、共通の出力側コンタクト領域(CS1)と
を有するチップ(C1)に、複数の遮断器回路(U1 1
〜U1n)を有するチップ選択回路(A1)を載置し、 − 複数の別個の入力側端子領域(KA11〜K
A1n)と、共通の出力側端子領域(KA1)とを有す
るスタック中間面(Z1)を備えるリードフレーム(T
1)にチップ(C1)を載置し、 − 入力側コンタクト領域(CS11〜CS1n)と、
入力側端子領域(KA 11〜KA1n)とを接続し、か
つ出力側コンタクト領域(CS1〜CSn)と、共通の
出力側端子領域(KA1)とを接続し、 − チップ(C1)の全遮断器回路(U12〜U1n)
に対する、スタック中間面(Z1〜Zn)にある共通の
出力側端子領域(KA1)と、チップ(C1)のスタッ
ク中間面(Z1〜Zn)の遮断器回路(U12〜
U1n)の、並び合う全入力側コンタクト領域(CS
11〜CS1n)との間に遮断器電圧を印加し、ここで
当該電圧の印加は、このスタック中間面(Z1)を特徴
付けかつアドレッシングに使用される入力側コンタクト
領域(CS11)を除いて行われ、 − チップ(C1〜Cn)と、スタック中間面(Z1〜
Zn)を有するリードフレーム(T1〜Tn)とからな
る複数のコンポーネント(1〜n)をスタックし、 − 入力側コンタクトピン(K1〜Kn)および出力側
コンタクトピン(K0)を取り付けて、スタックされた
コンポーネント(1〜n)の入力側端子領域(KA11
〜KAnn)ないしは出力側端子領域(KA1〜K
An)を接続することを特徴とするスタックされたコン
ポーネントを有する電子部材を作製する方法。 - 【請求項11】 入力側コンタクトピン(K1〜Kn)
がアドレッシングコンタクトとして不可逆的に決定され
かつ割り当てられる、スタックされたコンポーネント
(1〜n)を有する電子部材を作製する方法において、 − 別個の入力側コンタクト領域(CS11〜C
S1n)と、共通の出力側コンタクト領域(CS1)と
を有するチップ(C1)に、複数の遮断器素子(E1 1
〜EDU1n)を有するチップ選択回路(A1)を載置
し、 − 遮断器素子(E12〜E1n)がチップ(C1〜C
n)のアドレッシングに使用されなくなるまで、有利に
はレーザ蒸発によって該遮断器素子を切断し、 − 複数の別個の入力側端子領域(KA11〜K
A1n)と、共通の出力側端子領域(KA1)とを有す
るスタック中間面(Z1)を備えるリードフレーム(T
1)にチップ(C1)を載置し、 − 入力側コンタクト領域(CS11〜CS1n)と、
入力側端子領域(KA 11〜KA1n)とを接続し、か
つ出力側コンタクト領域(CS1)と、共通の出力側端
子領域(KA1)とを接続し、 − チップ(C1〜Cn)と、スタック中間面(Z1〜
Zn)を有するリードフレーム(T1〜Tn)とからな
る複数のコンポーネント(1〜n)をスタックし、 − 入力側コンタクトピン(K1〜Kn)を取り付け
て、スタックされたコンポーネント(1〜n)の入力側
端子領域(KA11〜KAnn)を接続することを特徴
とするスタックされたコンポーネントを有する電子部材
を作製する方法。 - 【請求項12】 入力側コンタクト領域(CS11〜C
S1n)と入力側端子領域(KA11〜KA1n)との
接続および出力側コンタクト領域(CS1)と出力側端
子領域(KA1)との接続をボンディング方式で行う請
求項10または11に記載の方法。 - 【請求項13】 入力側コンタクトピン(K1〜Kn)
を、スタックされたコンポーネント(1〜n)の側辺
(S11〜Sn4)に配置する請求項10から12まで
のいずれか1項に記載の方法。 - 【請求項14】 すべてのスタック中間面(Z1〜
Zn)に対して同じレイアウトを作製する請求項10か
ら13までのいずれか1項に記載の方法。 - 【請求項15】 所定の個数の遮断器回路(U11〜U
nn)または遮断器素子(E11〜E1n)を遮断する
ことによって、前記の不可逆的な割り当てを半導体ウェ
ーハにて直接行い、当該割り当ては集積回路を半導体ウ
ェーハに作製し終えた後に行われる請求項10から14
までのいずれか1項に記載の方法。 - 【請求項16】 半導体チップに対するリードフレーム
テープにチップを載置した後、遮断器電圧を所定の数の
遮断器回路(U11〜Unn)に印加するか、または所
定の数の遮断器素子(E11〜Enn)を蒸発させるこ
とによって前記の不可逆的な割り当てを行う請求項10
から15までのいずれか1項に記載の方法。 - 【請求項17】 平面導体パターンを有するメタルテー
プを構造化することによって前記リードフレームテープ
を作製する請求項16に記載の方法。 - 【請求項18】 シートテープの金属層を導体路に構造
化することによって、前記リードフレームテープを、メ
タルクラッディングされたシートテープから作製する請
求項16または17に記載の方法。 - 【請求項19】 相前後してリードフレームテープに配
置されたチップ(C 1〜Cn)のコンタクト領域(CS
1〜CSnおよびCS11〜CSnn)と、出力側端子
領域(KA1〜KAn)と、入力側端子領域(KA11
〜KAnn)との間の接続を行った後、コンポーネント
(1〜n)を電子部材にスタックする前に、前記の不可
逆的な割り当てを作製する請求項16から18までのい
ずれか1項に記載の方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7122400B2 (en) | 2003-09-17 | 2006-10-17 | Infineon Technologies Ag | Method of fabricating an interconnection for chip sandwich arrangements |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1616392A2 (en) * | 2003-02-28 | 2006-01-18 | Motorola, Inc. | System and method for transmitting ultrawide bandwidth signals |
JP4399777B2 (ja) * | 2004-01-21 | 2010-01-20 | セイコーエプソン株式会社 | 半導体記憶装置、半導体装置、及び電子機器 |
US20060157866A1 (en) * | 2005-01-20 | 2006-07-20 | Le Thoai T | Signal redistribution using bridge layer for multichip module |
CN101138089B (zh) * | 2005-01-31 | 2011-02-09 | 斯班逊有限公司 | 层叠型半导体装置及层叠型半导体装置的制造方法 |
US20060202317A1 (en) * | 2005-03-14 | 2006-09-14 | Farid Barakat | Method for MCP packaging for balanced performance |
DE102005039165B4 (de) * | 2005-08-17 | 2010-12-02 | Infineon Technologies Ag | Draht- und streifengebondetes Halbleiterleistungsbauteil und Verfahren zu dessen Herstellung |
US7352602B2 (en) * | 2005-12-30 | 2008-04-01 | Micron Technology, Inc. | Configurable inputs and outputs for memory stacking system and method |
US7503767B2 (en) * | 2006-08-01 | 2009-03-17 | General Dynamics Advanced Information Systems, Inc. | Method and apparatus for compliantly connecting stack of high-density electronic modules in harsh environments |
KR20090032845A (ko) * | 2007-09-28 | 2009-04-01 | 삼성전자주식회사 | 반도체 패키지 및 그의 제조방법 |
US8174841B2 (en) * | 2009-04-27 | 2012-05-08 | International Business Machines Corporation | Adaptive interconnect structure |
US20110096511A1 (en) * | 2009-10-26 | 2011-04-28 | Christian Krutzik | Ultra-low profile multi-chip module |
US20110250861A1 (en) * | 2010-04-08 | 2011-10-13 | Viasat, Inc. | Highly integrated, high frequency, high power operation mmic |
US9472878B2 (en) * | 2015-01-16 | 2016-10-18 | Tyco Electronics Corporation | Electrical cable connector having a two-dimensional array of mating interfaces |
CN109411453B (zh) * | 2018-09-17 | 2022-03-15 | 珠海欧比特电子有限公司 | 一种三维立体封装的垂直互连方法 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970003915B1 (ko) * | 1987-06-24 | 1997-03-22 | 미다 가쓰시게 | 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈 |
US5198888A (en) * | 1987-12-28 | 1993-03-30 | Hitachi, Ltd. | Semiconductor stacked device |
US5028986A (en) * | 1987-12-28 | 1991-07-02 | Hitachi, Ltd. | Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices |
US4996583A (en) * | 1989-02-15 | 1991-02-26 | Matsushita Electric Industrial Co., Ltd. | Stack type semiconductor package |
US5266834A (en) * | 1989-03-13 | 1993-11-30 | Hitachi Ltd. | Semiconductor device and an electronic device with the semiconductor devices mounted thereon |
JP2816244B2 (ja) * | 1990-07-11 | 1998-10-27 | 株式会社日立製作所 | 積層型マルチチップ半導体装置およびこれに用いる半導体装置 |
JPH0513666A (ja) * | 1991-06-29 | 1993-01-22 | Sony Corp | 複合半導体装置 |
JP2605968B2 (ja) * | 1993-04-06 | 1997-04-30 | 日本電気株式会社 | 半導体集積回路およびその形成方法 |
JP2526511B2 (ja) * | 1993-11-01 | 1996-08-21 | 日本電気株式会社 | 半導体装置 |
US5760471A (en) * | 1994-04-20 | 1998-06-02 | Fujitsu Limited | Semiconductor device having an inner lead extending over a central portion of a semiconductor device sealed in a plastic package and an outer lead exposed to the outside of a side face of the plastic package |
US5698895A (en) * | 1994-06-23 | 1997-12-16 | Cubic Memory, Inc. | Silicon segment programming method and apparatus |
US5434745A (en) * | 1994-07-26 | 1995-07-18 | White Microelectronics Div. Of Bowmar Instrument Corp. | Stacked silicon die carrier assembly |
KR0184076B1 (ko) * | 1995-11-28 | 1999-03-20 | 김광호 | 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지 |
US5973396A (en) * | 1996-02-16 | 1999-10-26 | Micron Technology, Inc. | Surface mount IC using silicon vias in an area array format or same size as die array |
JPH10270634A (ja) * | 1997-03-24 | 1998-10-09 | Mitsubishi Electric Corp | メモリモジュール |
JP2870530B1 (ja) * | 1997-10-30 | 1999-03-17 | 日本電気株式会社 | スタックモジュール用インターポーザとスタックモジュール |
JP3563604B2 (ja) * | 1998-07-29 | 2004-09-08 | 株式会社東芝 | マルチチップ半導体装置及びメモリカード |
US6381141B2 (en) * | 1998-10-15 | 2002-04-30 | Micron Technology, Inc. | Integrated device and method for routing a signal through the device |
JP3228257B2 (ja) * | 1999-01-22 | 2001-11-12 | 日本電気株式会社 | メモリパッケージ |
JP3360655B2 (ja) * | 1999-07-08 | 2002-12-24 | 日本電気株式会社 | 半導体装置 |
-
2000
- 2000-09-06 DE DE10044148A patent/DE10044148A1/de not_active Withdrawn
-
2001
- 2001-08-27 EP EP01119748A patent/EP1187209A3/de not_active Withdrawn
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7122400B2 (en) | 2003-09-17 | 2006-10-17 | Infineon Technologies Ag | Method of fabricating an interconnection for chip sandwich arrangements |
DE10343257B4 (de) * | 2003-09-17 | 2009-06-10 | Qimonda Ag | Verfahren zur Herstellung von Zwischenverbindungen bei Chip-Sandwich-Anordnungen |
Also Published As
Publication number | Publication date |
---|---|
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EP1187209A2 (de) | 2002-03-13 |
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