JP2002025270A - 半導体メモリ装置のバッファリング回路 - Google Patents
半導体メモリ装置のバッファリング回路Info
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Abstract
ッファのイネーブルが各グループ別に制御されるように
した、半導体メモリ装置のバッファリング回路を提供す
ること。 【解決手段】バッファリング回路は、リフレッシュ信号
及びクロックイネーブル信号を受信し、第1イネーブル
信号を出力する第1バッファ制御部60、オートリフレッ
シュ信号及び前記第1イネーブル信号を受信し、第2イ
ネーブル信号を出力する第2バッファ制御部70、前記第
1イネーブル信号によりイネーブルが制御される1つ以
上の信号入力バッファを含む第1バッファ部90、及び前
記第2イネーブル信号によりイネーブルが制御される1
つ以上の信号入力バッファを含む第2バッファ部80を含
む。
Description
バッファリング回路に関し、特に、多数のバッファ等の
イネーブルがグループ別に制御されるように構成された
半導体メモリ装置のバッファリング回路に関する。
ファリング回路を示す図である。従来の半導体メモリ装
置のバッファリング回路では、リフレッシュ時にコマン
ドバッファ及びアドレスバッファが一律にディスエーブ
ルされるようにして、電力消費量を抑制していた。
メモリ装置のバッファリング回路は、リフレッシュ信号
発生部10、バッファ制御部20、コマンドバッファ部
30、及びアドレスバッファ部40で構成されている。
リフレッシュ信号(SREF)とオートリフレッシュ信
号(AREF)とがノアゲート(NOR1)及びインバ
ータ(IV2)により論理和され、リフレッシュ信号
(REF)として出力される。
ブルラッチ部21でクロックイネーブル信号(CKE)
がラッチされて出力される。次に、インバータ(IV
1)でクロックイネーブルラッチ部21からの出力信号
が反転され、ノアゲート(NOR2)でインバータ(I
V1)の出力信号とリフレッシュ信号(REF)とが論
理和され、その結果がインバータ(IV3)で反転さ
れ、バッファイネーブル信号(E1)として出力される
よう構成されている。
号バッファ(CSBUF)、ラス信号バッファ(RAS
BUF)、カス信号バッファ(CASBUF)及びライ
トイネーブル信号バッファ(WEBUF)を含んでい
る。これらのバッファ(CASBUF、RASBUF、
WEBUF、CSBUF)は、バッファイネーブル信号
(E1)がインバータ(IV4)により反転された第1
反転信号(E1a)によりイネーブルされる。
スバッファ(A1〜An)を含み、アドレスバッファ
(A1〜An)は、イネーブル信号(E1)がインバー
タ(IV5)により反転された第2反転信号(E1b)
によりイネーブルされる。
30内のラス信号バッファ(RASBUF)、カス信号
バッファ(CASBUF)及びライトイネーブル信号バ
ッファ(WEBUF)の構成を詳細に示す図である。
ファ(RASBUF)、カス信号バッファ(CASBU
F)及びライトイネーブル信号バッファ(WEBUF)
は、それぞれ差動増幅器(DA1)及びディレイ(DL
1)で構成され、差動増幅器(DA1)は、第1反転信
号(E1a)によりイネーブルされた入力信号(VIN
Z1)を基準電圧(VREF)と比較してその結果を出
力し、ディレイ(DL1)は、差動増幅器(DA1)の
出力信号を反転・遅延してバッファ出力信号(VOUT
Z1)として出力する。
ついては、周知または慣用の技術であるので説明を省略
する。
のアドレスバッファ(A1〜An)は、第2反転信号
(E1b)によりイネーブルされることを除くと、図2
に示すラス信号バッファ(RASBUF)、カス信号バ
ッファ(CASBUF)及びライトイネーブル信号バッ
ファ(WEBUF)とその内部構成が同じである。
30内のチップ選択信号バッファ(CSBUF)の構成
を詳細に示す図である。図3に示されているように、チ
ップ選択信号バッファ(CSBUF)は、差動増幅器
(DA2)、ディレイ(DL2、DL3)、ノアゲート
(NOR3)及びインバータ(IV6)で構成されてい
る。
(E1a)によりイネーブルされた入力信号(VINZ
2)を基準電圧(VREF)と比較してその結果を出力
し、ディレイ(DL3)が差動増幅器(DA2)の出力
信号を反転・遅延して第1遅延信号(A)を出力し、デ
ィレイ(DL2)がバッファイネーブル信号(E1)を
遅延して第2遅延信号(B)を出力する。
信号(B)は、ノアゲート(NOR3)及びインバータ
(IV6)により論理和、反転され、バッファの出力信
号(VOUTZ2)として出力される。
モリ装置のバッファリング回路の動作を説明すると、次
の通りである。
ートリフレッシュ信号(AREF)の中の1つでも“ハ
イ”レベルになれば、バッファイネーブル信号(E1)
はクロックイネーブル信号(CKE)に係わりなく出力
され、信号レベルは“ハイ”となる。この場合、第1反
転信号(E1a)及び第2反転信号(E1b)は“ロ
ー”レベルになり、それぞれ差動増幅器(DA1、DA
2)に入力され、差動増幅器(DA1、DA2)をディ
スエーブルさせる。このとき、差動増幅器(DA1、D
A2)の出力信号は“ハイ”レベルとなる。
UF)、ラス信号バッファ(RASBUF)、ライトイ
ネーブル信号バッファ(WEBUF)及びアドレスバッ
ファ(A1〜An)では、差動増幅器(DA1)の出力
信号がディレイ(DL1)により反転・遅延され、バッ
ファ出力信号(VOUTZ1)は“ロー”レベルとな
る。
F)では、第1遅延信号(A)及び第2遅延信号(B)
が、それぞれ“ロー”レベル、“ハイ”レベルでノアゲ
ート(NOR3)に入力され、これら(A、B)の論理
和信号であるバッファ出力信号(VOUTZ2)は“ロ
ー”レベルとなる。リフレッシュモードの終了時、バッ
ファイネーブル信号(E1)は“ロー”レベルに転換さ
れる。
は、差動増幅器(DA2)が“ハイ”レベルの第1反転
信号(E1a)によりイネーブルされ、入力信号(VI
NZ2)が増幅されて出力される。ディレイ(DL3)
は、差動増幅器(DA2)からの出力信号を反転・遅延
して第1遅延信号(A)を出力する。
転換された第2遅延信号(B)と共にノアゲート(NO
R3)に入力され、これらの論理和され、反転された信
号がバッファ出力信号(VOUTZ2)として出力され
る。
バッファリング回路において、誤動作が発生する場合の
動作状態を示すタイミングチャートである。図4に示さ
れているように、リフレッシュモードが終了した後、チ
ップ選択信号バッファ(CSBUF)が入力信号(VI
NZ2)を受信する前に、第2遅延信号(B)が先ず
“ロー”レベルに転換される。
択信号バッファ(CSBUF)が“ロー”レベルの入力
信号(VINZ2)を受信すると、第1遅延信号(A)
が“ハイ”レベルに転換される。このような場合、バッ
ファ出力信号(VOUTZ2)は、その時間に対応する
“ロー”パルス区間を有することになる。
F)、カス信号バッファ(CASBUF)及びライトイ
ネーブル信号バッファ(WEBUF)は、リフレッシュ
終了時に、“ハイ”レベルに転換された第2反転信号
(E1b)によりイネーブルされる。バッファがイネー
ブルされた後でも、入力信号(VINZ1)が差動増幅
器(DA1)及びディレイ(DL1)を通過する前は、
バッファ出力信号(VOUTZ1)は“ロー”レベルに
維持される。
ー”レベルに維持されている状態で、バッファ出力信号
(VOUTZ2)が、図4のタイミングチャートに示さ
れているような“ロー”パルスを出力すると、チップ選
択信号バッファ(CSBUF)、ラス信号バッファ(R
ASBUF)、カス信号バッファ(CASBUF)及び
ライトイネーブル信号バッファ(WEBUF)の出力信
号(VOUTZ1、VOUTZ2)が、全て“ロー”レ
ベルであるモードレジスターセット(Mode Register Se
t:以下、MRSと記す)状態になる。
たものではないので、この状態でクロック信号が入力さ
れると、意図しない時点で意図しない外部命令信号に伴
う誤動作が発生する。
択信号バッファ(CSBUF)の出力信号(VOUTZ
2)が、半導体メモリ装置内部で命令信号に用いられる
ため、さらに他の内部バッファ(図示省略)によりバッ
ファリングされる。したがって、内部バッファのイネー
ブルタイミングを制御することにより、意図しないモー
ドレジスターセット状態になること及びこれによる誤動
作の発生を防止することができる。
前述のようにモード終了時に意図しないMRS状態にな
るので、誤動作が発生する。
の問題の解決を図ってきた。しかし、物理的に構成され
るディレイは、印加電圧、温度、工程変数等の影響によ
り、ディレイタイミング等の動作変数の誤差範囲が大き
くなるので問題の解決には限界があり、高速動作時に、
ディレイによって動作速度が制限されるという問題が生
じた。
の制御ロジック回路が求められている。さらに、このよ
うに、別の制御ロジック回路を実現する場合には、回路
が複雑になり、チップの面積が大きくなる。そのため、
制御ロジック回路については、構成が単純で、設計や実
用化が容易な回路が求められている。
な従来の半導体メモリ装置の問題点を解決するためなさ
れたもので、本発明の目的は、信号入力バッファをグル
ープ化し、信号入力バッファのイネーブルが各グループ
別に制御されるようにした、半導体メモリ装置のバッフ
ァリング回路を提供することにある。
の場合とリフレッシュモードでない場合を区別し、さら
に、リフレッシュモードではリフレッシュモードを区別
し、これにより信号入力バッファのイネーブルが制御さ
れるようにした、半導体メモリ装置のバッファリング回
路を提供することにある。
モードに従いコマンドバッファ等のイネーブルを制御
し、リフレッシュモードで意図しないモードレジスター
セット(MRS)による誤動作を防ぐようにした、半導
体メモリ装置のバッファリング回路を提供することにあ
る。
制御回路を実現する際に、構成が単純で設計や実用化が
容易な制御ロジック回路を有する、半導体メモリ装置の
バッファリング回路を提供することにある。
置のバッファリング回路では、入力バッファ部の信号入
力バッファが、イネーブル制御方式に従い複数のグルー
プにグループ化され、バッファ制御部から出力された別
のイネーブル信号により、各グループの信号入力バッフ
ァのイネーブルが制御される。
ファリング回路は、リフレッシュモードの場合と非リフ
レッシュモードの場合を区別し、さらに、リフレッシュ
モードではセルフリフレッシュモード、オートリフレッ
シュモード等のような複数のリフレッシュモードを区別
し、それに従ってグループ別にイネーブルが制御される
よう構成されている。
ュモード及び非リフレッシュモードの中の1つを選択す
る第1リフレッシュ信号及び複数のリフレッシュモード
を区別して、それらのうち1つを指定する第2リフレッ
シュ信号を制御信号として受信し、それに従って各グル
ープに該当するイネーブル信号を出力するように構成さ
れているのが好ましい。
レッシュ信号に従ってリフレッシュモード及び非リフレ
ッシュモードを区別して、信号入力バッファを制御する
ための第1制御信号を出力し、第2バッファ制御部は、
第2リフレッシュ信号に従って信号入力バッファを制御
するための第2制御信号を出力するように構成すること
ができる。
フレッシュモードによるイネーブル制御方式に従って、
2つのグループにグループ化することができ、各グルー
プに属する信号入力バッファのイネーブルが、それぞれ
第1制御信号及び第2制御信号により制御され得る。
モリ装置のバッファリング回路にある。すなわち、リフ
レッシュ信号及びクロックイネーブル信号を受信し、第
1イネーブル信号を出力する第1バッファ制御部、オー
トリフレッシュ信号及び前記第1イネーブル信号を受信
し、第2イネーブル信号を出力する第2バッファ制御
部、前記第1イネーブル信号によりイネーブルが制御さ
れる1つ以上の信号入力バッファを含む第2バッファ部
及び前記第2イネーブル信号によりイネーブルが制御さ
れる1つ以上の信号入力バッファを含む第1バッファ部
を含むことを特徴とする。
ッシュ信号によりリフレッシュモード及び非リフレッシ
ュモードの中の1つが指定され、非リフレッシュモード
では前記クロックイネーブル信号をラッチして出力し、
リフレッシュモードでは前記クロックイネーブル信号と
は係わりのない第1信号を出力するように構成され、前
記第2バッファ制御部は、オートリフレッシュ信号によ
りオートリフレッシュモードが指示され、非オートリフ
レッシュモードでは前記第1イネーブル信号を出力し、
オートリフレッシュモードでは、前記第1イネーブル信
号とは係わりのない第2信号を出力するように構成され
ていることが望ましい。
フリフレッシュモード及びオートリフレッシュモードの
場合、前記リフレッシュ信号によりリフレッシュモード
に指示されるよう構成され、前記第1バッファ部及び前
記第2バッファ部のイネーブルが非リフレッシュモー
ド、オートリフレッシュモード及びセルフリフレッシュ
モードにより制御されるよう構成されていることが望ま
しい。
クロックイネーブル信号をラッチするラッチ手段並びに
前記リフレッシュ信号に従い前記ラッチ手段の出力信号
及び前記第1信号の中の1つを出力する信号選択手段を
含み、セルフリフレッシュ信号とオートリフレッシュ信
号との論理和された信号を、前記リフレッシュ信号とし
て受信するように構成されていることが望ましい。
号と前記ラッチ手段の出力信号との論理和を、前記第1
イネーブル信号として出力する論理演算手段で構成され
ていることが望ましい。
フレッシュ信号により、前記第1イネーブル信号及び前
記第2信号の中の1つを選択的に出力する信号選択手段
を含むことが望ましい。
信号の反転信号と前記第1イネーブル信号との論理和
を、前記第2イネーブル信号として出力する論理演算手
段で構成されていることが望ましい。
ファを含み、前記第1バッファ部はラス信号バッファ、
カス信号バッファ及びライトイネーブル信号バッファを
含み、前記第2バッファ部は、非リフレッシュモードで
はイネーブルされてリフレッシュモードでディスエーブ
ルされ、前記第1バッファ部は、非リフレッシュモード
及びセルフリフレッシュモードではディスエーブルさ
れ、オートリフレッシュモードではイネーブルされるよ
うに構成されていることが望ましい。
イネーブル信号の反転信号によりイネーブルされて、受
信する外部チップ選択信号を増幅する差動増幅器、前記
差動増幅器の出力信号を遅延して出力する第1遅延手
段、前記第1イネーブル信号を遅延して出力する第2遅
延手段及び前記第1及び第2遅延手段の出力信号を受信
し、論理和して出力する論理演算手段を含むことが望ま
しい。
バッファ及びライトイネーブル信号バッファは、前記第
2イネーブル信号によりイネーブルされ、それぞれに該
当する外部コマンド信号を受信して増幅する差動増幅器
及び該差動増幅器の出力信号を遅延する遅延手段で構成
されていることが望ましい。前記第2バッファ部は、ア
ドレスバッファをさらに含むことが望ましい。
る実施の形態を詳しく説明する。図5は、本発明の実施
の形態に係る半導体メモリ装置のバッファリング回路を
示す回路図である。図5に示されているように、本発明
に係る半導体メモリ装置のバッファリング回路は、リフ
レッシュ信号発生部50、第1バッファ制御部60、第
2バッファ制御部70、第1コマンドバッファ部(第1
バッファ部とも記す)80、第2コマンドバッファ部9
0及びアドレスバッファ部100(第2コマンドバッフ
ァ部90とアドレスバッファ部100とを合わせて、第
2バッファ部と記す)を含む。
フレッシュ信号(SREF)及びオートリフレッシュ信
号(AREF)を論理和、反転して、その結果をリフレ
ッシュ信号(REF)として出力する。ここで、セルフ
リフレッシュ信号(SREF)及びオートリフレッシュ
信号(AREF)は、それぞれセルフリフレッシュモー
ド及びオートリフレッシュモードを表わす信号であり、
それに従ってリフレッシュ信号(REF)はリフレッシ
ュモード及び非リフレッシュモードの中の1つを指示す
る。
ネーブルラッチ部61がクロックイネーブル信号(CK
E)をラッチして出力し、クロックイネーブルラッチ部
61からの出力信号は、インバータ(IV7)により反
転される。
及びリフレッシュ信号(REF)が、ノアゲート(NO
R5)及びインバータ(IV8)により論理和、反転さ
れ、第1バッファイネーブル信号(E1)として出力さ
れる。
は、非リフレッシュモードで、クロックイネーブル信号
(CKE)のラッチ信号を第1バッファイネーブル信号
(E1)として出力し、リフレッシュモードでは、クロ
ックイネーブル信号(CKE)に係わりなく、リフレッ
シュ信号(REF)に従って第1バッファイネーブル信
号(E1)を出力する。
第2コマンドバッファ部90及びアドレスバッファ部1
00に入力され、チップ選択信号バッファ(CSBU
F)及びアドレスバッファ(A1〜An)のイネーブル
を制御する。また、第1バッファイネーブル信号(E
1)は、第2バッファ制御部70にも入力される。
レッシュ信号(AREF)がインバータ(IV9)によ
り反転され、ナンドゲート(ND1)がインバータ(I
V9)の出力信号及び第1バッファイネーブル信号(E
1)を論理乗算して、その結果が第2バッファイネーブ
ル信号(E2)として出力される。
リフレッシュモードで、オートリフレッシュモード及び
セルフリフレッシュモードの中の1つを指示する役割を
果たす。第2バッファ制御部70は、それに従って第2
バッファイネーブル信号(E2)を出力して、第1コマ
ンドバッファ部80のラス信号バッファ(RASBU
F)、カス信号バッファ(CASBUF)及びライトイ
ネーブル信号バッファ(WEBUF)のイネーブルを制
御する。
信号バッファ(CASBUF)及びライトイネーブル信
号バッファ(WEBUF)の構成は、いずれも図2に示
した通りである。
F)は、差動増幅器(DA2)が第1バッファイネーブ
ル信号(E1)の第1反転信号(E1a)によりイネー
ブルされるように構成されており、その詳細な構成は図
3に示した通りであるので、重複する説明は省略する。
増幅器(DA1)が第1バッファイネーブル信号(E
1)の第2反転信号(E1b)によりイネーブルされる
ように構成され、詳細な構成は図2に示した通りであ
る。これらの入力バッファ等の構成は、従来の技術と同
様なため説明を省略する。
態に係る半導体メモリ装置のバッファリング回路の動作
を、以下に説明する。
リフレッシュ信号(SREF)及びオートリフレッシュ
信号(AREF)が全て“ロー”レベル信号であるの
で、リフレッシュ信号(REF)は“ロー”レベルとな
る。第1バッファ制御部60では、クロックイネーブル
信号(CKE)がクロックイネーブルラッチ部61にラ
ッチされて出力され、インバータ(IV7)により反転
される。インバータ(IV7)からの出力信号及び“ロ
ー”レベルのリフレッシュ信号(REF)がノアゲート
(NOR5)に入力され、これら2つの信号が論理和さ
れ、インバータ(IV8)により反転された信号が第1
バッファイネーブル信号(E1)として出力される。
ベルのオートリフレッシュ信号(AREF)がインバー
タ(IV9)により反転され、“ハイ”レベルのインバ
ータ(IV9)からの出力信号と第1バッファイネーブ
ル信号(E1)とが論理乗算されて、第2バッファイネ
ーブル信号(E2)として出力される。
イネーブル信号(CKE)のラッチ信号が第1バッファ
イネーブル信号(E1)として出力され、第1バッファ
イネーブル信号(E1)の反転信号が第2イネーブル信
号として出力されるので、信号入力バッファ(RASB
UF、CASBUF、WEBUF、CSBUF、A1〜
An)は、クロックイネーブル信号CKEにより、イネ
ーブルが制御される。
フレッシュ信号(AREF)及びセルフリフレッシュ信
号(SREF)の中の1つが“ハイ”レベルになり、リ
フレッシュ信号(REF)は“ハイ”レベルとなる。
ベルのリフレッシュ信号(REF)がノアゲート(NO
R5)に入力され、第1バッファイネーブル信号(E
1)はクロックイネーブル信号(CKE)とは係わりな
く“ハイ”レベルとなる。
信号(E1)は、再び第2バッファ制御部70に入力さ
れ、ナンドゲート(ND1)は、オートリフレッシュ信
号(AREF)の反転信号と第1バッファイネーブル信
号(E1)とを論理乗算し、第2バッファイネーブル信
号(E2)として出力する。このとき、第2バッファ制
御部70は、オートリフレッシュモードとセルフリフレ
ッシュモードとを区別するオートリフレッシュ信号(A
REF)により、第2バッファイネーブル信号(E2)
を出力する。
トリフレッシュ信号(AREF)が“ロー”レベルにな
るため、第2バッファイネーブル信号(E2)は“ハ
イ”レベルとなり、オートリフレッシュモードの場合
は、オートリフレッシュ信号(AREF)が“ハイ”レ
ベルになるため、第2バッファイネーブル信号(E2)
は“ロー”レベルとなる。
ファイネーブル信号(E1)は、第2コマンドバッファ
部90及びアドレスバッファ部100に入力され、第2
バッファイネーブル信号(E2)は、第1コマンドバッ
ファ部80に入力されて、各信号入力バッファのイネー
ブルを制御する。
リ装置のバッファリング回路では、入力バッファがイネ
ーブル制御方式によりグループ化され、各グループに該
当するイネーブル信号によりイネーブルが制御される。
ンドバッファ部80、第2コマンドバッファ部90及び
アドレスバッファ部100の全てのバッファがディスエ
ーブルされる。また、オートリフレッシュモードでは、
第2コマンドバッファ部90のチップ選択信号バッファ
(CSBUF)及びアドレスバッファ部100のアドレ
スバッファ(A1〜An)はディスエーブルされ、第1
コマンドバッファ部80のラス信号バッファ(RASB
UF)、カス信号バッファ(CASBUF)及びライト
イネーブル信号バッファ(WEBUF)はイネーブルさ
れる。
択信号バッファ(CSBUF)の出力信号(VOUTZ
2)が、半導体メモリ装置の内部で命令信号に用いられ
るので、さらに他の内部バッファによりバッファリング
され、このとき、前記内部バッファのイネーブルタイミ
ングを制御して、意図しないモードレジスターセットの
状態になること及びこれに伴う誤動作の発生が防止され
る。
記の内部バッファによるタイミング制御の代わりに、す
でに説明したように、ラス信号バッファ(RASBU
F)、カス信号バッファ(CASBUF)及びライトイ
ネーブル信号バッファ(WEBUF)をイネーブルさ
せ、各バッファ(RASBUF、CASBUF、WEB
UF)に入力される外部のコマンド信号(VINZ1)
を制御することにより、意図しないモードレジスターセ
ットの状態になること及びこれに伴う誤動作の発生が防
止される。
リ装置のバッファリング回路は、入力バッファがイネー
ブル制御方式に従ってグループ化され、グループ別にイ
ネーブルが制御されるので、入力バッファのイネーブル
制御が容易という効果が得られる。
バッファリング回路は、リフレッシュモードに従って入
力バッファのイネーブルが制御されるため、リフレッシ
ュモード終了時に、望まないモードレジスタセット状態
になること及びそれによる誤動作の発生が防止されると
いう効果が得られる。
ッファリング回路では、ロジック回路を用いて入力バッ
ファのイネーブルを制御するので、物理的に形成された
ディレイを用いた場合に発生するディレイタイミングの
誤差により、高速動作時に生じる動作速度制限の問題が
改善されるという利点を有する。
り、入力バッファのイネーブルが制御され、それにより
誤動作の発生が防止されるので、設計や実用化が容易と
いう特長を有する。
態を基に説明したが、これらの実施の形態は、例を示す
ことを目的として開示したものであり、当業者であれ
ば、本発明に係る技術思想の範囲内で、多様な改良、変
更、付加等が可能である。このような改良、変更等も、
特許請求の範囲に記載した本発明の技術的範囲に属する
ことは言うまでもない。
を示す回路図である。
グ回路における、ラス信号バッファ、カス信号バッファ
及びライトイネーブル信号バッファを示す詳細な回路図
である。
グ回路における、チップ選択信号バッファを示す詳細な
回路図である。
グ回路において、誤動作が発生する場合の動作状態を示
すタイミングチャートである。
バッファリング回路を示す図である。
Claims (11)
- 【請求項1】リフレッシュ信号及びクロックイネーブル
信号を受信し、第1イネーブル信号を出力する第1バッ
ファ制御部、 オートリフレッシュ信号及び前記第1イネーブル信号を
受信し、第2イネーブル信号を出力する第2バッファ制
御部、 前記第1イネーブル信号によりイネーブルが制御される
1つ以上の信号入力バッファを含む第2バッファ部、及
び前記第2イネーブル信号によりイネーブルが制御され
る1つ以上の信号入力バッファを含む第1バッファ部を
含む半導体メモリ装置のバッファリング回路。 - 【請求項2】前記第1バッファ制御部は、リフレッシュ
信号によりリフレッシュモード及び非リフレッシュモー
ドの中の1つが指定され、非リフレッシュモードでは前
記クロックイネーブル信号をラッチして出力し、リフレ
ッシュモードでは前記クロックイネーブル信号とは係わ
りのない第1信号を出力するように構成され、 前記第2バッファ制御部は、オートリフレッシュ信号に
よりオートリフレッシュモードが指示され、非オートリ
フレッシュモードでは前記第1イネーブル信号を出力
し、オートリフレッシュモードでは前記第1イネーブル
信号とは係わりのない第2信号を出力するように構成さ
れていることを特徴とする請求項1に記載の半導体メモ
リ装置のバッファリング回路。 - 【請求項3】前記第1バッファ制御部は、セルフリフレ
ッシュモード及びオートリフレッシュモードの場合、前
記リフレッシュ信号によりリフレッシュモードに指示さ
れるように構成され、 前記第1バッファ部及び前記第2バッファ部のイネーブ
ルが非リフレッシュモード、オートリフレッシュモード
及びセルフリフレッシュモードにより制御されるように
構成されていることを特徴とする請求項2に記載の半導
体メモリ装置のバッファリング回路。 - 【請求項4】前記第1バッファ制御部は、 前記クロックイネーブル信号をラッチするラッチ手段、
及び前記リフレッシュ信号に従い、前記ラッチ手段の出
力信号及び前記第1信号の中の1つを出力する信号選択
手段を含み、 セルフリフレッシュ信号とオートリフレッシュ信号との
論理和された信号を、前記リフレッシュ信号として受信
するように構成されていることを特徴とする請求項2に
記載の半導体メモリ装置のバッファリング回路。 - 【請求項5】前記信号選択手段は、前記リフレッシュ信
号と前記ラッチ手段の出力信号とを論理和し、前記第1
イネーブル信号として出力する論理演算手段で構成され
ていることを特徴とする請求項4に記載の半導体メモリ
装置のバッファリング回路。 - 【請求項6】前記第2バッファ制御部は、 前記オートリフレッシュ信号により、前記第1イネーブ
ル信号及び前記第2信号の中の1つを選択的に出力する
信号選択手段を含むことを特徴とする請求項2に記載の
半導体メモリ装置のバッファリング回路。 - 【請求項7】前記信号選択手段は、オートリフレッシュ
信号の反転信号と前記第1イネーブル信号とを論理和
し、前記第2イネーブル信号として出力する論理演算手
段で構成されていることを特徴とする請求項6に記載の
半導体メモリ装置のバッファリング回路。 - 【請求項8】前記第2バッファ部はチップ選択信号バッ
ファを含み、 前記第1バッファ部は、ラス信号バッファ、カス信号バ
ッファ及びライトイネーブル信号バッファを含み、 前記第2バッファ部は、非リフレッシュモードではイネ
ーブルされてリフレッシュモードでディスエーブルさ
れ、 前記第1バッファ部は、非リフレッシュモード及びセル
フリフレッシュモードではディスエーブルされ、オート
リフレッシュモードではイネーブルされるように構成さ
れていることを特徴とする請求項3に記載の半導体メモ
リ装置のバッファリング回路。 - 【請求項9】前記チップ選択信号バッファは、 前記第1イネーブル信号の反転信号によりイネーブルさ
れて受信する外部チップ選択信号を増幅する差動増幅
器、 前記差動増幅器の出力信号を遅延して出力する第1遅延
手段、 前記第1イネーブル信号を遅延して出力する第2遅延手
段、及び前記第1及び第2遅延手段の出力信号を受信
し、論理和して出力する論理演算手段、 を含むことを特徴とする請求項8に記載の半導体メモリ
装置のバッファリング回路。 - 【請求項10】前記ラス制御信号バッファ、カス制御信
号バッファ及びライトイネーブル信号バッファは、前記
第2イネーブル信号によりイネーブルされ、それぞれに
該当する外部コマンド信号を受信して増幅する差動増幅
器、及び前記差動増幅器の出力信号を遅延する遅延手段
で構成されていることを特徴とする請求項8に記載の半
導体メモリ装置のバッファリング回路。 - 【請求項11】前記第2バッファ部は、アドレスバッフ
ァをさらに含むことを特徴とする請求項8に記載の半導
体メモリ装置のバッファリング回路。
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