JP2002025270A - 半導体メモリ装置のバッファリング回路 - Google Patents
半導体メモリ装置のバッファリング回路Info
- Publication number
- JP2002025270A JP2002025270A JP2001191022A JP2001191022A JP2002025270A JP 2002025270 A JP2002025270 A JP 2002025270A JP 2001191022 A JP2001191022 A JP 2001191022A JP 2001191022 A JP2001191022 A JP 2001191022A JP 2002025270 A JP2002025270 A JP 2002025270A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- buffer
- refresh
- enable
- refresh mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4082—Address Buffers; level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】信号入力バッファをグループ化し、信号入力バ
ッファのイネーブルが各グループ別に制御されるように
した、半導体メモリ装置のバッファリング回路を提供す
ること。 【解決手段】バッファリング回路は、リフレッシュ信号
及びクロックイネーブル信号を受信し、第１イネーブル
信号を出力する第１バッファ制御部60、オートリフレッ
シュ信号及び前記第１イネーブル信号を受信し、第２イ
ネーブル信号を出力する第２バッファ制御部70、前記第
１イネーブル信号によりイネーブルが制御される１つ以
上の信号入力バッファを含む第１バッファ部90、及び前
記第２イネーブル信号によりイネーブルが制御される１
つ以上の信号入力バッファを含む第２バッファ部80を含
む。
ッファのイネーブルが各グループ別に制御されるように
した、半導体メモリ装置のバッファリング回路を提供す
ること。 【解決手段】バッファリング回路は、リフレッシュ信号
及びクロックイネーブル信号を受信し、第１イネーブル
信号を出力する第１バッファ制御部60、オートリフレッ
シュ信号及び前記第１イネーブル信号を受信し、第２イ
ネーブル信号を出力する第２バッファ制御部70、前記第
１イネーブル信号によりイネーブルが制御される１つ以
上の信号入力バッファを含む第１バッファ部90、及び前
記第２イネーブル信号によりイネーブルが制御される１
つ以上の信号入力バッファを含む第２バッファ部80を含
む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
バッファリング回路に関し、特に、多数のバッファ等の
イネーブルがグループ別に制御されるように構成された
半導体メモリ装置のバッファリング回路に関する。
バッファリング回路に関し、特に、多数のバッファ等の
イネーブルがグループ別に制御されるように構成された
半導体メモリ装置のバッファリング回路に関する。
【０００２】
【従来の技術】図１は、従来の半導体メモリ装置のバッ
ファリング回路を示す図である。従来の半導体メモリ装
置のバッファリング回路では、リフレッシュ時にコマン
ドバッファ及びアドレスバッファが一律にディスエーブ
ルされるようにして、電力消費量を抑制していた。
ファリング回路を示す図である。従来の半導体メモリ装
置のバッファリング回路では、リフレッシュ時にコマン
ドバッファ及びアドレスバッファが一律にディスエーブ
ルされるようにして、電力消費量を抑制していた。
【０００３】図１に示されているように、従来の半導体
メモリ装置のバッファリング回路は、リフレッシュ信号
発生部１０、バッファ制御部２０、コマンドバッファ部
３０、及びアドレスバッファ部４０で構成されている。
メモリ装置のバッファリング回路は、リフレッシュ信号
発生部１０、バッファ制御部２０、コマンドバッファ部
３０、及びアドレスバッファ部４０で構成されている。
【０００４】リフレッシュ信号発生部１０では、セルフ
リフレッシュ信号（ＳＲＥＦ）とオートリフレッシュ信
号（ＡＲＥＦ）とがノアゲート（ＮＯＲ１）及びインバ
ータ（ＩＶ２）により論理和され、リフレッシュ信号
（ＲＥＦ）として出力される。
リフレッシュ信号（ＳＲＥＦ）とオートリフレッシュ信
号（ＡＲＥＦ）とがノアゲート（ＮＯＲ１）及びインバ
ータ（ＩＶ２）により論理和され、リフレッシュ信号
（ＲＥＦ）として出力される。
【０００５】バッファ制御部２０では、クロックイネー
ブルラッチ部２１でクロックイネーブル信号（ＣＫＥ）
がラッチされて出力される。次に、インバータ（ＩＶ
１）でクロックイネーブルラッチ部２１からの出力信号
が反転され、ノアゲート（ＮＯＲ２）でインバータ（Ｉ
Ｖ１）の出力信号とリフレッシュ信号（ＲＥＦ）とが論
理和され、その結果がインバータ（ＩＶ３）で反転さ
れ、バッファイネーブル信号（Ｅ１）として出力される
よう構成されている。
ブルラッチ部２１でクロックイネーブル信号（ＣＫＥ）
がラッチされて出力される。次に、インバータ（ＩＶ
１）でクロックイネーブルラッチ部２１からの出力信号
が反転され、ノアゲート（ＮＯＲ２）でインバータ（Ｉ
Ｖ１）の出力信号とリフレッシュ信号（ＲＥＦ）とが論
理和され、その結果がインバータ（ＩＶ３）で反転さ
れ、バッファイネーブル信号（Ｅ１）として出力される
よう構成されている。
【０００６】コマンドバッファ部３０は、チップ選択信
号バッファ（ＣＳＢＵＦ）、ラス信号バッファ（ＲＡＳ
ＢＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライ
トイネーブル信号バッファ（ＷＥＢＵＦ）を含んでい
る。これらのバッファ（ＣＡＳＢＵＦ、ＲＡＳＢＵＦ、
ＷＥＢＵＦ、ＣＳＢＵＦ）は、バッファイネーブル信号
（Ｅ１）がインバータ（ＩＶ４）により反転された第１
反転信号（Ｅ１ａ）によりイネーブルされる。
号バッファ（ＣＳＢＵＦ）、ラス信号バッファ（ＲＡＳ
ＢＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライ
トイネーブル信号バッファ（ＷＥＢＵＦ）を含んでい
る。これらのバッファ（ＣＡＳＢＵＦ、ＲＡＳＢＵＦ、
ＷＥＢＵＦ、ＣＳＢＵＦ）は、バッファイネーブル信号
（Ｅ１）がインバータ（ＩＶ４）により反転された第１
反転信号（Ｅ１ａ）によりイネーブルされる。
【０００７】アドレスバッファ部４０は、多数のアドレ
スバッファ（Ａ１〜Ａｎ）を含み、アドレスバッファ
（Ａ１〜Ａｎ）は、イネーブル信号（Ｅ１）がインバー
タ（ＩＶ５）により反転された第２反転信号（Ｅ１ｂ）
によりイネーブルされる。
スバッファ（Ａ１〜Ａｎ）を含み、アドレスバッファ
（Ａ１〜Ａｎ）は、イネーブル信号（Ｅ１）がインバー
タ（ＩＶ５）により反転された第２反転信号（Ｅ１ｂ）
によりイネーブルされる。
【０００８】図２は、図１に示したコマンドバッファ部
３０内のラス信号バッファ（ＲＡＳＢＵＦ）、カス信号
バッファ（ＣＡＳＢＵＦ）及びライトイネーブル信号バ
ッファ（ＷＥＢＵＦ）の構成を詳細に示す図である。
３０内のラス信号バッファ（ＲＡＳＢＵＦ）、カス信号
バッファ（ＣＡＳＢＵＦ）及びライトイネーブル信号バ
ッファ（ＷＥＢＵＦ）の構成を詳細に示す図である。
【０００９】図２に示されているように、ラス信号バッ
ファ（ＲＡＳＢＵＦ）、カス信号バッファ（ＣＡＳＢＵ
Ｆ）及びライトイネーブル信号バッファ（ＷＥＢＵＦ）
は、それぞれ差動増幅器（ＤＡ１）及びディレイ（ＤＬ
１）で構成され、差動増幅器（ＤＡ１）は、第１反転信
号（Ｅ１ａ）によりイネーブルされた入力信号（ＶＩＮ
Ｚ１）を基準電圧（ＶＲＥＦ）と比較してその結果を出
力し、ディレイ（ＤＬ１）は、差動増幅器（ＤＡ１）の
出力信号を反転・遅延してバッファ出力信号（ＶＯＵＴ
Ｚ１）として出力する。
ファ（ＲＡＳＢＵＦ）、カス信号バッファ（ＣＡＳＢＵ
Ｆ）及びライトイネーブル信号バッファ（ＷＥＢＵＦ）
は、それぞれ差動増幅器（ＤＡ１）及びディレイ（ＤＬ
１）で構成され、差動増幅器（ＤＡ１）は、第１反転信
号（Ｅ１ａ）によりイネーブルされた入力信号（ＶＩＮ
Ｚ１）を基準電圧（ＶＲＥＦ）と比較してその結果を出
力し、ディレイ（ＤＬ１）は、差動増幅器（ＤＡ１）の
出力信号を反転・遅延してバッファ出力信号（ＶＯＵＴ
Ｚ１）として出力する。
【００１０】ここで、差動増幅器の内部構成及び動作に
ついては、周知または慣用の技術であるので説明を省略
する。
ついては、周知または慣用の技術であるので説明を省略
する。
【００１１】アドレスバッファ部４０におけるそれぞれ
のアドレスバッファ（Ａ１〜Ａｎ）は、第２反転信号
（Ｅ１ｂ）によりイネーブルされることを除くと、図２
に示すラス信号バッファ（ＲＡＳＢＵＦ）、カス信号バ
ッファ（ＣＡＳＢＵＦ）及びライトイネーブル信号バッ
ファ（ＷＥＢＵＦ）とその内部構成が同じである。
のアドレスバッファ（Ａ１〜Ａｎ）は、第２反転信号
（Ｅ１ｂ）によりイネーブルされることを除くと、図２
に示すラス信号バッファ（ＲＡＳＢＵＦ）、カス信号バ
ッファ（ＣＡＳＢＵＦ）及びライトイネーブル信号バッ
ファ（ＷＥＢＵＦ）とその内部構成が同じである。
【００１２】図３は、図１に示したコマンドバッファ部
３０内のチップ選択信号バッファ（ＣＳＢＵＦ）の構成
を詳細に示す図である。図３に示されているように、チ
ップ選択信号バッファ（ＣＳＢＵＦ）は、差動増幅器
（ＤＡ２）、ディレイ（ＤＬ２、ＤＬ３）、ノアゲート
（ＮＯＲ３）及びインバータ（ＩＶ６）で構成されてい
る。
３０内のチップ選択信号バッファ（ＣＳＢＵＦ）の構成
を詳細に示す図である。図３に示されているように、チ
ップ選択信号バッファ（ＣＳＢＵＦ）は、差動増幅器
（ＤＡ２）、ディレイ（ＤＬ２、ＤＬ３）、ノアゲート
（ＮＯＲ３）及びインバータ（ＩＶ６）で構成されてい
る。
【００１３】差動増幅器（ＤＡ２）は、第２反転信号
（Ｅ１ａ）によりイネーブルされた入力信号（ＶＩＮＺ
２）を基準電圧（ＶＲＥＦ）と比較してその結果を出力
し、ディレイ（ＤＬ３）が差動増幅器（ＤＡ２）の出力
信号を反転・遅延して第１遅延信号（Ａ）を出力し、デ
ィレイ（ＤＬ２）がバッファイネーブル信号（Ｅ１）を
遅延して第２遅延信号（Ｂ）を出力する。
（Ｅ１ａ）によりイネーブルされた入力信号（ＶＩＮＺ
２）を基準電圧（ＶＲＥＦ）と比較してその結果を出力
し、ディレイ（ＤＬ３）が差動増幅器（ＤＡ２）の出力
信号を反転・遅延して第１遅延信号（Ａ）を出力し、デ
ィレイ（ＤＬ２）がバッファイネーブル信号（Ｅ１）を
遅延して第２遅延信号（Ｂ）を出力する。
【００１４】さらに、第１遅延信号（Ａ）及び第２遅延
信号（Ｂ）は、ノアゲート（ＮＯＲ３）及びインバータ
（ＩＶ６）により論理和、反転され、バッファの出力信
号（ＶＯＵＴＺ２）として出力される。
信号（Ｂ）は、ノアゲート（ＮＯＲ３）及びインバータ
（ＩＶ６）により論理和、反転され、バッファの出力信
号（ＶＯＵＴＺ２）として出力される。
【００１５】前記のような構成を有する従来の半導体メ
モリ装置のバッファリング回路の動作を説明すると、次
の通りである。
モリ装置のバッファリング回路の動作を説明すると、次
の通りである。
【００１６】セルフリフレッシュ信号（ＳＲＥＦ）やオ
ートリフレッシュ信号（ＡＲＥＦ）の中の１つでも“ハ
イ”レベルになれば、バッファイネーブル信号（Ｅ１）
はクロックイネーブル信号（ＣＫＥ）に係わりなく出力
され、信号レベルは“ハイ”となる。この場合、第１反
転信号（Ｅ１ａ）及び第２反転信号（Ｅ１ｂ）は“ロ
ー”レベルになり、それぞれ差動増幅器（ＤＡ１、ＤＡ
２）に入力され、差動増幅器（ＤＡ１、ＤＡ２）をディ
スエーブルさせる。このとき、差動増幅器（ＤＡ１、Ｄ
Ａ２）の出力信号は“ハイ”レベルとなる。
ートリフレッシュ信号（ＡＲＥＦ）の中の１つでも“ハ
イ”レベルになれば、バッファイネーブル信号（Ｅ１）
はクロックイネーブル信号（ＣＫＥ）に係わりなく出力
され、信号レベルは“ハイ”となる。この場合、第１反
転信号（Ｅ１ａ）及び第２反転信号（Ｅ１ｂ）は“ロ
ー”レベルになり、それぞれ差動増幅器（ＤＡ１、ＤＡ
２）に入力され、差動増幅器（ＤＡ１、ＤＡ２）をディ
スエーブルさせる。このとき、差動増幅器（ＤＡ１、Ｄ
Ａ２）の出力信号は“ハイ”レベルとなる。
【００１７】これに伴い、カス信号バッファ（ＣＡＳＢ
ＵＦ）、ラス信号バッファ（ＲＡＳＢＵＦ）、ライトイ
ネーブル信号バッファ（ＷＥＢＵＦ）及びアドレスバッ
ファ（Ａ１〜Ａｎ）では、差動増幅器（ＤＡ１）の出力
信号がディレイ（ＤＬ１）により反転・遅延され、バッ
ファ出力信号（ＶＯＵＴＺ１）は“ロー”レベルとな
る。
ＵＦ）、ラス信号バッファ（ＲＡＳＢＵＦ）、ライトイ
ネーブル信号バッファ（ＷＥＢＵＦ）及びアドレスバッ
ファ（Ａ１〜Ａｎ）では、差動増幅器（ＤＡ１）の出力
信号がディレイ（ＤＬ１）により反転・遅延され、バッ
ファ出力信号（ＶＯＵＴＺ１）は“ロー”レベルとな
る。
【００１８】一方、チップ選択信号バッファ（ＣＳＢＵ
Ｆ）では、第１遅延信号（Ａ）及び第２遅延信号（Ｂ）
が、それぞれ“ロー”レベル、“ハイ”レベルでノアゲ
ート（ＮＯＲ３）に入力され、これら（Ａ、Ｂ）の論理
和信号であるバッファ出力信号（ＶＯＵＴＺ２）は“ロ
ー”レベルとなる。リフレッシュモードの終了時、バッ
ファイネーブル信号（Ｅ１）は“ロー”レベルに転換さ
れる。
Ｆ）では、第１遅延信号（Ａ）及び第２遅延信号（Ｂ）
が、それぞれ“ロー”レベル、“ハイ”レベルでノアゲ
ート（ＮＯＲ３）に入力され、これら（Ａ、Ｂ）の論理
和信号であるバッファ出力信号（ＶＯＵＴＺ２）は“ロ
ー”レベルとなる。リフレッシュモードの終了時、バッ
ファイネーブル信号（Ｅ１）は“ロー”レベルに転換さ
れる。
【００１９】チップ選択信号バッファ（ＣＳＢＵＦ）で
は、差動増幅器（ＤＡ２）が“ハイ”レベルの第１反転
信号（Ｅ１ａ）によりイネーブルされ、入力信号（ＶＩ
ＮＺ２）が増幅されて出力される。ディレイ（ＤＬ３）
は、差動増幅器（ＤＡ２）からの出力信号を反転・遅延
して第１遅延信号（Ａ）を出力する。
は、差動増幅器（ＤＡ２）が“ハイ”レベルの第１反転
信号（Ｅ１ａ）によりイネーブルされ、入力信号（ＶＩ
ＮＺ２）が増幅されて出力される。ディレイ（ＤＬ３）
は、差動増幅器（ＤＡ２）からの出力信号を反転・遅延
して第１遅延信号（Ａ）を出力する。
【００２０】第１遅延信号（Ａ）は、“ロー”レベルに
転換された第２遅延信号（Ｂ）と共にノアゲート（ＮＯ
Ｒ３）に入力され、これらの論理和され、反転された信
号がバッファ出力信号（ＶＯＵＴＺ２）として出力され
る。
転換された第２遅延信号（Ｂ）と共にノアゲート（ＮＯ
Ｒ３）に入力され、これらの論理和され、反転された信
号がバッファ出力信号（ＶＯＵＴＺ２）として出力され
る。
【００２１】図４は、図１に示した半導体メモリ装置の
バッファリング回路において、誤動作が発生する場合の
動作状態を示すタイミングチャートである。図４に示さ
れているように、リフレッシュモードが終了した後、チ
ップ選択信号バッファ（ＣＳＢＵＦ）が入力信号（ＶＩ
ＮＺ２）を受信する前に、第２遅延信号（Ｂ）が先ず
“ロー”レベルに転換される。
バッファリング回路において、誤動作が発生する場合の
動作状態を示すタイミングチャートである。図４に示さ
れているように、リフレッシュモードが終了した後、チ
ップ選択信号バッファ（ＣＳＢＵＦ）が入力信号（ＶＩ
ＮＺ２）を受信する前に、第２遅延信号（Ｂ）が先ず
“ロー”レベルに転換される。
【００２２】これから一定時間が経過した後、チップ選
択信号バッファ（ＣＳＢＵＦ）が“ロー”レベルの入力
信号（ＶＩＮＺ２）を受信すると、第１遅延信号（Ａ）
が“ハイ”レベルに転換される。このような場合、バッ
ファ出力信号（ＶＯＵＴＺ２）は、その時間に対応する
“ロー”パルス区間を有することになる。
択信号バッファ（ＣＳＢＵＦ）が“ロー”レベルの入力
信号（ＶＩＮＺ２）を受信すると、第１遅延信号（Ａ）
が“ハイ”レベルに転換される。このような場合、バッ
ファ出力信号（ＶＯＵＴＺ２）は、その時間に対応する
“ロー”パルス区間を有することになる。
【００２３】一方、ラス信号バッファ（ＲＡＳＢＵ
Ｆ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイ
ネーブル信号バッファ（ＷＥＢＵＦ）は、リフレッシュ
終了時に、“ハイ”レベルに転換された第２反転信号
（Ｅ１ｂ）によりイネーブルされる。バッファがイネー
ブルされた後でも、入力信号（ＶＩＮＺ１）が差動増幅
器（ＤＡ１）及びディレイ（ＤＬ１）を通過する前は、
バッファ出力信号（ＶＯＵＴＺ１）は“ロー”レベルに
維持される。
Ｆ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイ
ネーブル信号バッファ（ＷＥＢＵＦ）は、リフレッシュ
終了時に、“ハイ”レベルに転換された第２反転信号
（Ｅ１ｂ）によりイネーブルされる。バッファがイネー
ブルされた後でも、入力信号（ＶＩＮＺ１）が差動増幅
器（ＤＡ１）及びディレイ（ＤＬ１）を通過する前は、
バッファ出力信号（ＶＯＵＴＺ１）は“ロー”レベルに
維持される。
【００２４】バッファ出力信号（ＶＯＵＴＺ１）が“ロ
ー”レベルに維持されている状態で、バッファ出力信号
（ＶＯＵＴＺ２）が、図４のタイミングチャートに示さ
れているような“ロー”パルスを出力すると、チップ選
択信号バッファ（ＣＳＢＵＦ）、ラス信号バッファ（Ｒ
ＡＳＢＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及び
ライトイネーブル信号バッファ（ＷＥＢＵＦ）の出力信
号（ＶＯＵＴＺ１、ＶＯＵＴＺ２）が、全て“ロー”レ
ベルであるモードレジスターセット（Mode Register Se
t：以下、ＭＲＳと記す）状態になる。
ー”レベルに維持されている状態で、バッファ出力信号
（ＶＯＵＴＺ２）が、図４のタイミングチャートに示さ
れているような“ロー”パルスを出力すると、チップ選
択信号バッファ（ＣＳＢＵＦ）、ラス信号バッファ（Ｒ
ＡＳＢＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及び
ライトイネーブル信号バッファ（ＷＥＢＵＦ）の出力信
号（ＶＯＵＴＺ１、ＶＯＵＴＺ２）が、全て“ロー”レ
ベルであるモードレジスターセット（Mode Register Se
t：以下、ＭＲＳと記す）状態になる。
【００２５】このようなＭＲＳ状態は設計時に意図され
たものではないので、この状態でクロック信号が入力さ
れると、意図しない時点で意図しない外部命令信号に伴
う誤動作が発生する。
たものではないので、この状態でクロック信号が入力さ
れると、意図しない時点で意図しない外部命令信号に伴
う誤動作が発生する。
【００２６】セルフリフレッシュモードでは、チップ選
択信号バッファ（ＣＳＢＵＦ）の出力信号（ＶＯＵＴＺ
２）が、半導体メモリ装置内部で命令信号に用いられる
ため、さらに他の内部バッファ（図示省略）によりバッ
ファリングされる。したがって、内部バッファのイネー
ブルタイミングを制御することにより、意図しないモー
ドレジスターセット状態になること及びこれによる誤動
作の発生を防止することができる。
択信号バッファ（ＣＳＢＵＦ）の出力信号（ＶＯＵＴＺ
２）が、半導体メモリ装置内部で命令信号に用いられる
ため、さらに他の内部バッファ（図示省略）によりバッ
ファリングされる。したがって、内部バッファのイネー
ブルタイミングを制御することにより、意図しないモー
ドレジスターセット状態になること及びこれによる誤動
作の発生を防止することができる。
【００２７】その反面、オートリフレッシュの場合は、
前述のようにモード終了時に意図しないＭＲＳ状態にな
るので、誤動作が発生する。
前述のようにモード終了時に意図しないＭＲＳ状態にな
るので、誤動作が発生する。
【００２８】従来は、ディレイ（ＤＬ２）によって、こ
の問題の解決を図ってきた。しかし、物理的に構成され
るディレイは、印加電圧、温度、工程変数等の影響によ
り、ディレイタイミング等の動作変数の誤差範囲が大き
くなるので問題の解決には限界があり、高速動作時に、
ディレイによって動作速度が制限されるという問題が生
じた。
の問題の解決を図ってきた。しかし、物理的に構成され
るディレイは、印加電圧、温度、工程変数等の影響によ
り、ディレイタイミング等の動作変数の誤差範囲が大き
くなるので問題の解決には限界があり、高速動作時に、
ディレイによって動作速度が制限されるという問題が生
じた。
【００２９】したがって、このような誤動作を防ぐため
の制御ロジック回路が求められている。さらに、このよ
うに、別の制御ロジック回路を実現する場合には、回路
が複雑になり、チップの面積が大きくなる。そのため、
制御ロジック回路については、構成が単純で、設計や実
用化が容易な回路が求められている。
の制御ロジック回路が求められている。さらに、このよ
うに、別の制御ロジック回路を実現する場合には、回路
が複雑になり、チップの面積が大きくなる。そのため、
制御ロジック回路については、構成が単純で、設計や実
用化が容易な回路が求められている。
【００３０】
【発明が解決しようとする課題】本発明は、前述のよう
な従来の半導体メモリ装置の問題点を解決するためなさ
れたもので、本発明の目的は、信号入力バッファをグル
ープ化し、信号入力バッファのイネーブルが各グループ
別に制御されるようにした、半導体メモリ装置のバッフ
ァリング回路を提供することにある。
な従来の半導体メモリ装置の問題点を解決するためなさ
れたもので、本発明の目的は、信号入力バッファをグル
ープ化し、信号入力バッファのイネーブルが各グループ
別に制御されるようにした、半導体メモリ装置のバッフ
ァリング回路を提供することにある。
【００３１】本発明の他の目的は、リフレッシュモード
の場合とリフレッシュモードでない場合を区別し、さら
に、リフレッシュモードではリフレッシュモードを区別
し、これにより信号入力バッファのイネーブルが制御さ
れるようにした、半導体メモリ装置のバッファリング回
路を提供することにある。
の場合とリフレッシュモードでない場合を区別し、さら
に、リフレッシュモードではリフレッシュモードを区別
し、これにより信号入力バッファのイネーブルが制御さ
れるようにした、半導体メモリ装置のバッファリング回
路を提供することにある。
【００３２】本発明のさらに他の目的は、リフレッシュ
モードに従いコマンドバッファ等のイネーブルを制御
し、リフレッシュモードで意図しないモードレジスター
セット（ＭＲＳ）による誤動作を防ぐようにした、半導
体メモリ装置のバッファリング回路を提供することにあ
る。
モードに従いコマンドバッファ等のイネーブルを制御
し、リフレッシュモードで意図しないモードレジスター
セット（ＭＲＳ）による誤動作を防ぐようにした、半導
体メモリ装置のバッファリング回路を提供することにあ
る。
【００３３】本発明のさらに他の目的は、誤動作を防ぐ
制御回路を実現する際に、構成が単純で設計や実用化が
容易な制御ロジック回路を有する、半導体メモリ装置の
バッファリング回路を提供することにある。
制御回路を実現する際に、構成が単純で設計や実用化が
容易な制御ロジック回路を有する、半導体メモリ装置の
バッファリング回路を提供することにある。
【００３４】
【課題を解決するための手段】本発明の半導体メモリ装
置のバッファリング回路では、入力バッファ部の信号入
力バッファが、イネーブル制御方式に従い複数のグルー
プにグループ化され、バッファ制御部から出力された別
のイネーブル信号により、各グループの信号入力バッフ
ァのイネーブルが制御される。
置のバッファリング回路では、入力バッファ部の信号入
力バッファが、イネーブル制御方式に従い複数のグルー
プにグループ化され、バッファ制御部から出力された別
のイネーブル信号により、各グループの信号入力バッフ
ァのイネーブルが制御される。
【００３５】さらに、本発明の半導体メモリ装置のバッ
ファリング回路は、リフレッシュモードの場合と非リフ
レッシュモードの場合を区別し、さらに、リフレッシュ
モードではセルフリフレッシュモード、オートリフレッ
シュモード等のような複数のリフレッシュモードを区別
し、それに従ってグループ別にイネーブルが制御される
よう構成されている。
ファリング回路は、リフレッシュモードの場合と非リフ
レッシュモードの場合を区別し、さらに、リフレッシュ
モードではセルフリフレッシュモード、オートリフレッ
シュモード等のような複数のリフレッシュモードを区別
し、それに従ってグループ別にイネーブルが制御される
よう構成されている。
【００３６】このため、バッファ制御部は、リフレッシ
ュモード及び非リフレッシュモードの中の１つを選択す
る第１リフレッシュ信号及び複数のリフレッシュモード
を区別して、それらのうち１つを指定する第２リフレッ
シュ信号を制御信号として受信し、それに従って各グル
ープに該当するイネーブル信号を出力するように構成さ
れているのが好ましい。
ュモード及び非リフレッシュモードの中の１つを選択す
る第１リフレッシュ信号及び複数のリフレッシュモード
を区別して、それらのうち１つを指定する第２リフレッ
シュ信号を制御信号として受信し、それに従って各グル
ープに該当するイネーブル信号を出力するように構成さ
れているのが好ましい。
【００３７】さらに、第１バッファ制御部は、第１リフ
レッシュ信号に従ってリフレッシュモード及び非リフレ
ッシュモードを区別して、信号入力バッファを制御する
ための第１制御信号を出力し、第２バッファ制御部は、
第２リフレッシュ信号に従って信号入力バッファを制御
するための第２制御信号を出力するように構成すること
ができる。
レッシュ信号に従ってリフレッシュモード及び非リフレ
ッシュモードを区別して、信号入力バッファを制御する
ための第１制御信号を出力し、第２バッファ制御部は、
第２リフレッシュ信号に従って信号入力バッファを制御
するための第２制御信号を出力するように構成すること
ができる。
【００３８】入力バッファ部の信号入力バッファは、リ
フレッシュモードによるイネーブル制御方式に従って、
２つのグループにグループ化することができ、各グルー
プに属する信号入力バッファのイネーブルが、それぞれ
第１制御信号及び第２制御信号により制御され得る。
フレッシュモードによるイネーブル制御方式に従って、
２つのグループにグループ化することができ、各グルー
プに属する信号入力バッファのイネーブルが、それぞれ
第１制御信号及び第２制御信号により制御され得る。
【００３９】本発明の具体的な要旨は、下記の半導体メ
モリ装置のバッファリング回路にある。すなわち、リフ
レッシュ信号及びクロックイネーブル信号を受信し、第
１イネーブル信号を出力する第１バッファ制御部、オー
トリフレッシュ信号及び前記第１イネーブル信号を受信
し、第２イネーブル信号を出力する第２バッファ制御
部、前記第１イネーブル信号によりイネーブルが制御さ
れる１つ以上の信号入力バッファを含む第２バッファ部
及び前記第２イネーブル信号によりイネーブルが制御さ
れる１つ以上の信号入力バッファを含む第１バッファ部
を含むことを特徴とする。
モリ装置のバッファリング回路にある。すなわち、リフ
レッシュ信号及びクロックイネーブル信号を受信し、第
１イネーブル信号を出力する第１バッファ制御部、オー
トリフレッシュ信号及び前記第１イネーブル信号を受信
し、第２イネーブル信号を出力する第２バッファ制御
部、前記第１イネーブル信号によりイネーブルが制御さ
れる１つ以上の信号入力バッファを含む第２バッファ部
及び前記第２イネーブル信号によりイネーブルが制御さ
れる１つ以上の信号入力バッファを含む第１バッファ部
を含むことを特徴とする。
【００４０】また、前記第１バッファ制御部は、リフレ
ッシュ信号によりリフレッシュモード及び非リフレッシ
ュモードの中の１つが指定され、非リフレッシュモード
では前記クロックイネーブル信号をラッチして出力し、
リフレッシュモードでは前記クロックイネーブル信号と
は係わりのない第１信号を出力するように構成され、前
記第２バッファ制御部は、オートリフレッシュ信号によ
りオートリフレッシュモードが指示され、非オートリフ
レッシュモードでは前記第１イネーブル信号を出力し、
オートリフレッシュモードでは、前記第１イネーブル信
号とは係わりのない第２信号を出力するように構成され
ていることが望ましい。
ッシュ信号によりリフレッシュモード及び非リフレッシ
ュモードの中の１つが指定され、非リフレッシュモード
では前記クロックイネーブル信号をラッチして出力し、
リフレッシュモードでは前記クロックイネーブル信号と
は係わりのない第１信号を出力するように構成され、前
記第２バッファ制御部は、オートリフレッシュ信号によ
りオートリフレッシュモードが指示され、非オートリフ
レッシュモードでは前記第１イネーブル信号を出力し、
オートリフレッシュモードでは、前記第１イネーブル信
号とは係わりのない第２信号を出力するように構成され
ていることが望ましい。
【００４１】さらに、前記第１バッファ制御部は、セル
フリフレッシュモード及びオートリフレッシュモードの
場合、前記リフレッシュ信号によりリフレッシュモード
に指示されるよう構成され、前記第１バッファ部及び前
記第２バッファ部のイネーブルが非リフレッシュモー
ド、オートリフレッシュモード及びセルフリフレッシュ
モードにより制御されるよう構成されていることが望ま
しい。
フリフレッシュモード及びオートリフレッシュモードの
場合、前記リフレッシュ信号によりリフレッシュモード
に指示されるよう構成され、前記第１バッファ部及び前
記第２バッファ部のイネーブルが非リフレッシュモー
ド、オートリフレッシュモード及びセルフリフレッシュ
モードにより制御されるよう構成されていることが望ま
しい。
【００４２】さらに、前記第１バッファ制御部は、前記
クロックイネーブル信号をラッチするラッチ手段並びに
前記リフレッシュ信号に従い前記ラッチ手段の出力信号
及び前記第１信号の中の１つを出力する信号選択手段を
含み、セルフリフレッシュ信号とオートリフレッシュ信
号との論理和された信号を、前記リフレッシュ信号とし
て受信するように構成されていることが望ましい。
クロックイネーブル信号をラッチするラッチ手段並びに
前記リフレッシュ信号に従い前記ラッチ手段の出力信号
及び前記第１信号の中の１つを出力する信号選択手段を
含み、セルフリフレッシュ信号とオートリフレッシュ信
号との論理和された信号を、前記リフレッシュ信号とし
て受信するように構成されていることが望ましい。
【００４３】前記信号選択手段は、前記リフレッシュ信
号と前記ラッチ手段の出力信号との論理和を、前記第１
イネーブル信号として出力する論理演算手段で構成され
ていることが望ましい。
号と前記ラッチ手段の出力信号との論理和を、前記第１
イネーブル信号として出力する論理演算手段で構成され
ていることが望ましい。
【００４４】前記第２バッファ制御部は、前記オートリ
フレッシュ信号により、前記第１イネーブル信号及び前
記第２信号の中の１つを選択的に出力する信号選択手段
を含むことが望ましい。
フレッシュ信号により、前記第１イネーブル信号及び前
記第２信号の中の１つを選択的に出力する信号選択手段
を含むことが望ましい。
【００４５】前記信号選択手段は、オートリフレッシュ
信号の反転信号と前記第１イネーブル信号との論理和
を、前記第２イネーブル信号として出力する論理演算手
段で構成されていることが望ましい。
信号の反転信号と前記第１イネーブル信号との論理和
を、前記第２イネーブル信号として出力する論理演算手
段で構成されていることが望ましい。
【００４６】前記第２バッファ部はチップ選択信号バッ
ファを含み、前記第１バッファ部はラス信号バッファ、
カス信号バッファ及びライトイネーブル信号バッファを
含み、前記第２バッファ部は、非リフレッシュモードで
はイネーブルされてリフレッシュモードでディスエーブ
ルされ、前記第１バッファ部は、非リフレッシュモード
及びセルフリフレッシュモードではディスエーブルさ
れ、オートリフレッシュモードではイネーブルされるよ
うに構成されていることが望ましい。
ファを含み、前記第１バッファ部はラス信号バッファ、
カス信号バッファ及びライトイネーブル信号バッファを
含み、前記第２バッファ部は、非リフレッシュモードで
はイネーブルされてリフレッシュモードでディスエーブ
ルされ、前記第１バッファ部は、非リフレッシュモード
及びセルフリフレッシュモードではディスエーブルさ
れ、オートリフレッシュモードではイネーブルされるよ
うに構成されていることが望ましい。
【００４７】前記チップ選択信号バッファは、前記第１
イネーブル信号の反転信号によりイネーブルされて、受
信する外部チップ選択信号を増幅する差動増幅器、前記
差動増幅器の出力信号を遅延して出力する第１遅延手
段、前記第１イネーブル信号を遅延して出力する第２遅
延手段及び前記第１及び第２遅延手段の出力信号を受信
し、論理和して出力する論理演算手段を含むことが望ま
しい。
イネーブル信号の反転信号によりイネーブルされて、受
信する外部チップ選択信号を増幅する差動増幅器、前記
差動増幅器の出力信号を遅延して出力する第１遅延手
段、前記第１イネーブル信号を遅延して出力する第２遅
延手段及び前記第１及び第２遅延手段の出力信号を受信
し、論理和して出力する論理演算手段を含むことが望ま
しい。
【００４８】前記ラス制御信号バッファ、カス制御信号
バッファ及びライトイネーブル信号バッファは、前記第
２イネーブル信号によりイネーブルされ、それぞれに該
当する外部コマンド信号を受信して増幅する差動増幅器
及び該差動増幅器の出力信号を遅延する遅延手段で構成
されていることが望ましい。前記第２バッファ部は、ア
ドレスバッファをさらに含むことが望ましい。
バッファ及びライトイネーブル信号バッファは、前記第
２イネーブル信号によりイネーブルされ、それぞれに該
当する外部コマンド信号を受信して増幅する差動増幅器
及び該差動増幅器の出力信号を遅延する遅延手段で構成
されていることが望ましい。前記第２バッファ部は、ア
ドレスバッファをさらに含むことが望ましい。
【００４９】
【発明の実施の形態】以下、図面を参照し、本発明に係
る実施の形態を詳しく説明する。図５は、本発明の実施
の形態に係る半導体メモリ装置のバッファリング回路を
示す回路図である。図５に示されているように、本発明
に係る半導体メモリ装置のバッファリング回路は、リフ
レッシュ信号発生部５０、第１バッファ制御部６０、第
２バッファ制御部７０、第１コマンドバッファ部（第１
バッファ部とも記す）８０、第２コマンドバッファ部９
０及びアドレスバッファ部１００（第２コマンドバッフ
ァ部９０とアドレスバッファ部１００とを合わせて、第
２バッファ部と記す）を含む。
る実施の形態を詳しく説明する。図５は、本発明の実施
の形態に係る半導体メモリ装置のバッファリング回路を
示す回路図である。図５に示されているように、本発明
に係る半導体メモリ装置のバッファリング回路は、リフ
レッシュ信号発生部５０、第１バッファ制御部６０、第
２バッファ制御部７０、第１コマンドバッファ部（第１
バッファ部とも記す）８０、第２コマンドバッファ部９
０及びアドレスバッファ部１００（第２コマンドバッフ
ァ部９０とアドレスバッファ部１００とを合わせて、第
２バッファ部と記す）を含む。
【００５０】リフレッシュ信号発生部５０は、セルフリ
フレッシュ信号（ＳＲＥＦ）及びオートリフレッシュ信
号（ＡＲＥＦ）を論理和、反転して、その結果をリフレ
ッシュ信号（ＲＥＦ）として出力する。ここで、セルフ
リフレッシュ信号（ＳＲＥＦ）及びオートリフレッシュ
信号（ＡＲＥＦ）は、それぞれセルフリフレッシュモー
ド及びオートリフレッシュモードを表わす信号であり、
それに従ってリフレッシュ信号（ＲＥＦ）はリフレッシ
ュモード及び非リフレッシュモードの中の１つを指示す
る。
フレッシュ信号（ＳＲＥＦ）及びオートリフレッシュ信
号（ＡＲＥＦ）を論理和、反転して、その結果をリフレ
ッシュ信号（ＲＥＦ）として出力する。ここで、セルフ
リフレッシュ信号（ＳＲＥＦ）及びオートリフレッシュ
信号（ＡＲＥＦ）は、それぞれセルフリフレッシュモー
ド及びオートリフレッシュモードを表わす信号であり、
それに従ってリフレッシュ信号（ＲＥＦ）はリフレッシ
ュモード及び非リフレッシュモードの中の１つを指示す
る。
【００５１】第１バッファ制御部６０では、クロックイ
ネーブルラッチ部６１がクロックイネーブル信号（ＣＫ
Ｅ）をラッチして出力し、クロックイネーブルラッチ部
６１からの出力信号は、インバータ（ＩＶ７）により反
転される。
ネーブルラッチ部６１がクロックイネーブル信号（ＣＫ
Ｅ）をラッチして出力し、クロックイネーブルラッチ部
６１からの出力信号は、インバータ（ＩＶ７）により反
転される。
【００５２】さらに、インバータ（ＩＶ７）の出力信号
及びリフレッシュ信号（ＲＥＦ）が、ノアゲート（ＮＯ
Ｒ５）及びインバータ（ＩＶ８）により論理和、反転さ
れ、第１バッファイネーブル信号（Ｅ１）として出力さ
れる。
及びリフレッシュ信号（ＲＥＦ）が、ノアゲート（ＮＯ
Ｒ５）及びインバータ（ＩＶ８）により論理和、反転さ
れ、第１バッファイネーブル信号（Ｅ１）として出力さ
れる。
【００５３】このように、第１バッファ制御部６０）
は、非リフレッシュモードで、クロックイネーブル信号
（ＣＫＥ）のラッチ信号を第１バッファイネーブル信号
（Ｅ１）として出力し、リフレッシュモードでは、クロ
ックイネーブル信号（ＣＫＥ）に係わりなく、リフレッ
シュ信号（ＲＥＦ）に従って第１バッファイネーブル信
号（Ｅ１）を出力する。
は、非リフレッシュモードで、クロックイネーブル信号
（ＣＫＥ）のラッチ信号を第１バッファイネーブル信号
（Ｅ１）として出力し、リフレッシュモードでは、クロ
ックイネーブル信号（ＣＫＥ）に係わりなく、リフレッ
シュ信号（ＲＥＦ）に従って第１バッファイネーブル信
号（Ｅ１）を出力する。
【００５４】第１バッファイネーブル信号（Ｅ１）は、
第２コマンドバッファ部９０及びアドレスバッファ部１
００に入力され、チップ選択信号バッファ（ＣＳＢＵ
Ｆ）及びアドレスバッファ（Ａ１〜Ａｎ）のイネーブル
を制御する。また、第１バッファイネーブル信号（Ｅ
１）は、第２バッファ制御部７０にも入力される。
第２コマンドバッファ部９０及びアドレスバッファ部１
００に入力され、チップ選択信号バッファ（ＣＳＢＵ
Ｆ）及びアドレスバッファ（Ａ１〜Ａｎ）のイネーブル
を制御する。また、第１バッファイネーブル信号（Ｅ
１）は、第２バッファ制御部７０にも入力される。
【００５５】第２バッファ制御部７０では、オートリフ
レッシュ信号（ＡＲＥＦ）がインバータ（ＩＶ９）によ
り反転され、ナンドゲート（ＮＤ１）がインバータ（Ｉ
Ｖ９）の出力信号及び第１バッファイネーブル信号（Ｅ
１）を論理乗算して、その結果が第２バッファイネーブ
ル信号（Ｅ２）として出力される。
レッシュ信号（ＡＲＥＦ）がインバータ（ＩＶ９）によ
り反転され、ナンドゲート（ＮＤ１）がインバータ（Ｉ
Ｖ９）の出力信号及び第１バッファイネーブル信号（Ｅ
１）を論理乗算して、その結果が第２バッファイネーブ
ル信号（Ｅ２）として出力される。
【００５６】オートリフレッシュ信号（ＡＲＥＦ）は、
リフレッシュモードで、オートリフレッシュモード及び
セルフリフレッシュモードの中の１つを指示する役割を
果たす。第２バッファ制御部７０は、それに従って第２
バッファイネーブル信号（Ｅ２）を出力して、第１コマ
ンドバッファ部８０のラス信号バッファ（ＲＡＳＢＵ
Ｆ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイ
ネーブル信号バッファ（ＷＥＢＵＦ）のイネーブルを制
御する。
リフレッシュモードで、オートリフレッシュモード及び
セルフリフレッシュモードの中の１つを指示する役割を
果たす。第２バッファ制御部７０は、それに従って第２
バッファイネーブル信号（Ｅ２）を出力して、第１コマ
ンドバッファ部８０のラス信号バッファ（ＲＡＳＢＵ
Ｆ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイ
ネーブル信号バッファ（ＷＥＢＵＦ）のイネーブルを制
御する。
【００５７】ラス信号バッファ（ＲＡＳＢＵＦ）、カス
信号バッファ（ＣＡＳＢＵＦ）及びライトイネーブル信
号バッファ（ＷＥＢＵＦ）の構成は、いずれも図２に示
した通りである。
信号バッファ（ＣＡＳＢＵＦ）及びライトイネーブル信
号バッファ（ＷＥＢＵＦ）の構成は、いずれも図２に示
した通りである。
【００５８】また、チップ選択信号バッファ（ＣＳＢＵ
Ｆ）は、差動増幅器（ＤＡ２）が第１バッファイネーブ
ル信号（Ｅ１）の第１反転信号（Ｅ１ａ）によりイネー
ブルされるように構成されており、その詳細な構成は図
３に示した通りであるので、重複する説明は省略する。
Ｆ）は、差動増幅器（ＤＡ２）が第１バッファイネーブ
ル信号（Ｅ１）の第１反転信号（Ｅ１ａ）によりイネー
ブルされるように構成されており、その詳細な構成は図
３に示した通りであるので、重複する説明は省略する。
【００５９】アドレスバッファ（Ａ１〜Ａｎ）は、差動
増幅器（ＤＡ１）が第１バッファイネーブル信号（Ｅ
１）の第２反転信号（Ｅ１ｂ）によりイネーブルされる
ように構成され、詳細な構成は図２に示した通りであ
る。これらの入力バッファ等の構成は、従来の技術と同
様なため説明を省略する。
増幅器（ＤＡ１）が第１バッファイネーブル信号（Ｅ
１）の第２反転信号（Ｅ１ｂ）によりイネーブルされる
ように構成され、詳細な構成は図２に示した通りであ
る。これらの入力バッファ等の構成は、従来の技術と同
様なため説明を省略する。
【００６０】このように構成された、本発明の実施の形
態に係る半導体メモリ装置のバッファリング回路の動作
を、以下に説明する。
態に係る半導体メモリ装置のバッファリング回路の動作
を、以下に説明する。
【００６１】先ず、非リフレッシュモードでは、セルフ
リフレッシュ信号（ＳＲＥＦ）及びオートリフレッシュ
信号（ＡＲＥＦ）が全て“ロー”レベル信号であるの
で、リフレッシュ信号（ＲＥＦ）は“ロー”レベルとな
る。第１バッファ制御部６０では、クロックイネーブル
信号（ＣＫＥ）がクロックイネーブルラッチ部６１にラ
ッチされて出力され、インバータ（ＩＶ７）により反転
される。インバータ（ＩＶ７）からの出力信号及び“ロ
ー”レベルのリフレッシュ信号（ＲＥＦ）がノアゲート
（ＮＯＲ５）に入力され、これら２つの信号が論理和さ
れ、インバータ（ＩＶ８）により反転された信号が第１
バッファイネーブル信号（Ｅ１）として出力される。
リフレッシュ信号（ＳＲＥＦ）及びオートリフレッシュ
信号（ＡＲＥＦ）が全て“ロー”レベル信号であるの
で、リフレッシュ信号（ＲＥＦ）は“ロー”レベルとな
る。第１バッファ制御部６０では、クロックイネーブル
信号（ＣＫＥ）がクロックイネーブルラッチ部６１にラ
ッチされて出力され、インバータ（ＩＶ７）により反転
される。インバータ（ＩＶ７）からの出力信号及び“ロ
ー”レベルのリフレッシュ信号（ＲＥＦ）がノアゲート
（ＮＯＲ５）に入力され、これら２つの信号が論理和さ
れ、インバータ（ＩＶ８）により反転された信号が第１
バッファイネーブル信号（Ｅ１）として出力される。
【００６２】第２バッファ制御部７０では、“ロー”レ
ベルのオートリフレッシュ信号（ＡＲＥＦ）がインバー
タ（ＩＶ９）により反転され、“ハイ”レベルのインバ
ータ（ＩＶ９）からの出力信号と第１バッファイネーブ
ル信号（Ｅ１）とが論理乗算されて、第２バッファイネ
ーブル信号（Ｅ２）として出力される。
ベルのオートリフレッシュ信号（ＡＲＥＦ）がインバー
タ（ＩＶ９）により反転され、“ハイ”レベルのインバ
ータ（ＩＶ９）からの出力信号と第１バッファイネーブ
ル信号（Ｅ１）とが論理乗算されて、第２バッファイネ
ーブル信号（Ｅ２）として出力される。
【００６３】結局、非リフレッシュモードで、クロック
イネーブル信号（ＣＫＥ）のラッチ信号が第１バッファ
イネーブル信号（Ｅ１）として出力され、第１バッファ
イネーブル信号（Ｅ１）の反転信号が第２イネーブル信
号として出力されるので、信号入力バッファ（ＲＡＳＢ
ＵＦ、ＣＡＳＢＵＦ、ＷＥＢＵＦ、ＣＳＢＵＦ、Ａ１〜
Ａｎ）は、クロックイネーブル信号ＣＫＥにより、イネ
ーブルが制御される。
イネーブル信号（ＣＫＥ）のラッチ信号が第１バッファ
イネーブル信号（Ｅ１）として出力され、第１バッファ
イネーブル信号（Ｅ１）の反転信号が第２イネーブル信
号として出力されるので、信号入力バッファ（ＲＡＳＢ
ＵＦ、ＣＡＳＢＵＦ、ＷＥＢＵＦ、ＣＳＢＵＦ、Ａ１〜
Ａｎ）は、クロックイネーブル信号ＣＫＥにより、イネ
ーブルが制御される。
【００６４】一方、リフレッシュモードでは、オートリ
フレッシュ信号（ＡＲＥＦ）及びセルフリフレッシュ信
号（ＳＲＥＦ）の中の１つが“ハイ”レベルになり、リ
フレッシュ信号（ＲＥＦ）は“ハイ”レベルとなる。
フレッシュ信号（ＡＲＥＦ）及びセルフリフレッシュ信
号（ＳＲＥＦ）の中の１つが“ハイ”レベルになり、リ
フレッシュ信号（ＲＥＦ）は“ハイ”レベルとなる。
【００６５】第１バッファ制御部６０では、“ハイ”レ
ベルのリフレッシュ信号（ＲＥＦ）がノアゲート（ＮＯ
Ｒ５）に入力され、第１バッファイネーブル信号（Ｅ
１）はクロックイネーブル信号（ＣＫＥ）とは係わりな
く“ハイ”レベルとなる。
ベルのリフレッシュ信号（ＲＥＦ）がノアゲート（ＮＯ
Ｒ５）に入力され、第１バッファイネーブル信号（Ｅ
１）はクロックイネーブル信号（ＣＫＥ）とは係わりな
く“ハイ”レベルとなる。
【００６６】“ハイ”レベルの第１バッファイネーブル
信号（Ｅ１）は、再び第２バッファ制御部７０に入力さ
れ、ナンドゲート（ＮＤ１）は、オートリフレッシュ信
号（ＡＲＥＦ）の反転信号と第１バッファイネーブル信
号（Ｅ１）とを論理乗算し、第２バッファイネーブル信
号（Ｅ２）として出力する。このとき、第２バッファ制
御部７０は、オートリフレッシュモードとセルフリフレ
ッシュモードとを区別するオートリフレッシュ信号（Ａ
ＲＥＦ）により、第２バッファイネーブル信号（Ｅ２）
を出力する。
信号（Ｅ１）は、再び第２バッファ制御部７０に入力さ
れ、ナンドゲート（ＮＤ１）は、オートリフレッシュ信
号（ＡＲＥＦ）の反転信号と第１バッファイネーブル信
号（Ｅ１）とを論理乗算し、第２バッファイネーブル信
号（Ｅ２）として出力する。このとき、第２バッファ制
御部７０は、オートリフレッシュモードとセルフリフレ
ッシュモードとを区別するオートリフレッシュ信号（Ａ
ＲＥＦ）により、第２バッファイネーブル信号（Ｅ２）
を出力する。
【００６７】セルフリフレッシュモードの場合は、オー
トリフレッシュ信号（ＡＲＥＦ）が“ロー”レベルにな
るため、第２バッファイネーブル信号（Ｅ２）は“ハ
イ”レベルとなり、オートリフレッシュモードの場合
は、オートリフレッシュ信号（ＡＲＥＦ）が“ハイ”レ
ベルになるため、第２バッファイネーブル信号（Ｅ２）
は“ロー”レベルとなる。
トリフレッシュ信号（ＡＲＥＦ）が“ロー”レベルにな
るため、第２バッファイネーブル信号（Ｅ２）は“ハ
イ”レベルとなり、オートリフレッシュモードの場合
は、オートリフレッシュ信号（ＡＲＥＦ）が“ハイ”レ
ベルになるため、第２バッファイネーブル信号（Ｅ２）
は“ロー”レベルとなる。
【００６８】このような過程を経て出力された第１バッ
ファイネーブル信号（Ｅ１）は、第２コマンドバッファ
部９０及びアドレスバッファ部１００に入力され、第２
バッファイネーブル信号（Ｅ２）は、第１コマンドバッ
ファ部８０に入力されて、各信号入力バッファのイネー
ブルを制御する。
ファイネーブル信号（Ｅ１）は、第２コマンドバッファ
部９０及びアドレスバッファ部１００に入力され、第２
バッファイネーブル信号（Ｅ２）は、第１コマンドバッ
ファ部８０に入力されて、各信号入力バッファのイネー
ブルを制御する。
【００６９】このように、実施の形態に係る半導体メモ
リ装置のバッファリング回路では、入力バッファがイネ
ーブル制御方式によりグループ化され、各グループに該
当するイネーブル信号によりイネーブルが制御される。
リ装置のバッファリング回路では、入力バッファがイネ
ーブル制御方式によりグループ化され、各グループに該
当するイネーブル信号によりイネーブルが制御される。
【００７０】セルフリフレッシュモードでは、第１コマ
ンドバッファ部８０、第２コマンドバッファ部９０及び
アドレスバッファ部１００の全てのバッファがディスエ
ーブルされる。また、オートリフレッシュモードでは、
第２コマンドバッファ部９０のチップ選択信号バッファ
（ＣＳＢＵＦ）及びアドレスバッファ部１００のアドレ
スバッファ（Ａ１〜Ａｎ）はディスエーブルされ、第１
コマンドバッファ部８０のラス信号バッファ（ＲＡＳＢ
ＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライト
イネーブル信号バッファ（ＷＥＢＵＦ）はイネーブルさ
れる。
ンドバッファ部８０、第２コマンドバッファ部９０及び
アドレスバッファ部１００の全てのバッファがディスエ
ーブルされる。また、オートリフレッシュモードでは、
第２コマンドバッファ部９０のチップ選択信号バッファ
（ＣＳＢＵＦ）及びアドレスバッファ部１００のアドレ
スバッファ（Ａ１〜Ａｎ）はディスエーブルされ、第１
コマンドバッファ部８０のラス信号バッファ（ＲＡＳＢ
ＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライト
イネーブル信号バッファ（ＷＥＢＵＦ）はイネーブルさ
れる。
【００７１】セルフリフレッシュモードでは、チップ選
択信号バッファ（ＣＳＢＵＦ）の出力信号（ＶＯＵＴＺ
２）が、半導体メモリ装置の内部で命令信号に用いられ
るので、さらに他の内部バッファによりバッファリング
され、このとき、前記内部バッファのイネーブルタイミ
ングを制御して、意図しないモードレジスターセットの
状態になること及びこれに伴う誤動作の発生が防止され
る。
択信号バッファ（ＣＳＢＵＦ）の出力信号（ＶＯＵＴＺ
２）が、半導体メモリ装置の内部で命令信号に用いられ
るので、さらに他の内部バッファによりバッファリング
され、このとき、前記内部バッファのイネーブルタイミ
ングを制御して、意図しないモードレジスターセットの
状態になること及びこれに伴う誤動作の発生が防止され
る。
【００７２】一方、オートリフレッシュモードでは、前
記の内部バッファによるタイミング制御の代わりに、す
でに説明したように、ラス信号バッファ（ＲＡＳＢＵ
Ｆ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイ
ネーブル信号バッファ（ＷＥＢＵＦ）をイネーブルさ
せ、各バッファ（ＲＡＳＢＵＦ、ＣＡＳＢＵＦ、ＷＥＢ
ＵＦ）に入力される外部のコマンド信号（ＶＩＮＺ１）
を制御することにより、意図しないモードレジスターセ
ットの状態になること及びこれに伴う誤動作の発生が防
止される。
記の内部バッファによるタイミング制御の代わりに、す
でに説明したように、ラス信号バッファ（ＲＡＳＢＵ
Ｆ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイ
ネーブル信号バッファ（ＷＥＢＵＦ）をイネーブルさ
せ、各バッファ（ＲＡＳＢＵＦ、ＣＡＳＢＵＦ、ＷＥＢ
ＵＦ）に入力される外部のコマンド信号（ＶＩＮＺ１）
を制御することにより、意図しないモードレジスターセ
ットの状態になること及びこれに伴う誤動作の発生が防
止される。
【００７３】
【発明の効果】上述のように、本発明に係る半導体メモ
リ装置のバッファリング回路は、入力バッファがイネー
ブル制御方式に従ってグループ化され、グループ別にイ
ネーブルが制御されるので、入力バッファのイネーブル
制御が容易という効果が得られる。
リ装置のバッファリング回路は、入力バッファがイネー
ブル制御方式に従ってグループ化され、グループ別にイ
ネーブルが制御されるので、入力バッファのイネーブル
制御が容易という効果が得られる。
【００７４】さらに、本発明に係る半導体メモリ装置の
バッファリング回路は、リフレッシュモードに従って入
力バッファのイネーブルが制御されるため、リフレッシ
ュモード終了時に、望まないモードレジスタセット状態
になること及びそれによる誤動作の発生が防止されると
いう効果が得られる。
バッファリング回路は、リフレッシュモードに従って入
力バッファのイネーブルが制御されるため、リフレッシ
ュモード終了時に、望まないモードレジスタセット状態
になること及びそれによる誤動作の発生が防止されると
いう効果が得られる。
【００７５】また、本発明に係る半導体メモリ装置のバ
ッファリング回路では、ロジック回路を用いて入力バッ
ファのイネーブルを制御するので、物理的に形成された
ディレイを用いた場合に発生するディレイタイミングの
誤差により、高速動作時に生じる動作速度制限の問題が
改善されるという利点を有する。
ッファリング回路では、ロジック回路を用いて入力バッ
ファのイネーブルを制御するので、物理的に形成された
ディレイを用いた場合に発生するディレイタイミングの
誤差により、高速動作時に生じる動作速度制限の問題が
改善されるという利点を有する。
【００７６】さらに、単純な構成のロジック回路によ
り、入力バッファのイネーブルが制御され、それにより
誤動作の発生が防止されるので、設計や実用化が容易と
いう特長を有する。
り、入力バッファのイネーブルが制御され、それにより
誤動作の発生が防止されるので、設計や実用化が容易と
いう特長を有する。
【００７７】なお、本発明について、好ましい実施の形
態を基に説明したが、これらの実施の形態は、例を示す
ことを目的として開示したものであり、当業者であれ
ば、本発明に係る技術思想の範囲内で、多様な改良、変
更、付加等が可能である。このような改良、変更等も、
特許請求の範囲に記載した本発明の技術的範囲に属する
ことは言うまでもない。
態を基に説明したが、これらの実施の形態は、例を示す
ことを目的として開示したものであり、当業者であれ
ば、本発明に係る技術思想の範囲内で、多様な改良、変
更、付加等が可能である。このような改良、変更等も、
特許請求の範囲に記載した本発明の技術的範囲に属する
ことは言うまでもない。
【図１】従来の半導体メモリ装置のバッファリング回路
を示す回路図である。
を示す回路図である。
【図２】図１に示した半導体メモリ装置のバッファリン
グ回路における、ラス信号バッファ、カス信号バッファ
及びライトイネーブル信号バッファを示す詳細な回路図
である。
グ回路における、ラス信号バッファ、カス信号バッファ
及びライトイネーブル信号バッファを示す詳細な回路図
である。
【図３】図１に示した半導体メモリ装置のバッファリン
グ回路における、チップ選択信号バッファを示す詳細な
回路図である。
グ回路における、チップ選択信号バッファを示す詳細な
回路図である。
【図４】図１に示した半導体メモリ装置のバッファリン
グ回路において、誤動作が発生する場合の動作状態を示
すタイミングチャートである。
グ回路において、誤動作が発生する場合の動作状態を示
すタイミングチャートである。
【図５】本発明の実施の形態に係る半導体メモリ装置の
バッファリング回路を示す図である。
バッファリング回路を示す図である。
５０ リフレッシュ信号発生部 ６０ 第１バッファ制御部 ７０ 第２バッファ制御部 ８０ 第１コマンドバッファ部（第１バッファ部） ９０ 第２コマンドバッファ部（第２バッファ部） １００ アドレスバッファ部（第２バッファ部）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 南 英 俊 大韓民国ソウル市江南区論▲ヨン▼洞184 −14 （301号) (72)発明者 趙 光 来 大韓民国京畿道安養市東安区虎渓洞 モン リョンアパートメント908−1202 (72)発明者 李 相 權 大韓民国ソウル市蘆原区中渓本洞４ビー 新東亜アパートメント116−403 Ｆターム(参考） 5M024 AA21 AA41 BB03 BB39 DD35 DD85 DD86 EE02 EE05 GG01 PP01 PP02 PP03 PP07
Claims (11)
- 【請求項１】リフレッシュ信号及びクロックイネーブル
信号を受信し、第１イネーブル信号を出力する第１バッ
ファ制御部、 オートリフレッシュ信号及び前記第１イネーブル信号を
受信し、第２イネーブル信号を出力する第２バッファ制
御部、 前記第１イネーブル信号によりイネーブルが制御される
１つ以上の信号入力バッファを含む第２バッファ部、及
び前記第２イネーブル信号によりイネーブルが制御され
る１つ以上の信号入力バッファを含む第１バッファ部を
含む半導体メモリ装置のバッファリング回路。 - 【請求項２】前記第１バッファ制御部は、リフレッシュ
信号によりリフレッシュモード及び非リフレッシュモー
ドの中の１つが指定され、非リフレッシュモードでは前
記クロックイネーブル信号をラッチして出力し、リフレ
ッシュモードでは前記クロックイネーブル信号とは係わ
りのない第１信号を出力するように構成され、 前記第２バッファ制御部は、オートリフレッシュ信号に
よりオートリフレッシュモードが指示され、非オートリ
フレッシュモードでは前記第１イネーブル信号を出力
し、オートリフレッシュモードでは前記第１イネーブル
信号とは係わりのない第２信号を出力するように構成さ
れていることを特徴とする請求項１に記載の半導体メモ
リ装置のバッファリング回路。 - 【請求項３】前記第１バッファ制御部は、セルフリフレ
ッシュモード及びオートリフレッシュモードの場合、前
記リフレッシュ信号によりリフレッシュモードに指示さ
れるように構成され、 前記第１バッファ部及び前記第２バッファ部のイネーブ
ルが非リフレッシュモード、オートリフレッシュモード
及びセルフリフレッシュモードにより制御されるように
構成されていることを特徴とする請求項２に記載の半導
体メモリ装置のバッファリング回路。 - 【請求項４】前記第１バッファ制御部は、 前記クロックイネーブル信号をラッチするラッチ手段、
及び前記リフレッシュ信号に従い、前記ラッチ手段の出
力信号及び前記第１信号の中の１つを出力する信号選択
手段を含み、 セルフリフレッシュ信号とオートリフレッシュ信号との
論理和された信号を、前記リフレッシュ信号として受信
するように構成されていることを特徴とする請求項２に
記載の半導体メモリ装置のバッファリング回路。 - 【請求項５】前記信号選択手段は、前記リフレッシュ信
号と前記ラッチ手段の出力信号とを論理和し、前記第１
イネーブル信号として出力する論理演算手段で構成され
ていることを特徴とする請求項４に記載の半導体メモリ
装置のバッファリング回路。 - 【請求項６】前記第２バッファ制御部は、 前記オートリフレッシュ信号により、前記第１イネーブ
ル信号及び前記第２信号の中の１つを選択的に出力する
信号選択手段を含むことを特徴とする請求項２に記載の
半導体メモリ装置のバッファリング回路。 - 【請求項７】前記信号選択手段は、オートリフレッシュ
信号の反転信号と前記第１イネーブル信号とを論理和
し、前記第２イネーブル信号として出力する論理演算手
段で構成されていることを特徴とする請求項６に記載の
半導体メモリ装置のバッファリング回路。 - 【請求項８】前記第２バッファ部はチップ選択信号バッ
ファを含み、 前記第１バッファ部は、ラス信号バッファ、カス信号バ
ッファ及びライトイネーブル信号バッファを含み、 前記第２バッファ部は、非リフレッシュモードではイネ
ーブルされてリフレッシュモードでディスエーブルさ
れ、 前記第１バッファ部は、非リフレッシュモード及びセル
フリフレッシュモードではディスエーブルされ、オート
リフレッシュモードではイネーブルされるように構成さ
れていることを特徴とする請求項３に記載の半導体メモ
リ装置のバッファリング回路。 - 【請求項９】前記チップ選択信号バッファは、 前記第１イネーブル信号の反転信号によりイネーブルさ
れて受信する外部チップ選択信号を増幅する差動増幅
器、 前記差動増幅器の出力信号を遅延して出力する第１遅延
手段、 前記第１イネーブル信号を遅延して出力する第２遅延手
段、及び前記第１及び第２遅延手段の出力信号を受信
し、論理和して出力する論理演算手段、 を含むことを特徴とする請求項８に記載の半導体メモリ
装置のバッファリング回路。 - 【請求項１０】前記ラス制御信号バッファ、カス制御信
号バッファ及びライトイネーブル信号バッファは、前記
第２イネーブル信号によりイネーブルされ、それぞれに
該当する外部コマンド信号を受信して増幅する差動増幅
器、及び前記差動増幅器の出力信号を遅延する遅延手段
で構成されていることを特徴とする請求項８に記載の半
導体メモリ装置のバッファリング回路。 - 【請求項１１】前記第２バッファ部は、アドレスバッフ
ァをさらに含むことを特徴とする請求項８に記載の半導
体メモリ装置のバッファリング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000034896A KR100363481B1 (ko) | 2000-06-23 | 2000-06-23 | 입력 버퍼 제어 장치 |
| KR2000-34896 | 2000-06-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002025270A true JP2002025270A (ja) | 2002-01-25 |
| JP4458715B2 JP4458715B2 (ja) | 2010-04-28 |
Family
ID=19673541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001191022A Expired - Fee Related JP4458715B2 (ja) | 2000-06-23 | 2001-06-25 | 半導体メモリ装置のバッファリング回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6545938B2 (ja) |
| JP (1) | JP4458715B2 (ja) |
| KR (1) | KR100363481B1 (ja) |
| TW (1) | TW514935B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008262674A (ja) * | 2007-03-05 | 2008-10-30 | Micron Technology Inc | メモリデバイスへの入力制御 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7495558B2 (en) | 2004-04-27 | 2009-02-24 | Infratab, Inc. | Shelf-life monitoring sensor-transponder system |
| US7764183B2 (en) * | 2005-04-22 | 2010-07-27 | Infratab, Inc. | Apparatus and method for monitoring and communicating data associated with a product |
| US20060227626A1 (en) * | 2005-04-11 | 2006-10-12 | Hynix Semiconductor Inc. | Input buffer circuit of semiconductor memory device |
| US7492656B2 (en) * | 2006-04-28 | 2009-02-17 | Mosaid Technologies Incorporated | Dynamic random access memory with fully independent partial array refresh function |
| US8446793B2 (en) * | 2010-03-31 | 2013-05-21 | Hynix Semiconductor Inc. | Semiconductor memory device including clock control circuit and method for operating the same |
| EP2901431A4 (en) | 2012-10-09 | 2016-03-09 | Infratab Inc | ELECTRONIC DATAGE SYSTEM BY INFERENCE OF A CONSERVATION TIME DESIGNED FOR PERISHABLE FOODSTUFFS |
| US10522206B2 (en) | 2017-04-06 | 2019-12-31 | SK Hynix Inc. | Semiconductor device and system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6055289A (en) * | 1996-01-30 | 2000-04-25 | Micron Technology, Inc. | Shared counter |
| JP3827406B2 (ja) * | 1997-06-25 | 2006-09-27 | 富士通株式会社 | クロック同期型入力回路及びそれを利用した半導体記憶装置 |
| KR100253410B1 (ko) * | 1998-02-20 | 2000-05-01 | 김영환 | 오토 리프레시 제어회로 |
| KR100324821B1 (ko) * | 1999-06-29 | 2002-02-28 | 박종섭 | 반도체 메모리 소자의 자동 리프레쉬 방법 및 장치 |
-
2000
- 2000-06-23 KR KR1020000034896A patent/KR100363481B1/ko not_active IP Right Cessation
-
2001
- 2001-06-22 US US09/886,465 patent/US6545938B2/en not_active Expired - Lifetime
- 2001-06-22 TW TW090115227A patent/TW514935B/zh not_active IP Right Cessation
- 2001-06-25 JP JP2001191022A patent/JP4458715B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008262674A (ja) * | 2007-03-05 | 2008-10-30 | Micron Technology Inc | メモリデバイスへの入力制御 |
| US8014222B2 (en) | 2007-03-05 | 2011-09-06 | Micron Technology, Inc. | Control of inputs to a memory device |
| US8325552B2 (en) | 2007-03-05 | 2012-12-04 | Micron Technology, Inc. | Control of inputs to a memory device |
| US8611168B2 (en) | 2007-03-05 | 2013-12-17 | Micron Technology, Inc. | Control of inputs to a memory device |
| US9042195B2 (en) | 2007-03-05 | 2015-05-26 | Micron Technology, Inc. | Control of inputs to a memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020001015A (ko) | 2002-01-09 |
| TW514935B (en) | 2002-12-21 |
| US20020010829A1 (en) | 2002-01-24 |
| US6545938B2 (en) | 2003-04-08 |
| KR100363481B1 (ko) | 2002-11-30 |
| JP4458715B2 (ja) | 2010-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8644090B2 (en) | Semiconductor device | |
| US7177208B2 (en) | Circuit and method for operating a delay-lock loop in a power saving manner | |
| US7149141B2 (en) | Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency | |
| US6466075B2 (en) | Clock signal generator for generating signal with differing phase for an integrated circuit | |
| JPH08102188A (ja) | 同期型半導体記憶装置 | |
| JP3951202B2 (ja) | 同期式半導体メモリ装置 | |
| US7408394B2 (en) | Measure control delay and method having latching circuit integral with delay circuit | |
| US7580318B2 (en) | Address buffer circuit and method for controlling the same | |
| US6636443B2 (en) | Semiconductor memory device having row buffers | |
| US6552959B2 (en) | Semiconductor memory device operable for both of CAS latencies of one and more than one | |
| JP2907081B2 (ja) | 半導体記憶装置 | |
| JP2002025270A (ja) | 半導体メモリ装置のバッファリング回路 | |
| KR20020018944A (ko) | 동기식 반도체 기억 장치 및 그 입력 정보의 래치 제어 방법 | |
| KR100819648B1 (ko) | 반도체 메모리장치 | |
| JPH1064266A (ja) | 半導体集積回路 | |
| JPH11162165A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060315 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090513 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090811 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090814 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090908 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100120 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100209 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140219 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |