JP2001356743A - アクティブマトリックス形表示装置及び液晶表示装置 - Google Patents
アクティブマトリックス形表示装置及び液晶表示装置Info
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Abstract
ックメモリ回路と等価な画像メモリ回路を持つ高開口率
で高精細、かつ少ない配線数で多階調の画像表示を可能
とする。 【解決手段】複数の走査線(選択信号線)HADL,V
ADLと複数の信号線(データ線(映像信号線))DL
が交差する部分に対応して画素を設け、画素電極と該画
素電極を選択するスイッチング素子と画素電極に書き込
むデータを記憶する記憶回路とで構成し、記憶回路に交
流電圧PBP,PBNを印加する電源線PBP−L,P
BN−Lを備えた。
Description
ックス形表示装置に係り、特に高開口率で高精細な画素
メモリ方式の液晶表示装置やエレクトロルミネッセンス
形表示装置に関する。
ニター用の高精細かつカラー表示が可能な表示装置とし
て液晶表示装置が広く採用されている。
差する如く形成された平行電極を形成した一対の基板で
液晶層を挟持した液晶表示素子を用いた単純マトリクス
型と、一対の基板の一方に画素単位で選択するためのス
イッチング素子を有する液晶表示素子を用いたアクティ
ブマトリクス型液晶表示装置とが知られている。
て代表的な薄膜トランジスタ(TFT)型は、画素毎に
設けた薄膜トランジスタTFTをスイッチング素子とし
て画素電極に信号電圧(映像信号電圧:階調電圧)を印
加するものであるため、画素間のクロストークがなく、
高精細で多階調表示が可能である。
報端末など、電源にバッテリーを用いる電子装置に実装
した場合、その表示に伴う消費電力の低減化が必要にな
る。そのために、液晶表示装置の各画素にメモリ機能を
持たせようというアイデアが従来より多くの提案がなさ
れている。
表示装置の一画素の構成例の説明図である。図14は、
所謂ダイナミックメモリタイプと称するもので、信号線
と走査線の交点に設置した薄膜トランジスタTFTの出
力側(画素電極側)にメモリ容量を設け、これに表示デ
ータを保持することで所定時間の間、表示データを保持
するものである。なお、LCは液晶容量を示す。
容量に保持したデータが時間と共にリークするため、定
期的なリフレッシュを必要とする。特に、多結晶シリコ
ン半導体を用いて画素のメモリ機能を構成する場合は、
このリーク電流が大きくなる傾向がある。そのため、リ
フレッシュサイクルを短くする必要がある。
ことは、各画素にメモリ機能を持たせることで不必要な
書込みを省き、周辺回路、及び消費電力の低減を図ると
いう効果を低減してしまうという不具合を招く。
ックメモリタイプに代えてスタティックメモリタイプと
したものも提案されている。
3に記載のスタティックメモリタイプのメモリ回路の一
例を説明する要部回路図である。図中、一点鎖線で囲っ
た部分が画素メモリを示す。この回路は、NMOSトラ
ンジスタ111、PMOSトランジスタ112、インバ
ータ121,122で構成される。走査信号VgはNM
OSトランジスタ111とPMOSトランジスタ112
のゲートに、階調信号(輝度信号)VdはNMOSトラ
ンジスタ111のドレインに供給される。NMOSトラ
ンジスタ111のソースはPMOSトランジスタ112
のソースと共にインバータ122の入力に接続されてい
る。
DMはインバータ122の出力から取り出される。イン
バータ121は、この信号DMを入力して、その出力を
PMOSトランジスタ112のドレインに接続される。
gが“0”のときにオフ状態となり、“1”のときにオ
ン状態となる。これと逆にPMOSトランジスタ112
は走査信号Vgが“1”のときにオフ状態となり、
“0”のときにオン状態となる。このため、このメモリ
回路は走査信号Vgが“0”のときに輝度信号Vdを遮
断し、インバータ121の出力をインバータ122の入
力を接続してデータ保持状態となる。また、走査信号V
gが“1”のときに輝度信号Vdをインバータ122の
入力に接続してデータ通過状態となる。
2(b)記載のスタティックメモリタイプのメモリ回路
の他例を説明する要部回路図である。図中、一点鎖線で
囲った部分が画素メモリを示す。この回路は、走査線3
と信号線4の交差部に設けた薄膜トランジスタからなる
スイッチ素子21、22、23、24から構成される。
スイッチ素子22と23はインバータを構成し、メモリ
回路となっている。走査線3に走査電圧(パルス)を印
加し、これに同期させてスイッチ素子24の開閉を制御
する信号を信号線4を介してスイッチ素子21に入力す
る。
行技術には、特開平6−102530号、特開平8−2
86170号、特開平9−113867号、特開平9−
212140号、特開平11−65489号及び特開平
11−75144号公報がある。
モリ回路の電源ノードには、時間毎に電圧レベルが変化
しない直流電圧を印加しており、時間の経過と共に電圧
レベルが変化する交流電圧をメモリ回路の電源ノードに
印加する思想は記載も示唆もなかった。
モリの記憶を維持するために、各画素毎に直流電圧を供
給する配線を、特別に設ける必要がある。
スタティックメモリタイプとしたことで、本来、液晶表
示装置の画素アレー部分に不必要な高低二つの固定電圧
を各画素に供給する必要があるため、そのための配線ス
ペースを要し、特に透過型の液晶表示装置では開口率委
の低下につながる。
ミネッセンス表示装置でも、透過型液晶は言うに及ば
ず、画素を駆動するドライバ等の周辺回路の配線が多く
なり、表示装置の周辺領域が大きくなり、コンパクト化
を疎外する。
解消して、本来、液晶表示装置の画素アレー部分に不必
要な高低二つの固定電圧を用いることなく、スタティッ
クメモリ回路と等価な画像メモリ回路を持つ高開口率で
高精細、かつ少ない配線数で多階調の画像表示を可能と
したアクティブマトリックス形表示装置を提供すること
にある。
に、本発明は、画像メモリのデータ保持を、画素駆動用
パルス、例えば液晶では液晶交流駆動用パルスを電源と
する回路構成とした。すなわち、複数の走査線と複数の
信号線が交差する部分に対応して画素を設けてなり、上
記画素を、画素電極と該画素電極を選択するスイッチン
グ素子と上記画素電極に書き込むデータを記憶する記憶
回路とで構成し、上記記憶回路に交流電圧を印加する電
源線を備えた。
と、前記各画素に対応して設けた前記行方向に延在する
複数の走査線と複数の信号線とを備え、上記画素を、画
素電極と該画素電極を選択するスイッチング素子と上記
画素電極の表示データを記憶するメモリ回路と前記画素
電極に印加する電圧を選択するとともに選択した上記電
極の一つを前記メモリ回路に供給する選択回路とで構成
した。
(単位画素)を構成し、上記単位画素を行方向および列
方向に複数配列し、上記要素画素に対応して行方向に延
在する複数の行選択線と列方向に延在する複数の列選択
線を設け、上記要素画素は画素電極と該画素電極を選択
するスイッチング回路と上記画素電極の点灯/非点灯の
データを記憶するメモリ回路と上記画素電極に印加する
電圧を選択する選択回路を備え、上記メモリ回路に前記
画素電極に印加する電圧の一つを供給し、上記複数の行
選択線を駆動する行選択回路と、上記複数の列選択線を
駆動する列選択回路を設け、上記一つの単位画素に属す
る複数の要素画素を上記行選択回路及び列選択回路によ
り同時に選択する。
素の点灯する数を前記メモリ回路に書き込むデータによ
り制御して階調を表示する。
灯周期と非点灯周期の割合を前記メモリ回路に書き込む
データにより制御して階調を表示する。
開口率の低下を防止し、多階調かつ高精細の画像表示を
得ることができる。
実施例の構成に限定されるものではなく、本発明の技術
思想を逸脱することなく種々の変更が可能である。
て、実施例の図面を参照して詳細に説明する。
ス形表示装置、具体的には液晶表示装置の概略構成を説
明する模式図である。このアクティブマトリックス形表
示装置は、基板上に複数の画素PIXをX−Y平面に2
次元配列した画素メモリアレーの1辺にX方向のランダ
ムアクセス回路(X)RAXを配置し、他の1辺にY方
向のランダムアクセス回路(Y)RAYを配置してあ
る。また、ランダムアクセス回路(X)RAX側には選
択スィッチアレーSELが設けてある。
選択信号線HADLが、ランダムアクセス回路(Y)R
AYからは選択信号線VADLが画素メモリアレーに配
線され、また、選択スィッチアレーSELからはデータ
線(映像信号線)DLが画素メモリアレーに配線されて
いる。上記の選択信号線HADL、選択信号線VAD
L、データ線DLの交差部に画素PIXが形成されてい
る。なお、画素PIXには固定電圧(共通電極電圧)V
COMを印加する共通線VCOM−Lが配線されてい
る。
定電圧VCOMの印加パッドVCON−Pが設けられて
いる。
CON−Pを設けた辺側には、フィールド毎に異なる2
種類の電圧PBPとPBNの印加パッドPBP−PとP
BN−Pが設けられ、この印加パッドPBP−PとPB
N−Pに接続した交番電圧線PBP−LとPBN−Lが
画素PIXに延びている。
レスデータX、YアドレスデータYおよび表示信号であ
るデジタルデータ(R,G,B)はそれぞれのバスライ
ンX,Y,Dを介してランダムアクセス回路(X)RA
X、ランダムアクセス回路(Y)RAY、デジタルデー
タバスラインDのそれぞれに供給される。
Nは表示制御装置CTLで制御される電源回路PWUか
ら供給される。
装置の1画素の構成を説明する回路図である。液晶LC
を挟む一方の基板において、映像信号線DLを構成する
映像信号線DL1は画素に映像信号を供給する配線を構
成し、選択信号線HADL1とVADLは映像信号を印
加する画素を選択するための配線である。画素は、次に
選択されて書き換えるまでの間印加された映像信号を保
持する機能を持つ。
トロルミネッセンス素子に置き換えれば、エレクトロル
ミネッセンス形表示装置になる。
Lに印加される。また、固定電圧VCOMは液晶LCを
挟む他方の基板に形成した電極にも印加される。交番電
圧PBPとPBNは、交番電圧線PBP−LとPBN−
Lに印加される。
HADLを構成する選択信号線HADL1と選択信号線
VADLに印加される各選択信号で2つのNMOSトラ
ンジスタトランジスタVADSW1とHADSW1がオ
ン状態となることにより行われる。
(電圧ノードN8)電位とし、一対のp型電界効果トラ
ンジスタPLTF1とn型電界効果トランジスタNLT
F1の各々のソースあるいはドレインとなる電極もしく
は拡散領域が電気的に接続されて出力部(電圧ノードN
9)を形成する第1のインバータを構成する。以下、電
圧ノードを、単にノードと称する。
界効果トランジスタPLTF1とn型電界効果トランジ
スタNLTF1の各々のソースまたはドレインとなる電
極もしくは拡散領域が電気的に接続された出力部(ノー
ドN9)の電位を入力ゲート電位とする一対のp型電界
効果トランジスタPLTR1とn型電界効果トランジス
タNLTR1で第2のインバータを構成する。
界効果トランジスタPLTR1とn型電界効果トランジ
スタNLTR1の各々のソースまたはドレインとなる電
極もしくは拡散領域が電気的に接続された出力部(ノー
ドN8)の電位を入力ゲート電位とする一対のp型電界
効果トランジスタPPVS1とn型電界効果トランジス
タNPVS1で第3のインバータを構成する。
のp型電界効果トランジスタPLTR1とn型電界効果
トランジスタNLTR1の出力部(ノードN8)は、同
時に第1のインバータの入力ゲート(ノードN8)と電
気的に接続される。
界効果トランジスタNLTF1とNLTR1の、インバ
ータの出力でないソースあるいはドレインもしくは拡散
領域(ノードN6)が前記一対の交番電圧線の一方(P
BN)に接続される。
るp型電界効果トランジスタPLTF1とPLTR1
の、インバータの出力でないソースあるいはドレインも
しくは拡散領域(ノードN4)が前記第1および第2の
インバータのn型電界効果トランジスタのインバータ出
力でないソースとなる電極あるいはドレインもしくは拡
散領域が接続された交番電圧線(ノードN6)と対をな
す電圧の交番電圧線PBPに接続される。
界効果トランジスタPPVS1とn型電界効果トランジ
スタNPVS1のインバータ出力部(ノードN10)で
ない各々のソースあるいはドレインとなる電極(ノード
N6およびN10)もしくは拡散領域の一方(ノードN
6)は、前記交番電圧線のいずれか一方(PBN)に接
続され、他方は固定電圧線VCOMに接続される。
する波形図であり、横軸に時間をとって各々の信号線に
印加されるパルス電圧とノードの電圧を示す。図中、D
L1は当該画素を含む画素アレー(画素メモリアレー)
内の画素列(或いは画素行)に共通な映像信号線(ドレ
イン線)に加えられる信号パルスの一例である。
ADL1が同時にハイ(High)状態になったときに
2つのトランジスタVADSW1とHADSW1がオン
状態となる。このときの映像信号線(ドレイン線)DL
1の電圧レベルが画素メモリのノードN8に書き込まれ
る。
でトランジスタVADSW1とHADSW1のNMOS
トランジスタがオン状態になり、このときの映像信号線
DL1の電圧レベルが画素メモリのノードN8に書き込
まれる。
状態がロー(Low)であったとすると、この書込みに
より、ノードN8の状態はロー状態からハイ状態に変化
する。このとき、図3に示した例では、一対の交番電圧
線PBP、PBNの電圧状態はPBPがハイ(+V)、
PBNがロー(−V)であるので、2つのインバータの
p型電界効果トランジスタPLTF1とn型電界効果ト
ランジスタNLTF1およびp型電界効果トランジスタ
PLTR1とn型電界効果トランジスタNLTR1の電
圧印加条件は正常動作状態にあり、ノードN8がハイ状
態になる。これにより、p型電界効果トランジスタPL
TF1がオフ状態、n型電界効果トランジスタNLTF
1がオン状態になり、その出力ノードN9は交番電圧線
PBNと接続されることになる。すなわち、その状態は
ハイ状態からロー状態に変化する。
に変化することにより、p型電界効果トランジスタPL
TR1とn型電界効果トランジスタNLTR1のうちの
PLTR1がオン状態、NLTR1がオフ状態になるの
で、その出力ノードN8は交番電圧線PBPと接続さ
れ、その状態はハイとなる。その結果として、タイミン
グでNMOSトランジスタVADSW1とHADSW1
がオフ状態となり、ノードN8が電気的に映像信号線D
L1から切り離された後も、タイミングt1での書込み
状態(ハイ状態)の外部電位と接続して、その状態を保
持することができる(メモリ機能をもつ)。
ンバータを構成する一対のp型電界効果トランジスタP
PVS1とn型電界効果トランジスタNPVS1のゲー
ト電圧である。ノードN8はハイ状態であるので、第3
のインバータを構成するp型電界効果トランジスタPP
VS1がオフ状態、n型電界効果トランジスタNPVS
1がオン状態となって、液晶LCを駆動する図示しない
画素電極は交番電圧線PBPと接続される。
圧線PBNの電位はロー(−V)であるので、画素電極
はロー(−V)となり、対向電極電位VCOM(〜
((+V)+(−V))/2)との電圧差分だけの電圧
を液晶に印加する状態となる。
対の交番電圧線PBP、PBNの電位は変動しないの
で、上記の(2)(3)の状態が保持される。
PBP、PBNは、その電位を反転する。すなわち、交
番電圧線PBPはハイ状態(+V)からロー状態(−
V)に、交番電圧線PBNはロー状態(−V)からハイ
状態(+V)に変化する。
とおりである。ノードN8はハイ状態にあるので第1の
インバータを構成する一対のp型電界効果トランジスタ
PLTF1とn型電界効果トランジスタNLTF1は依
然としてNLTF1がオン状態にあり、その出力ノード
N9は交番電圧線PBNと電気的に接続している。
ー状態(−V)からハイ状態(+V)に変化したことに
よって、ノードN9もロー状態(−V)からハイ状態
(+V)に変化に変化する。
ると、第2のインバータを構成するp型電界効果トラン
ジスタPLTR1とn型電界効果トランジスタNLTR
1はPLTR1がオフ状態となり、NLTR1がオン状
態に変化する。これにより、その出力ノードN8はn型
電界効果トランジスタNLTR1を介して交番電圧線P
BNと接続することになる。したがって、その電位はハ
イ状態(+V)であり、この場合もノードN8をハイ状
態(+V)に維持するようにバイアスされ、第3のイン
バータを構成する一対のp型電界効果トランジスタPP
VS1とn型電界効果トランジスタNPVS1のPPV
S1がオフ状態、NPVS1がオン状態を維持すること
になる。
(図示せず)は交番電圧線PBNと接続されるが、交番
電圧線PBNの電位はハイ状態(+V)であるので、画
素電極の電位はハイ状態(+V)となる。このときも、
対向電極電位VCOM(〜((+V)+(−V))/
2)との電圧差分だけの電圧を液晶に印加する状態とな
る。
Mに対して上記(3)の場合とは逆になるが、これは、
液晶を駆動するときに液晶の劣化防止のために一般的に
用いられる交番電圧印加法そのものであり、画素メモリ
が実現した駆動方法に合致する。
一対の交番電圧線PBP、PBNは、その電位を反転す
る。すなわち、交番電圧線PBPはロー状態(−V)か
らハイ状態(+V)に、PBNはハイ状態(+V)から
ロー状態(−V)に変化する。この場合は、上記
(2)、(3)で説明した状態が繰り返されることにな
る。
NMOSトランジスタVADSW1とHADSW1がオ
ン状態となり、ノードN8が映像信号線DL1と接続さ
れる。このときの映像信号線DL1の状態はロー状態
(−V)である。したがって、ノードN8はロー状態
(−V)に変化し、第1のインバータを構成する一対の
p型電界効果トランジスタPLTF1とn型電界効果ト
ランジスタNLTF1のうち、トランジスタPLTF1
がオン状態、NLTF1はオフ状態に変化する。
(+V)、PBNはロー状態(−V)になっているの
で、一対のp型電界効果トランジスタPLTF1とn型
電界効果トランジスタNLTF1の出力ノードN9は交
番電圧線PBPと接続され、ハイ状態(+V)となる。
で、第2のインバータを構成する一対のp型電界効果ト
ランジスタPLTR1とn型電界効果トランジスタNL
TR1のうち、トランジスタPLTR1がオフ状態に、
トランジスタNLTR1がオンに変化する。その出力ノ
ードN8は交番電圧線PBNと電気的に接続される。
っているので、ノードN8はロー状態(−V)となり、
再びNMOSトランジスタVADSW1とHADSW1
がオフ状態になった後も、ロー状態(−V)を保持する
ことになる。
あるので、第3のインバータを構成する一対のp型電界
効果トランジスタPPVS1とn型電界効果トランジス
タNPVS1のうち、トランジスタPPVS1はオン状
態に、トランジスタNPVS1はオフ状態となり、液晶
LCを駆動する画素電極(図示せず)は対向電極電位V
COMに接続される。画素電極は電圧VCOMとなり、
対向電極電位VCOMと同電位のため、液晶には電圧が
印加されない状態となる。
交番電圧線PBPとPBNは、その電位を反転する。す
なわち、交番電圧線PBPはハイ状態(+V)からロー
状態(−V)に、交番電圧線PBNはロー状態(−V)
からハイ状態(+V)に変化する。ノードN8はロー状
態(−V)のままなので、第1のインバータを構成する
一対のp型電界効果トランジスタPLTF1とn型電界
効果トランジスタNLTF1のうち、トランジスタPL
TF1がオン状態、NLTF1はオフ状態のまま、すな
わちロー状態(−V)となる。
と、第2のインバータを構成する一対のp型電界効果ト
ランジスタPLTR1とn型電界効果トランジスタNL
TR1のうち、トランジスタPLTR1がオン状態に、
トランジスタNLTR1がオフに変化する。出力ノード
N8は交番電圧線PBPと電気的に接続される。交番電
圧線PBPはロー状態(−V)となっているので、ノー
ドN8はロー電位(−V)となり、ロー状態(−V)を
保持することになる。
あるので、第3のインバータを構成する一対のp型電界
効果トランジスタPPVS1とn型電界効果トランジス
タNPVS1のうち、トランジスタPPVS1はオン状
態に、トランジスタNPVS1はオフ状態となり、液晶
LCを駆動する画素電極(図示せず)は対向電極電位V
COMに接続される。画素電極は電圧VCOMとなり、
対向電極電位VCOMと同電位のため、液晶には電圧が
印加されない状態となる。
液晶の劣化を防止するために各々の電極に与える交番電
圧を用いて、画素内に設けたメモリ(ラッチメモリ)の
状態を保持できる。
番電圧の電位が変化しても、ノードN8の電位は変化し
ないことを前提としたが、実際の回路設計では変化する
要素である。極端な場合、例えばノードN8に比べてノ
ードN9の容量が非常に大きくなるような設計とした場
合、ノードN9の電位が変化し難いので、自己安定化に
向かって変化を始める閉じたラッチアップメモリ(一対
のp型電界効果トランジスタPLTF1とn型電界効果
トランジスタNLTF1で構成した第1のインバータと
一対のp型電界効果トランジスタPLTR1とn型電界
効果トランジスタNLTR1で構成した第2のインバー
タの互いの出力が相手の入力になる回路構成)では、自
己安定状態がノードN9の電位によって支配されること
になる。すなわち、上記(6)の場合をノード9が支配
しているという仮定で考えると、ノードN9はロー状態
(−V)にあるので、第2のインバータのトランジスタ
PLTR1はオン状態(+V)で、トランジスタNLT
R1はオフ状態(−V)となる。したがって、ノードN
8は交番電圧線PBPと接続して、(6)の条件下で
は、交番電圧線PBPはロー状態(−V)になってお
り、ノードN8はハイ状態(+V)からロー状態(−
V)に変化し、メモリ保持が行われなくなる。
考えると、ノードN9が第2のインバータのトランジス
タPLTR1とNLTR1のゲート容量および自己配線
容量のみである。これに対し、ノードN8は第1のイン
バータのトランジスタPLTF1とNLTF1のゲート
容量および自己配線容量のほかに、第3のインバータの
トランジスタPPVS1とNPVS1のゲート容量およ
びNMOSトランジスタHADSW1のゲートとカップ
リング容量を持つので、一般的にはノードN8が自己安
定状態を支配すると考えられるが、設計次第では上記
(14)の状況が起こり得る。この対策を考慮した回路
構成を図4〜図6に示す。
を説明する回路図である。図2と同一符号は同一機能部
分を示す(なお、符号の数字2は図2の数字1を付した
ものと同一素子または線に対応する)。
るp型電界効果トランジスタPLTR1とn型電界効果
トランジスタNLTR1の入力ノードN8と第1のイン
バータのp型電界効果トランジスタPLTF1とn型電
界効果トランジスタNLTF1の入力ノードN8’の間
に抵抗RFBを挿入した。
トランジスタVADSW2とHADSW2のオフレベル
でのリークや他の配線(DL2、PBP、PBN、VA
DL、HADL2)との容量結合による電位変動であ
り、通常メモリ状態が反転するほど大きな変動量になる
のは比較的長い時間を要する、と想定できる。
その比較的ゆっくりとした変動による電荷の変化分を補
うことが目的であるため、高抵抗な抵抗RFBを上記し
た部分に挿入しても、その目的を達成するとができる。
(14)で述べたようなノードN9の容量が比較的大き
くて、一時的に第2のインバータを構成するトランジス
タPLTR1とトランジスタNLTR1の状態がのN9
に支配され、その出力が不都合な電位になった場合で
も、その電位が抵抗RFBを介してノードN8の状態を
変化させる前に、上記(6)、(11)で記述した手順
でノードN8に支配された状態での設定が起こるため、
メモリデータの保持がより確実になる。
を説明する回路図である。図4と同一符号は同一機能部
分を示す。本実施例では、第2のインバータを構成する
p型電界効果トランジスタPLTR2とn型電界効果ト
ランジスタNLTR2の入力ノードN8と第1のインバ
ータのp型電界効果トランジスタPLTF2とn型電界
効果トランジスタNLTF2の入力ノードN8’の間に
nMOSトランジスタNFBSWを挿入した。このnM
OSトランジスタNFBSWのゲート入力ノードを交番
電圧線PBPに接続した。
タ(第2のインバータと第1のインバータ)を構成する
トランジスタPLTR2とトランジスタNLTR2、P
LTF2とNLTF2が一般的なバイアス状態、すなわ
ちp型側がn型よりも電圧が高い場合にのみ、NMOS
トランジスタNFBSWがオン状態となる。これによ
り、上記(6)、(11)で記述した状態では、第2の
インバータを構成するトランジスタPLTR2とNLT
R2の出力ノードN8’と第1のインバータを構成する
トランジスタPLTF2とNLTF2の入力ノードN8
との電気的接続が切られる。したがって、上記(14)
で記述したような状況は起こらなくなる。
を説明する回路図である。図5と同一符号は同一機能部
分を示す。本実施例では、第2のインバータを構成する
p型電界効果トランジスタPLTR2とn型電界効果ト
ランジスタNLTR2の出力ノードN8’と第1のイン
バータのp型電界効果トランジスタPLTF2とn型電
界効果トランジスタNLTF2の入力ノードN8の間に
NMOSトランジスタPFBSWを挿入した。このNM
OSトランジスタPFBSWのゲート入力ノードを交番
電圧線PBNに接続した。
明したものと同様の効果を得ることができる。
Sトランジスタをデスチャージモードだけでなく、チャ
ージモードでも使用するため、チャージモードにおける
伝達電圧の閾値電圧降下に留意して設計する必要があ
る。例えば、第3のインバータを構成するトランジスタ
NPVS2がオン状態で交番電圧線PBNと画素電極が
電気的につながっている場合、交番電圧線PBNのロー
電圧はそのまま伝わるが、ハイ電圧は 閾値分だけ電圧
降下した電圧となる。
固定電圧VCOMを{(ハイ(+V)+ロー(−V))
/2}−VthN/2付近に設定する、といった配慮が
必要になる。
タ(トランジスタPLTR1とNLTR1)の出力イン
ピーダンスが非常に低い場合は、トランジスタVADS
W1とHADSW1がオン状態になって書込みが行われ
るときも、前の状態が保存されることが懸念される。こ
のような場合には図4に示した構成とすることが有効で
ある。
ランジスタとして、画素部にXYアドレス用の2つのト
ランジスタVADSW1とHADSW1を用いたものを
説明した。しかし、上記のトランジスタのうちの一方、
例えば通常使われているようにXアドレス用のMOSト
ランジスタHADSW1を映像信号線(ドレイン線)D
Lを選択するスィッチとして、図に表れない部分に配置
してもよい。また、MOSトランジスタVADSW1と
HADSW1の配置を図とは逆にしてもよい。
〜図12を参照して説明する。メモリ機能を有する画素
を用いてディザによる多階調表示を行う場合、階調分の
信号線が必要となる。そのため、高精細化が困難であ
る。
リ内蔵型画素を用いて、1画素を表示面積が異なる複
数セル(液晶セルやエレクトロルミネッセンス素子等か
らなる、副画素で構成する。2本の信号線で4階調を
表示する。3本の信号線で8階調を表示する。階調
をディザにより表示する。階調をFRC(Frame
Rate Control)によって表示する。
である。本実施例は1画素を2つのセル(セルA:cell
-AとセルB:cell-B )で構成し、各セルにはそれぞれメ
モリMR1、MR2を持つ。
平)方向のアドレス線、YLは縦(垂直)方向のアドレ
ス線、DL1はセルAのデータ線(ドレイン線、または
映像信号線)、DL2はセルBのデータ線を示す。CLC
は液晶容量である。
l-B/セルA:cell-A )=2/1とする。セルA:cell-A
およびセルB:cell-B は、各々1ビット(bit)メモリM
R1、MR2を備えている。
は“1”と“0”の2値を有する。アドレス線XLとY
Lは表示データを書き込む画素のアドレスの指定を行
う。データ線DL1とDL2は各セルの表示データを入
力する。
素は、データ線DL1とDL2により表示データを取込
み、各セルのメモリMR1、MR2に記憶する。記憶さ
れたデータは次の書き換えられる時間まで保持される。
図であり、図中の白抜きが選択セル、斜線で示した部分
が非選択セルを示す。また、図9は4階調表示のマトリ
クス構成図である。2つのセルA:cell-Aおよびセル
B:cell-B で構成した画素は、第0階調表示から第3階
調表示までの4階調を表示する。
よびセルB:cell-B は共に“0”である。第1階調表示
の場合は、セルA:cell-Aは“1”でセルB:cell-B は
“0”である。第2階調表示の場合は、セルA:cell-A
は“0”でセルB:cell-B は“1”、第3階調表示の場
合は、セルA:cell-Aは共に“1”である。セルA:ce
ll-Aの面積を1Sとすると、セルB:cell-B の面積はそ
の2倍の2Sとなる。
電圧を印加する状態の場合を例にすると、各階調表示に
おける電圧面積は、第0階調表示では0、第1階調表示
では1S、第2階調表示では2S、第3階調表示では3
Sである。
を用いた高精細表示が可能となる。
図である。本実施例は1画素を3つのセル(セルA:ce
ll-AとセルB:cell-B およびセルC:cell-C )で構成
し、各セルにはそれぞれメモリMR1、MR2、MR3
を持つ。
平)方向のアドレス線、YLは縦(垂直)方向のアドレ
ス線、DL1はセルAのデータ線(ドレイン線、または
映像信号線)、DL2はセルBのデータ線、DL3はセ
ルCのデータ線を示す。CLCは液晶容量である。
l-C/セルB:cell-B/セルA:cell-A)=3/2/1とす
る。セルA:cell-AとセルB:cell-B およびセルC:cel
l-Cは、各々1ビット(bit)メモリMR1、MR2、M
R3を備えている。
それぞれは“1”と“0”の2値を有する。アドレス線
XLとYLは表示データを書き込む画素のアドレスの指
定を行う。データ線DL1とDL2は各セルの表示デー
タを入力する。
素は、データ線DL1とDL2とDL3により表示デー
タを取込み、各セルのメモリMR1、MR2、MR3に
記憶する。記憶されたデータは次の書き換えられるまで
保持される。
明図であり、図中の白抜きが選択セル、斜線で示した部
分が非選択セルを示す。また、図12は8階調表示のマ
トリクス構成図である。2つのセルA:cell-Aとセル
B:cell-B およびセルC:cell-C で構成した画素は、第
0階調表示から第7階調表示までの8階調を表示する。
セルB:cell-B およびセルC:cell-C は全て“0”であ
る。第1階調表示の場合は、セルA:cell-Aは“1”で
セルB:cell-B とセルC:cell-C は“0”である。第2
階調表示の場合は、セルA:cell-Aは“0”、セルB:c
ell-B は“1”、セルC:cell-C は“0”である。
セルB:cell-B は共に“1”、セルC:cell-C は“0”
である。第4階調表示の場合は、セルA:cell-Aとセル
B:cell-B は共に“0”、セルC:cell-C は“1”であ
る。第5階調表示の場合は、セルA:cell-Aは“1”、
セルB:cell-B は“0”、セルC:cell-C は“1”であ
る。セルC:cell-C は“1”である。第6階調表示の場
合は、セルA:cell-Aは“0”、セルB:cell-B は
“1”、セルC:cell-C は“1”である。第7階調表示
の場合は、セルA:cell-A、セルB:cell-B 、セルC:c
ell-C は共に“1”である。
ルB:cell-B の面積はその2倍の2S、セルC:cell-C
の面積はセルA:cell-Aの3倍の3Sとなる。
電圧を印加する状態の場合を例にすると、各階調表示に
おける電圧面積は、第0階調表示では0、第1階調表示
では1S、第2階調表示では2S、第3階調表示では3
S、第4階調表示では4S、第5階調表示では5S、第
6階調表示では6S、第7階調表示では7Sである。
を有する画素を用いた高精細表示が可能となる。
た2または3に限るものではなく、さらに多数のセルで
1画素を構成することができる。
は、階調分の信号線を必要とせず、通常のディザによる
表示に比べて配線数の大幅な低減が可能である。
に代えて、FRC法を適用しても同様の効果が得られ
る。FRCを適用した回路構成は図7または図10にお
けるセルの点灯する時間と非点灯する時間の割合を周辺
駆動回路(X駆動回路RAX、SEL及びY駆動回路R
AY)を用いて制御することにより、中間階調を表示す
るものである。
表示を行うことにより、ディザ表示よりも少ない配線数
で多階調表示を行う事が出来る。なおFRC法を行う
と、階調表示の為に、速い表示に対応出来ない。従っ
て、動画を表示する場合はディザ表示の方が優れてい
る。
C法の両方を用いて階調表示を行うことにより、静止画
においてはさらに階調数を増すことが出来、動画におい
ても十分な階調を出すことが出来る。
表示のための構成では、4階調表示では1画素につき2
本の信号線、8階調表示では1画素につき3本の信号
線、・・・・、すなわちn階調表示について1画素につ
きn2 本の信号線、つまりデジタルデータのビット数と
同数の信号線で構成できる。
クス形表示装置を実装した電子機器の一例としての携帯
型情報端末の構成例を説明する斜視図である。この携帯
型情報端末(PDA)はホストコンピュータHOSTや
バッテリーBATを収納し、表面にキーボードKBを備
えた本体部MNと、表示装置に液晶表示装置LCDを用
いバックライト用のインバータINVを実装した表示部
DPで構成されている。
携帯電話機PTPが接続できるようになっており、遠隔
地との間で通信が可能となっている。
コンピュータMNとの間はインターフェースケーブルL
1で接続されている。
有するので、ホストコンピュータMNが表示装置LCD
に送るデータは、前回の表示と異なる部分だけで良く、
表示に変化がない時は、データを送る必要がないので、
ホストコンピュータMNの負担が極めて軽くなる。
理装置は、小型にもかかわらず極めて高速で、多機能な
ものになる。
NHが設けてあり、ここに入力ペンPNが収納される。
用した情報の入力と入力ペンPNでタッチパネルの表面
を押圧操作したり、なぞり、あるいは記入で種々の情報
を入力し、あるいは液晶表示素子PNLに表示された情
報の選択、処理機能の選択、その他の各種操作を可能と
してある。
の形状や構造は図示したものに限るものではなく、この
他に多様な形状、構造および機能を具備したものが考え
られる。
に使われる表示素子LCD2に本発明のアクティブマト
リックス形表示装置を用いることにより、表示素子LC
D2に送る表示データの情報量を少なく出来るので、電
波や通信回線で送る画像データを少なくすることが出
来、携帯電話機の表示部に多階調かつ高精細の文字や図
形、写真表示、さらには動画表示を行うことが出来る。
説明した形態型情報端末のみならず、ディスクトップ型
パソコン、ノート型パソコン、投射型液晶表示装置、そ
の他の情報端末のモニター機器に用いることができるこ
とは言うまでもない。
装置は、液晶エレクトロルミネッセンス形表示装置に限
るものでなく、例えばプラズマディスプレイのような、
マトリックス形の表示装置であればどのようなものにも
応用出来る。
スタティックメモリ回路と等価な画像メモリ回路を持つ
高開口率で高精細、かつ少ない配線数で多階調の画像表
示を可能としたアクティブマトリックス形表示装置を提
供することができる。
る模式図である。
回路図である。
である。
回路図である。
回路図である。
回路図である。
る。
器の一例としての携帯型情報端末の構成例を説明する斜
視図である。
一画素の構成例の説明図である。
例を説明する要部回路図である。
例を説明する要部回路図である。
アクセス回路、RAY・・・・Y方向のランダムアクセ
ス回路、SEL・・・・選択スィッチアレー、HAD
L,VADL・・・・選択信号線、DL・・・・データ
線(映像信号線)、VCOM−L・・・・固定電圧(共
通電極電圧)VCOMを印加する共通線、PBP−L,
PBN−L・・・・交番電圧線、CTL・・・・表示制
御装置、D・・・・デジタルデータバスライン、PWU
・・・・電源回路。
0)
を説明する回路図である。図4と同一符号は同一機能部
分を示す。本実施例では、第2のインバータを構成する
p型電界効果トランジスタPLTR2とn型電界効果ト
ランジスタNLTR2の入力ノードN8と第1のインバ
ータのp型電界効果トランジスタPLTF2とn型電界
効果トランジスタNLTF2の入力ノードN8’の間に
NMOSトランジスタNFBSWを挿入した。このNM
OSトランジスタNFBSWのゲート入力ノードを交番
電圧線PBPに接続した。
Claims (13)
- 【請求項1】複数の走査線と複数の信号線が交差する部
分に対応して画素を設け、 前記画素を、画素電極と該画素電極を選択するスイッチ
ング素子と上記画素電極に書き込むデータを記憶する記
憶回路とで構成し、前記記憶回路に交流電圧を印加する
電源線を備えたことを特徴とするアクティブマトリック
ス形表示装置。 - 【請求項2】行方向及び列方向に配列した複数の画素
と、前記各画素に対応して設けた前記行方向に延在する
複数の走査線と複数の信号線とを備え、 前記画素を画素電極と該画素電極を選択するスイッチン
グ素子と上記画素電極の表示データを記憶するメモリ回
路と前記画素電極に印加する電圧を選択するとともに選
択した前記電極の一つを前記メモリ回路に供給する選択
回路とで構成したことを特徴とするアクティブマトリッ
クス形表示装置。 - 【請求項3】複数の要素画素を集めて単位画素を構成
し、前記単位画素を行方向および列方向に複数配列し、
前記要素画素に対応して行方向に延在する複数の行選択
線と列方向に延在する複数の列選択線を設け、前記要素
画素は画素電極と該画素電極を選択するスイッチング回
路と前記画素電極の点灯/非点灯のデータを記憶するメ
モリ回路と前記画素電極に印加する電圧を選択する選択
回路とからなり、 前記メモリ回路に前記画素電極に印加する電圧の一つを
供給し、前記複数の行選択線を駆動する行選択回路と、
上記複数の列選択線を駆動する列選択回路を設け、 前記一つの単位画素に属する複数の要素画素は、前記行
選択回路及び列選択回路により同時に選択されることを
特徴とするアクティブマトリックス形表示装置。 - 【請求項4】一つの前記単位画素に属する複数の要素画
素の点灯する数を、前記メモリ回路に書き込むデータに
より制御して階調を表示することを特徴とする請求項3
記載のアクティブマトリックス形表示装置。 - 【請求項5】一つの前記単位画素に属する要素画素の点
灯周期と非点灯周期の割合を、前記メモリ回路に書き込
むデータにより制御して階調を表示することを特徴とす
る請求項3記載のアクティブマトリックス形表示装置。 - 【請求項6】少なくとも一方が透明で互いに対向する2
枚の基板と、前記2枚の基板の間に挟持した液晶層とを
有する液晶表示装置であって、 映像信号を次に選択されて書き換えるまでの間保持する
機能を持つ複数の画素と、 前記複数の画素に映像信号を印加する複数の信号線と、 前記信号線に映像信号を供給する信号線駆動手段と、 前記映像信号を印加する画素を選択するための複数の選
択信号線と、 前記映像信号に従って画素毎に選択される固定電圧およ
びフィールド毎に異なる2種類の電圧を互いに異なるよ
うに交番する一対の電圧を液晶を挟む電極の一方に供給
する複数の交番電圧線とを備え、 前記画素が持つ前記映像信号を次に書き換えるまでの間
保持する機能は、前記選択信号線により選択されて画素
内に書き込まれた前記映像信号の電位を入力ゲート電位
とし、一対のp型,n型電界効果型トランジスタの各々
のソースあるいはドレインとなる電極もしくは拡散領域
が電気的に接続された第1のインバータと、 前記第1のインバータの前記一対のp型,n型電界効果
型トランジスタの各々のソースあるいはドレインとなる
電極もしくは拡散領域が電気的に接続された出力部の電
位を入力ゲート電位とする前記第1のインバータと同様
の第2のインバータを構成する一対のp型,n型電界効
果型トランジスタと、 前記第2のインバータを構成する一対のp型,n型電界
効果型トランジスタの出力を入力ゲート電位とする前記
第1および第2のインバータと同様の第3のインバータ
を構成する一対のp型,n型電界効果型トランジスタと
を備え、 前記第2のインバータを構成する一対のp型,n型電界
効果型トランジスタの出力を同時に前記第1のインバー
タの入力ゲートと電気的に接続し、 前記第1と第2のインバータのn型電界効果トランジス
タのインバータの出力でないソースあるいはドレインと
なる電極もしくは拡散領域を前記一対の交番電圧を供給
する交番電圧線の一方に接続し、 前記第1および第2のインバータのp型電界効果トラン
ジスタのインバータ出力でないソースあるいはドレイン
となる電極もしくは拡散領域を前記第1と第2のインバ
ータのn型電界効果トランジスタのインバータの出力で
ないソースあるいはドレインとなる電極もしくは拡散領
域が接続された交番電圧線と対を成す電圧の交番電圧線
に接続し、 前記第3のインバータのn型電界効果トランジスタのイ
ンバータの出力でない各々のソースあるいはドレインと
なる電極もしくは拡散領域の一方を前記交番電圧線の何
れか一方に接続し、他方を前記の固定電圧に接続したこ
とを特徴とする液晶表示装置。 - 【請求項7】前記第2のインバータを構成する一対のp
型,n型電界効果型トランジスタの出力と、前記第1の
インバータの入力ゲートとの間を抵抗を介して電気的に
接続したことを特徴とする請求項6記載の液晶表示装
置。 - 【請求項8】前記第2のインバータを構成する一対のp
型,n型電界効果型トランジスタの出力と、前記第1の
インバータの入力ゲートとの間に、前記第2のインバー
タを構成する一対のp型,n型電界効果型トランジスタ
の出力をソースあるいはドレインとなる電極もしくは拡
散領域の一方と電気的に接続し、かつ他方が前記第1の
インバータの入力ゲートに接続されるn型電界効果トラ
ンジスタを備え、 前記n型電界効果トランジスタのゲート電極を、前記第
1および第2のインバータのp型電界効果トランジスタ
のインバータ出力でないソースあるいはドレインとなる
電極もしくは拡散領域と接続される交番電圧線の電圧が
異なる2種類の電圧の絶対電圧の高い側の電圧状態にあ
るときに、前記n型電界効果トランジスタがオン状態と
なるように前記第1および第2のインバータのp型電界
効果トランジスタのインバータ出力でないソースあるい
はドレインとなる電極もしくは拡散領域と接続される交
番電圧線と同じあるいは同じ変化をする他の交番電圧線
に接続したことを特徴とする請求項6記載の液晶表示装
置。 - 【請求項9】前記第2のインバータを構成する一対のp
型,n型電界効果型トランジスタの出力と、前記第1の
インバータの入力ゲートとの間に、前記第2のインバー
タを構成する一対のp型,n型電界効果型トランジスタ
の出力をソースあるいはドレインとなる電極もしくは拡
散領域の一方と電気的に接続し、かつ他方が前記第1の
インバータの入力ゲートに接続されるn型電界効果トラ
ンジスタを備え、 前記n型電界効果トランジスタのゲート電極を、前記第
1および第2のインバータのp型電界効果トランジスタ
のインバータ出力でないソースあるいはドレインとなる
電極もしくは拡散領域が、前記第1および第2のインバ
ータのp型電界効果トランジスタのインバータ出力でな
いソースあるいはドレインとなる電極もしくは拡散領域
と接続される交番電圧線の電圧が異なる2種類の電圧の
絶対電圧の高い側の電圧状態にあるときに、前記n型電
界効果トランジスタがオン状態となるように前記第1お
よび第2のインバータのp型電界効果トランジスタのイ
ンバータ出力でないソースあるいはドレインとなる電極
もしくは拡散領域と接続される交番電圧線と異なる交番
電圧線に接続したことを特徴とする請求項6記載の液晶
表示装置。 - 【請求項10】前記固定電圧を、フィールド毎に異なる
固定電圧およびフィールド毎に異なる2種類の電圧を互
いに異なるように交番する一対の電圧を、液晶を挟む電
極の一方に供給する複数の交番電圧線の異なる2種類の
電圧の間の電圧値に設定したことを特徴とする請求項6
記載の液晶表示装置。 - 【請求項11】前記固定電圧を、フィールド毎に異なる
固定電圧およびフィールド毎に異なる2種類の電圧を互
いに異なるように交番する一対の電圧を、液晶を挟む電
極の一方に供給する複数の交番電圧線の異なる2種類の
電圧の中間電圧値に設定したことを特徴とする請求項6
記載の液晶表示装置。 - 【請求項12】前記第3のインバータのp型およびn型
電界効果トランジスタのインバータ出力でない各々のソ
ースあるいはドレインとなる電極もしくは拡散領域のp
型電界効果トランジスタのインバータ出力でないソース
あるいはドレインとなる電極もしくは拡散領域を前記交
番電圧線に接続し、n型電界効果トランジスタのインバ
ータ出力でないソースあるいはドレインとなる電極もし
くは拡散領域を前記固定電圧に接続し、前記固定電圧の
値を、フィールド毎に異なる固定電圧およびフィールド
毎に異なる2種類の電圧を互いに異なるように交番する
一対の電圧を液晶を挟む電極の一方に供給する複数の交
番電圧線の異なる2種類の電圧の中間電圧よりも前記第
3のインバータのp型電界効果トランジスタの閾値の1
/2だけ高く設定したことを特徴とする請求項6記載の
液晶表示装置。 - 【請求項13】前記第3のインバータのp型およびn型
電界効果トランジスタのインバータ出力でない各々のソ
ースあるいはドレインとなる電極もしくは拡散領域のn
型電界効果トランジスタのインバータ出力でないソース
あるいはドレインとなる電極もしくは拡散領域を前記交
番電圧線に接続し、p型電界効果トランジスタのインバ
ータ出力でないソースあるいはドレインとなる電極もし
くは拡散領域を前記固定電圧に接続し、前記固定電圧の
値を、フィールド毎に異なる固定電圧およびフィールド
毎に異なる2種類の電圧を互いに異なるように交番する
一対の電圧を液晶を挟む電極の一方に供給する複数の交
番電圧線の異なる2種類の電圧の中間電圧よりも前記第
3のインバータのn型電界効果トランジスタの閾値の1
/2だけ低く設定したことを特徴とする請求項6記載の
液晶表示装置。
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