JP2001356743A - アクティブマトリックス形表示装置及び液晶表示装置 - Google Patents

アクティブマトリックス形表示装置及び液晶表示装置

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Abstract

(57)【要約】 【課題】高低二つの固定電圧を用いることなくスタティ
ックメモリ回路と等価な画像メモリ回路を持つ高開口率
で高精細、かつ少ない配線数で多階調の画像表示を可能
とする。 【解決手段】複数の走査線（選択信号線）ＨＡＤＬ，Ｖ
ＡＤＬと複数の信号線（データ線（映像信号線））ＤＬ
が交差する部分に対応して画素を設け、画素電極と該画
素電極を選択するスイッチング素子と画素電極に書き込
むデータを記憶する記憶回路とで構成し、記憶回路に交
流電圧ＰＢＰ，ＰＢＮを印加する電源線ＰＢＰ−Ｌ，Ｐ
ＢＮ−Ｌを備えた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
ックス形表示装置に係り、特に高開口率で高精細な画素
メモリ方式の液晶表示装置やエレクトロルミネッセンス
形表示装置に関する。
【０００２】
【従来の技術】ノート型コンピユータやディスプレイモ
ニター用の高精細かつカラー表示が可能な表示装置とし
て液晶表示装置が広く採用されている。
【０００３】この液晶表示装置には、各内面に互いに交
差する如く形成された平行電極を形成した一対の基板で
液晶層を挟持した液晶表示素子を用いた単純マトリクス
型と、一対の基板の一方に画素単位で選択するためのス
イッチング素子を有する液晶表示素子を用いたアクティ
ブマトリクス型液晶表示装置とが知られている。
【０００４】アクティブマトリクス型液晶表示装置とし
て代表的な薄膜トランジスタ（ＴＦＴ）型は、画素毎に
設けた薄膜トランジスタＴＦＴをスイッチング素子とし
て画素電極に信号電圧（映像信号電圧：階調電圧）を印
加するものであるため、画素間のクロストークがなく、
高精細で多階調表示が可能である。
【０００５】一方、この種の液晶表示装置を携帯型の情
報端末など、電源にバッテリーを用いる電子装置に実装
した場合、その表示に伴う消費電力の低減化が必要にな
る。そのために、液晶表示装置の各画素にメモリ機能を
持たせようというアイデアが従来より多くの提案がなさ
れている。
【０００６】図１４は画素にメモリ機能を持たせた液晶
表示装置の一画素の構成例の説明図である。図１４は、
所謂ダイナミックメモリタイプと称するもので、信号線
と走査線の交点に設置した薄膜トランジスタＴＦＴの出
力側（画素電極側）にメモリ容量を設け、これに表示デ
ータを保持することで所定時間の間、表示データを保持
するものである。なお、ＬＣは液晶容量を示す。
【０００７】このダイナミックメモリタイプは、メモリ
容量に保持したデータが時間と共にリークするため、定
期的なリフレッシュを必要とする。特に、多結晶シリコ
ン半導体を用いて画素のメモリ機能を構成する場合は、
このリーク電流が大きくなる傾向がある。そのため、リ
フレッシュサイクルを短くする必要がある。
【０００８】しかし、リフレッシュサイクルを短くする
ことは、各画素にメモリ機能を持たせることで不必要な
書込みを省き、周辺回路、及び消費電力の低減を図ると
いう効果を低減してしまうという不具合を招く。
【０００９】上記の不具合を解消するために、ダイナミ
ックメモリタイプに代えてスタティックメモリタイプと
したものも提案されている。
【００１０】図１５は特開平４−３３３０９４号公報図
３に記載のスタティックメモリタイプのメモリ回路の一
例を説明する要部回路図である。図中、一点鎖線で囲っ
た部分が画素メモリを示す。この回路は、ＮＭＯＳトラ
ンジスタ１１１、ＰＭＯＳトランジスタ１１２、インバ
ータ１２１，１２２で構成される。走査信号ＶｇはＮＭ
ＯＳトランジスタ１１１とＰＭＯＳトランジスタ１１２
のゲートに、階調信号（輝度信号）ＶｄはＮＭＯＳトラ
ンジスタ１１１のドレインに供給される。ＮＭＯＳトラ
ンジスタ１１１のソースはＰＭＯＳトランジスタ１１２
のソースと共にインバータ１２２の入力に接続されてい
る。
【００１１】液晶駆動電圧を選択するメモリ回路の出力
ＤＭはインバータ１２２の出力から取り出される。イン
バータ１２１は、この信号ＤＭを入力して、その出力を
ＰＭＯＳトランジスタ１１２のドレインに接続される。
【００１２】ＮＭＯＳトランジスタ１１１は走査信号Ｖ
ｇが“０”のときにオフ状態となり、“１”のときにオ
ン状態となる。これと逆にＰＭＯＳトランジスタ１１２
は走査信号Ｖｇが“１”のときにオフ状態となり、
“０”のときにオン状態となる。このため、このメモリ
回路は走査信号Ｖｇが“０”のときに輝度信号Ｖｄを遮
断し、インバータ１２１の出力をインバータ１２２の入
力を接続してデータ保持状態となる。また、走査信号Ｖ
ｇが“１”のときに輝度信号Ｖｄをインバータ１２２の
入力に接続してデータ通過状態となる。
【００１３】図１６は特開平８−１９４２０５号公報図
２（ｂ）記載のスタティックメモリタイプのメモリ回路
の他例を説明する要部回路図である。図中、一点鎖線で
囲った部分が画素メモリを示す。この回路は、走査線３
と信号線４の交差部に設けた薄膜トランジスタからなる
スイッチ素子２１、２２、２３、２４から構成される。
スイッチ素子２２と２３はインバータを構成し、メモリ
回路となっている。走査線３に走査電圧（パルス）を印
加し、これに同期させてスイッチ素子２４の開閉を制御
する信号を信号線４を介してスイッチ素子２１に入力す
る。
【００１４】その他にも、各画素毎にメモリを設けた先
行技術には、特開平６−１０２５３０号、特開平８−２
８６１７０号、特開平９−１１３８６７号、特開平９−
２１２１４０号、特開平１１−６５４８９号及び特開平
１１−７５１４４号公報がある。
【００１５】しかしいずれの先行技術でも、各画素のメ
モリ回路の電源ノードには、時間毎に電圧レベルが変化
しない直流電圧を印加しており、時間の経過と共に電圧
レベルが変化する交流電圧をメモリ回路の電源ノードに
印加する思想は記載も示唆もなかった。
【００１６】従っていずれの先行技術でも、各画素のメ
モリの記憶を維持するために、各画素毎に直流電圧を供
給する配線を、特別に設ける必要がある。
【００１７】
【発明が解決しようとする課題】上記従来の構成では、
スタティックメモリタイプとしたことで、本来、液晶表
示装置の画素アレー部分に不必要な高低二つの固定電圧
を各画素に供給する必要があるため、そのための配線ス
ペースを要し、特に透過型の液晶表示装置では開口率委
の低下につながる。
【００１８】また反射型液晶表示装置や、エレクトロル
ミネッセンス表示装置でも、透過型液晶は言うに及ば
ず、画素を駆動するドライバ等の周辺回路の配線が多く
なり、表示装置の周辺領域が大きくなり、コンパクト化
を疎外する。
【００１９】本発明の目的は、上記従来技術の諸問題を
解消して、本来、液晶表示装置の画素アレー部分に不必
要な高低二つの固定電圧を用いることなく、スタティッ
クメモリ回路と等価な画像メモリ回路を持つ高開口率で
高精細、かつ少ない配線数で多階調の画像表示を可能と
したアクティブマトリックス形表示装置を提供すること
にある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、画像メモリのデータ保持を、画素駆動用
パルス、例えば液晶では液晶交流駆動用パルスを電源と
する回路構成とした。すなわち、複数の走査線と複数の
信号線が交差する部分に対応して画素を設けてなり、上
記画素を、画素電極と該画素電極を選択するスイッチン
グ素子と上記画素電極に書き込むデータを記憶する記憶
回路とで構成し、上記記憶回路に交流電圧を印加する電
源線を備えた。
【００２１】行方向及び列方向に配列した複数の画素
と、前記各画素に対応して設けた前記行方向に延在する
複数の走査線と複数の信号線とを備え、上記画素を、画
素電極と該画素電極を選択するスイッチング素子と上記
画素電極の表示データを記憶するメモリ回路と前記画素
電極に印加する電圧を選択するとともに選択した上記電
極の一つを前記メモリ回路に供給する選択回路とで構成
した。
【００２２】複数の要素画素（セル）を集めて１画素
（単位画素）を構成し、上記単位画素を行方向および列
方向に複数配列し、上記要素画素に対応して行方向に延
在する複数の行選択線と列方向に延在する複数の列選択
線を設け、上記要素画素は画素電極と該画素電極を選択
するスイッチング回路と上記画素電極の点灯／非点灯の
データを記憶するメモリ回路と上記画素電極に印加する
電圧を選択する選択回路を備え、上記メモリ回路に前記
画素電極に印加する電圧の一つを供給し、上記複数の行
選択線を駆動する行選択回路と、上記複数の列選択線を
駆動する列選択回路を設け、上記一つの単位画素に属す
る複数の要素画素を上記行選択回路及び列選択回路によ
り同時に選択する。
【００２３】一つの前記単位画素に属する複数の要素画
素の点灯する数を前記メモリ回路に書き込むデータによ
り制御して階調を表示する。
【００２４】一つの前記単位画素に属する要素画素の点
灯周期と非点灯周期の割合を前記メモリ回路に書き込む
データにより制御して階調を表示する。
【００２５】この構成により、配線数を低減して画素の
開口率の低下を防止し、多階調かつ高精細の画像表示を
得ることができる。
【００２６】なお、本発明は上記の構成および後述する
実施例の構成に限定されるものではなく、本発明の技術
思想を逸脱することなく種々の変更が可能である。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、実施例の図面を参照して詳細に説明する。
【００２８】図１は本発明によるアクティブマトリック
ス形表示装置、具体的には液晶表示装置の概略構成を説
明する模式図である。このアクティブマトリックス形表
示装置は、基板上に複数の画素ＰＩＸをＸ−Ｙ平面に２
次元配列した画素メモリアレーの１辺にＸ方向のランダ
ムアクセス回路（Ｘ）ＲＡＸを配置し、他の１辺にＹ方
向のランダムアクセス回路（Ｙ）ＲＡＹを配置してあ
る。また、ランダムアクセス回路（Ｘ）ＲＡＸ側には選
択スィッチアレーＳＥＬが設けてある。
【００２９】ランダムアクセス回路（Ｘ）ＲＡＸからは
選択信号線ＨＡＤＬが、ランダムアクセス回路（Ｙ）Ｒ
ＡＹからは選択信号線ＶＡＤＬが画素メモリアレーに配
線され、また、選択スィッチアレーＳＥＬからはデータ
線（映像信号線）ＤＬが画素メモリアレーに配線されて
いる。上記の選択信号線ＨＡＤＬ、選択信号線ＶＡＤ
Ｌ、データ線ＤＬの交差部に画素ＰＩＸが形成されてい
る。なお、画素ＰＩＸには固定電圧（共通電極電圧）Ｖ
ＣＯＭを印加する共通線ＶＣＯＭ−Ｌが配線されてい
る。
【００３０】画素メモリアレーのさらに他の辺には、固
定電圧ＶＣＯＭの印加パッドＶＣＯＮ−Ｐが設けられて
いる。
【００３１】そして、固定電圧ＶＣＯＭの印加パッドＶ
ＣＯＮ−Ｐを設けた辺側には、フィールド毎に異なる２
種類の電圧ＰＢＰとＰＢＮの印加パッドＰＢＰ−ＰとＰ
ＢＮ−Ｐが設けられ、この印加パッドＰＢＰ−ＰとＰＢ
Ｎ−Ｐに接続した交番電圧線ＰＢＰ−ＬとＰＢＮ−Ｌが
画素ＰＩＸに延びている。
【００３２】表示制御装置ＣＴＬから出力されるＸアド
レスデータＸ、ＹアドレスデータＹおよび表示信号であ
るデジタルデータ（Ｒ，Ｇ，Ｂ）はそれぞれのバスライ
ンＸ，Ｙ，Ｄを介してランダムアクセス回路（Ｘ）ＲＡ
Ｘ、ランダムアクセス回路（Ｙ）ＲＡＹ、デジタルデー
タバスラインＤのそれぞれに供給される。
【００３３】固定電圧ＶＣＯＭ、交番電圧ＰＢＰとＰＢ
Ｎは表示制御装置ＣＴＬで制御される電源回路ＰＷＵか
ら供給される。
【００３４】図２は本発明の第１実施例である液晶表示
装置の１画素の構成を説明する回路図である。液晶ＬＣ
を挟む一方の基板において、映像信号線ＤＬを構成する
映像信号線ＤＬ１は画素に映像信号を供給する配線を構
成し、選択信号線ＨＡＤＬ１とＶＡＤＬは映像信号を印
加する画素を選択するための配線である。画素は、次に
選択されて書き換えるまでの間印加された映像信号を保
持する機能を持つ。
【００３５】なお、本実施例において液晶ＬＣをエレク
トロルミネッセンス素子に置き換えれば、エレクトロル
ミネッセンス形表示装置になる。
【００３６】固定電圧ＶＣＯＭは固定電圧線ＶＣＯＭ−
Ｌに印加される。また、固定電圧ＶＣＯＭは液晶ＬＣを
挟む他方の基板に形成した電極にも印加される。交番電
圧ＰＢＰとＰＢＮは、交番電圧線ＰＢＰ−ＬとＰＢＮ−
Ｌに印加される。
【００３７】画素への映像信号の書込みは、選択信号線
ＨＡＤＬを構成する選択信号線ＨＡＤＬ１と選択信号線
ＶＡＤＬに印加される各選択信号で２つのＮＭＯＳトラ
ンジスタトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１がオ
ン状態となることにより行われる。
【００３８】書き込まれた映像信号電位を入力ゲート
（電圧ノードＮ８）電位とし、一対のｐ型電界効果トラ
ンジスタＰＬＴＦ１とｎ型電界効果トランジスタＮＬＴ
Ｆ１の各々のソースあるいはドレインとなる電極もしく
は拡散領域が電気的に接続されて出力部（電圧ノードＮ
９）を形成する第１のインバータを構成する。以下、電
圧ノードを、単にノードと称する。
【００３９】第１のインバータを構成する一対のｐ型電
界効果トランジスタＰＬＴＦ１とｎ型電界効果トランジ
スタＮＬＴＦ１の各々のソースまたはドレインとなる電
極もしくは拡散領域が電気的に接続された出力部（ノー
ドＮ９）の電位を入力ゲート電位とする一対のｐ型電界
効果トランジスタＰＬＴＲ１とｎ型電界効果トランジス
タＮＬＴＲ１で第２のインバータを構成する。
【００４０】第２のインバータを構成する一対のｐ型電
界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジ
スタＮＬＴＲ１の各々のソースまたはドレインとなる電
極もしくは拡散領域が電気的に接続された出力部（ノー
ドＮ８）の電位を入力ゲート電位とする一対のｐ型電界
効果トランジスタＰＰＶＳ１とｎ型電界効果トランジス
タＮＰＶＳ１で第３のインバータを構成する。
【００４１】そして、第２のインバータを構成する一対
のｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果
トランジスタＮＬＴＲ１の出力部（ノードＮ８）は、同
時に第１のインバータの入力ゲート（ノードＮ８）と電
気的に接続される。
【００４２】第１と第２のインバータを構成するｎ型電
界効果トランジスタＮＬＴＦ１とＮＬＴＲ１の、インバ
ータの出力でないソースあるいはドレインもしくは拡散
領域（ノードＮ６）が前記一対の交番電圧線の一方（Ｐ
ＢＮ）に接続される。
【００４３】さらに、第１と第２のインバータを構成す
るｐ型電界効果トランジスタＰＬＴＦ１とＰＬＴＲ１
の、インバータの出力でないソースあるいはドレインも
しくは拡散領域（ノードＮ４）が前記第１および第２の
インバータのｎ型電界効果トランジスタのインバータ出
力でないソースとなる電極あるいはドレインもしくは拡
散領域が接続された交番電圧線（ノードＮ６）と対をな
す電圧の交番電圧線ＰＢＰに接続される。
【００４４】第３のインバータを構成する一対のｐ型電
界効果トランジスタＰＰＶＳ１とｎ型電界効果トランジ
スタＮＰＶＳ１のインバータ出力部（ノードＮ１０）で
ない各々のソースあるいはドレインとなる電極（ノード
Ｎ６およびＮ１０）もしくは拡散領域の一方（ノードＮ
６）は、前記交番電圧線のいずれか一方（ＰＢＮ）に接
続され、他方は固定電圧線ＶＣＯＭに接続される。
【００４５】図３は図２に示した画素回路の動作を説明
する波形図であり、横軸に時間をとって各々の信号線に
印加されるパルス電圧とノードの電圧を示す。図中、Ｄ
Ｌ１は当該画素を含む画素アレー（画素メモリアレー）
内の画素列（或いは画素行）に共通な映像信号線（ドレ
イン線）に加えられる信号パルスの一例である。
【００４６】本実施例では、選択信号線ＨＡＤＬ１とＶ
ＡＤＬ１が同時にハイ（Ｈｉｇｈ）状態になったときに
２つのトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１がオン
状態となる。このときの映像信号線（ドレイン線）ＤＬ
１の電圧レベルが画素メモリのノードＮ８に書き込まれ
る。
【００４７】図２では、まず、（１）ｔ１のタイミング
でトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１のＮＭＯＳ
トランジスタがオン状態になり、このときの映像信号線
ＤＬ１の電圧レベルが画素メモリのノードＮ８に書き込
まれる。
【００４８】（２）タイミングｔ１以前のノードＮ８の
状態がロー（Ｌｏｗ）であったとすると、この書込みに
より、ノードＮ８の状態はロー状態からハイ状態に変化
する。このとき、図３に示した例では、一対の交番電圧
線ＰＢＰ、ＰＢＮの電圧状態はＰＢＰがハイ（＋Ｖ）、
ＰＢＮがロー（−Ｖ）であるので、２つのインバータの
ｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界効果ト
ランジスタＮＬＴＦ１およびｐ型電界効果トランジスタ
ＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１の電
圧印加条件は正常動作状態にあり、ノードＮ８がハイ状
態になる。これにより、ｐ型電界効果トランジスタＰＬ
ＴＦ１がオフ状態、ｎ型電界効果トランジスタＮＬＴＦ
１がオン状態になり、その出力ノードＮ９は交番電圧線
ＰＢＮと接続されることになる。すなわち、その状態は
ハイ状態からロー状態に変化する。
【００４９】ノードＮ９の状態がハイ状態からロー状態
に変化することにより、ｐ型電界効果トランジスタＰＬ
ＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１のうちの
ＰＬＴＲ１がオン状態、ＮＬＴＲ１がオフ状態になるの
で、その出力ノードＮ８は交番電圧線ＰＢＰと接続さ
れ、その状態はハイとなる。その結果として、タイミン
グでＮＭＯＳトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１
がオフ状態となり、ノードＮ８が電気的に映像信号線Ｄ
Ｌ１から切り離された後も、タイミングｔ１での書込み
状態（ハイ状態）の外部電位と接続して、その状態を保
持することができる（メモリ機能をもつ）。
【００５０】（３）ノードＮ８の電圧は同時に第３のイ
ンバータを構成する一対のｐ型電界効果トランジスタＰ
ＰＶＳ１とｎ型電界効果トランジスタＮＰＶＳ１のゲー
ト電圧である。ノードＮ８はハイ状態であるので、第３
のインバータを構成するｐ型電界効果トランジスタＰＰ
ＶＳ１がオフ状態、ｎ型電界効果トランジスタＮＰＶＳ
１がオン状態となって、液晶ＬＣを駆動する図示しない
画素電極は交番電圧線ＰＢＰと接続される。
【００５１】タイミングｔ１からｔ３の期間は、交番電
圧線ＰＢＮの電位はロー（−Ｖ）であるので、画素電極
はロー（−Ｖ）となり、対向電極電位ＶＣＯＭ（〜
（（＋Ｖ）＋（−Ｖ））／２）との電圧差分だけの電圧
を液晶に印加する状態となる。
【００５２】（４）タイミングｔ１からｔ３の期間は一
対の交番電圧線ＰＢＰ、ＰＢＮの電位は変動しないの
で、上記の（２）（３）の状態が保持される。
【００５３】（５）タイミングｔ４で一対の交番電圧線
ＰＢＰ、ＰＢＮは、その電位を反転する。すなわち、交
番電圧線ＰＢＰはハイ状態（＋Ｖ）からロー状態（−
Ｖ）に、交番電圧線ＰＢＮはロー状態（−Ｖ）からハイ
状態（＋Ｖ）に変化する。
【００５４】（６）このときの画素メモリの動作は次の
とおりである。ノードＮ８はハイ状態にあるので第１の
インバータを構成する一対のｐ型電界効果トランジスタ
ＰＬＴＦ１とｎ型電界効果トランジスタＮＬＴＦ１は依
然としてＮＬＴＦ１がオン状態にあり、その出力ノード
Ｎ９は交番電圧線ＰＢＮと電気的に接続している。
【００５５】したがって、交番電圧線ＰＢＮの電位がロ
ー状態（−Ｖ）からハイ状態（＋Ｖ）に変化したことに
よって、ノードＮ９もロー状態（−Ｖ）からハイ状態
（＋Ｖ）に変化に変化する。
【００５６】（７）ノードＮ９がハイ状態（＋Ｖ）にな
ると、第２のインバータを構成するｐ型電界効果トラン
ジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ
１はＰＬＴＲ１がオフ状態となり、ＮＬＴＲ１がオン状
態に変化する。これにより、その出力ノードＮ８はｎ型
電界効果トランジスタＮＬＴＲ１を介して交番電圧線Ｐ
ＢＮと接続することになる。したがって、その電位はハ
イ状態（＋Ｖ）であり、この場合もノードＮ８をハイ状
態（＋Ｖ）に維持するようにバイアスされ、第３のイン
バータを構成する一対のｐ型電界効果トランジスタＰＰ
ＶＳ１とｎ型電界効果トランジスタＮＰＶＳ１のＰＰＶ
Ｓ１がオフ状態、ＮＰＶＳ１がオン状態を維持すること
になる。
【００５７】このときも、液晶ＬＣを駆動する画素電極
（図示せず）は交番電圧線ＰＢＮと接続されるが、交番
電圧線ＰＢＮの電位はハイ状態（＋Ｖ）であるので、画
素電極の電位はハイ状態（＋Ｖ）となる。このときも、
対向電極電位ＶＣＯＭ（〜（（＋Ｖ）＋（−Ｖ））／
２）との電圧差分だけの電圧を液晶に印加する状態とな
る。
【００５８】このときの電圧符号は対向電極電位ＶＣＯ
Ｍに対して上記（３）の場合とは逆になるが、これは、
液晶を駆動するときに液晶の劣化防止のために一般的に
用いられる交番電圧印加法そのものであり、画素メモリ
が実現した駆動方法に合致する。
【００５９】（８）図３では、タイミングｔ７で、再び
一対の交番電圧線ＰＢＰ、ＰＢＮは、その電位を反転す
る。すなわち、交番電圧線ＰＢＰはロー状態（−Ｖ）か
らハイ状態（＋Ｖ）に、ＰＢＮはハイ状態（＋Ｖ）から
ロー状態（−Ｖ）に変化する。この場合は、上記
（２）、（３）で説明した状態が繰り返されることにな
る。
【００６０】（９）図２では、タイミングｔ９で、再び
ＮＭＯＳトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１がオ
ン状態となり、ノードＮ８が映像信号線ＤＬ１と接続さ
れる。このときの映像信号線ＤＬ１の状態はロー状態
（−Ｖ）である。したがって、ノードＮ８はロー状態
（−Ｖ）に変化し、第１のインバータを構成する一対の
ｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界効果ト
ランジスタＮＬＴＦ１のうち、トランジスタＰＬＴＦ１
がオン状態、ＮＬＴＦ１はオフ状態に変化する。
【００６１】このとき、交番電圧線ＰＢＰはハイ状態
（＋Ｖ）、ＰＢＮはロー状態（−Ｖ）になっているの
で、一対のｐ型電界効果トランジスタＰＬＴＦ１とｎ型
電界効果トランジスタＮＬＴＦ１の出力ノードＮ９は交
番電圧線ＰＢＰと接続され、ハイ状態（＋Ｖ）となる。
【００６２】ノードＮ９がハイ状態（＋Ｖ）であるの
で、第２のインバータを構成する一対のｐ型電界効果ト
ランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬ
ＴＲ１のうち、トランジスタＰＬＴＲ１がオフ状態に、
トランジスタＮＬＴＲ１がオンに変化する。その出力ノ
ードＮ８は交番電圧線ＰＢＮと電気的に接続される。
【００６３】交番電圧線ＰＢＮはロー状態（−Ｖ）にな
っているので、ノードＮ８はロー状態（−Ｖ）となり、
再びＮＭＯＳトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１
がオフ状態になった後も、ロー状態（−Ｖ）を保持する
ことになる。
【００６４】（１０）ノードＮ８がロー状態（−Ｖ）に
あるので、第３のインバータを構成する一対のｐ型電界
効果トランジスタＰＰＶＳ１とｎ型電界効果トランジス
タＮＰＶＳ１のうち、トランジスタＰＰＶＳ１はオン状
態に、トランジスタＮＰＶＳ１はオフ状態となり、液晶
ＬＣを駆動する画素電極（図示せず）は対向電極電位Ｖ
ＣＯＭに接続される。画素電極は電圧ＶＣＯＭとなり、
対向電極電位ＶＣＯＭと同電位のため、液晶には電圧が
印加されない状態となる。
【００６５】（１１）タイミングｔ１２で、再び一対の
交番電圧線ＰＢＰとＰＢＮは、その電位を反転する。す
なわち、交番電圧線ＰＢＰはハイ状態（＋Ｖ）からロー
状態（−Ｖ）に、交番電圧線ＰＢＮはロー状態（−Ｖ）
からハイ状態（＋Ｖ）に変化する。ノードＮ８はロー状
態（−Ｖ）のままなので、第１のインバータを構成する
一対のｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界
効果トランジスタＮＬＴＦ１のうち、トランジスタＰＬ
ＴＦ１がオン状態、ＮＬＴＦ１はオフ状態のまま、すな
わちロー状態（−Ｖ）となる。
【００６６】ノードＮ９がロー状態（−Ｖ）に変化する
と、第２のインバータを構成する一対のｐ型電界効果ト
ランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬ
ＴＲ１のうち、トランジスタＰＬＴＲ１がオン状態に、
トランジスタＮＬＴＲ１がオフに変化する。出力ノード
Ｎ８は交番電圧線ＰＢＰと電気的に接続される。交番電
圧線ＰＢＰはロー状態（−Ｖ）となっているので、ノー
ドＮ８はロー電位（−Ｖ）となり、ロー状態（−Ｖ）を
保持することになる。
【００６７】（１２）ノードＮ８はロー電位（−Ｖ）に
あるので、第３のインバータを構成する一対のｐ型電界
効果トランジスタＰＰＶＳ１とｎ型電界効果トランジス
タＮＰＶＳ１のうち、トランジスタＰＰＶＳ１はオン状
態に、トランジスタＮＰＶＳ１はオフ状態となり、液晶
ＬＣを駆動する画素電極（図示せず）は対向電極電位Ｖ
ＣＯＭに接続される。画素電極は電圧ＶＣＯＭとなり、
対向電極電位ＶＣＯＭと同電位のため、液晶には電圧が
印加されない状態となる。
【００６８】（１３）以上説明した構成により、本来、
液晶の劣化を防止するために各々の電極に与える交番電
圧を用いて、画素内に設けたメモリ（ラッチメモリ）の
状態を保持できる。
【００６９】（１４）上記（６）および（１１）で、交
番電圧の電位が変化しても、ノードＮ８の電位は変化し
ないことを前提としたが、実際の回路設計では変化する
要素である。極端な場合、例えばノードＮ８に比べてノ
ードＮ９の容量が非常に大きくなるような設計とした場
合、ノードＮ９の電位が変化し難いので、自己安定化に
向かって変化を始める閉じたラッチアップメモリ（一対
のｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界効果
トランジスタＮＬＴＦ１で構成した第１のインバータと
一対のｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界
効果トランジスタＮＬＴＲ１で構成した第２のインバー
タの互いの出力が相手の入力になる回路構成）では、自
己安定状態がノードＮ９の電位によって支配されること
になる。すなわち、上記（６）の場合をノード９が支配
しているという仮定で考えると、ノードＮ９はロー状態
（−Ｖ）にあるので、第２のインバータのトランジスタ
ＰＬＴＲ１はオン状態（＋Ｖ）で、トランジスタＮＬＴ
Ｒ１はオフ状態（−Ｖ）となる。したがって、ノードＮ
８は交番電圧線ＰＢＰと接続して、（６）の条件下で
は、交番電圧線ＰＢＰはロー状態（−Ｖ）になってお
り、ノードＮ８はハイ状態（＋Ｖ）からロー状態（−
Ｖ）に変化し、メモリ保持が行われなくなる。
【００７０】（１５）ノードＮ８とノードＮ９を図２で
考えると、ノードＮ９が第２のインバータのトランジス
タＰＬＴＲ１とＮＬＴＲ１のゲート容量および自己配線
容量のみである。これに対し、ノードＮ８は第１のイン
バータのトランジスタＰＬＴＦ１とＮＬＴＦ１のゲート
容量および自己配線容量のほかに、第３のインバータの
トランジスタＰＰＶＳ１とＮＰＶＳ１のゲート容量およ
びＮＭＯＳトランジスタＨＡＤＳＷ１のゲートとカップ
リング容量を持つので、一般的にはノードＮ８が自己安
定状態を支配すると考えられるが、設計次第では上記
（１４）の状況が起こり得る。この対策を考慮した回路
構成を図４〜図６に示す。
【００７１】図４は本発明の第２実施例の１画素の構成
を説明する回路図である。図２と同一符号は同一機能部
分を示す（なお、符号の数字２は図２の数字１を付した
ものと同一素子または線に対応する）。
【００７２】本実施例では、第２のインバータを構成す
るｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果
トランジスタＮＬＴＲ１の入力ノードＮ８と第１のイン
バータのｐ型電界効果トランジスタＰＬＴＦ１とｎ型電
界効果トランジスタＮＬＴＦ１の入力ノードＮ８’の間
に抵抗ＲＦＢを挿入した。
【００７３】ノードＮ８のメモリ状態は、主にＮＭＯＳ
トランジスタＶＡＤＳＷ２とＨＡＤＳＷ２のオフレベル
でのリークや他の配線（ＤＬ２、ＰＢＰ、ＰＢＮ、ＶＡ
ＤＬ、ＨＡＤＬ２）との容量結合による電位変動であ
り、通常メモリ状態が反転するほど大きな変動量になる
のは比較的長い時間を要する、と想定できる。
【００７４】したがって、出力ノードＮ８’の電位は、
その比較的ゆっくりとした変動による電荷の変化分を補
うことが目的であるため、高抵抗な抵抗ＲＦＢを上記し
た部分に挿入しても、その目的を達成するとができる。
【００７５】本実施例の構成としたことで、たとえ上記
（１４）で述べたようなノードＮ９の容量が比較的大き
くて、一時的に第２のインバータを構成するトランジス
タＰＬＴＲ１とトランジスタＮＬＴＲ１の状態がのＮ９
に支配され、その出力が不都合な電位になった場合で
も、その電位が抵抗ＲＦＢを介してノードＮ８の状態を
変化させる前に、上記（６）、（１１）で記述した手順
でノードＮ８に支配された状態での設定が起こるため、
メモリデータの保持がより確実になる。
【００７６】図５は本発明の第３実施例の１画素の構成
を説明する回路図である。図４と同一符号は同一機能部
分を示す。本実施例では、第２のインバータを構成する
ｐ型電界効果トランジスタＰＬＴＲ２とｎ型電界効果ト
ランジスタＮＬＴＲ２の入力ノードＮ８と第１のインバ
ータのｐ型電界効果トランジスタＰＬＴＦ２とｎ型電界
効果トランジスタＮＬＴＦ２の入力ノードＮ８’の間に
ｎＭＯＳトランジスタＮＦＢＳＷを挿入した。このｎＭ
ＯＳトランジスタＮＦＢＳＷのゲート入力ノードを交番
電圧線ＰＢＰに接続した。
【００７７】本実施例の構成によれば、２つのインバー
タ（第２のインバータと第１のインバータ）を構成する
トランジスタＰＬＴＲ２とトランジスタＮＬＴＲ２、Ｐ
ＬＴＦ２とＮＬＴＦ２が一般的なバイアス状態、すなわ
ちｐ型側がｎ型よりも電圧が高い場合にのみ、ＮＭＯＳ
トランジスタＮＦＢＳＷがオン状態となる。これによ
り、上記（６）、（１１）で記述した状態では、第２の
インバータを構成するトランジスタＰＬＴＲ２とＮＬＴ
Ｒ２の出力ノードＮ８’と第１のインバータを構成する
トランジスタＰＬＴＦ２とＮＬＴＦ２の入力ノードＮ８
との電気的接続が切られる。したがって、上記（１４）
で記述したような状況は起こらなくなる。
【００７８】図６は本発明の第４実施例の１画素の構成
を説明する回路図である。図５と同一符号は同一機能部
分を示す。本実施例では、第２のインバータを構成する
ｐ型電界効果トランジスタＰＬＴＲ２とｎ型電界効果ト
ランジスタＮＬＴＲ２の出力ノードＮ８’と第１のイン
バータのｐ型電界効果トランジスタＰＬＴＦ２とｎ型電
界効果トランジスタＮＬＴＦ２の入力ノードＮ８の間に
ＮＭＯＳトランジスタＰＦＢＳＷを挿入した。このＮＭ
ＯＳトランジスタＰＦＢＳＷのゲート入力ノードを交番
電圧線ＰＢＮに接続した。
【００７９】本実施例の構成によっても、上記図５で説
明したものと同様の効果を得ることができる。
【００８０】上記各実施例で説明した構成では、ＣＭＯ
Ｓトランジスタをデスチャージモードだけでなく、チャ
ージモードでも使用するため、チャージモードにおける
伝達電圧の閾値電圧降下に留意して設計する必要があ
る。例えば、第３のインバータを構成するトランジスタ
ＮＰＶＳ２がオン状態で交番電圧線ＰＢＮと画素電極が
電気的につながっている場合、交番電圧線ＰＢＮのロー
電圧はそのまま伝わるが、ハイ電圧は 閾値分だけ電圧
降下した電圧となる。
【００８１】例えば、この閾値をＶｔｈＮとしたとき、
固定電圧ＶＣＯＭを｛（ハイ（＋Ｖ）＋ロー（−Ｖ））
／２｝−ＶｔｈＮ／２付近に設定する、といった配慮が
必要になる。
【００８２】図２の回路構成において、第２のインバー
タ（トランジスタＰＬＴＲ１とＮＬＴＲ１）の出力イン
ピーダンスが非常に低い場合は、トランジスタＶＡＤＳ
Ｗ１とＨＡＤＳＷ１がオン状態になって書込みが行われ
るときも、前の状態が保存されることが懸念される。こ
のような場合には図４に示した構成とすることが有効で
ある。
【００８３】上記各実施例では、信号入力部のＭＯＳト
ランジスタとして、画素部にＸＹアドレス用の２つのト
ランジスタＶＡＤＳＷ１とＨＡＤＳＷ１を用いたものを
説明した。しかし、上記のトランジスタのうちの一方、
例えば通常使われているようにＸアドレス用のＭＯＳト
ランジスタＨＡＤＳＷ１を映像信号線（ドレイン線）Ｄ
Ｌを選択するスィッチとして、図に表れない部分に配置
してもよい。また、ＭＯＳトランジスタＶＡＤＳＷ１と
ＨＡＤＳＷ１の配置を図とは逆にしてもよい。
【００８４】次に、本発明の他の実施例について、図７
〜図１２を参照して説明する。メモリ機能を有する画素
を用いてディザによる多階調表示を行う場合、階調分の
信号線が必要となる。そのため、高精細化が困難であ
る。
【００８５】これを解決するために、本発明では、メモ
リ内蔵型画素を用いて、１画素を表示面積が異なる複
数セル（液晶セルやエレクトロルミネッセンス素子等か
らなる、副画素で構成する。２本の信号線で４階調を
表示する。３本の信号線で８階調を表示する。階調
をディザにより表示する。階調をＦＲＣ（Ｆｒａｍｅ
Ｒａｔｅ Ｃｏｎｔｒｏｌ）によって表示する。
【００８６】図７は４階調表示を行う画素構成の説明図
である。本実施例は１画素を２つのセル（セルＡ：cell
-AとセルＢ:cell-B ）で構成し、各セルにはそれぞれメ
モリＭＲ１、ＭＲ２を持つ。
【００８７】ＸＬとＹＬは選択線であり、ＸＬは横（水
平）方向のアドレス線、ＹＬは縦（垂直）方向のアドレ
ス線、ＤＬ１はセルＡのデータ線（ドレイン線、または
映像信号線）、ＤＬ２はセルＢのデータ線を示す。ＣLC
は液晶容量である。
【００８８】１画素の構成は、表示面積を（セルＢ:cel
l-B/セルＡ:cell-A ）＝２／１とする。セルＡ：cell-A
およびセルＢ:cell-B は、各々１ビット（bit)メモリＭ
Ｒ１、ＭＲ２を備えている。
【００８９】１ビットメモリＭＲ１、ＭＲ２のそれぞれ
は“１”と“０”の２値を有する。アドレス線ＸＬとＹ
Ｌは表示データを書き込む画素のアドレスの指定を行
う。データ線ＤＬ１とＤＬ２は各セルの表示データを入
力する。
【００９０】アドレス線ＸＬとＹＬにより選択された画
素は、データ線ＤＬ１とＤＬ２により表示データを取込
み、各セルのメモリＭＲ１、ＭＲ２に記憶する。記憶さ
れたデータは次の書き換えられる時間まで保持される。
【００９１】図８は４階調表示のセルの表示状態の説明
図であり、図中の白抜きが選択セル、斜線で示した部分
が非選択セルを示す。また、図９は４階調表示のマトリ
クス構成図である。２つのセルＡ：cell-Aおよびセル
Ｂ:cell-B で構成した画素は、第０階調表示から第３階
調表示までの４階調を表示する。
【００９２】第０階調表示の場合は、セルＡ：cell-Aお
よびセルＢ:cell-B は共に“０”である。第１階調表示
の場合は、セルＡ：cell-Aは“１”でセルＢ:cell-B は
“０”である。第２階調表示の場合は、セルＡ：cell-A
は“０”でセルＢ:cell-B は“１”、第３階調表示の場
合は、セルＡ：cell-Aは共に“１”である。セルＡ：ce
ll-Aの面積を１Ｓとすると、セルＢ:cell-B の面積はそ
の２倍の２Ｓとなる。
【００９３】セルの表示データが“１”のときに液晶に
電圧を印加する状態の場合を例にすると、各階調表示に
おける電圧面積は、第０階調表示では０、第１階調表示
では１Ｓ、第２階調表示では２Ｓ、第３階調表示では３
Ｓである。
【００９４】本実施例により、メモリ機能を有する画素
を用いた高精細表示が可能となる。
【００９５】図１０は８階調表示を行う画素構成の説明
図である。本実施例は１画素を３つのセル（セルＡ：ce
ll-AとセルＢ:cell-B およびセルＣ:cell-C ）で構成
し、各セルにはそれぞれメモリＭＲ１、ＭＲ２、ＭＲ３
を持つ。
【００９６】ＸＬとＹＬは選択線であり、ＸＬは横（水
平）方向のアドレス線、ＹＬは縦（垂直）方向のアドレ
ス線、ＤＬ１はセルＡのデータ線（ドレイン線、または
映像信号線）、ＤＬ２はセルＢのデータ線、ＤＬ３はセ
ルＣのデータ線を示す。ＣLCは液晶容量である。
【００９７】１画素の構成は、表示面積を（セルＣ:cel
l-C/セルＢ:cell-B/セルＡ:cell-A）＝３／２／１とす
る。セルＡ：cell-AとセルＢ:cell-B およびセルＣ:cel
l-Cは、各々１ビット（bit)メモリＭＲ１、ＭＲ２、Ｍ
Ｒ３を備えている。
【００９８】１ビットメモリＭＲ１、ＭＲ２、ＭＲ３の
それぞれは“１”と“０”の２値を有する。アドレス線
ＸＬとＹＬは表示データを書き込む画素のアドレスの指
定を行う。データ線ＤＬ１とＤＬ２は各セルの表示デー
タを入力する。
【００９９】アドレス線ＸＬとＹＬにより選択された画
素は、データ線ＤＬ１とＤＬ２とＤＬ３により表示デー
タを取込み、各セルのメモリＭＲ１、ＭＲ２、ＭＲ３に
記憶する。記憶されたデータは次の書き換えられるまで
保持される。
【０１００】図１１は８階調表示のセルの表示状態の説
明図であり、図中の白抜きが選択セル、斜線で示した部
分が非選択セルを示す。また、図１２は８階調表示のマ
トリクス構成図である。２つのセルＡ：cell-Aとセル
Ｂ:cell-B およびセルＣ:cell-C で構成した画素は、第
０階調表示から第７階調表示までの８階調を表示する。
【０１０１】第０階調表示の場合は、セルＡ：cell-Aと
セルＢ:cell-B およびセルＣ:cell-C は全て“０”であ
る。第１階調表示の場合は、セルＡ：cell-Aは“１”で
セルＢ:cell-B とセルＣ:cell-C は“０”である。第２
階調表示の場合は、セルＡ：cell-Aは“０”、セルＢ:c
ell-B は“１”、セルＣ:cell-C は“０”である。
【０１０２】第３階調表示の場合は、セルＡ：cell-Aと
セルＢ:cell-B は共に“１”、セルＣ:cell-C は“０”
である。第４階調表示の場合は、セルＡ：cell-Aとセル
Ｂ:cell-B は共に“０”、セルＣ:cell-C は“１”であ
る。第５階調表示の場合は、セルＡ：cell-Aは“１”、
セルＢ:cell-B は“０”、セルＣ:cell-C は“１”であ
る。セルＣ:cell-C は“１”である。第６階調表示の場
合は、セルＡ：cell-Aは“０”、セルＢ:cell-B は
“１”、セルＣ:cell-C は“１”である。第７階調表示
の場合は、セルＡ：cell-A、セルＢ:cell-B 、セルＣ:c
ell-C は共に“１”である。
【０１０３】セルＡ：cell-Aの面積を１Ｓとすると、セ
ルＢ:cell-B の面積はその２倍の２Ｓ、セルＣ:cell-C
の面積はセルＡ：cell-Aの３倍の３Ｓとなる。
【０１０４】セルの表示データが“１”のときに液晶に
電圧を印加する状態の場合を例にすると、各階調表示に
おける電圧面積は、第０階調表示では０、第１階調表示
では１Ｓ、第２階調表示では２Ｓ、第３階調表示では３
Ｓ、第４階調表示では４Ｓ、第５階調表示では５Ｓ、第
６階調表示では６Ｓ、第７階調表示では７Ｓである。
【０１０５】本実施例によっても、上記したメモリ機能
を有する画素を用いた高精細表示が可能となる。
【０１０６】なお、１画素を構成するセルの数は上記し
た２または３に限るものではなく、さらに多数のセルで
１画素を構成することができる。
【０１０７】上記の各実施例で説明した多階調表示で
は、階調分の信号線を必要とせず、通常のディザによる
表示に比べて配線数の大幅な低減が可能である。
【０１０８】また、上記図７または図１０のディザ表示
に代えて、ＦＲＣ法を適用しても同様の効果が得られ
る。ＦＲＣを適用した回路構成は図７または図１０にお
けるセルの点灯する時間と非点灯する時間の割合を周辺
駆動回路（Ｘ駆動回路ＲＡＸ、ＳＥＬ及びＹ駆動回路Ｒ
ＡＹ）を用いて制御することにより、中間階調を表示す
るものである。
【０１０９】本発明において、ＦＲＣ法を用いて、階調
表示を行うことにより、ディザ表示よりも少ない配線数
で多階調表示を行う事が出来る。なおＦＲＣ法を行う
と、階調表示の為に、速い表示に対応出来ない。従っ
て、動画を表示する場合はディザ表示の方が優れてい
る。
【０１１０】さらに本発明において、ディザ表示とＦＲ
Ｃ法の両方を用いて階調表示を行うことにより、静止画
においてはさらに階調数を増すことが出来、動画におい
ても十分な階調を出すことが出来る。
【０１１１】このように、上記の複数セルによる多階調
表示のための構成では、４階調表示では１画素につき２
本の信号線、８階調表示では１画素につき３本の信号
線、・・・・、すなわちｎ階調表示について１画素につ
きｎ2 本の信号線、つまりデジタルデータのビット数と
同数の信号線で構成できる。
【０１１２】図１３は本発明によるアクティブマトリッ
クス形表示装置を実装した電子機器の一例としての携帯
型情報端末の構成例を説明する斜視図である。この携帯
型情報端末（ＰＤＡ）はホストコンピュータＨＯＳＴや
バッテリーＢＡＴを収納し、表面にキーボードＫＢを備
えた本体部ＭＮと、表示装置に液晶表示装置ＬＣＤを用
いバックライト用のインバータＩＮＶを実装した表示部
ＤＰで構成されている。
【０１１３】本体部ＭＮには接続ケーブルＬ２を介して
携帯電話機ＰＴＰが接続できるようになっており、遠隔
地との間で通信が可能となっている。
【０１１４】表示部ＤＰの液晶表示装置ＬＣＤとホスト
コンピュータＭＮとの間はインターフェースケーブルＬ
１で接続されている。
【０１１５】本発明によれば表示装置が画像記憶機能を
有するので、ホストコンピュータＭＮが表示装置ＬＣＤ
に送るデータは、前回の表示と異なる部分だけで良く、
表示に変化がない時は、データを送る必要がないので、
ホストコンピュータＭＮの負担が極めて軽くなる。
【０１１６】従って、本発明の表示装置を用いた情報処
理装置は、小型にもかかわらず極めて高速で、多機能な
ものになる。
【０１１７】また、表示部ＤＰの一部にはペンホルダＰ
ＮＨが設けてあり、ここに入力ペンＰＮが収納される。
【０１１８】この液晶表示装置は、キーボードＫＢを使
用した情報の入力と入力ペンＰＮでタッチパネルの表面
を押圧操作したり、なぞり、あるいは記入で種々の情報
を入力し、あるいは液晶表示素子ＰＮＬに表示された情
報の選択、処理機能の選択、その他の各種操作を可能と
してある。
【０１１９】なお、この種の携帯型情報端末（ＰＤＡ）
の形状や構造は図示したものに限るものではなく、この
他に多様な形状、構造および機能を具備したものが考え
られる。
【０１２０】また、図１３の携帯電話機ＰＴＰの表示部
に使われる表示素子ＬＣＤ２に本発明のアクティブマト
リックス形表示装置を用いることにより、表示素子ＬＣ
Ｄ２に送る表示データの情報量を少なく出来るので、電
波や通信回線で送る画像データを少なくすることが出
来、携帯電話機の表示部に多階調かつ高精細の文字や図
形、写真表示、さらには動画表示を行うことが出来る。
【０１２１】なお、本発明の液晶表示装置は、図１３で
説明した形態型情報端末のみならず、ディスクトップ型
パソコン、ノート型パソコン、投射型液晶表示装置、そ
の他の情報端末のモニター機器に用いることができるこ
とは言うまでもない。
【０１２２】また本発明のアクティブマトリックス表示
装置は、液晶エレクトロルミネッセンス形表示装置に限
るものでなく、例えばプラズマディスプレイのような、
マトリックス形の表示装置であればどのようなものにも
応用出来る。
【０１２３】
【発明の効果】以上説明したように、本発明によれば、
スタティックメモリ回路と等価な画像メモリ回路を持つ
高開口率で高精細、かつ少ない配線数で多階調の画像表
示を可能としたアクティブマトリックス形表示装置を提
供することができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の概略構成を説明す
る模式図である。
【図２】本発明の第１実施例の１画素の構成を説明する
回路図である。
【図３】図２に示した画素回路の動作を説明する波形図
である。
【図４】本発明の第２実施例の１画素の構成を説明する
回路図である。
【図５】本発明の第３実施例の１画素の構成を説明する
回路図である。
【図６】本発明の第４実施例の１画素の構成を説明する
回路図である。
【図７】４階調表示を行う画素構成の説明図である。
【図８】４階調表示のセルの表示状態の説明図である。
【図９】４階調表示のマトリクス構成図である。
【図１０】８階調表示を行う画素構成の説明図である。
【図１１】８階調表示のセルの表示状態の説明図であ
る。
【図１２】８階調表示のマトリクス構成図である。
【図１３】本発明による液晶表示装置を実装した電子機
器の一例としての携帯型情報端末の構成例を説明する斜
視図である。
【図１４】画素にメモリ機能を持たせた液晶表示装置の
一画素の構成例の説明図である。
【図１５】スタティックメモリタイプのメモリ回路の一
例を説明する要部回路図である。
【図１６】スタティックメモリタイプのメモリ回路の他
例を説明する要部回路図である。
【符号の説明】
ＰＩＸ・・・・画素、ＲＡＸ・・・・Ｘ方向のランダム
アクセス回路、ＲＡＹ・・・・Ｙ方向のランダムアクセ
ス回路、ＳＥＬ・・・・選択スィッチアレー、ＨＡＤ
Ｌ，ＶＡＤＬ・・・・選択信号線、ＤＬ・・・・データ
線（映像信号線）、ＶＣＯＭ−Ｌ・・・・固定電圧（共
通電極電圧）ＶＣＯＭを印加する共通線、ＰＢＰ−Ｌ，
ＰＢＮ−Ｌ・・・・交番電圧線、ＣＴＬ・・・・表示制
御装置、Ｄ・・・・デジタルデータバスライン、ＰＷＵ
・・・・電源回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年６月３０日（２０００．６．３
０）
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正内容】
【００７６】図５は本発明の第３実施例の１画素の構成
を説明する回路図である。図４と同一符号は同一機能部
分を示す。本実施例では、第２のインバータを構成する
ｐ型電界効果トランジスタＰＬＴＲ２とｎ型電界効果ト
ランジスタＮＬＴＲ２の入力ノードＮ８と第１のインバ
ータのｐ型電界効果トランジスタＰＬＴＦ２とｎ型電界
効果トランジスタＮＬＴＦ２の入力ノードＮ８’の間に
ＮＭＯＳトランジスタＮＦＢＳＷを挿入した。このＮＭ
ＯＳトランジスタＮＦＢＳＷのゲート入力ノードを交番
電圧線ＰＢＰに接続した。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２４ Ｇ０９Ｇ 3/20 ６４１Ｇ ６４１ ６４１Ａ 3/30 Ｊ 3/30 Ｋ Ｇ０２Ｆ 1/136 ５００ Ｆターム(参考） 2H092 GA60 JA23 JA24 JB22 JB31 NA07 2H093 NA16 NA31 NA43 NA51 NC03 NC09 NC11 NC28 NC34 NC35 ND10 ND52 NE07 5C006 AA15 AA16 AC11 AC26 AF42 BB16 BC12 FA41 5C080 AA06 AA10 BB05 DD22 EE29 FF11 JJ01 JJ02 JJ03 JJ04 JJ06 5C094 AA05 AA21 BA03 BA27 BA43 CA19 CA23 EA04 EA07

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】複数の走査線と複数の信号線が交差する部
    分に対応して画素を設け、 前記画素を、画素電極と該画素電極を選択するスイッチ
    ング素子と上記画素電極に書き込むデータを記憶する記
    憶回路とで構成し、前記記憶回路に交流電圧を印加する
    電源線を備えたことを特徴とするアクティブマトリック
    ス形表示装置。
  2. 【請求項２】行方向及び列方向に配列した複数の画素
    と、前記各画素に対応して設けた前記行方向に延在する
    複数の走査線と複数の信号線とを備え、 前記画素を画素電極と該画素電極を選択するスイッチン
    グ素子と上記画素電極の表示データを記憶するメモリ回
    路と前記画素電極に印加する電圧を選択するとともに選
    択した前記電極の一つを前記メモリ回路に供給する選択
    回路とで構成したことを特徴とするアクティブマトリッ
    クス形表示装置。
  3. 【請求項３】複数の要素画素を集めて単位画素を構成
    し、前記単位画素を行方向および列方向に複数配列し、
    前記要素画素に対応して行方向に延在する複数の行選択
    線と列方向に延在する複数の列選択線を設け、前記要素
    画素は画素電極と該画素電極を選択するスイッチング回
    路と前記画素電極の点灯／非点灯のデータを記憶するメ
    モリ回路と前記画素電極に印加する電圧を選択する選択
    回路とからなり、 前記メモリ回路に前記画素電極に印加する電圧の一つを
    供給し、前記複数の行選択線を駆動する行選択回路と、
    上記複数の列選択線を駆動する列選択回路を設け、 前記一つの単位画素に属する複数の要素画素は、前記行
    選択回路及び列選択回路により同時に選択されることを
    特徴とするアクティブマトリックス形表示装置。
  4. 【請求項４】一つの前記単位画素に属する複数の要素画
    素の点灯する数を、前記メモリ回路に書き込むデータに
    より制御して階調を表示することを特徴とする請求項３
    記載のアクティブマトリックス形表示装置。
  5. 【請求項５】一つの前記単位画素に属する要素画素の点
    灯周期と非点灯周期の割合を、前記メモリ回路に書き込
    むデータにより制御して階調を表示することを特徴とす
    る請求項３記載のアクティブマトリックス形表示装置。
  6. 【請求項６】少なくとも一方が透明で互いに対向する２
    枚の基板と、前記２枚の基板の間に挟持した液晶層とを
    有する液晶表示装置であって、 映像信号を次に選択されて書き換えるまでの間保持する
    機能を持つ複数の画素と、 前記複数の画素に映像信号を印加する複数の信号線と、 前記信号線に映像信号を供給する信号線駆動手段と、 前記映像信号を印加する画素を選択するための複数の選
    択信号線と、 前記映像信号に従って画素毎に選択される固定電圧およ
    びフィールド毎に異なる２種類の電圧を互いに異なるよ
    うに交番する一対の電圧を液晶を挟む電極の一方に供給
    する複数の交番電圧線とを備え、 前記画素が持つ前記映像信号を次に書き換えるまでの間
    保持する機能は、前記選択信号線により選択されて画素
    内に書き込まれた前記映像信号の電位を入力ゲート電位
    とし、一対のｐ型，ｎ型電界効果型トランジスタの各々
    のソースあるいはドレインとなる電極もしくは拡散領域
    が電気的に接続された第１のインバータと、 前記第１のインバータの前記一対のｐ型，ｎ型電界効果
    型トランジスタの各々のソースあるいはドレインとなる
    電極もしくは拡散領域が電気的に接続された出力部の電
    位を入力ゲート電位とする前記第１のインバータと同様
    の第２のインバータを構成する一対のｐ型，ｎ型電界効
    果型トランジスタと、 前記第２のインバータを構成する一対のｐ型，ｎ型電界
    効果型トランジスタの出力を入力ゲート電位とする前記
    第１および第２のインバータと同様の第３のインバータ
    を構成する一対のｐ型，ｎ型電界効果型トランジスタと
    を備え、 前記第２のインバータを構成する一対のｐ型，ｎ型電界
    効果型トランジスタの出力を同時に前記第１のインバー
    タの入力ゲートと電気的に接続し、 前記第１と第２のインバータのｎ型電界効果トランジス
    タのインバータの出力でないソースあるいはドレインと
    なる電極もしくは拡散領域を前記一対の交番電圧を供給
    する交番電圧線の一方に接続し、 前記第１および第２のインバータのｐ型電界効果トラン
    ジスタのインバータ出力でないソースあるいはドレイン
    となる電極もしくは拡散領域を前記第１と第２のインバ
    ータのｎ型電界効果トランジスタのインバータの出力で
    ないソースあるいはドレインとなる電極もしくは拡散領
    域が接続された交番電圧線と対を成す電圧の交番電圧線
    に接続し、 前記第３のインバータのｎ型電界効果トランジスタのイ
    ンバータの出力でない各々のソースあるいはドレインと
    なる電極もしくは拡散領域の一方を前記交番電圧線の何
    れか一方に接続し、他方を前記の固定電圧に接続したこ
    とを特徴とする液晶表示装置。
  7. 【請求項７】前記第２のインバータを構成する一対のｐ
    型，ｎ型電界効果型トランジスタの出力と、前記第１の
    インバータの入力ゲートとの間を抵抗を介して電気的に
    接続したことを特徴とする請求項６記載の液晶表示装
    置。
  8. 【請求項８】前記第２のインバータを構成する一対のｐ
    型，ｎ型電界効果型トランジスタの出力と、前記第１の
    インバータの入力ゲートとの間に、前記第２のインバー
    タを構成する一対のｐ型，ｎ型電界効果型トランジスタ
    の出力をソースあるいはドレインとなる電極もしくは拡
    散領域の一方と電気的に接続し、かつ他方が前記第１の
    インバータの入力ゲートに接続されるｎ型電界効果トラ
    ンジスタを備え、 前記ｎ型電界効果トランジスタのゲート電極を、前記第
    １および第２のインバータのｐ型電界効果トランジスタ
    のインバータ出力でないソースあるいはドレインとなる
    電極もしくは拡散領域と接続される交番電圧線の電圧が
    異なる２種類の電圧の絶対電圧の高い側の電圧状態にあ
    るときに、前記ｎ型電界効果トランジスタがオン状態と
    なるように前記第１および第２のインバータのｐ型電界
    効果トランジスタのインバータ出力でないソースあるい
    はドレインとなる電極もしくは拡散領域と接続される交
    番電圧線と同じあるいは同じ変化をする他の交番電圧線
    に接続したことを特徴とする請求項６記載の液晶表示装
    置。
  9. 【請求項９】前記第２のインバータを構成する一対のｐ
    型，ｎ型電界効果型トランジスタの出力と、前記第１の
    インバータの入力ゲートとの間に、前記第２のインバー
    タを構成する一対のｐ型，ｎ型電界効果型トランジスタ
    の出力をソースあるいはドレインとなる電極もしくは拡
    散領域の一方と電気的に接続し、かつ他方が前記第１の
    インバータの入力ゲートに接続されるｎ型電界効果トラ
    ンジスタを備え、 前記ｎ型電界効果トランジスタのゲート電極を、前記第
    １および第２のインバータのｐ型電界効果トランジスタ
    のインバータ出力でないソースあるいはドレインとなる
    電極もしくは拡散領域が、前記第１および第２のインバ
    ータのｐ型電界効果トランジスタのインバータ出力でな
    いソースあるいはドレインとなる電極もしくは拡散領域
    と接続される交番電圧線の電圧が異なる２種類の電圧の
    絶対電圧の高い側の電圧状態にあるときに、前記ｎ型電
    界効果トランジスタがオン状態となるように前記第１お
    よび第２のインバータのｐ型電界効果トランジスタのイ
    ンバータ出力でないソースあるいはドレインとなる電極
    もしくは拡散領域と接続される交番電圧線と異なる交番
    電圧線に接続したことを特徴とする請求項６記載の液晶
    表示装置。
  10. 【請求項１０】前記固定電圧を、フィールド毎に異なる
    固定電圧およびフィールド毎に異なる２種類の電圧を互
    いに異なるように交番する一対の電圧を、液晶を挟む電
    極の一方に供給する複数の交番電圧線の異なる２種類の
    電圧の間の電圧値に設定したことを特徴とする請求項６
    記載の液晶表示装置。
  11. 【請求項１１】前記固定電圧を、フィールド毎に異なる
    固定電圧およびフィールド毎に異なる２種類の電圧を互
    いに異なるように交番する一対の電圧を、液晶を挟む電
    極の一方に供給する複数の交番電圧線の異なる２種類の
    電圧の中間電圧値に設定したことを特徴とする請求項６
    記載の液晶表示装置。
  12. 【請求項１２】前記第３のインバータのｐ型およびｎ型
    電界効果トランジスタのインバータ出力でない各々のソ
    ースあるいはドレインとなる電極もしくは拡散領域のｐ
    型電界効果トランジスタのインバータ出力でないソース
    あるいはドレインとなる電極もしくは拡散領域を前記交
    番電圧線に接続し、ｎ型電界効果トランジスタのインバ
    ータ出力でないソースあるいはドレインとなる電極もし
    くは拡散領域を前記固定電圧に接続し、前記固定電圧の
    値を、フィールド毎に異なる固定電圧およびフィールド
    毎に異なる２種類の電圧を互いに異なるように交番する
    一対の電圧を液晶を挟む電極の一方に供給する複数の交
    番電圧線の異なる２種類の電圧の中間電圧よりも前記第
    ３のインバータのｐ型電界効果トランジスタの閾値の１
    ／２だけ高く設定したことを特徴とする請求項６記載の
    液晶表示装置。
  13. 【請求項１３】前記第３のインバータのｐ型およびｎ型
    電界効果トランジスタのインバータ出力でない各々のソ
    ースあるいはドレインとなる電極もしくは拡散領域のｎ
    型電界効果トランジスタのインバータ出力でないソース
    あるいはドレインとなる電極もしくは拡散領域を前記交
    番電圧線に接続し、ｐ型電界効果トランジスタのインバ
    ータ出力でないソースあるいはドレインとなる電極もし
    くは拡散領域を前記固定電圧に接続し、前記固定電圧の
    値を、フィールド毎に異なる固定電圧およびフィールド
    毎に異なる２種類の電圧を互いに異なるように交番する
    一対の電圧を液晶を挟む電極の一方に供給する複数の交
    番電圧線の異なる２種類の電圧の中間電圧よりも前記第
    ３のインバータのｎ型電界効果トランジスタの閾値の１
    ／２だけ低く設定したことを特徴とする請求項６記載の
    液晶表示装置。
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