JP2001155951A - チップ型電子部品 - Google Patents
チップ型電子部品Info
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- JP2001155951A JP2001155951A JP33903499A JP33903499A JP2001155951A JP 2001155951 A JP2001155951 A JP 2001155951A JP 33903499 A JP33903499 A JP 33903499A JP 33903499 A JP33903499 A JP 33903499A JP 2001155951 A JP2001155951 A JP 2001155951A
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- Japan
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- conductive adhesive
- chip
- type electronic
- circuit board
- electronic component
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- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】
【課題】電子部品を回路基板に実装するのに際して、従
来の半田及び導電性接着剤を使用することなく、電子部
品の接合信頼性を向上させたチップ型電子部品を提供す
ることにある。 【解決手段】セラミック焼結体10と、セラミック焼結
体10内に形成された複数の内部電極11,12と、セ
ラミック焼結体10の端面に形成され、かつ、各内部電
極間を接続する外部電極3とから成るチップ型電子部品
において、外部電極3は厚膜下地導体層31と、厚膜下
地導体層31の表面に積層する導電性粘着層32とから
構成した。
来の半田及び導電性接着剤を使用することなく、電子部
品の接合信頼性を向上させたチップ型電子部品を提供す
ることにある。 【解決手段】セラミック焼結体10と、セラミック焼結
体10内に形成された複数の内部電極11,12と、セ
ラミック焼結体10の端面に形成され、かつ、各内部電
極間を接続する外部電極3とから成るチップ型電子部品
において、外部電極3は厚膜下地導体層31と、厚膜下
地導体層31の表面に積層する導電性粘着層32とから
構成した。
Description
【0001】
【発明の属する技術分野】本発明はチップ型の積層型セ
ラミックコンデンサ、抵抗器などセラミック焼結体の端
面に端子電極が形成されたチップ型電子部品に関する。
ラミックコンデンサ、抵抗器などセラミック焼結体の端
面に端子電極が形成されたチップ型電子部品に関する。
【0002】
【従来の技術】従来の積層型セラミックコンデンサを図
4により説明する。図4は積層型セラミックコンデンサ
の断面図であって、チタン酸バリウムなどの複数誘電体
層を積層したセラミック焼結体111で構成され、この
セラミック焼結体111の内部にはセラミック誘電体層
を介して、銀または銀パラジューム合金などの貴金属材
料あるいはニッケルなどの非金属材料からなる内部電極
112が配設されている。そして、内部電極112はセ
ラミック焼結体111の端面まで互い違いに引き出さ
れ、端面に形成した端子電極113に電気的に導通接続
されている。
4により説明する。図4は積層型セラミックコンデンサ
の断面図であって、チタン酸バリウムなどの複数誘電体
層を積層したセラミック焼結体111で構成され、この
セラミック焼結体111の内部にはセラミック誘電体層
を介して、銀または銀パラジューム合金などの貴金属材
料あるいはニッケルなどの非金属材料からなる内部電極
112が配設されている。そして、内部電極112はセ
ラミック焼結体111の端面まで互い違いに引き出さ
れ、端面に形成した端子電極113に電気的に導通接続
されている。
【0003】この積層型セラミックコンデンサの端子電
極113は、図2に示すように、それぞれ三層構造の電
極層から構成されている。即ち、まず、セラミック焼結
体111の端面に銀または銀パラジューム合金からなる
導電ペーストを塗布し、これを焼き付けることで電極層
114を形成する。この電極層114だけでは回路基板
へのリフロー半田による実装で、電極層114の半田食
われを生じやすい。このため電極層114の表面に半田
食われの生じにくい材料であるニッケルメッキ層からな
る電極層115を形成する。また、積層型セラミックコ
ンデンサを回路基板上に取り付けるのに半田ヌレ性を向
上させるために、錫または半田合金からなる第3の電極
層116が形成されている。
極113は、図2に示すように、それぞれ三層構造の電
極層から構成されている。即ち、まず、セラミック焼結
体111の端面に銀または銀パラジューム合金からなる
導電ペーストを塗布し、これを焼き付けることで電極層
114を形成する。この電極層114だけでは回路基板
へのリフロー半田による実装で、電極層114の半田食
われを生じやすい。このため電極層114の表面に半田
食われの生じにくい材料であるニッケルメッキ層からな
る電極層115を形成する。また、積層型セラミックコ
ンデンサを回路基板上に取り付けるのに半田ヌレ性を向
上させるために、錫または半田合金からなる第3の電極
層116が形成されている。
【0004】このような従来例の積層型セラミックコン
デンサは、半田によるリフロー又はフロー法による回路
基板への実装が多く用いられる。これらの実装では、電
子部品を搭載するためのランドパターン上に半田ペース
トをスクリーン印刷又はディスペンサ等によって塗布
し、その上にマウンタなどにより電子部品を実装し、こ
れをリフロー又はフロー法により接合させて電子部品を
回路基板に接合させる。
デンサは、半田によるリフロー又はフロー法による回路
基板への実装が多く用いられる。これらの実装では、電
子部品を搭載するためのランドパターン上に半田ペース
トをスクリーン印刷又はディスペンサ等によって塗布
し、その上にマウンタなどにより電子部品を実装し、こ
れをリフロー又はフロー法により接合させて電子部品を
回路基板に接合させる。
【0005】
【発明が解決しようとする課題】しかしながら、電子部
品を半田付けにより回路基板上に実装した状態におい
て、急激な温度変化を伴う熱サイクル試験や回路基板の
撓みによる物理的なストレスを受けた場合には、上述の
積層型セラミックコンデンサにおける外部電極113の
材質では、硬く、かつ、強固にセラミック焼結体111
に接続されているため、上述の熱や歪によるストレスを
十分に緩和することができず、外部電極113とセラミ
ック焼結体111との境界近傍に応力集中を発生させ、
セラミック焼結体111に亀裂が生じるという問題が生
じている。
品を半田付けにより回路基板上に実装した状態におい
て、急激な温度変化を伴う熱サイクル試験や回路基板の
撓みによる物理的なストレスを受けた場合には、上述の
積層型セラミックコンデンサにおける外部電極113の
材質では、硬く、かつ、強固にセラミック焼結体111
に接続されているため、上述の熱や歪によるストレスを
十分に緩和することができず、外部電極113とセラミ
ック焼結体111との境界近傍に応力集中を発生させ、
セラミック焼結体111に亀裂が生じるという問題が生
じている。
【0006】一方、近年より、導電性接着剤による実装
も多く行われている。これも、ランドパターン上に導電
性接着剤をスクリーン印刷又はディスペンサ等によって
塗布し、その上にマウンタなどによる電子部品を実装
し、これを熱硬化によって接合させるものである。
も多く行われている。これも、ランドパターン上に導電
性接着剤をスクリーン印刷又はディスペンサ等によって
塗布し、その上にマウンタなどによる電子部品を実装
し、これを熱硬化によって接合させるものである。
【0007】これらの従来の例による積層コンデンサ
は、部品実装に際してスクリーン印刷及びディスペンサ
等による塗布作業を必要とした。また、電子部品の接合
信頼性は、接合材の特性に起因するところが多く、選定
作業に多大な労力を払っていた。
は、部品実装に際してスクリーン印刷及びディスペンサ
等による塗布作業を必要とした。また、電子部品の接合
信頼性は、接合材の特性に起因するところが多く、選定
作業に多大な労力を払っていた。
【0008】本発明は上述の問題点に鑑みて成されたも
のであり、本発明の目的は、電子部品を回路基板に実装
するのに際して、従来の半田及び導電性接着剤を使用す
ることなく、電子部品の接合信頼性を向上させたチップ
型電子部品を提供することにある。
のであり、本発明の目的は、電子部品を回路基板に実装
するのに際して、従来の半田及び導電性接着剤を使用す
ることなく、電子部品の接合信頼性を向上させたチップ
型電子部品を提供することにある。
【0009】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、セラミック焼結体と、該セラミック焼結
体内に形成された複数の内部電極と、前記セラミック焼
結体の端面に形成され、かつ、前記各内部電極間を接続
する外部電極とから成るチップ型電子部品において、前
記外部電極は厚膜下地導体層と、該厚膜下地導体層の表
面に積層する導電性粘着層とから形成されていることを
特徴とするチップ型電子部品を提供する。
めに本発明は、セラミック焼結体と、該セラミック焼結
体内に形成された複数の内部電極と、前記セラミック焼
結体の端面に形成され、かつ、前記各内部電極間を接続
する外部電極とから成るチップ型電子部品において、前
記外部電極は厚膜下地導体層と、該厚膜下地導体層の表
面に積層する導電性粘着層とから形成されていることを
特徴とするチップ型電子部品を提供する。
【0010】本発明の構成によれば、厚膜下地導体層の
表面に形成する導電性粘着層により、リフロー半田等を
用いることなく回路基板のランドパターン上に直接、電
子部品を粘着させながら実装させることができ、これに
より、熱サイクル試験や回路基板の物理的な歪に対して
も弾力性を持つ導電性粘着層で受ける応力を緩和するこ
とができ、これにより、接続信頼性の高いチップ型電子
部品を提供することができる。その結果、半田実装で受
ける熱応力によるセラミック焼結体の亀裂問題も解決で
きる。また、近年、電子部品の小型、低背化が進んでき
ている中、低背部品を使用しても耐基板曲げ性、耐温度
サイクル性が優れ、信頼性の高いチップ型電子部品を提
供することが出来る。
表面に形成する導電性粘着層により、リフロー半田等を
用いることなく回路基板のランドパターン上に直接、電
子部品を粘着させながら実装させることができ、これに
より、熱サイクル試験や回路基板の物理的な歪に対して
も弾力性を持つ導電性粘着層で受ける応力を緩和するこ
とができ、これにより、接続信頼性の高いチップ型電子
部品を提供することができる。その結果、半田実装で受
ける熱応力によるセラミック焼結体の亀裂問題も解決で
きる。また、近年、電子部品の小型、低背化が進んでき
ている中、低背部品を使用しても耐基板曲げ性、耐温度
サイクル性が優れ、信頼性の高いチップ型電子部品を提
供することが出来る。
【0011】また、従来のような接合材の塗布作業を行
わずに実装でき、工程削減をおこなうことができる。
わずに実装でき、工程削減をおこなうことができる。
【0012】
【発明の実施の形態】本発明のチップ型電子部品を図面
に基づいて詳説する。なお、説明では、誘電体積層基板
の各誘電体層間に内部電極層を形成してなる積層型セラ
ミックコンデンサを用いて説明する。
に基づいて詳説する。なお、説明では、誘電体積層基板
の各誘電体層間に内部電極層を形成してなる積層型セラ
ミックコンデンサを用いて説明する。
【0013】図1はチップコンデンサの外観斜視図であ
り、図2は断面図である。 積層型セラミックコンデン
サは、複数の誘電体層1が積層した直方体状のセラミッ
ク焼成体からなる積層体本体10と、積層体本体10の
両端部に形成した外部端子電極2、3とから構成されて
いる。
り、図2は断面図である。 積層型セラミックコンデン
サは、複数の誘電体層1が積層した直方体状のセラミッ
ク焼成体からなる積層体本体10と、積層体本体10の
両端部に形成した外部端子電極2、3とから構成されて
いる。
【0014】積層体本体10の各誘電体層1の層間に
は、複数の内部電極層11、12・・・が配置されてい
る。そして、内部電極層11は積層体本体1の一方の端
部に導出し、内部電極層12は積層体本体1の他方の端
部に導出している。
は、複数の内部電極層11、12・・・が配置されてい
る。そして、内部電極層11は積層体本体1の一方の端
部に導出し、内部電極層12は積層体本体1の他方の端
部に導出している。
【0015】上述の誘電体層1は、チタン酸バリウム
(BaTiO3)を主成分とする誘電体材料からなり、
内部電極層11、12は、NiやAg−Pd、Cuなど
を主成分とした導体材料から成っている。
(BaTiO3)を主成分とする誘電体材料からなり、
内部電極層11、12は、NiやAg−Pd、Cuなど
を主成分とした導体材料から成っている。
【0016】また、外部端子電極2、3は、厚膜下地導
体層31と、導電性粘着層32とからなっている。厚膜
下地導体層31は、金、銀、白金、ロジウム、銅、ニッ
ケル、及びそれらの混合物、合金などの導電性に優れた
材料粉末を主成分とする厚膜下地導体層用導電ペースト
を用いられる。導電ペーストは、上記のような導電性粉
末にガラス、樹脂バインダと溶剤を混練することにより
得られ、ディップ法などにより積層体本体10の端面に
塗布し、焼き付けすることにより形成される。導電性粘
着層32は厚膜下地導体層31の表面に覆い被させるよ
うに形成しており、粘着性フィルム中に導電性材料を分
散させたもので、具体的には、金、銀、白金、銅、ニッ
ケル、及びそれらの混合物、合金などの導電性に優れた
材料が選択される。導電性粘着層32は図3(a)に示
すように積層体本体10の端面に付着する領域32aと
側面に付着する領域32bと上下面に付着させる領域3
2cが形成されており、厚み方向からみると図3(b)
に示すように導電性粘着層32の両面にPETのカバー
321を付着させた、所謂、両面テープ状のものが用い
られる。このカバー321に覆われた導電性粘着層32
は製造時に剥がされる。即ち、厚膜下地導体層31表面
に導電性粘着層32を形成するときに、はじめに、貼る
側のカバー321を剥がして付着させ、所定の熱処理を
行う。次に、回路基板に搭載する際に、もう一方の導電
性粘着層32のカバー321を剥がして回路基板に付着
させる。
体層31と、導電性粘着層32とからなっている。厚膜
下地導体層31は、金、銀、白金、ロジウム、銅、ニッ
ケル、及びそれらの混合物、合金などの導電性に優れた
材料粉末を主成分とする厚膜下地導体層用導電ペースト
を用いられる。導電ペーストは、上記のような導電性粉
末にガラス、樹脂バインダと溶剤を混練することにより
得られ、ディップ法などにより積層体本体10の端面に
塗布し、焼き付けすることにより形成される。導電性粘
着層32は厚膜下地導体層31の表面に覆い被させるよ
うに形成しており、粘着性フィルム中に導電性材料を分
散させたもので、具体的には、金、銀、白金、銅、ニッ
ケル、及びそれらの混合物、合金などの導電性に優れた
材料が選択される。導電性粘着層32は図3(a)に示
すように積層体本体10の端面に付着する領域32aと
側面に付着する領域32bと上下面に付着させる領域3
2cが形成されており、厚み方向からみると図3(b)
に示すように導電性粘着層32の両面にPETのカバー
321を付着させた、所謂、両面テープ状のものが用い
られる。このカバー321に覆われた導電性粘着層32
は製造時に剥がされる。即ち、厚膜下地導体層31表面
に導電性粘着層32を形成するときに、はじめに、貼る
側のカバー321を剥がして付着させ、所定の熱処理を
行う。次に、回路基板に搭載する際に、もう一方の導電
性粘着層32のカバー321を剥がして回路基板に付着
させる。
【0017】
【実施例】本発明の作用効果を確認するために以下の実
験を行った。複数の内部電極が形成された1.6×0.
8mm寸法のセラミック焼結体を用い、銀を主成分とす
る導電ペーストを焼成後の厚みが20μmとなるように
塗布し、700℃の温度で焼成することにより厚膜下地
導体層を形成した。次に、両面テープ状に保存された厚
膜下地導体層の一方面のカバーをはずし厚膜下地導体層
に付着させた。このときの導電性粘着層としてはソニー
ケミカル製CP7652Kを用いた。また、付着に際し
ては60〜80℃の環境下、3〜5kgf/cm2にて
2〜3秒仮圧着させた。作製した積層型セラミックコン
デンサを導電性粘着層の一方面のカバーを取った後、ガ
ラスエポキシ製の回路基板上に被着した銅のランドパタ
ーン上に、170℃、40kgf/cm2にて20秒で
圧着し実装した回路基板を作製した。
験を行った。複数の内部電極が形成された1.6×0.
8mm寸法のセラミック焼結体を用い、銀を主成分とす
る導電ペーストを焼成後の厚みが20μmとなるように
塗布し、700℃の温度で焼成することにより厚膜下地
導体層を形成した。次に、両面テープ状に保存された厚
膜下地導体層の一方面のカバーをはずし厚膜下地導体層
に付着させた。このときの導電性粘着層としてはソニー
ケミカル製CP7652Kを用いた。また、付着に際し
ては60〜80℃の環境下、3〜5kgf/cm2にて
2〜3秒仮圧着させた。作製した積層型セラミックコン
デンサを導電性粘着層の一方面のカバーを取った後、ガ
ラスエポキシ製の回路基板上に被着した銅のランドパタ
ーン上に、170℃、40kgf/cm2にて20秒で
圧着し実装した回路基板を作製した。
【0018】比較例として図4に示す層構成の端面電極
を形成した積層型セラミックコンデンサを作製し、半田
実装を行った回路基板と導電性接着剤による実装を行っ
た回路基板を作製した。
を形成した積層型セラミックコンデンサを作製し、半田
実装を行った回路基板と導電性接着剤による実装を行っ
た回路基板を作製した。
【0019】実施例1,2及び比較例1〜6としてセラ
ミックコンデンサ各20個ずつ、固着力、限界たわみ量
と温度サイクル特性の試験を行った。なお、固着力につ
いては、チップ側面を押し、基板から脱落するまでの強
度を測定した。限界たわみ量については、厚さ1.6m
mのガラスエポキシ基板を加圧治具で、1mm/秒の速
度で加圧し、コンデンサ容量が加圧前と比較して12.
5%以上低下した時の基板たわみ量を限界たわみ量とし
た。温度サイクル特性については、試料を厚さ1.0m
mのガラエポ基板上に実装した後、−55℃(30分)
〜150℃(30分)を1サイクルとし、100サイク
ル毎にコンデンサ容量、絶縁抵抗を測定し、劣化発生サ
イクル数を確認した。固着力の実験結果を表1に、限界
たわみ量の実験結果を表2に、100サイクル後の耐温
度サイクル性能の実験結果を表3に示す。
ミックコンデンサ各20個ずつ、固着力、限界たわみ量
と温度サイクル特性の試験を行った。なお、固着力につ
いては、チップ側面を押し、基板から脱落するまでの強
度を測定した。限界たわみ量については、厚さ1.6m
mのガラスエポキシ基板を加圧治具で、1mm/秒の速
度で加圧し、コンデンサ容量が加圧前と比較して12.
5%以上低下した時の基板たわみ量を限界たわみ量とし
た。温度サイクル特性については、試料を厚さ1.0m
mのガラエポ基板上に実装した後、−55℃(30分)
〜150℃(30分)を1サイクルとし、100サイク
ル毎にコンデンサ容量、絶縁抵抗を測定し、劣化発生サ
イクル数を確認した。固着力の実験結果を表1に、限界
たわみ量の実験結果を表2に、100サイクル後の耐温
度サイクル性能の実験結果を表3に示す。
【0020】
【表1】
【0021】
【表2】
【0022】
【表3】
【0023】表1から分かるように、半田実装には劣る
ものの導電性粘着剤の固着力は、2.5kgfであり、
実使用上問題ないレベルであった。また、導電性接着剤
により実装した回路基板は外部端子電極と導電性接着剤
の結合力不足により、強度が低く、その破壊モードは外
部端子電極と導電性接着剤の界面で剥離が生じるもので
あった。
ものの導電性粘着剤の固着力は、2.5kgfであり、
実使用上問題ないレベルであった。また、導電性接着剤
により実装した回路基板は外部端子電極と導電性接着剤
の結合力不足により、強度が低く、その破壊モードは外
部端子電極と導電性接着剤の界面で剥離が生じるもので
あった。
【0024】また、表2、3より限界たわみ量、耐温度
サイクル性については、導電性粘着剤が圧倒的に優れて
いる。その反面、半田実装は少ないたわみ量で、積層体
本体に磁気クラックを発生させ、その結果、対向する内
部電極にて電気的に短絡を生じさせるという不具合が生
じた。また、導電性接着剤も、その結合力不足により、
端子電極と導電性接着剤の界面で剥離が生じ、電気的開
放を生じさせるという不具合が生じた。
サイクル性については、導電性粘着剤が圧倒的に優れて
いる。その反面、半田実装は少ないたわみ量で、積層体
本体に磁気クラックを発生させ、その結果、対向する内
部電極にて電気的に短絡を生じさせるという不具合が生
じた。また、導電性接着剤も、その結合力不足により、
端子電極と導電性接着剤の界面で剥離が生じ、電気的開
放を生じさせるという不具合が生じた。
【0025】
【発明の効果】本発明の構成によれば、積層型セラミッ
クコンデンサの外部電極において、その外部電極を厚膜
下地導体層とその表面に導電性粘着層とからなり、この
導電性粘着層により、リフロー半田等を用いることなく
回路基板のランドパターン上に直接、電子部品を粘着さ
せながら実装させることができ、これにより、熱サイク
ル試験や回路基板の物理的な歪に対しても弾力性を持つ
導電性粘着層で受ける応力を緩和することができ、接続
信頼性の高いチップ型電子部品を提供することができ
る。その結果、半田実装で受ける熱応力によるセラミッ
ク焼結体の亀裂問題も解決できる。
クコンデンサの外部電極において、その外部電極を厚膜
下地導体層とその表面に導電性粘着層とからなり、この
導電性粘着層により、リフロー半田等を用いることなく
回路基板のランドパターン上に直接、電子部品を粘着さ
せながら実装させることができ、これにより、熱サイク
ル試験や回路基板の物理的な歪に対しても弾力性を持つ
導電性粘着層で受ける応力を緩和することができ、接続
信頼性の高いチップ型電子部品を提供することができ
る。その結果、半田実装で受ける熱応力によるセラミッ
ク焼結体の亀裂問題も解決できる。
【0026】また、近年、電子部品の小型、低背化が進
んできている中、低背部品を使用しても耐基板曲げ性、
耐温度サイクル性が優れ、信頼性の高いチップ型電子部
品を提供することができる。
んできている中、低背部品を使用しても耐基板曲げ性、
耐温度サイクル性が優れ、信頼性の高いチップ型電子部
品を提供することができる。
【0027】また、従来のような接合材の塗布作業を行
わずに実装でき、工程削減をおこなうことができる。
わずに実装でき、工程削減をおこなうことができる。
【図1】本発明の積層型セラミックコンデンサの斜視図
である。
である。
【図2】本発明の積層型セラミックコンデンサの断面図
である。
である。
【図3】本発明の積層型セラミックコンデンサの断面図
である。
である。
【図4】従来の積層型セラミックコンデンサの断面図で
ある。
ある。
1:誘電体層 2:積層体本体 3:外部端子電極(外部電極) 4:外部端子電極(外部電極)
Claims (1)
- 【請求項1】 セラミック焼結体と、該セラミック焼結
体内に形成された複数の内部電極と、前記セラミック焼
結体の端面に形成され、かつ、前記各内部電極間を接続
する外部電極とから成るチップ型電子部品において、 前記外部電極は厚膜下地導体層と、該厚膜下地導体層の
表面に積層する導電性粘着層とから形成されていること
を特徴とするチップ型電子部品。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33903499A JP2001155951A (ja) | 1999-11-30 | 1999-11-30 | チップ型電子部品 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33903499A JP2001155951A (ja) | 1999-11-30 | 1999-11-30 | チップ型電子部品 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001155951A true JP2001155951A (ja) | 2001-06-08 |
Family
ID=18323655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33903499A Pending JP2001155951A (ja) | 1999-11-30 | 1999-11-30 | チップ型電子部品 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001155951A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009001842A1 (ja) * | 2007-06-27 | 2008-12-31 | Murata Manufacturing Co., Ltd. | 積層セラミック電子部品及びその実装構造 |
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1999
- 1999-11-30 JP JP33903499A patent/JP2001155951A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009001842A1 (ja) * | 2007-06-27 | 2008-12-31 | Murata Manufacturing Co., Ltd. | 積層セラミック電子部品及びその実装構造 |
US8130484B2 (en) | 2007-06-27 | 2012-03-06 | Murata Manufacturing Co., Ltd. | Monolithic ceramic electronic component and mounting structure thereof |
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