JP2001035190A - メモリの不良救済解析方法及びこの解析方法を適用した不良救済解析器を搭載したメモリ試験装置 - Google Patents
メモリの不良救済解析方法及びこの解析方法を適用した不良救済解析器を搭載したメモリ試験装置Info
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Abstract
(57)【要約】
【課題】 メモリの不良救済解析を短時間に済ませる解
析方法と、この解析方法を適用した不良救済解析器を搭
載したメモリ試験装置を提供する。 【解決手段】 複数の記憶領域を具備した被試験メモリ
を試験し、各記憶領域毎に不良セル数を集計し、この集
計した不良セル数を読み出して不良救済解析を行うメモ
リの不良救済解析器を搭載したメモリ試験装置におい
て、各記憶領域の不良セルの有無によって解析対象とす
るか否かを判定する被解析領域探索手段と、解析対象と
なった記憶領域の行アドレス上の不良セルの有無を検出
する不良ラインサーチ手段と、この不良ラインサーチ手
段が不良セルの存在を検出すると直交する向の列アドレ
スをスキャンし、その不良セルの列アドレスを検出する
アドレススキャン手段とを設けた構成とした。
析方法と、この解析方法を適用した不良救済解析器を搭
載したメモリ試験装置を提供する。 【解決手段】 複数の記憶領域を具備した被試験メモリ
を試験し、各記憶領域毎に不良セル数を集計し、この集
計した不良セル数を読み出して不良救済解析を行うメモ
リの不良救済解析器を搭載したメモリ試験装置におい
て、各記憶領域の不良セルの有無によって解析対象とす
るか否かを判定する被解析領域探索手段と、解析対象と
なった記憶領域の行アドレス上の不良セルの有無を検出
する不良ラインサーチ手段と、この不良ラインサーチ手
段が不良セルの存在を検出すると直交する向の列アドレ
スをスキャンし、その不良セルの列アドレスを検出する
アドレススキャン手段とを設けた構成とした。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路等
で構成されるメモリを試験し、メモリの不良が救済用の
スペアラインによって救済する方法を解析することがで
きるメモリの不良救済解析器の改良に関し、特に不良セ
ルのアドレスを特定する時間を短時間に済ませることが
できる不良救済解析方法と、この不良救済解析方法を用
いて動作する不良救済解析器を搭載したメモリ試験装置
を提案するものである。
で構成されるメモリを試験し、メモリの不良が救済用の
スペアラインによって救済する方法を解析することがで
きるメモリの不良救済解析器の改良に関し、特に不良セ
ルのアドレスを特定する時間を短時間に済ませることが
できる不良救済解析方法と、この不良救済解析方法を用
いて動作する不良救済解析器を搭載したメモリ試験装置
を提案するものである。
【０００２】
【従来の技術】図５にメモリ試験装置の概略の構成を示
す。図中ＴＥＳはメモリ試験装置の全体を示す。メモリ
試験装置ＴＥＳは主制御器１１１と、パターン発生器１
１２、タイミング発生器１１３、波形フォーマッタ１１
４、論理比較器１１５、ドライバ１１６、アナログ比較
器１１７、不良解析メモリ１１８、不良救済解析器１２
０、論理振幅基準電圧源１２１、比較基準電圧源１２
２、デバイス電源１２３等により構成される。図５では
被試験メモリ１１９の１端子分の構成を示すが、現実に
は被試験メモリ１１９の端子数分設けられる。
す。図中ＴＥＳはメモリ試験装置の全体を示す。メモリ
試験装置ＴＥＳは主制御器１１１と、パターン発生器１
１２、タイミング発生器１１３、波形フォーマッタ１１
４、論理比較器１１５、ドライバ１１６、アナログ比較
器１１７、不良解析メモリ１１８、不良救済解析器１２
０、論理振幅基準電圧源１２１、比較基準電圧源１２
２、デバイス電源１２３等により構成される。図５では
被試験メモリ１１９の１端子分の構成を示すが、現実に
は被試験メモリ１１９の端子数分設けられる。
【０００３】主制御器１１１は一般にコンピュータシス
テムによって構成され、利用者が作製した試験プログラ
ムに従って主にパターン発生器１１２とタイミング発生
器１１３を制御し、パターン発生器１１２から試験パタ
ーンデータを発生させ、この試験パターンデータを波形
フォーマッタ１１４で実波形を持つ試験パターン信号に
変換し、この試験パターン信号を論理振幅基準電圧源１
２１で設定した振幅値を持った波形に電圧増幅するドラ
イバ１１６を通じて被試験ＩＣに印加し記憶させる。
テムによって構成され、利用者が作製した試験プログラ
ムに従って主にパターン発生器１１２とタイミング発生
器１１３を制御し、パターン発生器１１２から試験パタ
ーンデータを発生させ、この試験パターンデータを波形
フォーマッタ１１４で実波形を持つ試験パターン信号に
変換し、この試験パターン信号を論理振幅基準電圧源１
２１で設定した振幅値を持った波形に電圧増幅するドラ
イバ１１６を通じて被試験ＩＣに印加し記憶させる。
【０００４】被試験メモリ１１９から読み出した応答信
号はアナログ比較器１１７で比較基準電圧源１２２から
与えられる基準電圧と比較し、所定の論理レベル（Ｈ論
理の電圧、Ｌ論理の電圧）を持っているか否かを判定
し、所定の論理レベルをもっていると判定した信号は論
理比較器１１５でパターン発生器１１２から出力される
期待値と比較し、期待値と不一致が発生した場合は、そ
の読み出したアドレスのメモリセルに不良があるものと
判定し、不良発生毎に不良解析メモリ１１８に不良アド
レスを記憶し、試験終了時点で不良救済解析器１２０に
より不良セルの救済方法を解析する。
号はアナログ比較器１１７で比較基準電圧源１２２から
与えられる基準電圧と比較し、所定の論理レベル（Ｈ論
理の電圧、Ｌ論理の電圧）を持っているか否かを判定
し、所定の論理レベルをもっていると判定した信号は論
理比較器１１５でパターン発生器１１２から出力される
期待値と比較し、期待値と不一致が発生した場合は、そ
の読み出したアドレスのメモリセルに不良があるものと
判定し、不良発生毎に不良解析メモリ１１８に不良アド
レスを記憶し、試験終了時点で不良救済解析器１２０に
より不良セルの救済方法を解析する。
【０００５】図６に被試験メモリ１１９の内部構造を示
す。半導体集積回路で構成するメモリは同一半導体チッ
プ１内に複数の記憶領域（メモリセルアレイ）２が形成
され、これらの各記憶領域２を選択的にアクセスできる
ように構成して所望の記憶容量のメモリ素子が構成され
る。各記憶領域には図７に拡大して示すように行アドレ
スＲＯＷ方向及び列アドレスＣＯＬ方向に所望の本数の
スペアラインＳＣ及びＳＲが設けられる。スペアライン
ＳＲ及びＳＣは不良救済用として設けられ、記憶領域２
内の不良セルを、このスペアラインに置き替えることに
よって不良が発生した被試験メモリを良品化するもので
ある。行アドレス方向ＲＯＷと列アドレス方向ＣＯＬに
形成されたスペアラインＳＲ、ＳＣの本数によって、ラ
インに直交するスペアラインで救済できる不良セル数に
は制限が付される。このために、試験終了後に記憶領域
２毎に不良セル数及びその不良セルが存在する行アドレ
ス及び列アドレスを探索してラインに直交するスペアラ
インでの救済が可能か否かを判定する。
す。半導体集積回路で構成するメモリは同一半導体チッ
プ１内に複数の記憶領域（メモリセルアレイ）２が形成
され、これらの各記憶領域２を選択的にアクセスできる
ように構成して所望の記憶容量のメモリ素子が構成され
る。各記憶領域には図７に拡大して示すように行アドレ
スＲＯＷ方向及び列アドレスＣＯＬ方向に所望の本数の
スペアラインＳＣ及びＳＲが設けられる。スペアライン
ＳＲ及びＳＣは不良救済用として設けられ、記憶領域２
内の不良セルを、このスペアラインに置き替えることに
よって不良が発生した被試験メモリを良品化するもので
ある。行アドレス方向ＲＯＷと列アドレス方向ＣＯＬに
形成されたスペアラインＳＲ、ＳＣの本数によって、ラ
インに直交するスペアラインで救済できる不良セル数に
は制限が付される。このために、試験終了後に記憶領域
２毎に不良セル数及びその不良セルが存在する行アドレ
ス及び列アドレスを探索してラインに直交するスペアラ
インでの救済が可能か否かを判定する。
【０００６】上記判定を行うために不良救済解析器１２
０には図８に示すようなカウンタ兼メモリＴＦＣ、ＲＦ
Ｃ，ＣＦＣが設けられる。ＴＦＣは各記憶領域２内の不
良セルの総数を計数して記憶する不良セル総数メモリ、
ＲＦＣは行アドレス上に存在する不良セルの数を記憶し
た行アドレス不良セル数記憶メモリ、ＣＦＣは列アドレ
ス上に存在する不良セルの数を記憶した列アドレス不良
セル数記憶メモリを示す。
０には図８に示すようなカウンタ兼メモリＴＦＣ、ＲＦ
Ｃ，ＣＦＣが設けられる。ＴＦＣは各記憶領域２内の不
良セルの総数を計数して記憶する不良セル総数メモリ、
ＲＦＣは行アドレス上に存在する不良セルの数を記憶し
た行アドレス不良セル数記憶メモリ、ＣＦＣは列アドレ
ス上に存在する不良セルの数を記憶した列アドレス不良
セル数記憶メモリを示す。
【０００７】不良セルの発生状況として図９に示すよう
に一本のアドレスラインＲＬＮ又はＣＬＮ上に多数、つ
まり、不良セルの配列方向と直交する方向に存在するス
ペアラインの本数より多い数の不良セルが存在する状態
をマストリペアと呼んでいる。不良救済解析の手順とし
ては、先ず、このマストリペアを検出し、次にこの救済
に使用したスペアラインと救済した不良セルを除去し
て、残った不良セルが残りのスペアラインによって救済
できるか否かを判定する。
に一本のアドレスラインＲＬＮ又はＣＬＮ上に多数、つ
まり、不良セルの配列方向と直交する方向に存在するス
ペアラインの本数より多い数の不良セルが存在する状態
をマストリペアと呼んでいる。不良救済解析の手順とし
ては、先ず、このマストリペアを検出し、次にこの救済
に使用したスペアラインと救済した不良セルを除去し
て、残った不良セルが残りのスペアラインによって救済
できるか否かを判定する。
【０００８】マストリペアの探索は行アドレスＲＯＷ方
向と列アドレスＣＯＬ方向の双方に関して行われる。つ
まり、行アドレス不良セル数記憶メモリＲＦＣをアドレ
ス順に読み出すと、記憶領域２の各行アドレス上に存在
する不良セルの数を読み出すことができる。各行アドレ
スに記憶してある不良セルの数Ｘ1 とスペアラインＳＣ
の本数Ｙ1 とを比較し、Ｘ1 ＞Ｙ1 であればマストリペ
アと判定し、そのアドレスをマストリペアアドレスとし
て主制御器１１１が読み込んで記憶する。
向と列アドレスＣＯＬ方向の双方に関して行われる。つ
まり、行アドレス不良セル数記憶メモリＲＦＣをアドレ
ス順に読み出すと、記憶領域２の各行アドレス上に存在
する不良セルの数を読み出すことができる。各行アドレ
スに記憶してある不良セルの数Ｘ1 とスペアラインＳＣ
の本数Ｙ1 とを比較し、Ｘ1 ＞Ｙ1 であればマストリペ
アと判定し、そのアドレスをマストリペアアドレスとし
て主制御器１１１が読み込んで記憶する。
【０００９】次に列アドレス不良セル数記憶メモリＣＦ
Ｃを列アドレスＣＯＬ方向読み出し、各列アドレスＣＯ
Ｌに記憶している不良セル数Ｘ2 とスペアラインＳＲの
本数Ｙ2 とを比較し、Ｘ2 ＞Ｙ2 の場合にマストリペア
と判定し、そのアドレスをマストリペアアドレスとして
主制御器１１１に取り込まれる。マストリペアアドレス
の探索が終了すると、主制御器１１１はマストリペアア
ドレスを不良救済解析器１２０に設定し、解析データの
更新動作を行う。つまり、行アドレスラインＲＬＮ上に
マストリペアが存在した場合は、スペアラインＳＲを使
用してマストリペアを救済したものとしてスペアライン
ＳＲの本数を−１とし、更にそのアドレスライン上の不
良セル数を行アドレス不良セル数記憶メモリＲＦＣと、
不良セル総数メモリＴＦＣのそれぞれから減算する動作
を実行する。
Ｃを列アドレスＣＯＬ方向読み出し、各列アドレスＣＯ
Ｌに記憶している不良セル数Ｘ2 とスペアラインＳＲの
本数Ｙ2 とを比較し、Ｘ2 ＞Ｙ2 の場合にマストリペア
と判定し、そのアドレスをマストリペアアドレスとして
主制御器１１１に取り込まれる。マストリペアアドレス
の探索が終了すると、主制御器１１１はマストリペアア
ドレスを不良救済解析器１２０に設定し、解析データの
更新動作を行う。つまり、行アドレスラインＲＬＮ上に
マストリペアが存在した場合は、スペアラインＳＲを使
用してマストリペアを救済したものとしてスペアライン
ＳＲの本数を−１とし、更にそのアドレスライン上の不
良セル数を行アドレス不良セル数記憶メモリＲＦＣと、
不良セル総数メモリＴＦＣのそれぞれから減算する動作
を実行する。
【００１０】図１０にその様子を示す。図１０に示す例
では行アドレスＲＮにマストリペアＭＳが存在し、この
マストリペアＭＳを構成する不良セル数が行アドレスラ
インＲＬＮ上に「９」個であった場合を示す。スペアラ
インＳＲを使ってマストリペアを救済したものとする
と、不良セル総数メモリＴＦＣの記憶値は「１２」から
「３」に変化し、行アドレス不良セル総数メモリＲＦＣ
は行アドレスＲN 上の不良セル数「９」が「０」に変化
し、行アドレス不良セル数記憶メモリＣＦＣの不良セル
数は−１づつ減算されて不良セル数「１」の列アドレス
上の不良セル数は「０」に、不良セル数「３」は「２」
に、不良セル数「２」は「１」に変化する。
では行アドレスＲＮにマストリペアＭＳが存在し、この
マストリペアＭＳを構成する不良セル数が行アドレスラ
インＲＬＮ上に「９」個であった場合を示す。スペアラ
インＳＲを使ってマストリペアを救済したものとする
と、不良セル総数メモリＴＦＣの記憶値は「１２」から
「３」に変化し、行アドレス不良セル総数メモリＲＦＣ
は行アドレスＲN 上の不良セル数「９」が「０」に変化
し、行アドレス不良セル数記憶メモリＣＦＣの不良セル
数は−１づつ減算されて不良セル数「１」の列アドレス
上の不良セル数は「０」に、不良セル数「３」は「２」
に、不良セル数「２」は「１」に変化する。
【００１１】この発明の目的は上述したマストリペアの
救済処理を実行した後に残存する不良セルのアドレスを
短時間に探索することができるメモリの不良救済解析方
法と、この解析方法を適用した不良救済解析を搭載した
メモリ試験装置を提案するものである。
救済処理を実行した後に残存する不良セルのアドレスを
短時間に探索することができるメモリの不良救済解析方
法と、この解析方法を適用した不良救済解析を搭載した
メモリ試験装置を提案するものである。
【００１２】
【発明が解決しようとする課題】従来は図１０に示した
マストリペア救済処理後に、残存する不良セルのアドレ
スを探索するには、主制御器１１１の制御下において、
行アドレスＲＯＷ方向に行アドレス不良セル記憶メモリ
ＲＦＣを順次読み出し、不良セル数の残存が検出される
毎にその行アドレスを主制御器１１１に記憶させ、行ア
ドレスの最終アドレスまで不良セルの残存を探索する。
マストリペア救済処理後に、残存する不良セルのアドレ
スを探索するには、主制御器１１１の制御下において、
行アドレスＲＯＷ方向に行アドレス不良セル記憶メモリ
ＲＦＣを順次読み出し、不良セル数の残存が検出される
毎にその行アドレスを主制御器１１１に記憶させ、行ア
ドレスの最終アドレスまで不良セルの残存を探索する。
【００１３】同様に列アドレスＣＯＬ方向に列アドレス
不良セル記憶メモリＣＦＣを順次読み出し、不良セルの
残存が検出される毎にその列アドレスを主制御器１１１
に記憶させ、列アドレスの最終アドレスまで不良セルの
残存を探索する。行アドレス不良ライン探索と列アドレ
ス不良ライン探索が終了すると、一旦記憶した不良セル
が存在する行アドレスと列アドレスを読み出し、図１１
に示すように行アドレスと列アドレスの全ての組み合わ
せアドレスに不良セルが存在する可能性があるため、組
み合わせたアドレス全てについて不良解析メモリ１１８
を読み出し、不良セルを特定し記憶する。
不良セル記憶メモリＣＦＣを順次読み出し、不良セルの
残存が検出される毎にその列アドレスを主制御器１１１
に記憶させ、列アドレスの最終アドレスまで不良セルの
残存を探索する。行アドレス不良ライン探索と列アドレ
ス不良ライン探索が終了すると、一旦記憶した不良セル
が存在する行アドレスと列アドレスを読み出し、図１１
に示すように行アドレスと列アドレスの全ての組み合わ
せアドレスに不良セルが存在する可能性があるため、組
み合わせたアドレス全てについて不良解析メモリ１１８
を読み出し、不良セルを特定し記憶する。
【００１４】このように従来は主制御器１１１の制御下
において、不良セルが存在する行アドレスと列アドレス
を予め検出して記憶し、この記憶した行アドレスと列ア
ドレスを組み合わせたアドレスで不良解析メモリ１１８
を読み出し、このアドレスが不良セルであった場合に不
良セルのアドレスとして記憶するため、不良ライン探索
と、アドレス演算、不良解析メモリ１１８の読み出しと
を繰り返し実行しなければならないので、時間がかかる
欠点がある。
において、不良セルが存在する行アドレスと列アドレス
を予め検出して記憶し、この記憶した行アドレスと列ア
ドレスを組み合わせたアドレスで不良解析メモリ１１８
を読み出し、このアドレスが不良セルであった場合に不
良セルのアドレスとして記憶するため、不良ライン探索
と、アドレス演算、不良解析メモリ１１８の読み出しと
を繰り返し実行しなければならないので、時間がかかる
欠点がある。
【００１５】
【課題を解決するための手段】この発明の請求項１では
複数の記憶領域を具備し、これら複数の記憶領域を選択
的にアクセスして書き込み、読み出しを実行する被試験
メモリを試験し、その試験の結果に得られる不良セルの
数及びアドレスを検出して不良救済解を解析する不良救
済解析方法において、複数の記憶領域毎に不良セルが存
在するか否かを探索し、不良セルの存在が探索される毎
にその不良セルが存在した記憶領域に限ってその記憶領
域内の不良セルが存在する行アドレス又は列アドレスを
探索し、不良セルが存在する行アドレス又は列アドレス
が検出される毎にその検出されたアドレスライン上の不
良セルのアドレスを検出して不良セルのアドレスを特定
し記憶することを特徴とするメモリの不良救済解析方法
を提案するものである。
複数の記憶領域を具備し、これら複数の記憶領域を選択
的にアクセスして書き込み、読み出しを実行する被試験
メモリを試験し、その試験の結果に得られる不良セルの
数及びアドレスを検出して不良救済解を解析する不良救
済解析方法において、複数の記憶領域毎に不良セルが存
在するか否かを探索し、不良セルの存在が探索される毎
にその不良セルが存在した記憶領域に限ってその記憶領
域内の不良セルが存在する行アドレス又は列アドレスを
探索し、不良セルが存在する行アドレス又は列アドレス
が検出される毎にその検出されたアドレスライン上の不
良セルのアドレスを検出して不良セルのアドレスを特定
し記憶することを特徴とするメモリの不良救済解析方法
を提案するものである。
【００１６】この発明の請求項２では、複数の記憶領域
を具備して構成される被試験メモリの各記憶領域毎に不
良セルが存在するか否かにより不良救済解析を行うか否
かを探索する被解析領域探索手段と、この被解析領域探
索手段が不良救済解析を行うべき領域として探索した記
憶領域において行アドレス又は列アドレスを探索して不
良セルの存在を検出する不良ラインサーチ手段と、この
不良ラインサーチ手段が不良セルが存在する行アドレス
ライン又は列アドレスラインを探索すると起動されて検
出した行アドレスライン又は列アドレスライン上の不良
セルの検出されたアドレスと直交方向のアドレスを検出
するアドレススキャン手段と、これら不良ラインサーチ
手段及びアドレススキャン手段によって検出した不良セ
ルのアドレスを記憶する不良セルアドレス記憶手段と、
によって構成した不良救済解析器を搭載したことを特徴
とするメモリ試験装置を提案する。
を具備して構成される被試験メモリの各記憶領域毎に不
良セルが存在するか否かにより不良救済解析を行うか否
かを探索する被解析領域探索手段と、この被解析領域探
索手段が不良救済解析を行うべき領域として探索した記
憶領域において行アドレス又は列アドレスを探索して不
良セルの存在を検出する不良ラインサーチ手段と、この
不良ラインサーチ手段が不良セルが存在する行アドレス
ライン又は列アドレスラインを探索すると起動されて検
出した行アドレスライン又は列アドレスライン上の不良
セルの検出されたアドレスと直交方向のアドレスを検出
するアドレススキャン手段と、これら不良ラインサーチ
手段及びアドレススキャン手段によって検出した不良セ
ルのアドレスを記憶する不良セルアドレス記憶手段と、
によって構成した不良救済解析器を搭載したことを特徴
とするメモリ試験装置を提案する。
【００１７】この発明の請求項３では請求項２記載の不
良救済解析器を搭載したメモリ試験装置において、被解
析領域探索手段は被試験メモリを構成する複数の記憶領
域に付したアドレスを発生する領域アドレス発生器と、
この領域アドレス発生器が出力する領域アドレスによっ
てアクセスされて各記憶領域毎に不良セルの総数を記憶
した不良セル総数記憶メモリと、この不良セル総数メモ
リから読み出す不良セル数が「０」か「０」以外の数か
を検出するゼロ検出器と、によって構成したことを特徴
とする不良救済解析器を搭載したメモリ試験装置を提案
する。
良救済解析器を搭載したメモリ試験装置において、被解
析領域探索手段は被試験メモリを構成する複数の記憶領
域に付したアドレスを発生する領域アドレス発生器と、
この領域アドレス発生器が出力する領域アドレスによっ
てアクセスされて各記憶領域毎に不良セルの総数を記憶
した不良セル総数記憶メモリと、この不良セル総数メモ
リから読み出す不良セル数が「０」か「０」以外の数か
を検出するゼロ検出器と、によって構成したことを特徴
とする不良救済解析器を搭載したメモリ試験装置を提案
する。
【００１８】この発明の請求項４では請求項２記載の不
良救済解析器を搭載したメモリ試験装置において、上記
不良ラインサーチ手段は行アドレス発生器又は列アドレ
ス発生器と、行アドレス不良セル数記憶メモリ又は列ア
ドレス不良セル数記憶メモリと、これらのメモリの何れ
か一方から読み出される不良セルの数が「０」であるこ
とを検出するゼロ検出手段と、このゼロ検出手段が
「０」以外の数値を検出する毎にアドレススキャン手段
を起動させる制御手段と、によって構成した不良救済解
析器を搭載したことを特徴とするメモリ試験装置を提案
する。
良救済解析器を搭載したメモリ試験装置において、上記
不良ラインサーチ手段は行アドレス発生器又は列アドレ
ス発生器と、行アドレス不良セル数記憶メモリ又は列ア
ドレス不良セル数記憶メモリと、これらのメモリの何れ
か一方から読み出される不良セルの数が「０」であるこ
とを検出するゼロ検出手段と、このゼロ検出手段が
「０」以外の数値を検出する毎にアドレススキャン手段
を起動させる制御手段と、によって構成した不良救済解
析器を搭載したことを特徴とするメモリ試験装置を提案
する。
【００１９】この発明の請求項５では請求項２記載の不
良救済解析器を搭載したメモリ試験装置において、アド
レススキャン手段は列アドレス発生器又は行アドレス発
生器と、列アドレス不良セル数記憶メモリ又は行アドレ
ス不良セル数記憶メモリと、これらのメモリの何れか一
方から読み出される不良セルの数が「０」であることを
検出するゼロ検出手段と、このゼロ検出手段が「０」以
外の数値を検出し、かつ不良解析メモリの読み出しデー
タが「フェイル」である毎に領域アドレス発生器及び行
アドレス発生器、列アドレス発生器が指し示すアドレス
を不良セルアドレス記憶器に記憶させる書込制御手段
と、によって構成した不良救済解析器を搭載したことを
特徴とするメモリ試験装置を提案する。
良救済解析器を搭載したメモリ試験装置において、アド
レススキャン手段は列アドレス発生器又は行アドレス発
生器と、列アドレス不良セル数記憶メモリ又は行アドレ
ス不良セル数記憶メモリと、これらのメモリの何れか一
方から読み出される不良セルの数が「０」であることを
検出するゼロ検出手段と、このゼロ検出手段が「０」以
外の数値を検出し、かつ不良解析メモリの読み出しデー
タが「フェイル」である毎に領域アドレス発生器及び行
アドレス発生器、列アドレス発生器が指し示すアドレス
を不良セルアドレス記憶器に記憶させる書込制御手段
と、によって構成した不良救済解析器を搭載したことを
特徴とするメモリ試験装置を提案する。
【００２０】この発明によるメモリの不良救済解析方法
及びこの不良救済解析方法を適用した不良救済解析器を
搭載したメモリ試験装置によれば不良ラインサーチ手段
により不良セルが存在する行アドレス又は列アドレスを
検出する。不良セルが存在する行アドレス又は列アドレ
スが検出されると、そのアドレス位置で直ちに直交する
方向のアドレスをアドレススキャン手段によって走査
し、それと同時に不良解析メモリを読み出すことにより
不良セルのアドレスを特定する。
及びこの不良救済解析方法を適用した不良救済解析器を
搭載したメモリ試験装置によれば不良ラインサーチ手段
により不良セルが存在する行アドレス又は列アドレスを
検出する。不良セルが存在する行アドレス又は列アドレ
スが検出されると、そのアドレス位置で直ちに直交する
方向のアドレスをアドレススキャン手段によって走査
し、それと同時に不良解析メモリを読み出すことにより
不良セルのアドレスを特定する。
【００２１】不良セルのアドレスが行アドレス及び列ア
ドレスに関して特定されることにより、そのアドレスを
記憶器に記憶し、不良ラインサーチ手段を再起動させて
不良ラインサーチ動作を継続させる。不良ラインサーチ
動作が最終アドレスに達すると、その記憶領域の不良救
済解析が終了し、次の記憶領域の不良救済解析に解析対
象が移る。
ドレスに関して特定されることにより、そのアドレスを
記憶器に記憶し、不良ラインサーチ手段を再起動させて
不良ラインサーチ動作を継続させる。不良ラインサーチ
動作が最終アドレスに達すると、その記憶領域の不良救
済解析が終了し、次の記憶領域の不良救済解析に解析対
象が移る。
【００２２】このように、不良ラインサーチ手段が不良
セルの存在を検出すると、そのアドレス位置で直ちに直
交する向のアドレススキャンを実行して不良セルのアド
レスを特定するから、不良セルを検出したアドレスを設
定するような作業が全く存在しないから短時間に不良セ
ルのアドレスを特定することができ、不良救済解析に要
する時間を短くすることができる。
セルの存在を検出すると、そのアドレス位置で直ちに直
交する向のアドレススキャンを実行して不良セルのアド
レスを特定するから、不良セルを検出したアドレスを設
定するような作業が全く存在しないから短時間に不良セ
ルのアドレスを特定することができ、不良救済解析に要
する時間を短くすることができる。
【００２３】
【発明の実施の形態】図１及び図２にこの発明の要部と
なる不良救済解析方法を適用した不良救済解析器の実施
例を示す。この発明の要部となる不良救済解析器は被解
析領域探索手段ＢＬＳと、不良セルサーチ手段ＳＥＡ
と、アドレススキャン手段ＳＣＡと、これらをコントロ
ールするコントローラＣＯＮとによって構成される。図
１はコントローラＣＯＮと被解析領域探索手段ＢＬＳの
部分の構成を示し、図２は不良セルサーチ手段ＳＥＡ
と、アドレススキャン手段ＳＣＡ、不良セルアドレス記
憶器１２５の部分の構成を示す。
なる不良救済解析方法を適用した不良救済解析器の実施
例を示す。この発明の要部となる不良救済解析器は被解
析領域探索手段ＢＬＳと、不良セルサーチ手段ＳＥＡ
と、アドレススキャン手段ＳＣＡと、これらをコントロ
ールするコントローラＣＯＮとによって構成される。図
１はコントローラＣＯＮと被解析領域探索手段ＢＬＳの
部分の構成を示し、図２は不良セルサーチ手段ＳＥＡ
と、アドレススキャン手段ＳＣＡ、不良セルアドレス記
憶器１２５の部分の構成を示す。
【００２４】被解析領域探索手段ＢＬＳは被試験メモリ
１１９を構成する複数の記憶領域２に割り当てたアドレ
スを発生する領域アドレス発生器ＴＡＰと、この領域ア
ドレス発生器ＴＡＰが出力する領域アドレスによってア
クセスされて、各記憶領域２の不良セルの総数を記憶し
た不良セル総数メモリＴＦＣと、この不良セル総数記憶
メモリＴＦＣから読み出される不良セル数が「０」であ
ることを検出するゼロ検出器ＺＯ１と、領域アドレス発
生器ＴＡＰが出力する領域アドレスが最終アドレスの状
態になったことを検出して桁上げ信号ＴＡＰ ＭＡＸを
出力するキャリセレクタＣＹ１とによって構成される。
１１９を構成する複数の記憶領域２に割り当てたアドレ
スを発生する領域アドレス発生器ＴＡＰと、この領域ア
ドレス発生器ＴＡＰが出力する領域アドレスによってア
クセスされて、各記憶領域２の不良セルの総数を記憶し
た不良セル総数メモリＴＦＣと、この不良セル総数記憶
メモリＴＦＣから読み出される不良セル数が「０」であ
ることを検出するゼロ検出器ＺＯ１と、領域アドレス発
生器ＴＡＰが出力する領域アドレスが最終アドレスの状
態になったことを検出して桁上げ信号ＴＡＰ ＭＡＸを
出力するキャリセレクタＣＹ１とによって構成される。
【００２５】不良セル総数記憶メモリＴＦＣには不良解
析メモリ１１８に取り込まれた不良セルデータの中の各
記憶領域２の不良セルの総数が集計されて各記憶領域２
毎に記憶される。領域アドレス発生器ＴＡＰは初期アド
レスから順次＋１ずつアドレスを増加方向に歩進させ、
不良セル総数記憶メモリＴＦＣの各記憶領域に対応した
アドレスから不良セル総数を読み出す。
析メモリ１１８に取り込まれた不良セルデータの中の各
記憶領域２の不良セルの総数が集計されて各記憶領域２
毎に記憶される。領域アドレス発生器ＴＡＰは初期アド
レスから順次＋１ずつアドレスを増加方向に歩進させ、
不良セル総数記憶メモリＴＦＣの各記憶領域に対応した
アドレスから不良セル総数を読み出す。
【００２６】不良セル総数記憶メモリＴＦＣから読み出
された不良セル数はゼロ検出器ＺＯ１で「０」であるか
「０」以外の数値かを判定する。読み出された不良セル
数が「０」であればゼロ検出器ＺＯ１は領域アドレス発
生器ＴＡＰにイネーブル信号を与え、発生している領域
アドレスを＋１させる。不良セル総数記憶メモリＴＦＣ
から読み出される不良セル数が「０」である間は領域ア
ドレス発生器ＴＡＰは領域アドレスを＋１する動作を繰
り返し、不良セル総数記憶メモリＴＦＣの読み出しを続
ける。「０」以外の数値が検出されないまま領域アドレ
スが最終アドレスに達し、この最終アドレスから＋１さ
れようとすると、キャリセレクタＣＹ１が桁上げ信号Ｔ
ＡＰ ＭＡＸを出力し、この桁上げ信号ＴＡＰ ＭＡＸ
がコントローラＬＯＮに入力されることにより、１個の
メモリの不良救済解析が終了したことになる。
された不良セル数はゼロ検出器ＺＯ１で「０」であるか
「０」以外の数値かを判定する。読み出された不良セル
数が「０」であればゼロ検出器ＺＯ１は領域アドレス発
生器ＴＡＰにイネーブル信号を与え、発生している領域
アドレスを＋１させる。不良セル総数記憶メモリＴＦＣ
から読み出される不良セル数が「０」である間は領域ア
ドレス発生器ＴＡＰは領域アドレスを＋１する動作を繰
り返し、不良セル総数記憶メモリＴＦＣの読み出しを続
ける。「０」以外の数値が検出されないまま領域アドレ
スが最終アドレスに達し、この最終アドレスから＋１さ
れようとすると、キャリセレクタＣＹ１が桁上げ信号Ｔ
ＡＰ ＭＡＸを出力し、この桁上げ信号ＴＡＰ ＭＡＸ
がコントローラＬＯＮに入力されることにより、１個の
メモリの不良救済解析が終了したことになる。
【００２７】領域アドレスが最終アドレスに達する以前
の状態で不良セル総数記憶メモリＴＦＣから読み出され
る不良セル数が「０」以外の場合にはコントローラＣＯ
Ｎは領域アドレス発生器ＴＡＰの歩進動作を停止させ、
その記憶領域２に対して不良救済解析動作を実行する。
不良救済解析動作はコントーラＣＯＮから出力信号Ｒ−
ＳＥＡＲＣＨか又はＣ−ＳＥＡＲＣＨを出力して開始さ
れる。何れの出力信号を発生するかはコントローラＣＯ
Ｎに予め設定しておくことができる。ここでは出力信号
Ｒ−ＳＥＡＲＣＨを出力するものとして説明する。
の状態で不良セル総数記憶メモリＴＦＣから読み出され
る不良セル数が「０」以外の場合にはコントローラＣＯ
Ｎは領域アドレス発生器ＴＡＰの歩進動作を停止させ、
その記憶領域２に対して不良救済解析動作を実行する。
不良救済解析動作はコントーラＣＯＮから出力信号Ｒ−
ＳＥＡＲＣＨか又はＣ−ＳＥＡＲＣＨを出力して開始さ
れる。何れの出力信号を発生するかはコントローラＣＯ
Ｎに予め設定しておくことができる。ここでは出力信号
Ｒ−ＳＥＡＲＣＨを出力するものとして説明する。
【００２８】コントローラＣＯＮから出力信号Ｒ−ＳＥ
ＡＲＣＨが出力されると、不良ラインサーチ手段ＳＥＡ
が起動される。不良ラインサーチ手段ＳＥＡはこの実施
例では行アドレス不良セル数記憶メモリＲＦＣを読み出
して行アドレス上に不良セルの存在が有るか否かを探索
する構成とした場合を示す。このため、図２に示す実施
例では不良ラインサーチ手段ＳＥＡは行アドレス発生器
ＲＡＰと、この行アドレス発生器ＲＡＰが出力する行ア
ドレスと領域アドレス発生器ＴＡＰが出力する領域アド
レスとを合成するアドレスフォーマッタＡＮＦ１と、こ
のアドレスフォーマッタＡＮＦ１で合成したアドレス信
号によってアクセスされて各記憶領域２の行アドレス上
の不良セル数を読み出す行アドレス不良セル数記憶メモ
リＲＦＣと、この行アドレス不良セル数記憶メモリＲＦ
Ｃから読み出される不良セル数が「０」であることを検
出するゼロ検出器ＺＯ２と、このゼロ検出器ＺＯ２が出
力するゼロ検出信号を、状態に応じて出力するか否かを
制御するゲートＧ１とＧ３及びオアゲートＯＲ１と、行
アドレス発生器ＲＡＰが発生する行アドレスが最終アド
レスから＋１された状態を検出して桁上げ信号ＲＡＰ
ＭＡＸを出力するキャリセレクタＣＹ２とによって構成
される。
ＡＲＣＨが出力されると、不良ラインサーチ手段ＳＥＡ
が起動される。不良ラインサーチ手段ＳＥＡはこの実施
例では行アドレス不良セル数記憶メモリＲＦＣを読み出
して行アドレス上に不良セルの存在が有るか否かを探索
する構成とした場合を示す。このため、図２に示す実施
例では不良ラインサーチ手段ＳＥＡは行アドレス発生器
ＲＡＰと、この行アドレス発生器ＲＡＰが出力する行ア
ドレスと領域アドレス発生器ＴＡＰが出力する領域アド
レスとを合成するアドレスフォーマッタＡＮＦ１と、こ
のアドレスフォーマッタＡＮＦ１で合成したアドレス信
号によってアクセスされて各記憶領域２の行アドレス上
の不良セル数を読み出す行アドレス不良セル数記憶メモ
リＲＦＣと、この行アドレス不良セル数記憶メモリＲＦ
Ｃから読み出される不良セル数が「０」であることを検
出するゼロ検出器ＺＯ２と、このゼロ検出器ＺＯ２が出
力するゼロ検出信号を、状態に応じて出力するか否かを
制御するゲートＧ１とＧ３及びオアゲートＯＲ１と、行
アドレス発生器ＲＡＰが発生する行アドレスが最終アド
レスから＋１された状態を検出して桁上げ信号ＲＡＰ
ＭＡＸを出力するキャリセレクタＣＹ２とによって構成
される。
【００２９】コントローラＣＯＮが出力信号Ｒ−ＳＥＡ
ＲＣＨをＨ論理に立ち上げると、行アドレス発生器ＲＡ
Ｐが動作を開始する。これと共にゲートＧ１の一方の入
力端子に出力信号Ｒ−ＳＥＡＲＣＨが入力され、これに
よりゲートＧ１が開の状態に制御される。行アドレス発
生器ＲＡＰが動作を開始することにより行アドレス不良
セル記憶メモリＲＦＣは領域アドレスＴＡＰが指し示す
記憶領域２の行アドレスを読み出す。各行アドレス毎に
不良セル数が「０」か「０」以の数値かをゼロ検出器Ｚ
Ｏ２が監視する。「０」以外の数値が検出されると、ゼ
ロ検出器ＺＯ２はＨ論理を出力し、ゲートＧ１とオアゲ
ートＯＲ１を通じてコントローラＣＯＮに行アドレスに
不良セルが存在したことを表すＲ−Ｆａｉｌ Ａｄｄｒ
ｅｓｓを入力する。
ＲＣＨをＨ論理に立ち上げると、行アドレス発生器ＲＡ
Ｐが動作を開始する。これと共にゲートＧ１の一方の入
力端子に出力信号Ｒ−ＳＥＡＲＣＨが入力され、これに
よりゲートＧ１が開の状態に制御される。行アドレス発
生器ＲＡＰが動作を開始することにより行アドレス不良
セル記憶メモリＲＦＣは領域アドレスＴＡＰが指し示す
記憶領域２の行アドレスを読み出す。各行アドレス毎に
不良セル数が「０」か「０」以の数値かをゼロ検出器Ｚ
Ｏ２が監視する。「０」以外の数値が検出されると、ゼ
ロ検出器ＺＯ２はＨ論理を出力し、ゲートＧ１とオアゲ
ートＯＲ１を通じてコントローラＣＯＮに行アドレスに
不良セルが存在したことを表すＲ−Ｆａｉｌ Ａｄｄｒ
ｅｓｓを入力する。
【００３０】コントローラＣＯＮはこの入力信号Ｒ−Ｆ
ａｉｌ Ａｄｄｒｅｓｓが入力されると、出力信号Ｒ−
ＳＥＡＲＣＨを一旦Ｌ論理に立ち下げ。行アドレス発生
器ＲＡＰの動作を停止させる。これと共に、出力信号Ｃ
−ＳＣＡＮをＨ論理に立ち上げる。この出力信号Ｃ−Ｓ
ＣＡＮがＨ論理に立ち上がることにより、アドレススキ
ャン手段ＳＣＡを構成するこの例では列アドレス発生器
ＣＡＰが動作を開始する。
ａｉｌ Ａｄｄｒｅｓｓが入力されると、出力信号Ｒ−
ＳＥＡＲＣＨを一旦Ｌ論理に立ち下げ。行アドレス発生
器ＲＡＰの動作を停止させる。これと共に、出力信号Ｃ
−ＳＣＡＮをＨ論理に立ち上げる。この出力信号Ｃ−Ｓ
ＣＡＮがＨ論理に立ち上がることにより、アドレススキ
ャン手段ＳＣＡを構成するこの例では列アドレス発生器
ＣＡＰが動作を開始する。
【００３１】アドレススキャン手段ＳＣＡはこの実施例
では列アドレスをスキャンする構成とした場合を示す。
このためにアドレススキャン手動ＳＣＡは列アドレス発
生ＣＡＰと、この列アドレス発生器ＣＡＰが出力する列
アドレス信号と領域アドレス発生器ＴＡＰが出力する領
域アドレスとを合成するアドレスフォーマッタＡＮＦ２
と、このアドレスフォーマッタＡＮＦ２で合成したアド
レス信号によりアクセスされて各列アドレス上の不良セ
ル数を読み出す列アドレス不良セル数記憶メモリＣＦＣ
と、この列アドレス不良セル数記憶メモリＣＦＣから読
み出される不良セル数が「０」が否かを監視するゼロ検
出器ＺＯ３と、このゼロ検出器ＺＯ３が出力する検出信
号を状態に応じて出力するか否かを制御するゲートＧ
２，Ｇ４及びオアゲートＯＲ２と、列アドレス発生器Ｃ
ＡＰが出力する列アドレスが最終アドレスに変化したこ
とを検出して桁上げ信号ＣＡＰ ＭＡＸを出力するキャ
リセレクタＣＹ３とによって構成される。
では列アドレスをスキャンする構成とした場合を示す。
このためにアドレススキャン手動ＳＣＡは列アドレス発
生ＣＡＰと、この列アドレス発生器ＣＡＰが出力する列
アドレス信号と領域アドレス発生器ＴＡＰが出力する領
域アドレスとを合成するアドレスフォーマッタＡＮＦ２
と、このアドレスフォーマッタＡＮＦ２で合成したアド
レス信号によりアクセスされて各列アドレス上の不良セ
ル数を読み出す列アドレス不良セル数記憶メモリＣＦＣ
と、この列アドレス不良セル数記憶メモリＣＦＣから読
み出される不良セル数が「０」が否かを監視するゼロ検
出器ＺＯ３と、このゼロ検出器ＺＯ３が出力する検出信
号を状態に応じて出力するか否かを制御するゲートＧ
２，Ｇ４及びオアゲートＯＲ２と、列アドレス発生器Ｃ
ＡＰが出力する列アドレスが最終アドレスに変化したこ
とを検出して桁上げ信号ＣＡＰ ＭＡＸを出力するキャ
リセレクタＣＹ３とによって構成される。
【００３２】コントローラＣＯＮが出力信号Ｃ−ＳＣＡ
Ｎを出力すると、列アドレス発生器ＣＡＰが動作を開始
し、列アドレス不良セル数記憶メモリＣＦＣの読み出し
が開始されると同時に不良解析メモリ１１８の読み出し
が開始される。列アドレス不良セル数記憶メモリＣＦＣ
から読み出される不良セル数が「０」であればそのま
ま、列アドレス発生器ＣＡＰは出力するアドレス信号の
値を＋１する動作を繰り返す。
Ｎを出力すると、列アドレス発生器ＣＡＰが動作を開始
し、列アドレス不良セル数記憶メモリＣＦＣの読み出し
が開始されると同時に不良解析メモリ１１８の読み出し
が開始される。列アドレス不良セル数記憶メモリＣＦＣ
から読み出される不良セル数が「０」であればそのま
ま、列アドレス発生器ＣＡＰは出力するアドレス信号の
値を＋１する動作を繰り返す。
【００３３】ゼロ検出器ＺＯ３が「０」以外の値を検出
し、かつ不良解析メモリ１１８の読み出しデータが不良
セルを示す「１」の場合、このときゲートＧ４には出力
信号Ｃ−ＳＣＡＮが入力されているため、このゲートＧ
４を通じてＨ論理信号が出力され、このＨ論理信号がコ
ントローラＣＯＮに入力信号Ｃ−Ｆａｉｌ Ａｄｄｒｅ
ｓｓとして入力される。
し、かつ不良解析メモリ１１８の読み出しデータが不良
セルを示す「１」の場合、このときゲートＧ４には出力
信号Ｃ−ＳＣＡＮが入力されているため、このゲートＧ
４を通じてＨ論理信号が出力され、このＨ論理信号がコ
ントローラＣＯＮに入力信号Ｃ−Ｆａｉｌ Ａｄｄｒｅ
ｓｓとして入力される。
【００３４】コントローラＣＯＮは入力信号Ｃ−Ｆａｉ
ｌ Ａｄｄｒｅｓｓが入力されると、書き込み信号ＷＴ
を出力し、不良セルアドレス記憶器１２５に不良セルの
位置を表す領域アドレスと行アドレス及び列アドレスを
書き込む。書き込みが終了すると、再び列アドレス発生
器ＣＡＰがアドレスを＋１する動作を繰り返し、列アド
レスの最終アドレスに達すると、出力信号Ｃ−ＳＣＡＮ
をＬ論理に立ち下げ、代わって出力信号Ｒ−ＳＥＡＲＣ
ＨをＨ論理に復帰させ、行アドレスの不良セルの存在の
有無を探索する不良ラインサーチ動作を再開させる。
ｌ Ａｄｄｒｅｓｓが入力されると、書き込み信号ＷＴ
を出力し、不良セルアドレス記憶器１２５に不良セルの
位置を表す領域アドレスと行アドレス及び列アドレスを
書き込む。書き込みが終了すると、再び列アドレス発生
器ＣＡＰがアドレスを＋１する動作を繰り返し、列アド
レスの最終アドレスに達すると、出力信号Ｃ−ＳＣＡＮ
をＬ論理に立ち下げ、代わって出力信号Ｒ−ＳＥＡＲＣ
ＨをＨ論理に復帰させ、行アドレスの不良セルの存在の
有無を探索する不良ラインサーチ動作を再開させる。
【００３５】図３に不良ラインサーチ手段ＳＥＡとアド
レススキャン手段ＳＣＡの動作の様子を示す。行アドレ
スＲＯＷ方向に行アドレスを＋１ずつ増加させ不良セル
の有無を探索する。図３に示す行アドレス不良セル数記
憶メモリＲＦＣ及び列アドレス不良セル数記憶メモリＣ
ＦＣ、不良セル総数記憶メモリＴＦＣに記憶されている
不良セルの数は図１０で説明したマストリペア救済処理
により取り除かれている状態を示す。
レススキャン手段ＳＣＡの動作の様子を示す。行アドレ
スＲＯＷ方向に行アドレスを＋１ずつ増加させ不良セル
の有無を探索する。図３に示す行アドレス不良セル数記
憶メモリＲＦＣ及び列アドレス不良セル数記憶メモリＣ
ＦＣ、不良セル総数記憶メモリＴＦＣに記憶されている
不良セルの数は図１０で説明したマストリペア救済処理
により取り除かれている状態を示す。
【００３６】不良ラインサーチ手段ＳＥＡのサーチ動作
により行アドレスがＲN1に達すると、この行アドレスＲ
N1には不良セルＦＣ１が存在するから、このアドレスＲ
N1で列アドレスＣＯＬ方向にアドレススキャン動作を実
行する。アドレススキャン動作により列方向にアドレス
を歩進させＣN1に達すると、ゼロ検出器ＺＯ３はメモリ
ＣＦＣの出力が「０」でないことを表すＨ論理信号を出
力する。このとき不良解析メモリの読み出しデータが
「０」でなければＧ４の出力がＨとなり、このＨ論理信
号をコントローラＣＯＮに入力信号Ｃ−Ｆａｉｌ Ａｄ
ｄｒｅｓｓとして入力する。コントローラＣＯＮに入力
信号Ｃ−Ｆａｉｌ Ａｄｄｒｅｓｓが入力されることに
より書き込み信号ＷＴを出力するから、この不良セルの
探索が記憶領域Ａで行われているとすると、不良アドレ
スメモリ１２５には図４に示すように不良セルが存在す
る領域アドレスＡと、行アドレスＲN1と列アドレスＣN1
とが記憶される。
により行アドレスがＲN1に達すると、この行アドレスＲ
N1には不良セルＦＣ１が存在するから、このアドレスＲ
N1で列アドレスＣＯＬ方向にアドレススキャン動作を実
行する。アドレススキャン動作により列方向にアドレス
を歩進させＣN1に達すると、ゼロ検出器ＺＯ３はメモリ
ＣＦＣの出力が「０」でないことを表すＨ論理信号を出
力する。このとき不良解析メモリの読み出しデータが
「０」でなければＧ４の出力がＨとなり、このＨ論理信
号をコントローラＣＯＮに入力信号Ｃ−Ｆａｉｌ Ａｄ
ｄｒｅｓｓとして入力する。コントローラＣＯＮに入力
信号Ｃ−Ｆａｉｌ Ａｄｄｒｅｓｓが入力されることに
より書き込み信号ＷＴを出力するから、この不良セルの
探索が記憶領域Ａで行われているとすると、不良アドレ
スメモリ１２５には図４に示すように不良セルが存在す
る領域アドレスＡと、行アドレスＲN1と列アドレスＣN1
とが記憶される。
【００３７】列アドレス発生器ＣＡＰが最終アドレスま
で発生すると、その状態がキャリセレクタＣＹ３が検出
し、桁上げ信号ＣＡＰ ＭＡＸを出力する。桁上げ信号
が入力されることによりコントローラＣＯＮは不良ライ
ンサーチ手段ＳＥＡを再起動させ、不良ラインサーチ手
段ＳＥＡにより不良セルの探索を繰り返し実行する。不
良ラインサーチが行アドレスＲN2に達すると、１個の不
良セルＦＣ２の存在が検出される。これにより不良ライ
ンサーチ手段ＳＥＡは動作を一時中断し、アドレススキ
ャン手段ＳＣＡを起動させ、列アドレスＣN2を検出す
る。この検出した行アドレスＲN2と列アドレスＣN2を不
良アドレスメモリ１２５に記憶させる。
で発生すると、その状態がキャリセレクタＣＹ３が検出
し、桁上げ信号ＣＡＰ ＭＡＸを出力する。桁上げ信号
が入力されることによりコントローラＣＯＮは不良ライ
ンサーチ手段ＳＥＡを再起動させ、不良ラインサーチ手
段ＳＥＡにより不良セルの探索を繰り返し実行する。不
良ラインサーチが行アドレスＲN2に達すると、１個の不
良セルＦＣ２の存在が検出される。これにより不良ライ
ンサーチ手段ＳＥＡは動作を一時中断し、アドレススキ
ャン手段ＳＣＡを起動させ、列アドレスＣN2を検出す
る。この検出した行アドレスＲN2と列アドレスＣN2を不
良アドレスメモリ１２５に記憶させる。
【００３８】記憶動作が終了するとアドレススキャン手
段ＳＣＡは列アドレスの最終アドレスまでアドレススキ
ャンを繰り返し、最終アドレスの読み出し後に不良ライ
ンサーチ手段ＳＥＡに動作権を移し、不良ラインサーチ
動作を実行させる。不良ラインサーチ動作が行アドレス
の最終アドレスに達すると、この記憶領域２の不良救済
解析が終了し、次の記憶領域２の不良救済解析が実行さ
れる。
段ＳＣＡは列アドレスの最終アドレスまでアドレススキ
ャンを繰り返し、最終アドレスの読み出し後に不良ライ
ンサーチ手段ＳＥＡに動作権を移し、不良ラインサーチ
動作を実行させる。不良ラインサーチ動作が行アドレス
の最終アドレスに達すると、この記憶領域２の不良救済
解析が終了し、次の記憶領域２の不良救済解析が実行さ
れる。
【００３９】上述の説明では不良ラインサーチ手段ＳＥ
Ａを行アドレス上の不良セルを検出する構成とした場合
を説明したが、列アドレス上の不良セルを検出して不良
ラインサーチを実行するように設定することができる。
その設定はコントローラＣＯＮに設ける設定手段に設定
すればよい。列アドレス上の不良セルを検出して不良ラ
インサーチ手段ＳＥＡを構成した場合には、行アドレス
上の不良セルの存在を検出する側の構成はアドレススキ
ャン手段ＳＣＡを構成すこととなる。
Ａを行アドレス上の不良セルを検出する構成とした場合
を説明したが、列アドレス上の不良セルを検出して不良
ラインサーチを実行するように設定することができる。
その設定はコントローラＣＯＮに設ける設定手段に設定
すればよい。列アドレス上の不良セルを検出して不良ラ
インサーチ手段ＳＥＡを構成した場合には、行アドレス
上の不良セルの存在を検出する側の構成はアドレススキ
ャン手段ＳＣＡを構成すこととなる。
【００４０】
【発明の効果】以上説明したように、この発明によれば
不良ラインサーチ手段ＳＥＡにより例えば行アドレスＲ
N1で不良セルの存在を検出すれば、不良ラインサーチ手
段ＳＥＡの動作をその行アドレスＲN1に一時停止させ
て、これと直交する方向のアドレススキャンを実行し、
不良セルＦＣ１の列アドレスＣN1を検出するから、従来
のように不良セルが存在する行アドレスＲN1とＲN2を検
出して、この行アドレスＲ N1とＲN2を一旦主制御器１１
１に読み取って、行アドレスを全て読み出した後に行ア
ドレスＲN1を不良救済解析器に設定して、列アドレス方
向に読み出し列アドレスＣN1を検出する不良救済解析方
法と比較して、短時間に不良セルＦＣ１とＦＣ２のアド
レスを特定することができる。この結果として、不良救
済解析に要する全体の時間を短縮できる利点が得られ
る。
不良ラインサーチ手段ＳＥＡにより例えば行アドレスＲ
N1で不良セルの存在を検出すれば、不良ラインサーチ手
段ＳＥＡの動作をその行アドレスＲN1に一時停止させ
て、これと直交する方向のアドレススキャンを実行し、
不良セルＦＣ１の列アドレスＣN1を検出するから、従来
のように不良セルが存在する行アドレスＲN1とＲN2を検
出して、この行アドレスＲ N1とＲN2を一旦主制御器１１
１に読み取って、行アドレスを全て読み出した後に行ア
ドレスＲN1を不良救済解析器に設定して、列アドレス方
向に読み出し列アドレスＣN1を検出する不良救済解析方
法と比較して、短時間に不良セルＦＣ１とＦＣ２のアド
レスを特定することができる。この結果として、不良救
済解析に要する全体の時間を短縮できる利点が得られ
る。
【図１】この発明によるメモリの不良救済解析方法と、
この不良救済解析方法を適用した不良救済解析方法を適
用した不良救済解析器のコントローラと被検査領域探索
手段の部分の構成を説明するためのブロック図。
この不良救済解析方法を適用した不良救済解析方法を適
用した不良救済解析器のコントローラと被検査領域探索
手段の部分の構成を説明するためのブロック図。
【図２】図１と同様の不良救済解析器の不良ラインサー
チ手段と、アドレススキャン手段と不良セルアドレス記
憶器の部分の構成を説明するためのブロック図。
チ手段と、アドレススキャン手段と不良セルアドレス記
憶器の部分の構成を説明するためのブロック図。
【図３】この発明の不良救済解析方法を説明するための
図。
図。
【図４】図１及び図２に示した実施例の動作を説明する
ための図。
ための図。
【図５】メモリ試験装置の概要を説明するためのブロッ
ク図。
ク図。
【図６】被試験メモリの内部の構造を説明するための平
面図。
面図。
【図７】図６に示した構造の一部を拡大して示した拡大
平面図。
平面図。
【図８】メモリの不良救済解析に必要な不良セルデータ
を説明するための図。
を説明するための図。
【図９】メモリの不良の形態の一つであるマストリペア
を説明するための平面図。
を説明するための平面図。
【図１０】図９に示したマストリペアを救済処理した後
の不良セルデータの様子を説明するための図。
の不良セルデータの様子を説明するための図。
【図１１】従来の欠点を説明するための図。
１ 半導体チップ ２ 記憶領域 ＢＬＳ 被解析領域探索手段 ＴＡＰ 領域アドレス発生器 ＺＯ１，ＺＯ２，ＺＯ３ ゼロ検出器 ＣＹ１，ＣＹ２，ＣＹ３ キャリセレクタ ＳＥＡ 不良ラインサーチ手段 ＲＡＰ 行アドレス発生器 ＲＦＣ 行アドレス不良セル数記憶メモリ ＳＣＡ アドレススキャン手段 ＣＡＰ 列アドレス発生器 ＣＦＣ 列アドレス不良セル数記憶メモリ ＣＯＮ コントローラ １１９ 被試験メモリ １２５ 不良セルアドレス記憶器
Claims (5)
- 【請求項１】 複数の記憶領域を具備し、これら複数の
記憶領域を選択的にアクセスして書き込み、読み出しを
実行する被試験メモリを試験し、その試験の結果に得ら
れる不良セルの数及びアドレスを検出して不良救済解を
解析する不良救済解析方法において、 上記複数の記憶領域毎に不良セルが存在するか否かを探
索し、不良セルの存在が探索される毎にその不良セルが
存在した記憶領域に限ってその記憶領域内の不良セルが
存在する行アドレス又は列アドレスを探索し、不良セル
が存在する行アドレス又は列アドレスが検出される毎に
その検出されたアドレスライン上の不良セルのアドレス
を検出して不良セルのアドレスを特定し記憶することを
特徴とするメモリの不良救済解析方法。 - 【請求項２】 Ａ、複数の記憶領域を具備して構成され
る被試験メモリの各記憶領域毎に不良セルが存在するか
否かにより不良救済解析を行うか否かを探索する被解析
領域探索手段と、 Ｂ、この被解析領域探索手段が不良救済解析を行うべき
領域として探索した記憶領域において行アドレス又は列
アドレスを探索して不良セルの存在を検出する不良ライ
ンサーチ手段と、 Ｃ、この不良ラインサーチ手段が不良セルが存在する行
アドレスライン又は列アドレスラインを探索すると起動
されて検出した行アドレスライン又は列アドレスライン
上の不良セルの検出されたアドレスと直交方向のアドレ
スを検出するアドレススキャン手段と、 Ｄ、これら不良ラインサーチ手段及びアドレススキャン
手段によって検出した不良セルのアドレスを記憶する不
良セルアドレス記憶器と、 によって構成した不良救済解析器を搭載したことを特徴
とするメモリ試験装置。 - 【請求項３】 請求項２記載の不良救済解析器を搭載し
たメモリ試験装置において、 上記被解析領域探索手段は上記被試験メモリを構成する
複数の記憶領域に付したアドレスを発生する領域アドレ
ス発生器と、 この領域アドレス発生器が出力する領域アドレスによっ
てアクセスされて各記憶領域毎に不良セルの総数を記憶
した不良セル総数記憶メモリと、この不良セル総数メモ
リから読み出す不良セル数が「０」か「０」以外の数か
を検出するゼロ検出器と、 によって構成した不良救済解析器を搭載したメモリ試験
装置。 - 【請求項４】 請求項２記載の不良救済解析器を搭載し
たことを特徴とするメモリ試験装置において、 上記不良ラインサーチ手段は行アドレス発生器又は列ア
ドレス発生器と、 行アドレス不良セル数記憶メモリ又は列アドレス不良セ
ル数記憶メモリと、 これらのメモリの何れか一方から読み出される不良セル
の数が「０」であることを検出するゼロ検出手段と、 このゼロ検出手段が「０」以外の数値を検出する毎に上
記アドレススキャン手段を起動させる制御手段と、 によって構成した不良救済解析器を搭載したことを特徴
とするメモリ試験装置。 - 【請求項５】 請求項２記載の不良救済解析器を搭載し
たメモリ試験装置において、 上記アドレススキャン手段は列アドレス発生器又は行ア
ドレス発生器と、 列アドレス不良セル数記憶メモリ又は行アドレス不良セ
ル数記憶メモリと、 これらのメモリの何れか一方から読み出される不良セル
の数が「０」であることを検出するゼロ検出手段と、 このゼロ検出手段が「０」以外の数値を検出し、かつ不
良解析メモリの読み出しデータが「フェイル」である毎
に上記領域アドレス発生器及び行アドレス発生器、列ア
ドレス発生器が指し示すアドレスを上記不良セルアドレ
ス記憶器に記憶させる書込制御手段と、 によって構成した不良救済解析器を搭載したことを特徴
とするメモリ試験装置。
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