JP2001035190A - メモリの不良救済解析方法及びこの解析方法を適用した不良救済解析器を搭載したメモリ試験装置 - Google Patents
メモリの不良救済解析方法及びこの解析方法を適用した不良救済解析器を搭載したメモリ試験装置Info
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Abstract
析方法と、この解析方法を適用した不良救済解析器を搭
載したメモリ試験装置を提供する。 【解決手段】 複数の記憶領域を具備した被試験メモリ
を試験し、各記憶領域毎に不良セル数を集計し、この集
計した不良セル数を読み出して不良救済解析を行うメモ
リの不良救済解析器を搭載したメモリ試験装置におい
て、各記憶領域の不良セルの有無によって解析対象とす
るか否かを判定する被解析領域探索手段と、解析対象と
なった記憶領域の行アドレス上の不良セルの有無を検出
する不良ラインサーチ手段と、この不良ラインサーチ手
段が不良セルの存在を検出すると直交する向の列アドレ
スをスキャンし、その不良セルの列アドレスを検出する
アドレススキャン手段とを設けた構成とした。
Description
で構成されるメモリを試験し、メモリの不良が救済用の
スペアラインによって救済する方法を解析することがで
きるメモリの不良救済解析器の改良に関し、特に不良セ
ルのアドレスを特定する時間を短時間に済ませることが
できる不良救済解析方法と、この不良救済解析方法を用
いて動作する不良救済解析器を搭載したメモリ試験装置
を提案するものである。
す。図中TESはメモリ試験装置の全体を示す。メモリ
試験装置TESは主制御器111と、パターン発生器1
12、タイミング発生器113、波形フォーマッタ11
4、論理比較器115、ドライバ116、アナログ比較
器117、不良解析メモリ118、不良救済解析器12
0、論理振幅基準電圧源121、比較基準電圧源12
2、デバイス電源123等により構成される。図5では
被試験メモリ119の1端子分の構成を示すが、現実に
は被試験メモリ119の端子数分設けられる。
テムによって構成され、利用者が作製した試験プログラ
ムに従って主にパターン発生器112とタイミング発生
器113を制御し、パターン発生器112から試験パタ
ーンデータを発生させ、この試験パターンデータを波形
フォーマッタ114で実波形を持つ試験パターン信号に
変換し、この試験パターン信号を論理振幅基準電圧源1
21で設定した振幅値を持った波形に電圧増幅するドラ
イバ116を通じて被試験ICに印加し記憶させる。
号はアナログ比較器117で比較基準電圧源122から
与えられる基準電圧と比較し、所定の論理レベル(H論
理の電圧、L論理の電圧)を持っているか否かを判定
し、所定の論理レベルをもっていると判定した信号は論
理比較器115でパターン発生器112から出力される
期待値と比較し、期待値と不一致が発生した場合は、そ
の読み出したアドレスのメモリセルに不良があるものと
判定し、不良発生毎に不良解析メモリ118に不良アド
レスを記憶し、試験終了時点で不良救済解析器120に
より不良セルの救済方法を解析する。
す。半導体集積回路で構成するメモリは同一半導体チッ
プ1内に複数の記憶領域(メモリセルアレイ)2が形成
され、これらの各記憶領域2を選択的にアクセスできる
ように構成して所望の記憶容量のメモリ素子が構成され
る。各記憶領域には図7に拡大して示すように行アドレ
スROW方向及び列アドレスCOL方向に所望の本数の
スペアラインSC及びSRが設けられる。スペアライン
SR及びSCは不良救済用として設けられ、記憶領域2
内の不良セルを、このスペアラインに置き替えることに
よって不良が発生した被試験メモリを良品化するもので
ある。行アドレス方向ROWと列アドレス方向COLに
形成されたスペアラインSR、SCの本数によって、ラ
インに直交するスペアラインで救済できる不良セル数に
は制限が付される。このために、試験終了後に記憶領域
2毎に不良セル数及びその不良セルが存在する行アドレ
ス及び列アドレスを探索してラインに直交するスペアラ
インでの救済が可能か否かを判定する。
0には図8に示すようなカウンタ兼メモリTFC、RF
C,CFCが設けられる。TFCは各記憶領域2内の不
良セルの総数を計数して記憶する不良セル総数メモリ、
RFCは行アドレス上に存在する不良セルの数を記憶し
た行アドレス不良セル数記憶メモリ、CFCは列アドレ
ス上に存在する不良セルの数を記憶した列アドレス不良
セル数記憶メモリを示す。
に一本のアドレスラインRLN又はCLN上に多数、つ
まり、不良セルの配列方向と直交する方向に存在するス
ペアラインの本数より多い数の不良セルが存在する状態
をマストリペアと呼んでいる。不良救済解析の手順とし
ては、先ず、このマストリペアを検出し、次にこの救済
に使用したスペアラインと救済した不良セルを除去し
て、残った不良セルが残りのスペアラインによって救済
できるか否かを判定する。
向と列アドレスCOL方向の双方に関して行われる。つ
まり、行アドレス不良セル数記憶メモリRFCをアドレ
ス順に読み出すと、記憶領域2の各行アドレス上に存在
する不良セルの数を読み出すことができる。各行アドレ
スに記憶してある不良セルの数X1 とスペアラインSC
の本数Y1 とを比較し、X1 >Y1 であればマストリペ
アと判定し、そのアドレスをマストリペアアドレスとし
て主制御器111が読み込んで記憶する。
Cを列アドレスCOL方向読み出し、各列アドレスCO
Lに記憶している不良セル数X2 とスペアラインSRの
本数Y2 とを比較し、X2 >Y2 の場合にマストリペア
と判定し、そのアドレスをマストリペアアドレスとして
主制御器111に取り込まれる。マストリペアアドレス
の探索が終了すると、主制御器111はマストリペアア
ドレスを不良救済解析器120に設定し、解析データの
更新動作を行う。つまり、行アドレスラインRLN上に
マストリペアが存在した場合は、スペアラインSRを使
用してマストリペアを救済したものとしてスペアライン
SRの本数を−1とし、更にそのアドレスライン上の不
良セル数を行アドレス不良セル数記憶メモリRFCと、
不良セル総数メモリTFCのそれぞれから減算する動作
を実行する。
では行アドレスRNにマストリペアMSが存在し、この
マストリペアMSを構成する不良セル数が行アドレスラ
インRLN上に「9」個であった場合を示す。スペアラ
インSRを使ってマストリペアを救済したものとする
と、不良セル総数メモリTFCの記憶値は「12」から
「3」に変化し、行アドレス不良セル総数メモリRFC
は行アドレスRN 上の不良セル数「9」が「0」に変化
し、行アドレス不良セル数記憶メモリCFCの不良セル
数は−1づつ減算されて不良セル数「1」の列アドレス
上の不良セル数は「0」に、不良セル数「3」は「2」
に、不良セル数「2」は「1」に変化する。
救済処理を実行した後に残存する不良セルのアドレスを
短時間に探索することができるメモリの不良救済解析方
法と、この解析方法を適用した不良救済解析を搭載した
メモリ試験装置を提案するものである。
マストリペア救済処理後に、残存する不良セルのアドレ
スを探索するには、主制御器111の制御下において、
行アドレスROW方向に行アドレス不良セル記憶メモリ
RFCを順次読み出し、不良セル数の残存が検出される
毎にその行アドレスを主制御器111に記憶させ、行ア
ドレスの最終アドレスまで不良セルの残存を探索する。
不良セル記憶メモリCFCを順次読み出し、不良セルの
残存が検出される毎にその列アドレスを主制御器111
に記憶させ、列アドレスの最終アドレスまで不良セルの
残存を探索する。行アドレス不良ライン探索と列アドレ
ス不良ライン探索が終了すると、一旦記憶した不良セル
が存在する行アドレスと列アドレスを読み出し、図11
に示すように行アドレスと列アドレスの全ての組み合わ
せアドレスに不良セルが存在する可能性があるため、組
み合わせたアドレス全てについて不良解析メモリ118
を読み出し、不良セルを特定し記憶する。
において、不良セルが存在する行アドレスと列アドレス
を予め検出して記憶し、この記憶した行アドレスと列ア
ドレスを組み合わせたアドレスで不良解析メモリ118
を読み出し、このアドレスが不良セルであった場合に不
良セルのアドレスとして記憶するため、不良ライン探索
と、アドレス演算、不良解析メモリ118の読み出しと
を繰り返し実行しなければならないので、時間がかかる
欠点がある。
複数の記憶領域を具備し、これら複数の記憶領域を選択
的にアクセスして書き込み、読み出しを実行する被試験
メモリを試験し、その試験の結果に得られる不良セルの
数及びアドレスを検出して不良救済解を解析する不良救
済解析方法において、複数の記憶領域毎に不良セルが存
在するか否かを探索し、不良セルの存在が探索される毎
にその不良セルが存在した記憶領域に限ってその記憶領
域内の不良セルが存在する行アドレス又は列アドレスを
探索し、不良セルが存在する行アドレス又は列アドレス
が検出される毎にその検出されたアドレスライン上の不
良セルのアドレスを検出して不良セルのアドレスを特定
し記憶することを特徴とするメモリの不良救済解析方法
を提案するものである。
を具備して構成される被試験メモリの各記憶領域毎に不
良セルが存在するか否かにより不良救済解析を行うか否
かを探索する被解析領域探索手段と、この被解析領域探
索手段が不良救済解析を行うべき領域として探索した記
憶領域において行アドレス又は列アドレスを探索して不
良セルの存在を検出する不良ラインサーチ手段と、この
不良ラインサーチ手段が不良セルが存在する行アドレス
ライン又は列アドレスラインを探索すると起動されて検
出した行アドレスライン又は列アドレスライン上の不良
セルの検出されたアドレスと直交方向のアドレスを検出
するアドレススキャン手段と、これら不良ラインサーチ
手段及びアドレススキャン手段によって検出した不良セ
ルのアドレスを記憶する不良セルアドレス記憶手段と、
によって構成した不良救済解析器を搭載したことを特徴
とするメモリ試験装置を提案する。
良救済解析器を搭載したメモリ試験装置において、被解
析領域探索手段は被試験メモリを構成する複数の記憶領
域に付したアドレスを発生する領域アドレス発生器と、
この領域アドレス発生器が出力する領域アドレスによっ
てアクセスされて各記憶領域毎に不良セルの総数を記憶
した不良セル総数記憶メモリと、この不良セル総数メモ
リから読み出す不良セル数が「0」か「0」以外の数か
を検出するゼロ検出器と、によって構成したことを特徴
とする不良救済解析器を搭載したメモリ試験装置を提案
する。
良救済解析器を搭載したメモリ試験装置において、上記
不良ラインサーチ手段は行アドレス発生器又は列アドレ
ス発生器と、行アドレス不良セル数記憶メモリ又は列ア
ドレス不良セル数記憶メモリと、これらのメモリの何れ
か一方から読み出される不良セルの数が「0」であるこ
とを検出するゼロ検出手段と、このゼロ検出手段が
「0」以外の数値を検出する毎にアドレススキャン手段
を起動させる制御手段と、によって構成した不良救済解
析器を搭載したことを特徴とするメモリ試験装置を提案
する。
良救済解析器を搭載したメモリ試験装置において、アド
レススキャン手段は列アドレス発生器又は行アドレス発
生器と、列アドレス不良セル数記憶メモリ又は行アドレ
ス不良セル数記憶メモリと、これらのメモリの何れか一
方から読み出される不良セルの数が「0」であることを
検出するゼロ検出手段と、このゼロ検出手段が「0」以
外の数値を検出し、かつ不良解析メモリの読み出しデー
タが「フェイル」である毎に領域アドレス発生器及び行
アドレス発生器、列アドレス発生器が指し示すアドレス
を不良セルアドレス記憶器に記憶させる書込制御手段
と、によって構成した不良救済解析器を搭載したことを
特徴とするメモリ試験装置を提案する。
及びこの不良救済解析方法を適用した不良救済解析器を
搭載したメモリ試験装置によれば不良ラインサーチ手段
により不良セルが存在する行アドレス又は列アドレスを
検出する。不良セルが存在する行アドレス又は列アドレ
スが検出されると、そのアドレス位置で直ちに直交する
方向のアドレスをアドレススキャン手段によって走査
し、それと同時に不良解析メモリを読み出すことにより
不良セルのアドレスを特定する。
ドレスに関して特定されることにより、そのアドレスを
記憶器に記憶し、不良ラインサーチ手段を再起動させて
不良ラインサーチ動作を継続させる。不良ラインサーチ
動作が最終アドレスに達すると、その記憶領域の不良救
済解析が終了し、次の記憶領域の不良救済解析に解析対
象が移る。
セルの存在を検出すると、そのアドレス位置で直ちに直
交する向のアドレススキャンを実行して不良セルのアド
レスを特定するから、不良セルを検出したアドレスを設
定するような作業が全く存在しないから短時間に不良セ
ルのアドレスを特定することができ、不良救済解析に要
する時間を短くすることができる。
なる不良救済解析方法を適用した不良救済解析器の実施
例を示す。この発明の要部となる不良救済解析器は被解
析領域探索手段BLSと、不良セルサーチ手段SEA
と、アドレススキャン手段SCAと、これらをコントロ
ールするコントローラCONとによって構成される。図
1はコントローラCONと被解析領域探索手段BLSの
部分の構成を示し、図2は不良セルサーチ手段SEA
と、アドレススキャン手段SCA、不良セルアドレス記
憶器125の部分の構成を示す。
119を構成する複数の記憶領域2に割り当てたアドレ
スを発生する領域アドレス発生器TAPと、この領域ア
ドレス発生器TAPが出力する領域アドレスによってア
クセスされて、各記憶領域2の不良セルの総数を記憶し
た不良セル総数メモリTFCと、この不良セル総数記憶
メモリTFCから読み出される不良セル数が「0」であ
ることを検出するゼロ検出器ZO1と、領域アドレス発
生器TAPが出力する領域アドレスが最終アドレスの状
態になったことを検出して桁上げ信号TAP MAXを
出力するキャリセレクタCY1とによって構成される。
析メモリ118に取り込まれた不良セルデータの中の各
記憶領域2の不良セルの総数が集計されて各記憶領域2
毎に記憶される。領域アドレス発生器TAPは初期アド
レスから順次+1ずつアドレスを増加方向に歩進させ、
不良セル総数記憶メモリTFCの各記憶領域に対応した
アドレスから不良セル総数を読み出す。
された不良セル数はゼロ検出器ZO1で「0」であるか
「0」以外の数値かを判定する。読み出された不良セル
数が「0」であればゼロ検出器ZO1は領域アドレス発
生器TAPにイネーブル信号を与え、発生している領域
アドレスを+1させる。不良セル総数記憶メモリTFC
から読み出される不良セル数が「0」である間は領域ア
ドレス発生器TAPは領域アドレスを+1する動作を繰
り返し、不良セル総数記憶メモリTFCの読み出しを続
ける。「0」以外の数値が検出されないまま領域アドレ
スが最終アドレスに達し、この最終アドレスから+1さ
れようとすると、キャリセレクタCY1が桁上げ信号T
AP MAXを出力し、この桁上げ信号TAP MAX
がコントローラLONに入力されることにより、1個の
メモリの不良救済解析が終了したことになる。
の状態で不良セル総数記憶メモリTFCから読み出され
る不良セル数が「0」以外の場合にはコントローラCO
Nは領域アドレス発生器TAPの歩進動作を停止させ、
その記憶領域2に対して不良救済解析動作を実行する。
不良救済解析動作はコントーラCONから出力信号R−
SEARCHか又はC−SEARCHを出力して開始さ
れる。何れの出力信号を発生するかはコントローラCO
Nに予め設定しておくことができる。ここでは出力信号
R−SEARCHを出力するものとして説明する。
ARCHが出力されると、不良ラインサーチ手段SEA
が起動される。不良ラインサーチ手段SEAはこの実施
例では行アドレス不良セル数記憶メモリRFCを読み出
して行アドレス上に不良セルの存在が有るか否かを探索
する構成とした場合を示す。このため、図2に示す実施
例では不良ラインサーチ手段SEAは行アドレス発生器
RAPと、この行アドレス発生器RAPが出力する行ア
ドレスと領域アドレス発生器TAPが出力する領域アド
レスとを合成するアドレスフォーマッタANF1と、こ
のアドレスフォーマッタANF1で合成したアドレス信
号によってアクセスされて各記憶領域2の行アドレス上
の不良セル数を読み出す行アドレス不良セル数記憶メモ
リRFCと、この行アドレス不良セル数記憶メモリRF
Cから読み出される不良セル数が「0」であることを検
出するゼロ検出器ZO2と、このゼロ検出器ZO2が出
力するゼロ検出信号を、状態に応じて出力するか否かを
制御するゲートG1とG3及びオアゲートOR1と、行
アドレス発生器RAPが発生する行アドレスが最終アド
レスから+1された状態を検出して桁上げ信号RAP
MAXを出力するキャリセレクタCY2とによって構成
される。
RCHをH論理に立ち上げると、行アドレス発生器RA
Pが動作を開始する。これと共にゲートG1の一方の入
力端子に出力信号R−SEARCHが入力され、これに
よりゲートG1が開の状態に制御される。行アドレス発
生器RAPが動作を開始することにより行アドレス不良
セル記憶メモリRFCは領域アドレスTAPが指し示す
記憶領域2の行アドレスを読み出す。各行アドレス毎に
不良セル数が「0」か「0」以の数値かをゼロ検出器Z
O2が監視する。「0」以外の数値が検出されると、ゼ
ロ検出器ZO2はH論理を出力し、ゲートG1とオアゲ
ートOR1を通じてコントローラCONに行アドレスに
不良セルが存在したことを表すR−Fail Addr
essを入力する。
ail Addressが入力されると、出力信号R−
SEARCHを一旦L論理に立ち下げ。行アドレス発生
器RAPの動作を停止させる。これと共に、出力信号C
−SCANをH論理に立ち上げる。この出力信号C−S
CANがH論理に立ち上がることにより、アドレススキ
ャン手段SCAを構成するこの例では列アドレス発生器
CAPが動作を開始する。
では列アドレスをスキャンする構成とした場合を示す。
このためにアドレススキャン手動SCAは列アドレス発
生CAPと、この列アドレス発生器CAPが出力する列
アドレス信号と領域アドレス発生器TAPが出力する領
域アドレスとを合成するアドレスフォーマッタANF2
と、このアドレスフォーマッタANF2で合成したアド
レス信号によりアクセスされて各列アドレス上の不良セ
ル数を読み出す列アドレス不良セル数記憶メモリCFC
と、この列アドレス不良セル数記憶メモリCFCから読
み出される不良セル数が「0」が否かを監視するゼロ検
出器ZO3と、このゼロ検出器ZO3が出力する検出信
号を状態に応じて出力するか否かを制御するゲートG
2,G4及びオアゲートOR2と、列アドレス発生器C
APが出力する列アドレスが最終アドレスに変化したこ
とを検出して桁上げ信号CAP MAXを出力するキャ
リセレクタCY3とによって構成される。
Nを出力すると、列アドレス発生器CAPが動作を開始
し、列アドレス不良セル数記憶メモリCFCの読み出し
が開始されると同時に不良解析メモリ118の読み出し
が開始される。列アドレス不良セル数記憶メモリCFC
から読み出される不良セル数が「0」であればそのま
ま、列アドレス発生器CAPは出力するアドレス信号の
値を+1する動作を繰り返す。
し、かつ不良解析メモリ118の読み出しデータが不良
セルを示す「1」の場合、このときゲートG4には出力
信号C−SCANが入力されているため、このゲートG
4を通じてH論理信号が出力され、このH論理信号がコ
ントローラCONに入力信号C−Fail Addre
ssとして入力される。
l Addressが入力されると、書き込み信号WT
を出力し、不良セルアドレス記憶器125に不良セルの
位置を表す領域アドレスと行アドレス及び列アドレスを
書き込む。書き込みが終了すると、再び列アドレス発生
器CAPがアドレスを+1する動作を繰り返し、列アド
レスの最終アドレスに達すると、出力信号C−SCAN
をL論理に立ち下げ、代わって出力信号R−SEARC
HをH論理に復帰させ、行アドレスの不良セルの存在の
有無を探索する不良ラインサーチ動作を再開させる。
レススキャン手段SCAの動作の様子を示す。行アドレ
スROW方向に行アドレスを+1ずつ増加させ不良セル
の有無を探索する。図3に示す行アドレス不良セル数記
憶メモリRFC及び列アドレス不良セル数記憶メモリC
FC、不良セル総数記憶メモリTFCに記憶されている
不良セルの数は図10で説明したマストリペア救済処理
により取り除かれている状態を示す。
により行アドレスがRN1に達すると、この行アドレスR
N1には不良セルFC1が存在するから、このアドレスR
N1で列アドレスCOL方向にアドレススキャン動作を実
行する。アドレススキャン動作により列方向にアドレス
を歩進させCN1に達すると、ゼロ検出器ZO3はメモリ
CFCの出力が「0」でないことを表すH論理信号を出
力する。このとき不良解析メモリの読み出しデータが
「0」でなければG4の出力がHとなり、このH論理信
号をコントローラCONに入力信号C−Fail Ad
dressとして入力する。コントローラCONに入力
信号C−Fail Addressが入力されることに
より書き込み信号WTを出力するから、この不良セルの
探索が記憶領域Aで行われているとすると、不良アドレ
スメモリ125には図4に示すように不良セルが存在す
る領域アドレスAと、行アドレスRN1と列アドレスCN1
とが記憶される。
で発生すると、その状態がキャリセレクタCY3が検出
し、桁上げ信号CAP MAXを出力する。桁上げ信号
が入力されることによりコントローラCONは不良ライ
ンサーチ手段SEAを再起動させ、不良ラインサーチ手
段SEAにより不良セルの探索を繰り返し実行する。不
良ラインサーチが行アドレスRN2に達すると、1個の不
良セルFC2の存在が検出される。これにより不良ライ
ンサーチ手段SEAは動作を一時中断し、アドレススキ
ャン手段SCAを起動させ、列アドレスCN2を検出す
る。この検出した行アドレスRN2と列アドレスCN2を不
良アドレスメモリ125に記憶させる。
段SCAは列アドレスの最終アドレスまでアドレススキ
ャンを繰り返し、最終アドレスの読み出し後に不良ライ
ンサーチ手段SEAに動作権を移し、不良ラインサーチ
動作を実行させる。不良ラインサーチ動作が行アドレス
の最終アドレスに達すると、この記憶領域2の不良救済
解析が終了し、次の記憶領域2の不良救済解析が実行さ
れる。
Aを行アドレス上の不良セルを検出する構成とした場合
を説明したが、列アドレス上の不良セルを検出して不良
ラインサーチを実行するように設定することができる。
その設定はコントローラCONに設ける設定手段に設定
すればよい。列アドレス上の不良セルを検出して不良ラ
インサーチ手段SEAを構成した場合には、行アドレス
上の不良セルの存在を検出する側の構成はアドレススキ
ャン手段SCAを構成すこととなる。
不良ラインサーチ手段SEAにより例えば行アドレスR
N1で不良セルの存在を検出すれば、不良ラインサーチ手
段SEAの動作をその行アドレスRN1に一時停止させ
て、これと直交する方向のアドレススキャンを実行し、
不良セルFC1の列アドレスCN1を検出するから、従来
のように不良セルが存在する行アドレスRN1とRN2を検
出して、この行アドレスR N1とRN2を一旦主制御器11
1に読み取って、行アドレスを全て読み出した後に行ア
ドレスRN1を不良救済解析器に設定して、列アドレス方
向に読み出し列アドレスCN1を検出する不良救済解析方
法と比較して、短時間に不良セルFC1とFC2のアド
レスを特定することができる。この結果として、不良救
済解析に要する全体の時間を短縮できる利点が得られ
る。
この不良救済解析方法を適用した不良救済解析方法を適
用した不良救済解析器のコントローラと被検査領域探索
手段の部分の構成を説明するためのブロック図。
チ手段と、アドレススキャン手段と不良セルアドレス記
憶器の部分の構成を説明するためのブロック図。
図。
ための図。
ク図。
面図。
平面図。
を説明するための図。
を説明するための平面図。
の不良セルデータの様子を説明するための図。
Claims (5)
- 【請求項1】 複数の記憶領域を具備し、これら複数の
記憶領域を選択的にアクセスして書き込み、読み出しを
実行する被試験メモリを試験し、その試験の結果に得ら
れる不良セルの数及びアドレスを検出して不良救済解を
解析する不良救済解析方法において、 上記複数の記憶領域毎に不良セルが存在するか否かを探
索し、不良セルの存在が探索される毎にその不良セルが
存在した記憶領域に限ってその記憶領域内の不良セルが
存在する行アドレス又は列アドレスを探索し、不良セル
が存在する行アドレス又は列アドレスが検出される毎に
その検出されたアドレスライン上の不良セルのアドレス
を検出して不良セルのアドレスを特定し記憶することを
特徴とするメモリの不良救済解析方法。 - 【請求項2】 A、複数の記憶領域を具備して構成され
る被試験メモリの各記憶領域毎に不良セルが存在するか
否かにより不良救済解析を行うか否かを探索する被解析
領域探索手段と、 B、この被解析領域探索手段が不良救済解析を行うべき
領域として探索した記憶領域において行アドレス又は列
アドレスを探索して不良セルの存在を検出する不良ライ
ンサーチ手段と、 C、この不良ラインサーチ手段が不良セルが存在する行
アドレスライン又は列アドレスラインを探索すると起動
されて検出した行アドレスライン又は列アドレスライン
上の不良セルの検出されたアドレスと直交方向のアドレ
スを検出するアドレススキャン手段と、 D、これら不良ラインサーチ手段及びアドレススキャン
手段によって検出した不良セルのアドレスを記憶する不
良セルアドレス記憶器と、 によって構成した不良救済解析器を搭載したことを特徴
とするメモリ試験装置。 - 【請求項3】 請求項2記載の不良救済解析器を搭載し
たメモリ試験装置において、 上記被解析領域探索手段は上記被試験メモリを構成する
複数の記憶領域に付したアドレスを発生する領域アドレ
ス発生器と、 この領域アドレス発生器が出力する領域アドレスによっ
てアクセスされて各記憶領域毎に不良セルの総数を記憶
した不良セル総数記憶メモリと、この不良セル総数メモ
リから読み出す不良セル数が「0」か「0」以外の数か
を検出するゼロ検出器と、 によって構成した不良救済解析器を搭載したメモリ試験
装置。 - 【請求項4】 請求項2記載の不良救済解析器を搭載し
たことを特徴とするメモリ試験装置において、 上記不良ラインサーチ手段は行アドレス発生器又は列ア
ドレス発生器と、 行アドレス不良セル数記憶メモリ又は列アドレス不良セ
ル数記憶メモリと、 これらのメモリの何れか一方から読み出される不良セル
の数が「0」であることを検出するゼロ検出手段と、 このゼロ検出手段が「0」以外の数値を検出する毎に上
記アドレススキャン手段を起動させる制御手段と、 によって構成した不良救済解析器を搭載したことを特徴
とするメモリ試験装置。 - 【請求項5】 請求項2記載の不良救済解析器を搭載し
たメモリ試験装置において、 上記アドレススキャン手段は列アドレス発生器又は行ア
ドレス発生器と、 列アドレス不良セル数記憶メモリ又は行アドレス不良セ
ル数記憶メモリと、 これらのメモリの何れか一方から読み出される不良セル
の数が「0」であることを検出するゼロ検出手段と、 このゼロ検出手段が「0」以外の数値を検出し、かつ不
良解析メモリの読み出しデータが「フェイル」である毎
に上記領域アドレス発生器及び行アドレス発生器、列ア
ドレス発生器が指し示すアドレスを上記不良セルアドレ
ス記憶器に記憶させる書込制御手段と、 によって構成した不良救済解析器を搭載したことを特徴
とするメモリ試験装置。
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