JP2000231795A - Semiconductor memory - Google Patents
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、不良箇所を救済す
る冗長機能を有する半導体メモリ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a redundancy function for repairing a defective portion.
【０００２】[0002]
【従来の技術】図３は、半導体メモリ装置の概略的な構
成を示す平面図である。2. Description of the Related Art FIG. 3 is a plan view showing a schematic configuration of a semiconductor memory device.
【０００３】メモリセルは、ビット線に沿って所定の数
毎に１列に配置され、メモリセル列を形成する。このメ
モリセル列は、複数本が並列に配置されてセクタ１を形
成する。このセクタ１は、例えば、８ビットのデータを
記録できるように、第１〜第８のセクタ１ａ〜１ｈとし
て設けられる。予備メモリセルは、メモリセルと同一の
構造を有し、予備ビット線に沿って、メモリセル列のメ
モリセルと同じ数だけ１列に配置されて予備メモリセル
列を形成する。この予備メモリセル列は、少なくとも２
本が並列に配置されて予備セクタ２を構成する。第１〜
第８のセクタ１ａ〜１ｈ及び予備セクタ２は、それぞれ
並列に配置され、各行毎にワード線が共通に接続され
る。[0003] The memory cells are arranged in a column at predetermined intervals along the bit lines to form a memory cell column. A plurality of the memory cell columns are arranged in parallel to form a sector 1. The sector 1 is provided as first to eighth sectors 1a to 1h so that, for example, 8-bit data can be recorded. The spare memory cells have the same structure as the memory cells, and are arranged in the same number as the memory cells in the memory cell column in one column along the spare bit line to form the spare memory cell column. This spare memory cell column has at least two
The books are arranged in parallel to form the spare sector 2. First to first
The eighth sectors 1a to 1h and the spare sector 2 are respectively arranged in parallel, and a word line is commonly connected to each row.
【０００４】デコーダ３は、セクタ１の各ビット線に接
続され、カラムアドレス情報ＣＡに応答して複数のビッ
ト線の内の１つを選択し、後述するマルチプレクサ４に
接続する。このデコーダ３は、第１〜第８のセクタ１ａ
〜１ｈに対応して、第１〜第８のデコーダ３ａ〜３ｈと
して設けられ、それぞれマルチプレクサ４に接続され
る。マルチプレクサ４は、予備セクタ２及び第１〜第８
のデコーダ３ａ〜３ｈに接続され、第１〜第８のデコー
ダ３ａ〜３ｈの各出力の何れかを置換情報に応答して置
き換え、８ビットのデータＤ１〜Ｄ８として出力する。
即ち、マルチプレクサ４は、第１〜第８のセクタ１ａ〜
１ｈ内で不良箇所を含むメモリセル列のアドレス情報を
置換情報として保持し、カラムアドレス情報ＣＡがその
置換情報に一致したとき、不良箇所を含むメモリセル列
からの出力を予備セクタの予備メモリセル列からの出力
に置き換えるように構成される。[0004] The decoder 3 is connected to each bit line of the sector 1, selects one of a plurality of bit lines in response to the column address information CA, and connects it to a multiplexer 4 described later. The decoder 3 includes first to eighth sectors 1a.
-1h are provided as first through eighth decoders 3a-3h, and connected to the multiplexer 4 respectively. The multiplexer 4 includes the spare sector 2 and the first to eighth
, And replaces one of the outputs of the first to eighth decoders 3a to 3h in response to the replacement information and outputs the data as 8-bit data D1 to D8.
That is, the multiplexer 4 includes the first to eighth sectors 1a to 1a.
In 1h, the address information of the memory cell column including the defective portion is held as replacement information. When the column address information CA matches the replacement information, the output from the memory cell column including the defective portion is output to the spare memory cell of the spare sector. It is configured to replace the output from the column.
【０００５】このような半導体メモリ装置においては、
各セクタ１ａ〜１ｈ内に不良箇所が生じたとしても、そ
の数が予備メモリセル列の数より少なければ、不良箇所
を指定する置換アドレスをマルチプレクサ４に設定する
ことで、その不良箇所が救済される。In such a semiconductor memory device,
Even if a defective part occurs in each of the sectors 1a to 1h, if the number is smaller than the number of the spare memory cell columns, the replacement address specifying the defective part is set in the multiplexer 4, thereby relieving the defective part. You.
【０００６】[0006]
【発明が解決しようとする課題】大容量化に伴ってメモ
リセルの数が多くなると、不良箇所の発生率も高くなる
ため、不良箇所救済用の予備メモリセルも多くの数必要
になる。しかしながら、予備メモリセル（予備メモリセ
ル列）の数が多くなると、その分の面積が大きくなると
共に、マルチプレクサ４の回路構成が複雑になり、回路
規模の拡大に伴うチップ面積の増大も生じる。As the number of memory cells increases with an increase in capacity, the occurrence rate of defective locations also increases, so that a large number of spare memory cells for repairing defective locations are required. However, when the number of spare memory cells (spare memory cell columns) increases, the area increases and the circuit configuration of the multiplexer 4 becomes complicated, resulting in an increase in chip area with an increase in circuit scale.
【０００７】そこで本発明は、不良箇所の救済率を向上
しながら、チップ面積の増大を抑制することを目的とす
る。SUMMARY OF THE INVENTION It is an object of the present invention to suppress an increase in the chip area while improving the repair ratio of a defective portion.
【０００８】[0008]
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、複数のメモリセルを１列に配置したメモリセル列が
所定ビット数のカラムアドレス情報によって指定可能な
列数だけ並列に配置されたセクタと、上記メモリセルと
同一の構造を有する複数の予備メモリセルを１列に配置
した予備メモリセル列が少なくとも２列並列に配置され
た予備セクタと、上記セクタの各メモリセル列及び上記
予備セクタの予備メモリセル列にそれぞれ接続され、カ
ラムアドレス情報に応答して上記セクタ内の複数のメモ
リセル列から１列を選択すると共に、選択されたメモリ
セル列を置換情報に応答して上記予備セクタ内の予備メ
モリセル列に置き換えるデコーダと、を備えたことにあ
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and is characterized in that a memory cell column in which a plurality of memory cells are arranged in one column has a predetermined bit length. At least two spare memory cell rows in which a plurality of spare memory cells having the same structure as that of the memory cells are arranged in one column and at least two spare memory cell rows arranged in parallel by the number of columns that can be specified by the number of column address information. The reserved spare sector is connected to each memory cell column of the sector and the spare memory cell column of the spare sector, and one column is selected from a plurality of memory cell columns in the sector in response to column address information. And a decoder for replacing the selected memory cell column with a spare memory cell column in the spare sector in response to the replacement information.
【０００９】本発明によれば、セクタ毎に予備メモリセ
ル列を配置すると共に、セクタ内のメモリセル列を選択
するデコーダに置換情報を保持し、メモリセル列を予備
メモリセル列に置き換えられるようにしたことで、デコ
ーダで選択された後にデータの置換を行う必要がなくな
る。セクタ内でのデータの置換では、置換情報がカラム
アドレス情報と同等の量となるため、予備メモリセル列
が多くなった場合でも回路規模の増大を抑制できる。According to the present invention, a spare memory cell column is arranged for each sector, replacement information is held in a decoder for selecting a memory cell column in a sector, and the memory cell column can be replaced with the spare memory cell column. This eliminates the need to replace data after the selection by the decoder. In the replacement of data in a sector, the replacement information has the same amount as the column address information. Therefore, even when the number of spare memory cell rows increases, the increase in circuit scale can be suppressed.
【００１０】[0010]
【発明の実施の形態】図１は、本発明の半導体メモリ装
置の第１の実施形態を示す平面図である。この図のおい
ては、図３と同様に、８ビットのデータを記憶できるよ
うに構成している。FIG. 1 is a plan view showing a first embodiment of a semiconductor memory device according to the present invention. In this figure, as in FIG. 3, the configuration is such that 8-bit data can be stored.
【００１１】メモリセルは、ビット線に沿って所定の数
毎に１列に配置され、メモリセル列を形成し、メモリセ
ル列は、複数本が並列に配置されてセクタ１１を形成す
る。このセクタ１１自体は、図３に示すセクタ１と同一
の構成であり、８ビットのデータに対応して、第１〜第
８のセクタ１１ａ〜１１ｈとして設けられる。予備メモ
リセルは、メモリセルと同一の構造を有し、予備ビット
線に沿って、メモリセル列のメモリセルと同じ数だけ１
列に配置されて予備メモリセル列を形成し、予備メモリ
セル列は、少なくとも２本が並列に配置されて予備セク
タ２を構成する。この予備セクタ１１は、第１〜第８の
セクタ１１ａ〜１１ｈのそれぞれに対応して、第１〜第
８の予備セクタ１２ａ〜１２ｈとして設けられる。そし
て、第１〜第８のセクタ１１ａ〜１１ｈ及び第１〜第８
の予備セクタ１２ａ〜１２ｈは、それぞれ並列に配置さ
れ、各行毎にワード線が共通に接続される。The memory cells are arranged in a predetermined number of columns along a bit line to form a memory cell column, and a plurality of memory cell columns are arranged in parallel to form a sector 11. The sector 11 itself has the same configuration as the sector 1 shown in FIG. 3, and is provided as first to eighth sectors 11a to 11h corresponding to 8-bit data. The spare memory cells have the same structure as the memory cells, and are arranged along the spare bit lines by the same number as that of the memory cells in the memory cell column.
The spare memory cell columns are arranged in columns to form spare memory cell columns, and at least two spare memory cell columns are arranged in parallel to constitute spare sector 2. The spare sector 11 is provided as first to eighth spare sectors 12a to 12h corresponding to the first to eighth sectors 11a to 11h, respectively. Then, the first to eighth sectors 11a to 11h and the first to eighth sectors 11a to 11h
Are arranged in parallel with each other, and a word line is commonly connected to each row.
【００１２】デコーダ１３は、セクタ１２の各ビット線
と予備セクタ１３の各予備ビット線とに接続され、カラ
ムアドレス情報ＣＡに応じて複数のビット線の内の１つ
を選択すると共に、選択ビット線のデータを置換情報に
応じて予備ビット線のデータに置き換える。即ち、セク
タ１２内に発生した不良箇所を含むメモリセル列の位置
を示す置換情報がデコーダ１３に保持され、カラムアド
レス情報ＣＡに応答して特定のメモリセル列が選択され
る過程で、置換情報に一致する位置が指定されると、そ
の位置のメモリセル列を選択せず、予備メモリセル列を
選択するように構成される。このデコーダ１３は、第１
〜第８のセクタ１１ａ〜１１ｈ及び第１〜第８の予備セ
クタ１２ａから１２ｈに対応して、第１〜第８のデコー
ダ１３ａ〜１３ｈとして設けられ、各デコーダ１３ａ〜
１３ｈの出力が、８ビットのデータＤ１〜Ｄ８として出
力される。The decoder 13 is connected to each bit line of the sector 12 and each spare bit line of the spare sector 13, selects one of a plurality of bit lines according to the column address information CA, and selects a selected bit line. The line data is replaced with spare bit line data according to the replacement information. That is, the replacement information indicating the position of the memory cell column including the defective portion generated in the sector 12 is held in the decoder 13, and in the process of selecting a specific memory cell column in response to the column address information CA, the replacement information is stored. Is designated, a spare memory cell column is selected without selecting a memory cell column at that position. This decoder 13 has a first
Corresponding to the first to eighth sectors 11a to 11h and the first to eighth spare sectors 12a to 12h are provided as first to eighth decoders 13a to 13h.
The output of 13h is output as 8-bit data D1 to D8.
【００１３】このような半導体メモリ装置においては、
各セクタ１１ａ〜１１ｈ内に不良箇所が生じたとして
も、その数が予備メモリセル列の数より少なければ、不
良箇所を指定する置換アドレスを各デコーダ１３ａ〜１
３ｈに設定することで、その不良箇所が救済される。In such a semiconductor memory device,
Even if a defective portion occurs in each of the sectors 11a to 11h, if the number of defective portions is smaller than the number of the spare memory cell columns, a replacement address designating the defective portion is assigned to each of the decoders 13a to 1h.
By setting to 3h, the defective part is relieved.
【００１４】図２は、デコーダ１２の構成を示す回路図
である。ここでは、メモリセルとして、スタティックセ
ルを用いる場合を例示している。FIG. 2 is a circuit diagram showing a configuration of the decoder 12. Here, a case where a static cell is used as a memory cell is illustrated.
【００１５】デコーダ１２は、第１のスイッチ２１ａ、
２１ｂ、第２のスイッチ２２ａ、２２ｂ、第３のスイッ
チ２３ａ、２３ｂ、カラム選択回路２４、第１の置換制
御回路となるヒューズ回路２５ａ、２５ｂ及び第２の置
換制御回路となるＮＯＲ回路２６より構成される。The decoder 12 includes a first switch 21a,
21b, second switches 22a and 22b, third switches 23a and 23b, a column selection circuit 24, fuse circuits 25a and 25b serving as a first replacement control circuit, and a NOR circuit 26 serving as a second replacement control circuit. Is done.
【００１６】第１のスイッチ２１ａ、２１ｂは、セクタ
１１の各メモリセル列を構成するビット線にそれぞれ接
続される。スタティックＲＡＭの場合、各メモリセル列
毎に２本ずつビット線が配置されるため、これに対応し
て、例えば、３２対のスイッチ２１ａ、２１ｂが３２本
のメモリセル列に割り当てられる。第２のスイッチ２２
ａ、２２ｂは、予備セクタ１２の各予備メモリセル列を
構成する予備ビット線にそれぞれ接続される。予備メモ
リセル列についても、メモリセル列と同じスタティック
ＲＡＭであるため、各予備メモリセル列毎に２本ずつ予
備ビット線が配置され、これに対応して、例えば、２対
のスイッチ２２ａ、２２ｂが２本の予備メモリセル列に
割り当てられる。第３のスイッチ２３ａ、２４ｂは、複
数の第１のスイッチに共通に接続されると共に、その出
力が第２のスイッチ２２ａ、２２ｂの出力と共にセンス
アンプ及びライトアンプを含む周辺回路に接続される。The first switches 21a and 21b are connected to bit lines constituting each memory cell column of the sector 11, respectively. In the case of a static RAM, two bit lines are arranged for each memory cell column, and accordingly, for example, 32 pairs of switches 21a and 21b are allocated to 32 memory cell columns. Second switch 22
a and 22b are respectively connected to spare bit lines constituting each spare memory cell column of the spare sector 12. Since the spare memory cell column is also the same static RAM as the memory cell column, two spare bit lines are arranged for each spare memory cell column, and correspondingly, for example, two pairs of switches 22a and 22b Are allocated to two spare memory cell columns. The third switches 23a and 24b are commonly connected to the plurality of first switches, and their outputs are connected to peripheral circuits including a sense amplifier and a write amplifier together with the outputs of the second switches 22a and 22b.
【００１７】カラム選択回路２４は、カラムアドレス情
報ＣＡに応答して、複数の第１のスイッチ２１ａ、２１
ｂの内の１対をオンさせる。例えば、５ビットのカラム
アドレス情報をデコードして、３２本の出力の内の１つ
を立ち上げる選択信号Ｓ１〜Ｓ３２を生成し、その選択
信号Ｓ１〜Ｓ３２を３２対の第１のスイッチ２１ａ〜２
１ｂに供給して、特定の１対のみをオンさせるように構
成される。The column selection circuit 24 responds to the column address information CA by a plurality of first switches 21a and 21a.
Turn on a pair of b. For example, 5-bit column address information is decoded to generate select signals S1 to S32 for raising one of 32 outputs, and the select signals S1 to S32 are converted to 32 pairs of first switches 21a to 21a. 2
1b to turn on only a specific pair.
【００１８】ヒューズ回路２５ａ、２５ｂは、予備セク
タ１３の各予備メモリセル列に対応して設けられ、置換
情報に応答して、それぞれに対応する第２のスイッチ２
２ａ、２２ｂをオンさせる。即ち、各ヒューズ回路２５
ａ、２５ｂは、それぞれ置換情報を保持し、その置換情
報にカラムアドレス情報ＣＡが一致したときに制御信号
Ｒ１、Ｒ２を立ち上げ、対応する予備メモリセル列の予
備ビット線に接続される第２のスイッチ２２ａ、２２ｂ
をオンさせるように構成される。尚、セクタ１１内に不
良箇所がない場合には、このヒューズ回路２５ａ、２５
ｂは動作せず、第２のスイッチ２２ａ、２２ｂをオフの
まま固定する。このヒューズ回路２５ａ、２５ｂにおい
て、置換情報は、物理的に切断可能なヒューズ素子ある
いは、プログラム可能な不揮発性メモリ素子によって保
持される。そして、置換情報とは別に、置換を行うか否
かを示す１ビットの置換許可情報も同様に保持される。
例えば、カラムアドレス情報ＣＡが５ビットで構成され
る場合、６個のヒューズ素子またはメモリ素子を用い
て、５ビットの置換情報と１ビットの置換許可情報とが
保持される。The fuse circuits 25a and 25b are provided corresponding to the respective spare memory cell columns of the spare sector 13, and respond to the replacement information in response to the replacement information.
Turn on 2a and 22b. That is, each fuse circuit 25
a and 25b respectively hold the replacement information, raise the control signals R1 and R2 when the column address information CA matches the replacement information, and connect the second to the second spare bit line of the corresponding spare memory cell column. Switches 22a, 22b
Is turned on. If there is no defective portion in the sector 11, the fuse circuits 25a, 25
b does not operate, and fixes the second switches 22a and 22b off. In the fuse circuits 25a and 25b, the replacement information is held by a physically severable fuse element or a programmable nonvolatile memory element. Then, apart from the replacement information, 1-bit replacement permission information indicating whether or not to perform replacement is also held.
For example, when the column address information CA is composed of 5 bits, 6-bit fuse elements or memory elements are used to hold 5-bit replacement information and 1-bit replacement permission information.
【００１９】ＮＯＲ回路２６は、制御信号Ｒ１、Ｒ２の
何れかが立ち上げられて第２のスイッチ２２ａ、２２ｂ
の何れかがオンしたとき、制御信号Ｒ０を立ち下げて第
３のスイッチ２３ａ、２３ｂをオフする。即ち、ＮＯＲ
回路２６は、２つの制御信号Ｒ１、Ｒ２を入力に受け、
その論理和を制御信号Ｒ０として第３のスイッチ２３
ａ、２３ｂに供給することで、制御信号Ｒ１、Ｒ２の何
れかが立ち上がったときに第３のスイッチ２３ａ、２３
ｂをオフするように構成される。When one of the control signals R1 and R2 rises, the NOR circuit 26 switches the second switches 22a and 22b.
Is turned on, the control signal R0 falls and the third switches 23a and 23b are turned off. That is, NOR
The circuit 26 receives two control signals R1, R2 at its inputs,
The logical sum is used as the control signal R0 as the third switch 23
a, 23b, the third switches 23a, 23a when either of the control signals R1, R2 rises.
b is turned off.
【００２０】従って、セクタ１１内に不良箇所が生じた
場合、その不良箇所を含むメモリセル列のカラムアドレ
ス情報を置換情報としてヒューズ回路２５ａ、２５ｂの
一方に設定し、置換許可情報を置換可に書き換えれば、
不良箇所を含むメモリセル列が予備メモリセル列に置き
換えられるようになる。Therefore, when a defective portion occurs in the sector 11, the column address information of the memory cell row including the defective portion is set as replacement information in one of the fuse circuits 25a and 25b, and the replacement permission information is made replaceable. If you rewrite,
A memory cell column including a defective portion is replaced with a spare memory cell column.
【００２１】以上の実施形態においては、予備メモリセ
ルを２列配置する場合を例示しているが、予備メモリセ
ル列を３列以上配置する場合でも、ヒューズ回路を予備
メモリセル列の数に合わせて配置するようにすれば、容
易に対応することができる。In the above embodiment, the case where two spare memory cells are arranged is exemplified. However, even when three or more spare memory cell columns are arranged, the number of fuse circuits is adjusted to the number of spare memory cell columns. If it arrange | positions with it, it can respond easily.
【００２２】[0022]
【発明の効果】本発明によれば、僅かな回路規模の増加
によって、不良箇所の救済率を大幅に向上することがで
きる。特に、大容量化によってメモリセルの数が多くな
った場合に有効であり、大容量のメモリ装置の不良率を
低下させて製造コストの低減が望める。According to the present invention, the remedy rate of a defective portion can be greatly improved by slightly increasing the circuit scale. This is particularly effective when the number of memory cells is increased due to an increase in capacity, and a reduction in the defective rate of a large-capacity memory device can be expected to reduce manufacturing costs.
【図１】本発明の半導体メモリ装置の実施形態を示す平
面図である。FIG. 1 is a plan view showing an embodiment of a semiconductor memory device of the present invention.
【図２】本発明の半導体メモリ装置に用いるデコーダの
構成を示す平面図である。FIG. 2 is a plan view showing a configuration of a decoder used in the semiconductor memory device of the present invention.
【図３】従来の半導体メモリ装置を示す平面図である。FIG. 3 is a plan view showing a conventional semiconductor memory device.
１ａ〜１ｈ、１１ａ〜１１ｈ セクタ ２、１２ａ〜１２ｈ 予備セクタ ３ａ〜３ｈ、１３ａ〜１３ｈ デコーダ ４ マルチプレクサ ２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ ス
イッチ ２４ カラム選択回路 ２５ａ、２５ｂ ヒューズ回路 ２６ ＮＯＲ回路1a-1h, 11a-11h Sector 2, 12a-12h Spare sector 3a-3h, 13a-13h Decoder 4 Multiplexer 21a, 21b, 22a, 22b, 23a, 23b Switch 24 Column selection circuit 25a, 25b Fuse circuit 26 NOR circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 板垣 利宏 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5B015 JJ32 KA38 KB44 NN09 QQ15 QQ16 5L106 AA02 CC04 CC07 CC17 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Toshihiro Itagaki 2-5-5 Keihanhondori, Moriguchi-shi, Osaka F-term in Sanyo Electric Co., Ltd. 5B015 JJ32 KA38 KB44 NN09 QQ15 QQ16 5L106 AA02 CC04 CC07 CC17
Claims (4)
リセル列が所定ビット数のカラムアドレス情報によって
指定可能な列数だけ並列に配置されたセクタと、上記メ
モリセルと同一の構造を有する複数の予備メモリセルを
１列に配置した予備メモリセル列が少なくとも２列並列
に配置された予備セクタと、上記セクタの各メモリセル
列及び上記予備セクタの予備メモリセル列にそれぞれ接
続され、カラムアドレス情報に応答して上記セクタ内の
複数のメモリセル列から１列を選択すると共に、選択さ
れたメモリセル列を置換情報に応答して上記予備セクタ
内の予備メモリセル列に置き換えるデコーダと、を備え
たことを特徴とする半導体メモリ装置。1. A memory cell column in which a plurality of memory cells are arranged in one column has the same structure as a sector in which a predetermined number of bits of column address information can be specified in parallel and the sectors are arranged in parallel. A spare sector in which at least two spare memory cell rows in which a plurality of spare memory cells are arranged in one row are arranged in parallel; and a memory cell row of the sector and a spare memory cell row of the spare sector are connected to each other. A decoder for selecting one column from the plurality of memory cell columns in the sector in response to the address information and replacing the selected memory cell column with a spare memory cell column in the spare sector in response to replacement information; A semiconductor memory device comprising:
セル列にそれぞれ接続される複数の第１のスイッチと、
上記予備セクタの各予備メモリセル列にそれぞれ接続さ
れる複数の第２のスイッチと、上記複数の第１のスイッ
チに共通に接続される第３のスイッチと、カラムアドレ
ス情報に応答して上記複数の第１のスイッチの１つを選
択的にオンするカラム選択回路と、上記複数の第２のス
イッチに対してそれぞれ独立に設けられ、上記カラムア
ドレス情報が置換情報に一致したときに対応する上記第
２のスイッチをオンする複数の第１の置換制御回路と、
上記複数の第２のスイッチの１つがオンしたときに上記
第３のスイッチをオフする第２の置換制御回路と、を含
むことを特徴とする請求項１に記載の半導体メモリ装
置。2. The decoder according to claim 1, wherein the plurality of first switches are respectively connected to each memory cell column of the sector;
A plurality of second switches connected to each of the spare memory cell columns of the spare sector, a third switch commonly connected to the plurality of first switches, and the plurality of switches in response to column address information. And a column selection circuit for selectively turning on one of the first switches, and a plurality of the second switches are provided independently of each other, and correspond to a case where the column address information matches the replacement information. A plurality of first replacement control circuits for turning on a second switch;
2. The semiconductor memory device according to claim 1, further comprising: a second replacement control circuit for turning off the third switch when one of the plurality of second switches is turned on.
素子を含み、置換情報に応答して上記複数のヒューズ素
子を選択的に切断することを特徴とする請求項２に記載
の半導体メモリ装置。3. The semiconductor memory according to claim 2, wherein said first control circuit includes a plurality of fuse elements, and selectively cuts said plurality of fuse elements in response to replacement information. apparatus.
メモリ素子を含み、置換情報を上記複数の不揮発性メモ
リ素子に記憶することを特徴とする請求項２に記載の半
導体メモリ装置。4. The semiconductor memory device according to claim 2, wherein said first control circuit includes a plurality of nonvolatile memory elements, and stores replacement information in said plurality of nonvolatile memory elements.
Priority Applications (2)
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| JP11030378A JP2000231795A (en) | 1999-02-08 | 1999-02-08 | Semiconductor memory |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP11030378A JP2000231795A (en) | 1999-02-08 | 1999-02-08 | Semiconductor memory |
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