JP2000138301A - サイドウオ―ルスプリットゲ―トフラッシュトランジスタの集積方法 - Google Patents
サイドウオ―ルスプリットゲ―トフラッシュトランジスタの集積方法Info
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Abstract
ートの側壁上のフローティングゲートから成る電気的に
プログラム可能なEPROMの製造方法。独特な材料選
択およびブロッキングマスクシーケンスにより、二重側
壁スペーサ形成、つまりディスポーズされるスペーサお
よび最終的なポリシリコンスペーサゲートを含み、該フ
ローティングゲート下に極めて短いチャネルを有する側
壁フローティングゲートが、デリケートなCMOSプロ
セス環境内で簡単かつ安全に製造可能になる。
Description
ティングゲートへの電子注入を高効率に行なえる電気的
にプログラム可能な読み出し専用メモリデバイスの製造
方法に関する。
ォール)ポリシリコンゲートがフローティングゲートと
して使用されてきた。図1に図示されているように、典
型的な側壁プロセスは、ワードゲートAGの両側にスペ
ーサを形成する。しかしながら、埋込み型ロジック回路
用途の大部分は、ワードゲートあたり1つのフローティ
ングゲートFGを利用するだけであり、未使用の側面ス
ペーサは除去されるか、不能化される。ゲート酸化膜
は、フローティングゲートFGおよびワードゲートAG
の下に形成される。ソース領域およびドレイン領域はシ
リコン基板内に形成される。シリコン酸化膜SiO2は
ゲートAGを覆う。シリコン酸化膜/シリコンナイトラ
イド/シリコン酸化膜からなるONO層は、ゲートを互
いに絶縁する。制御ゲートCGは、デバイス構造物上に
配置される。Y.ヤマノウチの「高密度および高速度用
途向け補助ゲート付き5V専用仮想接地フラッシュセル
(“A5V-only Virtual Ground Flash Cell with an Aux
iliary Gate for High Density and High Speed Applic
ations")」IEDM、1991年、319ページは、
不必要なゲートを隣接拡散へ短絡するために、側壁スペ
ーサの形成の前に、ブロックマスクを使用して不必要な
ゲートの下に砒素または燐などのN− ドーパントを打
ち込む。別のアプローチにおいては、不必要なポリシリ
コンゲート材料は、小椋正気の米国特許第5,780,
341号に示されているように、自己整合コンタクトを
形成するために使用される。
08/03/98に提出された小椋正気の特許出願、出
願番号第09/128,585号(HALO98−00
4)においては、極めて短いスプリットゲートフラッシ
ュトランジスタが、低電圧および低電流で高い注入効率
を提供することが説明されている。また、二重側壁技法
により、30nmほど小さい極めて短いチャネルを制御
良く形成するための製造技法が説明された。
ットゲートフラッシュトランジスタおよび高電圧デバイ
スをロジック回路テクノロジーで集積する上では、簡略
さおよび信頼性を提供する最適プロセスが十分に考慮さ
れていなかった。ロジックゲート、高電圧ゲート、およ
びメモリゲート長の全てがコントロールされ、その相対
的な位置も重要である。したがって、別個のマスキング
プロセスによって定義されるより、一度に3種類すべて
のデバイスを一括して定義することが好ましい。しかし
ながら、この好ましい考えは、ロジックゲート酸化膜
が、いったん0.18ミクロンの次世代テクノロジーで
3.0nmほど薄くなると困難に直面する。
される場合、ロジックゲート上の側壁スペーサは除去さ
れる必要があり、ロジックゲート酸化膜のエッジはその
除去の間に損傷を受ける可能性がある。他方、ロジック
ゲートが、メモリワードゲートおよびスペーサゲートが
定義、形成された後に第2マスクにより定義される場合
には、ロジックゲートの酸化膜に対するスペーサ除去中
の損傷は回避することができる。しかし、第2アプロー
チでは、メモリワードゲートおよびロジックゲートを別
々に定義するために2つのクリティカルマスクが必要と
なる。
く、一度に3種類すべてのデバイスをまとめて定義する
ことが、本発明の主要な目的である。
ゲートを形成するが、ロジックデバイスおよび高電圧デ
バイス上では側壁ポリシリコンゲートを形成しないこと
が、本発明の第2の目的である。
のクリティカルマスクが、ロジックゲート、高電圧デバ
イス、およびメモリセルのすべてを定義するために使用
される、新規集積プロセスが導入されている。しかし、
側壁ポリシリコンゲートは、フローティングゲートが必
要とされているメモリセルの片側だけに形成される。単
一クリティカルマスクステップを使用すると、プロセス
ステップの数が簡略化され、コストが節約される。この
プロセスの追加優位点とは、メモリセルを保護し、ロジ
ックゲート側壁絶縁物が使用される点である。
ントモードチャネル長は、約25nmから50nmの間
であり、第1の側壁スペーサにより定義される。ステッ
プエッジも、ステップスプリットトランジスタの製造中
に、このディスポーズされる(後に除去される)第1ス
ペーサによって定義される。N形領域の長さは、二番目
のポリシリコンスペーサと第1スペーサの厚さとの差異
により決定される。独特の材料選択およびマスクシーケ
ンスにより、スプリットワードゲートの片側だけでの側
壁スペーサゲートの形成が可能になる。さらに、ロジッ
クゲートは、側壁フローティングゲートの形成後に形成
され、したがって、デリケートなCMOSロジックゲー
トをフローティングゲートプロセスステップから保護す
る。
子注入効率の高い電気的プログラムの可能なEPROM
デバイスの製造方法が提供される。このメモリセルは、
シリコン制御ゲート、およびその制御ゲートの側壁上に
形成された側壁フローティングゲートから成り立ってい
る。フローティングゲートは、二重側壁スペーサ技法に
より形成されている極めて短いチャネルデバイスを有し
ている。
MOSのプロセス環境において、以下の技法を使用して
二重側壁スペーサプロセスを安全に製造することであ
る。 (1)薄いシリコン酸化膜の複合層、および通常のゲー
トポリシリコン上のシリコンナイトライド層が、ロジッ
クデバイス、高電圧デバイス、およびメモリ素子に一度
に定義される。別のブロックマスクを使用することによ
り、フローティングゲートスペースが形成されなければ
ならないメモリゲートの片側だけがエッチングされる。 (2)ディスポーズされるスペーサは、低電圧および高
速チャネルホット電子(Channel Hot Electron :CH
E)プログラミングを提供するために、ポリシリコン層
のエッチングされた側面だけに形成し、ディスポーザブ
ルスペーサをマスクとして使い砒素Nドーパントを打ち
込み、約25nmと60nm間の極めて短いチャネルを
定義する。 (3)ディスポーズされるスペーサは、ポリシリコンま
たは高濃度にドーピングされたポリシリコン、あるいは
(熱シリコン酸化膜と比較して高いエッチング率を提供
する)プラズマ蒸着シリコンオキシナイトライドである
場合がある。 (4)最終的なフローティングゲートは、水平チャネル
とステップチャネルのプロセスの両方で、ワードゲート
トランジスタの片側だけに形成される。 (5)ロジックゲートは、メモリデバイスの形成後に定
義される。埋込み式フラッシュまたはロジック用途にお
いては、ロジックのトランジスタカウントは、フラッシ
ュメモリトランジスタの数よりはるかに多く、さらにロ
ジックデバイスの酸化膜は薄い。したがって、ロジック
デバイスの形成前にフラッシュメモリセルを終了するこ
とが重要である。 (6)さらに、デバイスのすべては、最初の単一クリテ
ィカルマスクにより定義される。 (7)ロジックスペーサ絶縁物は、メモリセルを保護す
るために利用される。
ラットトランジスタおよび/またはステップトランジス
タ用の側壁フローティングスペーサゲート構造が、ロジ
ックデバイスゲートおよび高電圧デバイスゲート構造と
同時に集積できる、単純かつ問題点がない製造方法であ
る。浅い溝分離、p−ウェル、およびn−ウェルの形成
が、従来のCMOSが行われる。
ードゲート用の2つの異なるゲートシリコン酸化膜22
2および221が形成される。ゲート材用のポリシリコ
ン245は、通常のCMOSプロセスと同様にCVDに
よりデポジットされる。通常のCMOSプロセスからの
差異は、このポリシリコンデポジット後に始まる。第1
に、(約3nmから5nmの)薄いシリコン酸化膜23
1は、熱酸化またはCVDでデポジットされ(CV
D)、厚さが約10nmから30nmの間のCVDシリ
コンナイトライド232のデポジットが後に続く。
ジックゲート、高電圧デバイス、およびメモリゲートを
定義するために、露光および現像を含むマスキングプロ
セスが実行される。シリコンナイトライド層は、ここで
は、下層のシリコン酸化膜をエッチングストップとして
反応性イオンエッチング(RIE)により垂直にエッチ
ングされる。このステップは、図2に図示されており、
左のトランジスタは約3.5nmから6.0nmの薄い
ゲートシリコン酸化膜を有しているロジックデバイスで
あり、側壁ポリシリコンゲートが形成されてはならな
い。この左デバイスが、(約10nmから12nmの間
の)厚いゲートシリコン酸化膜の高電圧デバイスである
場合もある。ここでは、シリコン酸化膜の厚さおよびク
リティカル寸法は、0.25ミクロンテクノロジーが選
ばている。これらの厚さおよびクリティカル寸法はテク
ノロジーがスケールダウンするとき小さくなることは自
明である。
図3に示されているように、別のブロックマスク263
が、側壁ゲートが必要とされている場所に適用される。
エッチングストップ層としてシリコンナイトライド層2
32を使用して第1ポリシリコンの右側が垂直にエッチ
ングされる。次に、ボロン202が、フローティングゲ
ートの下でVtを整合するために低エネルギーでイオン
注入(約10keV以下で1平方センチメートルあたり
約1E12から10E12イオン)される。
削除した後、約5nmよりも薄いシリコン酸化膜233
が、図4の側壁ポリシリコン上で熱的に成長されるか、
あるいは図4に図示されているように均一にCVDデポ
ジットされる。次に、例えばは約30nmと60nmと
の間の厚さを有している薄いポリシリコン層がデポジッ
トされる。このポリシリコン層が、ディスポーズされる
スペーサになる。次に、垂直エッチングが実行され、デ
ィスポーズされるスペーサ242が形成される。砒素ま
たは燐などのNドーパント203による打ち込みが、図
5に示されているように後に続く。したがって、ポリシ
リコン層の厚さは、側壁フローティングゲート下の実行
チャネル長を決定する。実行チャネル長は、非常に高い
注入効率を達成するために50nm以下の短さになるよ
うに設計される。
2は、ドライケミカルの異方性エッチングによりやさし
く除去される。このステップのための典型的なエッチン
グ環境は、HBr/Cl2/O2である。次に、底部シ
リコン酸化膜221は、(例えば水または水酸化アンモ
ニウムなどで)緩衝されているフッ化水素(BHF)、
または蒸気HF、またはCF4/O2などの反応性イオ
ンエッチングによりやさしくエッチングされ、取り除か
れる。約6.5nmから9.0nmの厚さの薄いシリコ
ン酸化膜230がCVDデポジットされ、図6に示され
ているように、酸化膜の厚さが約7.5nmと10.0
nmとの間まで増加するように熱酸化が付加される。N
2O環境における短い窒化が追加され、図6でのシリコ
ン酸化膜の信頼性および耐久性を改善することができ
る。
め燐をドーピングされたポリシリコン層が、約120n
mから180nmの間の厚さを有してデポジットされ、
垂直または異方性のポリシリコンエッチングが、図7に
図示されているように側壁フローティングゲート240
を形成するために実行される。次に、フォトレジストが
デポジットされ、側壁スペーサゲートを保護するための
ブロックマスク264が、図8に図示されるように適用
される。シリコンナイトライド層を覆うシリコン酸化膜
は、シリコンナイトライド層が完全に露呈するまで、垂
直にエッチングされる。
示されているように、シリコンナイトライド層およびそ
の下にあるシリコン酸化膜をエッチングマスクとして使
用して、最終的に垂直にエッチングされる。このように
して、ロジックデバイス、高電圧デバイス、およびメモ
リワードデバイスが、一度に定義される。また、フォト
レジストマスク264は、(図13の)隣接するセル2
40間のフローティングスペーサゲートを分離するスリ
ットマスクとしても役立ち、RIEエッチングがポリシ
リコンスペーサを切断する。ポリシリコンとシリコン酸
化膜との間のエッチング比50は容易に達成されるた
め、シリコンナイトライドを覆うシリコン酸化膜の8n
mは隣接するフローティングゲートを分離するためのポ
リシリコンエッチングを耐えるのに十分である。フォト
レジスト264を除去した後、約3nmと5nmとの間
の薄いシリコン酸化膜235が、熱的にポリシリコン側
壁上に成長される。通常軽くドーピングされているドレ
イン(LDD)打ち込み領域206、207、側壁絶縁
物スペーサ形成、および打ち込みが望まれていない場合
にブロックアウトマスク265を使用するソース/ドレ
イン(S/D)インプラント領域204、205が、図
9に示されている。やはり図示されているのは、ロジッ
クデバイス領域内のソース/ドレイン領域208と20
9である。
イトライドおよびシリコン酸化膜側壁絶縁物233の複
合層の形成中、フォトレジストブロックマスク266が
メモリセル領域を覆うために利用されている。このよう
にして、フローティングゲートエッジは、スペーサRI
Eおよびシリサイドデーションから保護される。典型的
なシリサイドデーションプロセスは、約10nmのチタ
ニウムまたはコバルトデポジット、ならびに約650℃
での熱アニールを使用する。シリサイドデーション後の
ステージが、図11に図示されており、そこでは、ロジ
ックデバイス用のジャンクションがソース/ドレイン領
域206であり、シリサイド膜膜300であり、ゲート
はシリサイド膜膜301である。メモリ素子のソース/
ドレイン用のジャンクションは、シリサイド膜膜300
である。
ッシベーションを参照すると、コンタクトホール金属2
72および配線メタル280形成が、プロセスの最後
に、図12に図示されているように形成される。メモリ
セルの典型的な鳥瞰図が図13に示されている。図12
は図13の線3:3´に沿って切り取られている断面表
記である。例えば使用金属は、金属272の場合はタン
グステン、および金属280の場合はアルミニウムまた
は銅でドーピングされたアルミニウムである。
ィングゲートの製造を説明している。いくつかのプロセ
スステップを修正し、付加することによって、図14に
示したステップスプリット構造デバイスが、同じ革新的
なプロセス集積方式を使用して製造することができる。
プロセス修正の第1は、ポリシリコン側壁の熱酸化(図
4の233)が、図14に示したような、CVDによる
約4nmから7nmの間のシリコン酸化膜234のデポ
ジットで置換されるという点である。次に、ディスポー
ザブルスペーサ用のポリシリコン層242は、図5に図
示されているように、その時デポジット中にN+ ドー
ピングされる必要がある。次に、側壁スペーサ242
が、図14に図示されているような垂直RIEによって
形成され、シリコン酸化膜221は垂直にエッチングさ
れ、シリコン基板の中にステップエッチングされ、ステ
ップの底部は、図14に図示されているように、低濃度
領域203である。次に、N+ ドーピングされたポリ
シリコンディスポーザブルスペーサは、軽くドーピング
されたバルクN− 領域に対して選択的に異方性プラズ
マまたは熱燐酸でエッチング除去される。左右のディス
ポーザブルスペーサの間のソースバルクエッチングは、
ステップエッチングの一部として考慮することができ
る。ディスポーザブルポリシリコンスペーサの下の残り
のゲート酸化膜221をやさしくエッチングして除去し
た後、シリコン面が洗浄される。また、約10秒から3
0秒の間での約1000℃と1100℃との間の急速熱
アニール(RTA)による角の丸みつけは、この時点で
オプションとして追加することができる。これらの修正
および追加の後、製造シーケンスは、前述された手順に
戻る。図6でのCVDによるシリコン酸化膜230のデ
ポジットを続行し、それ以外の場合にはプレーナスプリ
ットされたデバイスに指定されたプロセスステップに従
うことによって、図6から図11に図示されているよう
に、ステップスプリットデバイスを製造することができ
る。
の両方のための前記プロセスステップにおいては、ディ
スポーズされるスペーサ242は、熱シリコン酸化膜に
比べてその材料のエッチング率が非常に高い(例えば、
少なくとも10倍)ため、そのプラズマシリコンオキシ
ナイトライドを使い得る。約40nmと50nmとの間
のプラズマ形成シリコンオキシナイトライドスペーサは
安全に除去することができ、図5および図14に図示さ
れているのと同じ構造物を提供する。
に特定して参照すると、別のゲート形成方式が図示され
ている。現在まで、制御ゲート245はポリシリコンで
あると仮定されている。しかしながら、同じ集積方式
は、ポリシリコンの複合ゲート層、およびタングステン
ケイ化物、WSi2などのシリサイドにも適用すること
ができる。図2の制御ゲートポリシリコン層245は、
この実施の形態においては、図15のポリシリコン24
5の複合層、およびタングステンシリサイド膜246に
より置換される。ただし、非常に薄いシリコンナイトラ
イド層237が、メモリ側面上だけにポリシリコン層2
45とタングステンシリサイド膜246との間でデポジ
ットされる。ロジック側面はこの層237を有していな
い。層237は、約5.0nmから10.0nmの厚さ
を有している。
面が、図2に同等である図15のブロックマスク263
を使用してエッチングされると、薄いシリコンナイトラ
イド層237が、タングステンシリサイドのエッチング
ストップとして使用される。フォトレジスト層263を
除去した後、約5.0nmと10.0nmとの間の厚さ
のシリコン酸化膜、および約5nmから10nmとの間
のシリコンナイトライドから成る別の複合層239がデ
ポジットされる。次に、垂直または異方性のエッチング
が、図16に図示されているように、シリコンナイトラ
イドスペーサ239を形成し、タングステンシリサイド
層を封入するために、実行される。タングステンシリサ
イド層は容易に酸化され、シリコン酸化膜は絶縁物ほど
高品質ではないため、タングステンシリサイド層のシリ
コンナイトライドエンクロージャが、図4での層23
1、および図6での230の形成でのそれ以降の酸化プ
ロセスから、タングステンシリサイド層246の酸化を
保護するだろう。いったん制御ゲートのメモリ側面エッ
ジが図16に図示されるように定義されると、それ以降
のプロセスは、図6およびそれ以降でのディスポーズさ
れるスペーサ形成とまったく同じプロセスシーケンスに
従う。
して、特に示され、説明されてきたが、本発明の精神お
よび範囲を逸脱することなく、形式および詳細において
多様な変更を加えてよいことが技術者により理解される
だろう。
る、製造された従来のデバイス構造を示している。必要
とされていないフローティングゲート下のチャネルは、
N打ち込みにより短絡される。
フラッシュトランジスタの製造過程(第1ステージ)の
断面図である。
フラッシュトランジスタの製造過程(第2ステージ)の
断面図である。
フラッシュトランジスタの製造過程(第3ステージ)の
断面図である。
フラッシュトランジスタの製造過程(第4ステージ)の
断面図である。
フラッシュトランジスタの製造過程(第5ステージ)の
断面図である。
フラッシュトランジスタの製造過程(第6ステージ)の
断面図である。
フラッシュトランジスタの製造過程(第7ステージ)の
断面図である。
フラッシュトランジスタの製造過程(第8ステージ)の
断面図である。
トフラッシュトランジスタの製造過程(第9ステージ)
の断面図である。
トフラッシュトランジスタの製造過程(第10ステー
ジ)の断面図である。
ートの最終デバイス構造を示している。
ランジスタの平面図である。ステップスプリットトラン
ジスタは、フローティング側壁スペーサゲートの下に段
差を有している。
れているゲートを使用する実施の形状を示す。
れているゲートを使用する実施の形状を示す。
Claims (20)
- 【請求項1】 制御(ワードゲート)および当該制御ゲ
ートの側壁上のフローティングゲートを含む電気的にプ
ログラム可能な読み出し専用デバイスを製造する方法で
あって、 シリコン基板上に、ゲートシリコン酸化膜、導電性ポリ
シリコンゲート層、シリコン酸化膜、およびシリコンナ
イトライド層を含む積層を提供し、 前記制御/ワードゲートの寸法に合せて、前記シリコン
ナイトライド層をエッチングし、 前記制御/ワードゲート領域の前記シリコンナイトライ
ド層を覆うブロックアウトマスクを、前記フローティン
グゲートが形成される側面が被覆されないように形成
し、 垂直側壁を形成するために、前記被覆されていない側面
上の前記シリコンナイトライド層をマスクとして使用し
ながら、前記積層を前記ゲートシリコン酸化膜まで垂直
にエッチングし、 前記ブロックアウトマスクを除去し、 前記垂直側壁に絶縁膜を形成し、 前記絶縁膜で覆われた前記垂直側壁上にディスポーズさ
れるスペーサを形成し、そこでは前記スペーサ層の幅が
前記デバイス用のチャネルであり、 その中にデバイス領域を形成するために、前記基板の中
にN型ドーパントをイオン注入し、 前記ディスポーズされるスペーサ層を除去し、 前記フローティングゲート側壁スペーサを、前記垂直側
壁上に前記チャネルを覆うように形成することを含む方
法。 - 【請求項2】 前記チャネルが平坦である請求項1に記
載される方法。 - 【請求項3】 前記チャネルが非平坦であり、さらに、 前記非平坦なチャネルを形成するために、前記ディスポ
ーズされるスペーサ層を形成した後であって前記イオン
注入する前に、前記基板を中まで垂直にエッチングする
ことを含む請求項1に記載される方法。 - 【請求項4】 前記ディスポーズされるスペーサがポリ
シリコンから構成されている請求項1に記載される方
法。 - 【請求項5】 前記ディスポーズされるスペーサがシリ
コンオキシナイトライドから構成されている請求項1に
記載される方法。 - 【請求項6】 前記チャネル長が約30nmと約60n
mとの間である請求項1に記載される方法。 - 【請求項7】 非メモリデバイス領域内でロジックデバ
イスを形成すること、ならびにロジックデバイスおよび
メモリ素子の両方を形成するために一度にプロセスステ
ップを使用することをさらに含む請求項1に記載される
方法。 - 【請求項8】 前記導電性ポリシリコン層が、前記ポリ
シリコン層を覆うシリサイド、および前記シリサイド層
と前記ポリシリコン層との間のシリコンナイトライド層
を含む請求項1に記載される方法。 - 【請求項9】 制御/ワードゲートおよび当該制御ゲー
トの側壁上のフローティングゲートを含む電気的にプロ
グラム可能な読み出し専用デバイスを製造し、同じシリ
コン基板内に関連するロジックゲートも製造する方法で
あって、 シリコン基板上に、ゲートシリコン酸化膜、導電性ポリ
シリコンゲート層、シリコン酸化膜、およびシリコンナ
イトライド層を含む積層を提供し、 前記メモリセル領域内の前記制御/ワードゲートの寸法
におよび非メモリ領域内の該ロジックゲートの寸法に合
わせて、前記シリコンナイトライド層をエッチングし、 前記制御/ワードゲート領域の前記シリコンナイトライ
ド層を覆うブロックアウトマスクを、前記フローティン
グゲートが形成される側面が被覆されないように形成
し、 垂直側壁を形成するために、前記被覆されていない側面
上の前記シリコンナイトライド層をマスクとして使用し
ながら、前記積層を前記ゲートシリコン酸化膜まで垂直
にエッチングし、 前記ブロックアウトマスクを除去し、 前記垂直側壁に絶縁膜を形成し、 前記垂直側壁上で、かつ前記絶縁膜を覆うディスポーズ
されるスペーサ層を形成し、そこでは前記スペーサ層の
幅が前記デバイス用のチャネルであり、 その中にデバイス領域を形成するために、前記基板の中
にN型ドーパントをイオン注入し、 前記ディスポーズされるスペーサ層を除去し、 前記垂直側壁上で、前記絶縁膜を覆い、かつ前記チャネ
ルを覆うフローティングゲート側壁スペーサを形成し、 前記制御/ワードゲートおよび前記フローティングゲー
トを被覆して保護し、他のすべての領域が被覆されない
ように、前記シリコンナイトライド層を覆うブロックア
ウトマスクを形成し、 露呈されている前記シリコン酸化膜を除去し、 前記被覆が取られた側面上で、マスクとして前記シリコ
ンナイトライド層を使用しつつ、該メモリデバイス領域
内で前記フローティングゲートの反対側に垂直側壁を形
成し、前記ロジック領域内でロジックデバイスゲートを
形成するために、前記ゲートシリコン酸化膜に前記ポリ
シリコン層を垂直にエッチングし、 前記ブロックアウトマスクを除去し、およびイオン注
入、および前記ロジックゲートで前記ロジック領域の中
に該側壁スペーサ技法を使用することにより、軽くドー
ピングされたドレインデバイスを形成することとを含む
方法。 - 【請求項10】 前記側壁スペーサ技法により形成され
ている側壁スペーサが、前記メモリデバイスを覆う保護
絶縁層と同じ材料から構成され、かつ同時に形成される
請求項9に記載される方法。 - 【請求項11】 前記チャネルが平坦である請求項9に
記載される方法。 - 【請求項12】 前記チャネルが非平坦であり、さら
に、 前記非平坦なチャネルを形成するために、前記ディスポ
ーズされるスペーサ層を形成した後であって前記イオン
注入する前に、前記基板を中まで垂直にエッチングする
ことを含む請求項9に記載される方法。 - 【請求項13】 前記ディスポーズされるスペーサがポ
リシリコンから構成されている請求項9に記載される方
法。 - 【請求項14】 前記ディスポーズされるスペーサがシ
リコンオキシナイトライドから構成される請求項9に記
載される方法。 - 【請求項15】 前記チャネル長が約30nmと60n
mとの間である請求項9に記載される方法。 - 【請求項16】 制御/ワードゲート、当該制御ゲート
の側壁上のフローティングゲート、および極めて短い非
プレーナチャネルを含む、電気的にプログラム可能な読
み出し専用デバイスを製造するための方法であって、 シリコン基板上に、ゲートシリコン酸化膜、導電性ポリ
シリコンゲート層、シリコン酸化膜、およびシリコンナ
イトライド層を含む積層を提供し、 前記制御/ワードゲートの寸法に合わせて、前記シリコ
ンナイトライド層をエッチングし、 前記制御/ワードゲート領域の前記シリコンナイトライ
ド層を覆うブロックアウトマスクを、前記フローティン
グゲートが形成される側面が被覆されないように形成
し、 垂直側壁を形成するために、前記被覆されていない側面
上の前記シリコンナイトライド層をマスクとして使用し
ながら、前記積層を前記ゲートシリコン酸化膜まで垂直
にエッチングし、 前記ブロックアウトマスクを除去し、 前記垂直側壁に絶縁膜を形成し、 前記絶縁膜で覆われた前記垂直側壁上にディスポーズさ
れるスペーサを形成し、そこでは前記スペーサ層の幅が
前記デバイス用のチャネルであり、 前記基板内にステップを形成するために、前記基板を中
まで垂直にエッチングし、 前記非平坦チャネルを有しているそこにデバイス領域を
形成するために、前記基板内の前記ステップにN型ドー
パントをイオン注入し、 前記ディスポーズされるスペーサ層を除去し、 前記垂直側壁上で、前記チャネルを覆う前記フローティ
ングゲート側壁スペーサを形成することを含む方法。 - 【請求項17】 前記ディスポーズされるスペーサがポ
リシリコンから構成されている請求項16に記載される
方法。 - 【請求項18】 前記ディスポーズされるスペーサがシ
リコンオキシナイトライドから構成されている請求項1
6に記載される方法。 - 【請求項19】 前記チャネル長が約30nmから60
nmとの間である請求項16に記載される方法。 - 【請求項20】 非メモリデバイス領域内にロジックデ
バイスを形成し、ロジック素子およびメモリ素子を形成
するために同時プロセスステップを使用することをさら
に含む請求項16に記載される方法。
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