JP2000114407A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板上に活
性領域を有する半導体装置において、小型化、高性能化
を図ることができ、しかも安価な半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having an active region on a semiconductor substrate, which can be reduced in size and performance and which is inexpensive.
【０００２】[0002]
【従来の技術】従来の半導体装置では、半導体基板上に
活性領域や電極を形成した半導体チップを、気密性の高
いセラミックパッケージの中に納めて封止することによ
り、使用環境中の水分等による半導体チップの劣化を防
止していたが、セラミックパッケージは高価であり、半
導体装置の低コスト化を図るために、安価な樹脂で半導
体チップを封止する樹脂モールドパッケージが用いられ
ている。2. Description of the Related Art In a conventional semiconductor device, a semiconductor chip having an active region and an electrode formed on a semiconductor substrate is placed in a highly airtight ceramic package and sealed, so that the semiconductor chip is exposed to moisture and the like in a use environment. Although the deterioration of the semiconductor chip is prevented, the ceramic package is expensive, and a resin mold package for sealing the semiconductor chip with an inexpensive resin is used in order to reduce the cost of the semiconductor device.
【０００３】[0003]
【発明が解決しようとする課題】樹脂モールドパッケー
ジは気密性が低いため、使用環境中の水分等の影響によ
り、素子性能が劣化するという問題があった。また、半
導体チップを樹脂モールドすることにより寄生容量が増
加し、高周波特性が低下するという問題もあった。発明
者らの知見によれば、かかる素子特性の劣化や、高周波
特性の低下は、ゲート電極と、ゲート電極を挟んでその
両側にソース電極、ドレイン電極が設けられた半導体装
置の活性領域への水分の付着等により発生するものであ
り、活性領域のみを封止することにより、大幅に改善で
きることがわかっている。そこで、本発明は、半導体基
板上に活性領域を有する半導体装置において、小型で高
性能な半導体装置を、安価に提供することを目的とす
る。Since the resin mold package has low airtightness, there has been a problem that the performance of the element is deteriorated due to the influence of moisture or the like in a use environment. In addition, there is a problem that the parasitic capacitance is increased by resin-molding the semiconductor chip, and the high-frequency characteristics are reduced. According to the findings of the inventors, such deterioration of element characteristics and deterioration of high-frequency characteristics are caused by a decrease in the active region of a semiconductor device in which a gate electrode and a source electrode and a drain electrode are provided on both sides of the gate electrode. It is generated by adhesion of moisture and the like, and it is known that it can be greatly improved by sealing only the active region. Therefore, an object of the present invention is to provide a small-sized, high-performance semiconductor device having an active region on a semiconductor substrate at a low cost.
【０００４】[0004]
【課題を解決するための手段】そこで、発明者らは、鋭
意研究の結果、半導体装置の活性領域の周りを囲むよう
に壁部を設けその上部を蓋部で覆い、活性領域のみを封
止することにより、半導体装置の素子特性の劣化、高周
波特性の低下を防止できることを見出し、本発明を完成
した。Accordingly, as a result of intensive studies, the present inventors have provided a wall portion surrounding the active region of a semiconductor device, covered the upper portion with a lid portion, and sealed only the active region. By doing so, it has been found that deterioration of element characteristics of the semiconductor device and deterioration of high-frequency characteristics can be prevented, and the present invention has been completed.
【０００５】即ち、本発明は、半導体基板上に、ゲート
電極と該ゲート電極を挟んでその両側に設けられたソー
ス電極及びドレイン電極とを有するトランジスタの活性
領域を備えた半導体装置であって、該半導体基板上に、
該活性領域の周りを囲うように金属壁部が形成され、該
活性領域の上部を覆うように該金属壁部の上端に金属又
はセラミックスからなる蓋部が固着され、該金属壁部と
該蓋部とにより該活性領域の表面が封止されてなること
を特徴とする半導体装置である。このように、少なくと
も活性領域を封止することにより、活性領域に水分等が
付着して発生する素子特性の劣化を防止することが可能
となる。また、半導体装置の表面を樹脂等により封止し
た場合であっても、活性領域に直接封止樹脂が付着しな
いため、寄生容量の発生を防止でき、高周波特性の低下
を防止することも可能となる。また、従来のように、セ
ラミックパッケージ等により、半導体装置全体を封止す
る場合に比較して、半導体装置の活性領域のみを封止す
るだけで良いため、半導体装置の小型化が可能となる。
更には、高価なセラミックパッケージ等に代えて、少量
の金等の金属壁部及び蓋部を用いて活性領域の封止を行
うため、半導体装置の製造コストを安くすることも可能
となる。That is, the present invention is a semiconductor device having a transistor active region having a gate electrode and a source electrode and a drain electrode provided on both sides of the gate electrode with the gate electrode interposed therebetween. On the semiconductor substrate,
A metal wall is formed so as to surround the active region, and a lid made of metal or ceramic is fixed to an upper end of the metal wall so as to cover an upper portion of the active region, and the metal wall and the lid are fixed. The semiconductor device is characterized in that a surface of the active region is sealed by a portion. In this manner, by sealing at least the active region, it is possible to prevent deterioration of element characteristics caused by adhesion of moisture or the like to the active region. In addition, even when the surface of the semiconductor device is sealed with a resin or the like, since the sealing resin does not directly adhere to the active region, it is possible to prevent the occurrence of parasitic capacitance and to prevent a reduction in high-frequency characteristics. Become. Further, as compared with a conventional case where the entire semiconductor device is sealed with a ceramic package or the like, only the active region of the semiconductor device needs to be sealed, so that the semiconductor device can be downsized.
Further, instead of using an expensive ceramic package or the like, a small amount of a metal wall or a lid made of gold or the like is used to seal the active region, so that the manufacturing cost of the semiconductor device can be reduced.
【０００６】また、本発明は、上記金属壁部の下部を通
るように上記半導体基板上に設けられたゲート引出し配
線、ソース引出し配線及びドレイン引出し配線により、
上記ゲート電極、上記ソース電極及び上記ドレイン電極
と夫々接続されたゲート引出し電極、ソース引出し電極
及びドレイン引出し電極を、該半導体基板上に備え、該
ゲート引出し配線、該ソース引出し配線及び該ドレイン
引出し配線と、該金属壁部とが、その間に設けられた絶
縁層により電気的に絶縁されてなることを特徴とする半
導体装置であっても良い。かかる構造を採用し、引出し
電極を設けることにより、半導体装置の外部に設けられ
た他の配線と、ゲート電極等との接続を容易に行うこと
が可能となる。The present invention also provides a gate lead line, a source lead line and a drain lead line provided on the semiconductor substrate so as to pass under the metal wall.
A gate lead electrode, a source lead electrode, and a drain lead electrode connected to the gate electrode, the source electrode, and the drain electrode, respectively, are provided on the semiconductor substrate; the gate lead wire, the source lead wire, and the drain lead wire; And the metal wall portion may be electrically insulated by an insulating layer provided therebetween. By employing such a structure and providing the extraction electrode, it is possible to easily connect another wiring provided outside the semiconductor device to the gate electrode and the like.
【０００７】また、本発明は、上記金属壁部の下部を通
るように上記半導体基板上に設けられたゲート引出し配
線、ソース引出し配線及びドレイン引出し配線により、
上記ゲート電極、上記ソース電極及び上記ドレイン電極
と夫々接続されたゲート引出し電極、ソース引出し電極
及びドレイン引出し電極を、該半導体基板上に備え、該
ゲート引出し配線及び該ドレイン引出し配線と、該金属
壁部とが、その間に設けられた絶縁層により電気的に絶
縁され、該ソース引出し配線と該金属壁部とが電気的に
接続されてなることを特徴とする半導体装置でもある。
このように、金属壁部とソース電極とを電気的に接続す
ることにより、活性領域を囲む金属壁部を接地すること
が可能となる。このため、活性領域が電磁的にシールド
され、半導体装置の雑音を抑え、雑音特性の向上を図る
ことが可能となる。Further, the present invention provides a gate lead line, a source lead line and a drain lead line provided on the semiconductor substrate so as to pass under the metal wall.
A gate lead electrode, a source lead electrode, and a drain lead electrode connected to the gate electrode, the source electrode, and the drain electrode, respectively, on the semiconductor substrate; the gate lead wiring and the drain lead wiring; and the metal wall. The semiconductor device is characterized in that the portion is electrically insulated by an insulating layer provided therebetween, and the source lead wire and the metal wall portion are electrically connected.
In this manner, by electrically connecting the metal wall and the source electrode, the metal wall surrounding the active region can be grounded. Therefore, the active region is electromagnetically shielded, so that noise of the semiconductor device can be suppressed and noise characteristics can be improved.
【０００８】また、本発明は、上記ゲート引出し電極、
上記ソース引出し電極及び上記ドレイン引出し電極上に
バンプメッキ電極を夫々設けたものであっても良い。か
かるバンプメッキ電極を用いて、フリップチップ実装が
可能となるからである。Further, the present invention provides the above-mentioned gate extraction electrode,
A bump plating electrode may be provided on each of the source extraction electrode and the drain extraction electrode. This is because flip-chip mounting becomes possible by using such bump plating electrodes.
【０００９】また、少なくとも上記金属壁部と上記蓋部
とが、上記半導体基板上に塗布されたモールド剤により
埋め込まれたものであっても良い。樹脂等のモールド剤
で半導体装置の表面を覆うことにより、セラミックパッ
ケージ等を用いる場合に比較して安価に半導体装置の保
護を行うことが可能となる。特に、本発明では、金属壁
部と蓋部とにより活性領域が封止されているため、モー
ルド剤が活性領域上に付着せず、寄生容量の発生による
高周波特性の低下を防止することが可能となる。Further, at least the metal wall portion and the lid portion may be embedded with a mold applied to the semiconductor substrate. By covering the surface of the semiconductor device with a molding agent such as a resin, the semiconductor device can be protected at a lower cost than when a ceramic package or the like is used. In particular, in the present invention, since the active region is sealed by the metal wall portion and the lid portion, the molding agent does not adhere to the active region, and it is possible to prevent a decrease in high-frequency characteristics due to generation of parasitic capacitance. Becomes
【００１０】また、本発明は、半導体基板上に、ゲート
電極と、該ゲート電極を挟んでその両側に設けられたソ
ース電極及びドレイン電極とを有するトランジスタの活
性領域と、該ゲート電極、該ソース電極及びドレイン電
極と夫々接続されたゲート引出し電極、ソース引出し電
極及びドレイン引出し電極とを備えた半導体装置であっ
て、該半導体基板上に、該活性領域の周りを囲うように
形成されたバンプメッキからなる金属壁部と、該ゲート
引出し電極、該ソース引出し電極及び該ドレイン引出し
電極上に夫々形成されたバンプメッキ電極とを備え、該
バンプメッキ電極を用いて実装基板上に該半導体装置を
フリップチップ実装することにより、該実装基板上に形
成された蓋部に該金属壁部の上端が固着されて、該蓋部
と該金属壁部により該活性領域が封止されることを特徴
とする半導体装置でもある。かかる構造の半導体装置を
用いることにより、フリップチップ実装することによ
り、同時に活性領域を封止することが可能となる。The present invention also provides an active region of a transistor having a gate electrode on a semiconductor substrate, and a source electrode and a drain electrode provided on both sides of the gate electrode. A semiconductor device comprising a gate lead electrode, a source lead electrode, and a drain lead electrode connected to an electrode and a drain electrode, respectively, wherein a bump plating formed on the semiconductor substrate so as to surround the active region. And a bump plating electrode formed on the gate lead electrode, the source lead electrode, and the drain lead electrode, respectively, and the semiconductor device is flipped on a mounting substrate by using the bump plated electrode. By mounting the chip, the upper end of the metal wall is fixed to the lid formed on the mounting board, and the lid and the metal wall are fixed to each other. It is also a semiconductor device wherein the active region is sealed. By using the semiconductor device having such a structure, the active region can be simultaneously sealed by flip-chip mounting.
【００１１】上記蓋部は、上記実装基板上に形成された
金属層からなることが好ましい。圧着により、容易に封
止することが可能となるからである。It is preferable that the lid is made of a metal layer formed on the mounting board. This is because the sealing can be easily performed by the pressure bonding.
【００１２】また、本発明は、上記ゲート引出し電極、
上記ソース引出し電極及び上記ドレイン引出し電極が、
上記金属壁部の外側に設けられ、かつ、該金属壁部の下
部を通るように該半導体基板上に設けられたゲート引出
し配線、ソース引出し配線及びドレイン引出し配線によ
り、上記ゲート電極、上記ソース電極及び上記ドレイン
電極と夫々接続され、該ゲート引出し配線、該ソース引
出し配線及び該ドレイン引出し配線と、該金属壁部と
が、その間に設けられた絶縁層により電気的に絶縁され
てなることを特徴とする半導体装置であっても良い。か
かる構造を採用し、引出し電極を設けることにより、フ
リップチップ実装した場合の配線を容易に行うことがで
きるからである。Further, the present invention provides the above-mentioned gate extraction electrode,
The source extraction electrode and the drain extraction electrode,
The gate electrode and the source electrode are provided by a gate lead-out line, a source lead-out line, and a drain lead-out line provided on the semiconductor substrate so as to be provided outside the metal wall part and pass under the metal wall part. And the drain electrode, the gate lead-out line, the source lead-out line, the drain lead-out line, and the metal wall portion are electrically insulated by an insulating layer provided therebetween. Semiconductor device. By adopting such a structure and providing the extraction electrodes, wiring in the case of flip-chip mounting can be easily performed.
【００１３】上記ゲート電極、上記ソース電極又は上記
ドレイン電極のうちのいずれかの電極が上記金属壁部と
接続され、該金属壁部を、該金属壁部に接続された電極
の引出し電極及びその上に形成されたバンプメッキ電極
としたものであっても良い。かかる構造を用いることに
より、金属壁部を、ゲート電極、ソース電極又はドレイ
ン電極のうちのいずれかの電極として用いることが可能
となり、電極構造の簡略化を図ることができる。特に、
金属壁部と接続された電極を接地することにより、活性
領域を電磁的にシールドすることができ、低雑音化を図
ることが可能となる。Any one of the gate electrode, the source electrode, and the drain electrode is connected to the metal wall, and the metal wall is connected to an extraction electrode of the electrode connected to the metal wall and the electrode. It may be a bump plated electrode formed thereon. By using such a structure, the metal wall portion can be used as any one of a gate electrode, a source electrode, and a drain electrode, so that the electrode structure can be simplified. In particular,
By grounding the electrode connected to the metal wall, the active region can be electromagnetically shielded and noise can be reduced.
【００１４】また、上記金属壁部に接続されていない一
の電極が、該金属壁部の下部を通るように該半導体基板
上に設けられ、かつ、該金属壁部との間に設けられた絶
縁層により該金属壁部と絶縁された引出し配線により、
該金属壁部の外側に設けられた引出し電極と接続され、
上記金属壁部に接続されていない他の電極が、該金属壁
部の内側に設けられた引出し電極と接続されたものであ
っても良い。このように、引出し電極を金属壁部の内部
に設けることにより、金属壁部と引き出し配線との交差
部分において発生する寄生容量をなくすことができ、半
導体装置の高周波特性の向上を図ることが可能となる。One electrode not connected to the metal wall is provided on the semiconductor substrate so as to pass through a lower portion of the metal wall, and is provided between the electrode and the metal wall. By the lead wiring insulated from the metal wall by the insulating layer,
Connected to an extraction electrode provided outside the metal wall portion,
The other electrode not connected to the metal wall may be connected to an extraction electrode provided inside the metal wall. By providing the extraction electrode inside the metal wall as described above, it is possible to eliminate the parasitic capacitance generated at the intersection between the metal wall and the extraction wiring, and to improve the high frequency characteristics of the semiconductor device. Becomes
【００１５】上記金属壁部と接続されていない２つの電
極が、上記金属壁部の内側に設けられた２つの引出し電
極に夫々接続されたものであっても良い。このように、
２つの引出し電極を共に金属壁部の内部に設けることに
より、さらに、寄生容量の発生を抑え、半導体装置の高
周波特性を向上させることが可能となる。The two electrodes not connected to the metal wall may be respectively connected to two extraction electrodes provided inside the metal wall. in this way,
By providing both of the extraction electrodes inside the metal wall portion, the occurrence of parasitic capacitance can be further suppressed, and the high-frequency characteristics of the semiconductor device can be improved.
【００１６】上記金属壁部の上端、又は上記バンプメッ
キ電極の上端、の少なくとも一方の上部に、半田材を設
けることが好ましい。フリップチップ実装時の接続を容
易に行うためである。It is preferable to provide a solder material on at least one of the upper end of the metal wall and the upper end of the bump plating electrode. This is to facilitate connection during flip chip mounting.
【００１７】また、本発明は、上記金属壁部が、少なく
とも上記ゲート電極、上記ソース電極及び上記ドレイン
電極の周りを囲うように設けられた半導体装置であるこ
とが好ましい。少なくとも、かかる領域を金属壁部で囲
んで封止することにより、素子特性の劣化防止等の、本
願発明の効果を得ることが可能となるからである。Further, the present invention is preferably a semiconductor device in which the metal wall is provided so as to surround at least the periphery of the gate electrode, the source electrode, and the drain electrode. At least, by enclosing such a region with a metal wall portion and sealing it, it is possible to obtain the effects of the present invention, such as prevention of deterioration of device characteristics.
【００１８】[0018]
【発明の実施の形態】実施の形態１．本発明の第１の実
施の形態について、図１、２を参照しながら説明する。
図１（ａ）は、本実施の形態にかかる半導体装置の上面
図である。図１（ｂ）、（ｃ）、（ｄ）は、夫々、Ａ−
Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’における断面図である。図
中、１はゲート電極、２はソース電極、３はドレイン電
極、４はゲート引出し電極、５はソース引出し電極、６
はドレイン引出し電極、７は半導体基板、８は絶縁保護
膜、２４はゲート引出し配線、２５はソース引出し配
線、２６はドレイン引出し配線である。また、９は絶縁
保護膜８を介して、ゲート引出し配線１５、ソース引出
し配線２６、ドレイン引出し配線２７から電気的に絶縁
され、活性領域を囲う金属壁部である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 A first embodiment of the present invention will be described with reference to FIGS.
FIG. 1A is a top view of the semiconductor device according to the present embodiment. 1 (b), (c) and (d) show A-
It is sectional drawing in A ', BB', and CC '. In the figure, 1 is a gate electrode, 2 is a source electrode, 3 is a drain electrode, 4 is a gate extraction electrode, 5 is a source extraction electrode, 6
Is a drain lead electrode, 7 is a semiconductor substrate, 8 is an insulating protective film, 24 is a gate lead line, 25 is a source lead line, and 26 is a drain lead line. Reference numeral 9 denotes a metal wall portion which is electrically insulated from the gate lead-out line 15, the source lead-out line 26, and the drain lead-out line 27 via the insulating protective film 8, and surrounds the active region.
【００１９】図１の半導体装置の製造工程においては、
まず、通常の半導体プロセスを用いて、半導体基板７上
に活性領域、電極等を形成する。図１では省略している
が、中央のソース電極２は、エアブリッジを介して、ソ
ース引出し電極５と接続されている。ここで、活性領域
とは、半導体基板に形成されたソース領域、ドレイン領
域、チャネル領域、及びこれらの上に設けられたソース
電極、ドレイン電極、ゲート電極からなる領域、及びそ
の近傍の領域をいう。In the manufacturing process of the semiconductor device shown in FIG.
First, an active region, an electrode, and the like are formed on the semiconductor substrate 7 using a normal semiconductor process. Although not shown in FIG. 1, the central source electrode 2 is connected to a source extraction electrode 5 via an air bridge. Here, the active region refers to a source region, a drain region, and a channel region formed on a semiconductor substrate, and a region including a source electrode, a drain electrode, and a gate electrode provided thereon, and a region in the vicinity thereof. .
【００２０】次に、半導体基板７の表面を覆うようにＳ
ｉＮ等の絶縁保護膜８を形成する。続いて、Ａｕ等の金
属の厚膜メッキにより、活性領域を囲むように、金属壁
壁９を形成する。図１（ａ）に示すように、金属壁部９
は、ゲート引出し配線２４、ソース引出し配線２５、ド
レイン引出し配線２６を跨ぐように形成されるが、各引
出し電極と金属壁部９との間には、絶縁保護膜８が存在
するため、両者は電気的に絶縁される。なお、金属壁部
９は、少なくとも、ゲート電極１、ソース電極２、ドレ
イン電極３を含む半導体装置の活性領域を囲むように形
成されるが、更に、ゲート引出し配線２４等の一部を囲
むように形成されても構わない。Next, S is applied so as to cover the surface of the semiconductor substrate 7.
An insulating protection film 8 such as iN is formed. Subsequently, a metal wall 9 is formed by thick film plating of a metal such as Au so as to surround the active region. As shown in FIG. 1A, the metal wall 9
Are formed so as to straddle the gate lead wiring 24, the source lead wiring 25, and the drain lead wiring 26. Since the insulating protective film 8 exists between each lead electrode and the metal wall 9, both are formed. It is electrically insulated. The metal wall 9 is formed so as to surround at least the active region of the semiconductor device including the gate electrode 1, the source electrode 2, and the drain electrode 3, and further surrounds a part of the gate lead wiring 24 and the like. It may be formed in.
【００２１】続いて、図２に示すように、金属壁部９に
囲まれた活性領域を覆うように、金属壁部９の上端に金
属またはセラミックスからなる蓋部が半田材等により固
定され、活性領域が封止される。Subsequently, as shown in FIG. 2, a lid made of metal or ceramic is fixed to the upper end of the metal wall 9 with a solder material or the like so as to cover the active region surrounded by the metal wall 9. The active area is sealed.
【００２２】次に、図２に示すように、熱硬化性樹脂等
の樹脂モールド材を用いて、半導体装置の表面を封止す
ることにより、樹脂モールドタイプの半導体装置が完成
する。図中、１３は、引出し電極に接続されたボンディ
ングワイアを示す。なお、樹脂モールドを行わずに、半
導体装置を使用することも可能である。Next, as shown in FIG. 2, the surface of the semiconductor device is sealed using a resin molding material such as a thermosetting resin, thereby completing a resin-molded semiconductor device. In the drawing, reference numeral 13 denotes a bonding wire connected to the extraction electrode. Note that it is also possible to use a semiconductor device without performing resin molding.
【００２３】このように、本実施の形態にかかる半導体
装置では、少なくとも活性領域を封止することにより、
活性領域に水分等が付着して発生する素子特性の劣化を
防止することが可能となる。As described above, in the semiconductor device according to the present embodiment, by sealing at least the active region,
It is possible to prevent deterioration of element characteristics caused by attachment of moisture or the like to the active region.
【００２４】また、半導体装置の表面を樹脂等により封
止した場合、活性領域に直接封止樹脂が付着しないた
め、寄生容量の発生を防いで高周波特性の低下を防止す
ることができる。Further, when the surface of the semiconductor device is sealed with a resin or the like, the sealing resin does not directly adhere to the active region. Therefore, it is possible to prevent the occurrence of parasitic capacitance and to prevent a decrease in high frequency characteristics.
【００２５】また、従来のように、セラミックパッケー
ジ等により、半導体装置全体を封止する場合に比較し
て、半導体装置の活性領域のみを封止するだけで良いた
め、半導体装置の小型化が可能となる。Further, as compared with the conventional case where the entire semiconductor device is sealed with a ceramic package or the like, only the active region of the semiconductor device needs to be sealed, so that the semiconductor device can be downsized. Becomes
【００２６】また、高価なセラミックパッケージ等に代
えて、少量の金等の金属壁部及び蓋部を用いて活性領域
の封止を行うため、半導体装置の製造コストを安くする
ことも可能となる。Further, since the active region is sealed by using a small amount of metal wall and lid made of gold or the like instead of an expensive ceramic package or the like, the manufacturing cost of the semiconductor device can be reduced. .
【００２７】実施の形態２．本発明の第２の実施の形態
について、図３を参照しながら説明する。図３（ａ）
は、本実施の形態にかかる半導体装置の上面図である。
図３（ｂ）、（ｃ）、（ｄ）は、夫々、Ａ−Ａ’、Ｂ−
Ｂ’、Ｃ−Ｃ’における断面図である。図中、図１と同
一符号は、同一又は相当箇所を示す。また、蓋部１４に
は、図２に示したものと同様のものを使用する。Embodiment 2 FIG. A second embodiment of the present invention will be described with reference to FIG. FIG. 3 (a)
1 is a top view of a semiconductor device according to the present embodiment.
3 (b), (c), and (d) show AA 'and B-
It is sectional drawing in B 'and CC'. In the figure, the same reference numerals as those in FIG. 1 indicate the same or corresponding parts. Further, the same as the one shown in FIG.
【００２８】本実施の形態にかかる半導体装置では、ソ
ース電極２と、ソース引出し電極５とを結ぶソース引出
し配線２５が、金属壁部９の下を通る部分において、ソ
ース引出し配線２５の上部を覆う絶縁保護膜８が除去さ
れている。従って、金属壁部９と、ソース引出し配線２
５とは、電気的に接続されることとなる。In the semiconductor device according to the present embodiment, the source lead-out wiring 25 connecting the source electrode 2 and the source lead-out electrode 5 covers the upper part of the source lead-out wiring 25 at a portion passing below the metal wall 9. The insulating protective film 8 has been removed. Therefore, the metal wall 9 and the source lead-out wiring 2
5 will be electrically connected.
【００２９】従って、ソース取出し電極５を接地するこ
とにより、金属壁部９も接地電位となり、活性領域を電
磁的にシールドすることができる。この結果、半導体装
置の雑音を低減し、雑音特性を向上させることが可能と
なる。Therefore, by grounding the source extraction electrode 5, the metal wall 9 is also at the ground potential, and the active region can be electromagnetically shielded. As a result, noise of the semiconductor device can be reduced and noise characteristics can be improved.
【００３０】なお、実施の形態１では、中央のソース電
極２は、エアブリッジでソース引出し電極２と接続する
必要があったが、本実施の形態では、金属壁部９とソー
ス引出し配線２５との間の絶縁保護膜８を無くし、金属
壁部９と中央のソース電極２から延びたソース引出し配
線２５とを電気的に接続することにより、ソース電極２
と金属壁部とを電気的に接続することが可能となる。In the first embodiment, the central source electrode 2 needs to be connected to the source lead electrode 2 by an air bridge, but in the present embodiment, the metal wall 9 and the source lead wiring 25 are connected to each other. Is removed, and the metal wall 9 is electrically connected to the source lead-out wiring 25 extending from the central source electrode 2, so that the source electrode 2
And the metal wall portion can be electrically connected.
【００３１】実施の形態３．本発明の第３の実施の形態
について、図４、５を参照しながら説明する。図４
（ａ）は、本実施の形態にかかる半導体装置の上面図で
ある。図４（ｂ）、（ｃ）、（ｄ）は、夫々、Ａ−
Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’における断面図である。図
中、図１と同一符号は、同一又は相当箇所であり、ま
た、１０、１１、１２は、夫々、ゲート引出し電極４、
ソース引出し電極５、ドレイン引出し電極６の上に形成
されたゲートバンプメッキ電極、ソースバンプメッキ電
極、ドレインバンプメッキ電極を示す。Embodiment 3 A third embodiment of the present invention will be described with reference to FIGS. FIG.
(A) is a top view of the semiconductor device concerning this Embodiment. 4 (b), (c) and (d) show A-
It is sectional drawing in A ', BB', and CC '. In the drawing, the same reference numerals as those in FIG. 1 denote the same or corresponding parts, and 10, 11, and 12 denote gate extraction electrodes 4,
A gate bump plating electrode, a source bump plating electrode, and a drain bump plating electrode formed on the source lead electrode 5 and the drain lead electrode 6 are shown.
【００３２】本実施の形態にかかる半導体装置は、上記
実施の形態２の半導体装置の各引出し電極４、５、６上
に、バンプメッキを施してバンプメッキ電極１０、１
１、１２を形成したもので、かかるバンプメッキ電極を
用いて、他の配線基板上に半導体装置をフリップチップ
実装するものである。各引出し電極上に形成されるバン
プメッキは、例えば、３０μｍ程度の厚みをもったＡｕ
メッキであり、金属壁部９と略同じ高さに形成される。The semiconductor device according to the present embodiment is different from the semiconductor device of the second embodiment in that bump plating is performed on each of the extraction electrodes 4, 5, and 6 by bump plating.
1 and 12 are formed by flip-chip mounting a semiconductor device on another wiring board using such bump-plated electrodes. The bump plating formed on each extraction electrode is, for example, Au having a thickness of about 30 μm.
This is plating and is formed at substantially the same height as the metal wall 9.
【００３３】図５（ａ）（ｂ）に、本実施の形態にかか
る半導体装置をフリップチップ実装する場合の半導体装
置及び配線基板１６の断面図（図４のＡ−Ａ’部分に相
当）を示す。図中、１７は、配線基板１６上に形成され
た蓋部であり、Ａｕ等から形成される。また、１８は、
配線基板１６上に形成されたＡｕ等からなる配線であ
る。図５（ｂ）に示すように、半導体装置が配線基板１
６上にフリップチップ実装されることにより、各引出し
電極は、配線基板１６上の配線１８に接続されるととも
に、金属壁部９は、配線基板１６上に設けられた蓋部１
７に固定され、半導体装置の活性領域が封止されること
となる。半導体装置と、配線基板１６との接続は、半田
材等を用いて行われる。かかる蓋部１７は、金属壁部９
の上端に固定され、内部を封止できるのであれば、どの
ような形状をとっても構わない。例えば、円状であって
も、ドーナツ状であっても構わない。FIGS. 5A and 5B are cross-sectional views (corresponding to the AA ′ portion of FIG. 4) of the semiconductor device and the wiring board 16 when the semiconductor device according to the present embodiment is flip-chip mounted. Show. In the drawing, reference numeral 17 denotes a lid formed on the wiring board 16, which is made of Au or the like. Also, 18
The wiring is made of Au or the like formed on the wiring board 16. As shown in FIG. 5B, the semiconductor device is
By flip-chip mounting on the wiring board 6, each lead electrode is connected to the wiring 18 on the wiring board 16, and the metal wall section 9 is connected to the lid 1 provided on the wiring board 16.
7, and the active region of the semiconductor device is sealed. The connection between the semiconductor device and the wiring board 16 is performed using a solder material or the like. The lid 17 is provided on the metal wall 9.
Any shape may be used as long as it is fixed to the upper end of the and can seal the inside. For example, it may be circular or donut-shaped.
【００３４】本実施の形態のように、フリップチップ実
装により、半導体装置を配線基板に実装することによ
り、ワイヤボンド等を用いる場合に比べて、安価に組立
てを行うことが可能となる。また、半導体装置の実装工
程において、同時に、活性領域の封止もできるので、製
造工程の簡略化を図ることも可能となる。なお、図４で
は、実施の形態２にかかる半導体装置と同じ構造、即
ち、金属壁部９がソース電極２と電気的に接続された構
造を用いたが、実施の形態１のように、金属壁部９がい
ずれの電極からも絶縁された構造に適用することも可能
である。By mounting a semiconductor device on a wiring board by flip-chip mounting as in this embodiment, assembly can be performed at a lower cost than when wire bonding or the like is used. In addition, since the active region can be sealed at the same time in the mounting process of the semiconductor device, the manufacturing process can be simplified. In FIG. 4, the same structure as that of the semiconductor device according to the second embodiment, that is, the structure in which the metal wall portion 9 is electrically connected to the source electrode 2 is used. It is also possible to apply to a structure in which the wall 9 is insulated from any of the electrodes.
【００３５】実施の形態４．本発明の第４の実施の形態
について、図６を参照しながら説明する。図６（ａ）
は、本実施の形態にかかる半導体装置の上面図である。
図６（ｂ）、（ｃ）、（ｄ）は、夫々、Ａ−Ａ’、Ｂ−
Ｂ’、Ｃ−Ｃ’における断面図である。本実施の形態に
かかる半導体装置は、上記実施の形態３におけるソース
バンプメッキ電極１１の役割を、金属壁部９に兼用させ
たものである。即ち、独立したソースバンプメッキ電極
１１を設けずに、金属壁部９をソースバンプメッキ電極
とし、金属壁部９を配線基板１６に設けた蓋部１７に固
定することにより、同時にソース電極３の配線も行うも
のである。従って、配線基板１６上に形成された蓋部１
７は、同時に配線としての機能を有するように形成され
ることとなる。Embodiment 4 FIG. A fourth embodiment of the present invention will be described with reference to FIG. FIG. 6 (a)
1 is a top view of a semiconductor device according to the present embodiment.
FIGS. 6B, 6C, and 6D show AA ′ and B-, respectively.
It is sectional drawing in B 'and CC'. In the semiconductor device according to the present embodiment, the role of the source bump plating electrode 11 in the third embodiment is also used for the metal wall portion 9. That is, the metal wall portion 9 is used as a source bump plating electrode and the metal wall portion 9 is fixed to the lid portion 17 provided on the wiring board 16 without providing the independent source bump plating electrode 11, so that the source electrode 3 Wiring is also performed. Therefore, the lid 1 formed on the wiring board 16
7 is formed so as to have a function as a wiring at the same time.
【００３６】かかる構造を用いることにより、ソースバ
ンプメッキ電極１１が不要となり、小型化が可能とな
る。By using such a structure, the source bump plating electrode 11 becomes unnecessary, and the size can be reduced.
【００３７】実施の形態５．本発明の第５の実施の形態
について、図７を参照しながら説明する。図７（ａ）
は、本実施の形態にかかる半導体装置の上面図である。
図７（ｂ）、（ｃ）、（ｄ）は、夫々、Ａ−Ａ’、Ｂ−
Ｂ’、Ｃ−Ｃ’における断面図である。本実施の形態に
かかる半導体装置では、上記実施の形態４にかかる半導
体装置において、ゲートバンプメッキ１０が、金属壁部
９の内側に配置されている。この場合、配線基板１６上
の蓋部１７は、例えば、ドーナツ状に形成され、その内
側に、ゲートバンプメッキ電極１０と接続される電極が
設けられることとなる。かかる電極からの配線基板１６
上での配線は、スルーホール等を用いた立体配線により
行われる。Embodiment 5 A fifth embodiment of the present invention will be described with reference to FIG. FIG. 7 (a)
1 is a top view of a semiconductor device according to the present embodiment.
FIGS. 7 (b), (c) and (d) show AA 'and B-
It is sectional drawing in B 'and CC'. In the semiconductor device according to the present embodiment, in the semiconductor device according to the fourth embodiment, the gate bump plating 10 is disposed inside the metal wall 9. In this case, the lid 17 on the wiring board 16 is formed, for example, in a donut shape, and an electrode connected to the gate bump plating electrode 10 is provided inside the lid. Wiring board 16 from such an electrode
The above wiring is performed by three-dimensional wiring using through holes and the like.
【００３８】このような構造にすることにより、ゲート
電極１とゲート引出し電極４とを結ぶゲート引出し配線
部分２４と、金属壁部９とが交差しないため、かかる交
差部分で発生していた寄生容量をなくすことができ、半
導体装置の高周波特性を向上させることが可能となる。With such a structure, the gate lead-out wiring portion 24 connecting the gate electrode 1 and the gate lead-out electrode 4 does not intersect with the metal wall 9, so that the parasitic capacitance generated at the crossing portion Can be eliminated, and the high frequency characteristics of the semiconductor device can be improved.
【００３９】実施の形態６．本発明の第６の実施の形態
について、図８を参照しながら説明する。図８（ａ）
は、本実施の形態にかかる半導体装置の上面図である。
図８（ｂ）、（ｃ）、（ｄ）は、夫々、Ａ−Ａ’、Ｂ−
Ｂ’、Ｃ−Ｃ’における断面図である。本実施の形態に
かかる半導体装置では、上記実施の形態４にかかる半導
体装置において、ゲートバンプメッキ電極１０と、ドレ
インバンプメッキ電極１２が、金属壁部９の内側に配置
されている。この場合、配線基板１６上の蓋部１７は、
例えば、ドーナツ状に形成され、その内側に、ゲートバ
ンプメッキ電極１０、ドレインバンプメッキ電極１２と
接続される電極が設けられることとなる。かかる電極か
らの配線基板１６上での配線は、スルーホール等を用い
た立体配線により行われる。Embodiment 6 FIG. A sixth embodiment of the present invention will be described with reference to FIG. FIG. 8 (a)
1 is a top view of a semiconductor device according to the present embodiment.
8 (b), (c), and (d) show AA 'and B-
It is sectional drawing in B 'and CC'. In the semiconductor device according to the present embodiment, in the semiconductor device according to the fourth embodiment, the gate bump plating electrode 10 and the drain bump plating electrode 12 are arranged inside the metal wall portion 9. In this case, the lid 17 on the wiring board 16 is
For example, it is formed in a donut shape, and an electrode connected to the gate bump plating electrode 10 and the drain bump plating electrode 12 is provided inside the donut. Wiring from the electrodes on the wiring board 16 is performed by three-dimensional wiring using through holes and the like.
【００４０】このような構造にすることにより、ゲート
引出し配線２４、ドレイン引出し配線２６と、金属壁部
９とが交差しないため、かかる交差部分で発生していた
寄生容量をなくすことができ、半導体装置の高周波特性
を向上させることが可能となる。With such a structure, the gate lead-out wiring 24 and the drain lead-out wiring 26 do not intersect with the metal wall 9, so that the parasitic capacitance generated at the intersection can be eliminated. It is possible to improve the high-frequency characteristics of the device.
【００４１】なお、実施の形態５、６では、ソース電極
２が金属壁部９と電気的に接続された場合について述べ
たが、これらが絶縁された構造にも適用することは可能
である。In the fifth and sixth embodiments, the case where the source electrode 2 is electrically connected to the metal wall 9 has been described. However, the present invention can be applied to a structure in which these are insulated.
【００４２】[0042]
【発明の効果】以上の説明から明らかなように、本発明
にかかる半導体装置では、少なくとも活性領域を封止す
ることにより、活性領域に水分等が付着して発生する素
子特性の劣化を防止することが可能となる。As is apparent from the above description, in the semiconductor device according to the present invention, at least the active region is sealed to prevent deterioration of element characteristics caused by adhesion of moisture and the like to the active region. It becomes possible.
【００４３】また、半導体装置の表面を樹脂等により封
止した場合であっても、活性領域に直接封止樹脂が付着
しないため、寄生容量の発生を防止でき、高周波特性の
低下を防止することも可能となる。Further, even when the surface of the semiconductor device is sealed with a resin or the like, since the sealing resin does not directly adhere to the active region, it is possible to prevent the occurrence of parasitic capacitance and the deterioration of high frequency characteristics. Is also possible.
【００４４】また、従来のように、セラミックパッケー
ジ等により、半導体装置全体を封止する場合に比較し
て、半導体装置の活性領域のみを封止するだけで良いた
め、半導体装置の小型化が可能となる。Further, it is only necessary to seal the active region of the semiconductor device as compared with the case where the entire semiconductor device is sealed with a ceramic package or the like as in the prior art, so that the size of the semiconductor device can be reduced. Becomes
【００４５】また、高価なセラミックパッケージ等に代
えて、少量の金等の金属壁部及び蓋部を用いて活性領域
の封止を行うため、半導体装置の製造コストを安くする
ことも可能となる。In addition, since the active region is sealed by using a small amount of metal wall and cover made of gold or the like instead of an expensive ceramic package or the like, the manufacturing cost of the semiconductor device can be reduced. .
【００４６】また、配線基板に蓋部を設け、かかる配線
基板に半導体装置をフリップチップ実装することによ
り、半導体装置を実装したモジュールの小型化、製造工
程の簡略化を図ることも可能となる。Further, by providing a lid portion on the wiring board and flip-chip mounting the semiconductor device on the wiring board, it is possible to reduce the size of the module on which the semiconductor device is mounted and to simplify the manufacturing process.
【図１】 本発明の実施の形態１にかかる半導体装置で
ある。FIG. 1 is a semiconductor device according to a first embodiment of the present invention.
【図２】 本発明の実施の形態１にかかる半導体装置で
ある。FIG. 2 is a semiconductor device according to the first embodiment of the present invention.
【図３】 本発明の実施の形態２にかかる半導体装置で
ある。FIG. 3 is a semiconductor device according to a second embodiment of the present invention.
【図４】 本発明の実施の形態３にかかる半導体装置で
ある。FIG. 4 is a semiconductor device according to a third embodiment of the present invention.
【図５】 本発明の実施の形態３にかかる半導体装置の
実装工程図である。FIG. 5 is a view showing a mounting process of the semiconductor device according to the third embodiment of the present invention;
【図６】 本発明の実施の形態４にかかる半導体装置で
ある。FIG. 6 is a semiconductor device according to a fourth embodiment of the present invention.
【図７】 本発明の実施の形態５にかかる半導体装置で
ある。FIG. 7 is a semiconductor device according to a fifth embodiment of the present invention.
【図８】 本発明の実施の形態６にかかる半導体装置で
ある。FIG. 8 is a semiconductor device according to a sixth embodiment of the present invention.
１ ゲート電極、２ ソース電極、３ ドレイン電極、
４ ゲート引出し電極、５ ソース引出し電極、６ ド
レイン引出し電極、７ 半導体基板、８ 絶縁保護膜、
９ 金属壁部、１０ ゲートバンプメッキ電極、１１
ソースバンプメッキ電極、１２ ドレインバンプメッキ
電極、１３ ボンディングワイア、１６配線基板、１７
蓋部、１８ 金属配線、２４ ゲート引出し配線、２
５ ソース引出し配線、２６ ドレイン引出し配線。1 gate electrode, 2 source electrode, 3 drain electrode,
4 gate extraction electrode, 5 source extraction electrode, 6 drain extraction electrode, 7 semiconductor substrate, 8 insulating protective film,
9 Metal wall, 10 Gate bump plating electrode, 11
Source bump plating electrode, 12 drain bump plating electrode, 13 bonding wire, 16 wiring board, 17
Lid, 18 metal wiring, 24 gate extraction wiring, 2
5 Source lead wiring, 26 Drain lead wiring.
Claims (13)
電極を挟んでその両側に設けられたソース電極及びドレ
イン電極とを有するトランジスタの活性領域を備えた半
導体装置であって、 該半導体基板上に、該活性領域の周りを囲うように金属
壁部が形成され、該活性領域の上部を覆うように該金属
壁部の上端に金属又はセラミックスからなる蓋部が固着
され、該金属壁部と該蓋部とにより該活性領域の表面が
封止されてなることを特徴とする半導体装置。1. A semiconductor device comprising, on a semiconductor substrate, an active region of a transistor having a gate electrode and a source electrode and a drain electrode provided on both sides of the gate electrode with the gate electrode interposed therebetween. A metal wall portion is formed so as to surround the active region, and a lid made of metal or ceramic is fixed to an upper end of the metal wall portion so as to cover an upper portion of the active region. A semiconductor device, wherein the surface of the active region is sealed with the lid.
導体基板上に設けられたゲート引出し配線、ソース引出
し配線及びドレイン引出し配線により、上記ゲート電
極、上記ソース電極及び上記ドレイン電極と夫々接続さ
れたゲート引出し電極、ソース引出し電極及びドレイン
引出し電極を、該半導体基板上に備え、 該ゲート引出し配線、該ソース引出し配線及び該ドレイ
ン引出し配線と、該金属壁部とが、その間に設けられた
絶縁層により電気的に絶縁されてなることを特徴とする
請求項１に記載の半導体装置。2. A gate lead line, a source lead line, and a drain lead line provided on the semiconductor substrate so as to pass under the metal wall portion, and are connected to the gate electrode, the source electrode, and the drain electrode, respectively. A gate lead electrode, a source lead electrode, and a drain lead electrode provided on the semiconductor substrate, and the gate lead wire, the source lead wire, the drain lead wire, and the metal wall portion are provided therebetween. 2. The semiconductor device according to claim 1, wherein the semiconductor device is electrically insulated by an insulating layer.
導体基板上に設けられたゲート引出し配線、ソース引出
し配線及びドレイン引出し配線により、上記ゲート電
極、上記ソース電極及び上記ドレイン電極と夫々接続さ
れたゲート引出し電極、ソース引出し電極及びドレイン
引出し電極を、該半導体基板上に備え、 該ゲート引出し配線及び該ドレイン引出し配線と、該金
属壁部とが、その間に設けられた絶縁層により電気的に
絶縁され、 該ソース引出し配線と該金属壁部とが電気的に接続され
てなることを特徴とする請求項１に記載の半導体装置。3. A gate lead, a source lead, and a drain lead provided on the semiconductor substrate so as to pass through a lower portion of the metal wall, and are connected to the gate electrode, the source electrode, and the drain electrode, respectively. A gate lead electrode, a source lead electrode and a drain lead electrode provided on the semiconductor substrate, and the gate lead wire and the drain lead wire and the metal wall are electrically connected to each other by an insulating layer provided therebetween. 2. The semiconductor device according to claim 1, wherein the source lead-out wiring and the metal wall are electrically connected to each other.
し電極及び上記ドレイン引出し電極上にバンプメッキ電
極を夫々設けたことを特徴とする請求項２又は３に記載
の半導体装置。4. The semiconductor device according to claim 2, wherein a bump plating electrode is provided on each of said gate lead electrode, said source lead electrode and said drain lead electrode.
が、上記半導体基板上に塗布されたモールド剤により埋
め込まれたことを特徴とする請求項１〜４のいずれかに
記載の半導体装置。5. The semiconductor device according to claim 1, wherein at least the metal wall and the lid are embedded by a mold applied on the semiconductor substrate.
ト電極を挟んでその両側に設けられたソース電極及びド
レイン電極とを有するトランジスタの活性領域と、該ゲ
ート電極、該ソース電極及びドレイン電極と夫々接続さ
れたゲート引出し電極、ソース引出し電極及びドレイン
引出し電極とを備えた半導体装置であって、 該半導体基板上に、該活性領域の周りを囲うように形成
されたバンプメッキからなる金属壁部と、該ゲート引出
し電極、該ソース引出し電極及び該ドレイン引出し電極
上に夫々形成されたバンプメッキ電極とを備え、 該バンプメッキ電極を用いて実装基板上に該半導体装置
をフリップチップ実装することにより、該実装基板上に
形成された蓋部に該金属壁部の上端が固着されて、該蓋
部と該金属壁部により該活性領域が封止されることを特
徴とする半導体装置。6. An active region of a transistor having a gate electrode on a semiconductor substrate and source and drain electrodes provided on both sides of the gate electrode, the gate electrode, the source electrode and the drain electrode And a gate extraction electrode, a source extraction electrode, and a drain extraction electrode, respectively, connected to the semiconductor substrate, and a metal wall formed on the semiconductor substrate and formed around the active region by bump plating. And a bump plating electrode formed on the gate lead electrode, the source lead electrode, and the drain lead electrode, respectively, and the semiconductor device is flip-chip mounted on a mounting substrate using the bump plated electrode. Thereby, the upper end of the metal wall portion is fixed to the lid portion formed on the mounting board, and the active region is formed by the lid portion and the metal wall portion. Wherein a to be locked.
た金属層からなることを特徴とする請求項６に記載の半
導体装置。7. The semiconductor device according to claim 6, wherein said lid is made of a metal layer formed on said mounting board.
し電極及び上記ドレイン引出し電極が、上記金属壁部の
外側に設けられ、かつ、該金属壁部の下部を通るように
該半導体基板上に設けられたゲート引出し配線、ソース
引出し配線及びドレイン引出し配線により、上記ゲート
電極、上記ソース電極及び上記ドレイン電極と夫々接続
され、 該ゲート引出し配線、該ソース引出し配線及び該ドレイ
ン引出し配線と、該金属壁部とが、その間に設けられた
絶縁層により電気的に絶縁されてなることを特徴とする
請求項６に記載の半導体装置。8. The semiconductor device according to claim 1, wherein the gate lead electrode, the source lead electrode, and the drain lead electrode are provided outside the metal wall, and are provided on the semiconductor substrate so as to pass under the metal wall. The gate electrode, the source electrode, and the drain electrode are connected to the gate electrode, the source electrode, and the drain electrode, respectively, by the gate lead line, the source lead line, and the drain lead line. 7. The semiconductor device according to claim 6, wherein the semiconductor device is electrically insulated by an insulating layer provided therebetween.
記ドレイン電極のうちのいずれかの電極が上記金属壁部
と接続され、該金属壁部を、該金属壁部に接続された電
極の引出し電極及びその上に形成されたバンプメッキ電
極としたことを特徴とする請求項６に記載の半導体装
置。9. An electrode connected to any one of the gate electrode, the source electrode, and the drain electrode, the electrode being connected to the metal wall. 7. The semiconductor device according to claim 6, wherein a bump plating electrode formed thereon is provided.
電極が、該金属壁部の下部を通るように該半導体基板上
に設けられ、かつ、該金属壁部との間に設けられた絶縁
層により該金属壁部と絶縁された引出し配線により、該
金属壁部の外側に設けられた引出し電極と接続され、 上記金属壁部に接続されていない他の電極が、該金属壁
部の内側に設けられた引出し電極と接続されたことを特
徴とする請求項９に記載の半導体装置。10. An electrode not connected to the metal wall is provided on the semiconductor substrate so as to pass through a lower portion of the metal wall, and is provided between the electrode and the metal wall. The lead wiring insulated from the metal wall by the insulating layer is connected to a lead electrode provided outside the metal wall, and another electrode not connected to the metal wall is connected to the metal wall. The semiconductor device according to claim 9, wherein the semiconductor device is connected to an extraction electrode provided inside.
の電極が、上記金属壁部の内側に設けられた２つの引出
し電極に夫々接続されたことを特徴とする請求項９に記
載の半導体装置。11. The semiconductor according to claim 9, wherein the two electrodes not connected to the metal wall are respectively connected to two extraction electrodes provided inside the metal wall. apparatus.
メッキ電極の上端、の少なくとも一方の上部に、半田材
を設けたことを特徴とする請求項６〜１１のいずれかに
記載の半導体装置。12. The semiconductor device according to claim 6, wherein a solder material is provided on at least one of an upper end of the metal wall portion and an upper end of the bump plating electrode. .
ト電極、上記ソース電極及び上記ドレイン電極の周りを
囲うように設けられたことを特徴とする請求項１〜１２
のいずれかに記載の半導体装置。13. The device according to claim 1, wherein the metal wall is provided so as to surround at least the gate electrode, the source electrode and the drain electrode.
The semiconductor device according to any one of the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28101898A JP3670863B2 (en) | 1998-10-02 | 1998-10-02 | Semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28101898A JP3670863B2 (en) | 1998-10-02 | 1998-10-02 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114407A true JP2000114407A (en) | 2000-04-21 |
| JP3670863B2 JP3670863B2 (en) | 2005-07-13 |
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100683085B1 (en) * | 2002-04-17 | 2007-02-15 | 산요덴키가부시키가이샤 | Semiconductor switching circuit device and manufacturing method thereof |
-
1998
- 1998-10-02 JP JP28101898A patent/JP3670863B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100683085B1 (en) * | 2002-04-17 | 2007-02-15 | 산요덴키가부시키가이샤 | Semiconductor switching circuit device and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050125 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050318 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050412 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050415 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080422 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100422 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100422 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110422 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120422 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120422 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130422 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130422 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |