JP2000066837A - 圧力検知デジタイザ - Google Patents
圧力検知デジタイザInfo
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Abstract
より、タブレットとしての機能を実現する技術を提供す
る。 【解決手段】 検知パルス発生回路204は線順次にゲ
ート線G1〜GLにパルスを与えて活性化させる。ゲート
線Gjが活性化している期間において、リセット信号R
Sの正パルスによりトランジスタ402はONし、ドレ
イン線Diを介して液晶表示セルMijのキャパシタC1
と液晶C2とが放電される。リセット信号RSが“L”
になると、トランジスタ401,402がそれぞれO
N,OFFし、キャパシタC1、液晶C2は電源Vdd
により充電される。j行目の液晶表示セルMijが押圧さ
れていた場合、液晶C2の容量が増大するので、他の液
晶表示セルよりも多くの電荷量で充電される。よって充
電電流Irに基づく出力Voも大きくなり、参照電位V
rを適当に設定することにより、判定信号Eiを活性化
させることができる。
Description
ザに関し、特に液晶表示パネルに対する局所的な圧力を
検知する技術に関する。
術の進歩に伴い、タブレットと呼ばれるペン入力パネル
が従来から提案されている。特に表示機能を有するパネ
ルが、このペン入力パネルと兼用されるタイプが開発さ
れている。
種方式のタブレットと、表示パネルとを単に重ね合わせ
た、いわゆる「ハイブリッド方式」が採用されている。
式では、例えば液晶表示パネルの上にデジタイジングシ
ートを貼り付ける必要があり、コストの上昇を招いてい
た。
力を検知することにより、タブレットとしての機能を実
現する技術を提供する。
にかかるものは、第1の方向に配列された複数のゲート
線と、第2の方向に配列された複数のドレイン線と、前
記ゲート線が活性化されて前記ドレイン線に接続される
液晶を有し、前記ゲート線と前記ドレイン線の交点の各
々に設けられる液晶表示セルと、前記ゲート線に接続さ
れ、前記ゲート線を線順次に活性化させる検知パルス発
生回路と、前記ドレイン線に接続され、前記液晶の静電
容量の変化を前記ドレイン線毎に検出する判定回路とを
備えた圧力検知デジタイザである。
請求項1記載の圧力検知デジタイザであって、前記判定
回路は前記ドレイン線を介して前記液晶を充電させる充
電手段と、前記液晶の充電に供される電流を検出する電
流検出手段とを有する。
請求項2記載の圧力検知デジタイザであって、前記ゲー
ト線が活性化する期間はそれぞれ第1期間と、前記第1
期間に続く第2期間に区分され、前記判定回路は前記ド
レイン線を介して前記第1期間において前記液晶を放電
させる放電手段を更に備え、前記液晶の充電は、前記第
2期間において行われる。
請求項3記載の圧力検知デジタイザであって、前記判定
回路は前記充電に供される電流を電圧に変換する電流電
圧変換手段と、前記電流電圧変換手段の出力を受けるピ
ークホールド回路と、前記ピークホールド回路の出力を
受けるハイパスフィルタとを更に備える。
請求項2記載の圧力検知デジタイザであって、前記検知
パルス発生回路は、全ての前記ゲート線を所定の期間に
おいて一旦一斉に活性化してから、前記ゲート線を線順
次に活性化させる。
請求項1記載の圧力検知デジタイザであって、前記判定
回路は参照キャパシタと、前記参照キャパシタを前記ド
レイン線に接続するスイッチと、前記スイッチがオフし
ている間に前記参照キャパシタを充電する充電手段と前
記ドレイン線に接続され、前記スイッチがオフしている
間に前記液晶を放電する放電手段と、前記スイッチと前
記参照キャパシタとの接続点の電位を検出する検出手段
と、を備える。
請求項1記載の圧力検知デジタイザであって、前記判定
回路は参照キャパシタと、第1及び第2の期間におい
て、前記参照キャパシタを前記ドレイン線に接続するス
イッチと、前記スイッチがオフしている間に前記参照キ
ャパシタを充電する充電手段と、前記第1の期間に前記
液晶を放電する放電手段と、前記第2の期間に前記スイ
ッチと前記参照キャパシタとの接続点の電位を検出する
検出手段と、を備える。
請求項6又は7記載の圧力検知デジタイザであって、前
記判定回路は前記接続点の電位を受けるピークホールド
回路と、前記ピークホールド回路の出力を受けるハイパ
スフィルタとを更に備える。
請求項1乃至4、及び6乃至8のいずれか一つに記載の
圧力検知デジタイザであって、前記検知パルス発生回路
は、前記液晶表示セルについてのブランキング期間にお
いて前記ゲート線を線順次に活性化させる。
かる圧力検知デジタイザの構成を示す概念図である。パ
ネル201においてドレイン線D1,D2,…,Di,
…,Dnとゲート線G1,G2,…,Gj,…,GLがマト
リックス状に交差している。例えば、ドレイン線Diと
ゲート線Gjの交点近傍には液晶表示セルMijが設けら
れており、これはトランジスタTRと、液晶C2と、キ
ャパシタC1とを備えている。トランジスタTRのゲー
ト電極はゲート線Gjに、ドレインはドレイン線Diに、
ソースはキャパシタC1及び液晶C2に共通して、それ
ぞれ接続されている。キャパシタC1は、液晶C2に表
示をさせる表示信号を蓄積する為に設けられている。他
の交点についても同様である。
線順次にパルスが与えられ、ドレイン線D1〜Dnにはホ
ールド回路203から表示信号が与えられる。
査回路202、ホールド回路203は従来から通常の液
晶表示パネルにおいて備えられている構造と同様であ
る。しかし、本発明では、更に、ドレイン線D1〜Dnに
接続された圧力検知回路205と、ゲート線G1〜GLに
接続された検知パルス発生回路204とを備えている。
2と同様に、線順次にゲート線G1〜GLにパルスを与え
る。また、検知パルス発生回路204はドレイン線D1
〜Dnにおける電流、電圧の変化を検知して、判定信号
E1〜Enを出力する。検知パルス発生回路204はドレ
イン線D1〜Dnにそれぞれ接続された判定回路Q1〜Qn
を備えており、判定信号E1〜Enはそれぞれ判定回路Q
1〜Qnから得られる。
る。同図(a)は圧力が掛かっていない場合を示し、同
図(b)は圧力が掛かっている場合を示す。液晶体10
0は上部基板101と下部基板102に挟まれて封入さ
れており、圧力が掛かっていない場合には厚さdで保た
れている。しかし、入力用ペン300で上部基板101
を押圧してこれを凹ませると、その直下では液晶体10
0が厚さd*まで減少し、その静電容量がd/d*倍にな
る。本発明ではこの静電容量の変化により招来される、
液晶C2及びキャパシタC1への充放電電流、電圧の変
化を検出する。
キャパシタC1と並列に接続される場合を例に採って説
明する。しかし液晶C2に他の固定電位が与えられても
良い。また、通常の液晶表示パネルにおいてキャパシタ
C1が必須でないのと同様、本発明においてもキャパシ
タC1は必須ではない。
1にかかる判定回路Qiの一例を示す回路図である。判
定回路Qiは、リセット信号RSを入力し、ドレイン線
Diに接続され、判定信号Eiを出力する。
反転を与えるインバータ400と、インバータ400の
出力が与えられるNMOSトランジスタ401と、リセ
ット信号RSが与えられるNMOSトランジスタ402
と、抵抗Rと、積分器A1と、コンパレータCOMPと
を備えている。トランジスタ401、抵抗R、トランジ
スタ402はこの順に電源Vddから接地へと直列に接
続されており、トランジスタ401と抵抗Rとの接続点
には積分器A1の一方の入力端Kaが、トランジスタ4
02と抵抗Rとの接続点には積分器A1の他方の入力端
Kbが、それぞれ接続されている。
に接続されており、積分器A1の出力端はその出力Vo
をコンパレータCOMPの正入力端に与えている。コン
パレータCOMPの負入力端には参照電位Vrが与えら
れており、コンパレータCOMPの出力端から判定信号
Eiが得られる。
を示すタイミングチャートである。期間T2は液晶パネ
ルがデジタイザとして機能する期間であり、実施の形態
7において後述するように、表示期間と別途に設けられ
る。
2と同様、線順次にゲート線G1〜GLにパルスを与える
(以下「ゲート線を活性化させる」という表現をも併用
する)。そしてこのパルス内の初期において、リセット
信号RSが正パルスを与える。かかるリセット信号RS
は検知パルス発生回路204に生成させることができ
る。
て、リセット信号RSの正パルスによりトランジスタ4
02はONし、ドレイン線Diを介して液晶表示セルM
ijのキャパシタC1と液晶C2とが放電される。この
時、トランジスタ401はOFFしているので、電源V
ddからキャパシタC1、液晶C2に電荷が供給される
ことはない。また、積分器A1の入力端Kbが接地され
る。
ンジスタ401,402がそれぞれON,OFFし、キ
ャパシタC1、液晶C2は放電状態から電源Vddによ
る充電状態に移行する。トランジスタ401とドレイン
線Diとの間には抵抗Rが介在しているので、充電電流
Irはこの抵抗Rにおいて電圧降下を生じ、この電圧を
積分器が積分することにより、出力Voが得られる。
ていた場合を考えると、液晶C2の容量が他の液晶表示
セルの液晶C2よりも増大するので、他の液晶表示セル
よりも多くの電荷量で充電される。積分器A1の入力端
Kbは他の行の液晶表示セルにも接続されているので、
図4に示されるように電位上昇はゲート線が線順次に活
性化するのに従って周期的に生じるが、ゲート線Gjが
活性化している期間においては他のゲート線が活性化し
ている期間よりも顕著となる。よって出力Voも大きく
なり、参照電位Vrを適当に設定することにより、判定
信号Eiを活性化させることができる。
ずれが活性化したかによって押圧箇所の位置がどの列で
あるかを認知でき、判定信号が活性化した時刻とゲート
線の活性化した時刻とを対比することにより、押圧箇所
の位置がどの行であるかを認知できる。しかも、圧力検
知の素子として液晶表示セルを採用するので、液晶表示
パネルの上にデジタイジングシートを貼り付ける必要も
なく、コストの上昇を抑制することができる。さらに、
本実施の形態のように、圧力検知の為にパルスを与える
線及び信号を受ける線を、表示の為のゲート線G1〜GL
及びドレイン線D1〜Dnとで兼用すれば、配線の省略が
可能である。勿論、圧力検知の為にパルスを与える線及
び信号を受ける線を、表示の為のゲート線G1〜GL及び
ドレイン線D1〜Dnと別途に設けても良い。
2にかかる判定回路Qiの一部を示す回路図である。図
3に示された構成によって得られた出力Voを処理して
判定信号Eiを得るための回路が図示されており、図3
におけるコンパレータCOMPに置換されるものであ
る。
場合には液晶C2の静電容量の変化が小さくなり、参照
電位Vrによる判定では押圧を検出できない、あるいは
誤検知する場合も考えられる。
ルド回路301に与えて出力V1を得、更にこれをハイ
パスフィルタ302に与えて出力V2を得た上で、バッ
ファ303に与えて整形し、判定信号Eiを得る。
グチャートである。出力Voの変化が微小であっても、
そのピーク値が変化したことがピークホールド回路30
1によって検出され、出力V1は立ち上がる。この出力
V1の立ち上がりがハイパスフィルタ302によって急
峻にされて出力V2が得られる。
の形態1においてノイズ等に対して信号レベルを大きく
することができ、誤検知を回避することができる。
リセット信号RSを入力し、ドレイン線Diに接続さ
れ、判定信号Eiを出力する。
と比較して、トランジスタ401,402及びリセット
信号RSを反転するためのインバータ400を削除し、
代わりにコンパレータCOMPの正入力端と接地との間
に、リセット信号RSによって制御されるトランジスタ
403を追加した構成となっている。
グチャートである。本実施の形態では、液晶パネルがデ
ジタイザとして機能する期間T2の当初に一旦ゲート線
G1〜GLを全て一斉に活性化させ、i列にある液晶表示
セルMi1〜MiLの全てのキャパシタC1及び液晶C2を
抵抗Rを介して電源Vddによって充電しておく。この
時、積分器A1の入力端Kbの電位がどのようなカーブ
で電位Vddに到達するかは、それまでに各液晶表示セ
ルMi1〜MiLに与えられていた表示信号の大きさに依存
するので、図では斜線でカバーしている。
させた後は、実施の形態1と同様にして線順次にゲート
線G1〜GLを活性化させる。一旦電位Vddに充電され
た後、液晶表示セルMi1〜MiLのキャパシタC1及び液
晶C2のうちのj行の液晶表示セルMijが押圧されれ
ば、その有するキャパシタC1及び液晶C2に蓄積され
る電荷量が増大するので、ゲート線Gjが活性化するこ
とにより、電源Vddから再度、充電電流Irが抵抗R
を流れる。押圧されない液晶表示セルMijは、対応する
ゲート線が活性化しても、既に電圧Vddで充電されて
いるので、改めて充電電流は流れない。
降下のため、積分器A1の入力端Kbの電位を低下させ
るので、押圧された液晶表示セルMijに対応するゲート
線Gjが活性化した場合のみ出力Voが参照電位Vrを
越えるように、参照電位Vrを設定することができる。
した直後に、リセット信号RSが正パルスを発生させて
トランジスタ403がONし、コンパレータCOMPの
正入力端はゲート線G1〜GLが線順次に活性化する度に
接地される。よって押圧された液晶表示セルMijに対応
する積分器A1の出力Voは、次のゲート線が活性化す
る際に強制的に電位がゼロとなり、誤検知を防いでい
る。
も実施の形態1と同様にして、押圧された箇所を認知す
ることができる。勿論、実施の形態2に示されたように
して出力Voの処理を行っても良い。
4にかかる判定回路Qiの一例を示す回路図である。判
定回路Qiは、リセット信号RSを入力し、ドレイン線
Diに接続され、判定信号Eiを出力する。
反転を与えるインバータ407と、インバータ407の
出力が与えられるNMOSトランジスタ406と、リセ
ット信号RSが与えられるNMOSトランジスタ40
4,405と、参照キャパシタ501と、コンパレータ
COMPとを備えている。
共通してドレイン線Diに接続され、トランジスタ40
4のソースは接地されている。トランジスタ405のド
レインには電源Vddが接続され、参照キャパシタ50
1はトランジスタ405に並列に接続されている。トラ
ンジスタ405,406のソースは共通してコンパレー
タCOMPの負入力端に接続されており、コンパレータ
COMPの正入力端には参照電位Vrが与えられ、出力
端からは判定信号Eiが得られる。
ングチャートである。実施の形態1と同様にして、期間
T2において線順次にゲート線G1〜GLが活性化し、各
ゲート線が活性化した後にリセット信号RSが正パルス
を呈する。
ンジスタ404,405がONし、それぞれ液晶表示セ
ルMijのキャパシタC1と液晶C2の放電、参照キャパ
シタ501の放電を行う。この際、トランジスタ406
はOFFしているので、ドレイン線Diとコンパレータ
COMPの負入力端とは絶縁されており、コンパレータ
COMPの負入力端の電位Vcは電源電位Vddとな
る。
てトランジスタ406がONし、コンパレータCOMP
の負入力端はドレイン線Diに接続され、参照キャパシ
タ501は、液晶表示セルMijにおけるキャパシタC1
と液晶C2との並列接続体に対して直列に接続される。
パルスを呈する間トランジスタ405が短絡することに
よって電源電位Vddまで急激に上昇した後、参照キャ
パシタ501と、上記並列接続体との容量比で決定され
る分圧に落ちつく。
ける上記の並列接続体の容量は、他の液晶表示セルと比
較して増大しているので、電位Vcはゲート線Gjが活
性化する期間において、他のゲート線が活性化する期間
におけるよりも大きく低下する。よって電位Vcをコン
パレータCOMPにて参照電位Vrと比較することによ
り判定信号Eiを得ることができる。
態5にかかる判定回路Qiの一部を示す回路図である。
図9に示された構成によって得られた出力Vcを処理し
て判定信号Eiを得るための回路が図示されており、図
9におけるコンパレータCOMPに置換されるものであ
る。
バレーホールド回路304は、電位Vcを入力し、その
最小値をホールドして出力V3を得る。更にこれをハイ
パスフィルタ305に与えて出力V4を得て、出力V4
がDフリップフロップ306のクロック端(立ち下がり
検知)に入力する。Dフリップフロップ306のD入力
端には論理“H”に相当する電位を供給する電源、例え
ば電源Vddが接続されている。Dフリップフロップ3
06のQ出力端から得られる出力V5は、ゲート線G1
〜GLが接続された入力端を有するANDゲート307
の他の入力端に入力し、ANDゲート307から判定信
号Eiを得る。
ングチャートである。電位Vcの減少が微小であって
も、その最小値(バレー値)が変化したことがバレーホ
ールド回路304によって検出され、出力V3は立ち下
がる。この出力V3の立ち下がりがハイパスフィルタ3
05によって急峻にされて出力V4が得られる。出力V
4の立ち下がりでDフリップフロップ306は出力V5
を“H”にし、ANDゲート307を開く。これによ
り、活性化したゲート線Gjの電位がパルスとして判定
信号Eiに現れる。
形態4において、ノイズ等に対して信号レベルを大きく
することができ、誤検知を回避することができる。
態6にかかる判定回路Qiの一例を示す回路図である。
判定回路Qiは、リセット信号RS及びゲート信号Z
a,Zb,Zcを入力し、ドレイン線Diに接続され、
判定信号Eiを出力する。
05,408,409,410と、参照キャパシタ50
1と、コンパレータCOMPと、を備えている。トラン
ジスタ405のゲートにはリセット信号RSが与えら
れ、ソースは参照キャパシタ501の一端と共に接地さ
れ、ドレインは参照キャパシタ501の他端に接続され
ている。そしてトランジスタ408はドレイン線Diと
参照キャパシタ501の他端との間に接続され、ゲート
信号Zbが与えられる。トランジスタ409は電源Vd
dと参照キャパシタ501の他端との間に接続され、ゲ
ート信号Zaが与えられる。トランジスタ410はコン
パレータCOMPの負入力端と参照キャパシタ501の
他端との間に接続され、ゲート信号Zcが与えられる。
コンパレータCOMPの正入力端には参照電位Vrが与
えられ、出力端からは判定信号Eiが得られる。
ングチャートである。実施の形態1と同様にして、期間
T2において線順次にゲート線G1〜GLが活性化し、各
ゲート線が活性化した後にリセット信号RSが正パルス
を呈する。参照キャパシタ501の他端の電位をVcと
し、コンパレータCOMPの負入力端の電位をVaとし
て表している。
ト線が活性化する範囲内で排他的に活性化する。ゲート
信号Zaはリセット信号RSが正パルスを呈した後、一
定期間活性化する。ゲート信号Zbはリセット信号RS
が正パルスを呈する第1の期間と、ゲート信号Zaが活
性化を停止した後の一定期間である第2の期間の前半で
ある一部とにおいて活性化する。第2のゲート信号Zc
は、第2の期間の後半の一部に活性化する。
期間では対応する液晶C1,キャパシタC2がトランジ
スタ405,408によって放電され、参照キャパシタ
501は放電され、電位Vcは接地電位にまで低下す
る。その後ゲート信号Zaが正パルスを呈して活性化し
ている間はゲート信号Zb,Zcは活性化していないの
で、トランジスタ405,408,410は全てOFF
しており、トランジスタ409がONしている。これに
より、参照キャパシタ501はトランジスタ409を介
して電源Vddによって充電され、電位Vcは電源Vd
dへと上昇する。
ゲート信号Za,Zcは活性化していないので、トラン
ジスタ405,409,410は全てOFFし、トラン
ジスタ408がONする。これにより、参照キャパシタ
501が蓄積していた電荷はドレイン線を介してキャパ
シタC1と、液晶C2との並列接続体へと移動する。
すが、実施の形態4において説明されたように、参照キ
ャパシタ501と、上記並列接続体との容量比で決定さ
れる分圧に落ちつく。
ける上記の並列接続体の容量は、他の液晶表示セルと比
較して増大しているので、電位Vcはゲート線Gjが活
性化する期間において、他のゲート線が活性化する期間
におけるよりも大きく低下する。
によりトランジスタ410のみがONし、電位Vcは電
位VaとなってコンパレータCOMPに伝達され、参照
電位Vrと比較することにより判定信号Eiを得ること
ができる。図14に示されたタイミングチャートでは、
トランジスタ410がONすることでコンパレータCO
MPの負入力端の寄生容量を充電するため、電位Vcは
わずかに減少することが示されている。またこの寄生容
量の充電のため、電位Vaはトランジスタ410がON
し始める際(即ちゲート信号Zcが立ち上がる際)にい
くらか上昇し、時間経過と共に寄生容量が放電されて電
位Vaが減少していく様子も示されている。しかし、押
圧された液晶表示セルMijにおける容量の増大により、
電位Vaは更に減少するので、参照電位Vrを適当に設
定して、押圧の存否を判定信号Eiに反映させることが
可能である。
寄生容量を無視できるならば、トランジスタ410を省
略し、ゲート信号Zcをも用いず、ゲート信号Zaをゲ
ート信号Zbと排他的に活性化しても良い。この場合に
は第1の期間と第2の期間とは連続することになる。
COMPの代わりに、実施の形態5で示された処理を電
位Vaに対して施してもよい。
タイザとして機能する期間T2について特に制限してい
なかったが、実施の形態3に示された態様以外では、液
晶パネルが表示を行う期間T1と交互に期間T2を設け
ることができる。
ングチャートである。期間T2は液晶パネルの表示期間
T1の複数の間に設けられるブランキング期間を利用す
ることができる。表示期間T1においても、ブランキン
グ期間を利用してデジタイザとして機能する期間T2に
おいても、ゲート線G1〜GLには線順次にパルスが与え
られる。但し、このような線順次のゲート線の活性化は
期間T1,T2のそれぞれにおいて走査回路202及び
検知パルス発生回路204が担当する。
力検知を行えば、液晶を圧力検知素子として採用して
も、その表示を妨げることがない。
晶パネルがデジタイザとして機能する期間T2を表示期
間T1とは全く別途に設けることが望ましい。実施の形
態3において説明されるように、全ての液晶表示セルに
対して一旦一斉に充電を行う必要があるからであり、そ
の後に液晶表示セルに表示機能を発揮させては、一斉に
充電させた効果が阻害されるからである。
知デジタイザによれば、表示の為にマトリックス状に設
けられた液晶の静電容量の変化を検出するので、押圧さ
れて静電容量が増大した液晶の位置を検知し、以てタブ
レットとしても機能する。よって液晶表示パネルと別途
にデジタイジングシートを設ける必要がなく、コストの
上昇を抑制できる。
かる圧力検知デジタイザによれば、押圧されて静電容量
が増大した液晶に充電される電流が、押圧されていない
液晶に充電される電流と比較して大きいことを検出する
ので、押圧された液晶の位置を検知することができる。
デジタイザによれば、線順次に活性化するゲート線に対
応して第1方向の液晶表示セルが順次に充電されて行く
際に生じる、充電電流のピークに変動が生じた際に、こ
の変動したピークに応じてハイパスフィルタがパルスを
生成する。従って、押圧の存否の判定がノイズに強く、
誤動作しにくくなる。
デジタイザによれば、全ての液晶が一旦充電されている
ので、その後に押圧されて静電容量が増加した液晶に対
する再度の充電電流を検出することができる。
かる圧力検知デジタイザによれば、一旦参照キャパシタ
を充電手段で充電し、液晶を放電し、その後スイッチを
オンして両者の間を導通させる。接続点の電位は参照キ
ャパシタと液晶との静電容量で決定されるので、この電
位を検出することにより、液晶の静電容量の変化を検知
することができる。
デジタイザによれば、線順次に活性化するゲート線に対
応して第1方向の液晶表示セルが順次に充電されて行く
際に生じる、接続点の電位のピークに変動が生じた際
に、この変動したピークに応じてハイパスフィルタがパ
ルスを生成する。従って、押圧の存否の判定がノイズに
強く、誤動作しにくくなる。
デジタイザによれば、ブランキング期間を利用して圧力
検知を行うので、液晶を圧力検知素子として採用して
も、その表示を妨げることがない。
示す概念図である。
す回路図である。
グチャートである。
路図である。
グチャートである。
す回路図である。
グチャートである。
す回路図である。
ングチャートである。
回路図である。
ングチャートである。
示す回路図である。
ングチャートである。
ングチャートである。
301 ピークホールド回路、302,305 ハイパ
スフィルタ、501 参照キャパシタ、A1積分器、C
1 キャパシタ、C2 液晶、COMP コンパレー
タ、D1〜Dnドレイン線、G1〜GL ゲート線、Mij
液晶表示セル、Q1〜Qn 出力判定回路、Vr 参照電
位。
Claims (9)
- 【請求項1】 第1の方向に配列された複数のゲート線
と、 第2の方向に配列された複数のドレイン線と、 前記ゲート線が活性化されて前記ドレイン線に接続され
る液晶を有し、前記ゲート線と前記ドレイン線の交点の
各々に設けられる液晶表示セルと、 前記ゲート線に接続され、前記ゲート線を線順次に活性
化させる検知パルス発生回路と、 前記ドレイン線に接続され、前記液晶の静電容量の変化
を前記ドレイン線毎に検出する判定回路とを備えた圧力
検知デジタイザ。 - 【請求項2】 前記判定回路は前記ドレイン線を介して
前記液晶を充電させる充電手段と、 前記液晶の充電に供される電流を検出する電流検出手段
とを有する、請求項1記載の圧力検知デジタイザ。 - 【請求項3】 前記ゲート線が活性化する期間はそれぞ
れ第1期間と、前記第1期間に続く第2期間に区分さ
れ、 前記判定回路は 前記ドレイン線を介して前記第1期間において前記液晶
を放電させる放電手段を更に備え、 前記液晶の充電は、前記第2期間において行われる、請
求項2記載の圧力検知デジタイザ。 - 【請求項4】 前記判定回路は前記充電に供される電流
を電圧に変換する電流電圧変換手段と、 前記電流電圧変換手段の出力を受けるピークホールド回
路と、 前記ピークホールド回路の出力を受けるハイパスフィル
タとを更に備える、請求項3記載の圧力検知デジタイ
ザ。 - 【請求項5】 前記検知パルス発生回路は、全ての前記
ゲート線を所定の期間において一旦一斉に活性化してか
ら、前記ゲート線を線順次に活性化させる、請求項2記
載の圧力検知デジタイザ。 - 【請求項6】 前記判定回路は参照キャパシタと、 前記参照キャパシタを前記ドレイン線に接続するスイッ
チと、 前記スイッチがオフしている間に前記参照キャパシタを
充電する充電手段と前記ドレイン線に接続され、前記ス
イッチがオフしている間に前記液晶を放電する放電手段
と、 前記スイッチと前記参照キャパシタとの接続点の電位を
検出する検出手段と、を備える、請求項1記載の圧力検
知デジタイザ。 - 【請求項7】 前記判定回路は参照キャパシタと、 第1及び第2の期間において、前記参照キャパシタを前
記ドレイン線に接続するスイッチと、 前記スイッチがオフしている間に前記参照キャパシタを
充電する充電手段と、 前記第1の期間に前記液晶を放電する放電手段と、 前記第2の期間に前記スイッチと前記参照キャパシタと
の接続点の電位を検出する検出手段と、を備える、請求
項1記載の圧力検知デジタイザ。 - 【請求項8】 前記判定回路は前記接続点の電位を受け
るピークホールド回路と、 前記ピークホールド回路の出力を受けるハイパスフィル
タとを更に備える、請求項6又は7記載の圧力検知デジ
タイザ。 - 【請求項9】 前記検知パルス発生回路は、前記液晶表
示セルについてのブランキング期間において前記ゲート
線を線順次に活性化させる、請求項1乃至4、及び6乃
至8のいずれか一つに記載の圧力検知デジタイザ。
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