JP2000022536A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】複数のデジタル−アナログ変換回路またはアナ
ログ−デジタル変換回路を具備した半導体集積回路にお
いて、特性のばらつきを改善し、高い精度で合わせる手
段を提供することにある。 【解決手段】基準レベルを微調整する手段を具備し、微
調整データ格納領域を複数具備する。基準レベル発生回
路105は半導体集積回路の外にあり、基準レベル入力
端子111から供給される。基準レベルは微調整回路1
03にて調整されたのち、デジタル−アナログ変換回路
102に印可される。デジタル−アナログ変換回路10
2は3個使用されており、それぞれR(赤)、G
(緑)、B(青)の映像信号を分担し、デジタルの映像
信号をアナログに変換している。微調整回路を制御する
ための微調整制御回路が105で示される。これによ
り、特性のばらつきを概ね0.1%以内に改善すること
ができる。
ログ−デジタル変換回路を具備した半導体集積回路にお
いて、特性のばらつきを改善し、高い精度で合わせる手
段を提供することにある。 【解決手段】基準レベルを微調整する手段を具備し、微
調整データ格納領域を複数具備する。基準レベル発生回
路105は半導体集積回路の外にあり、基準レベル入力
端子111から供給される。基準レベルは微調整回路1
03にて調整されたのち、デジタル−アナログ変換回路
102に印可される。デジタル−アナログ変換回路10
2は3個使用されており、それぞれR(赤)、G
(緑)、B(青)の映像信号を分担し、デジタルの映像
信号をアナログに変換している。微調整回路を制御する
ための微調整制御回路が105で示される。これによ
り、特性のばらつきを概ね0.1%以内に改善すること
ができる。
Description
【0001】
【発明の属する技術分野】本発明は複数のデジタル−ア
ナログ変換回路を具備した半導体集積回路に関するもの
で、複数のデジタル−アナログ変換回路の特性を揃えた
り、または故意に特性を変更する方法に関するものであ
る。
ナログ変換回路を具備した半導体集積回路に関するもの
で、複数のデジタル−アナログ変換回路の特性を揃えた
り、または故意に特性を変更する方法に関するものであ
る。
【0002】また、同様に複数のアナログ−デジタル変
換回路を具備した半導体集積回路に関するもので、複数
のアナログ−デジタル変換回路の特性を揃えたり、また
は故意に特性を変更する方法にも関するものである。
換回路を具備した半導体集積回路に関するもので、複数
のアナログ−デジタル変換回路の特性を揃えたり、また
は故意に特性を変更する方法にも関するものである。
【0003】
【従来の技術】複数のデジタル−アナログ変換回路を使
用する場合の従来の回路方式を図7と図8に示す。
用する場合の従来の回路方式を図7と図8に示す。
【0004】一般にデジタル−アナログ変換回路(10
2で示される)は、ある基準レベルをもとにして変換を
行う。
2で示される)は、ある基準レベルをもとにして変換を
行う。
【0005】基準レベルとしては、たとえば電流源、電
圧源、抵抗、または容量などが用いられる。あるいはク
ロック時間を容量と併用する場合もある。基準レベルの
選択に関してはどの方式であっても本質的に同一の作用
をもたらすので特に限定せず「基準レベル」として説明
する。
圧源、抵抗、または容量などが用いられる。あるいはク
ロック時間を容量と併用する場合もある。基準レベルの
選択に関してはどの方式であっても本質的に同一の作用
をもたらすので特に限定せず「基準レベル」として説明
する。
【0006】オーディオ用・ビデオ用・計測用などのア
プリケーションにおいて、特性のそろったデジタル−ア
ナログ変換回路が多数個必要になる場合がある。このよ
うな場合、もっとも有効な方法は、図8のように同一の
半導体集積回路の中に必要数を組み込んでしまい、同一
の基準レベルを用いて動作させることである。同一の半
導体集積回路の中に同一のデジタル−アナログ変換回路
を複数組み込んだ場合、原則的にはきわめて均一の特性
が得られると期待できからである。
プリケーションにおいて、特性のそろったデジタル−ア
ナログ変換回路が多数個必要になる場合がある。このよ
うな場合、もっとも有効な方法は、図8のように同一の
半導体集積回路の中に必要数を組み込んでしまい、同一
の基準レベルを用いて動作させることである。同一の半
導体集積回路の中に同一のデジタル−アナログ変換回路
を複数組み込んだ場合、原則的にはきわめて均一の特性
が得られると期待できからである。
【0007】セグメント方式電流加算型デジタル−アナ
ログ変換回路を使えば、基準電流レベルを調整してフル
スケールレベルを合わせればその他の特性(オフセット
や直線性誤差)は実用上十分そろうことが知られてい
る。
ログ変換回路を使えば、基準電流レベルを調整してフル
スケールレベルを合わせればその他の特性(オフセット
や直線性誤差)は実用上十分そろうことが知られてい
る。
【0008】また配置配線に特に留意して設計すれば、
フルスケールレベル変動を1パーセント以下に抑えられ
ることも知られている。
フルスケールレベル変動を1パーセント以下に抑えられ
ることも知られている。
【0009】しかしそれでも、実際には、特定の傾向を
もたないランダムな分布を持つ特性ばらつきが認められ
た。フルスケール差が1パーセント以下ではあるが正規
分布をしているのである。
もたないランダムな分布を持つ特性ばらつきが認められ
た。フルスケール差が1パーセント以下ではあるが正規
分布をしているのである。
【0010】発明者らは、これは、製造工程中の微少な
変動が影響しているのであろうと結論づけている。この
ような変動は、ランダムであるから設計の作り込みでは
補正のしようがない。
変動が影響しているのであろうと結論づけている。この
ような変動は、ランダムであるから設計の作り込みでは
補正のしようがない。
【0011】従来は、このようなランダムばらつきを補
正するためには、図7のように外付け回路にてフルスケ
ールをアジャストする方法が採用されていた。あるいは
完成した半導体集積回路をテストしてデータを収集し、
トリミングと呼ばれる方法で1個1個微調整をする方法
もあった。しかしいずれの場合であっても経済性・時間
・サイズの増大からデメリットであることは明白であ
る。
正するためには、図7のように外付け回路にてフルスケ
ールをアジャストする方法が採用されていた。あるいは
完成した半導体集積回路をテストしてデータを収集し、
トリミングと呼ばれる方法で1個1個微調整をする方法
もあった。しかしいずれの場合であっても経済性・時間
・サイズの増大からデメリットであることは明白であ
る。
【0012】また、別の用途として、故意に特性に差を
つけたい場合もあるが、複数のデジタル−アナログ変換
回路を同一チップ上に集積した半導体集積回路では、対
応が困難であったので、図7のように外付け回路にて実
現していた。例えばパーソナルコンピュータのRGBデ
ィスプレイにおいて、ディスプレイ側ではなくパーソナ
ルコンピュータの側で3チャンネルの色バランスを調整
する場合がある。
つけたい場合もあるが、複数のデジタル−アナログ変換
回路を同一チップ上に集積した半導体集積回路では、対
応が困難であったので、図7のように外付け回路にて実
現していた。例えばパーソナルコンピュータのRGBデ
ィスプレイにおいて、ディスプレイ側ではなくパーソナ
ルコンピュータの側で3チャンネルの色バランスを調整
する場合がある。
【0013】以上はデジタル−アナログ変換回路を複数
用いる場合について説明したが、アナログ−デジタル変
換回路を複数個使用する場合にも同様の問題がある。
用いる場合について説明したが、アナログ−デジタル変
換回路を複数個使用する場合にも同様の問題がある。
【0014】
【発明が解決しようとする課題】本発明は前記のような
特性ばらつきを改善するための微調整を可能にしようと
するものであり、より高い精度、おおむね0.1%以下
の精度を実現することを目的としている。
特性ばらつきを改善するための微調整を可能にしようと
するものであり、より高い精度、おおむね0.1%以下
の精度を実現することを目的としている。
【0015】また微調整して補正するのみでなく、調整
を積極的に利用して更なる効果を得ようとするものであ
る。
を積極的に利用して更なる効果を得ようとするものであ
る。
【0016】
【課題を解決するための手段】本発明による半導体集積
回路は、 (1)複数のビットから成るデータ入力端子と基準レベ
ル入力端子と、出力端子とを有するデジタル−アナログ
変換回路を2個以上有し、該デジタル−アナログ変換回
路は与えられた基準レベル入力をもとにしてデータ入力
端子に印可されたデジタルデータに応じたアナログデー
タを出力端子に出力するよう構成されており、基準レベ
ル入力端子と、基準レベル出力端子とを有する微調整回
路を有し、該微調整回路は前記入力された基準レベルを
微調整して前記基準レベル出力端子に出力するよう構成
されており、前記微調整回路の基準レベル出力端子が前
記デジタル−アナログ変換回路の基準レベル入力端子に
接続されていることを特徴とする。
回路は、 (1)複数のビットから成るデータ入力端子と基準レベ
ル入力端子と、出力端子とを有するデジタル−アナログ
変換回路を2個以上有し、該デジタル−アナログ変換回
路は与えられた基準レベル入力をもとにしてデータ入力
端子に印可されたデジタルデータに応じたアナログデー
タを出力端子に出力するよう構成されており、基準レベ
ル入力端子と、基準レベル出力端子とを有する微調整回
路を有し、該微調整回路は前記入力された基準レベルを
微調整して前記基準レベル出力端子に出力するよう構成
されており、前記微調整回路の基準レベル出力端子が前
記デジタル−アナログ変換回路の基準レベル入力端子に
接続されていることを特徴とする。
【0017】(2)(1)において、前記微調整回路を
複数個有し、これら微調整回路の基準レベル出力端子が
それぞれのデジタル−アナログ変換回路の基準レベル入
力端子に接続されていることを特徴とする。
複数個有し、これら微調整回路の基準レベル出力端子が
それぞれのデジタル−アナログ変換回路の基準レベル入
力端子に接続されていることを特徴とする。
【0018】(3)(1)において、少なくとも1個の
デジタル−アナログ変換回路の基準レベル入力端子は該
微調整回路の基準レベル出力端子に接続されていないこ
とを特徴とする。
デジタル−アナログ変換回路の基準レベル入力端子は該
微調整回路の基準レベル出力端子に接続されていないこ
とを特徴とする。
【0019】(4)(1)において、前記微調整回路の
うち少なくとも1個の微調整回路にはデータ格納領域が
2個以上あり、2個以上のデータを切り替えて参照して
微調整に使用することを特徴とする。
うち少なくとも1個の微調整回路にはデータ格納領域が
2個以上あり、2個以上のデータを切り替えて参照して
微調整に使用することを特徴とする。
【0020】(5)(1)において、前記微調整回路の
うち少なくとも1個の微調整回路にはデータ格納領域が
2個以上あり、2個以上のデータを演算し、演算結果を
参照して微調整に使用することを特徴とする。
うち少なくとも1個の微調整回路にはデータ格納領域が
2個以上あり、2個以上のデータを演算し、演算結果を
参照して微調整に使用することを特徴とする。
【0021】(6)入力端子と、複数のビットから成る
データ出力端子と、基準レベル入力端子とを有するアナ
ログ−デジタル変換回路を2個以上有し、該アナログ−
デジタル変換回路は与えられた基準レベル入力をもとに
して入力端子に印可されたアナログデータに応じたデジ
タルデータを出力端子に出力するよう構成されており、
基準レベル入力端子と、基準レベル出力端子とを有する
微調整回路を有し、該微調整回路は前記入力された基準
レベルを微調整して前記基準レベル出力端子に出力する
よう構成されており、前記微調整回路の基準レベル出力
端子が前記アナログ−デジタル変換回路の基準レベル入
力端子に接続されていることを特徴とする。
データ出力端子と、基準レベル入力端子とを有するアナ
ログ−デジタル変換回路を2個以上有し、該アナログ−
デジタル変換回路は与えられた基準レベル入力をもとに
して入力端子に印可されたアナログデータに応じたデジ
タルデータを出力端子に出力するよう構成されており、
基準レベル入力端子と、基準レベル出力端子とを有する
微調整回路を有し、該微調整回路は前記入力された基準
レベルを微調整して前記基準レベル出力端子に出力する
よう構成されており、前記微調整回路の基準レベル出力
端子が前記アナログ−デジタル変換回路の基準レベル入
力端子に接続されていることを特徴とする。
【0022】(7)(6)において、前記微調整回路を
複数個有し、これら微調整回路の基準レベル出力端子が
それぞれのアナログ−デジタル変換回路の基準レベル入
力端子に接続されていることを特徴とする。
複数個有し、これら微調整回路の基準レベル出力端子が
それぞれのアナログ−デジタル変換回路の基準レベル入
力端子に接続されていることを特徴とする。
【0023】(8)(6)において、少なくとも1個の
アナログ−デジタル変換回路の基準レベル入力端子は該
微調整回路の基準レベル出力端子に接続されていないこ
とを特徴とする。
アナログ−デジタル変換回路の基準レベル入力端子は該
微調整回路の基準レベル出力端子に接続されていないこ
とを特徴とする。
【0024】(9)(6)において、前記微調整回路の
うち少なくとも1個の微調整回路にはデータ格納領域が
2個以上あり、2個以上のデータを切り替えて参照して
微調整に使用することを特徴とする。
うち少なくとも1個の微調整回路にはデータ格納領域が
2個以上あり、2個以上のデータを切り替えて参照して
微調整に使用することを特徴とする。
【0025】(10)(6)において、前記微調整回路
のうち少なくとも1個の微調整回路にはデータ格納領域
が2個以上あり、2個以上のデータを演算し、演算結果
を参照して微調整に使用することを特徴とする。
のうち少なくとも1個の微調整回路にはデータ格納領域
が2個以上あり、2個以上のデータを演算し、演算結果
を参照して微調整に使用することを特徴とする。
【0026】
【作用】このように、2個以上のデジタル−アナログ変
換回路を有する構成の場合、それぞれのデジタル−アナ
ログ変換回路に一定の基準レベルを印可するのではな
く、微調整された基準レベルを供給することにより、そ
れぞれのチャンネルを独立に調整することが可能にな
る。
換回路を有する構成の場合、それぞれのデジタル−アナ
ログ変換回路に一定の基準レベルを印可するのではな
く、微調整された基準レベルを供給することにより、そ
れぞれのチャンネルを独立に調整することが可能にな
る。
【0027】
【発明の実施の形態】以下、実施例に基づいて本発明の
動作を詳細に説明する。
動作を詳細に説明する。
【0028】図1は本発明の実施例である。映像信号処
理装置を半導体集積回路にて実現し、本発明を実施した
ものである。この例では、基準レベル発生回路105は
半導体集積回路の外にあり、基準レベル入力端子111
から供給される。基準レベルは微調整回路103にて調
整されたのち、デジタル−アナログ変換回路102に印
可される。本実施例ではデジタル−アナログ変換回路1
02は3個使用されており、それぞれR(赤)、G
(緑)、B(青)の映像信号を分担し、デジタルの映像
信号をアナログに変換している。微調整回路を制御する
ための微調整制御回路が105で示される。
理装置を半導体集積回路にて実現し、本発明を実施した
ものである。この例では、基準レベル発生回路105は
半導体集積回路の外にあり、基準レベル入力端子111
から供給される。基準レベルは微調整回路103にて調
整されたのち、デジタル−アナログ変換回路102に印
可される。本実施例ではデジタル−アナログ変換回路1
02は3個使用されており、それぞれR(赤)、G
(緑)、B(青)の映像信号を分担し、デジタルの映像
信号をアナログに変換している。微調整回路を制御する
ための微調整制御回路が105で示される。
【0029】図2は、図1の中で、微調整回路103と
デジタル−アナログ変換回路102とのつながりを示し
たものである。
デジタル−アナログ変換回路102とのつながりを示し
たものである。
【0030】図3は本発明の第二の実施例である。この
例では、デジタル−アナログ変換回路102は3個であ
るが、微調整回路103は2個しかない。端子116に
現れるB映像信号出力は微調整制御ができないので、他
の2出力を微調整してあわせる用途に適している。
例では、デジタル−アナログ変換回路102は3個であ
るが、微調整回路103は2個しかない。端子116に
現れるB映像信号出力は微調整制御ができないので、他
の2出力を微調整してあわせる用途に適している。
【0031】図4に微調整回路の第一の例を示す。微調
整制御の実際は、基準レベルが電圧で示されたり、電流
で示されたり、あるいは抵抗値・容量値などで与えられ
たり、あるいは電圧を受けて電流を出力するなど場合に
よって異なるが、扱うものによって実現方法は各種あ
り、それぞれに適した微調整方法が選択される。
整制御の実際は、基準レベルが電圧で示されたり、電流
で示されたり、あるいは抵抗値・容量値などで与えられ
たり、あるいは電圧を受けて電流を出力するなど場合に
よって異なるが、扱うものによって実現方法は各種あ
り、それぞれに適した微調整方法が選択される。
【0032】発明者のグループでは、MOS型半導体集
積回路にて実現したので、基準レベルとしては電流を選
択し、微調整の手段としてはカレントミラー回路を用
い、MOSトランジスタのサイズ(微小トランジスタの
接続個数)で調整する方法をとった。0.1%以下まで
合わせるため、微調整ステップ幅は0.05%単位と
し、これを200個用意し、つごうプラスマイナス5%
の範囲で微調整が可能となるようにした。図4では、微
調整データ格納領域が401と402の2個示されてい
る。401は外部から設定が可能なレジスタで、ソフト
ウェアから制御されたりユーザーが自由に設定したりす
るためである、一方402は工場出荷時に設定されるも
ので、半導体集積回路の固有の製造ばらつきを補正する
ために用意されている。一般にヒューズと呼ばれるプロ
グラム手法や、EPROM(電気的書き込み)による手
法が適用できる。この例では、工場出荷時の調整値とユ
ーザー設定値とを切り替えて選択するように設計されて
いる。
積回路にて実現したので、基準レベルとしては電流を選
択し、微調整の手段としてはカレントミラー回路を用
い、MOSトランジスタのサイズ(微小トランジスタの
接続個数)で調整する方法をとった。0.1%以下まで
合わせるため、微調整ステップ幅は0.05%単位と
し、これを200個用意し、つごうプラスマイナス5%
の範囲で微調整が可能となるようにした。図4では、微
調整データ格納領域が401と402の2個示されてい
る。401は外部から設定が可能なレジスタで、ソフト
ウェアから制御されたりユーザーが自由に設定したりす
るためである、一方402は工場出荷時に設定されるも
ので、半導体集積回路の固有の製造ばらつきを補正する
ために用意されている。一般にヒューズと呼ばれるプロ
グラム手法や、EPROM(電気的書き込み)による手
法が適用できる。この例では、工場出荷時の調整値とユ
ーザー設定値とを切り替えて選択するように設計されて
いる。
【0033】図5は微調整回路の第二の例である。この
例では、微調整データ格納領域401と402はともに
プログラム可能であり、一方は補正値を保持しており、
他方は補正値に対するオフセットを保持している。演算
回路501は401の内容と402の内容を加算に、最
終的な補正値を求める。演算は加算だけとは限らず、減
算であったり、乗算の方が適している場合もある。
例では、微調整データ格納領域401と402はともに
プログラム可能であり、一方は補正値を保持しており、
他方は補正値に対するオフセットを保持している。演算
回路501は401の内容と402の内容を加算に、最
終的な補正値を求める。演算は加算だけとは限らず、減
算であったり、乗算の方が適している場合もある。
【0034】図6は本発明の第三の実施例である。この
例ではアナログ−デジタル変換回路602が2個あり、
この2個の基準レベルを微調整して特性をそろえるよう
に設計されている。
例ではアナログ−デジタル変換回路602が2個あり、
この2個の基準レベルを微調整して特性をそろえるよう
に設計されている。
【0035】
【発明の効果】以上、本発明の半導体集積回路によれ
ば、同一半導体集積回路内におけるデジタル−アナログ
変換回路およびアナログ−デジタル変換回路の特性ばら
つきが、1%ないし2%以内であったものを、概ね0.
1%以内の誤差に改善することが可能となる。また誤差
の調整だけでなく特性の差を積極的に活用することも可
能になった。
ば、同一半導体集積回路内におけるデジタル−アナログ
変換回路およびアナログ−デジタル変換回路の特性ばら
つきが、1%ないし2%以内であったものを、概ね0.
1%以内の誤差に改善することが可能となる。また誤差
の調整だけでなく特性の差を積極的に活用することも可
能になった。
【図1】本発明の実施例の半導体集積回路の構成図。
【図2】図1の102で示されるデジタル−アナログ変
換回路と図1の103で示される微調整回路の接続図。
換回路と図1の103で示される微調整回路の接続図。
【図3】本発明の第二の実施例の半導体集積回路の構成
図。
図。
【図4】図1の103で示される微調整回路の第一の例
を示す図。
を示す図。
【図5】図1の103で示される微調整回路の第二の例
を示す図。
を示す図。
【図6】本発明の第三の実施例の半導体集積回路の構成
図。
図。
【図7】従来の技術による半導体集積回路の第一の例を
示す図。
示す図。
【図8】従来の技術による半導体集積回路の第二の例を
示す図。
示す図。
101・・・・・・半導体集積回路 102・・・・・・デジタル−アナログ変換回路 103・・・・・・微調整回路 104・・・・・・微調整制御回路 105・・・・・・基準レベル発生回路 106・・・・・・記憶回路 107・・・・・・映像信号処理回路 108・・・・・・ホストインターフェイス回路 110・・・・・・微調整制御インターフェイス端子 111・・・・・・基準レベル入力端子 112・・・・・・映像信号入力端子 113・・・・・・ホストインターフェイス端子 114・・・・・・R映像信号出力端子 115・・・・・・G映像信号出力端子 116・・・・・・B映像信号出力端子 201・・・・・・微調整制御端子 202・・・・・・基準レベル入力端子 203・・・・・・基準レベル出力端子 204・・・・・・基準レベル入力端子 205・・・・・・データ入力端子 206・・・・・・デジタル−アナログ変換出力端子 401・・・・・・第一の微調整データ格納領域 402・・・・・・第二の微調整データ格納領域 403・・・・・・微調整データ切り替え回路 501・・・・・・微調整データ演算回路 601・・・・・・半導体集積回路 602・・・・・・アナログ−デジタル変換回路 603・・・・・・微調整回路 604・・・・・・微調整制御回路 605・・・・・・基準レベル発生回路 606・・・・・・記憶回路 607・・・・・・映像信号処理回路 608・・・・・・ホストインターフェイス回路 610・・・・・・微調整制御インターフェイス端子 611・・・・・・基準レベル入力端子 612・・・・・・映像信号出力端子 613・・・・・・ホストインターフェイス端子 614・・・・・・Y映像信号入力端子 615・・・・・・C映像信号入力端子 701・・・・・・従来の技術による半導体集積回路 702・・・・・・基準レベル微調整回路 801・・・・・・従来の技術による半導体集積回路 802・・・・・・RGB出力微調整回路
Claims (10)
- 【請求項1】半導体集積回路において、複数のビットか
ら成るデータ入力端子と基準レベル入力端子と、出力端
子とを有するデジタル−アナログ変換回路を2個以上有
し、該デジタル−アナログ変換回路は与えられた基準レ
ベル入力をもとにしてデータ入力端子に印可されたデジ
タルデータに応じたアナログデータを出力端子に出力す
るよう構成されており、基準レベル入力端子と、基準レ
ベル出力端子とを有する微調整回路を有し、該微調整回
路は前記入力された基準レベルを微調整して前記基準レ
ベル出力端子に出力するよう構成されており、前記微調
整回路の基準レベル出力端子が前記デジタル−アナログ
変換回路の基準レベル入力端子に接続されていることを
特徴とする半導体集積回路。 - 【請求項2】請求項1記載の半導体集積回路において、
前記微調整回路を複数個有し、これら微調整回路の基準
レベル出力端子がそれぞれのデジタル−アナログ変換回
路の基準レベル入力端子に接続されていることを特徴と
する半導体集積回路。 - 【請求項3】請求項1記載の半導体集積回路において、
少なくとも1個のデジタル−アナログ変換回路の基準レ
ベル入力端子は該微調整回路の基準レベル出力端子に接
続されていないことを特徴とする半導体集積回路。 - 【請求項4】請求項1記載の半導体集積回路において、
前記微調整回路のうち少なくとも1個の微調整回路には
データ格納領域が2個以上あり、2個以上のデータを切
り替えて参照して微調整に使用することを特徴とする半
導体集積回路。 - 【請求項5】請求項1記載の半導体集積回路において、
前記微調整回路のうち少なくとも1個の微調整回路には
データ格納領域が2個以上あり、2個以上のデータを演
算し、演算結果を参照して微調整に使用することを特徴
とする半導体集積回路。 - 【請求項6】半導体集積回路において、入力端子と、複
数のビットから成るデータ出力端子と、基準レベル入力
端子とを有するアナログ−デジタル変換回路を2個以上
有し、該アナログ−デジタル変換回路は与えられた基準
レベル入力をもとにして入力端子に印可されたアナログ
データに応じたデジタルデータを出力端子に出力するよ
う構成されており、基準レベル入力端子と、基準レベル
出力端子とを有する微調整回路を有し、該微調整回路は
前記入力された基準レベルを微調整して前記基準レベル
出力端子に出力するよう構成されており、前記微調整回
路の基準レベル出力端子が前記アナログ−デジタル変換
回路の基準レベル入力端子に接続されていることを特徴
とする半導体集積回路。 - 【請求項7】請求項6記載の半導体集積回路において、
前記微調整回路を複数個有し、これら微調整回路の基準
レベル出力端子がそれぞれのアナログ−デジタル変換回
路の基準レベル入力端子に接続されていることを特徴と
する半導体集積回路。 - 【請求項8】請求項6記載の半導体集積回路において、
少なくとも1個のアナログ−デジタル変換回路の基準レ
ベル入力端子は該微調整回路の基準レベル出力端子に接
続されていないことを特徴とする半導体集積回路。 - 【請求項9】請求項6記載の半導体集積回路において、
前記微調整回路のうち少なくとも1個の微調整回路には
データ格納領域が2個以上あり、2個以上のデータを切
り替えて参照して微調整に使用することを特徴とする半
導体集積回路。 - 【請求項10】請求項6記載の半導体集積回路におい
て、前記微調整回路のうち少なくとも1個の微調整回路
にはデータ格納領域が2個以上あり、2個以上のデータ
を演算し、演算結果を参照して微調整に使用することを
特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10189417A JP2000022536A (ja) | 1998-07-03 | 1998-07-03 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10189417A JP2000022536A (ja) | 1998-07-03 | 1998-07-03 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000022536A true JP2000022536A (ja) | 2000-01-21 |
Family
ID=16240925
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10189417A Withdrawn JP2000022536A (ja) | 1998-07-03 | 1998-07-03 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000022536A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013102318A (ja) * | 2011-11-08 | 2013-05-23 | Mitsubishi Electric Corp | 二次電池の状態検知装置、二次電池の状態検知装置のための故障診断方法 |
-
1998
- 1998-07-03 JP JP10189417A patent/JP2000022536A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013102318A (ja) * | 2011-11-08 | 2013-05-23 | Mitsubishi Electric Corp | 二次電池の状態検知装置、二次電池の状態検知装置のための故障診断方法 |
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Legal Events
Date | Code | Title | Description |
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A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |