FR2939257A1 - Interpolateur de phase - Google Patents

Abstract

L'invention concerne un interpolateur de phase (10) recevant un premier signal (Sin) ayant une fréquence d'oscillation Fin et fournissant un deuxième signal (Sout) ayant ladite fréquence d'oscillation et ayant un déphasage Δφ par rapport au premier signal qui dépend d'un troisième signal (DIGITAL_CTRL). L'interpolateur comprend un circuit déphaseur variable (OS) recevant le premier signal (Sin) et fournissant le deuxième signal (Sout), le circuit déphaseur comprenant un oscillateur ayant une fréquence propre, Fo, variable commandée par un quatrième signal (Is) ; un comparateur de phase (PC) adapté à recevoir les premier et deuxième signaux et à fournir un cinquième signal (UP) représentatif dudit déphasage ; et un module (QP, C, ICTRL) adapté à fournir le quatrième signal qui dépend des troisième et cinquième signaux.

Description

B8696 - 06-RAB-268 1 INTERPOLATEUR DE PHASE

Domaine de l'invention La présente invention concerne un interpolateur de phase, notamment un interpolateur de phase à commande numérique. Exposé de l'art antérieur Les interpolateurs de phase trouvent des applications, en particulier, dans le domaine de la synthèse de fréquence numérique. Il existe principalement deux types d'interpolateurs de phase. Un interpolateur de phase du premier type reçoit deux signaux initiaux ayant la même forme d'onde et décalés en phase et fournit, par interpolation de phase des signaux initiaux, un signal ayant une forme d'onde similaire aux signaux initiaux et dont la phase est comprise entre les phases des deux signaux initiaux. Un interpolateur de phase du premier type nécessite donc, pour chaque signal à fournir, deux signaux initiaux tels que le signal à fournir soit intercalé en phase entre les signaux initiaux de façon que l'opération d'interpolation puisse être réalisée. Il est donc nécessaire de disposer de nombreux signaux initiaux. De ce fait, un tel interpolateur de phase a généralement une structure complexe, occupe une surface importante lorsqu'il est réalisé de façon intégrée et présente une consommation élevée.

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2 Un interpolateur de phase du second type met en oeuvre des éléments retardateurs. Les éléments retardateurs peuvent être des éléments retardateurs dits simple, par exemple des inverseurs. Le fonctionnement d'un élément retardateur simple est basé sur la durée de propagation d'un signal entre l'entrée et la sortie de l'élément retardateur. Cette durée dépend généralement de paramètres tels que la capacité ou le courant d'alimentation de l'élément retardateur. Un interpolateur de phase à éléments retardateurs simples a généralement une grande sensibilité au bruit initial et a des caractéristiques de fonctionnement qui dépendent du procédé de fabrication de l'interpolateur et de la température. En outre, il est difficile de réaliser un interpolateur de phase à éléments retardateurs simples dont la commande soit numérique. Les éléments retardateurs peuvent être réalisés à partir d'oscillateurs synchronisés. Un exemple d'interpolateur de phase comprenant des oscillateurs synchronisés est décrit dans la demande de brevet français 2 841 406 déposée au nom de STMicroelectronics. Un tel interpolateur permet avantageusement de ne pas ajouter de bruit à la phase du signal fourni. Toutefois, les interpolateurs de phase à oscillateurs synchronisés actuellement disponibles ont généralement une structure complexe, notamment en raison de l'utilisation d'un nombre important d'oscillateurs synchronisés. Résumé La présente invention vise un interpolateur de phase comprenant un oscillateur synchronisé et ayant une structure simple. Selon un autre objet, l'interpolateur de phase peut, de façon simple, être commandé par un signal numérique.

Selon un autre objet, la consommation de l'interpolateur de phase est réduite. Pour atteindre tout ou partie de ces objets ainsi que d'autres, un exemple de réalisation de la présente invention prévoit un interpolateur de phase recevant un premier signal ayant une fréquence d'oscillation et fournissant un deuxième B8696 - 06-RAB-268

3 signal ayant ladite fréquence d'oscillation et ayant un déphasage, l'interpolateur comprenant un circuit déphaseur variable recevant le premier signal et fournissant le deuxième signal, le circuit déphaseur comprenant un oscillateur ayant une fréquence propre Fo variable commandée par un quatrième signal ; un comparateur de phase adapté à recevoir les premier et deuxième signaux et à fournir un cinquième signal représentatif dudit déphasage ; et un module adapté à fournir le quatrième signal qui dépend des troisième et cinquième signaux.

Selon un mode de réalisation de la présente invention, le circuit déphaseur comprend un circuit multivibrateur astable ayant une première branche et une seconde branche disposée en parallèle entre des première et seconde bornes d'alimentation, des moyens adaptés à délivrer, dans chacune des première et seconde branches, un premier courant commandé par le quatrième signal d'où il résulte une variation de la fréquence d'oscillation libre de l'oscillateur synchronisé. Selon un mode de réalisation de la présente invention, pour chacune des première et seconde branches, les moyens comprennent une première source de courant adaptée à fournir un deuxième courant constant, et le quatrième signal est un troisième courant variable qui s'ajoute au deuxième courant. Selon un mode de réalisation de la présente invention, le comparateur de phase est adapté à fournir le cinquième signal sous la forme d'un signal binaire dont le rapport cyclique dépend dudit déphasage 0p. Selon un mode de réalisation de la présente invention, les premier et deuxième signaux sont des signaux binaires alternant entre des premier et deuxième états et le comparateur de phase est adapté à fournir le cinquième signal à un troisième état lorsque, le premier signal étant en avance de phase par rapport au second signal, le premier signal est au premier état, le deuxième signal étant au deuxième état, et à fournir le cinquième signal sensiblement à un quatrième état sinon.

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4 Selon un mode de réalisation de la présente invention, le troisième signal est un signal numérique codé sur un nombre M de bits, un nombre N desdits M bits étant dans un troisième état et le module comprend : un condensateur ; une deuxième source de courant adapté à fournir un quatrième courant constant IUP ; M troisièmes sources de courant, chaque troisième source de courant étant adaptée à fournir un cinquième courant constant ID ; et un circuit de connexion adapté à connecter les deuxième et troisièmes sources de courant au condensateur de façon à charger le condensateur par un sixième courant égal à IUP-N*ID lorsque le cinquième signal est au troisième état et, au moins en partie, égal à -N*ID lorsque le cinquième signal est au quatrième état. Selon un mode de réalisation de la présente invention, le comparateur de phase est adapté à fournir un sixième signal binaire au troisième état lorsque, le deuxième signal étant en avance de phase par rapport au premier signal, le deuxième signal est au premier état, le premier signal étant au deuxième état, et à fournir le sixième signal sensiblement au quatrième état sinon. Selon un mode de réalisation de la présente invention, le module comprend une quatrième source de courant adaptée à fournir un septième courant constant IDOWN et dans lequel le circuit de connexion est adapté à connecter les deuxième, troisièmes et quatrième sources de courant au condensateur de façon à charger le condensateur avec le sixième courant égal à IUP-N*ID lorsque le cinquième signal est au troisième état et que le sixième signal est au quatrième état, égal à -IDOWN-N*ID lorsque le sixième signal est au troisième état et que le cinquième signal est au quatrième état, et égal à -N*ID lorsque les cinquième et sixième signaux sont simultanément au quatrième état. Selon un mode de réalisation de la présente invention, le circuit de connexion comprend : un premier transistor MOS à canal P dont la source est reliée à la deuxième source de B8696 - 06-RAB-268

courant et dont la grille reçoit le cinquième signal ; un second transistor MOS à canal P dont la source est reliée à la deuxième source de courant et dont la grille reçoit le complémentaire du cinquième signal ; un troisième transistor MOS à canal N dont la 5 source est reliée à la quatrième source de courant et dont la grille reçoit le sixième signal, les drains des premier et troisième transistor MOS étant reliés au condensateur ; un quatrième transistor MOS à canal N dont la source est reliée à la quatrième source de courant et dont la grille reçoit le complémentaire du sixième signal, le drain du troisième transistor étant relié au drain du quatrième transistor ; M ensembles, chaque ensemble étant relié au condensateur et comprenant en série la cinquième source de courant et un cinquième transistor MOS à canal N dont la grille est commandé par l'un des bits du troisième signal. Selon un mode de réalisation de la présente invention, l'interpolateur comprend en outre : un circuit de fourniture de septièmes signaux d'horloge (CLK 0°, CLK 90°, CLK 180°, CLK 270°) à la fréquence d'oscillation (Fin) et déphasés les uns par rapport aux autres ; et un multiplexeur (MUX) recevant les septièmes signaux et un huitième signal (CMD MUX) et adapté à fournir le premier signal (Sin) égal à l'un des septièmes signaux en fonction du huitième signal. Il est également prévu un synthétiseur de fréquence 25 numérique incluant un interpolateur de phase. Il est également prévu un circuit électronique intégré incluant un synthétiseur de fréquence. Il est également prévu un équipement électronique comportant au moins un tel circuit intégré. 30 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : B8696 - 06-RAB-268

6 la figure 1 est un schéma symbolique d'un exemple de réalisation selon l'invention d'un interpolateur de phase; la figure 2 est un graphe illustrant l'évolution de la fréquence du signal de sortie par rapport à la fréquence du signal d'entrée d'un oscillateur synchronisé ; la figure 3 est un schéma détaillé d'un exemple de réalisation d'un circuit déphaseur variable de l'interpolateur de phase de la figure 1 ; la figure 4 est un chronogramme illustrant le 10 fonctionnement du circuit de la figure 3 ; la figure 5 est un graphe illustrant le déphasage du signal de sortie par rapport au signal d'entrée du circuit déphaseur de la figure 3, en fonction de la différence entre la fréquence du signal d'entrée et la fréquence d'oscillation libre 15 du circuit déphaseur ; la figure 6 est un chronogramme illustrant le principe de fonctionnement d'un comparateur de phase de l'interpolateur de phase de la figure 1 ; la figure 7 est un schéma détaillé d'un exemple de 20 réalisation d'une pompe de charge de l'interpolateur de phase de la figure 1 ; la figure 8 est un schéma détaillé d'un exemple de réalisation d'un comparateur de phase de l'interpolateur de phase de la figure 1 ; la figure 9 est un chronogramme de signaux d'entrée et de sortie du comparateur de phase de la figure 8 ; la figure 10 est un schéma détaillé d'un autre exemple de réalisation d'une pompe de charge de l'interpolateur de phase de la figure 1 ; la figure 11 est un schéma détaillé d'un exemple de réalisation d'un circuit à transconductance de l'interpolateur de phase de la figure 1 ; la figure 12 représente un schéma symbolique d'un autre exemple de réalisation selon l'invention d'un interpolateur de 35 phase ; 25 30 B8696 - 06-RAB-268

7 la figure 13 est un diagramme illustrant le fonctionnement du circuit de la figure 12 ; et la figure 14 représente sous forme de blocs un équipement électronique incluant un interpolateur de phase. 5 Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures. La figure 1 représente un exemple de réalisation selon l'invention d'un interpolateur de phase 10. L'interpolateur de 10 phase 10 comprend une entrée IN recevant un signal de synchronisation Sin, de fréquence Fin, et une sortie OUT fournissant un signal de sortie Sout de fréquence Fout, égale à Fin, et déphasé par rapport au signal Sin d'un déphasage A(p. A titre d'exemple, les signaux Sin et Sout sont des signaux 15 binaires carrés. L'interpolateur de phase 10 comprend un circuit déphaseur variable OS comprenant une entrée A recevant le signal Sin, une sortie B fournissant le signal Sout et une borne de commande C recevant un signal de commande Is. L'interpolateur 10 20 comprend, en outre, un comparateur de phase PC recevant les signaux Sin et Sout et fournissant un signal UP à deux états à une pompe de charge QP. La pompe de charge QP reçoit, en outre, un signal de commande numérique DIGITAL CTRL et comprend une sortie reliée à une borne d'un condensateur C dont l'autre borne 25 est reliée à une source d'un potentiel de référence bas, par exemple la masse GND. La pompe de charge QP charge le condensateur C avec un courant Iload• La tension VCAP correspond à la tension aux bornes du condensateur C. La tension VCAP est fournie à une entrée d'un module ICTRL qui reçoit, en outre, une 30 tension de référence VREF. Le module ICTRL fournit le signal de commande Is à la borne de commande C du circuit déphaseur variable OS. A titre d'exemple, le signal de commande Is correspond à un courant. Selon le présent exemple de réalisation, le circuit 35 déphaseur variable OS comprend un oscillateur synchronisé. De B8696 - 06-RAB-268

8 façon générale, un oscillateur est un circuit qui comprend des moyens auto-oscillants et une sortie pour fournir un signal oscillant Sout de fréquence Fout. Un oscillateur est caractérisé par une fréquence d'oscillation libre ou fréquence propre, notée Fo, qui est normalement la fréquence du signal de sortie. Les oscillateurs ont néanmoins généralement la propriété de recopier la fréquence Fin d'un signal perturbateur si celle-ci est voisine de la fréquence d'oscillation libre Fo de l'oscillateur. De tels oscillateurs sont appelés oscillateurs synchronisés et sont caractérisés par une plage de synchronisation, dont la largeur dépend de l'amplitude du signal perturbateur et de la structure de l'oscillateur. La figure 2 représente de façon schématique un exemple d'évolution de la fréquence Fout du signal de sortie Sout en fonction de la fréquence Fin du signal d'entrée Sin d'un oscillateur synchronisé. Comme cela apparaît sur cette figure, la fréquence Fout est égale à la fréquence Fo pour les valeurs de Fin situées en dehors de la plage de synchronisation AF, la plage de synchronisation étant centrée sur la valeur Fo. Pour les valeurs de Fin situées à l'intérieur de la plage de synchronisation AF, la valeur de Fout est égale à Fin. La différence de phase Ocp entre le signal de synchronisation Sin et le signal de sortie Sout n'est fonction que de la différence Fin-Fo.

Dans les applications classiques des oscillateurs synchronisés, la grandeur d'entrée est la fréquence Fin du signal de synchronisation Sin. Pour un interpolateur de phase utilisant un oscillateur synchronisé, la grandeur d'entrée est fixe et on fait varier la fréquence d'oscillation libre Fo de l'oscillateur à la manière d'un oscillateur commandé. Pour que l'oscillateur reste synchronisé, la variation de la fréquence Fo est limitée afin que la fréquence Fin reste dans la plage de synchronisation AF résultante. La fréquence Fout reste égale à Fin et le déphasage Ocp du signal en sortie Sout de l'oscillateur par rapport au signal de synchronisation Sin est commandé. Dit B8696 - 06-RAB-268

9 autrement, on obtient un circuit déphaseur variable OS comprenant un oscillateur synchronisé ainsi qu'une entrée de commande C recevant un signal de commande Is qui a pour fonction de faire varier le déphasage Ocp entre le signal de sortie Sout et le signal d'entrée Sin de l'oscillateur synchronisé en faisant varier la fréquence d'oscillation libre Fo de cet oscillateur. Selon le présent exemple de réalisation l'interpolateur 10 comprend une boucle de rétroaction permettant de modifier le signal de commande Is du circuit déphaseur variable OS. Plus précisément, le signal UP fourni par le comparateur de phase PC est représentatif de la différence de phase entre les signaux Sout et Sin. A partir du signal UP et du signal numérique DIGITAL CTRL, la pompe de charge QP charge, ou décharge, plus ou moins le condensateur C. Le module ICTRL fournit le signal de commande Is du circuit OS à partir de la tension VCAP. A l'équilibre, le déphasage fourni par le circuit OS se stabilise à une valeur qui dépend du signal numérique DIGITAL CTRL.

La figure 3 représente un exemple de réalisation du circuit déphaseur variable OS. Le circuit OS comprend un oscillateur 50 qui génère un signal oscillant ayant une fréquence d'oscillation libre déterminée Fo ainsi que des moyens de synchronisation 60 pour recevoir le signal de synchronisation Sin dont la fréquence Fin est comprise dans la plage de synchronisation AF de l'oscillateur, qui est déterminée notamment par la fréquence d'oscillation libre Fo. Dans le présent exemple de réalisation, l'oscillateur 50 correspond à un circuit multivibrateur astable. Le circuit multivibrateur 50 comprend une première source de courant SC1 dont une borne est reliée à une première source VDD d'un potentiel de référence haut et dont l'autre borne est reliée à un noeud N1. Le noeud N1 est relié à une borne d'un condensateur Cl dont l'autre borne est reliée à une source d'un potentiel de B8696 - 06-RAB-268

10 référence bas, par exemple la masse GND. Le noeud N1 est relié à la grille d'un transistor MOS M1 à canal N dont la source est reliée à la masse GND. Le noeud N1 est, en outre, relié au drain d'un transistor MOS M2 à canal N dont la source est reliée à la masse GND. Le circuit 50 comprend, en outre, un transistor MOS M3 à canal P dont la source est reliée au noeud B. Le noeud B est en outre relié au drain d'un transistor MOS M4 et au drain du transistor M1. La source du transistor M4 est reliée à la masse GND.

De façon symétrique, le circuit 50 comprend une source de courant SC2 dont une borne est reliée à la source de potentiel VDD et dont l'autre borne est reliée à un noeud N2. Le noeud N2 est relié à une borne d'un condensateur C2 dont l'autre borne est reliée à la masse GND. Le noeud N2 est relié à la grille d'un transistor MOS M5 à canal N, identique au transistor M1, dont la source est reliée à la masse GND. Le noeud N2 est, en outre, relié au drain d'un transistor MOS M6 à canal N, identique au transistor M2, dont la source est reliée à la masse GND et dont la grille est reliée au noeud B. Le circuit 50 comprend, en outre, un transistor MOS M7 à canal P, identique au transistor M3, dont la source est reliée à la source de potentiel VDD et dont le drain est relié au noeud B. Le noeud B est en outre relié au drain d'un transistor MOS M8 à canal N, identique au transistor M4, au drain du transistor M5 et à la grille du transistor M4. La source du transistor M8 est reliée à la masse GND et la grille du transistor M8 est reliée au noeud B. La grille du transistor M2 et la grille du transistor M6 sont respectivement reliées au noeud B et au noeud B. Les sources de courant SC1 et SC2 fournissent un courant constant Io. Elles peuvent comprendre des miroirs de courant à base de transistors MOS. Les condensateurs Cl et C2 ont une capacité Co. La sortie B, fournissant le signal Sout, correspond à la grille du transistor M6. Le signal Sout correspond à la tension grille-source du transistor M6. Une sortie B fournissant le complémentaire du signal Sout, noté Sout, correspond à la B8696 - 06-RAB-268

11 grille du transistor M2. Le signal Saut correspond à la tension grille-source du transistor M2. On appelle VN1 la tension entre le noeud N1 et la masse GND et VN2 la tension entre le noeud N2 et la masse GND.

La figure 4 est un chronogramme des tensions Sout, VN1 et VN2 illustrant le principe de fonctionnement du circuit multivibrateur 50. On appelle t0, t1, t2, t3 et t4 des instants successifs. Le fonctionnement du circuit multivibrateur 50 est cyclique. Un cycle débute, par exemple, à l'instant t0, lorsque le signal Sout est l'état haut et le signal Sout est à l'état bas. Le transistor M2 est alors bloqué et le transistor M6 est passant. La tension VN2 est sensiblement nulle et le transistor M5 est bloqué. Le transistor M7 est bloqué et le transistor M3 est passant. La tension VN1 est initialement nulle. Le fait que le transistor M2 soit bloqué conduit à une élévation de la tension VN1 en raison de la charge du condensateur Cl par la source de courant SC1 jusqu'à ce que la tension VN1 dépasse la tension de seuil Vth du transistor M1 à l'instant t1. Le transistor M1 devient alors passant, ce qui entraîne le passage à l'état bas de la tension Sout, le blocage du transistor M6 et le passage à l'état haut de la tension Sout. Le transistor M2 devenant passant, la tension VN1 chute sensiblement à zéro. Le transistor M6 étant à l'état bloqué, la tension VN2 s'élève en raison de la charge du condensateur C2 par la source de courant SC2 jusqu'à dépasser, à l'instant t2, la tension de seuil Vth du transistor M5 qui devient alors passant ce qui entraîne le passage à l'état bas du signal Sout, le blocage du transistor M2, et le passage à l'état haut du signal Sout. La fréquence Fo du circuit multivibrateur 50 est 30 donnée par l'équation :

Fo = Io (1) 2 • Co • Vth A titre d'exemple, les transistors MOS sont obtenus 35 par une filière CMOS pour laquelle la longueur de canal des B8696 - 06-RAB-268 12 transistors MOS est de 65 nm, le courant Io est de l'ordre de 100 pA, la capacité Co est de l'ordre de 200 fF, la tension de seuil Vth est de l'ordre de 0,5 V. La fréquence Fo obtenue est alors de l'ordre de 500 MHz.

Le circuit de synchronisation 60 est constitué d'une source de courant SC3, fournissant un courant constant Isync, dont une borne est reliée à la source de potentiel VDD et dont l'autre borne est reliée aux sources de transistors MOS M9 et M10 à canal P. Le drain du transistor M9 est relié au noeud N1 et le drain du transistor M10 est relié au noeud N2. L'entrée A recevant la tension Sin est reliée à la grille du transistor M10. La grille du transistor M9 est reliée à une entrée A recevant le complémentaire du signal Sin, noté Sin. Le courant de synchronisation Isync peut être de l'ordre de 50 pA.

Lorsque le signal Sin est à l'état bas, le condensateur C2 est chargé avec le courant Io + Isync. Lorsque le signal Sin est à l'état haut, le condensateur C2 est seulement chargé par le courant Io. Si la fréquence du signal Sin est dans la plage de synchronisation du circuit 50, l'oscillateur est bloqué et la fréquence Fout du signal de sortie Sout est égale à la fréquence Fin. Si la fréquence Fin est constante, alors la différence de phase entre le signal de sortie Sout et le signal Sin dépend seulement de la fréquence Fo c'est-à-dire du courant Io. De ce fait, la commande du déphasage Ocp entre les signaux Sout et Sin est obtenue en ajoutant au courant Io le courant variable Is fourni à la borne de commande C reliée aux noeuds N1 et N2. La fréquence Fo est alors donnée par la relation suivante :

Io + Is Fo = (2) 2 Co Vth Un avantage du circuit déphaseur variable OS de la figure 3 est que le bruit de phase du signal de sortie Sout est une copie du bruit de phase du signal injecté Sin. Un autre 35 avantage est qu'il a une faible consommation. En effet, la30 B8696 - 06-RAB-268

13 tension d'alimentation VDD doit seulement être supérieure à la tension de seuil Vth des transistors M2 et M6 à laquelle s'ajoute un tension nécessaire pour que les transistors à canal P constituant des miroirs de courant délivrant le courant Io fonctionnent en saturation. De plus, puisque les condensateurs Cl et C2 sont chargés alternativement, le courant maximum Icmax du circuit OS est égal à Io + Is + Isync. La valeur de Icmax à prévoir est fonction de la surface des condensateurs Cl et C2 et de la fréquence de l'oscillateur. En outre, le circuit déphaseur variable OS étant réalisé à base de transistors MOS, il peut facilement être réalisé de façon intégrée. La figure 5 représente la courbe d'évolution 70 du déphasage Ocp obtenu par le circuit OS de la figure 3 en fonction de la différence Fin - Fo. Lorsque Fin est égal à Fo, le déphasage Ocp est égal à 90°(modulo 180°). On remarque que la courbe 70 comprend une portion quasi-linéaire 72. Cette portion quasi-linéaire 72 correspond, pour le circuit OS de la figure 3, à des déphasages compris sensiblement entre 4cp1=45° et 4cp2=135°. La figure 6 est un chronogramme illustrant le principe de fonctionnement du comparateur de phase PC. Le comparateur de phase PC fournit le signal UP à l'état haut lorsque le signal Sin est à l'état haut alors que le signal Sout est à l'état bas et fournit le signal UP à l'état bas dans tous les autres cas, c'est-à-dire lorsque le signal Sin est à l'état haut alors que le signal Sout est à l'état haut, lorsque le signal Sin est à l'état bas alors que le signal Sout est à l'état haut ou lorsque les signaux Sin et Sout sont simultanément à l'état bas. On appelle DC le rapport cyclique du signal UP. Le déphase Ocp entre les signaux Sout et Sin est donné par la relation suivante : A(p=360•DC (3) La figure 7 représente, de façon schématique, un exemple de réalisation de la pompe de charge QP. La pompe de charge QP reçoit le signal numérique DIGITAL CTRL codé sur un nombre M de bits. On note biti, où i est un entier variant de 1 à m, le bit à la position i du signal DIGITAL CTRL. La pompe de B8696 - 06-RAB-268

14 charge QP comprend une source de courant SC4 dont une borne est reliée à la source de potentiel VDD et dont l'autre borne est reliée à une borne d'un interrupteur T. L'autre borne de l'interrupteur T est reliée à un noeud K destiné à être relié à une borne du condensateur C (non représenté en figure 7). La tension VCAP correspond à la tension entre le noeud K et la masse GND. L'interrupteur T est commandé par le signal UP. A titre d'exemple, le transistor T est fermé lorsque le signal UP est à l'état haut et est ouvert lorsque le signal UP est à l'état bas. L'interrupteur T peut être réalisé par un ou plusieurs transistors MOS. La source de courant SC4 fournit un courant constant IUP. La pompe de charge QP comprend M sources de courant SC5i, où i est un entier variant entre 1 et M. Chaque source de courant SC5i est adaptée à fournir un courant constant ID. Chaque source SC5i a une première borne reliée au noeud K et une seconde borne reliée à une borne d'un interrupteur Ti. L'autre borne de l'interrupteur Ti est reliée à la masse GND. L'interrupteur Ti est commandé par le bit biti. A titre d'exemple, le transistor Ti est fermé lorsque le bit biti est l'état haut (à "1") et est ouvert lorsque le bit biti est l'état bas (à "0"). Chaque interrupteur Ti peut être réalisé par un ou plusieurs transistors MOS. Le fonctionnement de l'interpolateur de phase 100 est le suivant. A titre d'exemple, on suppose que sur les M bits du signal DIGITAL CTRL, il y a un nombre N de bits à l'état haut. Lorsque le signal UP est à l'état haut, le condensateur C est chargé par un courant égal à IUP-NxID. Lorsque le signal UP est l'état bas, le condensateur C est déchargé par un courant égal à NxID. La boucle formant l'interpolateur de phase 100 atteint un point de convergence lorsque la relation suivante est vérifiée : DC IUP = N ID (4) Le déphasage 4 est donné par la relation suivante : B8696 - 06-RAB-268 0(p = 360 • N ID 15 (5) IUP Comme cela apparaît sur la courbe 70 de la figure 5, la variation du déphasage Ocp est sensiblement linéaire au moins entre 45° et 135° modulo 180 degrés. Le module ICTRL fournit un courant de commande Is qui dépend de la tension VCAP aux bornes du condensateur C. On appelle I1 le courant pour lequel le déphasage 41 est de 45° et I2 le courant pour lequel le déphasage 42 est de 135°. En choisissant les courants ID et IUP, et en faisant varier le nombre N, il est donc possible de commander le module ICTRL pour qu'il fournisse un courant compris entre I1 et I2 et donc d'obtenir une interpolation entre les déphasages 41 et 42. Ceci permet d'obtenir une commande de déphasage particulièrement simple dans la mesure où le déphasage Ocp appliqué par l'oscillateur OS varie alors de façon linéaire en fonction du courant de commande Is. A titre d'exemple, la capacité C est de l'ordre de 4 pF, ID est de l'ordre de 5/12 pA, IUP est de l'ordre de 10 pA et N varie entre 3 et 9. L'exemple du comparateur de phase PC et de la pompe de charge QP décrits précédemment en relation avec les figures 6 et 7 sont adaptés au cas où le signal Sin et en avance de phase par rapport au signal Sout, ce qui est toujours le cas lorsque la boucle formant l'interpolateur 10 est à l'équilibre. Toutefois, lors du verrouillage de la boucle, le signal Sout peut temporairement être en avance de phase sur le signal Sin. Les figures 8 à 10 illustrent des exemples de réalisation du comparateur de phase PC et de la pompe de charge QP adaptés au cas où le signal Sout peut être en avance de phase sur le signal Sin. La figure 8 est un schéma électrique d'un exemple de réalisation du comparateur de phase PC dans lequel le comparateur de phase PC fournit, en plus du signal UP, un signal UP qui est le complémentaire du signal UP, un signal DOWN à B8696 - 06-RAB-268

16 deux états et un signal DOWN qui est le complémentaire du signal DOWN. Le comparateur de phase PC comprend une porte logique NAND1 du type NON ET (en anglais NAND) recevant le signal Sin et le signal UP et fournissant un signal S1. Une porte logique NAND2 du type NON ET reçoit le signal S1 et un signal S2 et fournit un signal S3. Une porte logique NAND3 du type NON ET reçoit le signal S3 et un signal S4 et fournit le signal S2. Une porte logique NAND4 du type NON ET reçoit les signaux S1 et S3 et fournit un signal S5. Un inverseur INV1 reçoit le signal S4 et fournit un signal S6. Une porte logique OR1 du type OU (en anglais OR) reçoit les signaux S5 et S6 et fournit le signal UP. Un inverseur INV2 reçoit le signal UP et fournit le signal UP. Une porte logique NAND5 du type NON ET reçoit les signaux S1 et S3 et fournit un signal S7. Une porte logique NAND6 du type NON ET reçoit le signal Sout et le signal DOWN et fournit un signal S8. Une porte logique NAND7 du type NON ET reçoit le signal S8 et un signal S9 et fournit un signal S10. Une porte logique NAND8 du type NON ET reçoit les signaux S10 et S4 et fournit le signal S9. Une porte logique NAND9 du type NON ET reçoit les signaux S8 et S10 et fournit un signal S11. Un inverseur INV3 reçoit le signal S4 et fournit un signal S12. Une porte logique OR2 du type OU reçoit les signaux S11 et S12 et fournit le signal DOWN. Un inverseur INV4 reçoit le signal DOWN et fournit le signal DOWN. Une porte logique NAND10 du type NON ET reçoit les signaux S8 et S10 et fournit un signal S13. Une porte logique OR3 du type OU reçoit les signaux S7 et S13 et fournit le signal S4. La figure 9 représente des chronogrammes des signaux Sin, Sout, UP et DOWN illustrant le fonctionnement du comparateur de phase PC de la figure 8. On appelle t0' à t4' des instants successifs. A titre d'exemple, initialement les signaux Sin et Sout sont à l'état haut et les signaux UP et DOWN sont à l'état bas.

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17 Dans le chronogramme supérieur de la figure 9, à l'instant tl', le signal Sin passe à l'état bas, le signal Saut restant à l'état haut, ce qui signifie que le signal Sin est en avance de phase par rapport à Sout. Ceci conduit au passage du signal UP de l'état bas à l'état haut, le signal DOWN restant à l'état bas. A l'instant t2', le signal Saut passe à l'état bas. Ceci conduit au passage du signal UP de l'état haut à l'état bas. A l'instant t2', les signaux UP et DOWN sont tous deux à l'état haut pendant le temps de réponse des portes logiques puis repassent à l'état bas, sans modifier l'information d'avance de phase du signal Sin par rapport au signal Sout contenue dans le signal UP, de sorte que l'on peut considérer que le signal UP passe instantanément de l'état haut à l'état bas à l'instant t2' et que le signal DOWN reste sensiblement en permanence à l'état bas. A l'instant t3', le signal Sin passe de l'état bas à l'état haut. Les signaux UP et DOWN restent à l'état bas. A l'instant t4', le signal Sout passe de l'état bas à l'état haut. Les signaux UP et DOWN restent à l'état bas. Le rapport cyclique du signal UP est donc identique à ce qui a été décrit précédemment en relation avec la figure 6. Dans le chronogramme inférieur de la figure 9, à l'instant tl', le signal Sout passe de l'état haut à l'état bas, le signal Sin restant à l'état haut, ce qui signifie que le signal Sout est en avance de phase par rapport à Sin. Ceci conduit au passage du signal DOWN de l'état bas à l'état haut, le signal UP restant à l'état bas. A l'instant t2', le signal Sin passe de l'état haut à l'état bas. Ceci conduit au passage du signal DOWN de l'état haut à l'état bas. A l'instant t2', les signaux UP et DOWN sont tous deux à l'état haut pendant le temps des réponses des portes logiques puis repassent à l'état bas, sans modifier l'information d'avance de phase du signal Sout par rapport au signal Sint contenue dans le signal DOWN, de sorte que l'on peut considérer que le signal DOWN passe instantanément de l'état haut à l'état bas à l'instant t2' et que le signal UP reste sensiblement en permanence à l'état bas. A l'instant t3', B8696 - 06-RAB-268

18 le signal Saut passe de l'état bas à l'état haut. Les signaux UP et DOWN restent à l'état bas. A l'instant t4', le signal Sin passe de l'état bas à l'état haut. Les signaux UP et DOWN restent à l'état bas.

La figure 10 représente un autre exemple de réalisation de la pompe de charge QP adapté au comparateur de phase PC de la figure 8. Les éléments communs avec l'exemple de réalisation de la pompe de charge QP de la figure 7 sont désignés par les mêmes références. Chaque interrupteur TI à TM correspond à un transistor MOS à canal N dont le drain est relié au noeud K et dont la source est reliée à une borne de la source de courant SC5i, l'autre borne de la source de courant SC5i étant reliée à la masse GND. L'interrupteur T de la pompe de charge QP de la figure 7 est remplacé par quatre transistors MOS M11, M12, M13 et M14. Le transistor M11 est un transistor MOS à canal P dont la grille reçoit le signal UP. Le transistor M12 est un transistor MOS à canal P dont la grille reçoit le signal UP. Les sources des transistors M11 et M12 sont reliées à une borne de la source de courant SC4. Le transistor M13 est un transistor MOS à canal N dont la grille reçoit le signal DOWN. Le transistor M14 est un transistor MOS à canal N dont la grille reçoit le signal DOWN. Le drain du transistor M11 est relié au drain du transistor M13 et le drain du transistor M12 est relié au drain du transistor M14. Les sources des transistors M13 et M14 sont reliées à une borne d'une source de courant SC4'. L'autre borne de la source de courant SC4' est reliée à la masse GND. La source de courant SC4' fournit le courant IDOWN égal au courant IUP. Lorsque le signal UP est à l'état haut et le signal DOWN est à l'état bas, c'est-à-dire lorsque le signal Sin est en avance de phase sur le signal Sout, les transistors M11 et M14 sont à l'état bloqué et les transistors M12 et M13 sont passants. Le condensateur C, relié à la borne K, est alors chargé par un courant égal IUP-NxID, N étant le nombre de bits du signal DIGITAL CTRL à l'état haut. Lorsque le signal UP est à B8696 - 06-RAB-268

19 l'état bas et le signal DOWN est à l'état haut, c'est-à-dire lorsque le signal Saut est en avance de phase sur le signal Sin, les transistors M11 et M14 sont passants et les transistors M12 et M13 sont à l'état bloqué, le condensateur C est alors déchargé par un courant égal -IDOWN-NxID. Lorsque les signaux UP et DOWN sont simultanément à l'état haut, les transistors M11 et M13 sont à l'état bloqué et les transistors M12 et M14 sont passants. Les courants fournis par les sources de courant SC4 et SC4' passent de la source VDD à la masse GND sans passer par le condensateur C. De même, lorsque les signaux UP et DOWN sont simultanément à l'état bas, les transistors M11 et M13 sont passants et les transistors M12 et M14 sont à l'état bloqué. Les courants fournis par les sources de courant SC4 et SC4' passent de la source VDD à la masse GND sans passer par le condensateur C. Dans ces deux dernier cas, le condensateur C est déchargé par un courant égal à NxID. La figure 11 représente un exemple de réalisation du module ICTRL. Le module ICTRL est une transconductance comprenant une entrée E recevant la tension VCAP et deux sorties 01 et 02. La sortie 01 est connectée au noeud N1 du circuit déphaseur OS et la sortie 02 est connectée au noeud N2 du circuit déphaseur OS. Le module ICTRL comprend une paire différentielle ayant un transistor M0S M15 et un transistor M0S M16 à canal N. La grille du transistor M15 est reliée à l'entrée E. La grille du transistor M16 reçoit la tension de référence VREF. Les sources des transistors M15 et M16 sont reliées à la masse GND à travers une source de courant SC6. La source de courant SC6 délivre un courant constant I1. Le drain du transistor M15 est relié au drain d'un transistor MOS M17 à canal P monté en diode dont la source est reliée à la source de potentiel VDD. Le drain du transistor M16 est relié au drain d'un transistor MOS M18 à canal P monté en diode dont la source est reliée à la source de potentiel VDD. Le transistor M17 est monté en miroir de courant avec un transistor MOS M19 à canal P et un transistor MOS M20 à canal N. La grille et le drain du B8696 - 06-RAB-268

20 transistor M17 sont reliés à la grille du transistor M19. La source du transistor M19 est reliée à la source de potentiel VDD et le drain du transistor M19 est relié au drain et à la grille du transistor M20. La source du transistor M20 est reliée à la masse GND. Le module ICTRL comprend, en outre, deux étages de sortie Dl et D2 ayant une structure similaire. L'étage de sortie Dl comprend un transistor M0S M21 à canal P dont la source est reliée à la source de potentiel VDD, dont la grille est reliée à la grille du transistor M18 est dont le drain est relié à la borne de sortie 01. L'étage Dl comprend, en outre, un transistor M0S M22 à canal N dont le drain est relié à la borne de sortie 01, dont la source est reliée à la masse GND et dont la grille est reliée à la grille du transistor M20. L'étage de sortie D2 comprend un transistor M0S M23 à canal P dont la source est reliée à la source de potentiel VDD, dont la grille est reliée à la grille du transistor M18 est dont le drain est relié à la borne de sortie 02. L'étage D2 comprend, en outre, un transistor M0S M24 à canal N dont le drain est relié à la borne de sortie 02, dont la source est reliée à la masse GND et dont la grille est reliée à la grille du transistor M20. Le fonctionnement du module ICTRL est le suivant. En fonction de la différence entre les tensions VCAP et VREF, appliquées sur les grilles respectives des transistors M15 et M16 de la paire différentielle, des courants Ici et Ic2 s'établissent dans les deux branches de ladite paire différentielle, en respectant l'égalité Icl+Ic2=I1. Les transistors M17, M19, M20, M22 et M24 étant montés en miroir de courant, le courant Ici se retrouve aux drains des transistors M22 et M24. De même, les transistors M18, M21 et M23 étant montés en miroir de courant, le courant Ic2 se retrouve aux drains des transistors M21 et M23. Par conséquent, les sorties 01 et 02 délivrent un courant qui correspond à la différence entre les courants Ici et Ic2 qui dépend de la différence entre les tensions VCAP et VREF.

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21 La figure 12 représente un autre exemple de réalisation d'un interpolateur de phase 100 selon l'invention permettant la réalisation d'un déphasage Ocp entre les signaux Sin et Saut variant de 0° à 360° tout en faisant fonctionner le circuit déphaseur variable OS dans la plage de déphasage linéaire. L'interpolateur de phase 100 comprend l'interpolateur de phase 10 (Phase Interpolator) décrit précédemment et comprend en outre un multiplexeur MUX fournissant les signaux Sin et Sin à l'interpolateur de phase 10 et recevant quatre signaux : un signal carré CK 0° de fréquence Fin ; le complémentaire du signal CK 0°, noté CK 180°, qui correspond donc à un signal carré de fréquence Fin déphasé de 180° par rapport au signal CK 0° ; un signal CK 90° qui correspond à un signal carré de fréquence Fin déphasé de 90° par rapport au signal CK 0° ; et le complémentaire du signal CK 90°, noté CK 270°, qui correspond donc à un signal carré de fréquence Fin déphasé de 270° par rapport au signal CK 0°. Les signaux CK 0°, CK 90°, CK 180° et CK 270° peuvent être fournis par un générateur d'horloge comprenant, par exemple, une boucle d'éléments retardateurs, appelée boucle à verrouillage de délai ou DLL (de l'anglais Delay Locked Loop), ou par une horloge de bon rapport cyclique et de fréquence double de celle du fonctionnement de l'interpolateur et un diviseur de fréquence. Le multiplexeur MUX reçoit un signal de commande CMD MUX et fournit, en fonction du signal de commande CMD MUX, le signal Sin égal à l'un des signaux CK o°, CK 90 °, CK 180 ° et CK 270° et le signal Sin correspondant au complémentaire du signal Sin. La figure 13 illustre le principe de fonctionnement de l'interpolateur de phase 100 de la figure 12. On divise la plage d'interpolation de phase de 0° à 360° en quatre zones Z1 à Z4 correspondant respectivement à des déphasages de 45° à 135°, de 135° à 225°, de 225° à 315° et de 315° à 45° (modulo 360°).

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22 Lorsqu'une interpolation de phase comprise entre 45° et 135° doit être réalisée, ce qui correspond à la zone Z1, le signal de commande CMD MUX commande le multiplexeur MUX de sorte que le signal Sin soit égal au signal CK 0°. Lorsqu'une interpolation de phase comprise entre 135° et 225° doit être réalisée, ce qui correspond à la zone Z2, le signal CMD MUX commande le multiplexeur MUX de sorte que le signal Sin soit égal au signal CK 90°. Ce signal étant déjà déphasé de 90° par rapport au signal CK 0°, un décalage supplémentaire compris entre 45° et 135° appliqué au signal CK 90° par le circuit déphaseur OS équivaut à un déphasage compris entre 135° et 225° appliqué au signal CK 0°. Lorsqu'une interpolation de phase comprise entre 225° et 135° doit être réalisée, ce qui correspond à la zone Z3, le signal CMD MUX commande le multiplexeur MUX de sorte que le signal Sin soit égal au signal CK 180°. Ce signal étant déjà déphasé de 180° par rapport au signal CK 0°, un déphasage supplémentaire compris entre 45° et 135° appliqué au signal CK 180° par le circuit déphaseur OS équivaut à un déphasage compris entre 225° et 315° appliqué au signal CK 0°. Lorsqu'une interpolation de phase comprise entre 315° et 45°(modulo 360°) doit être réalisée, ce qui correspond à la zone Z4, le signal CMD MUX commande le multiplexeur MUX de sorte que le signal Sin soit égal au signal CK 270°. Ce signal étant déjà déphasé de 270° par rapport au signal CK 0°, un déphasage supplémentaire compris entre 45° et 135° appliqué au signal CK 270° par le circuit déphaseur OS équivaut à un déphasage compris entre 315° et 45°(modulo 360°) appliqué au signal CK 0°. Les exemples de réalisation de l'interpolateur de phase décrits précédemment permettent avantageusement d'obtenir un faible bruit puisque le bruit de phase est une copie du bruit du signal injecté. En outre, l'architecture de l'interpolateur de phase permet de réaliser une commande numérique particulièrement simple.

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23 Un interpolateur de phase est généralement inclus dans un synthétiseur de fréquence. Un tel synthétiseur est généralement intégré dans un circuit avec d'autres fonctions, par exemple, une interface d'un bus informatique, un circuit de réception radiofréquence, etc. Des circuits intégrés incluant un ou plusieurs synthétiseurs de fréquence font partie d'équipements électroniques, par exemple, des disques durs informatiques, des téléphones mobiles, etc. La figure 14 représente, sous forme de blocs, un exemple d'équipement électronique 20 comportant, entres autres circuits 21 et dispositifs 22, un circuit intégré 30 intégrant, parmi d'autres circuits 31, un synthétiseur de fréquence 40 comportant un interpolateur de phase 100 et d'autres circuits 41. Différentes liaisons arbitraires ont été représentées entre les différents éléments. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art.

Claims (13)

1. REVENDICATIONS1. Interpolateur de phase (10) recevant un premier signal (Sin) ayant une fréquence d'oscillation (Fin) et fournissant un deuxième signal (Sout) ayant ladite fréquence d'oscillation et ayant un déphasage (Ocp) par rapport au premier signal qui dépend d'un troisième signal (DIGITAL CTRL), l'interpolateur comprenant : un circuit déphaseur variable (OS) recevant le premier signal (Sin) et fournissant le deuxième signal (Sout), le circuit déphaseur comprenant un oscillateur ayant une fréquence propre (Fo) variable commandée par un quatrième signal (Is) ; un comparateur de phase (PC) adapté à recevoir les premier et deuxième signaux et à fournir un cinquième signal (UP) représentatif dudit déphasage ; et un module (QP, C, ICTRL) adapté à fournir le quatrième 15 signal qui dépend des troisième et cinquième signaux.
2. 2. Interpolateur selon la revendication 1, dans lequel le circuit déphaseur (OS) comprend un circuit multivibrateur astable (50) ayant une première branche et une seconde branche disposée en parallèle entre des première et seconde bornes 20 d'alimentation, des moyens (SC1, SC2, C) adaptés à fournir, dans chacune des première et seconde branches, un premier courant commandé par le quatrième signal (Is) d'où il résulte une variation de la fréquence d'oscillation libre (Fo) de l'oscillateur synchronisé. 25
3. 3. Interpolateur selon la revendication 2, dans lequel, pour chacune des première et seconde branches, les moyens comprennent une première source de courant (SC1, SC2) adaptée à délivrée un deuxième courant (Io) constant, et dans lequel le quatrième signal (Is) est un troisième courant 30 variable qui s'ajoute au deuxième courant.
4. 4. Interpolateur selon l'une quelconque des revendications 1 à 3, dans lequel le comparateur de phase (PC) est adapté à fournir le cinquième signal (UP) sous la forme d'unB8696 - 06-RAB-268 25 signal binaire dont le rapport cyclique dépend dudit déphasage (Ocp) .
5. 5. Interpolateur selon la revendication 4, dans lequel les premier et deuxième signaux (Sin, Sout) sont des signaux binaires alternant entre des premier et deuxième états et dans lequel le comparateur de phase (PC) est adapté à fournir le cinquième signal (UP) à un troisième état lorsque, le premier signal (Sin) étant en avance de phase par rapport au second signal (Sout), le premier signal est au premier état, le deuxième signal étant au deuxième état, et à fournir le cinquième signal sensiblement à un quatrième état sinon.
6. 6. Interpolateur selon la revendication 5, dans lequel le troisième signal (DIGITAL CTRL) est un signal numérique codé sur un nombre M de bits, un nombre N desdits M bits étant dans un troisième état et dans lequel le module (QP, C, ICTRL) comprend : un condensateur (C) ; une deuxième source de courant (SC4) adaptée à fournir un quatrième courant constant IUP ; M troisièmes sources de courant (SC5i), chaque troisième source de courant étant adaptée à fournir un cinquième courant constant ID ; et un circuit de connexion (T, Ti) adapté à connecter les deuxième et troisièmes sources de courant au condensateur de façon à charger le condensateur par un sixième courant (Iload) égal à IUP-N*ID lorsque le cinquième signal (UP) est au troisième état et, au moins en partie, égal à -N*ID lorsque le cinquième signal est au quatrième état.
7. 7. Interpolateur selon la revendication 6, dans lequel le comparateur de phase (PC) est adapté à fournir un sixième signal (DOWN) binaire au troisième état lorsque, le deuxième signal (Sout) étant en avance de phase par rapport au premier signal (Sin), le deuxième signal est au premier état, le premier signal étant au deuxième état, et à fournir le sixième signal sensiblement au quatrième état sinon.B8696 - 06-RAB-268 26
8. 8. Interpolateur selon la revendication 7, dans lequel le module comprend une quatrième source de courant (SC4') adaptée à fournir un septième courant constant IDOWN et dans lequel le circuit de connexion (M11, M12, M13, M14, Ti) est adapté à connecter les deuxième, troisième et quatrième sources de courant au condensateur (C) de façon à charger le condensateur avec le sixième courant (Iload) courant égal à IUP-N*ID lorsque le cinquième signal (UP) est au troisième état et que le sixième signal (DOWN) est au quatrième état, égal à -IDOWN-N*ID lorsque le sixième signal est au troisième état et que le cinquième signal est au quatrième état, et égal à -N*ID lorsque les cinquième et sixième signaux sont simultanément au quatrième état.
9. 9. Interpolateur selon la revendication 8, dans lequel 15 le circuit de connexion comprend : un premier transistor MOS (M11) à canal P dont la source est reliée à la deuxième source de courant (SC4) et dont la grille reçoit le cinquième signal (UP) ; un second transistor MOS (M12) à canal P dont la 20 source est reliée à la deuxième source de courant et dont la grille reçoit le complémentaire (UP) du cinquième signal ; un troisième transistor MOS (M14) à canal N dont la source est reliée à la quatrième source de courant (SC4') et dont la grille reçoit le sixième signal (DOWN), les drains des 25 premier et troisième transistor MOS étant reliés au condensateur (C) ; un quatrième transistor MOS (M13) à canal N dont la source est reliée à la quatrième source de courant (SC4') et dont la grille reçoit le complémentaire (DOWN) du sixième 30 signal, le drain du troisième transistor étant relié au drain du quatrième transistor ; M ensembles, chaque ensemble étant relié au condensateur et comprenant en série la cinquième source de courant (SC5i) et un cinquième transistor MOS (Ti) à canal NB8696 - 06-RAB-268 27 dont la grille est commandée par l'un des bits du troisième signal (DIGITAL CTRL).
10. 10. Interpolateur selon l'une quelconque des revendications 1 à 9, comprenant, en outre : un circuit de fourniture de septièmes signaux d'horloge (CLK 0°, CLK 90°, CLK 180°, CLK 270°) à la fréquence d'oscillation (Fin) et déphasés les uns par rapport aux autres ; et un multiplexeur (MUX) recevant les septièmes signaux et un huitième signal (CMD MUX) et adapté à fournir le premier signal (Sin) égal à l'un des septièmes signaux en fonction du huitième signal.
11. 11. Synthétiseur de fréquence numérique incluant un interpolateur de phase conforme à l'une quelconque des 15 revendications 1 à 10.
12. 12. Circuit électronique intégré incluant un synthétiseur de fréquence conforme à la revendication 11.
13. 13. Equipement électronique comportant au moins un circuit intégré selon la revendication 12.