FR2689294A1 - Circuit de pompage de tension à utiliser dans des dispositifs de mémoire à semi-conducteur. - Google Patents

Abstract

Circuit pour pomper la tension d'alimentation à utiliser dans un dispositif de mémoire à semi-conducteur et à haute densité utilisant une tension d'alimentation basse, incluant un circuit de pompage de tension pour générer (M1, M2) lors d'une mise sous tension initiale une première tension de sortie étant essentiellement identique à la tension d'alimentation, et pour pomper (C2, C3) la tension de sortie à un second niveau de tension supérieur au niveau de sortie lorsque le dispositif de mémoire à semi-conducteur est validé en réponse à des pulsations de sortie d'un oscillateur.

Description

"Circuit de pompage de tension à utiliser dans des dispositifs de mémoire

à semi-conducteur"

La présente invention a pour objet des dis-

positifs de mémoire à semi-conducteur et, plus parti-

culièrement, un circuit de pompage de tension appliqué

à des dispositifs de mémoire à semi-conducteur de hau-

te complexité qui requièrent une tension de source de

bas niveau.

La complexité des dispositifs de mémoire à semi-conducteur a été rapidement augmentée, de sorte que les dispositifs de mémoire avec une capacité de plusieurs dizaines de mégabits (Mbit) sont fabriqués en technologie 1 micron (micromètre) ou moins De tels dispositifs de mémoire à semi-conducteur comportent le plus souvent une pluralité d'éléments CMOS (transistor métal oxyde silicium), dans lesquels la tension de fonctionnement est appliquée à travers des films dié- lectriques minces Lorsque la complexité augmente, l'espace entre les éléments CMOS ou les lignes de20 signaux est réduit en même temps que l'épaisseur des films diélectriques, de sorte qu'il est nécessaire

d'abaisser le niveau de la tension de fonctionnement. Par exemple, les dispositifs de mémoire de l'ordre de 64 Mbit ont habituellement une tension de fonctionne-

ment de 1,5 V Toutefois, si la tension de fonctionne-

ment du dispositif de mémoire est seulement abaissée sans considérer les autres conditions, la baisse de tension causée par la tension de seuil des transistors MOS et les résistances des lignes de signaux durant la transmission des signaux donnés rendent souvent impos- sible la lecture et l'écriture des données Pour résoudre ce problème, la tension de source appliquée

de manière externe est amplifiée dans la microplaquet-

te du dispositif de mémoire De tels moyens d'amplifi-

cation sont usuellement dénommés circuits de pompage, circuits autoélévateur ou circuits d'élévation de tension, l'expression circuit de pompage sera retenue

dans la présente demande.

En se référant à la figure l A pour illustrer un circuit de pompage conventionnel, des pulsations de

validation d'horloge sont appliquées à travers un cir-

cuit de commande 1, 2 à une électrode d'une capacité de pompage 3 qui fournit sur son autre électrode une tension pompée Vpp augmentée par couplage à un niveau supérieur au niveau de tension appliqué à la première électrode Bien que ce circuit de pompage ait une structure simple, il n'est pas prévu de moyen pour stabiliser la sortie de la capacité de pompage 3 et en conséquence sa sécurité de fonctionnement décroît dans les dispositifs de mémoire de haute complexité avec une tension de fonctionnement basse De plus, il est difficile de régler le cadencement des impulsions

d'horloge de validation.

Dans le but d'améliorer le circuit de pompa-

ge de la figure l A on a proposé un autre circuit de pompage de tension (voir IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL 24, NO 3, JUIN 1989) tel que montré sur la figure 1 B Sur la figure 1 B, 4 PHB représente le signal de précharge de la ligne de mot, 4 Dl et 42 les signaux d'horloge de validation des signaux d'adresse

de rangée, et OSC le signal de sortie de l'oscilla-

teur Lorsque la microplaquette est validée et en attente, c'est-à- dire à l'état préchargé avant et après l'exécution d'une opération de lecture/écriture, le signal de précharge de la ligne de mot 4 >PHB passe au niveau Vpp Lorsque la microplaquette est en mode opérationnel, le signal e PHB est amené au niveau de

tension de la terre ( O V).

Comme indiqué sur la figure l B, si le signal

de précharge de la ligne de mot 4 PHB est ramené à par-

tir du niveau Vpp jusqu'à O V, les signaux d'horloge e 1 et < 2 sont montés au niveau Vcc Alors le signal

d'horloge % 1 provoque l'effet de couplage des capaci-

tés Cl et C 2 lequel fait monter les tensions des

lignes de signal G 1 et G 2 au niveau Vcc ou plus, pen-

dant que le signal d'horloge < 2 provoque l'effet de couplage des capacités C 3 et C 4 lesquelles montent les tensions des lignes de signal G 3 et G 4 au niveau Vpp

lequel est supérieur au niveau Vcc Ensuite les ten-

sions hautes des lignes de signal G 1 et G 2 sont rame-

nées à OV par le signal d'horloge D 2 Les tensions des lignes de signal G 3 et G 4 sont la sortie Vpp Si la microplaquette passe de l'état opérationnel à l'état en attente, le signal de précharge de lignes de mot

e PHB est amené au niveau Vpp et en conséquence la sor-

tie du circuit de la figure l B a le niveau Vcc La tension de niveau Vpp se produit seulement lorsqu'un signal d'adresse de rangée donné devient actif Le circuit de la figure l B résout les problèmes associés

avec la tension instable de Vpp et le cadencement pré-

cis du signal d'entrée, mais ceci provoque d'autres problèmes En effet, les moyens de circuit additionnel pour générer le signal de précharge de ligne de mot

e PHB et les signaux d'horloge 4 > 1 et 42 sont nécessai-

res ce qui rend difficile d'obtenir une microplaquette

de haute complexité En outre, la tension Vpp est sor-

tie lorsque le signal d'adresse de rangée devient actif en validant les signaux d'horloge 41 et e 2, ce

qui dégrade la vitesse de fonctionnement de la micro-

plaquette Additionnellement, le circuit de la figure l B montre une faible valeur de l'efficacité de pompage

de tension dans les dispositifs de mémoire à semi-

conducteur dans la fourchette de 16 Mbit à 64 Mbit.

La figure 1 C révèle un autre circuit de pom-

page de tension conventionnel qui a été proposé par Yoshinobu Nakakome et Al of Japanese Hitachi Company dans l'article intitulé "An Experimental 1 5-V 64 Mbit DRAM", IEEE Journal of Solid State Circuits, Vol 26, No.4, Avril 1991, page 465 à 472 Cet article révèle

un circuit de commande de ligne de mot destiné à empê-

cher que la tension de la ligne de mot ne soit rabais-

sée par la tension de seuil du transistor d'accès.

Comme on le voit sur la figure 1 C, la commande de ligne de mot produit une tension pompée Vî d'un niveau de 2 Vcc par la mise en oeuvre en retour des circuits de pompage de charge C Pl et CP 2 même lorsque

la microplaquette est sous une faible tension de fonc-

tionnement Ce circuit présente les problèmes suivants: Premièrement la capacité du condensateur Coe connecté au noeud Vî devient si grande que la surface de la microplaquette est augmentée Lorsque la tension de niveau "haut" est transmise à une ligne de mot sélectionnée, un partage de charges se produit entre la capacité Cm et le composant capacitif cw de la ligne de mot Cette relation peut être exprimée par l'équation suivante ( 1): CC X VCH = (CWL + C Ce) X V VE = lCC /(Ce + COE)l X Va (Eq 1) Au vu de Eq 1, il est préférable pour la

tension VE de la ligne de mot d'être égale à la ten-

sion pompée V H Dans ce but, la capacité Cî devrait avoir une valeur suffisamment grande pour ignorer la capacité Cw Après le partage de charges, la chute

de tension du noeud Vcc devrait être faible pour assu-

rer le fonctionnement stable du circuit lors du cycle suivant En conséquence, la capacité Coe devrait être grande. Deuxièmement, pour amener la tension de la ligne de mot sélectionnée au niveau "haut", le circuit de pompage de tension est maintenu en fonctionnement

pour charger le noeud Vî, ainsi on accroît la consom-

mation de puissance de la microplaquette En outre, le

fonctionnement continu du circuit de pompage de ten-

sion de la figure 1 C peut accroître de manière exces-

sive la tension d'une Vî jusqu'à la destruction des

transistors voisins.

La présente invention a pour but de procurer un circuit de pompage de tension qui augmente le

niveau de la tension appliquée en sortie d'un disposi-

tif de mémoire à semi-conducteur de haute complexité tout en conservant une faible consommation de puissance. La présente invention a aussi pour but de procurer un circuit de pompage de tension pour élever

le niveau de tension appliquée en sortie tout en per-

mettant le fonctionnement à haute vitesse et avec une

faible consommation d'un dispositif de mémoire à semi-

conducteur de haute complexité.

La présente invention a aussi pour but de procurer un circuit de compensation de tension qui

compense immédiatement la chute de la tension de sor-

tie d'un circuit de pompage de tension conventionnel-

lement utilisé dans un dispositif de mémoire à semi-

conducteur de haute complexité ayant une consommation

de puissance faible.

La présente invente a encore pour but de procurer un circuit de compensation de tension qui élève continuellement la tension de source à un niveau donné pour améliorer l'efficacité de fonctionnement d'une microplaquette de mémoire à semi-conducteur de

haute complexité.

La présente invention a encore pour but de procurer un circuit de pompage de tension qui élève le

niveau de la tension appliquée en sortie d'une micro-

plaquette de mémoire à semi-conducteur sans augmenter

la dimension de la microplaquette.

La présente invention a encore pour but de procurer un circuit de pompage de tension qui réduit

la consommation de puissance d'un dispositif de mémoi-

re à semi-conducteur d'une haute complexité.

Selon la présente invention, un dispositif

de mémoire àa semi-conducteur étant pourvu d'une ali-

mentation en tension et incluant un oscillateur pour

générer des impulsions est particulièrement remarqua-

ble en ce qu'il comporte un circuit de pompage de ten-

sion pour d'une part, générer dans un état initial de mise sous tension une première tension de sortie étant sensiblement identique à la tension d'alimentation, et

d'autre part procurer par pompage une tension de sor-

tie d'une seconde valeur de tension de sortie avant, ou lors de, la validation du dispositif de mémoire à semi-conducteur, en réponse aux impulsions de sortie de l'oscillateur, la seconde tension de sortie étant

supérieure à la première tension de sortie.

D'autres caractéristiques de la présente

invention seront apparentes au vu de la description

qui va suivre.

Selon la présente invention, des moyens de pompage de tension à utiliser dans un dispositif de mémoire à semi-conducteur avec un oscillateur pour

générer des impulsions d'une forme d'onde donnée com-

porte des moyens d'entrée pour répondre aux impulsions de l'oscillateur, des moyens de pompage de tension pour produire une élévation de tension jusqu'à un niveau donné en réponse au signal de sortie des moyens

d'entrée, et des moyens de polarisation pour transfor-

mer le signal de sortie des moyens de pompage de ten-

sion au niveau de tension de source d'une micropla-

quette au moment de la mise sous tension de la micro-

plaquette.

Selon un autre aspect de la présente inven-

tion, un dispositif de mémoire à semi-conducteur avec

un noeud de pompage de tension pour recevoir une ten-

sion élevée à un niveau donné supérieur à la tension

de source d'alimentation de la microplaquette est pré-

vu avec un circuit de compensation de tension, lequel comporte des moyens d'entrée pour recevoir un signal de validation, des moyens de pompage de tension pour générer une tension élevée en réponse à une transition du signal de sortie des moyens d'entrée, et des moyens de sortie pour transférer la tension élevée des moyens de pompage de tension, dispositif de mémoire dans lequel une chute de tension du noeud de pompage de

tension est immédiatement compensée lors d'un fonc-

tionnement actif de la microplaquette tel que la vali-

dation ou la vérification de la microplaquette Dans ce cas, le signal de validation représente divers

signaux selon les modes de fonctionnement de la micro-

plaquette et peut être généré par un signal d'impul-

sion d'adresse de rangée (RAS) ou un signal d'impul-

sion d'adresse de colonne (CAS).

Selon un autre aspect de la présente inven-

tion, un dispositif de mémoire à semi-conducteur avec des circuits utilisant une tension élevée au-dessus de la tension de source comporte un noeud de pompage de

tension connecté au circuit utilisant une tension éle-

vée, un circuit de pompage de tension pour générer un pompage de tension d'un niveau donné pendant la mise

sous tension de la microplaquette, des moyens d'isola-

tion pour transférer la tension de pompage au noeud de pompage de tension, un générateur actif d'impulsion pour compenser la chute de la tension de pompage en réponse au signal de sortie des circuits utilisant la tension élevée, un détecteur pour produire un signal de détection en réponse au niveau de tension du noeud

de pompage de tension pour le ramener au moins au cir-

cuit de pompage de tension, et un circuit de blocage pour abaisser la tension élevée d'une quantité élevée

en réponse au signal de détection La tension de pom-

page générée par le circuit de pompage de tension est

préchargée au niveau de tension de la source, cepen-

dant que la tension élevée est préchargée au niveau

abaissé par la tension de seuil du transistor d'isola-

tion de la tension de source Le circuit de pompage de tension et le générateur actif d'impulsion reçoivent

la tension de source comme signal d'entrée Le généra-

teur actif d'impulsion transfère la tension élevée à

travers un autre transistor d'isolation jusqu'au cir-

cuit utilisant le voltage élevé, lequel transistor d'isolation transfère une tension de pompage préparée de manière interne en tant que tension élevée jusqu'au

circuit utilisant la tension élevée.

La présente invention sera maintenant décri-

te plus spécifiquement uniquement à titre d'exemple avec référence aux dessins ci-joints parmi lesquels: la figure l A est un schéma bloc qui illustre un

mode de réalisation d'un circuit de pompage de ten-

sion selon l'art antérieur; la figure 1 B est un schéma de circuit illustrant un autre mode de réalisation d'un circuit de pompage de tension selon l'art antérieur; la figure 1 C est un schéma de circuit qui illustre un autre mode de réalisation d'un circuit de pompa- ge de tension selon l'art antérieur; la figure 2 est un schéma bloc qui illustre un mode de réalisation d'un circuit de pompage de tension selon la présente invention; la figure 3 A est un schéma de circuit montrant un mode de réalisation spécifique de la figure 2; la figure 3 B est un diagramme de cadencement qui montre le fonctionnement du circuit de la figure 3 A; la figure 3 C est un circuit montrant un autre mode de réalisation spécifique de la figure 2; la figure 4 est un schéma bloc qui illustre un second mode de réalisation du circuit de pompage de tension selon la présente invention; la figure 5 A est un circuit qui montre un mode de réalisation spécifique de la figure 4; la figure 5 B est un diagramme de cadencement qui montre le fonctionnement du circuit de la figure A; la figure 5 C est un circuit qui montre un autre mode de réalisation spécifique de la figure 4; la figure 5 D est un circuit qui montre encore un autre mode de réalisation spécifique de la figure 4; la figure 6 est un schéma bloc qui illustre un troisième mode de réalisation du circuit de pompage de tension selon la présente invention; la figure 7 A est un circuit qui montre un mode de réalisation structurel du circuit de pompage de la figure 6; la figure 7 B est un circuit qui montre un mode de réalisation spécifique du circuit de pompage de la figure 7 A; la figure 7 C est un circuit qui montre un mode de réalisation spécifique du générateur actif d'impul- sion de la figure 6; la figure 7 D est un diagramme de cadencement qui illustre le fonctionnement du générateur actif d'impulsion de la figure 7 C; la figure 7 E est un circuit qui montre un mode de réalisation du détecteur de la figure 6;

les figures 7 F à 7 H illustrent des modes de réali-

sation du circuit de blocage de la figure 6; et la figure 8 est un diagramme de cadencement qui illustre le fonctionnement du circuit de la figure 6.

Sont maintenant décrits trois exemples d'ap-

plication des principes conformes à la présente inven-

tion, mais il sera clair à l'homme du métier que d'au-

tres exemples et modes de réalisation de la présente invention peuvent être réalisés sans S 'écarter de

l'essence de la présente invention.

EXEMPLE 1

En se référant à la figure 2, un signal

d'horloge de commande d'oscillateur est généré simul-

tanément avec la mise sous tension de la microplaquet-

te dans le but d'actionner un oscillateur 100 lorsqu'un détecteur (non représenté) détecte qu'une tension Vpp n'est pas à un niveau donné L'oscillateur

100 génère des impulsions dont la tension est ampli-

f iée à travers un circuit de commande 200 Le signal

d'impulsion amplifié est transféré au circuit de pom-

page de tension 300 pour produire une tension élevée donnée Vpp Un circuit de polarisation 400 précharge la borne de sortie du circuit de pompage de tension il

300 au niveau de la tension de source Vcc simultané-

ment avec la mise sous tension de la microplaquette.

Le circuit de commande 200 est destiné à améliorer l'efficacité de la génération et de l'élévation de tension de la tension Vpp. Un mode de réalisation préféré de la figure 2 est montré sur la figure 3 A Le circuit d'entrée soit 1115 comporte une porte NON-OU 13 et une porte NON- ET 14 Le signal de sortie du circuit d'entrée est amplifié en tension à travers un circuit de commande

soit 2128 Les signaux de sortie du circuit de comman-

de sont connectés aux capacités Cl, C 2, C 3, C 4 et au circuit d'élévation de tension Les capacités C 2 et C 3 sont respectivement connectées aux canaux des premier

et second transistors de transfert Ml et M 2 Les élec-

trodes des capacités Cl et C 2 faisant face aux canaux des transistors de transfert Ml et M 2 sont alimentées avec la tension de source Vcc à partir d'un premier circuit de polarisation soit 3134 Les grilles des premier et second transistors de transfert Ml et M 2 sont alimentées avec la tension de source Vcc à partir

d'un second circuit de polarisation soit 3538.

Le fonctionnement du circuit de la figure 3 A est maintenant spécifiquement décrit avec référence avec la figure 3 B On notera que la tension Vpp est continuellement pompée indépendamment de la phase de

sortie de l'oscillateur qu'elle soit "haute" ou "bas-

se" De plus, les inverseurs 25, 26 et la capacité Cl disposés entre la borne de sortie de la porte NON-OU 13 et la grille du premier transistor de transfert Ml,

les inverseurs 27, 28 et la capacité C 4 entre l'inver-

seur 15 connectés à la borne de sortie de la porte

NON-ET 14 et la grille du second transistor de trans-

fert M 2, et le second circuit de polarisation soit 3538 ont pour but de maximiser l'efficacité du circuit

de pompage de tension selon la présente invention.

Lorsque la microplaquette est mise sous tension, les noeuds Ni et N 2 sont initialisés ou préchargés avec le

niveau de tension de source (Vcc pour parler précisé-

ment, ceci sera le niveau Vcc-Vth, mais réalisé avec le niveau Vcc en remplacement des composants du premier circuit de polarisation soit 3134 avec les

transistors MOS de type P) Si l'oscillateur fonction-

ne comme montré sur la figure 3 B, les noeuds Ni et N 2 sont activés dans des phases opposées entre le niveau Vcc et le niveau 2 Vcc (ceci est le résultat de l'effet de couplage des capacités C 2 et C 3) Les noeuds N 3 et N 4 sont également activés entre le niveau Vcc et le niveau 2 Vcc par l'effet de couplage des capacités Cl et C 4 En conséquence la tension Vpp est graduellement élevée à partir du niveau initial Vcc jusqu'au niveau 2 Vcc par le partage de charge à travers les premier et second transistors de transfert Ml et M 2, tels que montrés sur la figure 5 Dans ce cas, du fait que la porte NON-OU 13 et l'inverseur 15 ont des phases de sortie opposées, les basculements des premier et second transistors de transfert Ml et M 2 sont réalisés de manière opposée en pompant de manière continue la tension Vpp vers le niveau 2 Vcc De plus, du fait que les grilles des premier et second transistors de transfert Ml et M 2 sont continuellement alimentées

avec la tension Vcc par le second circuit de polarisa-

tion soit 3538, les canaux des premier et second transistors de transfert Ml et M 2 sont entièrement conducteurs lorsque le noeud Ni ou N 2 est au niveau 2 Vcc, ceci améliorant encore l'efficacité du pompage de la tension Vpp En outre la tension Vpp est générée

avec un niveau donné, par exemple 2 Vcc avant la vali-

dation de la microplaquette, fournissant ainsi une

haute vitesse de fonctionnement de la microplaquette.

Dans le cas du circuit montré sur la figure 3 A, une tension fortement élevée est obtenue même pour une tension de source de fonctionnement très faible Vcc de la microplaquette, de sorte que la tension Vpp a la valeur de 4,5 V ou plus avec une tension Vcc de 3 V. Le circuit de la figure 3 C est similaire au circuit de la figure 3 A exceptés les premier et second transistors de transfert M 10 et M 20 connectés par diodes En comparant la figure 3 C avec la figure 3 A, ont été enlevés les inverseurs 25, 26 et la capacité Cl connectés à la grille du premier transistor de transfert Ml, les inverseurs 27, 28 et les capacités C 4 connectés à la grille du second transistor de transfert M 2, et le second circuit de polarisation soit 3538 Les caractéristiques de fonctionnement de la figure 3 C sont similaires à celles de la figure 3 A. La tension du noeud N 10 ou N 20 est élevée au niveau 2 Vcc pour basculer le premier ou le second transistor de transfert M 10 ou M 20, augmentant ainsi la tension Vpp à un niveau donné Le circuit de la figure 3 C est suffisamment simple pour être utilisé adéquatement

dans une microplaquette de haute complexité Le con-

cept technique de la présente invention tel que montré sur la figure 2 peut être réalisé selon d'autres modes de réalisation que ceux des figures 3 A et 3 C Par exemple, le circuit d'entrée peut prendre n'importe quelle forme sous réserve d'effectuer logiquement des réponses différentes à la sortie en forme d'onde de l'oscillateur, et les premier et second circuits de polarisation peuvent aussi prendre n'importe quelle

forme sous réserve de fournir une tension Vcc (ou Vcc-

Vth).

EXEMPLE 2

En se référant à la figure 4, un signal de validation est appliqué à un circuit de précharge de la tension de source 50 et au circuit de commande 70 d'un circuit de sortie M Le signal Vpp est transféré du canal du circuit de sortie M à la borne de sortie du circuit de pompage de tension (c'est-à-dire le générateur de tension Vpp) prévu sur la microplaquet- te Le circuit de précharge de tension de source 50, destiné à améliorer l'efficacité du circuit de pompage de tension 60, amène le circuit de pompage de tension à pomper la tension de sortie jusqu'à un niveau

donné, et, initialement, précharge le circuit de pom-

page de tension 60 avec la tension de source Vcc lors-

que le circuit de la figure 4 est invalidé Le circuit

de commande 70 ne commande l'opération de sortie exé-

cutée par le circuit de sortie M que lorsque la ten-

sion élevée Vpp appliquée à la microplaquette a chuté.

Le circuit de sortie est aussi utilisé pour empêcher la tension élevée Vpp (c'est-à-dire la tension générée par le circuit de pompage de tension prévu sur la microplaquette) de s'écouler de manière inverse dans le circuit de pompage de tension lorsque le circuit de la figure 4 est invalidé Dans cet exemple, le circuit de sortie M est constitué d'un transistor MOS de type N, mais peut prendre toute autre forme pour transférer

la tension élevée Vpp.

Des modes de réalisation spécifiques du cir-

cuit de la figure 4 sont montrés sur les figures 5 A, C et 5 D Les circuits des figures 5 A, 5 C et 5 D possè- dent différents circuits d'entrée selon le genre de signal de validation et le mode de fonctionnement de la microplaquette En effet il existe divers modes de fonctionnement actifs de la microplaquette tels que écriture et lecture de données, vérification de la microplaquette, etc, et en conséquence le signal de validation est positionné de diverses manières De ce fait, les circuits des figures 5 A, 5 C et 5 D ont pour but de compenser la chute de tension se produisant

pour chaque fonctionnement actif.

Le circuit de la figure 5 A comporte un cir-

cuit d'entrée 10 A pour fournir un signal de valida-

tion, un circuit de précharge de tension de source 50 connecté au signal de sortie du circuit d'entrée 10 A, un circuit de pompage de tension 60 connecté au signal

de sortie du circuit d'entrée 10 A pour élever la ten-

sion du signal de sortie du circuit de précharge de tension de source 50, un circuit de sortie M 7 pour transférer la tension élevée du circuit de pompage de tension 60, un circuit de commande de sortie 70 pour

commander le fonctionnement du circuit de sortie M 7.

Les inverseurs 61, 62,,66 sont utilisés adéquate-

ment pour une connexion efficace des éléments de cir-

cuit Le circuit d'entrée 10 A consiste en une porte NON-ET 71 avec deux entrées recevant respectivement deux signaux de validation PTRST et PRD, une porte

NON-OU 74 avec une entrée recevant le signal de vali-

dation PRD à travers un inverseur 73 et une autre entrée recevant le signal de sortie de la porte NON-ET

71 à travers un inverseur 72, et un inverseur 75 con-

necté à la sortie de la porte NON-OU 74.

Le circuit de précharge de tension de source

50 comporte une première capacité de pompage de ten-

sion Cl, un premier transistor de tirage Ml, un second transistor de tirage M 2, un troisième transistor de tirage M 4 et un quatrième transistor de tirage M 3 Une électrode de la capacité Cl est connectée au signal de

sortie du circuit d'entrée 10 A à travers les inver-

seurs 61, 62, 63 Le premier transistor de tirage Ml a sa grille connectée à la tension de source Vcc et son canal entre le tension de source et l'autre électrode de la première capacité Cl Le second transistor de tirage M 2 a sa grille connectée avec le noeud de sortie N 6 et son canal entre la tension de source et

l'autre électrode de la première capacité Cl Le troi-

sième transistor de tirage M 4 a sa grille connectée avec la tension de source Vcc et son canal entre la tension de source et le noeud de tension N 6 Le qua- trième transistor de tirage M 3 a sa grille connectée avec l'autre électrode de la première capacité Cl et le canal entre la tension de source et le noeud de

sortie N 6 Le circuit de pompage de tension 60 compor-

te une seconde capacité de pompage de tension C 2 dont

une entrée est connectée au signal de sortie du cir-

cuit d'entrée 10 A via les inverseurs 64, 65 et le cir-

cuit de commande 77, 78 pour améliorer l'efficacité du pompage de tension Le circuit de commande de sortie 70 comporte une troisième capacité depompage C 3 avec une électrode connectée au signal de sortie du circuit d'entrée 10 A via les inverseurs 64, 65, une quatrième capacité de pompage C 4 avec une électrode connectée au signal de sortie du circuit d'entrée via un inverseur

66, un cinquième transistor de tirage M 5 avec sa gril-

le connectée à la tension de source Vcc et son canal entre la tension de source et l'autre électrode de la quatrième capacité C 4, et un sixième transistor de tirage M 6 avec sa grille connectée à l'autre électrode de la quatrième capacité C 4 Le canal du sixième transistor de tirage M 6 a une extrémité connectée avec la tension de source et l'autre extrémité connectée à

la fois avec l'autre électrode de la troisième capaci-

té C 3 et la borne de commande du circuit de sortie M 7.

Le noeud de sortie N 6 du circuit de pompage de tension transfère la tension élevée Vpp et est ramené en retour à la borne de commande du deuxième transistor de tirage M 2 Les signaux de validation PTRST et PRD respectivement basculent lorsque les signaux d'adresse de colonne et de rangée sont positionnés comme signaux actifs. Les caractéristiques de fonctionnement du circuit de la figure 5 A sont décrites avec référence au diagramme des temps de la figure 5 B Les signaux de validation PTRST et PRD sont à un niveau bas comme montré sur la figure 5 B lorsqu'ils ne produisent pas

de transition (ou que la microplaquette n'est pas opé-

rationnelle) Le diagramme des temps de la figure 5 B

représente les opérations après l'activation des cir-

cuits de la figure 5 A Lorsque le circuit de la figure A est invalidé, les noeuds N 6 et N 4 sont tous deux préchargés avec la tension de source Vcc Le noeud Ni, pour recevoir le signal de sortie du circuit 10 A, est préchargé avec la tension de terre, le noeud N 5 du circuit de précharge de tension de source 50 avec 2 Vcc, et le noeud de sortie N 6 du circuit de pompage de tension 60 avec la tension de source Le noeud N 4 est préchargé avec Vcc connecté à la borne de commande du circuit de sortie M 7, lequel est invalidé Ensuite, la microplaquette est activée, pendant que le noeud N 5 du circuit de précharge de tension de source 50 est préchargé avec la tension de source et le noeud de sortie N 6 du circuit de pompage de tension 60 avec 2 Vcc Le noeud N 3 du circuit de contrôle de sortie 60

est préchargé avec Vcc et le noeud N 4 avec 2 Vcc appli-

qués à la borne de commande du circuit de sortie N 7.

Lorsque le signal de validation PRD est, premièrement, élevé au niveau "haut" (le signal de validation PRD

est produit avec retard après que le signal d'impul-

sion d'adresse de rangée RAS soit devenu un signal actif), le niveau de tension du noeud Ni devient "bas", et en conséquence, le noeud N 5 devient 2 Vcc et les noeuds N 6 et N 4 deviennent Vcc Dans ce cas, le

* noeud N 6 possède le niveau de tension exact Vcc à tra-

vers le troisième transistor de tirage M 3 entièrement passant du fait du noeud N 5 ayant le niveau de tension 2 Vcc, ainsi, il est complètement pompé au niveau 2 Vcc lorsque le noeud Ni passe au niveau "haut" Pendant ce

temps, le circuit de sortie M 7 est coupé, ce qui indi-

que que la microplaquette est activée pour appliquer la tension Vpp aux composants de la microplaquette (c'est-à-dire les composants tels qu'un circuit de commande de ligne de mot, un circuit de commande de données de sortie, etc) Alors si le signal de validation PTRST passe au niveau "haut" (dans ce cas, le signal de validation PRD conserve le niveau "haut"), le noeud Ni prend le niveau "haut" ce qui provoque le passage respectivement des noeuds N 5, N 6, N 4 au niveau Vcc, 2 Vcc et 2 Vcc La tension Vpp est

utilisée comme tension de fonctionnement de la micro-

plaquette, laquelle souffre ainsi d'une chute de ten-

sion A ce moment, le circuit de sortie M 7, dont la borne de contrôle est alimentée avec 2 Vcc et le canal est chargé avec 2 Vcc à une extrémité, est activé pour compenser rapidement la chute de tension de la tension Vpp Ainsi, les composants de la microplaquette qui

utilisent Vpp comme tension de fonctionnement conser-

vent un fonctionnement stable, et la vitesse de fonc-

tionnement n'est pas diminuée Alors, si le signal de validation PTRST devient "bas"', le noeud Ni à nouveau prend le niveau "bas" ce qui provoque le noeud N 5 à passer au niveau 2 Vcc et les noeuds N 6 et N 4 au niveau Vcc, ainsi, on empêche la tension Vpp de s'écouler en

sens inverse à travers le circuit de sortie M 7 Ensui-

te, si le signal de validation PRD devient "bas", cha-

que composant est préchargé avec la valeur initiale et

il s'ensuit que la chute de la tension Vpp est correc-

tement compensée Sur la figure 5 B, l'intervalle de temps Q pendant lequel la tension Vpp est sensiblement compensée peut être ajusté correctement en fonction

des caractéristiques de la microplaquette en contrô-

lant la durée du signal de validation ou en prévoyant

un circuit à retard pour le circuit de pompage de ten-

sion. Le circuit de la figure 5 C est similaire à celui de la figure SA à l'exception des signaux de validation fournis en entrée au circuit d'entrée l OB et de la construction de la porte logique qui en

découle Le signal de validation PXIE commande l'ap-

plication de la tension élevée Vpp du circuit de pom-

page de tension à une ligne de mot donnée et le signal de validation PDPX est activé lors d'une transition du RAS ou lors d'une transition provoquée par le décodage d'une adresse donnée Le circuit d'entrée 10 B consiste en une première porte NON-ET 81 et une porte NON-OU 82 chacune avec deux entrées respectivement connectées aux deux signaux de validation PXIE et PDPX et une deuxième porte NON-ET 84,pour recevoir la sortie de la porte NON-OU 82 à travers un inverseur 83 Le noeud Ni qui reçoit le signal de sortie du circuit d'entrée 10 B est préchargé au niveau "haut" comme dans le cas de la

figure 5 A, et les autres circuits fonctionnent égale-

ment comme dans le circuit de la figure 5 A Les signaux de validation PXIE et PDPX sont des signaux d'horloge largement utilisés pour divers modes de

fonctionnement des mémoires dynamiques RAM.

Le circuit de la figure 5 D comporte un signal de validation supplémentaire PFTE du circuit d'entrée 10 C en comparaison avec le circuit de la figure 5 C En conséquence, la porte NON-ET 88 pour recevoir le signal de validation PFTE comporte trois entrées et une sortie Le signal de validation PFTE

est validé lorsqu'une microplaquette de mémoire effec-

tue le mode de test Le circuit de la figure 5 D fonc-

tionne également de la même manière que celui de la figure 5 C, et le noeud Ni est préchargé au niveau "haut". Les circuits des figures 5 A, 5 C et 5 D ont

différents usages en fonction des modes de fonctionne-

ment de la microplaquette et en conséquence peuvent tous être prévus dans une microplaquette pour réaliser les buts de la présente invention A l'évidence, diverses modifications des circuits peuvent être effectuées sans s'écarter de l'essence de la présente

invention.

EXEMPLE 3

Les moyens de pompage de tension comportent un circuit de pompage 500 pour produire une tension élevée Vpp, un générateur actif d'impulsion 600 pour

compenser la chute de la tension élevée Vpp, un détec-

teur 700 pour détecter le niveau de la tension élevée Vpp, et des premier et second circuits de blocage 800 et 900 pour empêcher la tension élevée Vpp de s'élever

au-dessus d'un niveau donné.

-Le circuit de pompage 500 comporte, comme

montré sur la figure 7 A, un oscillateur 110 pour géné-

rer des impulsions d'horloge de pompage 4 PP en réponse au signal de détection de niveau "DET du détecteur 700, une pompe de charge 130 pour produire la tension

élevée Vpp en réponse aux impulsions d'horloge de pom-

pe 4 PP, un première circuit de précharge 160 pour pré-

charger le noeud de pompage de la sortie de la pompe de charge 130 avec Vcc avant l'opération de pompage, des transistors d'isolation 141, 142 pour transférer la tension du noeud de pompage au noeud Vpp 180 et un second circuit de précharge 170 pour précharger les grilles des transistors d'isolation 141, 142 avec Vcc

avant l'opération de pompage.

En se référant à la figure 7 B pour illustrer spécifiquement le circuit de la figure 7 A, la pompe de charge 130 comporte un premier circuit de pompage de charge 130 a amené au niveau "haut" des impulsions d'horloge de pompage <PP et un second circuit de pompe de charge 130 b amené au niveau "bas" des impulsions d'horloge de pompage <DPP Le premier circuit de précharge 160 consiste en deux portes de transmission 161

et 162 connectées en bascule entre la tension de sour-

ce Vcc et les premier et second noeuds de pompage 165 et 166 Similairement, le second circuit de précharge 170 consiste en deux portes de transmission 171 et 172 exécutant l'opération de bascule pour alimenter les grilles des transistors d'isolation 141 et 142 avec la tension de source Vcc Les transistors d'isolation 141 et 142 qui sont des transistors NMOS dans le présent

mode de réalisation, transfèrent les tensions des pre-

mier et second noeuds de pompage 165 et 166 au noeud Vpp 180 Les premier et second circuits de précharge et 170 fonctionnent pour élever simultanément les

tensions de noeuds de pompage 165 et 166 et les gril-

les des transistors d'isolation 141 et 142 à partir du niveau Vcc Les impulsions d'horloge de pompage 4 PP

sont adaptées en ce qui concerne la largeur d'impul-

sion au moyen des inverseurs 113, 114 et de la porte NON-ET 115 pour devenir les premières impulsions d'horloge de pompage 4 >P Pa appliquées aux première et seconde capacités MOS de pompage 131 et 132 du premier

circuit de pompage de charge 130 a qui sont respective-

ment connectées à la grille et au drain du premier transistor d'isolation 141 En outre, les impulsions

d'horloge de pompage e PP sont adaptées en ce qui con-

cerne la largeur d'impulsion au moyen des inverseurs 113, 114 et de la porte NON-ET 116 pour devenir les

secondes impulsions d'horloge de pompage 4 P Pb appli-

quées via l'inverseur 135 aux troisième et quatrième capacités MOS du deuxième circuit de pompage de charge b qui sont respectivement connectées au drain et à

la grille du deuxième transistor d'isolation 142 Ain-

si, dans le cas d'impulsions d'horloge de pompage 4 PP au niveau "bas", les première et seconde capacités MOS de pompage 131 et 132 fonctionnent pour charger le noeud Vpp 180 avec deux 2 Vcc, alors que dans le cas

des impulsions d'horloge de pompage e PP étant au ni-

veau "haut", les troisième et quatrième capacités MOS de pompage 133 et 134 fonctionnent pour élever en plus le niveau de tension du noeud Vpp 180 qui a déjà été

chargé avec 2 Vcc au moyen du premier circuit de pompa-

ge de charge 130 a Le circuit de pompage 500 fournit la tension élevée Vpp, à travers les premier et second

transistors d'isolation 141 et 142, au circuit de com-

mande de ligne de mot ou à la porte de séparation de ligne de bit, et, en conséquence, ne nécessite pas une

capacité de séparation comme dans le circuit conven-

tionnel montré sur la figure 1 En outre, la tension élevée Vpp ayant déjà été préparée, est fournie à la porte de séparation de la ligne de bit, de sorte que les amplificateurs de détection de type N et de type P peuvent être utilisés communément et il est inutile de prévoir un circuit additionnel pour élever la tension

appliquée à la porte de séparation comme dans le cir-

cuit conventionnel Ceci contribue à la réduction de la dimension de la microplaquette Si le niveau de la tension de source Vcc appliqué à la porte NON-ET pour

commander l'oscillateur n'est pas élevé au niveau d'u-

ne valeur donnée (s'il n'est pas dans l'état de fonc-

tionnement), le circuit de pompage 500 ne fonctionne pas et, en conséquence, le courant d'opération et

d'attente de la microplaquette n'est pas substantiel-

lement augmenté, ce qui réduit la consommation de

puissance nécessitée pour le pompage.

Le générateur actif d'impulsion 600 est des-

tiné à compenser la chute de la tension élevée Vpp qui est provoquée par l'utilisation de la tension élevée Vpp du circuit de pompage 500 pour l'alimentation répétée du circuit de commande de ligne de mot ou la porte de séparation (la porte du transistor pour

transférer les données entre les lignes de données).

Comme montré sur la figure 7 C, le générateur actif d'impulsion 600 comporte un circuit exclusif OU (XOR) 210 pour recevoir les impulsions d'horloge PXIE, PDPX et la tension de source Vcc, un prégénérateur 220 activé lorsque la sortie du circuit XOR 210 est basse, et un circuit de commande de générateur d'impulsion 230 activé lorsque la sortie du circuit XOR 210 devient haute Les signaux PXIE et PDPX sont utilisés pour commander les lignes de mot sélectionnées d'un

réseau de mémoire.

Dans le prégénérateur 220, la sortie du cir-

cuit XOR 210 est appliquée au premier noeud 201, lequel est connecté avec le second noeud 202 via trois inverseurs en cascade 221, 222, 223 et une capacité de

génération d'impulsion 224 Entre les second et troi-

sième noeuds 202 et 203, on a disposé les transistors NMOS 226 et 227 dont les grilles sont accouplées en

croix et les drains connectés à la tension de source.

Les deux transistors doivent pré-charger le troisième noeud avec Vcc entier en employant la tension du second noeud Entre les premier et troisième noeuds 201 et 203, sont connectés en série quatre inverseurs

231, 232, 233, 234 et une second capacité de généra-

tion d'impulsion 235 Le premier noeud 201 est connec-

té avec le quatrième noeud 204 via un inverseur 239 et

une troisième capacité de génération d'impulsion 241.

Le quatrième noeud 204 est chargé avec le niveau Vcc-

Vth au moyen d'un transistor NMOS 238 connecté à la tension de source Vcc En plus, le quatrième noeud 204

est connecté avec la grille du transistor NMOS de pré-

charge 237 dont le drain est connecté à la tension de source La source du transistor NMOS 237 est connectée avec le cinquième noeud 205 Entre l'inverseur 232 et le cinquième noeud 205, est connectée une quatrième capacité de génération d'impulsion 236 Le noeud Vpp est connecté à la source du troisième transistor

d'isolation 240 dont la grille et le drain sont res-

pectivement connectés aux cinquième et troisième noeuds 205 et 203 En se référant à la figure 7 D basée

sur la figure 7 C, lorsque le premier noeud 201 connec-

té à la sortie du circuit XOR 210 est en état "bas",

les trois inverseurs 221, 222, 223 et la première ca-

pacité de génération d'impulsion 224 connectée en sé-

rie avec le première noeud 201, fonctionnent pour éle-

ver le niveau de tension du second noeud 202 à partir de Vcc-Vth (préchargé au moyen du transistor NMOS 225) jusqu'à 2 Vcc-Vth Ceci amène les transistors NMOS 226 et 227 à charger le troisième noeud 203 avec le niveau

exact Vcc Du fait que le niveau de tension du qua-

trième noeud 204 est élevé à partir de Vcc-Vth jusqu'à

2 Vcc-Vth pendant que le premier noeud 201 est au ni-

veau "bas", le cinquième noeud 205 est chargé au ni-

veau exact Vcc à travers le transistor NMOS 237 En-

suite, lorsque le niveau de tension du premier noeud 201 devient "haut", le niveau de tension du troisième

noeud 203 s'élève à partir du niveau Vcc jusqu'au ni-

veau 2 Vcc du fait de l'activation de la quatrième ca-

pacité de génération d'impulsion 236 Similairement, la quatrième capacité de génération d'impulsions 236

fonctionne pour élever le niveau de tension du cin-

quième noeud 205 à partir du niveau Vcc jusqu'au ni-

veau 2 Vcc Ainsi, le transistor d'isolation 240 four-

nit 2 Vcc au noeud Vpp 180 Dans ce générateur actif

d'impulsion 200, la tension de source Vcc est une en-

trée du circuit XOR 210 et en conséquence, n'amenera pas ce circuit en-dessous d'un niveau donné comme dans le circuit de pompage 500 De plus, du fait que les signaux PXIE et PDPX sont générés à partir du circuit utilisant la tension élevée Vpp (c'est-à-dire le cir-

cuit de commande de ligne de mot), la chute de la ten-

sion élevée Vpp peut être compensée au moyen de la procédure ci-dessus Le nombre de générateurs actifs d'impulsion est proportionnel à celui des circuits

utilisant la tension élevée Vpp.

En se référant à la figure 7 E, la tension élevée Vpp est appliquée à la grille du transistor NMOS 310 et son niveau est détecté Alors, la tension

de seuil du transistor NMOS 310 connecté entre la ten-

sion de source et le noeud de détection 301 devrait être positionnée à la valeur qui coupe ou enclenche le

transistor selon que la tension de grille est supé-

rieure ou inférieure à 2 Vcc en supposant que la ten-

sion élevée Vpp est 2 Vcc Le procédé pour positionner la tension de seuil du transistor NMOS est bien connu de l'homme de l'art et ne sera donc pas décrit Entre le noeud de détection 301 et la tension de terre Vss est disposé un transistor NMOS 320 dont la grille est connectée à une tension de référence Vref Etant donné

que la résistance constante entre le noeud de détec-

tion 301 et la tension de sol Vss est Rref et que, entre la tension de source et le noeud de détection

301, elle est Rpp (variant selon le niveau de la ten-

sion élevée Vpp), la tension du noeud de détection 301

est déterminée par le ratio Rref/(Rpp+Rref) En cons-

équence, si le niveau de la tension élevée Vpp devient

bas, la valeur de Rpp augmente, ce qui diminue la ten-

sion du noeud de détection Alors, à travers les trois

inverseurs 340, 350, 360 et 370, 380, 390, sont géné-

rés le signal de détection 4 DET et le signal de bloca-

ge 4 CLMP avec un état "haut" Au contraire, si le niveau de la tension élevée Vpp devient "haut", la valeur de Rpp diminue, ce qui provoque l'accroissement

de la tension du noeud de détection 301 et, en cons-

équence, le signal de détection t PDET et le signal de blocage 4 CLMP deviennent "bas" Comme montré sur la figure 7 A, le signal de détection 4 'DET de niveau "haut" est fourni en retour au circuit de pompage 500

pour commander à l'oscillateur 110 d'exécuter les opé-

rations de pompage de Vpp, élevant ainsi le niveau réduit de la tension élevée Vpp Si le signal de détection <PDET est au niveau "bas", l'oscillateur 110

est désactivé et cesse d'exécuter l'opération de pom-

page. En se référant à la figure 7 F, on voit les

premier et second circuits de blocage 800 et 900 des-

tinés à empêcher l'élévation de la tension Vpp jusqu'à

un niveau indésirable Ils servent à abaisser la ten-

sion exagérément élevée vpp jusqu'à la tension de source Vcc dans le but d'empêcher la destruction des composants lorsque le niveau de la tension élevée Vpp excède une valeur donnée Par exemple, comme montré

sur la figure 7 F, lorsque le niveau de la tension éle-

vée Vpp augmente, le détecteur 700 produit un signal de blocage 4 CLMP de niveau "bas" appliqué à la grille

du transistor PMOS 410, de sorte que la tension exagé-

rément élevée Vpp est déchargée via les canaux des transistors NMOS en cascade 420, 430 et du transistor PMOS 410 vers la borne de tension de source Dans ce cas, la tension élevée Vpp est abaissée à travers le transistor NMOS 430 jusqu'à à peu près Vcc+Vth Le circuit de la figure 7 G utilise les transistors NMOS en cascade 510, 520 et le transistor PMOS 530 pour décharger la tension élevée Vpp sans utiliser le signal 4 CLMP comme dans la figure 7 F Bien sur, la

tension élevée Vpp est abaissée à travers le transis-

tor NMOS jusqu'à Vcc+Vth Le niveau d'abaissement de la tension élevée est déterminé par le nombre (n) de transistors NMOS mis en cascade entre la borne Vpp et la borne Vcc pour contribuer à la chute de tension. Les circuits des figures 7 F et 7 G exposent le cas dans

lequel N = 1 Si on utilise N transistors NMOS en cas-

cade pour contribuer à la chute de tension, la tension

élevée Vpp sera abaissée jusqu'à Vcc+n Vth.

Sur la figure 7 H, le bloqueur 800 comporte deux circuits de blocage disposés entre les bornes Vcc et Vpp Le circuit de blocage 1 a la même structure

que le circuit de la figure 7 F et le circuit de bloca-

ge 2 est similaire au circuit de la figure 7 G en éli-

minant le transistor PMOS 530 dont la grille est mise au sol dans la figure 7 G Etant donné que les tensions

de seuil des transistors NMOS 420, 520, 510 sont res-

pectivement Vthl, Vth 2, Vth 3 (dans ce cas, on suppose que la relation entre les tensions de seuil est Vthl < Vth 2 + Vth 3), le circuit de blocage 1 fonctionne de la même manière que le circuit de la figure 7 F Dans le circuit de blocage 2, si le niveau de tension du noeud C a la valeur de Vcc+Vth 2, le transistor NMOS 520 est enclenché et si le niveau de tension de la borne Vpp à la valeur de Vcc+Vth 2 +Vth 3 ou plus, le transistor NMOS 510 est enclenché, de sorte que le passage de courant s'effectue entre les bornes Vcc et Vpp pour décharger la tension Ainsi, dans la figure 7 H, jusqu'à ce que le niveau de tension de la borne Vcc vienne se situer

dans la fourchette Vcc+Vth 2 et Vcc+Vth 2 +Vth 3, le cir-

cuit de blocage 1 utilise le signal de blocage 4 CLMP

pour ajuster le niveau de tension de la borne Vpp com-

me désiré et lorsque le niveau de tension de la bor-

ne Vpp excède la valeur Vcc+Vth 2 +Vth 3, le circuit de blocage 2 enclenche les transistors NMOS 520 et 510

pour décharger la tension de la borne Vpp En cons-

équence, le niveau de tension de la borne Vpp peut être réglé pour avoir n'importe quelle valeur entre

Vcc+Vth 2 +Vth 3 et Vcc+Vthl.

Maintenant, le fonctionnement du circuit selon l'invention sera décrit en référence à la figure

8 dans laquelle les lignes fléchées montrent les rela-

tions entre les signaux.

Avant de fournir la tension de source Vcc (état "bas"), la sortie de l'inverseur 112 du circuit

de pompage 500 est basse et en conséquence, les impul-

sions d'horloge de pompage DPP sont maintenues "hau-

tes" En fournissant la tension de source, les premier et second noeuds de pompage 165 et 166 et les grilles des premier et second transistors d'isolation 141 et 142 sont préchargés avec la tension de source Vcc au moyen des premier et second circuits de précharge 160, Ceci provoque la précharge du noeud Vpp 180 avec Vcc-Vth L'oscillateur génère périodiquement les

impulsions d'horloge de comptage e PP Alors les pre-

mière et seconde impulsions d'horloge de pompage 4 P Pa et e P Pb qui fonctionnent en complémentarité en réponse aux impulsions d'horloge de pompage e PP amènent les premier et second noeuds de pompage 165 et 166 et les grilles des premier et second transistors d'isolation 141 et 142 à avoir le niveau de tension de 2 Vcc En conséquence, la tension du noeud Vpp 180 est élevée à 2 Vcc Cette tension élevée Vpp à 2 Vcc est abaissée du fait du partage de charge lorsqu'elle est fournie à des lignes de mot, des portes de séparation, etc (voir 801 et 802 dans la figure 8) Dans le but de

compenser cette chute de tension, on utilise le géné-

rateur actif d'impulsion 200 de la figure 5, dont le fonctionnement a été décrit en référence à la figure 5 B Dans le même temps, si la tension élevée Vpp est élevée excessivement due à un pompage excessif, le signal de blocage 4 DCLMP devient "haut" dans la figure 7 E Ceci provoque la chute jusqu'à Vcc+Vth (voir 803

dans la figure 8) du niveau de la tension élevée Vpp.

Lorsque le signal de blocage 4 CLMP est "bas" le signal de détection 4 DET est aussi "bas" Ceci provoque que les impulsions d'horloge de pompage 4 PP reste hautes comme dans l'état initial d'invalidation Ainsi, le circuit de pompage 500 n'exécute pas plus longtemps l'opération de pompage, de sorte que le niveau de la tension élevée Vpp peut chuter de manière excessive (voir 804 dans la figure 8) Toutefois, dans ce cas, le signal de détection 4 DDET devient "haut" ce qui

redémarre les opérations de pompage.

Ainsi que décrit ci-dessus, le générateur actif d'impulsion 600 compense la chute de tension élevée Vpp, le détecteur 700 conserve la stabilité du niveau Vpp instantané et les circuits de blocage 800 et 900 empêchent la tension élevée Vpp de s'élever excessivement De plus, le circuit de pompage 500 de la figure 7 B et le générateur actif d'impulsion 600 de la figure 7 c sont utilisés pour fournir la tension élevée au transistor d'isolation de ligne de bit sans

utiliser des capacités comme dans le circuit conven-

tionnel de la figure 1 C, de sorte que des amplifica-

teurs de détection à canal N et à canal p peuvent être communément utilisés réduisant ainsi la dimension de la microplaquette De plus, le circuit de pompage 500 fonctionne seulement en recevant la tension de source

Vcc réduisant ainsi la consommation de puissance de la microplaquette.

Diverses modifications et modes de réalisa- tion des circuits décrits ci-dessus en référence aux

dessins ci-joints peuvent être envisagés sans S 'écar-3, ter du cadre de la présente invention.

Ainsi, la présente invention procure un cir-

cuit de pompage de tension utilisé dans un dispositif de mémoire à semiconducteur de haute complexité, dans

lequel la tension de source peut être élevée et main-

tenue à une valeur réglée adéquatement pour les compo-

sants du dispositif.

Claims (7)

R E V E N D I C A T I O N S

1) Dispositif de mémoire à semi-conducteur

utilisant une tension de pompage (Vpp) générée en ré-

ponse à une horloge de pompage provenant d'un oscilla-

teur ( 100; OSC; 110), caractérisé en ce que qu'il comporte des moyens de pompage ( 300, 500) connectées entre l'oscillateur et un noeud de tension de pompage (Vpp; 180), pour appliquer la tension de pompage à un noeud de tension de pompage en réponse à l'horloge de

pompage, et des moyens de génération active d'impul-

sion ( 600) pour maintenir la tension de pompage en ré-

ponse au niveau de la tension d'alimentation (Vcc) et

d'un signal procuré par un circuit utilisant la ten-

sion de pompage.

2) Dispositif de mémoire à semi-conducteur selon la revendication 1, caractérisé en ce que les moyens de pompage comportent des premier ( 21, 22, 25, 26, Cl, C 2, 43, 45, CIO; 130 a) et second ( 23, 24, 27,

28, C 3, C 4, 44, 46, 47, C 20; 130 b) circuits de pompa-

ge de charge fonctionnant de manière complémentaire en

réponse à l'horloge de pompage.

3) Dispositif de mémoire à semi-conducteur

selon la revendication 2, caractérisé en ce qu'il com-

porte:

des premiers moyens de bascule (MI, M 10; 141) con-

nectés entre le premier circuit de pompage de charge et le noeud de tension de pompage, ces premiers moyens de bascule étant activés par une sortie du premier circuit de pompage de charge, et

des seconds moyens de bascule (M 7, M 70; 147) con-

nectés entre le second circuit de pompage de charge et le noeud de tension de pompage, ces seconds moyens de bascule étant activés par une sortie du

second circuit de pompage de charge.

4) Dispositif de mémoire à semi-conducteur

selon la revendication 3, caractérisé en ce qu'il com-

porte des moyens de précharge ( 31-34, 51-54; 160) pour précharger une tension de sortie des premier et

second circuits de pompage de charge à un niveau pré-

déterminé. ) Dispositif de mémoire à semi-conducteur selon la revendication 1, caractérisé en ce que les moyens de génération active d'impulsion comportent:

une porte logique ( 10 A, 1 OOB, b 00 C; 210) pour rece-

voir au moins la tension d'alimentation et le signal de sortie (PTRST, PRD, PXIE, PDPX, PFTE; Pxie, Pdpx) provenant d'un circuit utilisant la tension de pompage,

un prégénérateur ( 61-63, MI-M 3, Cl; 220) pour posi-

tionner une tension au noeud de génération d'impul-

sion (N 6/N 4; 203/205) à un premier niveau lorsqu'une sortie de la porte logique est dans un premier état logique, un circuit de commande d'impulsion ( 64-66, M 4-M 7, 60, C 2-C 5; 230, 240) pour pomper la tension du

noeud de génération d'impulsion à une seconde ten-

sion lorsque la sortie de la porte logique est dans un deuxième état logique, et des moyens de bascule (M 7; 240) connectés entre le

noeud de génération d'impulsion et le noeud de ten-

sion de pompage, ces moyens de bascule étant activés

par la tension du noeud de génération d'impulsion.

6) Dispositif de mémoire à semi-conducteur

selon la revendication 5, caractérisé en qu'il compor-

te des moyens de précharge (Ml-M 6; 225-227, 237, 238) pour précharger la tension du noeud de génération

d'impulsion à un niveau prédéterminé.

7) Dispositif de mémoire à semi-conducteur

selon l'une quelconque des revendications 1 à 5, ca-

ractérisé en ce qu'il comporte des moyens de détection

( 700) pour procurer un signal de détection à l'oscil-

lateur, le signal de détection étant activé par le ni-

veau de la tension de pompage.

8) Dispositif de mémoire à semi-conducteur

selon l'une quelconque des revendications 1 à 5, ca-

ractérisé en ce qu'il comporte des moyens de blocage ( 800, 900) pour réduire un excès de surtension de la tension de pompage en fonction du signal de détection,

de sorte que la tension de pompage est maintenue.