FR2482807A1 - Dispositif d'interface pour la reception de signaux pcm ou signaux modules par impulsion - Google Patents

Abstract

L'INVENTION CONCERNE UN DISPOSITIF D'INTERFACE POUR LA RECEPTION DE SIGNAUX PCM. LE DISPOSITIF D'INTERFACE COMPREND UNE MEMOIRE TAMPON 401 DANS LAQUELLE PEUT ETRE ECRIT OU LU DE FACON ASYNCHRONE UN SIGNAL PCM; DES CIRCUITS POUR INSERER UN IDENTIFICATEUR DE TRAME DANS LE SIGNAL PCM LORS DE SON ECRITURE DANS LA MEMOIRE 401; DES CIRCUITS 407, 408 POUR DETERMINER SI UN IDENTIFICATEUR DE TRAME EST PRESENT DANS UN SIGNAL DE SORTIE LU DE LA MEMOIRE 401 A UN INSTANT DESIGNE PAR UNE IMPULSION EXTERIEURE DE DESIGNATION DE POSITION DE TRAME; DES CIRCUITS POUR REMETTRE A ZERO LA MEMOIRE 403, 404, 406, 409, 410 ET POUR STOPPER L'ALIMENTATION DE LA MEMOIRE EN IMPULSIONS D'HORLOGE DE LECTURE ET D'ECRITURE LORSQUE L'IDENTIFICATEUR DE TRAME N'EST PAS DELIVRE A L'INSTANT PREDETERMINE, ET DES CIRCUITS 406, 410, 412 POUR REPRENDRE CETTE ALIMENTATION SOIT EN LECTURE, SOIT EN ECRITURE. L'INVENTION S'APPLIQUE NOTAMMENT A DES TERMINAUX DE RECEPTION DE SIGNAUX PCM.

Description

L'invention concerne un-dispositif d'interface pour des signaux PCM

(c'est-à-dire des signaux modulés par impulsion),

et a plus particulièrement pour objet un dispositif d'inter-

face pour des signaux PCM capable de synchroniser un signal de réception PCM avec les phases de bit et de trame d'un terminal de traitement de signaux ou terminal, et d'extraire

et de séparer l'information de signal d'un signal de récep-

tion PCM.

De façon à réaliser un terminal tel qu'un convertisseur DTM/FDM (transmultiplexeur) qui interconnecte directement des signaux PCM multiplexés par division de temps (TDM) et des signaux multiplexés par division de fréquence à bande latérale unique (FDM) par un traitement numérique, il est nécessaire

d'avoir un dispositif d'interface pour les signaux de récep-

tion PCM. Ce dispositif d'interface doit remplir les fonc-

tions suivantes: 1) même si la fréquence d'horloge d'un terminal PCM qui transmet un signal PCM est en synchronisme avec la fréquence d'horloge d'un autre terminal qui reçoit ce signal PCM, la phase de bit entre le signal d'horloge de cet autre

terminal et le signal de réception PCM varie de façon àléatoi-

re du fait d'impulsions parasites (jitter) au cours de la transmission. En outre, les lignes de transmission peuvent avoir des caractéristiques de retard qui varient en fonction de la température. Par conséquent, il est nécessaire de compenser les différences de phase provoquées par ce jitter et par ces variations de retard: 2) Même si les signaux d'horloge de deux terminaux sont en synchronisme, leurs compteurs de contrôle de temps ne sont pas toujours initialisés de façon identique, ce qui entraîne une relation de phase incompatible entre les trames du signal

de réception PCM et la trame de temps de référence d'un ter-

minal A. Par conséquent, l'alignement ou la synchronisation de trame entre les deux terminaux doit être harmonisé avant

le traitement des signaux.

3) Dans un terminal assurant le traitement de signaux, le nombre des échantillons de données à l'intérieur d'une trame doit être quelquefois plus élevé que le nombre de canaux ou mots dans le siqnal de réception PCM pour un bon traitement interne des siqnaux ou pour d'autres raisons, et les échantillons de données doivent être convertis en codes linéaires avec un qrand nombre de bits, ce qui conduit à modifier la fréquence d'horloqe et le format de trame.

4) Il est souvent souhaitable de chanqer l'ordre d'a-

liqnement des canaux à l'intérieur d'une trame.

) Un siqnal PCM contient une information de siqnal au plus une information vocale. L'information de siqnal est transmise en soustrayant le bit le moins siqnificatif (LSB)

des mots de code transmettant les échantillons vocaux à cha-

que énième trame (n étant un entier positif prédéterminé), avec le bit le moins significatif éliminé une fois après un certain nombre de trames. Par conséquent, un signal PCM contient une information de synchronisation multi-trame qui

indique une information de signal porteuse de trame.

En utilisant une information de synchronisation multi-trame,

l'information de signal doit être extraite, et les échantil-

lons de signal à faible vitesse extraits doivent subir une interpolation pour avoir le même format de trame que les échantillons de voix pour permettre le traitement dans un terminal. De façon à réaliser des réseaux numériques, il existe divers systèmes d'alignement de trame qui satisfont les exigences mentionnées précédemment en 1) et 2). Cependant, il n'a pas été développé jusqu'à maintenant undispositif d'interface susceptible de satisfaire toutes les exigences

mentionnées précédemment de 1)à 5).

Un but de l'invention est de concevoir un dispositif d'interface de PCM capable d'exécuter un alignement ou une synchronisation de bit et doté de trame entre un signal de réception PCM et un signal de référence par un arrangement

de circuits simples.

Un autre but de l'invention est de concevoir un dis-

positif d'interface de signaux PCM capable d'extraire et de séparer l'information de signal d'un signal de réception PCM.

Un autre but de l'invention est de concevoir un dis-

positif d'interface de signaux PCM, dans lequel une seule mémoire tampon est utilisée communément pour synchroniser des échantillons vocaux et l'information de signal avec les phases désirées d'horloge et de trame, avec également l'extraction et la séparation de l'information de signal et de l'interpolation de signal qui sont assurées par la même mémoire ayant la même information de commande d'adresse que celle de la mémoire de conversion d'alignement ou de synchronisation des canaux vocaux, de sorte que le dispositif d'interface a des dimensions et un

prix de revient réduits.

Aussi, l'invention propose un signal d'interface pour la réception de signaux PCM, caractérisé en ce qu'il comprend - une mémoire tampon à laquelle peut être lu ou écrit de façon asynchrone un signal PCM, - des circuits pour insérer un identificateur de trame dans le signal PCM à l'écriture de ce signal PCM dans la mémoire tampon, - des circuits pour déterminer si oui ou non ledit

identificateur est contenu dans un signal de sortie lu à par-

tir de la mémoire tampon à un moment qui est désigné par une

impulsion externe de désignation de position de trame de lec-

ture. - des circuits cour remettre à zéro le contenu de la mémoire tampon et Dour stopper temporairement l'alimentation

de la mémoire tamrpon en imxpulsions d'horloge de lecture et d'écriture lors-

aue ledit identificateur de trame n'est sas délivré audit

moment Drédéterminé.

- des circuits pour reprendre l'alimentation de la mémoire tampon en impulsions d'horloge d'écriture. en recevant une impulsion de désignation de position de trame d'écriture, et - des moyens p3our reprendre l'alimentation de la mémoire tampon en impulsions d'horloge de lecture en recevant l'impulsion de désignation de position de trame à un instant prédéterminé après la reprise de l'alimention en impulsions d'écriture, de sorte que les données écrites dans la mémoire tampon peuvent être lues à une phase de trame et à une vitesse

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souhaitées sans répétition ou perte des données lues.

D'autres caractéristiques, avantages et détails

ressortiront de la description explicative qui va suivre

faite en référence aux dessins annexés donnés uniquement à titre d'exemple et dans lesquels: - la figure 1 représente sous forme de schéma- bloc un dispositif d'interface pour la réceDtion de sianaux PCM

PCM conforme à l'invention.

- la fiaure 2 est un diagramme de contrôle des temts nécessaires à l'explication du fonctionnement du dispositif d'interface de la figure 1, - la figure 3 montre les détails d'un circuit tampon

et de ses liaisons à un circuit de contrôle des temps représen-

- té schématiquement sur la figure 1, - la figure 4 représente les détails d'un circuit de mémoire de lecture ét d'écriture asynchrone dans le circuit tampon de la figure 3, - les figures 5 et 6 sont des diagrammes de contrôle des

temps pour expliciter le fonctionnement des circuits repré-

sentés sur les figures 3 et 4, et - la figure 7 représente graphiquement les variations dans le temps du nombre des données stockées dans une mémoire tampon du circuit mémoire de lecture et d'écriture asynchrone

de la figure 4.

La description qui va suivre est-basée sur l'hypothèse

d'un signal PCM reçu à 24 canaux avec une fréquence d'horloge de 1.544 Mb/s, signal PCM qỉ est converti en unsignal PCM

parallèle à 28 fenêtres par trame avec l'information de si-

gnal parallèle ayant le même format de trame.

La figure 1 représente schématiquement le dispositif

d'interface conforme à l'invention dans lequel un convertis-

seur 1 de code de ligne de transmission reçoit un signal de

réception PCM bipolaire sur un conducteur 10 de signal d'en-

trée et fournit un signal PCM unipolaire 11 et un signal -

d'horloge 12 à un circuit de contrôle de temps 2 de récep-

tion de signaux PCM. Un signal 13 de contrôle de temps PCM produit par le circuit 2 et le signal PCM unipolaire 11 sont reçus par un circuit tampon 3, qui produit un signal PCM 15

synchronisé en trame et une information de signal 16 synchro-

nisée en trame utilisant des signaux de contrôle de temps 14 émis par un circuit de contrôle de temps 4 du système, La figure 2 représente dans les parties (a) et (b) le format de trame d'un signal PCM A 24 canaux et ayant une fré- quence d'horloge de 1.544 Mb/s. Une trame se compose de 193 bits incluant 24 canaux à huit bits Wl, W2, W3,.,. et W24, et une impulsion de trame de 1 bit, une multi-trame se composant

de 12 trames. Dans sa partie (3), la figure 2 illustre un si-

gnal d'horloge 12 extrait du signal de réception PCM par le

convertisseur de code de ligne de transmission 1, signal d'hor-

loge à 1.544 Mb/s synchronisée avec le signal PCM unipolaire 11. Le circuit 2 de contrôle de temps des signaux PCM reçus

comprend un compteur pour diviser par 193 la fréquence d'hor-

loge, un compteur pour diviser par douze la fréquence de trame (8kHz) prélevée du premier compteur précité, et un circuit de synchronisation de trame, produisant une impulsion de mot qui précise la position de mot comme indiqué à la partie (d) de la figure 2, l'impulsion de trame qui précise la position de trame indiquée à la partie (e) de la figure 2 et l'impulsion multi-trame qui précise la position multi-trame comme indiqué

à la partie (f) de la figure 2. Le rôle du circuit de synchroni-

sation de trame est d'harmoniser ou d'accorder les phases de la trame et des impulsions multi-trame avec les phases trame et multi-trame du signal PCM unipolaire 11, cette synchronisation étant exécutée en contrôlant la configuration de bits de 12 impulsions de trame dans une impulsion multitrame, chaque

trame incluant une impulsion de trame de un bit.

Le signal PCM unipolaire 11 est écrit dans le circuit tampon 3 en utilisant les signaux de contrôle de temps PCM 13 montrés dans les parties (c) à (f) de la figure 2. Le circuit de contrôle de temps système 4 alimente le circuit tampon 3 par une impulsion de trame système montrée dans la partie (g) de la figure 2 et par différents signaux de contrôle de temps système 14, de sorte que le signal PCM 15 synchronisé en trame montré dans la partie (h)de la figure 2 et l'information de signal 16 synchronisée en trame montrée dans la partie (i) de la figure 2 sont extraits ou lus à partir du çircuit tampon 3. Le signal 15 est lu comme un signal parallèle de huit bits pmrchacune des 28 fenêtres de temps d'une trame. L'information du signal de réception PCM est contenue dans 24 fenêtres de temps prédéterminées en dehors des 28 fenêtres de temps. Le dispositif de la figure 1, le convertisseur 1 de code de ligne de transmission et le circuit 2 de contrôle de temps des signaux de réception PCM sont utilisés dans des équipements classiques de réception de signaux PCM et sont bien connus dans ce domaine de la technique, si bien qu'il

n'est pas nécessaire de les décrire plus en détail. Le cir-

cuit tampon 3 et le circuit de contrôle de temps système 4

vont être décrits en détail ci-dessous.

La figure 3 montre en détail le circuit tampon 3 et

ses liaisons au circuit 4 de contrôle de temps système.

A la figure 3, les chiffres de référence 4, 11, 15 et 16 correspondent à ceux de la figure 1, les chiffres de référence 13-1 à 13-4 et 14-1 à 14-6 sont dérivés des chifres de références 13 et 14 de la figureîrespectivement. Le circuit tampon 3 comprend des registres à décalage 301, 302 et 303; des circuits inverseurs 304 et 312; des portes ET 305 et 306; une porte OU 307; un multiplexeur 308; un circuit mémoire 309 de lecture et d'écriture asynchrone; une mémoire à accès direct 310 et 311; des portes NAND 313 et 314; et des compteurs 315 et 316. Le circuit 309 comprend également une mémoire tampon 401 sous la forme d'une mémoire FIFO (premier-entrée - premier-sortie); un registre 402; des portes ET 403 et 409; des bascules "flip-flop" 404 et 410; des inverseurs 405, 411 et 412; un compteur 406; et des portes NAND 407 et 408, comme cela est représenté sur la

figure 4.

Les figures 5 et 6 représentent des diagrammes de contrôle de temps illustrant les opérations d'écriture et de lecture du circuit mémoire 309 de lecture et d'écriture asynchrone, respectivement. Dans la figure 3, les registres à décalage 301, 302 et 303, et le circuit inverseur 304 sont alimentés avec un circuit d'horloge de 1.544 Mb/s comme

indiqué en (a) de la figure 5 sur la ligne de signal 13-1.

L'impulsion de mot indiquée en (b) de la figure 5 est présente sur la ligne de signal 13-2, et les impulsions trame et multi-trame sont présentes sur les lignes de signal 13-3 et 13-4, respectivement. La figure 5 montre dans la partie (c) l'impulsion de trame. L'impulsion multi-trame apparaît une

fois toutes les douze trames au même instant que celui o appa-

raît l'impulsion de trame. Le signal PCM unipolaire représenté

dans la partie (d) de la figure 5 est envoyé par l'intermédiai-

re de la ligne de signal il au registre à décalage 301, qui décale son contenu chaque fois qu'un bit de signal entré comme montré dans les parties (e) et (f) de la figure 5, et ensuite

un code de huit bits représentant un mot est produit en paral-

lèle sur la ligne de signal 31. Les impulsions de trame et

multi-tramesnt retardées de 4 bits par les registres à décala-

ge 303 et 302,respectiverent et une impulsion comme indiquée dans la partie (g) de la figure 5 apparaît sur les lignes de signal 34 et 33. Ce retard élimine la nécessité d'une vitesse d'écriture excessivement élevée en rapport avec le circuit mémoire 309 de lecture et d'écriture asynchrone. Le multiplexeur 308 transfère les quatre signaux d'entrée les plus bas à sa sortie seulement au moment de la présence d'une impulsion de trame sur la ligne de signal 34, autrement, il transfère les quatre signaux d'entrée supérieurs à sa sortie. Comme la ligne de signal 32 est fixée au niveau logique "1" et que la ligne de signal 33 est alimentée avec une impulsion multi-trame, un signal identificateur de quatre bits est produit une fois une trame sur les quatre lignes inférieures des lignes de signal 36. L'identificateur de signal devient "1111" seulement pour une trame à l'intérieure d'une multi-trame composée de 12 trames, et devient "1110"pour les 11 trames restantes. La combinaison des portes ET 305 et 306 et de la porte OU 307 produit un train d'impulsions comme représenté dans la partie "h" de la figure 5 sur la ligne de signal 35. Le circuit 309 écrit les données sur la ligne de signal 36 en utilisant les impulsions présentes sur la ligne de signal 35 comme impulsions d'horloge d'écriture, et par conséquent des données de huit bits pour les 24 mots ou canaux sont écrits, et au même moment le signal d'identification précité est écrit par une impulsion qui est indiquée en hachures dans la partie (h) de la figure 5. Par conséquent, 24 jeux de données de huit bits plus un

identificateur. de quatre bits sont écrits dans une trame.

Bien que les registres à décalage.302 et 303 sont supposés avoir quatre bits dans ce mode de réalisation, le nombre de bits peut en fait être chosi arbitrairement dans une gamme allant de zéro à sept. De préférence, les registres à décalage ont 3 ou 4 bits de façon à maximiser l'intervalle d'horloge

d'écriture.

Le circuit mémoire 309 de lecture et d'écriture asyn-

chrone est lu en envoyant une horloge de lecture montrée dans la partie (b) de la figure 6 sur la ligne de signal 14-3 à partir du circuit de contrôle de temps système 4 (incluant

un générateur d'horloge et un diviseur de fréquence d'hor-

loge) et des impulsions de synchronisation de trame comme représentées dans les parties (a) et (a) de la figure 6 sur les lignes de signal 14-4 et 14-5,respectivement: Comme mots de données incluant 24 mots de données de réception et un signal de code d'identification sont écrits dans une trame, l'impulsion d'horloge de lecture comprend 25 impulsions par trame pour le format de trame de lecture ayant 28 fenêtres de temps par trame comme cela est indiqué dans la partie (b) de la figure 6. Les données de sortie représentées dans la partie (c) de la figure 6 apparaissent sur les lignes de

signal 37 en synchronisme avec le front de montée de l'impul-

sion d'horloge. Du fait de la fonction du circuit 309 qui sera décrite plus en détail en référence à la figure 4, le signal d'identification apparaît dans une fenêtre de temps M comme indiqué par les hachures dans la partie (c) de la figure 6 et il s'ensuivra des données pour les canaux 1 à 24. Les données sur la ligne de signal 37 sont écrites dans la mémoire à accès direct 310 par l'intermédiaire de la borne d'entrée DI. Dans certaines applications, les données sont soumises à

des changements dans l'ordre d'alignement des canaux en chan-

geant l'ordre d'alignement des adresses d'écriture et de -

lecture à l'intérieur d'une trame, et sont envoyées par une

borne de sortie DO sur un ensemble de ligne de signal 15.

La figure 6 illustre dans ses parties (e) et (f) des diagrammes de temps du signal d'adresse fourni à une entrée

d'adresse AD de la mémoire à accès direct 310. De façon à don-

ner à la seule mémoire à accès direct 310 les fonctions d'écri-

ture et de lecture comme réalisé par deux mémoires indépendan-

tes, chaque fenêtre de temps d'une donnée d'entrée est divi- sée par deux et, l'adresse d'écriture (indiquée par W) est

donnée à la première moitié et une adresse de lecture (indi-

quée par R) est donnée à la seconde moitié de chaque fenêtre de temps. La figure 6 montre dans sa partie (e} un signal d'adresse de 5 bits pour distinguer 28 fenêtres de temps, et la figure 6 montre dans sa partie (f) un signal pour commuter les opérations de lecture et d'écriture pour chaque trame et est utilisé pour désigner l'adresse. Du fait que le signal d'adresse comprend six bits au total, il y a 64 états binaires possibles (2). Ainsi, par exemple, en utilisant ce signal comme les bits les moins significatifs de l'adresse, lorsque les adresses allant jusqu'à 31 sont utilisées pour l'écriture

et les adresses supérieures à 32 sont utilisées pour la lectu-

re pour des trames de nombre impair ou pair, les adresses

allant jusqu'à 31 sont utilisées pour la lecture et les adres-

ses à partir de 32 sont utilisées pour l'écriture dans des trames de nombre pair ou impair. De cette manière, la mémoire 310 a les fonctionséquivalentes d'une mémoire double qui fonctionne pour écrire et lire alternativement les données afin d'interchanger l'alignement des canaux à l'intérieur d'une trame. Un signal d'autorisation d'écriture est fourni, par

l'intermédiaire du circuit inverseur 312 à une entrée d'auto-

risation d'écriture (WE) de la mémoire à accès direct 310 à

la fenêtre de temps d'adresse écriture.

La mémoire à accès direct 311 est alimentée avec un signal adresse de même nature, de sorte que l'information de

signal est extraite et séparée et l'interpolation d'échantil-

lonnage est exécutée. L'interpolation sert à produire un nom-

bre de signaux pour chaque trame même si l'information de signal est reçue une fois toutes les six trames. Une telle interpolation est nécessaire dans le cas d'une application o un convertisseur FDM non représenté (multiplex par division de

fréquence) est relié à la ligne de signal 16.

Pour l'interpolation, la mémoire à accès direct 311 est alimentée à sa borne d'entrée DI par le bit le moins significatif de la sortie du circuit 309 et présent sur la ligne de signal 37-1. Dans un système PCM à 24 canaux, un multi-trame est composé de douze trames, et le bit le moins significatif d'une donnée de huit bits pour chaque canal

dans une trame en dehors de six trames est alloué à l'informa-

tion de signal et reçu comme indiqué précédemment. Une ligne de signal 39 pend le niveau binaire "1" seulement pour les

trames contenant des informations de signal et, par consé-

quent, la porte NAND 313 transmet le signal d'autorisation d'écriture sur la ligne de signal 42 de façon à permettre l'écriture de la donnée. Dans ces conditions, la mémoire à accès direct est mise à jour toutes les six trames, avec les cinq

trames restantes inchangées et les mêmes contenus lus répété-

tivement. Ainsi, la même information de signal est lue con-

sécutivement pour six trames et l'interpolation d'échantillon-

nage est exécutée.

L'échantillonnage des trames qui contiennent une infor-

mation de signal est obtenu en remettant à zéro le compteur 315 par l'identificateur multi-trame. Le compteur 315 est un compteur qui divise par six la fréquence de l'impulsion de synchronisation de trame présente sur la ligne de signal

14-5, fournissant un compte de 0,1,2,... 5, 0, 1, etc...

dans chaque trame, et donne à la ligne de signal 39 la valeur binaire "1" lorsque son compte est à 5. D'un autre côté, le bit le moins significatif du signal d'identificateur dans une fenêtre de temps comme indiqué dans la partie (c} de la figure 6 a été incorporé à l'identificateur multi- trame par l'intermédiaire du multiplexeur 308, et la valeur binaire "1" devrait prendre place toutes les douze trames sur la ligne de signal 39. La porte NAND 314 extrait l'identificateur multi-trame prélevé de la ligne de signal 37-1 en utilisant l'impulsion d'identification représentée dans la partie (d) dela figure 6 prélevée sur la ligne de signal 14-5 et le signal d'horloge fourni à partir du circuit de contrôle de temps système 4 prélevé sur la ligne de signal 14-6, amenant

la ligne de signal 38 à prendre la valeur binaire "0" pen-

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dant douze trames, si bien que les compteurs 315 et 3165 sont remis à zéro ou à une certaine valeur. En conséquence, même si le compteur 315 n'assure pas la synchronisation à la phase

exacte multi-trame, il est forcé d'assurer cette synchronisa-

tion à l'intérieur d'une période de temps de douze trames. Le compteur 316 indique si l'information de signal apparaissant deux fois à l'intérieur d'une multi-trame, se situe dans la première ou seconde moitié de la multi-trame, et envoie le

signal d'identification sur la ligne de signal 40.

Sur la figure 4, le circuit 309 comprend une mémoire

tampon 401 sous la forme d'une mémoire FIFQ (premier entrée-

premier sortie) qui peut être réalisée en utilisant deux mémoi-

res FIFO de 64 mots de quatre bits montés en parallèle pour former une mémoirede 64 mots à huit bits (de telles mémoires sont notamment construites par la société américaine Monolithic Memories Inc., La mémoire 401 décrit une donnée par une mémoire d'entrée DI lorsqu'une impulsion d'horloge d'écriture est reçue à une borne d'entrée de décalage SI, et extrait son contenu à la manière d'une mémoire FIFO par une borne de sortie DO lorsqu'une impulsion d'horloge de lecture est reçue à une borne de sortie de décalage SQ. Les impulsions d'horloge de lecture et d'écriture n'ont pas besoin d'être synchronisées entre elles. La mémoire est effacée lorsqu'un signal de remise à zéro est présent à la borne de remise à zéro MR. Dans le dispositif d'interface tel que décrit dans

cette invention, le signal de réception PCM et la trame de -

contrôle de temps système peuvent avoir une différence de phases9 (voir partie (f) de la figure 2) d'une longueur d'une trame au maximum, et la mémoire 401 doit avoir une capacité

d'au moins une trame de lonqueur. Une capacité marginale sup-

plémentaire est nécessaire pour absorber le jitter, la diffé-

rence des vitesses de lecture et d'écriture et pour insérer

les bits d'identification. Une capacité de 64 mots est considé-

rée, comme suffisante.

Les contrôles de temps de lecture et d'écriture de mémoire 401 sont assurés en inversant l'horloge sur le signal

de ligne 35 et l'horloge sur le signal de ligne 14-3. Plus pré-

cisément, l'horloge de lecture est formée en inversant l'horloge indiquée dans la partie (b) de la. figure 6, et les données à la borne de sortie Do de la mémoire 401 est envoyée dans le registre 402 au front de montée de l'horloge représentée dans la partie (b) de la figure 6, alors que l'horloge de lecture a la valeur binaire "1". La donnée lue est envoyée sur la li- gne de signal de sortie 37 conformément au format indiqué dans

la partie (c) de la figure 6.

Le reste du circuit représenté sur la figure 4 est utilisé pour contrôler la synchronisation de la sortie mémoire

avec la phase de la trame de contrôle de temps système.

En fonctionnement, la porte NAND 407 détecte en premier l'identificateur de trame qui a été inséré à l'avant de la trame par le multiplexeur de données 308 représenté sur la figure 3 et contrôle si l'identificateur de trame détecté par la porte NAND 408 coïncide avec la position de trame de contrôle de temps système. Normalement, la porte NAND 407 agit

comme un détecteur de code qui peut être, en variante, réali-

sée par un comparateur par exemple. Si la relation de phase n'est pas assurée, un traitement approprié sera effectué pour

harmoniser ou accorder les phases.

Plus particulièrement, à la position d'identification de trame, un "1" logique est inséré dans les cinquième, sixième et septième bit, et la porte NAND 407 délivre toujours un "0" logique à la position d'identification. Cependant, dans les

autres fenêtres de temps, elle ne délivre pas toujours un -

"0" logique, mais plus probablement délivrera un "1" logique.

Lorsque la porte NAND 407 délivre un "0" logique avec le si-

gnal de trame système présent sur la ligne de signal 14-5 ayant un niveau logique "1", la sortie de la porte NAND 408 est maintenu au niveau logique "1" indiquant une phase de trame correcte, et il n'est pas nécessaire de poursuivre la correction de la relation de phase. Cependant, si la porte NAND 407 délivre un "1" logique (indiquant l'absence d'un identificateur), alors que le signal de trame système a un niveau logique "1", la porte NAND 408 produit un niveau binaire "0" lorsqu'elle reçoit une impulsion d'horloge ayant

un niveau binaire "1" sur la ligne de signal 14-3 (avec l'hy-

pothèse que la bascule 410 délivre un niveau binaire "1" à

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sa sortie Q), et efface ou remet à zéro la mémoire 401, le compteur 406 et les bascules 404 et 410. En conséquence, les sorties des bascules 404 et 410 prennent le niveau binaire "0" pour inhiber les portes ET 403 et 409, empêchant ainsi l'alimentation en impulsions d'horloge d'écriture et de lec- tureà lamémoire 401. Après cela, lorsqu'une impulsion de trame est convoyée sur la ligne de signal 34, cette impulsion déclenche la bascule 404 à travers le circuit inverseur 405! si bien que l'inhibition de la porte ET 403 est suspendue permettant ainsi la restauration de l'écriture dans la mémoire 401. A cet instant, la lecture est encore inhibée, et elle est maintenue inhibée jusqu'à ce qu'un certain nombre de donnéesdéterminées par le compteur 406 soient stockées dans la mémoire vide 401. A la réapparition d'une écriture, le compteur 406 qui a été maintenu effacé commence à compter les impulsions d'horloge écriture. Lorsque le comptage atteint une valeur prédéterminée, une sortie CY du dompteur 406 prend le niveau binaire "1", et ce niveau est inversé au niveau binaire "0" par le circuit inverseur 412 et envoyé à une borne EN d'autorisation de comptage du compteur 406 pour inhiber l'opération-de comptage. Ensuite, le compteur 406 s'arrêteet garde son état (avec CY ayant le niveau binaire "1"). La sortie CY du compteur 406 est reliée à la borne d'entrée D de la bascule 410, et en conséquence, lorsque la ligne de signal 14-4 a initialement donné une impulsion de trame de contrôle- de temps système, la bascule 410 prend le niveau binaire "1", achevant ainsi la période d'inhibition de la porte ET 409 et de la porte NAND 408 redémarrant ainsi

une opération de lecture. Les opérations de lecture et d'écri-

ture se poursuivront normalement aussi longtemps que la porte NAND ne détecte pas une relation de phase incorrecte. Le nombre d'impulsions d'horloge comptées par le compteur 406 est déterminé en fonction des vitesses de lecture et d'écriture, si bien qu'un dépassement et un sousdépassement de capacité ne peuvent pas se produire dans la mémoire 401. Par exemple, le compteur 406 est conçu en utilisant les compteurs binaires à quatre bits utilisables dans le commerce pour compter jusqu'à 15. La liaison de la bascule 410 à la porte NAND 408 sert à empêcher l'opération de remise à zéro de la mémoire 401 et de d'autres circuits une fois que la mémoire 401 a recommencé une opération d'écriture et avant qu'elle ne recommence une

opération de lecture.

Le nombre des données à l'intérieur de la mémoire.401 varie avec le temps comme cela est représenté sur la figure 7 et normalement cette mémoire est capable de fonctionner sans

provoquer un dépassement ou un sous-dépassement de capacité.

Il est supposé sur la figure 7, pour facilier l'explication, que les échantillons d'entrée sont écrits à une fréquence de 256 kHz du fait d'une distribution uniforme de 32 fenêtres de

temps à l'intérieur d'une trame de 8 kHz, et les 32 échantil-

lons d'écriture sont lus à une fréquence de 288 kHz à l'inté-

rieur d'une trame de 8 kHz. Il est également supposé que la mémoire a une capacité correspondant à 64 échantillons et que le compteur 406 compte jusqu'à 16. Le nombre de données contenues dans la mémoir& 401 est nul immédiatement après effaçage ou remise à zéro. Lorsque l'opération d'écriture est

redémarrée, le nombre d'échantillons dans la mémoire 401 aug-

mente suivant une ligne droite I indiquée sur la figure 7 à

une fréquence d'environ 256 x 10 échantillons/seconde. Lors-

que le nombre d'échantillons atteint 16, l'opération de lecture est prête à démarrer. Cependant, le point de départ réel est déterminé en fonction de la différence de phase entre la trame d'écriture et la trame de lecture, et de là est variable à l'intérieur d'une trame. Si la trame de lecture commence dès que le nombre d'échantillons à l'intérieur de la mémoire 401 atteint 16, les segments de droite I1l' II2, I3... sont

tracés suivant la variation du nombre d'échantillons à l'inté-

rieur de la mémoire 401. Plus précisément, l'opération d'écriture est effectuée à une fréquence de 256 x 103 échantillons/seconde et concurremment l'opération de lecture est exécutée à une fréquence de 288 x 10 échantillons/seconde, si bien que la quantité de données à l'intérieur de la mémoire 401 décroit à

une fréquence de (288 - 256) x 103 échantillons/seconde. Ce-

pendant, après lecture de 32 échantillons, l'opération de lec-

ture est temporairement stoppée jusqu'à ce que la trame de lecture suivante reprenne, et il s'ensuit que le nombre de données à l'intérieur de la mémoire 401 augmente à nouveau

tel qu'indiqué par le segment incliné II2. Ensuite, une opé-

ration similaire est répétée conformément aux segments de droite II1 et II 2 Si la trame de lecture ne démarre pas lorsque le nombre

d'échantillons atteint 16, le nombre de données décroît sui-

vant le segment II. Alors, la trame de lecture commence en un pointdtet à partir de ce point, le nombre de données varie comme indiqué par les segments II,' II2, II3 et II4. Lorsque la trame de lecture est retardée d'un maximum d'une trame, on obtient les segments IV1, IV2, IV3... Pour autant que les tolérances J1 et >2 de la mémoire tampon 401 indiquées sur la

figure 7 sont positives, un fonctionnement normal continue.

Dans le cas d'un fonctionnement anormal accidentel, il est possible, comme cela ressort de la figure 7, de retrouver un

fonctionnement normal par effaçage ou remise à zéro. Les to-

lérance 1 et t2 sont efficaces pour absorber le jitter con-

tenu dans le signal d'entrée.

Comme décrit précédemment, l'invention permet de con-

cevoir un dispositif d'interface pour signaux PCM économique et compact en utilisant un circuit tampon dans lequel des signaux d'identification indiquant les positions de trame et de multi-trame sont insérés en avant de la trame de réception PCM lorsque celui-ci est écrit dans le circuit mémoire 309 de lecture et d'écriture asynchrone, le signal identificateur

multi-trame est extrait du circuit mémoire 309 de façon à effa-

cer ou remettre périodiquement à une valeur prédéterminée au compteur multi-trame constitué des compteurs 315 et 316,

et l'écriture de la mémoire à accès direct 311 pour la conver-

sion d'alignements des canaux pour les bits d'information et l'interpolation de signal qui est commandée par un signal d'adresse commun pour la mémoire à accès direct 310 pour la conversion d'alignement de canaux PCM, est commandée par le

compteur multi-trame.

Claims (5)

REVENDICATIONS

1. Dispositif d'interface pour la réception de signaux PCM ou signaux modulés par impulsion, caractérisé en ce qu'il comprend: - une mémoire tampon (401) dans laquelle peut être lu ou écrit de façon asynchrone un signal PCM, - des circuits 308 pour insérer un identificateur de trame dans le signal PCM à l'écriture de ce signal dans la mémoire tampon <401),

- des circuits (407, 408)pour déterminer si l'identifica-

teur de trame est contenu dans un signal de sortie lu dans la

mémoire tampon(401)à un instant qui est désigné par une impul-

sion externe de désignation de position de trame,

- des circuits (403, 404, 407, 408, 409, 410) pour remet-

tre à zéro le contenu de la mémoire tampon (401) et pour stop-

pér temporairement l'alimentation de cette mémoire en impulsions d'horloge de lecture et d'écriture lorsque l'identificateur de trame n'est pas délivré en sortie audit instant prédéterminé,

- des circuits (403, 404, 405) pour reprendre l'alimenta-

tion en impulsions d'horloge d'écriture de la mémoire tampon (401) en recevant une impulsion de désiqnation de position de trame d'écriture, et - des circuits (406, 408, 409, 410, 412) pour reprendre l'alimentation en impulsions d'horloge de lecture de la mémoire

tampon en recevant une impulsion de désignation de positionne-

ment de trame à un instant prédéterminé après la reprise de l'alimentation de la mémoire en impulsions d'horloge d'écriture, de sorte que les données écrites dans ladite mémoire tampon 1401) peuvent être lues suivant une phase de trame et une vitesse souhaitées sans répétition et perte des données

lues.

2. Dispositif selon la revendication 1, caractérisé en

ce que la mémoire tampon précitée (401) est une mémoire FIFO.

3. Dispositif selon la revendication 1 ou 2 caractérisé en ce que l'identificateur de trame précité est constitué de plusieurs bits dont l'un a un niveau logique opposé au niveau logique des autres bits, et est inversé à la même polarité que

les bits restants en réponse à une impulsion externe de dési-

gnation de position multi-trame.

4. Dispositif selon la revendication 3, caractérisé en ce qu'il comprend un détecteur de code 8407)-ayant ses entrées

reliées aux sorties de la mémoire tampon précitée correspon-

dant aux bits de l'identificateur de trame précité, et un circuit logique (408) ayant une entrée reliée de façon à recevoir l'impulsion de désignation de position de trame de lecture précitée est monté entre la sortie dudit détecteur de code et une borne de remise à zéro de ladite mémoire

tampon (401).

5. Dispositif d'interface pour la réception de signaux PCM ou signaux modulés par impulsion, caractérisé en ce

qu'il comprend un convertisseur de code de ligne de transmis-

sion (1) pour recevoir un signal de réception, un circuit de contrôle de temps de signaux PCM (2) reçu pour recevoir un signal de sortie dudit convertisseur, et un circuit tampon (3)

supportant des commandes d'écriture et des commandes de lec-

ture par des signaux de sortie issus dudit circuit de contrôle de

temps (2)des signaux PCM et des signaux de sortie d'un cir-

cuit de contrôle de temps système (4), respectivement, de sorte que ledit circuit tampon (3) fournit un premier signal

de sortie qui est un signal PCM dérivé d'un signal de récep-

tion à travers une conversion de trame, et un second signal de sortie qui est une information de signal interpolée dérivée d'une information de signal extraite dudit signal de réception

PCM à travers une conversion de trame identique à la conver-

sion de trame précitée, ledit circuit tampon(3) comprenant un circuit ayant un circuit mémoire de lecture et d'écriture asynchrone (309), une mémoire double à accès direct (310, 311) utilisée pour la conversion d'alignement des canaux PCM pour obtenir ledit premier signal de sortie commandé par un signal d'adresse identique fourni à partir dudit circuit de contrôle

de temps système (4) en réponse à un signal de sortie issu du-

dit circuit mémoire de lecture et d'écriture asynchrone (309) et utilisé pour la conversion d'alignement de l'information de signal afin d'obtenir ledit second signal de sortie, et un compteur multi-trame (315, 316), de sorte que lorsque le signal de réception PCel est écrit dans ledit circuit

mémoire de lecture et d'écriture asynchrone (309), des si-

gnaux d'identification indicateurs de la position de trame et de la position multi-trame dudit signal de réception PCM sont insérés au cours de l'écriture, le signal identifica- teur multi-trame étant extrait du signal de sortie dudit circuit mémoire de lecture et d'écriture asynchrone assurant la synchronisation du compteur multi-trame (315, 316) alors que l'écriture dans ladite mémoire double à accès direct pour la conversion d'alignement de l'information de signal

est commandée par ledit compteur multi-trame.