FI93286C - Method of forming a clock signal with a phase-locked loop and phase-locked loop - Google Patents

Description

9328693286

Menetelmä kellosignaalin muodostamiseksi vaihelukitun silmukan avulla ja vaihelukittu silmukka 5 Keksinnön kohteena on oheisen patenttivaatimuksen 1 johdanto-osan mukainen menetelmä kellosignaalin muodostamiseksi vaihelukitun silmukan avulla ja oheisen patenttivaatimuksen 5 johdanto-osan mukainen vaihelukittu silmukka. Keksinnön mukaisen menetelmän ja vaihelukitun silmukan 10 ensisijainen käyttöalue on digitaalisten tietoliikennejär jestelmien slave-oskillaattorit eli oskillaattorit, jotka on tarkoitettu lukittumaan järjestelmän masterkellosignaa-liin.The invention relates to a method according to the preamble of appended claim 1 for generating a clock signal by means of a phase-locked loop and to a phase-locked loop according to the preamble of appended claim 5. The primary field of application of the method according to the invention and the phase-locked loop 10 is slave oscillators of digital communication systems, i.e. oscillators intended to lock into the master clock signal of the system.

Nykyisissä digitaalisissa siirtojärjestelmissä 15 voidaan synkronointi suorittaa joko erillisten synk-ronointiyhteyksien avulla tai käyttämällä hyväksi järjestelmän solmujen (laitteiden) välisiä normaaleja datayhteyksiä. Erillisiä synkronointiyhteyksiä käytetään vain yksittäisissä tapauksissa ja erittäin harvoin koko verkon 20 synkronoinnissa. Käytettäessä datayhteyksiä synkronointiin pitää linjakoodin olla sellainen, että solmut pystyvät erottamaan.sisääntulevasta datasignaalista myös kellotaajuuden. Näistä kellotaajuuksista voidaan verkon solmujen synkronointi saavuttaa kahdella eri perusmenetelmällä: 25 keskinäissynkroninnilla ja alistuvalla synkronoinnilla.In current digital transmission systems 15, synchronization can be performed either by means of separate synchronization connections or by utilizing normal data connections between the nodes (devices) of the system. Separate synchronization connections are used only in isolated cases and very rarely in the synchronization of the entire network. When using data connections for synchronization, the line code must be such that the nodes are able to distinguish the clock frequency from the incoming data signal as well. Of these clock frequencies, synchronization of network nodes can be achieved by two different basic methods: mutual synchronization and slave synchronization.

: Keskinäissynkronoinnissa muodostaa jokainen solmu oman kellotaajuutensa sisääntulevien signaalien taajuuksien ja oman senhetkisen kellotaajuuden keskiarvosta. Näin verkon kaikki solmut ajautuvat kohti yhteistä keskiarvotaajuutta 30 ja stabiilissa tilassa ovat saavuttaneet sen. Keskinäis- synkronointia käyttävää verkkoa ei kuitenkaan saada synk-*... ronoitumaan haluttuun lähteeseen, jolloin esim. eri verkkojen kytkeminen toisiinsa on ongelmallista, koska tällöin ei pystytä ennalta tarkasti määräämään koko verkon 35 toimintataajuutta. Alistuvassa synkronoinnissa kaikki 2 93286 verkon solmut synkronoituvat sen sijaan yhden solmun, ns. pääsolmun, kellotaajuuteen. Kukin solmu valitsee yhden tulevan signaalin taajuuden oman kellotaajuutensa lähteeksi. Solmu pyrkii valitsemaan sellaisen signaalin, 5 jolla on verkon pääsolmun kellotaajuus.: In mutual synchronization, each node generates its own clock frequency from the average of the frequencies of the incoming signals and its own current clock frequency. Thus, all nodes in the network drift towards a common average frequency 30 and in steady state have reached it. However, a network using mutual synchronization cannot be made to synchronize to the desired source, in which case, for example, the interconnection of different networks is problematic, because then it is not possible to precisely determine the operating frequency of the entire network 35 in advance. In submissive synchronization, all nodes in the 2 93286 network are synchronized instead of one node, the so-called main node, clock frequency. Each node selects the frequency of one incoming signal as its own clock frequency source. The node tries to select a signal that has the clock frequency of the main node of the network.

Itsenäisessä alistuvassa synkronoinnissa tekee jokainen solmu itse päätöksensä synkronoitumisestaan saamatta ulkopuolelta mitään päätöksentekoa tukevaa tietoa. Solmujen tehdessä päätöksensä synkronoitumisesta itsenäi-10 sesti joudutaan jokaiseen solmuun tekemään määritykset, mihin solmuun se synkronoituu. Nämä määritykset tehdään usein prioriteettilistan muodossa, jolloin solmu valitsee synkronointinsa lähteeksi kelvollisista sisääntulevista signaaleista sen, jolla on korkein prioriteetti. Jos tämä 15 signaali katkeaa tai sen laatu heikkenee niin, että sitä ei voida enää kelpuuttaa synkronoinnin lähteeksi, valitsee solmu listalta sen signaalin, jolla on seuraavaksi korkein prioriteetti. Prioriteettilista on valittava siten, että kaikki sillä olevat solmut ovat kyseisen solmun ja pääsol-20 mun välissä, jolloin synkronointi leviää pääsolmusta alemmille tasoille.In independent submissive synchronization, each node makes its own decision to synchronize without receiving any decision-supporting information from the outside. When nodes make their decision to synchronize independently, each node has to determine to which node it will synchronize. These determinations are often made in the form of a priority list, with the node selecting the one with the highest priority from among the valid incoming signals for its synchronization. If this signal is interrupted or degraded so that it can no longer be qualified as a synchronization source, the node selects the signal with the next highest priority from the list. The priority list must be selected so that all nodes on it are between that node and the master node, so that synchronization spreads to levels lower than the master node.

Alistuva itsenäinen synkronointi aiheuttaa kuitenkin rajoituksia synkronoinnille: silmukkaverkossa kaikkia yhteyksiä ei voida käyttää synkronointiin, jolloin verkon 25 dynaaminen mukautuvuus eri tilanteissa on rajoittunut.However, submissive stand-alone synchronization imposes limitations on synchronization: in a loop network, not all connections can be used for synchronization, so that the dynamic adaptability of the network 25 in different situations is limited.

.* Solmujen välille on tuotava kommunikointia, jotta yksit täisen solmun omaama tietomäärä riittäisi kaikissa tilanteissa päätöksentekoon ilman, että joudutaan voimakkaasti rajoittamaan synkronointiin käytettävien yhteyksien mää-30 rää, jolloin vikatilanteissa pääsolmun kellotaajuutta ei pystytä yhtä hyvin levittämään verkon solmuille.* Communication must be established between nodes so that the amount of data a single node has in all situations is sufficient for decision making without having to severely limit the number of connections used for synchronization, so that in the event of a failure, the master node's clock frequency cannot be distributed to network nodes.

Yksinkertaisin menetelmä laajentaa itsenäistä alistuvaa synkronointia kommunikoivaksi on ns. LP-synkronointi (loop protected). LP-synkronointi pyrkii estämään ajastuk-35 sen sekoamisen silmukkaverkoissa käyttämällä edellä mai-The simplest method of extending independent submissive synchronization to communicate is the so-called LP synchronization (loop protected). LP synchronization seeks to prevent timing interference in loop networks by using the above

IIII

3 93286 nittujen prioriteettilistojen apuna kahta tilabittiä mcb ja lcb, joita välitetään verkon solmujen välillä. Ensimmäinen tilabitti mcb (master control bit) kertoo sen, onko verkon synkronointi peräisin verkon pääsolmusta. Verkolle 5 määritelty pääsolmu lähettää tämän bitin loogisena nollana lähtevissä signaaleissaan ja muut solmut välittävät sen eteenpäin, mikäli ovat synkronoituneet signaaliin, jossa mcb-bitin arvo on nolla. Toinen tilabitti lcb (loop control bit) kertoo sen, onko synkronoinnissa silmukka. Verkon 10 jokainen solmu lähettää tämän bitin loogisena ykkösenä siihen suuntaan, johon on itse synkronoitunut, ja loogisena nollana muihin suuntiin.3 93286 is assisted by two status bits mcb and lcb, which are transmitted between the nodes of the network. The first status bit mcb (master control bit) indicates whether the network synchronization originates from the network node. The master node defined for network 5 transmits this bit as a logical zero in its outgoing signals, and the other nodes forward it if they are synchronized to a signal where the value of the mcb bit is zero. The second status bit lcb (loop control bit) indicates whether there is a loop in synchronization. Each node in the network 10 sends this bit as a logical one in the direction in which it is itself synchronized and as a logical zero in the other directions.

Kukin solmu käyttää omaa prioriteettilistaansa valitessaan synkronointilähdettään, mutta tarkastaa sig-15 naalin tilan lisäksi myös mcb- ja lcb-bitit ennen kuin tekee valinnan. Solmu pyrkii ensisijaisesti löytämään sellaisen yhteyden, jonka kellotaajuus on peräisin verkon pääsolmusta (mcb=0). Mikäli tällaista yhteyttä ei löydy (vikatilanteen takia), valitsee solmu tavalliseen tapaan 20 prioriteetiltaan korkeimman toimivan yhteyden. Valitulta yhteydeltä (ajastuksen lähteeltä) edellytetään kuitenkin aina, että sen ajastus ei ole silmukassa (lcb=0), vaikka itse signaali olisikin muuten kelvollinen synkronointiin.Each node uses its own priority list when selecting its synchronization source, but checks the mcb and lcb bits in addition to the sig-15 signal status before making a selection. The node primarily tries to find a connection whose clock frequency originates from the main node of the network (mcb = 0). If no such connection is found (due to a fault condition), the node selects the 20 highest working connections in the usual way. However, the selected connection (timing source) is always required to have its timing not in the loop (lcb = 0), even if the signal itself is otherwise valid for synchronization.

Jotta vältyttäisiin LP-synkronoinnin raskailta 25 määrittelyiltä (joita joudutaan vielä yleensä muuttamaan : : lisättäessä tai poistettaessa verkosta solmuja), on solmu jen välistä kommunikointia laajennettava kahdesta tilabi-tistä sanomiin. Tällaisessa sanomapohjaisessa alistuvassa synkronoinnissa solmu pystyy tekemään päätöksen omasta 30 synkronoitumisestaan sisääntulevien signaalien sisältämien synkronointisanomien avulla. Tällöin ei siis tarvita prioriteettilistaa ja verkon kaikkia yhteyksiä voidaan käyttää synkronointiin. Synkronointisanoma sisältää kaiken sen tiedon, minkä solmu tarvitsee synkronoitumiseen. Solmun on 35 tiedettävä, mistä synkronointisanoman sisältävän signaalin 4 93286 synkronointi on peräisin, jotta se synkronoituisi verkon pääsolmusta lähtöisin olevaan kellotaajuuteen. Sanomien on sisällettävä myös riittävästi muuta tietoa, jotta solmu osaisi valita tarjolla olevista vaihtoehdoista parhaan ja 5 jotta synkronointiin ei tulisi silmukoita. Eräs tunnettu sanomapohjainen synkronointimenetelmä on ns. SOMS-menetel-mä (Self-Organizing Master-Slave synchronization), jota kuvataan tarkemmin esim. suomalaisissa patenttihakemuksissa 925070-925074. Sanomapohjaisia synkronointimenetelmiä 10 on lisäksi kuvattu esim. US-patenteissa 2,986,723 ja 4,837,850.In order to avoid heavy configurations of LP synchronization (which still usually need to be changed: when adding or removing nodes from the network), the communication between the nodes must be extended from two status bits to messages. In such message-based submissive synchronization, the node is able to decide on its own synchronization by means of synchronization messages contained in the incoming signals. This eliminates the need for a priority list and allows all network connections to be used for synchronization. The synchronization message contains all the information that the node needs to synchronize. The node must know where the synchronization of the signal 4 93286 containing the synchronization message originates in order to synchronize to the clock frequency from the main node of the network. The messages must also contain enough other information so that the node can choose the best of the available options and 5 so that there are no loops for synchronization. One known message-based synchronization method is the so-called SOMS method (Self-Organizing Master-Slave synchronization), which is described in more detail in e.g. Finnish patent applications 925070-925074. Message-based synchronization methods 10 are further described, e.g., in U.S. Patents 2,986,723 and 4,837,850.

Esillä olevan keksinnön mukainen menetelmä ja vaihe-lukittu silmukka on tarkoitettu käytettäväksi tietoliikenneverkoissa, joissa käytetään edellä kuvatun kaltaisia 15 synkronointimenetelmiä, joissa verkon solmu joutuu synkronoitumaan verkon masterkellosignaaliin.The method and phase-locked loop according to the present invention are intended for use in telecommunication networks using synchronization methods as described above, in which a network node has to synchronize with a network master clock signal.

Ongelmana näissä verkoissa on se, että synkronointi-lähteen muutoksien yhteydessä verkon eri laitteiden (solmujen) kellotaajuuksien välille syntyy eroja. Tällaisia 20 muutoksia voivat olla esim. masterkellolähteen vikaantuminen tai verkon joidenkin osien välisten yhteyksien katkeaminen. Verkon osien toimiessa eri kellotaajuuksilla syntyy näiden osien välille bittivirheryöppyjä. Ryöppyjen määrä on sitä suurempi, mitä suurempi on kellotaajuuksien 25 ero.The problem with these networks is that when changes are made to the synchronization source, there are differences between the clock frequencies of the different devices (nodes) in the network. Such changes may be, for example, a failure of the master clock source or disconnection of some parts of the network. When parts of the network operate at different clock frequencies, bit error bursts occur between these parts. The greater the difference in clock frequencies, the greater the number of bursts.

C I c : Perinteisesti on digitaalisten siirtojärjestelmien oskillaattorit ohjattu vapaalle värähtelylle tulevan mas-terkellon puuttuessa. Tällöin verkon ajastuksessa tapahtuva muutos aiheuttaa kaksi oskillaattorin synkronointiläh-30 teen muutosta ja niiden väliin ajanjakson, jolloin oskil laattori ei ole lukittu mihinkään ulkopuoliseen ajastus-lähteeseen. Vapaa värähtely on pyritty valmistusvaiheessa säätämään nimelliselle keskitaajuudelle. Tällä menetelmällä ei kuitenkaan voida yleensä päästä kovin hyviin tulok-35 siin, sillä (i) oskillaattorin ominaisuudet saattavat n 5 93286 muuttua ajan kuluessa, (ii) keskitaajuuden säätöä ei yleensä tehdä kovin tarkasti, (iii) masterkellotaajuus saattaa erota nimellistaajuudesta, ja (iv) oskillaattorin muuttaessa vapaan värähtelyn tilasta lukittuun tilaan, tai 5 päinvastoin, saattaa taajuudessa esiintyä voimakkaita hetkellisiä muutoksia.C I c: Traditionally, the oscillators of digital transmission systems have been controlled for free oscillation in the absence of an incoming master clock. In this case, the change in the timing of the network causes two changes in the synchronization source of the oscillator and a period between them, during which the oscillator is not locked to any external timing source. Efforts have been made to adjust the free oscillation to the nominal center frequency during the manufacturing phase. However, this method generally does not provide very good results, as (i) the characteristics of the oscillator may change over time, (ii) the center frequency adjustment is usually not very accurate, (iii) the master clock frequency may differ from the nominal frequency, and (iv) ) when the oscillator changes from a free oscillation state to a locked state, or 5 vice versa, strong momentary changes in frequency may occur.

Esillä olevan keksinnön tarkoituksena onkin päästä eroon edellä kuvatuista epäkohdista ja saada aikaan menetelmä, jonka avulla digitaalisen siirtojärjestelmän lait-10 teet (solmut) pystyvät seuraamaan verkon masterkellotaa-juuden muutoksia joustavasti. Tämä saavutetaan keksinnön mukaisella menetelmällä ja vaihelukitulla silmukalla, joista menetelmälle on tunnusomaista se, mitä kuvataan oheisen patenttivaatimuksen 1 tunnusmerkkiosassa ja vai-15 helukitulle silmukalle puolestaan se, mitä kuvataan oheisen patenttivaatimuksen 5 tunnusmerkkiosassa.It is therefore an object of the present invention to overcome the drawbacks described above and to provide a method by means of which devices (nodes) of a digital transmission system are able to flexibly monitor changes in the master clock frequency of a network. This is achieved by a method according to the invention and a phase-locked loop, the method being characterized by what is described in the characterizing part of the appended claim 1 and the phase-locked loop in turn by what is described in the characterizing part of the appended claim 5.

Keksinnön mukaisen ratkaisun ansiosta pystytään toisaalta estämään tarpeettomia kellotaajuuden muutoksia ja toisaalta nopeuttamaan tarpeellisia muutoksia synkro-20 noinnissa tapahtuvien muutosten, esim. verkon synkronoin-tilähteen tai -reitin muutosten yhteydessä.Thanks to the solution according to the invention, it is possible, on the one hand, to prevent unnecessary changes in the clock frequency and, on the other hand, to accelerate the necessary changes in connection with changes in synchronization, e.g. changes in the network synchronization source or route.

Seuraavassa keksintöä kuvataan tarkemmin esimerkinomaisesti viitaten oheisen piirustuksen kuvioon 1, joka esittää lohkokaaviona keksinnön mukaisessa menetelmässä 25 käytettävän vaihelukitun silmukan rakennetta.The invention will now be described in more detail by way of example with reference to Figure 1 of the accompanying drawing, which shows in block diagram form the structure of a phase-locked loop used in the method 25 according to the invention.

Kuviossa 1 esitetty vaihelukittu silmukka käsittää sinänsä tunnetusti vaihevertailijan 101, alipäästötyyppi-sen silmukkasuodattimen 102, jonka sisäänmenoon on kytketty vaihevertailijan ulostulosignaali, sekä jänniteohjatun 30 oskillaattorin 105, jonka ulostulosignaali on kytketty vaihevertailijan toiseen vertailusisäänmenoon. Vaihevertailijan toiseen vertailusisäänmenoon on puolestaan kytketty synkronointilähteestä (verkon pääsolmusta) peräisin oleva masterkellosignaali MCLK, joka saadaan solmun linja-35 liitäntäpiireiltä 114. Vaihevertailija 101 vertaa sisään- 6 93286 menoissaan esiintyvien signaalien vaihetta ja synnyttää näiden vaihe-eroon verrannollisen ohjaussignaalin Vei. Tämä ohjaussignaali alipäästösuodatetaan silmukkasuodatti-mella 102 ohjaussignaaliksi Vc2. Laitteen (solmun) kello-5 signaali CLK saadaan jänniteohjatun oskillaattorin 105 ulostulosta, ja kuten on hyvin tunnettua, pyrkii vaihelukittu silmukka ohjaamaan oskillaattorin ulostulosignaalin sellaiseksi, että vaihe-vertaili jän vertailusisäänmenoissa esiintyvien signaalien välillä ei ole vaihe-eroa, toisin 10 sanoen oskillaattorin ulostulosignaali lukittuu masterkel-losignaalin taajuuteen.The phase-locked loop shown in Fig. 1 comprises, as is known per se, a phase comparator 101, a low-pass type loop filter 102 to which the output of the phase comparator is connected, and a voltage-controlled oscillator 105 whose output signal is connected to the second reference input of the phase comparator. The master comparator signal MCLK from the synchronization source (main network node) obtained from the interface circuits 114 of the node line-35 is connected to the second reference input of the phase comparator. The phase comparator 101 compares the phase of the signals present in its input and generates a phase difference signal. This control signal is low-pass filtered by a loop filter 102 into a control signal Vc2. The clock (CLK) signal CLK of the device (node) is obtained from the output of the voltage controlled oscillator 105, and as is well known, the phase locked loop tends to control the oscillator output signal so that there is no phase difference between the signals at the comparator comparator inputs. to the frequency of the master signal.

Keksinnön mukaisesti on vaihelukitun silmukan osaksi sijoitettu prosessorilla toteutettu digitaalinen suodatinlohko 106 toisaalta sovittamalla silmukkasuodatti-15 men 102 perään analogia/digitaali-muunnin 103, jonka ulostulosignaali syötetään suodatinlohkolle ja toisaalta kytkemällä suodatinlohkon ulostulosignaali digitaali/analo-giamuuntimen 104 kautta jänniteohjatun oskillaattorin 105 sisäänmenoon oskillaattorin taajuutta ohjaavaksi jännit-20 teeksi Vc3.According to the invention, a digital filter block 106 implemented by a processor is placed as part of a phase-locked loop, on the one hand by fitting an analog / digital converter 103 behind the loop filter 102, the output signal of which is voltage-20 to make Vc3.

Suodatin- tai prosessorilohko 106 käsittää ensinnäkin digitaalisen alipäästösuodattimen 107, jonka sisäänmenoon on kytketty analogia/digitaali-muuntimen 103 ulostulosignaali, ja joka suorittaa lisäsuodatuksen jo ker-25 taalleen alipäästösuodatetulle ohjaussignaalille Vc2. Li-: - säksi lohko käsittää valvontayksikön 108 ja ohjausyksikön 109, jota valvontayksikkö ohjaa sekä valitsimen 110, jota ohjausyksikkö 109 ohjaa. Lisäksi suodatinlohkoon voi liittyä erillinen ohjausjännitemuisti 111, johon talletetaan 30 suodattimelta 107 saatava ohjausjännitteen arvo digitaa lisena määräajoin.The filter or processor block 106 firstly comprises a digital low-pass filter 107, to the input of which the output signal of the analog-to-digital converter 103 is connected, and which performs additional filtering on the once low-pass filtered control signal Vc2. In addition, the block comprises a monitoring unit 108 and a control unit 109, which is controlled by the monitoring unit, and a selector 110, which is controlled by the control unit 109. In addition, a separate control voltage memory 111 may be associated with the filter block, in which the value of the control voltage obtained from the filter 107 is stored at digital intervals.

Käytännössä koko suodatinlohko 106 voi olla toteutettu jollakin tehokkaalla tietoliikenneprosessorilla, jolloin valvonta- ja ohjausyksiköt voidaan toteuttaa täy-35 sin ohjelmallisesti. Prosessori voi olla esim. tyyppiäIn practice, the entire filter block 106 can be implemented by some efficient communication processor, in which case the monitoring and control units can be implemented fully programmatically. The processor may be of the type, for example

IIII

7 93286 68HC302 tai jokin muu vastaavan tasoinen yleisprosessori. Suodatinlohkoa 106 ei sen sijaan kannata toteuttaa signaaliprosessorilla, koska suodatuskuorma on kevyt tyypillisessä käytössä. (Nykykäsityksen mukaan pidetään sangen 5 hyvänä esim. ratkaisua, jossa etusuodattimen 102 kaistanleveys on noin 100 Hz ja kaistanleveyttä pienennetään 10 Hz:iin, eikä tarvita suurempaa jyrkkyyttä kuin 20dB/deka-di. Suodatuksen vaatimaa prosessoritehoa lisäisivät leveämpi etusuodatin tai suurempi jyrkkyys.) 10 Analogia/digitaali-muuntimelta 103 digitaalimuodossa saatava ohjaussignaali Vc2 on kytketty, paitsi digitaalisen suodattimen 107 sisäänmenoon, myös suoraan valitsimen 110 yhteen sisäänmenoon. Valitsimen toiseen sisäänmenoon on kytketty digitaalisen suodattimen 107 ulostulosignaali 15 ja valitsimen kolmanteen sisäänmenoon muistin lii ulostulosignaali. Valitsimen ulostulo on kytketty digitaali/ana-logia-muuntimelle 104.7 93286 68HC302 or other universal processor of equivalent level. Filter block 106, on the other hand, should not be implemented with a signal processor because the filtering load is light in typical use. (According to the current understanding, a solution in which the bandwidth of the front filter 102 is about 100 Hz and the bandwidth is reduced to 10 Hz is not considered quite good, and no steepness higher than 20dB / deca is required. The control signal Vc2 from the analog-to-digital converter 103 in digital form is connected not only to the input of the digital filter 107, but also directly to one input of the selector 110. An output signal 15 of the digital filter 107 is connected to the second input of the selector and an output signal of the memory is connected to the third input of the selector. The selector output is connected to a digital / analog converter 104.

Laitteen (solmun) linjaliitäntäpiireiltä 114 on lisäksi kytketty tila- tai hälytystiedot valvontayksikön 20 108 sisäänmenoon.In addition, status or alarm information from the line interface circuits 114 of the device (node) is connected to the input of the monitoring unit 20 108.

Mainittakoon vielä, että vaihelukitussa silmukassa (oskillaattorin ja vaihevertailijän välissä) tyypillisesti olevaa jakajaa ei ole esitetty kuviossa, koska sillä ei ole merkitystä esillä olevan keksinnön kannalta.It should also be noted that the divider typically present in a phase locked loop (between the oscillator and the phase comparator) is not shown in the figure because it is not relevant to the present invention.

25 Keksinnön mukaisen vaihelukitun silmukan toiminta on : : seuraavanlainen.The operation of the phase-locked loop according to the invention is as follows.

Normaalitilanteessa, jossa kellosignaali CLK on lukittuneena synkronointilähteestä peräisin olevaan mas-terkellosignaaliin MCLK, alipäästösuodatetaan vaihevertai-30 lijalta 101 tuleva ohjaussignaali Vei silmukkasuodattimes- sa 102 ja syötetään suodatettu ohjaussignaali Vc2 analo-gia/digitaali-muuntimen 103 kautta digitaaliselle alipääs-tösuodattimelle 107, jolta se lisää suodatettuna syötetään digitaali/analogia-muuntimen 104 kautta oskillaattorin 105 35 taajuutta ohjaavaksi jännitteeksi Vc3. Tässä tilanteessa 93286 δ on siis ohjausyksikkö 109 ohjannut valitsimen 110 asentoon, jossa valitsimen ulostuloon kytketään se sisäänmeno, johon on kytketty digitaalisen alipäästösuodattimen 107 ulostulosignaali.In the normal situation, where the clock signal CLK is locked to the master clock signal MCLK from the synchronization source, the control signal from the phase comparator 101 is low-pass filtered to the loop filter 102 and the filtered control signal more filtered is fed through the digital / analog converter 104 to the frequency controlling voltage Vc3 of the oscillator 105 35. Thus, in this situation 93286 δ, the control unit 109 has directed the selector 110 to a position where the input to which the output signal of the digital low-pass filter 107 is connected is connected to the selector output.

5 Kun valvontayksikkö 108 saa laitteen (solmun) linja- liitäntäpiireiltä 114 tiedon, ettei lukituslähteeksi kel-paavaa masterkellosignaalia enää ole, suodatinlohko (prosessori) estää ohjausjännitteen Vc3 muutokset niin kauan kuin lukittuminen masterkellotaajuuteen ei ole mahdollista 10 synkronointilähteen tai -reitin muutoksen ollessa vielä kesken. Estotarpeen havaitseminen perustuu linjaliitäntä-piireiltä 114 saataviin tila- tai hälytystietoihin, joita voivat olla esim. seuraavat tiedot: - hälytystieto siitä, että signaali puuttuu siitä 15 laitteen (solmun) tuloliitännästä, josta ajastus (master- kellosignaali) on otettu, tai hälytystieto siitä, että kyseisen tuloliitännän signaali on heikentynyt niin, ettei sitä voida enää käyttää synkronointiin, - LP-ajastusbittien tilan muuttuminen niin, että 20 ajastuslähteen vaihtaminen on tarpeen, tai - SOMS-ajastussanoman tilan muuttuminen niin, että ajastuslähteen vaihtaminen on tarpeen.5 When the monitoring unit 108 receives information from the line interface circuits 114 of the device (node) that there is no longer a master clock signal valid as a lock source, the filter block (processor) prevents changes in the control voltage Vc3 as long as locking to the master clock frequency is not possible while the synchronization source or path is still changing. The detection of a blocking need is based on status or alarm information from line interface circuits 114, which may be, for example, the following information: - alarm information that the signal is missing from the input of the 15 devices (nodes) from which the timing (master clock signal) is taken, or alarm information, that the signal of that input is weakened so that it can no longer be used for synchronization, - a change in the state of the LP timing bits so that it is necessary to change 20 timing sources, or - a change in the state of the SOMS timing message so that it is necessary to change the timing source.

Valvontayksikkö 108 antaa näiden tila- tai hälytys-tietojen perusteella ohjausyksikölle 109 tiedon muutosvai-25 heesta, ja ohjausyksikkö ohjaa tämän tiedon perusteella : digitaali/analogia-muunninta 104 tai valitsinta 110. Os killaattorin ohjausjännitteen Vc3 muutos estetään jäädyttämällä digitaali/analogia-muuntimen 104 lähtöjännite siihen arvoon, jossa se oli estotarpeen havaitsemishetkel-30 lä. Tämä voidaan tehdä esim. antamalla ohjausyksiköltä ohjelmallisesti jäädytyskäsky CTRL digitaali/analogia-muuntimelle 104. Mikäli linjaliitäntäpiirien, valvontayksikön ja ohjausyksikön muodostaman valvontajärjestelmän viiveet ovat edellä kuvatuissa toiminnoissa niin suuria, 35 ettei pelkkä digitaali/analogia-muuntimen ulostulosignaa- 9 93286Based on this status or alarm information, the control unit 108 informs the control unit 109 of the change phase, and the control unit controls based on this information: digital / analog converter 104 or selector 110. The change of the oscillator control voltage Vc3 is prevented by freezing the output voltage of the digital / analog converter 104 to the value at which it was at the time of detection of the need for inhibition. This can be done, for example, by programmatically issuing a freeze command CTRL to the digital-to-analog converter 104. If the delays of the line connection circuits, the control unit and the control system of the control unit are so large in the above-described functions that the 9 93286

Iin jäädytys ehdi estää aiheettomia taajuuden muutoksia, voidaan vaihelukitun silmukan toimintaa parantaa tallettamalla määräajoin muistiin 111 digitaaliselta alipääs-tösuodattimelta 107 saatava ohjausjännitteen arvo digitaa-5 lisena. Peräkkäisten talletusten välisen ajan määrää edellä mainittu valvontajärjestelmän viive. Aika on valittava siten, että palaaminen kunnossaolevan masterkellosignaalin aikaiseen ohjausjännitteeseen on mahdollista. Tässä tapauksessa suoritetaan digitaali/analogia-muuntimen 104 10 lähtöjännitteen jäädytys siten, että ohjausyksikkö 109 ohjaa valitsimen 110 sellaiseen asentoon, että muistissa 111 oleva signaaliarvo kytkeytyy valitsimen 110 ulostulon kautta suoraan digitaali/analogiamuuntimelle 104.If freezing has time to prevent undue frequency changes, the operation of the phase-locked loop can be improved by periodically storing in memory 111 the value of the control voltage obtained from the digital low-pass filter 107 as digital. The time between successive deposits is determined by the above-mentioned delay of the control system. The time must be chosen so that it is possible to return to the control voltage during the current master clock signal. In this case, the output voltage of the digital-to-analog converter 104 10 is frozen so that the control unit 109 controls the selector 110 to such a position that the signal value in the memory 111 is connected directly to the digital-to-analog converter 104 via the output of the selector 110.

Suurin hyöty ohjaussignaalin Vc3 (eli oskillaattori-15 taajuuden) jäädyttämisestä saavutetaan silloin, kun uusi synkronointilähde on sama kuin aikaisempi. Katkoksen syynä on tällöin voinut olla esim. pelkästään hetkellinen häiriö tai synkronointireitin muuttuminen verkossa. Näin pystytään tarpeeton kellotaajuuden muutos estämään.The greatest benefit of freezing the control signal Vc3 (i.e., oscillator-15 frequency) is achieved when the new synchronization source is the same as the previous one. The reason for the interruption may then have been, for example, only a momentary disturbance or a change in the synchronization route in the network. In this way, an unnecessary change in the clock frequency can be prevented.

20 Kun ajastukseen kelvollinen signaali jälleen löyde tään, muuttaa suodatinlohko 106 (prosessori) vaihelukitun silmukan taajuusvastetta väliaikaisesti leveämmäksi. Lu-kittumistarpeen havaitseminen perustuu jälleen linjalii-täntäpiireiltä 114 saataviin tila- tai hälytystietoihin, 25 joita voivat olla esim. seuraavat: - hälytystieto siitä, että kelvollinen signaali on palautunut siihen tuloliitäntään, josta ajastus (master-kellosignaali) on tarkoitus ottaa, - LP-ajastusbittien tilan muuttuminen niin, että 30 ajastuslähteen vaihtaminen on tarpeen, tai - SOMS-ajastussanoman tilan muuttuminen niin, että ajastuslähteen vaihtaminen on tarpeen.20 When a signal valid for timing is found again, the filter block 106 (processor) temporarily changes the frequency response of the phase-locked loop. The detection of the need to lock is again based on status or alarm information from the line interface circuits 114, which may be, for example: - alarm information that a valid signal has been returned to the input from which the timing (master clock signal) is to be taken; changing the state of the timing bits so that it is necessary to change the timing source, or - changing the state of the SOMS timing message so that it is necessary to change the timing source.

Taajuusvasteen muuttaminen voidaan suorittaa kopioimalla analogia/digitaali-muuntimelta 103 saatava ohjaus-35 jännitteen digitaalinen arvo suoraan digitaali/analogia- 0 10 93286 muuntimelle 104 tietyn määräajan. Tällöin siis ohjausyksikkö 109 ohjaa valitsimen 110 sellaiseen asentoon, että analogia/digitaali-muuntimen ulostulossa oleva signaaliarvo kytkeytyy valitsimen ulostulon kautta suoraan 5 digitaali/analogiamuuntimelle. Tässä tapauksessa jää siis suodattimessa 107 tapahtuva digitaalinen suodatus pois, jolloin vaihelukon silmukan kaistanleveys kasvaa merkittävästi (vaihelukon taajuusvasteen leventämisellä tarkoitetaan silmukan suorittaman alipäästösuodatuksen kaistanle-10 veyden kasvattamista). Kaistanleveyden kasvattaminen puolestaan nopeuttaa silmukan lukittumista, mikä on sinänsä tunnettua. Edellä mainitun määräajan, jonka pituinen kopi-ointivaihe on, pituus riippuu oskillaattorin 105 ohjautu-misnopeudesta. Määräajan minimikeston tulee vastata maini-15 tun ohjautumisajan maksimia. Määräajan kuluttua umpeen ohjaa ohjausyksikkö 109 valitsimen 110 jälleen asentoon, jossa valitsimen ulostuloon kytketään se sisäänmeno, johon on kytketty digitaalisen alipäästösuodattimen 107 ulostulosignaali, jolloin silmukka muuttuu jälleen hitaammaksi.The change of the frequency response can be performed by copying the digital value of the control-35 voltage obtained from the analog-to-digital converter 103 directly to the digital-to-analog converter 104 for a certain period of time. In this case, the control unit 109 controls the selector 110 to such a position that the signal value at the output of the analog-to-digital converter is connected directly to the digital-to-analog converter via the output of the selector. In this case, therefore, the digital filtering in the filter 107 is omitted, whereby the bandwidth of the phase-locked loop increases significantly (expanding the frequency response of the phase-locked loop means increasing the bandwidth of the low-pass filtering performed by the loop). Increasing the bandwidth, in turn, speeds up the locking of the loop, which is known per se. The length of the above-mentioned period, the length of which is the copying step, depends on the control rate of the oscillator 105. The minimum duration of the deadline must correspond to the maximum steering time of 15 hours. After the time has elapsed, the control unit 109 again controls the selector 110 to a position where the input to which the output signal of the digital low-pass filter 107 is connected is connected to the selector output, whereby the loop becomes slower again.

2020

Vaikka keksintöä on edellä selostettu viitaten oheisten piirustusten mukaisiin esimerkkeihin, on selvää, ettei keksintö ole rajoittunut siihen, vaan sitä voidaan muunnella edellä ja oheisissa patenttivaatimuksissa esite-25 tyn keksinnöllisen ajatuksen puitteissa. Esim. prosesso-; rilla toteutettavan suodatinlohkon yksityiskohtaisempi toteutus samojen toimintojen toteuttamiseksi voi vaihdella. Keksinnön mukainen ratkaisu ei myöskään välttämättä ole sidottu digitaalisen tietoliikenneverkon solmun kello-30 signaalin muodostamiseen, vaan muutkin vastaavanlaiset käyttökohteet ovat mahdollisia.Although the invention has been described above with reference to the examples according to the accompanying drawings, it is clear that the invention is not limited thereto, but can be modified within the scope of the inventive idea set forth above and in the appended claims. Eg process; The more detailed implementation of the filter block to perform the same functions may vary. The solution according to the invention is also not necessarily tied to the generation of the clock-30 signal of the node of the digital telecommunication network, but other similar applications are also possible.

Claims (9)

1. Förfarande för alstring av en klocksignal (CLK) med hjälp av en fasläst slinga, vilken slinga omfattar en 5 faskomparator (101), ett slingfliter (102) och en spän-ningsstyrd oscillator (105), och enligt vilket förfarande en frän en synkroniseringskälla härstammande synkronise-ringssignal (MCLK), i vilken klocksignalen läses, förs tili faskomparatorns (101) första ingäng, och läsningen av 10 slingan päskyndas genom att öka pä slingans bandbredd, kännetecknat därav att ändringar i oscilla-torns (105) styrspänning (Vc3) hindras tillfälligt som svar pä en ändring där den för tillfället använda synkro-niseringssignalen blir oanvändbar för tidsanpassning, och 15 att slingans bandbredd ökas tillfälligt som svar pä en ändring där en för tidsanpassning duglig synkroniserings-signal äter tas i bruk.A method for generating a clock signal (CLK) by means of a phase-read loop, which loop comprises a phase comparator (101), a loop flicker (102) and a voltage controlled oscillator (105), and according to a method of source of synchronization originating synchronization signal (MCLK), in which the clock signal is read, is fed to the first input of the phase comparator (101), and the reading of the loop is accelerated by increasing the bandwidth of the loop, characterized in that changes in the oscillator voltage (105) of the loop (105) ) is temporarily obstructed in response to a change where the currently used synchronization signal becomes unusable for timing, and the loop bandwidth is temporarily increased in response to a change where a time-synchronous synchronization signal eats is used. 2. Förfarande enligt patentkrav 1, kännetecknat därav att ändringar i oscillatorns (105) 20 styrspänning (Vc3) hindras och slingans bandbredd ökas genom att mellan slingfiltret (102) och oscillatorn (105) koppia en analog/digitalomvandlare (103), ett digitalt lägpassfilter (107) och en digital/analogomvandlare (104), varvid en ändring i styrspänningen hindras genom 25 att frysa digital/analogomvandlarens (104) utsignal vä-sentligen i dess dä rädande värde och slingans bandbredd ökas tillfälligt genom att en i analog/digitalomvandla-rens utgäng förekommande styrsignal kopplas förbi det digitala lägpassfiltret (107) tili nämnda digital/analog-30 omvandlare (104).2. A method according to claim 1, characterized in that changes in the control voltage (Vc3) of the oscillator (105) are prevented and the bandwidth of the loop is increased by coupling between the loop filter (102) and the oscillator (105) a digital / digital converter (103). (107) and a digital / analog converter (104), wherein a change in control voltage is prevented by freezing the output of the digital / analog converter (104) substantially in its saving value and the bandwidth of the loop is temporarily increased by an in analog / digital converter. the output of the control signal present is coupled past the digital low pass filter (107) to said digital / analog converter (104). 3. Förfarande enligt patentkrav 2, kännetecknat därav att det digitala värdet pä oscillatorns (105) styrspänning lagras med bestämda mellanrum i ett minne (111), och att frysningen av digital/analog- 35 omvandlarens (104) utsignal utförs genom att det i minnet li 93286 15 varande värdet kopplas till digital/analogomvandlarens (104) ingäng.Method according to claim 2, characterized in that the digital value of the control voltage of the oscillator (105) is stored at specified intervals in a memory (111), and that the freezing of the output of the digital / analog converter (104) is carried out by li 93286 the value is coupled to the input of the digital / analog converter (104). 4. Förfarande enligt patentkrav 1 eller 3, i vilket klocksignalen för en nod i ett digitalt datakommunika- 5 tionsnät bildas av en masterklocksignal (MCLK) som här-stammar frän nätets huvudnod, kännetecknat därav att nämnda ändringsinformation konuner frän nodens linjegränssnittkretsar (114).Method according to claim 1 or 3, in which the clock signal for a node in a digital data communication network is formed by a master clock signal (MCLK) originating from the main node of the network, characterized in that said change information applies from the line interface interfaces of the node (114). 5. Fasläst slinga för att alstra en klocksignal, 10 vilken slinga omfattar en faskomparator (101), ett sling- filter (102) och en spänningsstyrd oscillator (105), var-vid en frän en synkroniseringskälla härstammande synkro-niseringssignal (MCLK), i vilken klocksignalen läses, är kopplad tili faskomparatorns (101) ingäng, k ä n n e -15 tecknad därav att den omfattar i kombination - organ (108, 109, 110, 104, 111) för att till- fälligt hindra ändringar i oscillatorns (105) styrspän-ning (Vc3) som svar pä en ändring där den för tillfället använda synkroniseringssignalen blir oanvändbar för tids- 20 anpasning, och - organ (108 - 110) för att tillfälligt öka pä slingans bandbredd som svar pä en ändring där den för tidsanpassning dugliga synkroniseringssignalen äter tas i bruk.A phase-read loop for generating a clock signal, which loop comprises a phase comparator (101), a loop filter (102) and a voltage controlled oscillator (105), whereby a synchronization signal originating from a synchronization source (MCLK), in which the clock signal is read is coupled to the input of the phase comparator (101), characterized in that it comprises in combination - means (108, 109, 110, 104, 111) to temporarily prevent changes in the oscillator (105). ) control voltage (Vc3) in response to a change where the currently used synchronization signal becomes unusable for timing, and - means (108 - 110) to temporarily increase the bandwidth of the loop in response to a change where it for time adjustment capable sync signal eats are put into use. 6. Fasläst slinga enligt patentkrav 5, k ä n n e - tecknad därav att nämnda organ omfattar ett mellan slingfiltern (102) och oscillatorn (105) anordnat block, som efter varandra omfattar en analog/digitalomvandlare (103), en med ett minne (111) försedd processor (106), som 30 omfattar ett digitalt lägpassfilter (107), och en digi-tal/analogomvandlare (104).6. A phase-read loop according to claim 5, characterized in that said means comprises a block arranged between the loop filter (102) and the oscillator (105), which in turn comprises an analog / digital converter (103), one with a memory (111). ) provided processor (106), comprising a digital low pass filter (107), and a digital / analog converter (104). 7. Fasläst slinga enligt patentkrav 6, känne-tecknad därav att nämnda organ för att hindra ändringar i oscillatorns (105) styrspänning (Vc3) omfat-35 tar nämnda minne (111), en väljare (110), tili vars ena 16 93286 ingäng utgängssignalen frän minnet är kopplad samt nämnda digital/analogomvandlare (104), tili vars ingäng välja-rens (110) utgäng är kopplad.7. Phase-read loop according to claim 6, characterized in that said means for preventing changes in the control voltage (Vc3) of the oscillator (105) comprises said memory (111), a selector (110), to which one input the output signal from the memory is coupled, and said digital / analog converter (104), to whose input the selector (110) output is coupled. 8. Fasläst slinga enligt patentkrav 7, k ä n n e -5 tecknad därav att nämnda organ för att öka pä slingans bandbredd omfattar nämnda väljare (110), tili vars ingängar det digitala lägpassfiltrets (107) utgäng och analog/digitalomvandlarens (103) utgäng är kopplade, och vars utgäng är kopplad till digital/analogomvandla-10 rens (104) ingäng.8. A phase-read loop according to claim 7, characterized in that said means for increasing the bandwidth of the loop comprises said selector (110), to whose inputs the output of the digital low-pass filter (107) and the output of the analog / digital converter (103) are and whose output is connected to the input of the digital / analog converter (104). 9. Fasläst slinga enligt patentkrav 6, med hjälp av vilken en klocksignal för en nod i ett digitalt datakom-munikationsnät alstras av en frän nätets huvudnod här-stammande masterklocksignal (MCLK), känneteck- 15. a d därav att processorn (106) är kopplad tili nodens linjegränssnittkretsar (114) för att mata nämnda änd-ringsinformation tili processorn. » l * liA phase-read loop according to claim 6, by means of which a clock signal for a node in a digital data communication network is generated by a master clock signal (MCLK) originating from a network of the network, characterized in that the processor (106) is coupled. to the node's line interface circuits (114) to feed said change information to the processor. »L * li