EP0474653A1 - Multiplier circuit - Google Patents

Multiplier circuit

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Publication number
EP0474653A1
EP0474653A1 EP90906893A EP90906893A EP0474653A1 EP 0474653 A1 EP0474653 A1 EP 0474653A1 EP 90906893 A EP90906893 A EP 90906893A EP 90906893 A EP90906893 A EP 90906893A EP 0474653 A1 EP0474653 A1 EP 0474653A1
Authority
EP
European Patent Office
Prior art keywords
multiplier
cell
pair
terminal
connection
Prior art date
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Withdrawn
Application number
EP90906893A
Other languages
German (de)
French (fr)
Inventor
Michael Stegherr
Bruno PFÄFFEL
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP0474653A1 publication Critical patent/EP0474653A1/en
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
    • G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function

Definitions

  • the invention relates to a multiplier circuit according to the preamble of claim 1.
  • analog multiplication circuits are often required which have two analog inputs, form a product of both input signals and pass this product on to an analog output.
  • Multiplier circuits are known and frequently used components.
  • an emitter-coupled transistor pair can be specified as the simplest implementation for an analog multiplier circuit (see Gray, Meyer, "Analysis and Design Of Analog Integrated Circuits", Second Edition, John Wiley and son, 1984, on pages 590 to 593).
  • the base connections bwz form in FIG. 10.6.
  • the common emitter connection of the transistor pair has the two analog inputs and the collector connections the outputs of an analog multiplier.
  • Analog multiplier circuits are used, for example, as a phase detector or in frequency doubler circuits.
  • the multiplier circuit is intended to supply an output voltage which is proportional to the phase difference at the input, and this up to the highest possible frequency.
  • the output voltage of the phase detector should be in the middle of the modulation range. This corresponds to a phase error of zero.
  • the modulation range of the phase detector should be 180 °.
  • a frequency doubler also contains a 90 * phase shifter in order to be able to achieve effective frequency doubling in the case of large-signal operation with sinusoidal input signals of the same phase.
  • a Gilbert cell is often used as a multiplication circuit for phase detection or frequency doubling.
  • the construction and use of such a Gilbert cell can be found in the publication by Gray, Meyer already mentioned: "Analysis and Design of Analog Integrated Circuits" on pages 593 to 605.
  • the Gilbert cell provides an XOR operation as a logic function. The suitability of this circuit at frequencies close to the cutoff frequency of the bipolar transistors is deteriorated by the different transit times in the lower and upper circuit levels of the Gilbert cell.
  • the total transit time difference between the input signals of the upper and lower circuit level results in addition to an additional throughput time due to the differential level in the lower circuit level ⁇ ne also a further cycle time due to the different number of level shift levels.
  • this asymmetry leads to a phase error that increases rapidly with increasing frequency and greatly reduces the symmetry of the output characteristic curve around the central position at 90 * .
  • the same transit time effect leads to a " change in the amplitude relationships of the counter clock outputs.
  • the invention is based on the object of specifying a multiplier circuit which, when used as a phase detector even for high frequencies, has a symmetrical characteristic with a 90 * phase difference of the input signals and which, when used in a frequency doubler circuit, does not " change " the amplitude relationships at the push-pull outputs leads at high frequencies.
  • the cut-off frequency of the multiplication circuit according to the invention is no longer limited by the phase error but by the switching time of the bipolar transistors alone, and is therefore higher than in conventional multiplication circuits.
  • the output signal with a 90 'phase difference is exactly in the middle of the modulation range.
  • FIG. 1 An exemplary embodiment of the invention is shown in the drawing in FIG. The drawings show in detail:
  • FIG. 2 shows a multiplier circuit according to the invention
  • FIG. 3 shows an example of use of the multiplication circuit according to the invention in a PLL circuit
  • FIG. 4 the detector characteristic curve of the PLL circuit according to FIG. 3.
  • Figure 1 shows an analog multiplier cell according to the prior art, which is also referred to as a Gilbert cell. Their structure and mode of operation can be found in the aforementioned publication by Gray, Meyer: “Analysis and Design Of Analog Integrated Circuits” Figures 10.9, 10.10 and 10.16 on pages 593 to 605. Depending on the size ratio of the threshold voltage of the input transistors to the input signals, three areas can be defined for the practical application of this multiplier cell.
  • the amplitude of one of the input signals is larger compared to that the temperature voltage of the input transistors
  • both input signals are higher in amplitude than that of the temperature voltage of the input transistors.
  • the latter application area is particularly suitable for the detection of phase differences between two amplitude-limited input signals, as is often required in PLL circuits.
  • the multiplier cell according to FIG. 1 can be divided into a lower and downstream upper circuit level, first input terminals E1, E2 being assigned to the upper circuit level and second input terminals E3 being assigned to the lower circuit level.
  • the multiplier cell is connected between a first voltage terminal AK1, which is connected to a negative pole of the supply voltage, and a second voltage terminal AK2, which is connected to ground.
  • a first and second resistance element W1, W2 is arranged between the first voltage terminal AK1 and the first and second output terminal AI, A2 of the multiplier cell.
  • the lower circuit level contains a first emitter-coupled transistor pair with a first and second bipolar transistor T1, T2, and the upper circuit level contains two emitter-coupled transistor pairs that have a third, fourth and fifth and sixth bipolar transistor T3, T4, T5 and T6 exhibit.
  • a base connection of the first and a base connection of the second bipolar transistor T1 and T2 respectively form the two first input terminals E3, E4 of the multiplier cell.
  • An emitter connection of the first and an emitter connection of the second bipolar transistor are jointly connected to the first voltage terminal AK1 via a current source IQ.
  • Bipolar transistor T1 is connected to the emitter connection of the third and at the same time to the emitter connection of the fourth bipolar transistor T3, T4, while a collector connection of the second bipolar transistor T2 is connected to an emitter connection of the fifth and together with an emitter connection of the sixth
  • Bipolar transistor T5, T6 is connected.
  • a base connection of the third and a base connection of the sixth bipolar transistor T3, T6 together form the first E1 of the two second input terminals E1, E2 and a base connection of the fourth together
  • a base connection of the fifth bipolar transistor T4, T5 form the second E2 of the two second input terminals E1, E2.
  • the collector connection of the third and the collector connection of the fifth bipolar transistor T3, T5 together represent the first AI of the two output terminals AI, A2 and are connected to the second voltage terminal AK2 via the first resistance element W1, while the collector connection of the fourth and the Kol ⁇
  • the detector connection of the sixth bipolar transistor T4, T6 forms the second A2 of the two output terminals AI, A2 and is also to be connected to the second voltage terminal AK2 via the second resistance element W2.
  • the Gilbert cell is a modification of an emitter-coupled transistor pair. It allows a four-quadrant multiplication, so that both input signals can lie in the positive as well as in the negative value range.
  • all bipolar transistors used are npn bipolar transistors. From the DC current analyzes of the Gilbert cell on pages 493 to 495 of the publication by Gray, Meyer "Analysis And Design Of Analog Integrated Circuits" it follows that the voltage at the output terminals of the Gilbert cell is a product of the hyperbolic tangent functions of the input signals . For small input signals, the hyperbolic tangent function can be replaced by its argument in a first approximation.
  • this circuit deteriorates at frequencies near the cutoff frequency of the bipolar transistors due to the different transit times in the lower and upper circuit level.
  • this asymmetry leads to a phase Sen error, which increases rapidly with increasing frequency and greatly reduces the symmetry of the output characteristic around the center position at 90 * .
  • This same runtime effect also leads to a " change in the amplitude ratios of the push-pull outputs when used in a frequency doubler circuit.
  • each signal S1 and S2 therefore passes through both the slower and the faster transmission path and the output signal at the output terminals AI 1 and A2 1 is the sum of these two components.
  • the cutoff frequency of this new arrangement is no longer limited by the phase error, but rather by the switching time of the bipolar transistors alone, and thus higher than in the multiplication circuit according to the prior art from FIG. 1. For all frequencies below this cutoff frequency If the output signal is at a 90 * phase difference between the output signals, it is exactly in the middle of the modulation range.
  • the multiplier circuit according to the invention contains two multiplier cells, each of which is to be constructed individually as a Gilbert cell, as in FIG. 1.
  • the outputs of both multiplier cells are connected in parallel and the inputs of the same are connected to the inputs of the multiplier circuit via level shifter stages LSI ', ... LS4 1 or LSI 1 ' ... LS4- » .
  • an ohmic resistor Wl 'and W2- connects the outputs AI 1 and A2 1 with the second voltage terminal AK2.
  • Each multiplication cell contains a current source, as well as a lower and downstream upper circuit level.
  • the lower GmbHs ⁇ planar, each having an emitter-coupled pair of transistors (Tl 1, T2 1 / Tl ', T2 ") are the inputs E3', E4 ', and E3', E4 'assigned to, while in the upper circuit plane, respectively two emitter-coupled transistor pairs (T3-, T4 '/ T5', T6- or T3 ", T4" / T5 ", T6") can be controlled via the inputs El ', E2 ⁇ or El ", E2".
  • the output AI 1 of the multiplier circuit is formed according to FIG.
  • Output A2 1 is to be established by a common connection between the collector outputs of T4 1 , T6 1 from MZ1 and the collector outputs of T4 ′′ and T6 ′′ from MZ2.
  • output AI 1 is via the resistance element Wl 1 and the output A2 'to be connected to the second voltage terminal AK2 via the resistance element W2 1 .
  • the level shifters at the inputs of the two multiplication cells MZl, MZ2 can be divided into two groups: a first group, which is structured in one step and to which LSI 1 , LS2 1 , LSI "and LS2" belong, and a second group of three ⁇ level shifters, to which LS3 1 , LS4 ', LS3 "and LS4" are counted.
  • a single stage is built up from a bipolar npn transistor with a resistance element or a current source. The input of such a level shifter is the base connection, while the collector connection is connected to the second voltage terminal AK2 and the emitter connection is connected to the first voltage terminal AKl via the resistance element or the current source.
  • the emitter connection also forms the output of a one-stage level shifter. If the level shifter has multiple stages, the individual stages are connected in series and the output of the preceding level shifter stage is switched to the input of the subsequent level shifter stage. From FIG. 2 it can further be seen that the three-stage level shifter LS3 1 on input E3 1 , the three-stage level shifter LS4 1 on input E4 ', the three-stage level shifter LS3 "on input E3" and the likewise three-stage level shifter LS4 " input E4 "is switched.
  • the single-stage level shifters LSI 1 and LS2- with the input El 1 or E2 'and LSI ", LS2" are each to be connected to the input El "or E2".
  • the inputs of the multiplier circuit ME1 ... ME4 are via the associated level shifters with the inputs of the two Connect multiplier cells as follows.
  • the connection ME1 is connected on the one hand via the level shifter LS3 1 to E3 1 and via the level shifter LSI "with El” and the connection ME2 via the level shifter LS4 'with E4' and via the level shifter LS2 "with E2".
  • the connection ME3 is via the level shifter
  • the second voltage terminal AK2 must be connected to the reference potential and the first voltage terminal AK1 to a negative pole of the supply voltage (for example - 5 volts).
  • All bipolar transistors used are also designed as npn bipolar transistors, as in FIG.
  • FIG. 3 shows a circuit for clock recovery with the aid of a phase-locked loop PLL in which the multiplier circuit according to the invention can advantageously be installed.
  • a phase-locked loop also called a phase-locked loop, represents a particularly important application of control technology in communications technology.
  • the PLL circuit ensures that an output signal UA is set so that it matches the frequency of an input signal UE, in this way precisely that a phase shift between the two signals remains constant.
  • the PLL circuit has the task of recovering a stable clock signal UA from the data stream in order to clock the decision-maker flip-flop FF.
  • NRZ signals non-turn to zero
  • the phase position of the clock signal relative to the input data stream UE 1 is set by an adjustable phase shifter PS 1 .
  • the input current UE 1 is therefore switched both at the input of the decision-maker flip-flop FF and directly via the preprocessing stage VV as the input signal UE to the PLL circuit, and the clock input of the decision-maker flip-flop FF is via the adjustable phase shifter PS 1 connected to the output signal UA of the PLL circuit.
  • the regenerated data stream UA 'can then be taken as an output signal from the decision-maker flip-flop FF.
  • the decision flip-flop FF works as a sample and hold circuit and stores the signal value that was present at the sampling time for an entire clock period.
  • the PLL circuit PLL itself contains a symmetrical phase detector SPD, a loop filter SF, a voltage-controlled frequency oscillator VCO, a phase shifter PS and a symmetrical frequency doubler SFV.
  • the symmetrical phase detector SPD forms a control deviation signal from the input signal UE and the output signal of the symmetrical frequency doubler SFV, which is applied via a loop filter SF to the voltage-controlled frequency oscillator VCO.
  • the loop filter SF has a low-pass function, dampens the higher-frequency signal component of the control deviation signal and forms a DC voltage signal for regulating the voltage-controlled frequency oscillator VCO.
  • the output of the symmetrical frequency doubler SFV is switched to the first input of the symmetrical phase detector SPD and the input signal UE to the second input of the same, and the output of the symmetrical phase detector is connected to the voltage-controlled frequency oscillator VCO via the loop filter SF.
  • the output of the voltage-controlled frequency oscillator VCO is connected on the one hand directly and on the other hand via a phase shifter PS to the symmetrical frequency doubler circuit SFV.
  • the phase shifter PS is necessary here for frequency doubling, since the symmetrical frequency doubler circuit SFV requires two input signals shifted by 90 * in large signal mode.
  • the voltage-controlled oscillator is usually the element that limits the operating frequency of the entire loop.
  • the voltage-controlled oscillator is inserted into the PLL circuit together with a symmetrical frequency doubler implemented by the multiplier circuit according to the invention, this speed limit can be overcome.
  • the speed gain that can be achieved can then be used for the overall loop if, in contrast to the standard circuit, the symmetrical phase detector is also constructed with the aid of the multiplier circuit according to the invention and this speed requirement is thereby satisfied.
  • the usable frequency range of a frequency doubler circuit constructed with the symmetrical multiplier circuit according to the invention can be increased compared to standard circuits.
  • the frequency-dependent phase error of a simple multiplication detector according to the prior art no longer has to be compensated in the phase detector PS '. Only the running time of the preprocessing stage VV can be compensated for by the phase shifter PS 1 .
  • FIG. 4 shows the detector characteristic curve, according to which the two input signals for the synchronous phase detector (in this case UA and UE) are regulated to a fixed phase distance of 90 * .
  • a PLL circuit acts like a feedback loop and has the effect that the system deviation signal U is always minimized. If, instead of the multiplier circuit according to the invention, standard components were used in the PLL circuit in FIG. 3 in the synchronous phase detector SPD and the synchronous frequency doubler SFV, the sinusoidal detector characteristic curve would shift to the right for increasing frequencies and thus a phase error in the phase relationship generate the two signals UA, UE (by arrow direction for high frequencies indicated in Figure 4). As already stated, this would have to be compensated for by an adjustable phase shifter PS 1 .

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Abstract

Circuit multiplicateur consistant en deux cellules de multiplication selon l'art antérieur. En rendant symétriques les trajectoires de transmission, on évite le problème des différences dans les durées de parcours des signaux dans les émetteurs-suiveurs et dans les paliers différentiels pour les deux signaux d'entrée à traiter de la même manière. La fréquence limite de ce dispositif n'est plus limitée par l'erreur de phase, mais seulement par le temps de commutation des transistors bipolaires utilisés; cette limite est donc supérieure à celles des circuits multiplicateurs de l'art antérieur. Pour toutes les fréquences inférieures à la fréquence limite, le signal de sortie se trouve exactement au milieu de la région de modulation lorsque la différence de phase est de 90°.Multiplier circuit consisting of two multiplication cells according to the prior art. By making the transmission paths symmetrical, the problem of the differences in the travel times of the signals in the emitter-followers and in the differential stages for the two input signals to be treated in the same way is avoided. The limit frequency of this device is no longer limited by the phase error, but only by the switching time of the bipolar transistors used; this limit is therefore greater than those of the multiplier circuits of the prior art. For all frequencies below the cutoff frequency, the output signal is exactly in the middle of the modulation region when the phase difference is 90 °.

Description

MULTIPLIZIERSCHALTUNG MULTIPLIZER CIRCUIT
Die Erfindung betrifft eine Multiplizierschaltung nach dem Oberbegriff des Patentanspruches 1.The invention relates to a multiplier circuit according to the preamble of claim 1.
In der Signalverarbeitung werden oft analoge Multiplizierschal- tungen benötigt, die zwei analoge Eingänge aufweisen, ein Pro¬ dukt beider Eingangssignale bilden und dieses Produkt an einem analogen Ausgang weiterleiten. Multiplizierschaltungen, gleich ob in der analogen - oder digitalen Schaltungstechnik sind be¬ kannte und häufig verwendete Bausteine. Als eine einfachste Realisierung für eine analoge Multiplizierschaltung kann hier beispielsweise ein emittergekoppeltes Transistorpaar angegeben werden (siehe hierzu Gray, Meyer, "Analysis and Design Of Ana¬ log Integrated Circuits", Second Edition, John Wiley and sons, 1984, auf den Seiten 590 bis 593). In dieser Veröffentlichung bilden in der Figur 10.6 die Basisanschlüsse bwz. der gemein¬ same Emitteranschluß des Transistorpaares die zwei analogen Eingänge und die Kollektoranschlüsse die Ausgänge eines ana¬ logen Multiplizierers.In signal processing, analog multiplication circuits are often required which have two analog inputs, form a product of both input signals and pass this product on to an analog output. Multiplier circuits, whether in analog or digital circuit technology, are known and frequently used components. For example, an emitter-coupled transistor pair can be specified as the simplest implementation for an analog multiplier circuit (see Gray, Meyer, "Analysis and Design Of Analog Integrated Circuits", Second Edition, John Wiley and son, 1984, on pages 590 to 593). In this publication, the base connections bwz form in FIG. 10.6. the common emitter connection of the transistor pair has the two analog inputs and the collector connections the outputs of an analog multiplier.
Analoge Multiplizierschaltungen werden beispielsweise als Pha¬ sendetektor oder in Frequenzverdopplerschaltungen eingesetzt. Als Phasendetektor soll die Multiplizierschaltung eine der Pha¬ sendifferenz am Eingang proportionale Ausgangsspannung liefern und dies bis hin zu möglichst hoher Frequenz. Bei einer Phasen- differenz an beiden Eingängen von 90* sollte die Ausgangsspan¬ nung des Phasendetektors in der Mitte des Aussteuerbereichs liegen. Dies entspricht einem Phasenfehler von Null. Der Aus¬ steuerbereich des Phasendetektors sollte 180° betragen. Ein Frequenzverdoppler enthält neben einer analogen Multiplizier- Schaltung auch einen 90* Phasenschieber, um bei gleichphasigen sinusförmigen Eingangssignalen im Großsignalbetrieb eine wirk¬ same Frequenzverdopplung erreichen zu können. Er sollte dabei imstande sein bis zu höchsten Frequenzen echte Gegentaktsigna- le zu liefern. i Zur Phasendetektion bzw. Frequenzverdopplung wird beim vorlie- genden Stand der Technik häufig eine Gilbert-Zelle als Multi¬ plizierschaltung eingesetzt. Der Aufbau und die Verwendung einer solchen Gilbert-Zelle ist aus der bereits genannten Ver¬ öffentlichung von Gray, Meyer: "Analysis And Design of Analog Integrated Circuits" auf den Seiten 593 bis 605 entnehmbar. Bei digitalen Eingangssignalen liefert dabei die Gilbert-Zelle als Logikfunktion eine XOR-Verknüpfung. Die Tauglichkeit die¬ ser Schaltung bei Frequenzen nahe der Grenzfrequenz der Bipo¬ lartransistoren wird verschlechtert durch die unterschiedliche Laufzeiten in der unteren und oberen Schaltungsebene der Gil- bert-Zelle. Bei einer unterschiedlichen Anzahl von zusätzlich vorgeschalteten Levelshift-Stufen in der unteren und der obe¬ ren Schaltungsebene der Gilbert-Zelle ergibt sich als Gesamt¬ laufzeitunterschied zwischen den Eingangssignalen der oberen und unteren Schaltungsebene neben einer zusätzlichen Durchlauf- zeit aufgrund der Differenzstufe in der unteren Schaltungsebe¬ ne auch eine weitere Durchlaufzeit aufgrund der unterschied¬ lichen Anzahl von Levelshift-Stufen. Diese Asymmetrie führt beim Einsatz als Phasendetektor zu einem Phasenfehler, der bei wachsender Frequenz rasch zunimmt und die Symmetrie der Aus- gangskennlinie um die Mittenlage bei 90* stark verringert. Der gleiche Laufzeiteffekt führt bei einer Frequenzverdopplerschal¬ tung zu einer "Änderung der Amplitudenverhältnisse der Gegen- taktausgänge.Analog multiplier circuits are used, for example, as a phase detector or in frequency doubler circuits. As the phase detector, the multiplier circuit is intended to supply an output voltage which is proportional to the phase difference at the input, and this up to the highest possible frequency. With a phase difference at both inputs of 90 * , the output voltage of the phase detector should be in the middle of the modulation range. This corresponds to a phase error of zero. The modulation range of the phase detector should be 180 °. In addition to an analog multiplier circuit, a frequency doubler also contains a 90 * phase shifter in order to be able to achieve effective frequency doubling in the case of large-signal operation with sinusoidal input signals of the same phase. He should be there able to deliver true push-pull signals up to the highest frequencies. In the present state of the art, a Gilbert cell is often used as a multiplication circuit for phase detection or frequency doubling. The construction and use of such a Gilbert cell can be found in the publication by Gray, Meyer already mentioned: "Analysis and Design of Analog Integrated Circuits" on pages 593 to 605. For digital input signals, the Gilbert cell provides an XOR operation as a logic function. The suitability of this circuit at frequencies close to the cutoff frequency of the bipolar transistors is deteriorated by the different transit times in the lower and upper circuit levels of the Gilbert cell. With a different number of additional upstream level shift stages in the lower and the upper circuit level of the Gilbert cell, the total transit time difference between the input signals of the upper and lower circuit level results in addition to an additional throughput time due to the differential level in the lower circuit level ¬ ne also a further cycle time due to the different number of level shift levels. When used as a phase detector, this asymmetry leads to a phase error that increases rapidly with increasing frequency and greatly reduces the symmetry of the output characteristic curve around the central position at 90 * . With a frequency doubler circuit, the same transit time effect leads to a " change in the amplitude relationships of the counter clock outputs.
Der Erfindung liegt die Aufgabe zugrunde, eine Multiplizier¬ schaltung anzugeben, die beim Einsatz als Phasendetektor auch für hohe Frequenzen eine symmetrische Kennlinie bei 90* Pha¬ sendifferenz der Eingangssignale aufweist und die beim Einsatz in einer Frequenzverdopplerschaltung zu keiner "Änderung der Amplitudenverhältnisse an den Gegentaktausgängen bei hohen Frequenzen führt.The invention is based on the object of specifying a multiplier circuit which, when used as a phase detector even for high frequencies, has a symmetrical characteristic with a 90 * phase difference of the input signals and which, when used in a frequency doubler circuit, does not " change " the amplitude relationships at the push-pull outputs leads at high frequencies.
Diese Aufgaben werden durch die kennzeichnenden Merkmale des Patentanspruches 1 gelöst. Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, daß die Grenzfrequenz der erfindungsgemäßen Multipli¬ zierschaltung nicht mehr durch den Phasenfehler sondern durch die Schaltzeit der Bipolartransistoren allein begrenzt wird, sie liegt somit höher als bei herkömmlichen Multiplizierschal¬ tungen. Für alle Frequenzen unterhalb der Grenzfrequenz liegt das Ausgangssignal bei einer 90' Phasendifferenz exakt in der Mitte des Aussteuerbereichs.These objects are solved by the characterizing features of claim 1. The advantages achieved by the invention are, in particular, that the cut-off frequency of the multiplication circuit according to the invention is no longer limited by the phase error but by the switching time of the bipolar transistors alone, and is therefore higher than in conventional multiplication circuits. For all frequencies below the cut-off frequency, the output signal with a 90 'phase difference is exactly in the middle of the modulation range.
Weitere Ausgestaltungen und Realisierungen der erfindungsge¬ mäßen Multiplizierschaltung sind Gegenstand der Unteransprüche 2 bis 7.Further refinements and implementations of the multiplier circuit according to the invention are the subject matter of subclaims 2 to 7.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung Fi- gur 2 dargestellt. Im einzelnen zeigen die Zeichnungen:An exemplary embodiment of the invention is shown in the drawing in FIG. The drawings show in detail:
Figur 1 eine Multiplizierschaltung nach dem Stand der Technik (Gilbert-Zelle),1 shows a multiplier circuit according to the prior art (Gilbert cell),
Figur 2 eine erfindungsgemäße Multiplizierschaltung,FIG. 2 shows a multiplier circuit according to the invention,
Figur 3 ein Verwendungsbeispiel der erfindungsgemäßen Multi¬ plizierschaltung in einer PLL-Schaltung,FIG. 3 shows an example of use of the multiplication circuit according to the invention in a PLL circuit,
Figur 4 die Detektorkennlinie der PLL-Schaltung nach Figur 3.FIG. 4 the detector characteristic curve of the PLL circuit according to FIG. 3.
Figur 1 zeigt eine analoge Multiplizierzelle nach dem Stand der Technik, die ebenfalls auch als Gilbert-Zelle bezeichnet wird. Ihr Aufbau und ihre Wirkungsweise ist aus der bereits genannten Veröffentlichung von Gray, Meyer: "Analysis and De¬ sign Of Analog Integrated Circuits" Figuren 10.9, 10.10 sowie 10.16 auf den Seiten 593 bis 605 entnehmbar. In Abhängigkeit vom Größenverhältnis der Schwellspannung der Eingangstransisto¬ ren zu den Eingangssignalen lassen sich drei Bereiche für die praktische Anwendung dieser Multiplizierzelle definieren. Im ersten Anwendungsbereich sind die Eingangsspannungsamplituden gering gegenüber der Temperaturspannung (kT/e = 26 mV) der Eingangstransistoren, im zweiten Anwendungsbereich ist die Am¬ plitude einer der Eingangssignale größer im Vergleich zu der der Temperaturspannung der Eingangstransistoren und im dritten Anwendungsbereich liegen beide Eingangssignale in ihrer Ampli¬ tude höher als die der Temperaturspannung der Eingangstransi¬ storen. Der letztgenannte Anwendungsbereich ist besonders ge- eignet für die Erfassung von Phasendifferenzen zwischen zwei amplitudenbegrenzten Eingangssignalen, wie sie häufig in PLL- Schaltungen benötigt wird.Figure 1 shows an analog multiplier cell according to the prior art, which is also referred to as a Gilbert cell. Their structure and mode of operation can be found in the aforementioned publication by Gray, Meyer: "Analysis and Design Of Analog Integrated Circuits" Figures 10.9, 10.10 and 10.16 on pages 593 to 605. Depending on the size ratio of the threshold voltage of the input transistors to the input signals, three areas can be defined for the practical application of this multiplier cell. In the first application area the input voltage amplitudes are low compared to the temperature voltage (kT / e = 26 mV) of the input transistors, in the second application area the amplitude of one of the input signals is larger compared to that the temperature voltage of the input transistors and in the third area of application, both input signals are higher in amplitude than that of the temperature voltage of the input transistors. The latter application area is particularly suitable for the detection of phase differences between two amplitude-limited input signals, as is often required in PLL circuits.
Die Multiplizierzelle nach Figur 1 läßt sich in eine untere und nachgeschaltete obere Schaltungsebene einteilen, wobei erste Eingangsklemmen El, E2 der oberen Schaltungsebene und zweite Eingangsklemmen E3 der unteren Schaltungsebene zugeord¬ net sind. Die Multiplizierzelle ist zwischen einer ersten Span¬ nungsklemme AK1, die mit einem negativen Pol der Versorgungs- Spannung verbunden ist, und einer zweiten Spannungsklemme AK2, die mit der Masse verbunden ist, geschaltet. Ein erstes und zweites Widerstandselement Wl, W2 ist jeweils zwischen der ersten Spannungsklemme AK1 und der ersten bzw. zweiten Aus¬ gangsklemme AI, A2 der Multiplizierzelle angeordnet. Die unte- re Schaltungsebene enthält ein erstes emittergekoppeltes Tran¬ sistorpaar mit einem ersten und zweiten Bipolartransistor Tl, T2 und die obere Schaltungsebene zwei emittergekoppelte Tran¬ sistorpaare, die einen dritten, vierten sowie fünften und sech¬ sten Bipolartransistor T3, T4, T5 und T6 aufweisen. Ein Basis- anschluß des ersten und ein Basisanschluß des zweiten Bipolar¬ transistors Tl bzw. T2 bilden jeweils die zwei ersten Eingangs¬ klemmen E3, E4 der Multiplizierzelle. Ein Emitteranschluß des ersten und ein Emitteranschluß des zweiten Bipolartransistors sind gemeinsam über eine Stromquelle IQ mit der ersten Span- nungsklemme AK1 verbunden. Ein Kollektoranschluß des erstenThe multiplier cell according to FIG. 1 can be divided into a lower and downstream upper circuit level, first input terminals E1, E2 being assigned to the upper circuit level and second input terminals E3 being assigned to the lower circuit level. The multiplier cell is connected between a first voltage terminal AK1, which is connected to a negative pole of the supply voltage, and a second voltage terminal AK2, which is connected to ground. A first and second resistance element W1, W2 is arranged between the first voltage terminal AK1 and the first and second output terminal AI, A2 of the multiplier cell. The lower circuit level contains a first emitter-coupled transistor pair with a first and second bipolar transistor T1, T2, and the upper circuit level contains two emitter-coupled transistor pairs that have a third, fourth and fifth and sixth bipolar transistor T3, T4, T5 and T6 exhibit. A base connection of the first and a base connection of the second bipolar transistor T1 and T2 respectively form the two first input terminals E3, E4 of the multiplier cell. An emitter connection of the first and an emitter connection of the second bipolar transistor are jointly connected to the first voltage terminal AK1 via a current source IQ. A collector connection of the first
Bipolartransistors Tl ist mit dem Emitteranschluß des dritten und gleichzeitig mit dem Emitteranschluß des vierten Bipolar¬ transistors T3, T4 angeschlossen, während ein Kollektoranschluß des zweiten Bipolartransistors T2 mit einem Emitteranschluß des fünften und gemeinsam mit einem Emitteranschluß des sechstenBipolar transistor T1 is connected to the emitter connection of the third and at the same time to the emitter connection of the fourth bipolar transistor T3, T4, while a collector connection of the second bipolar transistor T2 is connected to an emitter connection of the fifth and together with an emitter connection of the sixth
Bipolartransistors T5, T6 verbunden ist. Ein Basisanschluß des dritten und ein Basisanschluß des sechsten Bipolartransistors T3, T6 bilden gemeinsam die erste El der zwei zweiten Eingangs¬ klemmen El, E2 und ein Basisaπschluß des vierten gemeinsam mit einem Basisanschluß des fünften Bipolartransistors T4, T5 bil¬ den die zweite E2 der zwei zweiten Eingangsklemmen El, E2. Der Kollektoranschluß des dritten und der Kollektoranschluß des fünften Bipolartransistors T3, T5 stellen gemeinsam die erste AI der zwei Ausgangsklemmen AI, A2 dar und sind über das erste Widerstandselement Wl mit der zweiten Spannungsklemme AK2 ver¬ bunden, während der Kollektoranschluß des vierten und der Kol¬ lektoranschluß des sechsten Bipolartransistors T4, T6 die zwei¬ te A2 der zwei Ausgangsklemmen AI, A2 bildet und über das zwei- te Widerstandselement W2 ebenfalls mit der zweiten Spannungs¬ klemme AK2 zu verbinden ist.Bipolar transistor T5, T6 is connected. A base connection of the third and a base connection of the sixth bipolar transistor T3, T6 together form the first E1 of the two second input terminals E1, E2 and a base connection of the fourth together A base connection of the fifth bipolar transistor T4, T5 form the second E2 of the two second input terminals E1, E2. The collector connection of the third and the collector connection of the fifth bipolar transistor T3, T5 together represent the first AI of the two output terminals AI, A2 and are connected to the second voltage terminal AK2 via the first resistance element W1, while the collector connection of the fourth and the Kol¬ The detector connection of the sixth bipolar transistor T4, T6 forms the second A2 of the two output terminals AI, A2 and is also to be connected to the second voltage terminal AK2 via the second resistance element W2.
In Figur 1 sind zusätzlich "+" und *1-" Vorzeichen an den Ein- und Ausgängen der Multiplizierzelle eingetragen, die als Span- nungsvorzeichen zu interpretieren sind. Falls danach an El ge¬ genüber E2 und an E3 gegenüber E4 jeweils eine positive Ein¬ gangsspannung anliegt, so wird das hieraus resultierende Aus¬ gangssignal am Ausgang AI gegenüber A2 im negativen Bereich liegen.1, "+" and * 1 - "signs are also entered at the inputs and outputs of the multiplier cell, which are to be interpreted as voltage signs. If thereafter, a positive on is given to E1 compared to E2 and to E3 compared to E4 ¬ output voltage is present, the resulting output signal at output AI will be in the negative range compared to A2.
Die Gilbert-Zelle ist eine Modifikation eines emittergekoppel¬ ten Transistorpaares. Sie erlaubt eine Vierquadrantenmultipli¬ kation, so daß beide Eingangssignale sowohl im positiven als auch im negativen Wertebereich liegen können. Alle eingesetz- ten Bipolartransistoren sind nach Figur 1 npn-Bipolartransi- storen. Aus den Gleichstromanalysen der Gilbert-Zelle auf Sei¬ te 493 bis 495 der Veröffentlichung von Gray, Meyer "Analysis And Design Of Analog Integrated Circuits" ergibt sich, daß die Spannung an den Ausgangsklemmen der Gilbert-Zelle ein Produkt der hyperbolischen Tangensfunktionen der Eingangssignale ist. Für kleine Eingangssignale kann hierbei in erster Näherung die hyperbolische Tangensfunktion durch ihr Argument ersetzt wer¬ den.The Gilbert cell is a modification of an emitter-coupled transistor pair. It allows a four-quadrant multiplication, so that both input signals can lie in the positive as well as in the negative value range. According to FIG. 1, all bipolar transistors used are npn bipolar transistors. From the DC current analyzes of the Gilbert cell on pages 493 to 495 of the publication by Gray, Meyer "Analysis And Design Of Analog Integrated Circuits" it follows that the voltage at the output terminals of the Gilbert cell is a product of the hyperbolic tangent functions of the input signals . For small input signals, the hyperbolic tangent function can be replaced by its argument in a first approximation.
Wie bereits in der Einleitung angegeben verschlechtert sich die Verwendbarkeit dieser Schaltung bei Frequenzen nahe der Grenz¬ frequenz der Bipolartransistoren durch die unterschiedlichen Laufzeiten in der unteren und oberen Schaltungsebene. Diese Asymmetrie führt beim Einsatz als Phasendetektor zu einem Pha- senfehler, der bei wachsender Frequenz rasch zunimmt und die Symmetrie der Ausgangskennlinie um die Mittenlage bei 90* stark verringert. Ebenso führt dieser gleiche Laufzeiteffekt bei dem Einsatz in einer Frequenzverdopplerschaltung zu einer "Änderung der Amplitudenverhältnisse der Gegentaktausgänge.As already indicated in the introduction, the usability of this circuit deteriorates at frequencies near the cutoff frequency of the bipolar transistors due to the different transit times in the lower and upper circuit level. When used as a phase detector, this asymmetry leads to a phase Sen error, which increases rapidly with increasing frequency and greatly reduces the symmetry of the output characteristic around the center position at 90 * . This same runtime effect also leads to a " change in the amplitude ratios of the push-pull outputs when used in a frequency doubler circuit.
Der Nachteil unterschiedlicher Signallaufzeiten in den emit¬ tergekoppelten Transistorstufen für die beiden gleich zu be¬ handelnden Eingangssignale läßt sich durch eine erfindungsge- mäße Multiplizierschaltung nach Figur 2 beheben. Dieser Nach¬ teil wird dabei durch eine Sy metrierung der Ubertragungswege überwunden.The disadvantage of different signal propagation times in the emitter-coupled transistor stages for the two input signals to be treated in the same way can be eliminated by a multiplier circuit according to the invention according to FIG. This disadvantage is overcome by a parameterization of the transmission paths.
In der erfindungsgemäßen Multiplizierschaltung nach Figur 2 durchläuft daher jedes Signal Sl und S2 sowohl den langsameren als auch den schnelleren Übertragungsweg und das Ausgangssi¬ gnal an den Ausgangsklemmen AI1 und A21 entsteht als Summe dieser beiden Komponenten. Wie eingangs bereits angegeben ist die Grenzfrequenz dieser neuen Anordnung nicht mehr durch den Phasenfehler, sondern durch die Schaltzeit der Bipolartransi¬ storen allein begrenzt und somit höher als bei der Multipli¬ zierschaltung nach dem Stand der Technik aus Figur 1. Für alle Frequenzen unterhalb dieser Grenzfrequenz liegt das Ausgangs¬ signal bei einer 90* Phasendifferenz der Ausgangssignale exakt in der Mitte des Aussteuerbereichs.In the multiplier circuit according to the invention according to FIG. 2, each signal S1 and S2 therefore passes through both the slower and the faster transmission path and the output signal at the output terminals AI 1 and A2 1 is the sum of these two components. As already stated at the beginning, the cutoff frequency of this new arrangement is no longer limited by the phase error, but rather by the switching time of the bipolar transistors alone, and thus higher than in the multiplication circuit according to the prior art from FIG. 1. For all frequencies below this cutoff frequency If the output signal is at a 90 * phase difference between the output signals, it is exactly in the middle of the modulation range.
Die erfindungsgemäße Multiplizierschaltung enthält zwei Multi¬ plizierzellen, die im einzelnen jeweils als Gilbert-Zelle wie in Figur 1 aufzubauen sind. Die Ausgänge beider Multiplizier- zellen sind parallel geschaltet und die Eingänge derselbigen über Levelshifter-Stufen LSI',... LS41 bzw. LSI1 ' ...LS4- » mit den Eingängen der Multiplizierschaltung verbunden. Jeweils ein ohmscher Widerstand Wl' und W2- verbindet die Ausgänge AI1 bzw. A21 mit der zweiten Spannungsklemme AK2. Jede Multipli- zierzelle enthält eine Stromquelle, sowie eine untere und nachgeschaltete obere Schaltungsebene. Der unteren Schaltungs¬ ebene, mit jeweils einem emittergekoppelten Transistorpaar (Tl1, T21/ Tl", T2") sind die Eingänge E3' , E4' bzw. E3" , E4" zugeordnet, während in der oberen Schaltungsebene jeweils zwei emittergekoppelte Transistorpaare (T3-, T4'/T5', T6- bzw. T3", T4"/T5", T6") über die Eingänge El', E2■ bzw. El", E2" angesteuert werden. Der Ausgang AI1 der Multiplizierschal¬ tung wird nach Figur 2 durch die Kollektorausgänge T5' und T31 der Multiplizierzelle MZl gemeinsam mit den Kollektorausgängen T5" und T3" der Multiplizierzelle MZ2 gebildet. Der Ausgang A21 ist hingegen durch eine gemeinsame Verbindung zwischen den Kollektorausgängen von T41, T61 aus MZl und den Kollektoraus¬ gängen von T4' ' und T6" aus MZ2 aufzubauen. Wie bereits ange- geben ist der Ausgang AI1 über das Widerstandselement Wl1 und der Ausgang A2' über das Widerstandselement W21 jeweils mit der zweiten Spannungsklemme AK2 zu verbinden.The multiplier circuit according to the invention contains two multiplier cells, each of which is to be constructed individually as a Gilbert cell, as in FIG. 1. The outputs of both multiplier cells are connected in parallel and the inputs of the same are connected to the inputs of the multiplier circuit via level shifter stages LSI ', ... LS4 1 or LSI 1 ' ... LS4- » . In each case an ohmic resistor Wl 'and W2- connects the outputs AI 1 and A2 1 with the second voltage terminal AK2. Each multiplication cell contains a current source, as well as a lower and downstream upper circuit level. The lower Schaltungs¬ planar, each having an emitter-coupled pair of transistors (Tl 1, T2 1 / Tl ', T2 ") are the inputs E3', E4 ', and E3', E4 'assigned to, while in the upper circuit plane, respectively two emitter-coupled transistor pairs (T3-, T4 '/ T5', T6- or T3 ", T4" / T5 ", T6") can be controlled via the inputs El ', E2 ■ or El ", E2". The output AI 1 of the multiplier circuit is formed according to FIG. 2 by the collector outputs T5 'and T3 1 of the multiplier cell MZ1 together with the collector outputs T5 "and T3" of the multiplier cell MZ2. Output A2 1 , on the other hand, is to be established by a common connection between the collector outputs of T4 1 , T6 1 from MZ1 and the collector outputs of T4 ″ and T6 ″ from MZ2. As already stated, output AI 1 is via the resistance element Wl 1 and the output A2 'to be connected to the second voltage terminal AK2 via the resistance element W2 1 .
Die Levelshifter an den Eingängen der beiden Multiplizierzel- len MZl, MZ2 lassen sich in zwei Gruppen unterteilen: In eine erste Gruppe, die einstufig aufgebaut ist und zu der LSI1, LS21, LSI" und LS2" gehören und eine zweite Gruppe von drei¬ stufigen Levelshiftern, zu denen LS31, LS4', LS3" sowie LS4" gezählt werden. Eine einzelne Stufe wird jeweils aus einem bi- polaren npn-Transistor mit einem Widerstandselement oder einer Stromquelle aufgebaut. Als Eingang eines solchen Levelshifters dient dabei der Basisanschluß, während der Kollektoranschluß mit der zweiten Spannungsklemme AK2 und der Emitteranschluß über das Widerstandselement bzw. der Stromquelle mit der ersten Spannungsklemme AKl verbunden ist. Gleichzeitig bildet der Emit¬ teranschluß auch den Ausgang eines einstufigen Levelshifters. Ist der Levelshifter mehrstufig ausgeführt, so sind die einzel¬ nen Stufen hintereinander geschaltet und der Ausgang der vor¬ herliegenden Levelshifterstufe wird auf den Eingang der nach- folgenden Levelshifterstufte geschaltet. Aus Figur 2 ist wei¬ ter entnehmbar, daß der dreifstufige Levelshifter LS31 auf den Eingang E31, der dreistufige Levelshifter LS41 auf den Eingang E4', der dreistufige Levelshifter LS3" auf den Eingang E3" und der ebenfalls dreistufige Levelshifter LS4" auf den Ein- gang E4" geschaltet ist. Die einstufigen Levelshifter LSI1 und LS2- mit dem Eingang El1 bzw. E2' und LSI", LS2" sind jeweils mit dem Eingang El" bzw. E2" zu verbinden. Schlie߬ lich sind die Eingänge der Multiplizierschaltung ME1...ME4 über die zugehörigen Levelshifter mit den Eingängen der beiden Multiplizierzellen wie folgt anzuschließen. Der Anschluß ME1 ist einerseits über den Levelshifter LS31 mit E31 und über den Levelshifter LSI" mit El" und der Anschluß ME2 über den Le¬ velshifter LS4' mit E4' und über den Levelshifter LS2" mit E2" verbunden. Der Anschluß ME3 ist über den LevelshifterThe level shifters at the inputs of the two multiplication cells MZl, MZ2 can be divided into two groups: a first group, which is structured in one step and to which LSI 1 , LS2 1 , LSI "and LS2" belong, and a second group of three ¬ level shifters, to which LS3 1 , LS4 ', LS3 "and LS4" are counted. A single stage is built up from a bipolar npn transistor with a resistance element or a current source. The input of such a level shifter is the base connection, while the collector connection is connected to the second voltage terminal AK2 and the emitter connection is connected to the first voltage terminal AKl via the resistance element or the current source. At the same time, the emitter connection also forms the output of a one-stage level shifter. If the level shifter has multiple stages, the individual stages are connected in series and the output of the preceding level shifter stage is switched to the input of the subsequent level shifter stage. From FIG. 2 it can further be seen that the three-stage level shifter LS3 1 on input E3 1 , the three-stage level shifter LS4 1 on input E4 ', the three-stage level shifter LS3 "on input E3" and the likewise three-stage level shifter LS4 " input E4 "is switched. The single-stage level shifters LSI 1 and LS2- with the input El 1 or E2 'and LSI ", LS2" are each to be connected to the input El "or E2". Finally, the inputs of the multiplier circuit ME1 ... ME4 are via the associated level shifters with the inputs of the two Connect multiplier cells as follows. The connection ME1 is connected on the one hand via the level shifter LS3 1 to E3 1 and via the level shifter LSI "with El" and the connection ME2 via the level shifter LS4 'with E4' and via the level shifter LS2 "with E2". The connection ME3 is via the level shifter
LSI' an den Eingang El1 und über den Levelshifter LS4" an den Eingang E4" zu schalten, während der Anschluß ME4 über den Levelshifter LS21 mit dem Eingang E21 und über den Levelshif¬ ter LS3" mit dem Eingang E3" der Multiplizierzelle anzu- schließen ist.LSI 'to the input El 1 and via the level shifter LS4 "to the input E4", while the connection ME4 via the level shifter LS2 1 to the input E2 1 and via the level shifter LS3 "to the input E3" of the multiplier cell is to be connected.
Wie in Figur 1 sind zusätzlich in der Darstellung von Figur 2 "+" und "-"-Vorzeichen an allen Ein- und Ausgängen der Multi¬ plizierzellen MZl und MZ2 eingetragen um vorzeichenrichtige Spannungswerte zu erfassen. Dabei ist zu beachten, daß das Ein¬ gangssignal S2 in MZl und mit vertauschter Polarität in MZ2 eingespeist wird, während das Eingangssignal Sl in gleicher Polarität MZl und MZ2 zugeführt wird.As in FIG. 1, “+” and “-” signs are additionally entered in the representation of FIG. 2 at all inputs and outputs of the multiplication cells MZ1 and MZ2 in order to detect voltage values with correct signs. It should be noted that the input signal S2 is fed into MZl and with reversed polarity in MZ2, while the input signal S1 is fed with the same polarity MZl and MZ2.
Wie in der Figur 1 ist die zweite Spannungsklemme AK2 auf das Bezugspotential und die erste Spannungsklemme AKl auf einen negativen Pol der Versorgungsspannung (beispielsweise - 5 Volt) zu legen. Alle eingesetzten bipolaren Transistoren sind eben¬ falls wie in Figur 1 als npn-Bipolartransistoren ausgeführt.As in FIG. 1, the second voltage terminal AK2 must be connected to the reference potential and the first voltage terminal AK1 to a negative pole of the supply voltage (for example - 5 volts). All bipolar transistors used are also designed as npn bipolar transistors, as in FIG.
Figur 3 zeigt eine Schaltung zur Taktrückgewinnung mit Hilfe eines Phasenregelkreises PLL in der die erfindungsgemäße Mul¬ tiplizierschaltung vorteilhafterweise eingebaut werden kann. Ein Phasenregelkreis auch phase-locked-loop genannt stellt einen in der Nachrichtentechnik besonders wichtigen Anwendungs¬ fall der Regelungstechnik dar. Die PLL-Schaltung sorgt dafür, daß ein Ausgangssignal UA so eingestellt wird, daß es mit einem Eingangssignal UE frequenzmäßig übereinstimmt, und zwar so ge¬ nau, daß eine Phasenverschiebung zwischen beiden Signalen kon- stant bleibt. In der Schaltung zur Taktrückgewinnung nach Fi¬ gur 3 kommt der PLL-Schaltung hierbei die Aufgabe zu, ein sta¬ biles Taktsignal UA aus dem Datenstrom zurückzugewinnen, um das Entscheider-Flip-Flop FF zu takten. Bei NRZ-Signalen (non re¬ turn to zero) ist hierbei eine Vorverarbeitungsstufe VV hinzu- zufügen, die aus dem Eingangsspektrum eine Linie bei der Takt¬ frequenz erzeugt. Die Phasenlage des Taktsignals relativ zum Eingangsdatenstrom UE1 wird durch einen justierbaren Phasen¬ schieber PS1 eingestellt. Der Eingangsstrom UE1 wird daher so- wohl auf dem Eingang des Entscheider-Flip-Flops FF als auch direkt über die Vorverarbeitungsstufe VV als Eingangssignal UE auf die PLL-Schaltung geschaltet und der Takteingang des Ent¬ scheider-Flip-Flops FF ist über den justierbaren Phasenschie¬ ber PS1 an das Ausgangssignal UA der PLL-Schaltung angeschlos- sen. Der regenerierte Datenstrom UA' kann dann als Ausgangs¬ signal dem Entscheider-Flip-Flop FF entnommen werden. Das Ent¬ scheider-Flip-Flop FF arbeitet als eine Sample- und Hold-Schal- tung und speichert eine ganze Taktperiode den Signalwert der zum Abtastzeitpunkt anlag. Die PLL-Schaltung PLL selbst ent- hält einen symmetrischen Phasendetektor SPD, einen Schleifen¬ filter SF, einen spannungsgesteuerten Frequenzoszillator VCO, einen Phasenschieber PS sowie einen symmetrischen Frequenzver- doppler SFV. Der symmetrische Phasendetektor SPD bildet aus dem Eingangssignal UE und dem Ausgangssignal des symmetrischen Frequenzverdopplers SFV ein Regelabweichungssignal, welches über einen Schleifenfilter SF auf den spannungsgesteuerten Fre¬ quenzoszillator VCO aufgeschaltet ist. Das Schleifenfilter SF hat eine Tiefpaßfunktion, dämpft den höherfrequenten Signalan¬ teil des Regelabweichungssignals und bildet ein Gleichspannungs- signal zur Regelung des spannungsgesteuerten Frequenzoszilla¬ tors VCO. Zu diesem Zweck wird der Ausgang des symmetrischen Frequenzverdopplers SFV auf den ersten Eingang des symmetri¬ schen Phasendetektors SPD und das Eingangssignal UE auf den zweiten Eingang desselben geschaltet und der Ausgang des sym- metrischen Phasendetektors ist über das Schleifenfilter SF mit dem spannungsgesteuerten Frequenzoszillator VCO verbunden. Der Ausgang des spannungsgesteuerten Frequenzoszillators VCO schließlich ist einerseits direkt und andererseits über einen Phasenschieber PS an die symmetrische Frequenzverdopplerschal- tung SFV angeschlossen. Der Phasenschieber PS ist hier zur Fre¬ quenzverdoppelung notwendig, da die symmetrische Frequenzver¬ dopplerschaltung SFV im Großsignalbetrieb zwei zueinander um 90* verschobene Eingangssignale benötigt. In einer integrierten PLL-Schaltung ist üblicherweise der spannungsgesteuerte Oszillator das Element, das die Arbeits¬ frequenz der ganzen Schleife begrenzt. Wird der spannungsge¬ steuerte Oszillator zusammen mit einem durch die erfindungsge- mäße Multiplizierschaltung realisierten symmetrischen Frequenz- verdoppler in die PLL-Schaltung eingesetzt, so kann diese Ge¬ schwindigkeitsbegrenzung überwunden werden. Der erzielbare Ge¬ schwindigkeitsgewinn kann dann für die Gesamtschleife ausge¬ nutzt werden, wenn der symmetrische Phasendetektor im Gegen- satz zur Standardschaltung ebenfalls mit Hilfe der erfindungs¬ gemäßen Multiplizierschaltung aufgebaut wird und dadurch diese Geschwindigkeitsanforderung genügt.FIG. 3 shows a circuit for clock recovery with the aid of a phase-locked loop PLL in which the multiplier circuit according to the invention can advantageously be installed. A phase-locked loop, also called a phase-locked loop, represents a particularly important application of control technology in communications technology. The PLL circuit ensures that an output signal UA is set so that it matches the frequency of an input signal UE, in this way precisely that a phase shift between the two signals remains constant. In the circuit for clock recovery according to FIG. 3, the PLL circuit has the task of recovering a stable clock signal UA from the data stream in order to clock the decision-maker flip-flop FF. In the case of NRZ signals (non-turn to zero), a preprocessing stage VV is added here. add that generates a line at the clock frequency from the input spectrum. The phase position of the clock signal relative to the input data stream UE 1 is set by an adjustable phase shifter PS 1 . The input current UE 1 is therefore switched both at the input of the decision-maker flip-flop FF and directly via the preprocessing stage VV as the input signal UE to the PLL circuit, and the clock input of the decision-maker flip-flop FF is via the adjustable phase shifter PS 1 connected to the output signal UA of the PLL circuit. The regenerated data stream UA 'can then be taken as an output signal from the decision-maker flip-flop FF. The decision flip-flop FF works as a sample and hold circuit and stores the signal value that was present at the sampling time for an entire clock period. The PLL circuit PLL itself contains a symmetrical phase detector SPD, a loop filter SF, a voltage-controlled frequency oscillator VCO, a phase shifter PS and a symmetrical frequency doubler SFV. The symmetrical phase detector SPD forms a control deviation signal from the input signal UE and the output signal of the symmetrical frequency doubler SFV, which is applied via a loop filter SF to the voltage-controlled frequency oscillator VCO. The loop filter SF has a low-pass function, dampens the higher-frequency signal component of the control deviation signal and forms a DC voltage signal for regulating the voltage-controlled frequency oscillator VCO. For this purpose, the output of the symmetrical frequency doubler SFV is switched to the first input of the symmetrical phase detector SPD and the input signal UE to the second input of the same, and the output of the symmetrical phase detector is connected to the voltage-controlled frequency oscillator VCO via the loop filter SF. Finally, the output of the voltage-controlled frequency oscillator VCO is connected on the one hand directly and on the other hand via a phase shifter PS to the symmetrical frequency doubler circuit SFV. The phase shifter PS is necessary here for frequency doubling, since the symmetrical frequency doubler circuit SFV requires two input signals shifted by 90 * in large signal mode. In an integrated PLL circuit, the voltage-controlled oscillator is usually the element that limits the operating frequency of the entire loop. If the voltage-controlled oscillator is inserted into the PLL circuit together with a symmetrical frequency doubler implemented by the multiplier circuit according to the invention, this speed limit can be overcome. The speed gain that can be achieved can then be used for the overall loop if, in contrast to the standard circuit, the symmetrical phase detector is also constructed with the aid of the multiplier circuit according to the invention and this speed requirement is thereby satisfied.
Weiterhin kann der nutzbare Frequenzbereich einer mit der er- finduπgsgemäßen symmetrischen Multiplizierschaltung aufgebau¬ ten Frequenzverdopplerschaltung, wie sie auch in der für NRZ- Signale notwendigen Vorverarbeitungsstufe VV einer PLL-Schal¬ tung verwendet wird, gegenüber Standardschaltungen erhöht werden.Furthermore, the usable frequency range of a frequency doubler circuit constructed with the symmetrical multiplier circuit according to the invention, as is also used in the preprocessing stage VV of a PLL circuit necessary for NRZ signals, can be increased compared to standard circuits.
Wird der symmetrische Phasendetektor mit Hilfe der erfindungs¬ gemäßen Multiplizierzelle aufgebaut, so muß im Phasendetektor PS' nun nicht mehr der frequenzabhängige Phasenfehler eines einfachen Multiplizierdetektors nach dem Stand der Technik kom- pensiert werden. Lediglich die Laufzeit der Vorverarbeitungs¬ stufe VV ist durch den Phasenschieber PS1 zu kompensieren.If the symmetrical phase detector is constructed with the aid of the multiplication cell according to the invention, the frequency-dependent phase error of a simple multiplication detector according to the prior art no longer has to be compensated in the phase detector PS '. Only the running time of the preprocessing stage VV can be compensated for by the phase shifter PS 1 .
Figur 4 zeigt die Detektorkennlinie, nach der die beiden Ein¬ gangssignale für den sychronen Phasendetektor (in diesem Fal- le UA und UE) auf einen festen Phasenabstand von 90* geregelt werden. Eine PLL-Schaltung wirkt hierbei wie ein rückgekoppel¬ ter Regelkreis und bewirkt so, daß das Regelabweichungssignal U immer minimiert wird. Würden in der PLL-Schaltung Figur 3 statt der erfindungsgemäßen Multiplizierschaltung Standardbau- steine in den synchronen Phasendetektor SPD und den synchronen Frequenzverdoppler SFV eingesetzt, so würde sich die sinusför¬ mige Detektorkennlinie für wachsende Frequenzen nach rechts verschieben und somit einen Phasenfehler in der Phasenbezie¬ hung der beiden Signale UA, UE erzeugen (durch Pfeilrichtung für hohe Frequenzen in Figur 4 angedeutet). Dieser müßte wie bereits angegeben durch einen justierbaren Phasenschieber PS1 kompensiert werden.FIG. 4 shows the detector characteristic curve, according to which the two input signals for the synchronous phase detector (in this case UA and UE) are regulated to a fixed phase distance of 90 * . A PLL circuit acts like a feedback loop and has the effect that the system deviation signal U is always minimized. If, instead of the multiplier circuit according to the invention, standard components were used in the PLL circuit in FIG. 3 in the synchronous phase detector SPD and the synchronous frequency doubler SFV, the sinusoidal detector characteristic curve would shift to the right for increasing frequencies and thus a phase error in the phase relationship generate the two signals UA, UE (by arrow direction for high frequencies indicated in Figure 4). As already stated, this would have to be compensated for by an adjustable phase shifter PS 1 .
7 Patentansprüche 4 Figuren 7 claims 4 figures

Claims

Patentansprüche Claims
1. Multiplizierschaltung mit einem ersten und einem zweiten Eingangsklemmenpaar (MEl, ME2; ME3, ME4) und einer ersten und zweiten Ausgangsklemme (AI1, A2' ) , die mindestens eine Multi¬ plizierzelle (MZ2) mit einer unteren und nachgeschalteten obe¬ ren Schaltungsebene enthält, wobei ein erstes Eingangsklemmen¬ paar (El", E2") der Multiplizierzelle (MZ2), die der oberen Schaltungsebene zugeordnet ist, mit dem ersten Eingangsklemmen- paar (MEl, ME2) der Multiplizierschaltung und ein zweites Ein¬ gangsklemmenpaar (E3", E4"), der Multiplizierzelle (MZ2), die der unteren Schaltungsebene zugeordnet ist, mit dem zwei¬ ten Eingangsklemmenpaar (ME3, ME4) der Multiplizierschaltung verbunden ist und erste und zweite Ausgangsklemmen der Multi- plizierzelle (MZ2) die erste und zweite Ausgangsklemme (AI1, A2') der Multiplizierschaltung bilden, wobei die Multiplizier¬ zelle mit einer ersten Spannungsklemme (AKl), eine erste Aus¬ gangsklemme (AI1) der Multiplizierschaltung über ein erstes Widerstandselement (Wl1) an eine zweite Spannungsklemme (AK2) und eine zweiten Ausgangsklemme (A21) der Multiplizierschal¬ tung über ein zweites Widerstandselement (W2-) ebenfalls mit der zweiten Spannungsklemme (AK2) zu verbinden ist, d a ¬ d u r c h g e k e n n z e i c h n e t, daß die Multiplizier¬ schaltung eine weitere Multiplizierzelle (MZl) mit einer unte- ren und nachgeschalteten oberen Schaltungsebene enthält, daß ein erstes Eingangsklemmenpaar (El1, E21) der weiteren Multi- plizierzelle (MZl), die deren oberen Schaltungsebene zugeord¬ net ist, mit dem zweiten Eingangsklemmenpaar (E3", E4") der Multiplizierzelle (MZ2) und ein zweites Eingangsklemmenpaar (E3-, E4-) der weiteren Multiplizierzelle (MZl), die deren unteren Schaltungsebene zugeordnet ist, mit dem ersten Ein¬ gangsklemmenpaar (El", E2") der Multiplizierzelle (MZl) ver¬ bunden ist, daß die weitere Multiplizierzelle (MZl) ebenfalls an die erste Spannungsklemme (AKl) angeschlossen ist und eine erste Ausgangsklemme der Multiplizierzelle (MZ2) und eine erste Ausgangsklemme der weiteren Multiplizierzelle (MZl) gemeinsam eine erste Ausgangsklemme (AI1) der Multiplizier¬ schaltung und eine zweite Ausgangsklemme der Multiplizierzelle (MZ2) und eine zweite Ausgangsklemme der weiteren Multipli- zierzelle (MZ2) gemeinsam eine zweite Ausgangsklemme (A21) der Multiplizierschaltung bilden.1. Multiplier circuit with a first and a second pair of input terminals (ME1, ME2; ME3, ME4) and a first and second output terminal (AI 1 , A2 '), which have at least one multiplier cell (MZ2) with a lower and downstream upper one Contains circuit level, with a first pair of input terminals (El ", E2") of the multiplier cell (MZ2), which is assigned to the upper circuit level, with the first pair of input terminals (ME1, ME2) of the multiplier circuit and a second pair of input terminals (E3 ", E4"), the multiplier cell (MZ2), which is assigned to the lower circuit level, is connected to the second pair of input terminals (ME3, ME4) of the multiplier circuit and first and second output terminals of the multiplier cell (MZ2) the first and second Form output terminal (AI 1 , A2 ') of the multiplier circuit, the multiplier cell with a first voltage terminal (AK1), a first output terminal (AI 1 ) of the multiplier circuit via a first it resistance element (Wl 1 ) to a second voltage terminal (AK2) and a second output terminal (A2 1 ) of the multiplier circuit via a second resistance element (W2-) is also to be connected to the second voltage terminal (AK2), since ¬ characterized in that the multiplier circuit contains a further multiplier cell (MZl) with a lower and downstream upper circuit level, that a first pair of input terminals (El 1 , E2 1 ) of the further multiplier cell (MZl), which is assigned to its upper circuit level, with the second pair of input terminals (E3 ", E4") of the multiplier cell (MZ2) and a second pair of input terminals (E3-, E4-) of the further multiplier cell (MZl), which is assigned to their lower circuit level, with the first pair of input terminals (El ""E2") of the multiplier cell (MZl) is connected such that the further multiplier cell (MZl) is also connected to the first voltage terminal (AKl) and a first output terminal d he multiplier cell (MZ2) and a first output terminal of the further multiplier cell (MZl) together a first output terminal (AI 1 ) of the multiplier circuit and a second output terminal of the multiplier cell (MZ2) and a second output terminal of the further multiplicator Ornamental cell (MZ2) together form a second output terminal (A2 1 ) of the multiplier.
2. Multiplizierschaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die Multiplizierzelle (MZ2) und die weitere Multiplizierzelle (MZl) gleich aufgebaut sind und in der unteren Schaltungsebene ein emittergekoppeltes Tran¬ sistorpaar mit einem ersten und zweiten Bipolartransistor (Tl", T 2"j Tl1, T21) und in der oberen Schaltungsebene zwei emitter- gekoppelte Transistorpaare mit einem dritten, vierten und fünf¬ ten, sechsten Bipolartransistor (T3", T4", T5", T6"? T3', T4', T5-, T61) enthalten ist, daß ein Basisanschluß des ersten und ein Basisanschluß des zweiten Bipolartransistors (Tl", T2"; Tl1, T21) das zweite Eingangsklemmenpaar (E3", E4"; E31, E4') jeweils der Mutiplizierzelle (MZ2) oder der weiteren Multiplizierzelle (MZl) bilden, daß ein Emitteranschluß des ersten und ein Emitteranschluß des zweiten Bipolartransistors (Tl", T2"; Tl ' , T2' ) über eine Stromquelle mit der ersten Spannungsklemme (AKl) verbunden ist, daß ein Kollektoranschluß des ersten Bipolartransistors (Tl"; Tl' ) mit dem Emitteran¬ schluß des dritten (T3"; T3-) und mit dem. Emitteranschluß des vierten (T4"; T4-) Bipolartransistors und ein Kollektoran¬ schluß des zweiten Bipolartransistorsδ (T2"; T21) mit einem Emitteranschluß des fünften (T5"; T5' ) und einem Emitteran- schluß des sechsten (T6"; T61) Bipolartransistors verbunden ist, daß ein Gateanschluß des dritten (T3"j T3' ) gemeinsam mit einem Gateanschluß des sechsten (T6"; T61) Bipolartran¬ sistors und ein Gateanschluß des vierten (T4", T41) und ge¬ meinsam mit einem Gateanschluß des fünften (T5"j T5') Bipo- lartransistors das erste Eingangsklemmenpaar (El", E2"; El1, E21) jeweils der Multiplizierzelle (MZ2) oder der weiteren Multiplizierzelle (MZl) bilden und daß ein Kollektoranschluß des dritten (T3"; T3' ) gemeinsam mit einem Kollektoranschluß des fünften (T5"; T5' ) Bipolartransistors und ein Kollektor- anschluß des vierten (T4"; T41) gemeinsam mit einem Kollek¬ toranschluß des sechsten (T6"; T6-) Bipolartransistors je¬ weils die erste und zweite Ausgangsklemme der Multiplizierzel¬ le (MZ2) oder der weiteren Multiplizierzelle (MZl) bilden. 2. Multiplier circuit according to claim 1, characterized in that the multiplier cell (MZ2) and the further multiplier cell (MZl) are constructed identically and in the lower circuit level an emitter-coupled transistor pair with a first and second bipolar transistor (Tl ", T 2" j Tl 1 , T2 1 ) and in the upper circuit level two emitter-coupled transistor pairs with a third, fourth and fifth, sixth bipolar transistor (T3 ", T4", T5 ", T6"? T3 ', T4', T5-, T6 1 ) contains that a base connection of the first and a base connection of the second bipolar transistor (Tl ", T2"; Tl 1 , T2 1 ) the second pair of input terminals (E3 ", E4"; E3 1 , E4 ') each of the mutiplier cell (MZ2 ) or the further multiplier cell (MZl) form that an emitter connection of the first and an emitter connection of the second bipolar transistor (Tl ", T2"; Tl ', T2') is connected via a current source to the first voltage terminal (AKl), that a collector connection of the first GDP olar transistor (Tl "; T1 ') with the emitter connection of the third (T3 "; T3-) and with the. Emitter connection of the fourth (T4"; T4-) bipolar transistor and a collector connection of the second bipolar transistor δ (T2 "; T2 1 ) with an emitter connection of the fifth (T5 "; T5 ') and an emitter connection of the sixth (T6"; T6 1 ) bipolar transistor is connected such that a gate connection of the third (T3 "j T3') together with a gate connection of the sixth (T6"; T6 1 ) Bipolar transistor and a gate connection of the fourth (T4 ", T4 1 ) and together with a gate connection of the fifth (T5" j T5 ') bipolar transistor the first pair of input terminals (El ", E2"; El 1 , E2 1 ) each form the multiplier cell (MZ2) or the further multiplier cell (MZl) and that a collector connection of the third (T3 "; T3 ') together with a collector connection of the fifth (T5";T5') bipolar transistor and a collector connection of the fourth (T4 "; T4 1 ) together with a collector connection of the sixth (T6"; T6-) bipolar transistors each form the first and second output terminals of the multiplier cell (MZ2) or the further multiplier cell (MZl).
3. Multiplizierschaltung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß das zweite Eingangsklemmen¬ paar (E3", E4") der Multiplizierzelle (MZ2) gebildet wird aus einer ersten Eingangsklemme (E3"), die mit dem Basisan- Schluß des ersten Bipolartransistors (Tl") der Multiplizier¬ zelle (MZ2) verbunden ist und aus einer zweiten Eingangsklemme (E4"), die mit dem Basisanschluß des zweiten Bipolartransi¬ stors (T2") der Multiplizierzelle (MZ2) verbunden ist, daß das erste Eingangsklemmenpaar (El1, E21) der weiteren Multi- plizierzelle (MZl) gebildet wird aus einer weiteren ersten Eingangsklemme (El1), die mit dem Basisanschluß des dritten und sechsten Bipolartransistors (T31, T61) der weiteren Multi¬ plizierzelle (MZl) verbunden ist und aus einer weiteren zwei¬ ten Eingangsklemme (E21), die mit dem Basisanschluß des vier- ten und fünften Bipolartransistors (T4-, T51) der weiteren3. A multiplier circuit according to claim 1 or 2, characterized in that the second input terminal pair (E3 ", E4") of the multiplier cell (MZ2) is formed from a first input terminal (E3 ") which is connected to the base terminal of the first bipolar transistor ( Tl ') of the Multiplizier¬ cell (MZ2) is connected and a second input terminal (E4') which is connected to the base terminal of the second Bipolartransi¬ stors (T2 ") of the multiplier (MZ2) that the first input terminal pair (El 1 , E2 1 ) of the further multiplication cell (MZl) is formed from a further first input terminal (El 1 ) which is connected to the base connection of the third and sixth bipolar transistors (T3 1 , T6 1 ) of the further multiplication cell (MZl) and from a further second input terminal (E2 1 ) which is connected to the base terminal of the fourth and fifth bipolar transistors (T4-, T5 1 ) of the further
Multiplizierzelle (MZl) verbunden ist, und daß die erste Ein¬ gangsklemme (E3") an die weitere zweite Eingangsklemme (E21) und die zweite Eingangsklemme (E4") an die weitere erste Ein¬ gangsklemme (El1) angeschlossen ist.Multiplier cell (MZl) is connected, and that the first input terminal (E3 ") is connected to the further second input terminal (E2 1 ) and the second input terminal (E4") to the further first input terminal (El 1 ).
4. Multiplizierschaltung nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß zwischen dem ersten Eingangsklemmenpaar (El", E2") der Multiplizier¬ zelle (MZ21) und dem ersten Eingangsklemmenpaar (MEl, ME2) der Multiplizierschaltung, sowie zwischen dem ersten Eingangsklem¬ menpaar (El1, E21) der weiteren Multiplizierzelle (MZl) und dem zweiten Eingangsklemmenpaar (ME3, ME4) der Multiplizier¬ schaltung Levelshift-Stufen ersten Typs (LSI", LS2"; LSI', LS21) angeordnet sind und daß zwischen dem zweiten Eingangs- klemmenpaar (E3", E4") der Multiplizierzelle (MZ2) und dem zweiten Eingangsklemmenpaar (ME3, ME4) der Multiplizierschal¬ tung, sowie zwischen dem zweiten Eingangsklemmenpaar (E31, E41) der weiteren Multiplizierzelle (MZl) und dem ersten Ein¬ gangsklemmenpaar (MEl, ME2) der Multiplizierschaltung Le- velshift-Stufen zweiten Typs (LS3"; LS4"; LS3' , LS4' ) ange¬ ordnet sind.4. A multiplier circuit according to one of claims 1 to 3, characterized in that between the first pair of input terminals (El ", E2") of the multiplier cell (MZ2 1 ) and the first pair of input terminals (ME1, ME2) of the multiplier circuit, and between the first input terminal ¬ menpaar (El 1 , E2 1 ) of the further multiplier cell (MZl) and the second pair of input terminals (ME3, ME4) of the multiplier circuit level shift stages of the first type (LSI ", LS2"; LSI ', LS2 1 ) are arranged and that between the second pair of input terminals (E3 ", E4") of the multiplier cell (MZ2) and the second pair of input terminals (ME3, ME4) of the multiplier circuit, and between the second pair of input terminals (E3 1 , E4 1 ) of the further multiplier cell (MZl) and the first pair of input terminals (ME1, ME2) of the multiplier circuit level shift stages of the second type (LS3 ";LS4"; LS3 ', LS4') are arranged.
5. Multiplizierschaltung nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t, daß eine Levelshift-Stufe zweiten Typs drei hintereinandergeschaltete Levelshift-Stufen ersten Typs enthält.5. Multiplier circuit according to claim 4, characterized in that a level shift stage second Type contains three consecutive level shift stages of the first type.
6. Multiplizierschaltung nach Anspruch 4 oder 5, d a d u r c h g e k e n n z e i c h n e t, daß die Levelshift-Stufen ersten Typs einen Bipolartransistor und ein Widerstandselement enthal¬ ten, daß ein Basisanschluß des Bipolartransistors den Eingang der Levelshift-Stufe ersten Typs und einen Emitteranschluß des Bipolartransistors den Ausgang der Levelshift-Stufe des ersten Typs bildet, daß der Emitteranschluß des Bipolartransistors über das Widerstandselement mit der ersten Spannungsklemme (AKl) und ein Kollektoranschluß des Bipolartransistors mit der zweiten Spannungsklemme (AK2) verbunden ist.6. Multiplier circuit according to claim 4 or 5, characterized in that the level shift stages of the first type contain a bipolar transistor and a resistance element, that a base connection of the bipolar transistor the input of the level shift stage first type and an emitter connection of the bipolar transistor the output of the level shift. Stage of the first type forms that the emitter connection of the bipolar transistor is connected to the first voltage terminal (AK1) via the resistance element and a collector connection of the bipolar transistor is connected to the second voltage terminal (AK2).
7. Multiplizierschaltung nach einem der vorhergehenden An¬ sprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Bipolartransistoren npn-Transistoren sind und die erste Span¬ nungsklemme (AKl) mit einem negativen Pol einer Spannungsklem¬ me und die zweite Spannungsklemme (AK2) mit einem Bezugspoten- tial der Spannungsquelle verbunden ist. 7. Multiplier circuit according to one of the preceding claims, characterized in that the bipolar transistors are npn transistors and the first voltage terminal (AKl) with a negative pole of a voltage terminal and the second voltage terminal (AK2) with a reference potential Voltage source is connected.
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