DE69607416T2

DE69607416T2 - Leitungsverstärker für statische RAM-Speicher

Info

Publication number: DE69607416T2
Application number: DE69607416T
Authority: DE
Inventors: Philippe Franck Piquet
Original assignee: MHS NANTES CEDEX
Current assignee: MHS NANTES CEDEX
Priority date: 1995-06-19
Filing date: 1996-06-18
Publication date: 2000-11-09
Anticipated expiration: 2016-06-19
Also published as: US5822051A; FR2735630B1; EP0750311A1; FR2735630A1; EP0750311B1; DE69607416D1

Description

Die Erfindung betrifft einen Leitungsverstärker für statische RAM-Speicher, Speicher mit wahlfreiem Zugriff.
Aufgrund der raschen Entwicklung der Integrationstechnologien von integrierten Schaltungen, wie sie derzeit verwendet werden, haben die statischen RAM-Speicher eine immer größere Integrationsdichte. Deshalb müssen alle Teile oder Zonen dieser Speicher optimiert werden, damit so schnell wie möglich auf die gespeicherten Daten zugegriffen werden kann.
Wie in Fig. 1a schematisch dargestellt ist, besteht ein solcher Speicher aus einem Komplex von analogen und digitalen Modulen, d. h. Bit-Speicherzellen, Steuerschaltungen für die Bit- Leitungen, Leitungsverstärkern und Decodierern. Um die Decodierer schneller zu machen, werden üblicherweise Gatter herkömmlicher Art benutzt, wobei der Leitungsverstärker den schwierigsten Teil bildet. Die Steuerschaltungen für die Leitungen ermöglichen es, das Netz von Speicherzellen digital zu speisen.
Was speziell die Organisation von Speichern betrifft, wie sie in der Fig. 1a dargestellt sind, so sei daran erinnert, daß ein solcher Speicher aus einem sehr großen Netz besteht, das eine gewisse Anzahl von Speicherzellen (mitunter mehr als eine Million) enthält, die ein Speichernetz bilden, sowie Hilfszellen, die in häufiger Wiederholung angeordnet sind. Die Hauptzellen, die die Abmessung und die Gestaltung eines Speichers bestimmen, sind die Speicherzellen, ferner die Codierer, die Leitungs-Steuerschaltungen, die Leitungsverstärker und die Steuereinheit. Bestimmte Zellen umfassen einige Transistoren, andere bilden Makrozellen, die in Elementarzellen unterteilt werden müssen.
Es ist meistens günstig, die einzelnen Leitungsverstärker in der Nähe des äußeren Zugangs anzuordnen, um dort kleine Pufferschaltungen einzuführen und so die Belastung der Vorrichtung zu reduzieren.
Was die Leitungsverstärker betrifft, so werden derzeit zwei unterschiedliche Typen benutzt, nämlich Leitungsverstärker mit Stromspiegel und Verstärker mit positiver Rückkopplung, wie sie in Fig. 1b bzw. 1c dargestellt sind.
Jeder dieser Verstärkertypen besitzt Vorteile und Nachteile.
Der Leitungsverstärker mit Stromspiegel ist sehr stabil aber langsam, da zwei oder drei Stufen in Kaskade angeordnet sein müssen, um einen großen Verstärkungsgrad zu erreichen. Falls kleine parasitäre Spannungsimpulse an den Eingängen auftreten, überdeckt das Ausgangssignal nach einer gewissen Zeit immer seinen Anfangszustand.
Der Leitungsverstärker mit positiver Rückkopplung besitzt einen ersten und einen zweiten Zweig I&sub1;, I&sub2;, zwischen denen die positive Rückkopplung stattfindet, und eine Ausgangsstufe. Er hat einen großen Verstärkungsgrad, ist deshalb jedoch nicht hinreichend stabil. Infolgedessen genügt eine einzige Stufe. Wenn die Spannungsdifferenz zwischen den Eingängen D, genügend groß ist, schaltet der Ausgang um. Falls die durch die positive Rückkopplung gebildete bistabile Kippstufe z. B. durch Rauschen unvorhergesehen in ihren komplementären Zustand wechselt, wird der ursprüngliche Anfangszustand niemals mehr in genügend kurzer Zeit wieder erreicht. Schließlich sei daran erinnert, daß die Leitungsverstärker mit Stromspiegel und positiver Rückkopplung häufig von Steuersignalen gesteuert werden, um den Energieverbrauch oder den Rauschpegel zu reduzieren.
Es ist das Ziel der vorliegenden Erfindung, die beschriebenen Nachteile zu beseitigen durch die Verwendung eines Leitungsverstärkers für statische RAM-Speicher mit positiver Rückkopplung, der trotzdem eine sehr kurze Umschaltzeit besitzt.
Ein weiteres Ziel der Erfindung ist die Schaffung eines Leitungsverstärkers für statische RAM-Speicher mit positiver Rückkopplung, bei dem der statische Stromverbrauch reduziert ist.
Ein weiteres Ziel der Erfindung ist die Schaffung eines Leitungsverstärkers für statische RAM-Speicher mit positiver Rückkopplung, bei dem der auch dynamische Stromverbrauch bei den Umschaltvorgängen wegen des Umschaltens in zwei Phasen reduziert ist.
Ein weiteres Ziel der Erfindung ist die Schaffung eines Leitungsverstärkers für statische RAM-Speicher mit positiver Rückkopplung, bei dem die Detektierung der vorhandenen Daten durch die Verwendung von entsprechenden logischen Signalen und ihrem logischen Komplement erleichtert wird.
Ein weiteres Ziel der Erfindung ist die Schaffung eines Leitungsverstärkers für statische RAM-Speicher mit positiver Rückkopplung, bei dem das Ausgangssignal leicht verriegelt werden kann.
Der den Gegenstand der Erfindung bildende Leitungsverstärker für statische RAM-Speicher besitzt eine Differenzstufe mit positiver Rückkopplung zwischen einem ersten und einem zweiten Zweig, die zwischen einer Speisespannung und einer Referenzspannung angeordnet sind, wobei jeder Zweig wenigstens ein Signalbit bzw. das komplementäre Signalbit empfängt, sowie mit einer Ausgangsstufe, die ein Lesesignalbit ausgibt.
Er ist dadurch gekennzeichnet, daß der erste Zweig wenigstens einen ersten PMOS-Transistor und einen zweiten NMOS-Transistor aufweist, die in Reihe zwischen der Speisespannung und der Referenzspannung angeordnet sind. Die Gate-Elektrode des ersten PMOS- Transistors nimmt das Signalbit auf und ist mit der Gate-Elektrode des ersten NMOS-Transistors über eine Diode verbunden, die den unteren Wert der an der Gate-Elektrode des ersten PMOS-Transistors anliegenden Spannung auf einen vorbestimmten positiven Wert begrenzt, wobei die Gate-Elektrode des zweiten NMOS-Transistors ein Lese-Steuersignal aufnimmt.
Der zweite Zweig weist wenigstens einen zweiten PMOS-Transistor und einen dritten NMOS-Transistor auf, die in Reihe zwischen der Speisespannung und dem Drain-Source- Verbindungspunkt des ersten und zweiten NMOS-Transistors des ersten Zweiges angeordnet sind. Die Gate-Elektrode des zweiten PMOS-Transistors nimmt das komplementäre Signalbit auf und ist mit der Gate-Elektrode des dritten Transistors über eine Diode verbunden, die den unteren Wert der an der Gate-Elektrode des zweiten PMOS-Transistors anliegenden Spannung auf den genannten positiven Schwellwert begrenzt. Der zweite NMOS- Transistor ist dem ersten und dem zweiten Zweig gemeinsam und ermöglicht das Verstärken der transitorischen Differenz zwischen den durch einen Übergang des Signalbits und des komplementären Signalbits verursachten Spannungspegeln. Der erste und der zweite Zweig umfassen außerdem einen NMOS-Vorlade-Transistor, der zwischen der Speisespannung und dem Drain-Source-Verbindungspunkt zwischen dem ersten, dem zweiten und dem dritten NMOS-Transistors des ersten und des zweiten Zweigs angeordnet ist, wobei die Gate-Elektrode des Vorlade-Transistors ein Vorlade-Steuersignal aufnimmt.
Die positive Rückkopplung wird von einer ersten Direktverbindung zwischen dem Drain- Source-Verbindungspunkt des ersten PMOS-Transistors und des ersten NMOS-Transistors des ersten Zweiges und der Gate-Elektrode des dritten NMOS-Transistors des zweiten Zweiges, ferner durch eine zweite Direktverbindung zwischen dem Drain-Source-Verbindungspunkt des zweiten PMOS-Transistors und des dritten NMOS-Transistors des zweiten Zweiges und der Gate-Elektrode des ersten NMOS-Transistors des ersten Zweiges und durch einen PMOS-Umschalttransistor gebildet, der die erste und die zweite Direktverbindung miteinander verbindet und dessen Gate-Elektrode durch das komplementäre Vorlade- Signal gesteuert wird.
Der den Gegenstand der Erfindung bildende Leitungsverstärker für statische RAM-Speicher findet bei der Herstellung von statischen RAM-Speichern in Form von integrierten Schaltungen in CMOS-Technologie Anwendung.
Das Verständnis der Erfindung wird durch die Lektüre der folgenden Beschreibung und die Betrachtung der Zeichnungen vertieft. Neben Fig. 1a, 1b und 1c, die sich auf bekannte Vorrichtungen des Standes der Technik beziehen, zeigen
Fig. 2a ein strukturelles Schema des Leitungsverstärkers für statische RAM-Speicher gemäß der Erfindung,
Fig. 2b eine qualitative Darstellung eines Zeitdiagramm der Hauptsignale, die an verschiedenen Prüfpunkten von Fig. 2a auftreten,
Fig. 3a und 3b ein Zeitdiagramm von Signalen an besonderen Prüfpunkten von Fig. 2a.
Im folgenden wird ein Leitungsverstärker für statische RAM-Speicher gemäß der Erfindung in Verbindung mit Fig. 2a und 2b näher beschrieben.
Wie Fig. 2a zeigt, umfaßt der Leitungsverstärker für statische RAM-Speicher gemäß der Erfindung eine Differenzstufe 1 mit positiver Rückkopplung zwischen einem ersten und einem zweiten Zweig, die in der Zeichnungsfigur mit I&sub1; bzw. I&sub2; bezeichnet sind. Der erste und der zweite Zweig sind zwischen einer mit Vdd bezeichneten Speisespannung und einer Referenzspannung Vss angeordnet, wobei diese Referenzspannung der Spannung an der Masse des Verstärkers entspricht.
Jedem Zweig, d. h. dem ersten und dem zweiten Zweig I&sub1;, I&sub2;, werden wenigstens ein mit D bezeichnetes Signalbit und das mit bezeichnete komplementäre Signalbit zugeführt, wobei das Signalbit und das komplementäre Signalbit normalerweise von einer bestimmten Speicherzelle des Speichernetzes durch die herkömmliche Steuerung mit Hilfe von Wortleitungen und Bitleitungen, wie sie in Fig. 1a dargestellt sind, geliefert werden.
Wie Fig. 2a zeigt, können das Signalbit D bzw. das komplementäre Signalbit vorteilhafterweise eines von mehreren Signalbits bzw. komplementären Signalbits sein, die in Fig. 2a mit D&sub1;, D&sub0; bzw. &sub0;, &sub1; bezeichnet sind, wobei die Zahl der Signalbits, die an den ersten Zweig I&sub1; bzw. an dem zweiten Zweig I&sub2; angelegt werden können, natürlich nicht auf zwei beschränkt ist.
Nach einem speziellen Aspekt des in Fig. 2a dargestellten Leitungsverstärkers für statische RAM-Speicher gemäß der Erfindung werden dann von der Gesamtheit der Signalbits D&sub1;, D&sub0; bzw. der komplementären Signalbits &sub0;, &sub1; über Multiplex-Transistoren TMUX1, TMUX2 und TMUX3, TMUX4 das Signalbit D und das komplementäre Signalbit an den ersten Zweig I&sub1; bzw. an den zweiten Zweig I&sub2; angelegt. Die Multiplex-Transistoren sind als Umschalter angeordnet und gewährleisten so die Übertragung entweder des einen oder das anderen Signalbits zu einem internen Knoten IN&sub1; für den ersten Zweig bzw. IN&sub2; für den zweiten Zweig. Die Steuerung der Multiplex-Transistoren erfolgt durch Steuersignale, die an die Gate-Elektrode der Multiplex-Transistoren TMUX1, TMUX2 für das Signalbit D&sub0; und das komplementäre Signalbit &sub0; angelegt werden, wobei das Steuersignal mit RS&sub0; bezeichnet ist, bzw. durch ein entsprechendes komplementäres Signal RS&sub1;, das an die Gate-Elektrode der Multiplex-Transistoren TMUX3, TMUX4 für das Signalbit D&sub1; und das komplementäre Signalbit D 1 angelegt wird. Durch das Anlegen der Steuersignale RS&sub0; und RS&sub1; werden das Signalbit D und das komplementäre Signalbit und so das Signalbit D&sub0; oder D&sub1; bzw. das komplementäre Signalbit &sub0; bzw. &sub1; an die internen Knoten IN&sub1; bzw. IN&sub2; angelegt.
Der Leitungsverstärker für statische RAM-Speicher gemäß der Erfindung weist außerdem, wie in Fig. 2a dargestellt, eine mit 4 bezeichnete Ausgangsstufe auf, die ein Lese-Signalbit SL liefert, wie dies weiter unten näher beschrieben wird.
Nach einem besonders vorteilhaften Aspekt des Leitungsverstärkers gemäß der Erfindung weist der erste Zweig I&sub1; wenigstens einen ersten PMOS-Transistor TP&sub1;, einen ersten NMOS-Transistor TN&sub1; und einen zweiten NMOS-Transistor TN&sub2; auf, die in Reihe zwischen der Speisespannung Vdd und der Referenzspannung Vss angeordnet sind. Die Gate-Elektrode des ersten PMOS-Transistors TP&sub1; nimmt das Signalbit D auf, das in der oben beschriebenen Weise durch Multiplexbildung zugeführt wird. Die genannte Gate-Elektrode ist mit der Gate-Elektrode des ersten NMOS-Transistors TN&sub1; über eine Diode Td&sub1; verbunden. Diese Diode ermöglicht eine Begrenzung des unteren Werts der an die Gate-Elektrode des ersten PMOS-Transistors T&sub1; bei der Umschaltung des Signalbits D angelegten Spannung, so daß diese angelegte Spannung auf einen vorbestimmten positiven Wert begrenzt wird, der an die Schwellwertspannung der genannten Diode Td&sub1; gebunden ist. Der Gate-Elektrode des zweiten NMOS-Transistors TN&sub2; wird ein Lese-Steuersignal CL zugeführt, das in üblicher Weise von der Steuereinheit geliefert wird.
Wie ebenfalls aus Fig. 2a hervorgeht, weist der zweite Zweig I&sub2; wenigstens einen zweiten PMOS-Transistor TP&sub2; und einen dritten NMOS-Transistor TN&sub3; auf, die in Reihe zwischen der Speisespannung Vdd und dem Drain-Source-Verbindungspunkt des ersten und zweiten NMOS-Transistors TN&sub1; bzw. TN&sub2; des ersten Zweiges I&sub1; angeordnet sind.
Aus der in Fig. 2a gezeigten Darstellung des Leitungsverstärkers für statische RAM-Speicher gemäß der Erfindung geht weiter hervor, daß der in Höhe einer der Elektroden der PMOS- bzw. NMOS-Transistoren dargestellte Punkt die Drain- oder Source-Elektrode dieses Transistors bezeichnet, die für die PMOS-Transistoren auf das höchste Potential bzw. für die NMOS-Transistoren auf das niedrigste Potential gebracht werden.
Der Gate-Elektrode des zweiten PMOS-Transistors TP&sub2; wird das komplementäre Signalbit zugeführt. Diese Elektrode ist über eine Diode Td&sub2; mit der Gate-Elektrode des dritten NMOS-Transistors TN&sub3; verbunden. Die Anordnung ist zu derjenigen der Gate-Elektrode des ersten PMOS-Transistors TP&sub1; des ersten Zweiges I&sub1; symmetrisch. Die Diode Td&sub2; ermöglicht in analoger Weise eine Begrenzung des unteren Werts der an der Gate-Elektrode des zweiten PMOS-Transistors TP&sub2; angelegten Spannung auf den vorbestimmten positiven Schwellwert, wie dies oben für die Diode Td&sub1; erläutert wurde.
In einer speziellen Ausführungsform können die Dioden Td&sub1; und Td&sub2; selbstverständlich durch Komponenten realisiert sein, die paarweise so zusammengestellt sind, daß die wirksamen Schwellwerte annähernd gleich sind.
Nach einem anderen besonders vorteilhaften Aspekt des Leitungsverstärkers für statische RAM-Speicher gemäß der Erfindung ist der zweite NMOS-Transistor TN&sub2; dem ersten Zweig I&sub1; und dem zweiten Zweig I&sub2; gemeinsam zugeordnet. Dieser zweite NMOS-Transistor TN&sub2; ermöglicht die Verstärkung der anfänglichen Spannungsdifferenz zwischen den durch einen Übergang des Signalbits D und des komplementären Signalbits D erzeugten Spannungspegel.
Schließlich weisen der erste Zweig I&sub1; und der zweite Zweig I&sub2; außerdem einen gemeinsamen NMOS-Vorlade-Transistor TN&sub4; auf. Dieser Transistor ist zwischen der Speisespannung Vdd und dem gemeinsamen Drain-Source-Punkt zwischen dem ersten, dem zweiten und dem dritten NMOS-Transistor TN&sub1;, TN&sub2;, TN&sub3; des ersten und des zweiten Zweiges I&sub1;, I&sub2; angeordnet. Der Gate-Elektrode des Vorlade-Transistors TN&sub4; wird ein Vorlade-Steuersignal CPrech zugeführt, das ebenfalls aus der Steuereinheit stammt.
Die positive Rückkopplung zwischen dem ersten und dem zweiten Zweig I&sub1; und I&sub2; wird, wie in Fig. 2a dargestellt, vorteilhafterweise durch eine erste Direktverbindung zwischen dem gemeinsamen Drain-Source-Punkt des ersten PMOS-Transistors TP&sub1; und des ersten NMOS- Transistors TN&sub1; des ersten Zweiges und der Gate-Elektrode des dritten NMOS-Transistors TN&sub3; des zweiten Zweiges I&sub2; gebildet. Eine zweite Direktverbindung zwischen dem gemeinsamen Drain-Source-Punkt des zweiten PMOS-Transistors TP&sub2; und des dritten NMOS- Transistors TN&sub3; des zweiten Zweiges und der Gate-Elektrode des ersten NMOS-Transistors TN&sub1; des ersten Zweiges dient zur Erzeugung der genannten positiven Rückkopplung.
Schließlich ist gemäß einem besonders vorteilhaften Aspekt des Leitungsverstärkers für statische RAM-Speicher gemäß der Erfindung ein PMOS-Umschalttransistor TP&sub3; vorgesehen, der die erste und zweite Direktverbindung miteinander verbindet. Die Gate-Elektrode des Umschalttransistors TP&sub3; wird von dem komplementären Vorlade-Steuersignal gesteuert, das mit bezeichnet ist.
Das komplementäre Vorlade-Steuersignal wird in der üblichen Weise von der Steuereinheit geliefert, wie sie in Fig. 1a dargestellt ist, wobei der Verstärker gemäß der Erfindung, wie dies in Fig. 2a dargestellt ist, vorteilhafterweise mit einem Inverter ausgestattet sein kann, der mit 2 bezeichnet ist. Dieser Inverter 2 nimmt das komplementäre Vorlade- Steuersignal auf und liefert das eigentliche Vorlade-Steuersignal CPrech. Der Inverter 2 kann in herkömmlicher Weise aus einem PMOS-Transistor TP&sub5; und einem NMOS- Transistor TN&sub5; bestehen, die in Reihe zwischen der Speisespannung Vdd und der Referenzspannung Vss angeordnet sind. Der gemeinsamen Gate-Elektrode der genannten Transistoren wird das komplementäre Vorlade-Steuersignal zugeführt, und der gemeinsame Drain- Source-Punkt der Transistoren TP&sub5; und TN&sub5; liefert das eigentliche Vorlade-Steuersignal CPrech.
Die Arbeitsweise des den Gegenstand der Erfindung bildenden Leitungsverstärkers von Fig. 2a wird in Verbindung mit Fig. 2b erläutert, in der die Hauptsignale dargestellt sind, die hier benutzt werden, nämlich das Steuersignal RS&sub1;, das komplementäre Vorlade-Steuersignal , das Lese-Steuersignal CL und schließlich das Ausgangssignal S und sein Komplement , wobei dieses Ausgangssignal S mit dem Lesebitsignal SL synchron ist, spezieller jedoch dem Ausgangssignal entspricht, das an einem internen Knoten IN&sub4; erzeugt wird, der von der in der Beschreibung erwähnten ersten Direktverbindung gebildet wird.
Was die Arbeitsweise des Leitungsverstärkers von Fig. 2a betrifft, so wird die positive Rückkopplung durch die erste und die zweite Direktverbindung zwischen dem PMOS-Transistor TP&sub1;, dem NMOS-Transistor TN&sub1; des ersten Zweiges I&sub1; und dem PMOS-Transistor TP&sub2; und dem NMOS-Transistor TN&sub3; des zweiten Zweiges I&sub2; erzeugt.
Die Multiplex-Transistoren TMUX1 bis TMUX4 bilden einen analogen 2-aus-4-Multiplexer, mit dem das Signalbit D und das komplementäre D an die beiden internen Knoten IN&sub1; und IN&sub2; und damit schließlich an die Gate-Elektrode des PMOS-Transistors TP&sub1; des ersten Zweiges und des PMOS-Transistors TP&sub2; des zweiten Zweiges angelegt werden kann. Der Umschalttransistor TP&sub3; zwischen der ersten und der zweiten Direktverbindung, d. h. zwischen dem dritten und dem vierten internen Knoten IN&sub3; bzw. IN&sub4; ermöglicht bei der Umschaltung den Ausgleich des Werts der an die internen Knoten IN&sub1;, IN&sub2; und IN&sub3;, IN&sub4; angelegten Spannung, d. h. der Spannung an der bistabilen Kippstufe, die von dem ersten Zweig 1, und dem zwei ten Zweig 12 gebildet wird, die mit den die positive Rückkopplung erzeugenden Direktverbindungen ausgestattet sind. Der NMOS-Transistor TN&sub2; wird während einer sogenannten Auswertungsphase benutzt, während derer der dem ersten und dem zweiten Zweig I&sub1; und I&sub2; gemeinsame NMOS-Transistor TN&sub2; die Verstärkung der anfänglichen Differenz zwischen den Spannungspegeln ermöglicht, die durch einen Übergang des Signalbits D und des komplementären Signalbits verursacht werden. Diese Auswertungsphase wird natürlich durch den Übergang auf den hohen Pegel des Lese-Steuersignals CL gesteuert, das in Fig. 2b dargestellt ist, während der NMOS-Transistor TN&sub4;, der den Vorlade-Transistor bildet, während einer Vorladephase benutzt wird, die durch den Übergang des komplementären Vorlade-Steuersignals auf niedriges Niveau bzw. durch das eigentliche Vorlade-Steuersignal gesteuert wird. Man erkennt aus Fig. 2b, daß dann, wenn das Signalbit D&sub1; und das komplementäre Signalbit &sub1; z. B. an die internen Knoten IN&sub1; bzw. IN&sub2; angelegt werden, um das Signalbit D bzw. das komplementäre Signalbit zu erzeugen, der Übergang des komplementären Vorlade-Signals auf niedrigen Pegel ein Vorladen des ersten und des zweiten Zweiges I&sub1; und I&sub2; ermöglicht, dann das so erfolgte Vorladen den Übergang des Lese-Steuersignals CL und des komplementären Vorlade-Signals auf hohen Pegel das eigentliche Lesen oder Bewerten ermöglichen, so daß schließlich das Ausgangssignal S ausgegeben wird, das für den Wert des Signalbits D repräsentativ ist.
Alle anderen verwendeten Transistoren, die in Fig. 2a dargestellt sind, sind Zusatzelemente, die entweder eine bessere Ausformung des von dem Leitungsverstärker gemäß der Erfindung gelieferten Signals gewährleisten oder eine wirksame Trennung des in Fig. 2a dargestellten Leitungsverstärkers gemäß der Erfindung von den externen Schaltungen ermöglichen.
Die in Fig. 2b dargestellten Signale entsprechen dem Fall, daß das analoge Signal des Signalbits D größer ist als das analoge Signal des komplementären Signalbits D, wobei dieser Fall keine Einschränkung impliziert.
Wenn die Multiplex-Steuersignale RS&sub0; und RS&sub1; auf hohem logischem Pegel sind und das komplementäre Vorlade-Steuersignal auf niedrigem logischen Pegel ist und wenn das Lese-Steuersignal CL auf niedrigem logischem Pegel ist, befindet sich den Gegenstand der Erfindung bildende Leitungsverstärker von Fig. 2a in einem stabilen Zustand, weil er dann von den Signalbits D&sub0;, D&sub1; und den komplementären Signalbits &sub0;, &sub1; völlig getrennt ist. In diesem Zustand ermöglichen der Vorlade-Transistor TN&sub4; und der Umschalttransistor TP&sub3; den Ausgleich der Spannungen zwischen den internen Knoten IN&sub1;, IN&sub2; und IN&sub3;, IN&sub4;, indem sie diese internen Knoten des Leitungsverstärkers auf einem Spannungswert V&sub0; halten, der der folgenden Relation entspricht:
V&sub0; = Vdd - Ven - Vben + Veq.
In dieser Relation bezeichnet Vdd die Speisespannung, Ven die Schwellenspannung des N- Kanal-Transistors bei der Source-Substrat-Spannung Null, Vben die effektive Substratspannung dieses Transistors, Veq bezeichnet die Spannungen, die von dem ersten PMOS-Transistor TP&sub1; des ersten Zweiges und dem zweiten PMOS-Transistor TP&sub2; des zweiten Zweiges erzeugt werden, wenn diese Transistoren leitend sind und so einen entsprechenden Spannungsabfall bewirken. Gleichzeitig werden auch die globalen Bitleitungen, d. h. diejenigen, die die Werte der Signalbits D&sub0;, D&sub1; und der komplementären Signalbits D , &sub1; übertragen, auf einen Spannungswert V&sub0; + Veq vorgeladen, wobei N-Kanal-MOS-Transistoranordnungen verwendet werden können, um die Umschaltamplitude auf den genannte Bitleitungen zu reduzieren.
Bei einer Leseoperation wird hingegen eines der Lesesignale, z. B. RS&sub0; oder RS&sub1;, wie in Fig. 2b dargestellt, auf logisch niedrigen Pegel gebracht. Daraufhin beginnen die entsprechenden Datenleitungen sich zu entladen, weil die Transistoren für den Zugriff auf die entsprechenden Speicherzellen leitend sind. Die Multiplex-Transistoren wurden durch das Signal RS&sub1; oder RS&sub2; in den leitenden Zustand gesteuert. Das komplementäre Vorlade-Steuersignal wird dann auf hohen Pegel gebracht, wie dies in Fig. 2b dargestellt ist, und die aus dem ersten Zweig I&sub1; und dem zweiten Zweig I&sub2; und von den oben erwähnten Direktverbindungen und damit von dem PMOS-Transistor TP&sub1; und dem NMOS-Transistor TN&sub1; des ersten Zweiges bzw. dem PMOS-Transistor TP&sub2; und dem NMOS-Transistor TN&sub3; des zweiten Zweiges gebildete bistabile Kippstufe verliert ihren Gleichgewichtszustand, so daß die Potentiale an den internen Knoten IN&sub1; und IN&sub2; im Ungleichgewicht sind. Wenn die Spannungsdifferenz zwischen den genannten internen Knoten einige zehn Millivolt, Größenordnung 50 Millivolt, erreicht, erreicht das Lese-Steuersignal CL den hohen logischen Pegel und ermöglicht das Halten der bistabilen Kippstufe in dem entsprechenden stabilen Zustand. Der erste NMOS-Transistor TN&sub1; des ersten Zweiges oder der dritte NMOS-Transistor TN&sub3; des zweiten Zweiges sowie der zweite NMOS-Transistor TN&sub2;, der dem ersten und dem zweiten Zweig gemeinsam angehört, entladen dann den internen Knoten IN&sub3; oder IN&sub4;, dessen Potential am niedrigsten ist. Der Entladestrom zirkuliert durch die Dioden Td&sub1; und Td&sub2; in entgegengesetzter Richtung, wodurch der untere Wert der an IN&sub1; oder IN&sub2; angelegten Spannung wegen der Entladung der internen Knoten auf das niedrigste Potential mit dem Wert Vtp + Vbep begrenzt wird, einen Wert, in dem Vtp den Schwellwert der Spannung des P-Kanal-MOS- Transistors bei der Source-Substrat-Spannung Null repräsentiert und Vbep die effektive Substratspannung dieses Transistors repräsentiert.
Jede der Dioden, mit denen der untere Wert der an der Gate-Elektrode des ersten und des zweiten PMOS-Transistors TP&sub1; bzw. TP&sub2; und damit an den entsprechenden internen Knoten IN&sub1; und IN&sub2; anliegende Spannung begrenzt werden kann, besteht vorteilhafterweise aus einem PMOS-Transistor Td&sub1;, Td&sub2;, dessen Gate-Elektrode mit der Referenzspannung Vss verbunden ist.
Durch diese Ausführungsform läßt sich für den vorbestimmten positiven Wert ein Spannungswert in der Nähe von drei Volt für die betrachtete Entladezeit gewinnen. Die Transistoren Td&sub1; und Td&sub2;, die für die Realisierung der erwähnten Dioden benutzt werden, können vorteilhafterweise so dimensioniert werden, daß sie einen relativ hohen Widerstand haben, um so die Ausbreitung eines niedrigen Spannungspegels auf den Bitleitungen zu verhindern, die durch die Umschaltung und die Verbindung der internen Knoten mit den entsprechenden globalen Bitleitungen durch die jeweils ausgewählten Multiplex-Transistoren natürlich mit dem entsprechenden internen Knoten IN&sub1; bzw. IN&sub2; in Verbindung stehen. In dem vorangehend beschriebenen Beispiel ist dann der auf der entsprechenden Bitleitung auf niedrigem Pegel gehaltene Spannungswert gleich drei Volt.
Im folgenden wird in Verbindung mit Fig. 3a und 3b die Entwicklung der Spannungen an speziellen Prüfpunkten des den Gegenstand der Erfindung bildenden Leitungsverstärkers von Fig. 2 näher beschrieben.
In diesen Zeichnungsfiguren ist auf der Ordinatenachse die Spannung in Volt und auf der Abszissenachse die Zeit in Einheiten von 10 Nanosekunden aufgetragen.
Die Zeitdiagramme wurden mit einem Ausführungsbeispiel gewonnen, bei dem 512 Speicherzellen mit globalen Bitleitungen verbunden waren, die die Signalbits D&sub1;, D&sub0; bzw. die komplementären Signalbits &sub0;, &sub1; liefern.
Die Darstellung in Fig. 3a zeigt die Zeitdiagramme der Signale relativ zu dem dem Multiplex- Steuersignal RS&sub0;, RS&sub1;, dem Lese-Steuersignal CL, dem Signalbit D und dem komplementären Bit entsprechenden Signal an den internen Knoten IN&sub1; bzw. IN&sub2;, dem komplementären Vorlade-Steuersignal und schließlich dem von der Ausgangsstufe 4 gelieferten Lesesignal SL.
Fig. 3b zeigt das globale Signalbit D&sub0; und das globale komplementäre Signalbit &sub0;, ferner die dem ersten und dem zweiten internen Knoten IN&sub1; bzw. IN&sub2; entsprechenden Signale und die dem dritten und dem vierten internen Knoten IN&sub3; bzw. IN&sub4; entsprechenden Signale.
Man erkennt in Fig. 3b einen Abfall der Spannungen an dem dritten und vierten internen Knoten IN&sub3;, IN&sub4; während der Auswertungsphase. Dieser Abfall wird von dem zweiten NMOS-Transistor TN&sub2; verursacht, der die anfängliche Differenz zwischen den Spannungs pegeln des Signalbits D und des komplementären Signalbits an dem ersten bzw. dem zweiten internen Knoten IN&sub1;, IN&sub2; verstärkt.
Wie Fig. 2a zeigt, kann der den Gegenstand der Erfindung bildende Leitungsverstärker außerdem eine Zwischenausgangsstufe aufweisen, die direkt mit der ersten bzw. der zweiten Direktverbindung, d. h. letztlich mit dem dritten bzw. dem vierten internen Knoten IN&sub3;, IN&sub4; verbunden ist und von einem PMOS-Transistor und einem NMOS-Transistor gebildet wird, die in Reihe zwischen der Speisespannung Vdd und der Referenzspannung Vss angeordnet sind. Die entsprechenden Transistoren sind bei der mit dem internen Knoten IN&sub3; verbundenen Zwischenausgangsstufe mit TP&sub6;&sub3; und TN&sub6;&sub3; und bei der mit den vierten internen Knoten IN&sub4; verbundenen Zwischenausgangsstufe mit TP&sub6;&sub4; bzw. TN&sub6;&sub4; bezeichnet. Die gemeinsame Gate-Elektrode der Transistoren TP&sub6;&sub3;, TN&sub6;&sub3; bzw. TP&sub6;&sub4;, TN&sub6;&sub4; ist mit der ersten bzw. der zweiten Direktverbindung, d. h. letztlich mit dem dritten und vierten internen Knoten IN&sub3; bzw. IN&sub4;, verbunden. Der gemeinsame Drain-Source-Punkt der Transistoren TP&sub6;&sub3; und TN&sub6;&sub3; bzw. TP&sub6;&sub4; und TN&sub6;&sub4; liefert das Lese-Signalbit bzw. das komplementäre Lese-Signalbit oder genauer gesagt, das in Fig. 2a dargestellte Signal S.
Bei einer vorteilhafteren Ausführungsform können die erwähnten Zwischenausgangsstufen außerdem einen zwischen dem PMOS-Transistor und dem NMOS-Transistor TP&sub6;&sub3;, TN&sub6;&sub5; bzw. TP&sub6;&sub4; TN&sub6;&sub4; eingefügten PMOS-Transistor TP&sub7;&sub3;, TP&sub7;&sub4; auf weisen, dessen Gate-Elektrode von dem Vorlade-Steuersignal CPrech gesteuert wird, das von dem Inverter 2 geliefert wird. Die PMOS-Transistoren TP&sub7;&sub3; und TP&sub7;&sub4; ermöglichen die Annullierung des Stroms in den Ausgangszweigen, da die NMOS-Transistoren TN&sub6;&sub3; und TN&sub6;&sub4; während der Vorladephase leitend sind.
Schließlich kann auf die Zwischenausgangsstufe, wie die Zwischenausgangsstufe für den vierten internen Knoten IN&sub4;, vorteilhafterweise eine mit 3 bezeichnete selbsthaltende Kippschaltung folgen, die mit der eigentlichen Ausgangsstufe 4 verbunden ist, welche dann die Funktion einer Trenn- und Speicherstufe hat.
Die selbsthaltende Kippstufe kann in herkömmlicher Weise einen NMOS-Schalttransistor TI&sub1; aufweisen, der zwischen dem Ausgang der von den Transistoren TP&sub6;&sub4;, TN&sub6;&sub4; und TP&sub7;&sub4; gebildeten Zwischenausgangsstufe und einer eigentlichen selbsthaltenden Kippschaltung angeordnet ist, die in üblicher Weise von Transistoren TI&sub2;, TI&sub3;, TI&sub4;, TI&sub5; gebildet sind, wobei diese Transistoren vom PMOS- bzw. NMOS-Typ die beiden Stufen einer Kippschaltung bilden und die Transistoren TI&sub4; und TI&sub5; den gespeicherten Pegel halten können, wenn der NMOS-Transistor TI&sub1; während der Vorladephase gesperrt ist.
In gleicher Weise kann die eine Trennstufe bildende Ausgangsstufe 4 aus zwei Transistoren, nämlich einem PMOS-Transistor TS&sub1; und einem NMOS-Transistor TS&sub2;, gebildet sein, die zwischen der Speisespannung Vdd und der Referenzspannung Vss angeordnet sind, wobei diese Trennausgangsstufe das von der selbsthaltenden Kippschaltung 3 gelieferte Signal aufnimmt und das Lese-Signalbit SL ausgibt.
Es wurde ein Leitungsverstärker für statische RAM-Speicher beschrieben, der insoweit besonders leistungsfähig ist, als es die Gesamtheit der in der vorangehenden Beschreibung erwähnten technischen Eigenschaften erlaubt, alle angestrebten Ziele zu erreichen. Außerdem erscheint wegen der globalen Architektur, die für die Ausführung eines solchen Leitungsverstärkers in Betracht gezogen wird, die Gestaltung in Form einer integrierten Schaltung besonders einfach, wobei die Bereitstellung der Steuersignale leicht realisierbar ist.
Schließlich erscheint der den Gegenstand der Erfindung bildende Leitungsverstärker für statische RAM-Speicher auch deshalb besonders vorteilhaft, weil er mit Multiplexeingängen für die Signalbits und die komplementären Signalbits ausgestattet ist, wobei diese Funktionalität von größerem Interesse ist, weil es bei den derzeit verfügbaren Speichern nicht möglich ist, die Zahl der Wortleitungen unbegrenzt zu vergrößern, da diese Speicher eine immer größere Dichte haben. Das Multiplexen erlaubt so, die Zahl der Wortleitungen durch einen konstanten Wert, meistens eine Potenz von 2, zu teilen, wenn die Größe des Wortdatenfelds mit dem gleichen konstanten Wert multipliziert wird. Unter Berücksichtigung der Tatsache, daß die Zahl der externen Ausgänge des Speichers nicht verändert werden kann, werden so die Eingänge gemultiplext. Die Multiplex-Transistoren greifen nicht in die eigentliche Funktion des den Gegenstand der Erfindung bildenden Verstärkers ein, der wegen der Transistoren Td&sub1; und Td&sub2; während der Entladezeit einen geeigneten Spannungswert auf dem das Signalbit transportierenden Leitungen aufrechterhalten kann und deshalb eine schnelle Umschaltung ermöglicht.

Claims

1. Leitungsverstärker für statische RAM-Speicher mit einer Differenzstufe mit positiver Rückkopplung zwischen einem ersten und einem zweiten Zweig, die zwischen einer Speisespannung (Vdd) und einer Referenzspannung (Vss) angeordnet sind, wobei jeder Zweig wenigstens ein Signalbit (D) bzw. das komplementäre Signalbit (D) empfängt, sowie mit einer Ausgangsstufe, die ein Lesesignalbit (S) ausgibt,

dadurch gekennzeichnet,

daß der erste Zweig wenigstens aufweist:

- einen ersten PMOS-Transistor (TP&sub1;), einen ersten NMOS-Transistor (TN&sub1;) und einen zweiten NMOS-Transistor (TN&sub2;), die in Reihe zwischen der Speisespannung und der Referenzspannung angeordnet sind, wobei die Gate-Elektrode des ersten PMOS-Transistors (TP&sub1;), der das Signalbit (D) aufnimmt, über eine Diode (Td&sub1;), die den unteren Wert der an der Gate-Elektrode des ersten PMOS-Transistor (TP&sub1;) anliegenden Spannung auf einen vorbestimmten positiven Wert begrenzt, mit der Gate-Elektrode des ersten NMOS-Transistor (TN&sub1;) verbunden ist und wobei der Gate-Elektrode des zweiten NMOS-Transistors (TN&sub2;) ein Lese-Steuersignal zugeführt wird,

und daß der zweite Zweig wenigstens aufweist:

- einen zweiten PMOS-Transistor (TP&sub2;) und einen dritten NMOS-Transistor (TN&sub3;), die in Reihe zwischen der Speisespannung (Vdd) und dem Drain-Source-Verbindungspunkt des ersten und zweiten NMOS-Transistors (TN&sub1;, TN&sub2;) des ersten Zweiges angeordnet sind, wobei die Gate-Elektrode des zweiten PMOS-Transistors (TP&sub2;), der das komplementäre Signalbit ( ) zugeführt wird, über eine Diode (Td&sub2;), die den unteren Wert der an der Gate-Elektrode des zweiten PMOS-Transistor (TP&sub2;) anliegenden Spannung auf den genannten vorbestimmten positiven Schwellwert begrenzt, mit der Gate-Elektrode des dritten NMOS-Transistor (TN&sub3;) verbunden ist und wobei der zweite NMOS-Transistor (TN&sub2;), der dem ersten und dem zweiten Zweig gemeinsam ist, das Verstärken der transitorischen Differenz zwischen den durch einen Übergang des Signalbits (D) und des komplementären Signalbits ( ) verursachten Spannungspegeln ermöglicht,

wobei der erste und der zweite Zweig ferner aufweisen:

- einen NMOS-Vorlade-Transistor (TN&sub4;), der zwischen der Speisespannung und dem Drain-Source-Verbindungspunkt des ersten, zweiten und dritten NMOS-Transistors des ersten und des zweiten Zweiges angeordnet ist, wobei dieser erste Vorlade-Transistor an seiner Gate-Elektrode ein. Vorlade-Steuersignal (CPrech) aufnimmt und die genannte positive Rückkopplung bildet,

- eine erste Direktverbindung zwischen dem Drain-Source-Verbindungspunkt des ersten PMOS-Transistors (TP&sub1;) und des ersten NMOS-Transistors (TN&sub1;) des ersten Zweiges und der Gate-Elektrode des dritten NMOS-Transistors (TN&sub3;) des zweiten Zweiges,

- eine zweite Direktverbindung zwischen dem Drain-Source-Verbindungspunkt des zweiten PMOS-Transistors (TP&sub2;) und des dritten NMOS-Transistors (TN&sub3;) des zweiten Zweiges und der Gate-Elektrode des ersten NMOS-Transistors (TN&sub1;) des ersten Zweiges,

- einen Umschalt-Transistor (TP&sub3;) vom PMOS-Typ, der die erste und die zweite Direktverbindung miteinander verbindet und dessen Gate-Elektrode durch das komplementäre Vorlade-Steuersignal gesteuert wird.

2. Verstärker nach Anspruch 1, dadurch gekennzeichnet, daß jede Diode, die die Begrenzung des unteren Wert der an der Gate-Elektrode des ersten PMOS-Transistors (TP&sub1;) bzw. des zweiten PMOS-Transistors (TP&sub2;) anliegenden Spannung ermöglicht, aus einem PMOS- Transistor (Td&sub1;, Td&sub2;) besteht, dessen Gate-Elektrode mit der Referenzspannung (Vss) verbunden ist und der es ermöglicht, daß der genannte positive Wert einen Spannungswert von etwa 3 Volt hat.

3. Verstärker nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß er ferner einen Inverter aufweist, der aus einem PMOS-Transistor (TP&sub5;) und einem NMOS-Transistor (TN&sub5;) besteht, die in Reihe zwischen der Speisespannung (Vdd) und der Referenzspannung (Vss) angeordnet sind, wobei der gemeinsamen Gate-Elektrode dieser Transistoren das komplementäre Vorlade-Steuersignal zugeführt wird und der Drain-Source-Verbindungspunkt der Transistoren das Vorlade-Steuersignal liefert.

4. Verstärker nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß er weiterhin eine direkt mit der ersten bzw. der zweiten Direktverbindung verbundene Zwischen-Ausgangsstufe aufweist, die von einem PMOS-Transistor (TP&sub6;&sub4;) und einem NMOS-Transistor (TN&sub6;&sub4;) gebildet wird, die in Reihe zwischen der Speisespannung (Vdd) und der Referenzspannung (Vss) angeordnet sind, wobei die gemeinsamen Gate-Elektrode dieser Transistoren mit der ersten bzw. der zweiten Direktverbindung verbunden ist und der Drain-Source- Verbindungspunkt der Transistoren das Lesesignalbit (S) liefert.

5. Verstärker nach Anspruch 4, dadurch gekennzeichnet, daß wenigstens eine der Ausgangsstufen außerdem einen zwischen dem genannten PMOS-Transistor und dem NMOS- Transistor eingefügten PMOS-Transistor (TP&sub7;&sub3;, TP&sub7;&sub4;) aufweist, dessen Gate-Elektrode von dem Vorlade-Steuersignal gesteuert wird.

6. Verstärker nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, daß auf die Zwischen-Ausgangsstufe ein selbsthaltende Kippstufe und eine Trennstufe folgen.