DE69025524T2

DE69025524T2 - Vorrichtung und Verfahren zur Steuerung von Speicherzugriffsanforderungen in einem digitalen Datenverarbeitungssystem

Info

Publication number: DE69025524T2
Application number: DE69025524T
Authority: DE
Inventors: Hiroyuki Kasai
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-09-28
Filing date: 1990-09-27
Publication date: 1996-07-11
Anticipated expiration: 2010-09-28
Also published as: DE69025524D1; AU632169B2; JPH03113650A; CA2026325C; JP2531802B2; EP0420236A3; AU6366290A; CA2026325A1; EP0420236B1; EP0420236A2; US5388246A

Description

Die vorliegende Erfindung betrifft eine Vorrichtung und ein Verfahren zur Steuerung von Speicherzugriffsanforderungen in einem digitalen Datenverarbeitungssystem. Die Speicherzugriffsanforderungen werden von einer Zentraleinheit (CPU) (zum Beispiel) ausgegeben, die unter Taktgebern arbeitet, die von denjenigen verschieden sind, unter denen ein Hauptspeicher arbeitet. Die vorliegende Erfindung ermöglicht eine wirksame Verkurzung der Wartezeit bei Hauptspeicherzugriffsanforderungen, falls sie aufeinanderfolgend auftreten.
Um wirksam die Gesamtleistung eines digitalen Verarbeitungssystems zu erhöhen, das Hochleistungseinheiten, wie etwa eine CPU, und Eingabe/Ausgabe-Einheiten-Kontroller aufweist, die unter Taktgebern arbeiten, die schneller als diejenigen sind, unter denen ein Hauptspeicher arbeitet, ist es eine bekannte Praxis, zwischen den Hochleistungseinheiten und dem Hauptspeicher einen Speicherzugriffsanforderungskontroller vorzusehen.
In der ganzen vorliegenden Patentschrift werden bei dem System die schnelleren und langsameren Taktgeber jeweils als erste und zweite Taktgeber bezeichnet. Die ersten Taktgeber synchronisieren die Hochleistungseinheiten, während die zweiten Taktgeber den Betrieb des Hauptspeichers synchronisieren. Ferner wird auf Befehle und Information, die die vorliegende Erfindung nicht direkt betreffen, der Kürze halber nicht verwiesen.
Der Hauptspeicherkontroller weist zwei Abschnitte auf: der erste Abschnitt ist mit den Hochleistungseinheiten verbunden und arbeitet unter den ersten Taktgebern, während der zweite Abschnitt mit dem Hauptspeicher verbunden ist und unter den zweiten Taktgebern arbeitet. Wenn eine Hochleistungseinheit eine Hauptspeicherzugriffsanforderung ausgibt, speichert der Speicherzugriffskontroller in einem Puffer Speicherzugriffsanforderungsinformation, die mit der Zugriffsanforderung verbunden ist, und leitet einen Zugriff auf den Hauptspeicher ein.
Im Fall jedoch, daß die Speicherzugriffsanforderungen aufeinanderfolgend erzeugt werden und die Kapazität des Puffers übersteigen, verweigert der Speicherzugriffskontroller den Empfang einer neuen Anforderung, bis der Zugriffskontroller von dem Hauptspeicher eine Zugriffsantwort empfängt. Dies ruft eine unerwünscht lange Wartezeit hervor und ist von dem Standpunkt der Gesamtleistung des Systems her nachteilig.
Der vorstehend erwähnte Stand der Technik wird ferner mit Bezug auf die Fign. 1 und 2 diskutiert werden.
Die in Fig. 1 in Blockdiagrammform gezeigte Vorrichtung weist einen Hauptspeicherkontroller 10 auf, der zwischen einen Hauptspeicher 12 und Einheiten geschaltet ist, die die Speicherzugriffsanforderungen ausgeben. Die Einheiten, die Speicherzugriff anfordern, umfassen eine CPU 14 und mehrere Eingabe/Ausgabe-Einheiten-Kontroller (E/A-) 16a und 16b. Der Speicherzugriffskontroller 10 besteht aus einem ersten und zweiten Abschnitt 18 und 20. Der erste Abschnitt 18 weist mehrere Einheiten auf, von denen alle unter den ersten Taktgebern arbeiten, während der Abschnitt 20 unter den zweiten Taktgebern arbeitende Einheiten aufweist.
Detaillierter weist der erste Abschnitt 18 einen Speicherzugriffsanforderungsinformationspufferkontroller 22, einen Speicherzugriffsanforderungsinformationspuffer 24, einen Zähler 26, einen Antwortkontroller 28 und eine Taktgebersynchronisiereinrichtung 30 auf. Andererseits weist der zweite Abschnitt 20 ein Speicherzugriffsanforderungsempfangsregister 32, eine Speicherzugriffsanforderungsinformationsausleseschaltung 34, eine Taktgebersynchronisiereinrichtung 36 und ein Antwortempfangsregister 38 auf.
Die E/A-Einheiten-Kontroller 16a und 16b sind jeweils mit den E/A-Einheiten 40a - 40n und 41a - 41n betriebsbereit verbunden und arbeiten unter dritten Taktgebern, die erheblich langsamer sind als einer der ersten und zweiten Taktgeber.
Es wird angenommen, daß der Puffer 24 bis zu 16 Worte speichern kann, von denen jedes eine Speicherzugriffsanforderungsinformation speichern kann. Es wird ferner angenommen, daß jede der Speicherzugriffsanforderungen, die von den Blöcken 14, 16a und 16b ausgegeben werden, eine Speicherzugriffsanforderung plus eine Speicherzugriffsinformation enthält. Die Zugriffsinformation umfaßt eine Hauptspeicheradresse, auf die zugegriffen werden soll, einen Lese/Schreibbefehl und Antwortdaten oder -information, die in dem Puffer 24 gehalten und nicht verwendet werden, um auf den Speicher 12 zuzugreifen. Lediglich um ein Beispiel zu geben, die Antwortinformation sind Daten, die eine E/A-Einheit (40a, ..., 40n, 41a, ..., 41n) bezeichnen, die eine Speicherzugriffsanforderung an den entsprechenden E/A-Einheiten-Kontroller (in diesem Fall 16a oder 16b) gerichtet hat. Obwohl die CPU 14 ebenfalls Antwortinformation zuführt, werden die Details der Kürze halber weggelassen. Die Antwortinformation sollte zu dem Anforderungsabsender zurückgeführt werden. Es sollte bemerkt werden, daß die E/A-Einheiten nicht als Anforderungsabsender behandelt werden. Die E/A-Einheiten-Kontroller 16a und 16b werden wie solche der vorliegenden Patentschrift behandelt.
Im Fall, daß die E/A-Steuerschaltung 16a (zum Beispiel) eine Speicherzugriffsanforderung ausgibt, die eine Speicherinformation begleitet, spricht der Pufferkontroller 22 auf die Zugriffsanforderung an und speichert die Zugriffsinformation in dem Puffer 24. Es sollte bemerkt werden, daß der Pufferkontroller 22 die Einheit angeben kann (in diesem Fall 16a, 16b oder 18), die die Speicherzugriffsanforderung ausgibt. Die einen Anforderungsabsender angebende Information wird ebenfalls in dem Puffer 24 gespeichert. Die in dem Puffer 24 gespeicherte Zugriffsinformation ist: (a) eine Speicheradresse, auf die zugegriffen werden soll, (b) ein Lese/Schreibbefehl, (c) Antwortinformation und (d) Information, die bestimmt, welche Einheit die Speicherzugriffsanforderung ausgegeben hat.
Nach Empfang einer Speicherzugriffsanforderung führt der Pufferkontroller 22 diese über die Taktgebersynchronisiereinrichtung 36 dem Zugriffsanforderungsempfangsregister 32 zu und zählt den Zähler 26 vorwärts. Der Inhalt des Zählers 26 entspricht dem Umfang der in dem Puffer 24 gespeicherten Zugriffsanforderungsinformation. Wenn das Register 32 die Speicherzugriffsanforderung empfängt, führt sie der Zugriffsanforderungsinformationsausleseschaltung 34 ein Befehlssignal zu. Diese Schaltung 34 führt als Antwort auf das ihr zugeführte Signal dem Pufferkontroller 22 ein Auslesesignal zu, wobei die entsprechende Speicherzugriffsinformation von dem Puffer 24 ausgelesen und über die Taktgebersynchronisiereinrichtung 36 dem Anforderungsempfangsregister 32 zugeführt wird. Danach wird von dem Register 32 die Speicherzugriffsinformation dem Hauptspeicher 12 zugeführt, der gemäß der Zugriffsinformation einen Lese/Schreibvorgang ausführt. Wie vorstehend erwähnt, wird die Antwortinformation nicht zu dem Anforderungsempfangsregister 32 gesendet.
Es sollte bemerkt werden, daß der Hauptspeicher 12 Daten speichert und sie durch einen Datenbus 13 ausgibt. Diese Lese/Schreibvorgänge von Daten betreffen nicht die vorliegende Erfindung, und folglich werden der Kürze halber deren Beschreibungen weggelassen werden.
Der Hauptspeicher 12 führt demantwortempfangsregister 38 Speicherantwortdaten zu, die zwei Signale enthalten, von denen eines (erstes Signal) die Einheit anzeigt, die die Speicherzugriffsanforderung ausgegeben hat, während das andere (zweites Signal) anzeigt, ob der Speicherzugriff ausgeführt worden ist oder nicht. Die Speicherantwortdaten werden dann über die Taktgebersynchronisiereinrichtung 30 dem Antwortkontroller 28 zugeführt. Der Kontroller 28 führt nach dem Empfang der Speicherantwortdaten dem Puffer 24 das zweite Signal in Übereinstimmung mit dem ersten Signal zu, das die Speicherstelle der Zugriffsanforderungsinformation innerhalb des Puffers 24 angibt. Dann führt der Puffer 24 das zweite Signal plus die Antwortinformation der Einheit (14, 16a oder 16b) zu, die den Speicherzugriff angefordert hat. Die Antwortinformation ist in dem Puffer 24 gespeichert worden, wie vorstehend zitiert.
Andererseits zählt der Antwortkontroller 28 den Zähler 26 rückwärts, der dann wieder den Pufferkontroller 22 informiert, daß eine Speicherzugriffsanforderung beendet worden ist. Im Fall, daß der Puffer 24 bis zu dessen Speicherkapazität speichert (nämlich in diesem Fall 16 Anforderungsinformationen), kann der Pufferkontroller 22 als Antwort auf ein von dem Zähler 26 zugeführtes Signal eine neue Speicherzugriffsanforderung annehmen. Da der Pufferkontroller 22 die Speicherzugriffsanforderungen in der Reihenfolge des Empfangs behandelt, kann er angeben, welcher Speicherabschnitt des Puffers 24 bereit ist, die nächste neue Anforderungsinformation zu speichern.
Die Schwierigkeit, auf die bei dem vorstehend erwähnten Stand der Technik gestoßen wird, wird ferner in Bezug auf die Fign. 1 und 2 diskutiert werden.
Es wird angenommen, daß der Pufferkontroller 22 aufeinanderfolgend 16 Speicherzugriffsanforderungen (a-1, b-1, c-1, ..., p-1) von einer oder mehreren der CPU 14 und den Schaltungen 16a und 16b empfängt. Wie vorstehend erwähnt, kann der Puffer 24 16 Zugriffsanforderungsinformationen speichern, und folglich verweigert der Kontroller 22 den Empfang der 17-ten Anforderung q-1. Nachdem der Pufferkontroller 22 die erste Anforderung a-1 empfangen hat, führt der Kontroller 22 dem Anforderungsempfangsregister 32 eine Zugriffsanforderung a-2 zu. Ferner veranlaßt der Kontroller 22, daß der Puffer 24 die Speicherzugriffsinformation speichert, die mit der Zugriffsanf orderung a-1 verbunden ist. Ähnliche Vorgänge werden bei jeder der anderen Zugriffsanforderungen ausgeführt.
Die Anforderungsinformationsausleseschaltung 34 beginnt als Antwort auf die ihr zugeführte Anforderung a-2, die entsprechende Zugriffsinformation abzuruf en, die in dem Puffer 24 gespeichert worden ist. Somit wird die der Anforderung a-1 entsprechende Zugriffsinformation dem Anforderungsempfangsregister 32 zugeführt und in ihm gespeichert und dann dem Hauptspeicher 12 als ein Signal a-3 zugeführt. Nachdem der Speicher 12 den Vorgang, der für die Anforderung a-1 erforderlich ist, beendet hat, führt der Speicher 12 eine Speicherantwortinformation a-4 dem Antwortempfangsregister 38 zu, das dann wieder die Speicherantwortdaten (gleich a-4 aber mit a-5 bezeichnet) dem Antwortkontroller 28 zuführt. Danach führt der Puffer 24 die in dem Puffer 24 gespeicherte Antwortinformation plus das vorstehend erwähnte zweite Signal (in Fig. 2 mit a-6 bezeichnet) der Einheit zu, die die Anforderung a-1 ausgegeben hat und die informiert wird, daß der Pufferkontroller 22 jetzt für den Empfang einer neuen Anforderung q-1 bereit ist. Der Pufferkontroller 22 kann jedoch tatsächlich die 17-te Anforderung sofort nach der Erzeugung des Signals a-6 zu der Zeit T3 annehmen.
In Fig. 2 stellt Ta eine Zeitdauer zwischen den Zeitpunkten T1 und T2 dar, während Tb eine Zeitdauer zwischen den Zeitpunkten T1 bis T3 darstellt. Es ist verständlich, daß während einer Zeitdauer zwischen T2 und T3 (= Tb - Ta) der Pufferkontroller 22 eine neue Anforderung nicht annehmen kann.
Wenn die Speicherkapazität des Puffers 24 erhöht wird, kann dieses Problem gelöst werden. Dieser Versuch wird jedoch auf eine andere Schwierigkeit stoßen, daß der Umfang der Hardware unerwünscht zunimmt.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Vorrichtung zur Steuerung von Speicherzugriffsanforderungen bereitzustellen, die deutlich die Wartezeit bei Speicherzugriffsanforderungen ohne eine damit verbundene Zunahme der Hardwaremenge verkürzt.
Eine andere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Steuerung von Speicherzugriffsanforderungen bereitzustellen, das deutlich die Wartezeit bei Speicherzugriffsanf orderungen ohne eine damit verbundene Zunahme der Hardwaremenge verkürzt.
In Kürze, die obigen Aufgaben werden mit einer Vorrichtung erzielt, die, bevor einem Speicher die Speicherzugriffsanforderung zugeführt wird, ein Anforderungsempfangssignal erzeugt und dieses einem Antwortkontroller zuführt. Der Antwortkontroller ruft aus einem Anforderungsinformationspuffer mit einem beschränkten Speicherplatz die Anwortinformation in einen Antwortspeicher ab. Die Antwortinformation soll dann zu einer Einheit zurückgeben werden, die die Anforderung ausgegeben hat. Die Übertragung der Antwortinformation in den Antwortpuffer bewirkt, daß eine neue Anforderung vor der Beendigung des tatsächlichen Zugriffs auf den Speicher angenommen wird.
Insbesondere zeigt sich eine erste Form der vorliegenden Erfindung in einem Speicherzugriffsanforderungskontroller, der zwischen mehreren einen Speicherzugriff anf ordernden Einheiten und einem Hauptspeicher vorgesehen ist, wobei die mehreren einen Speicherzugriff anfordernden Einheiten unter ersten Taktgebern arbeiten, während der Hauptspeicher unter zweiten Taktgebern arbeitet, wobei der Speicherzugriffsanforderungskontroller einen Puffer aufweist, der die Speicherzugriffsanforderungsinformation und die Antwortinformation speichert, von denen beide von mindestens einer der einen Speicherzugriff anfordernden Einheiten zugeführt werden, wobei der Speicherzugriffsanforderungskontroller ferner aufweist: eine erste Einrichtung, wobei die erste Einrichtung unter den ersten Taktgebern arbeitet und Lese/Schreibvorgänge des Puffers steuert; eine zweite Einrichtung, wobei die zweite Einrichtung unter den zweiten Taktgebern arbeitet und mit dem Hauptspeicher verbunden ist, wobei die zweite Einrichtung aus dem Puffer die Speicherzugriffsanforderungsinformation abruft und ein Zugriffsanforderungsempfangssignal erzeugt; und eine dritte Einrichtung, wobei die dritte Einrichtung mit dem Puffer und der ersten Einrichtung verbunden ist, wobei die dritte Einrichtung unter den ersten Taktgebern arbeitet und als Antwort auf das Zugriffsanforderungsempfangssignal die in dem Puffer gespeicherte Antwortinformation abruft, wobei die dritte Einrichtung veranlaßt, daß die erste Einrichtung als Antwort auf das Zugriffsanforderungsempfangssignal die Speicherzugriffsinformation annimmt.
Eine zweite Form der vorliegenden Erfindung zeigt sich in einem Verfahren zur Steuerung von Speicherzugriffsanforderungen mit einem Kontroller, der zwischen mehreren einen Speicherzugriff anf ordernden Einheiten und einem Hauptspeicher vorgesehen ist, wobei die mehreren einen Speicherzugriff anfordernden Einheiten unter ersten Taktgebern arbeiten, während der Hauptspeicher unter zweiten Taktgebern arbeitet, wobei der Speicherzugriffsanforderungskontroller einen Puffer aufweist, der Speicherzugriffsanforderungsinformation und Antwortinformation speichert, von denen beide von mindestens einer der einen Speicherzugriff anf ordernden Einheiten zugeführt werden, wobei das Verfahren die Schritte aufweist: (a) Speichern der Speicherzugriffsinformation unter den ersten Taktgebern; (b) Abrufen der Speicherzugriffsanforderungsinformation aus dem Puffer unter den zweiten Taktgebern und Erzeugen eines Zugriffsanforderungsempfangssignals; und (c) Abrufen der in dem Puffer gespeicherten Antwortinformation unter den ersten Taktgebern als Antwort auf das Zugriffsanforderungsempfangssignal und Veranlassen, daß als Antwort auf das Zugriffsanforderungsempfangssignal eine Speicherzugriffsinformation angenommen wird.
Die Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung in Verbindung mit den zugehörigen Zeichnungen, in denen gleiche Elemente mit den gleichen Bezugszeichen bezeichnet sind; es zeigen:
Fig. 1 ein Blockdiagramm, das die bekannte Hauptspeicheranforderungssteuervorrichtung zusammen mit einem Hauptspeicher und Einheiten veranschaulicht, die Speicherzugriffsanforderungen ausgeben, auf die sich in den einführenden Abschnitten der vorliegenden Patentschrift bezogen wurde;
Fig. 2 eine Zeittafel, die den Betrieb beim Stand der Technik darstellt, der in den einführenden Abschnitten der vorliegenden Beschreibung in Verbindung mit Fig. 1 diskutiert wurde;
Fig. 3 ein Blockdiagramm, das eine Hauptspeicheranforderungssteuervorrichtung gemäß der vorliegenden Erfindung zusammen mit einem Hauptspeicher und Speicherzugriffsanforderungen ausgebenden Einheiten veranschaulicht; und
Fig. 4 eine Zeittafel, die den Betrieb der Vorrichtung aus Fig. 3 darstellt.
Eine bevorzugte Ausführungsform dieser Erfindung wird mit Bezug auf die Fign. 3 und 4 diskutiert werden.
Die in Fig. 3 gezeigte Vorrichtung unterscheidet sich von der in Fig. 1 gezeigten darin, daß: (a) die Vorrichtung aus Fig. 3 ferner einen Antwortpuffer 50 und einen Anforderungsempfangskontroller 52 aufweist, (b) der Antwortkontroller 28 ferner mit dem Antwortpuffer 50 verbunden ist und (c) der CPU und den E/A-Einheiten-Steuerschaltungen 16a, 16b aus dem Antwortpuffer 50 die Antwortinformation und die Speicherantwortdaten zugeführt werden. Die verbleibenden Abschnitte der Vorrichtung aus Fig. 3 sind mit der Vorrichtung aus Fig. 1 identisch, wobei Gegenstücke mit gleichen Bezugszeichen bezeichnet werden. Eine unnotig wiederholende Beschreibung ist der Kürze halber weggelassen.
Wenn das Speicherzugriffsanforderungsregister 32 das Speicherzugriffssignal a-2 empfängt, führt das Register 32 dem Anforderungsempfangskontroller 52 ein Steuersignal Rr zu, das Information enthält, die anzeigt, welche Einheit die Anforderung a-1 ausgegeben hat. Diese Information entspricht dem ersten Signal, auf das in Verbindung mit dem Stand der Technik verwiesen ist. Der Kontroller 52 führt als Antwort auf das Signal Rr dem Antwortkontroller 28 ein Anforderungsempfangssignal A-1 zu. Das Signal A-1 enthält ebenfalls die Information, die diejenige Einheit anzeigt, die die Anforderung ausgibt. Als Antwort auf das Signal A-1 überträgt der Antwortkontroller 28 von dem Anf orderungspuffer 24 die entsprechende Antwortinformation zu dem Antwortpuffer 50. Gleichzeitig zählt der Antwortkontroller 28 den Zähler 26 rückwärts, der dann wieder den Pufferkontroller 22 benachrichtigt, daß eine neue Speicherzugriffsanforderung angenommen werden kann, sogar dann, wenn der Puffer 24 bis zu dessen Grenze aufgespeichert ist, kurz bevor der Antwortkontroller 28 das Signal A-1 empfängt. Insbesondere von dem Zeitpunkt an (in Fig. 4 T4), wenn der Pufferkontroller 22 die Antwortinformation innerhalb des Anforderungsinformationspuffers 24 zu dem Antwortpuffer 50 übertragen hat und das Signal von dem Zähler 26 empfangen hat, ist der Kontroller 22 bereit, eine neue Anforderung zu empfangen. Es sollte bemerkt werden, daß der Zähler 26 vor den Anforderungsempfangsvorgängen an dem Pufferkontroller 22 zurückgesetzt wird.
Wenn dem Antwortkontroller 28 die Speicherantwortdaten a-5 zugeführt werden, führt der Kontroller 28 das zweite Signal (nämlich eines, das anzeigt, ob die Speicherzugriffsanforderung durchgeführt worden ist oder nicht) in Übereinstimmung mit dem ersten Signal zu (nämlich einem, das die Einheit anzeigt, die die Anforderung ausgegeben hat). Dann führt der Antwortpuffer 50 die Antwortinformation plus das zweite Signal der Einheit zu, die den Speicherzugriff angefordert hat.
Wie deutlich aus Fig. 4 ersichtlich ist, kann gemäß der vorliegenden Erfindung die Zeitdauer Tb beim Stand der Technik auf Tb' bemerkenswert verkürzt werden, die zwischen den Zeitpunkten T1 und T4 bestimmt ist.
Gemäß der vorstehenden Beschreibung wird das Steuersignal Rr von dem Register 32 erzeugt, wenn das Speicherzugriffsanforderungsregister 32 das Speicherzugriffssignal a-2 empfängt. Als Alternative kann das Register 32 so angeordnet werden, daß das Signal Rr ausgegeben wird, wenn das Register 32 die Speicherzugriffsinformation nach dem Empfang des Zugriffssignals a-2 empfangen hat.

Claims

1. Speicherzugriffsanforderungskontroller, der zwischen mehreren einen Speicherzugriff anfordernden Einheiten und einem Hauptspeicher vorgesehen ist, wobei die mehreren einen Spei cherzugriff anfordernden Einheiten unter ersten Taktgebern arbeiten, während der Hauptspeicher unter zweiten Taktgebern arbeitet, wobei der Speicherzugriffsanforderungskontroller einen Puffer aufweist, der Speicherzugriffsanforderungsinformation und Antwortinformation speichert, von denen beide von mindestens einer der einen Speicherzugriff anfordernden Einheiten zugeführt werden, wobei der Speicherzugriffsanforderungskontroller ferner aufweist:

eine erste Einrichtung, wobei die erste Einrichtung unter den ersten Taktgebern arbeitet und Lese/Schreibvorgänge des Puffers steuert;

eine zweite Einrichtung, wobei die zweite Einrichtung unter den zweiten Taktgebern arbeitet und mit dem Hauptspeicher verbunden ist, wobei die zweite Einrichtung aus dem Puffer die Speicherzugriffsanforderungsinformation abruft und ein Zugriffsanforderungsempfangssignal erzeugt; und

eine dritte Einrichtung, wobei die dritte Einrichtung mit dem Puffer und der ersten Einrichtung verbunden ist, wobei die dritte Einrichtung unter den ersten Taktgebern arbeitet und als Antwort auf das Zugriffsanforderungsempfangssignal die in dem Puffer gespeicherte Antwortinformation abruft, wobei die dritte Einrichtung veranlaßt, daß die erste Einrichtung als Antwort auf das Zugriffsanforderungsempfangssignal Speicherzugriffsinf ormat ion annimmt.

2. Speicherzugriffsanforderungskontroller nach Anspruch 1, wobei die dritte Einrichtung aufweist:

einen Antwortkontroller, der mit der zweiten Einrichtung verbunden ist und das Zugriffsanforderungsempfangssignal empfängt;

einen mit dem Puffer und dem Antwortkontroller verbundenen Antwortpuffer zum Speichern der Antwortinformation; und einen zwischen der ersten Einrichtung und dem Antwortkontroller vorgesehenen Zähler, wobei der Zähler so angeordnet ist, daß er jedesmal vorwärtszählt, wenn die erste Einrichtung Speicherzugriffsinformation in dem Puffer speichert, und daß er als Antwort auf ein Signal rückwärtszählt, das durch den Antwortkontroller als Antwort auf das Zugriffsanforderungsempfangssignal erzeugt wird.

3. Speicherzugriffsanforderungskontroller nach Anspruch 1 oder 2, der ferner aufweist:

ein zwischen dem Speicher und der dritten Einrichtung vorgesehenes Antwortempfangsregister, wobei das Antwortempfangsregister ein Signal ausgibt, das der dritten Einrichtung anzeigt, welche Einheit die momentane Speicherzugriffsanforderung ausgegeben hat, und daß der Speicherzugriff beendet worden ist.

4. Verfahren zur Steuerung von Speicherzugriffsanforderungen mit einem Kontroller, der zwischen mehreren einen Speicherzugriff anfordernden Einheiten und einem Hauptspeicher vorgesehen ist, wobei die mehreren einen Speicherzugriff anfordernden Einheiten unter ersten Taktgebern arbeiten, während der Hauptspeicher unter zweiten Taktgebern arbeitet, wobei der Speicherzugriffsanforderungskontroller einen Puffer aufweist, der Speicherzugriffsanforderungsinformation und Antwortinformation speichert, von denen beide von mindestens einer der einen Speicherzugriff anfordernden Einheiten zugeführt werden, wobei das Verfahren die Schritte aufweist:

(a) Speichern der Speicherzugriffsinformation unter den ersten Taktgebern;

(b) Abrufen der Speicherzugriffsanforderungsinformation aus dem Puffer unter den zweiten Taktgebern und Erzeugen eines Zugriffsanforderungsempfangssignals; und

(c) Abrufen der in dem Puffer gespeicherten Antwortinformation als Antwort auf das Zugriffsanforderungsempfangssignal unter den ersten Taktgebern und Veranlassen der Annahme einer Speicherzugriffsinformation als Antwort auf das Zugriffsanforderungsempfangssignal.