DE60212389T2

DE60212389T2 - Offsetspannungskompensationsverfahren für parallele zeitverschachtelte Analog-Digitalwandler sowie Schaltung dafür

Info

Publication number: DE60212389T2
Application number: DE60212389T
Authority: DE
Inventors: Umberto Gatti; Piero Malcovati; Vincenzo Ferragina; Andrea Fornasari
Original assignee: Siemens Mobile Communications SpA
Current assignee: Siemens Holding SpA
Priority date: 2002-09-17
Filing date: 2002-09-17
Publication date: 2007-06-14
Anticipated expiration: 2022-09-18
Also published as: ATE330367T1; EP1401105B1; DE60212389D1; EP1401105A1

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft die Umwandlung elektrischer Signale in die digitale Form und genauer ein Verfahren zur Offsetspannungskompensation für zeitverschachtelte Mehrwege-Analog-Digital-Sigma-Delta-Wandler und eine entsprechende Schaltung.
Bisheriger Stand der Technik
Die Mehrzahl der gegenwärtigen Anwendungen auf dem Gebiet der elektronischen Instrumentierung und Telekommunikation erfordert integrierte Analog-Digital-Wandler (Analog-to-Digital Converters, ADC), die eine immer höhere Betriebsgeschwindigkeit aufweisen und gleichzeitig außergewöhnliche Leistungsfähigkeit erfordern, was Linearität und Auflösungsvermögen anbelangt. Zum Beispiel fordern die Spezifikationen der ADCs, die im Empfangsabschnitt von Breitband-Funkbasisstationen (Base Transceiver Stations, BTSs) verwendet werden, die auf den Standards GSM 900 MHz, DCS 1800 MHz und UMTS beruhen, in Abhängigkeit von der gewählten Architektur eine minimale Abtastfrequenz von 65 MHz, ein Auflösungsvermögen, das höher als 12 Bits ist, und einen störungsfreien Dynamikbereich (Spurious Free Dynamic Range, SFDR), der höher als 80 dBFS (dB Full Scale) ist. Die neuesten Entwicklungen bei Software Radio-(SWR-)Architekturen der BTSs sehen vor, dass die Empfänger auf einem breiten Band (mindestens 5 MHz) bei einer Zwischenfrequenz (Intermediate Frequency, IF) von einigen -zig Megahertz (normalerweise 70-80 MHz) betrieben werden. Tatsächlich arbeiten herkömmliche verfügbare ADCs, wenn sie bei einer so hohen IF verwendet werden, in ihrer dritten Nyquistzone, wie in 1 dargestellt ist, in der die Abtastfrequenz FCK ist, wo sich ihre Linearität wesentlich verschlechtert, sofern sie nicht gezwungen werden, mit außergewöhnlich hohen Abtastfrequenzen zu arbeiten. Außerdem ist die Verwendung herkömmlicher ADCs mit einer „Tiefpass"-Übertragungsfunktion, die über die dritte Nyquistzone ausgedehnt ist, für die Verarbeitung eines Signals mit einer um IF zentrierten Bandbreite eine Verschwendung von Ressourcen.
Bekannte Sigma-Delta-Wandler können mit einer „Bandpass"-Übertragungsfunktion ausgestattet sein, die bei der gewünschten IF zentriert ist. Eine solche Lösung ermöglicht es, das einzige Band um IF herum zu digitalisieren, wodurch die Anforderungen an das thermische Inband-Rauschen verringert werden, und das Quantisierungsrauschen und die Linearität in dem einzigen Band zu optimieren, das von Interesse ist. In Sigma-Delta-ADCs wird die Abtastfrequenz im Wesentlichen durch das Oversampling-Verhältnis (Oversampling Ratio, OSR) OSR = F_CK/2BW bestimmt, das erforderlich ist, um das gewünschte Signal-Rausch-Verhältnis (SRV) mit einer gegebenen Signalbandbreite BW zu erhalten, so dass das SRV um so besser ist, je höher das OSR ist. Eine bedeutende Arbeit auf dem Gebiet der Sigma-Delta-Wandler ist folgende: [Ref. 1] – S. Norsworthy, R. Schreirer, G. Temes, „Delta-Sigma Data Converters – Theory, Design and Simulation", IEEE Press, NJ, USA, 1997.
2 zeigt ein allgemeines Blockschaltbild eines Bandpass-Sigma-Delta-Wandlers (oder ΣΔ oder Delta-Sigma). Wie aus der Abbildung ersichtlich ist, sind die folgenden Blöcke in Kaskade geschaltet: eine Abtaststufe 1 zum Abtasten des analogen Eingangssignals Vin mit einer Abtastfrequenz F_CK, ein analoger Addierer (Subtrahierer) mit zwei Eingängen 2, ein analoges Bandpassfilter 3, ein analoger Komparator 4 und ein Latch 5 zum Ausgeben eines digitalen 1-Bit-Signals Vout. Ein elektronischer Schalter 6, der von dem digitalen Signal Vout gesteuert wird, wählt entweder eine Referenzspannung +V_R oder –V_R, die an den zweiten Eingang (–) des analogen Addierers 2 angelegt wird.
In Betrieb ist die Abtastfrequenz F_CK höher als die Nyquistgrenze, und der Sigma-Delta-Wandler ist demzufolge ein Oversampling-Wandler. Das analoge Filter 3 weist eine Bandpassübertragungsfunktion erster Ordnung auf, die bei der gewünschten IF geeignet zentriert ist. Der Komparator 4 bildet zusammen mit dem Latch 5 einen Quantisierer, der als 1-Bit-ADC arbeitet. Der Schalter 6 und die zwei Schwellwerte +V_R und –V_R bilden einen Feedback-Dequantisierer, der als 1-Bit-DAC arbeitet. Bekanntlich kann dieselbe Struktur auch auf Mehrbit-Lösungen übertragen werden.
Die Rückkopplungsstruktur des Sigma-Delta-Wandlers bewirkt, dass er von Natur aus im Vergleich zu einem herkömmlichen ADC weniger empfindlich gegenüber Component Matching ist, und ermöglicht, dass das Quantisierungsrauschen, das durch den Komparator 4 erzeugt wird, aus dem Signalband „ausgeschoben" wird (Shift-out). Dieser letztgenannte Effekt, der Noise Shaping genannt wird, bewirkt, dass die Signalübertragungsfunktion (Signal Transfer Function, STF) von der Quantisierungs-Rauschübertragungsfunktion (Noise Transfer Function, NTF) verschieden ist; das Filter 3 liefert die erforderliche Übertragungsfunktion, um die gewünschten Funktionen STF und NTF zu erhalten. Der kombinierte Effekt von Oversampling und Noise Shaping ermöglicht es, hohe Auflösungsvermögen bei annehmbaren Taktfrequenzen zu erhalten. Für den Sigma-Delta-Modulator erster Ordnung sind die zwei Parameter OSR und SRV durch die folgende Gleichung miteinander verknüpft: SRVdB = –3,41 + 9log2OSR (E1)
Somit ist ein hoher Oversampling-Parameter OSR bei einem Sigma-Delta-ADC ein entscheidender Punkt, um ausgezeichnete Leistungsmerkmale zu erhalten. Der offensichtliche Weg besteht darin, die Taktfrequenz F_CK zu erhöhen, indem man die charakteristischen Merkmale des dem bisherigen Stand der Technik entsprechenden CMOS-Fertigungsprozesses nutzt, mit stark reduzierten physikalischen Abmessungen, oder bipolaren oder bipolar-CMOS-(BiCMOS-)Integrationstechnologien. Die Anwendung dieser Technologien hat jedoch eine Erhöhung der Fertigungskosten zur Folge; außerdem bewirkt ein schneller Takt F_CK eine erhöhte Belastung für den Betrieb der inneren Blöcke 1 bis 6 des ADC-Wandlers (2).
Eine attraktive Möglichkeit, die Wandlungsrate von ADCs (von beliebigem Typ) zu erhöhen, ohne zu schnelle Abtastfrequenzen zu verwenden, besteht darin, Verfahren der Zeitverschachtelung anzuwenden, bei denen mehrere ADCs, die unterschiedliche Taktphasen verwenden, parallel betrieben werden. Auf diese Weise kann durch Verwendung zeitverschachtelter Verfahren, die auf Sigma-Delta-Strukturen angewendet werden, eine sehr hohe Gesamt-Abtastfrequenz und demzufolge eine hohe Leistungsfähigkeit hinsichtlich des SRV erreicht werden. Wesentliche Veröffentlichungen zu zeitverschachtelten ADCs sind die folgenden:

• [Ref. 2] – W. C. Black, D. A. Hodges, „Time Interleaved Converter Arrays", IEEE J. of Solid-State Circuits, Bd. SC-15, S. 1022-1029, Dez. 1980.
• [Ref. 3] – US-Patent 4633226 A, W. C. Black, 30. Dez. 1986.
• [Ref. 4] – US-Patent 5585796, C. M. Svensson J. Youan, 17. Dez. 1996.

3 zeigt in vereinfachter Darstellung einen zeitverschachtelten ADC nach dem bekannten Stand der Technik, der einen analogen Demultiplexer 7 enthält, der mit einer Frequenz F_CK betrieben wird, zum Verteilen des Eingangssignals V_in der Reihe nach an M identische Wandler ADC₁, ADC₂, ..., ADC_M. Die Ausgänge der Wandler ADC_{1 bis M} sind mit den jeweiligen Eingängen eines digitalen Multiplexers 8 verbunden, der mit einer Frequenz F_CK betrieben wird und seinerseits die Ausgangssignale von ADC_{1 bis M} zu dem einzigen Port V_out weiterleitet, so dass er auf diese Weise ein digital gewandeltes Hochgeschwindigkeitssignal V_out bildet. Die Wandler ADC_{1
bis M} können von einem beliebigen Typ sein und werden mit F_CK/M betrieben, wobei F_CK die Gesamt-Taktfrequenz des zeitverschachtelten ADC ist und M die Anzahl der Kanäle (oder Pfade) ist. Die Geschwindigkeitsanforderungen an jeden Wandler werden um einen Faktor M vermindert. Offensichtlich wird die Anzahl der Wandler gleichzeitig um denselben Faktor vergrößert, was eine große Chip-Fläche und einen hohen Stromverbrauch zur Folge hat.
4 zeigt ein Beispiel einer Implementierung eines zeitverschachtelten ADC von der Art des in der vorhergehenden 3 dargestellten Wandlers, der auf einem 4-Wege-Bandpass-Sigma-Delta-ADC basiert. Die Einzelheiten des ADC von 4 sind in der folgenden [Ref. 5] beschrieben: A. Centuori, U. Gatti, P. Malcovati, F. Maloberti, „A 320-MHz Four-Paths Bandpass Sigma-Delta Modulator", Proc. IEEE Instrum. and Meas. Techn. Conference, Anchorage, AK, USA, S. 497-500, welche durch Querverweis einbezogen wird. Es wird auf 4 Bezug genommen; jeder Kanal LP-SD_1bis4 weist eine Tiefpass-Signalübertragungsfunktion STF (und eine Hochpass-NTF) bei einer Taktfrequenz F_CK/4 eines jeweiligen Taktsignals Φ₁ bis Φ₄ auf. Wenn T_CK die Abtastperiode am Modulatorausgang ist (in der Abbildung nicht dargestellt), haben die Signale Φ₁ bis Φ₄ eine Periode, die gleich 4T_CK ist, und sind zueinander jeweils um ein Viertel der Periode phasenverschoben; mit Hilfe der Theorie der Mehrweg-Schaltungen in der z-Domain kann nachgewiesen werden, dass gilt:
wobei H_P(z) die Signalübertragungsfunktion des einzelnen Pfades LP-SD_i ist. Falls die Funktion H_P(z) eine Tiefpass-Form hat, wird ihr Dämpfungsspektrum in Abständen von F_CK/4 repliziert, wie in 5 für das Frequenzspektrum H_TOT(f) dargestellt ist, was somit zu der gewünschten Bandpass-Signalübertragungsfunktion um IF herum führt (und demzufolge zu der Notch-Übertragungsfunktion [Notch Transfer Function] für das Quantisierungsrauschen). Die Entscheidung zugunsten der Verwendung von 4 ADC-Kanälen und einer äquivalenten Gesamt-Abtastfrequenz, die gleich dem Vierfachen der Zwischenfrequenz ist (IF = F_CK/4), bei der sich das Signalband befindet, ist vorteilhaft, da sie die Demodulation von Eingangssignalen erleichtert, wie für Fachleute offensichtlich ist. Der Hauptvorteil dieser Lösung besteht darin, dass jeder Kanal bei einer Frequenz betrieben wird, die gleich einem Viertel der äquivalenten Wandlergeschwindigkeit ist. Außerdem ist die Tiefpass-Übertragungsfunktion von Natur aus weniger empfindlich gegenüber Fehlanpassungen der Kapazität als die Bandpass-Übertragungsfunktion. Schließlich ermöglicht die Mehrwege-Topologie, dieselbe Leistungsfähigkeit hinsichtlich des SRV zu erzielen wie Einwege-Topologien mit einer Filtration höherer Ordnung, was sich günstig auf die Stabilität und die Komplexität der Konstruktion auswirkt. Leider führt jede Fehlanpassung zwischen den zeitverschachtelten Kanälen zu einer Verschlechterung der Linearitätseigenschaften. Insbesondere ist die Fehlanpassung des Werts der Offsetspannung in den verschiedenen Wegen die kritischste, und sie ist a priori unvorhersagbar. Die Fehlanpassung der Offsetspannung kann eine starke Einschränkung hinsichtlich des maximalen störungsfreien Dynamikbereichs (Spurious Free Dynamic Range, SFDR) und der SRV-Leistungsfähigkeit hervorrufen. Zum Beispiel führt eine Fehlanpassung von 10 mV_RMS bei den Offsets zu einer Verschlechterung von 60 dB beim SRV des Wandlers und bei den SFDR-Parametern. Genauer betrachtet wird die Leistungsfähigkeit des zeitverschachtelten Wandlers natürlich durch die Genauigkeit der ADCs in den einzelnen Pfaden begrenzt, doch es gibt zusätzliche Fehler, die durch Fehlanpassungen zwischen den Kanälen verursacht werden. Bei den zeitverschachtelten Systemen gibt es drei Hauptfehlerquellen, Phase-Skew-Fehler (Phasenversatz-Fehler), Verstärkungsfehler und Offsetspannung. Die letztere ist die kritischste für die Empfänger-Anwendung, da sie die Erzeugung von signalunabhängigen Tönen verursacht, die sich bei (F_CK/M) × N (N = 0, 1, ..., M – 1) befinden, genau dort, wo das erwünschte Eingangssignal vorhanden ist. Auf diesen Nachteil wird in der folgenden [Ref. 6] hingewiesen: M. Gustavsson, J. J. Wikner, N. N. Tan, „CMOS Data Converters for Communications", Kluwer Academic Publishers, Boston, USA, 2000. Tatsächlich wird das digitale Ausgangsspektrum eines zeitverschachtelten ADC mit Offset-Fehlanpassung in [Ref. 7]: Y. C. Jenq, „Digital Spectra of Nonuniformly Sampled Signals: Fundamentals and High-Speed Waveform Digitizers", IEEE Trans. On Instrum. And Meas., Bd. 37, S. 245-251, Juni 1988, durch den folgenden Ausdruck angegeben:
wobei G_s(ω) das digitale Spektrum einer Eingangssinuswelle ist, die mit F_CK = 1/T_CK abgetastet wird, und:
wobei o_m der Offset im m-ten Kanal ist. Der zweite Term in dem Ausdruck für G(ω) repräsentiert die Töne, die durch Pfad-Offsets verursacht werden, welche die Leistungsfähigkeit des ADC beeinträchtigen.
Allgemein ausgedrückt, erschwerte in der Vergangenheit die oben erwähnte Einschränkung die Verwendung von verschachtelten Mehrwege-Topologien für A/D-Wandler mit hoher Auflösung, insbesondere für Sigma-Delta-Wandler. Eine Spektralanalyse zeigt, dass die Verzerrungsleistung einer Offset-Streuung nicht frequenzabhängig ist, und sie kann somit unter Anwendung geeigneter Kalibriermethoden kompensiert werden. Diese letzteren können in offline- und online-Methoden unterteilt werden. Die Erstgenannten lassen sich leichter implementieren, da sie im Werk durchgeführt werden können, indem eine Feineinstellung von Spannungen/Stromstärken vorgenommen wird, wie in [Ref. 8]: M. Yotsuyanagi, T. Etoh, K. Hirata, „A 10-b 50-MHz Pipelined CMOS A/D Converter with S/H", IEEE J. of Solid-State Circuits, Bd. SC-28, S. 292-300, März 1993 beschrieben ist. Diese offline-Lösung ist jedoch nicht in der Lage, Schwankungen des Offsets mit der Temperatur oder Alterung im Verlaufe der Zeit zu verfolgen. Eine andere Lösung basiert auf Kalibrierprozeduren, die im Vordergrund angewendet werden, wie in [Ref. 9]: C. S. G. Conroy, D. W. Cline, P. R. Gray, „An 8-b 85-MS/s Parallel Pipeline A/D Converter in 1-μm CMOS", IEEE J. of Solid-State Circuits, Vol. SC-28, S. 447-454, April 1993 beschrieben ist. Die Kalibrierung unterbricht jedoch die Wandlung des Eingangssignals. Schließlich ist eine spezifische Offline-Lösung für Sigma-Delta-ADC in der folgenden [Ref. 10] bestimmt: R. Khoini-Poorfard, L. B. Lim, D. A. Johns, „Time-Interleaved Oversampling A/D Converters: Theory and Practice", IEEE Trans. On Circuits and Systems II: Analog and Digital Signal Processing, Bd. 44, S. 634-645, Aug. 1997. Diese Lösung beruht jedoch auf der Ermittlung des optimalen Werts für einen Kreuzkopplungs-Koeffizienten durch Ausführung umfangreicher Simulationen während des Entwurfsschritts. Auch diese Lösung kann Schwankungen der Offsets mit der Temperatur oder infolge von Alterung nicht korrigieren.
Online-Kalibriermethoden lassen sich tatsächlich schwieriger implementieren, da sie im Hintergrund ablaufen, während der ADC normal in Betrieb ist. Bisher wurden verschiedene Lösungen vorgestellt, um eine Online-Kalibrierung zu erreichen; sie können analog oder digital sein. Gewöhnlich wird bevorzugt, im digitalen Bereich zu operieren, da die digitale Welt weniger anfällig für Ungenauigkeiten ist und da digitale Daten einfacher verarbeitet werden können. Leider sind die meisten populären Online-Kalibriermethoden nur für deterministische verschachtelte ADC geeignet und können auf Sigma-Delta-Modulatoren in Anbetracht von deren stochastischem Verhalten nicht angewendet werden, das dazu führt, dass sich die Ausgangssignale, die mit denselben Eingangssignalen zu unterschiedlichen Zeitpunkten erhalten werden, in Abhängigkeit von der Vorgeschichte voneinander unterscheiden.
Ein analoges Online-Kalibrierverfahren für deterministische verschachtelte A/D-Wandler, das einen zusätzlichen Weg nutzt, wird in [Ref. 11]: K.C. Dyer; D. Fu, S. H. Lewis, P. J. Hurst, „Analog Background Calibration of a 10-b 40 MS/s Parallel Pipelined ADC", Proc. IEEE Int. Solid-State Circuits Conf., S. 142-143, Feb. 1998 beschrieben. Wenn M+1 Wege zur Verfügung stehen, kann einer von ihnen stets kalibriert werden, während die übrigen M die Wandlung durchführen. Sobald ein Weg kalibriert ist, kann er einen anderen weg ersetzen, der dann als nächster kalibriert wird. Jeder Weg wird somit periodisch kalibriert. Abgesehen von der Schwierigkeit des Operierens im analogen Bereich kann dieses Verfahren auf Sigma-Delta-ACD aufgrund von deren stochastischem Verhalten nicht angewendet werden. Tatsächlich ist es nicht möglich, einen Weg des verschachtelten A/D-Wandlers durch den kalibrierten Weg zu ersetzen, ohne eine Unstetigkeit im Ausgang hervorzurufen, da die Vorgeschichte der zwei Wege unterschiedlich ist. Diese Unstetigkeit ruft eine starke Verschlechterung beim SRV hervor, was die Kalibrierung ineffizient macht.
Ein erstes digitales Online-Kalibrierverfahren wurde in [Ref. 12]: D. Fu, K. C. Dyer; S. H. Lewis, P. J. Hurst, „A Digital Background Calibration Technique for Time-Interleaved Analog-to-Digital Converters", IEEE J. of Solid-State Circuits, Bd. SC-33, S. 1904-1911, Dez. 1998 vorgeschlagen. Es beruht auf der Addition eines Kalibriersignals, das von einem Pseudozufallszahlengenerator erzeugt wird, zu dem ADC-Eingang und auf der simultanen Verarbeitung beider Signale mittels eines adaptiven Algorithmus. Es besteht keine Notwendigkeit für einen zusätzlichen parallelen Kanal. Dieses Online-Verfahren kann auf einen beliebigen Typ von ADC angewendet werden, es weist jedoch einige starke Einschränkungen auf, die in folgender Arbeit dargelegt sind [Ref. 13]: K.C. Dyer; D. Fu, P. J. Hurst, S. H. Lewis, „A Comparison of Monolithic Background Calibration in Two Time-Interleaved Analog-to-Digital Converters", Proc. of the IEEE Int. Symp. of Circuits and Systems, S. 13-16, Mai 1998. Ein Teil des vollen Eingangsbereichs des ADC wird von dem Kalibriersignal verwendet. Daher erfordern die ADC-wege eine zusätzliche Auflösung, um einen gewissen dynamischen Bereich zu erreichen. Außerdem kann das Eingangssignal keine Frequenzkomponenten bei oder in der Nähe von F_CK/M aufweisen, da Signale bei dieser Frequenz nicht von einer Offset-Fehlanpassung unterschieden werden können. Der letztgenannte Effekt verhindert die Verwendung dieses Kalibrierverfahrens in Anwendungsfällen wie den weiter oben erwähnten, wo sich das erwünschte Signal gerade um F_CK/M herum befindet. Ein Weg, um dieses Problem zu überwinden, besteht darin, die Offset-Kalibrierung zu beenden, wenn das Eingangssignal vorhanden ist, wobei leider die Vorteile des Online-Vorgehens verloren gehen.
Dem Anschein nach wurde bis jetzt nur ein weiteres Online-Kalibrierverfahren vorgestellt, das für die Anwendung bei zeitverschachtelten Sigma-Delta-ADC geeignet ist; es wird in den nachfolgend zitierten Arbeiten betrachtet:

• [Ref. 14] – J. E. Eklund, F. Gustafsson, „Digital Offset Compensation of Time-Interleaved ADC Using Random Chopper Sampling", Proc. of the IEEE Int. Symp. of Circuits and Systems, S. 447-450, Mai 2000;
• [Ref. 15] – WO-Patentanmeldung 00/60743, J. E. Eklund, F. Gustafsson, O. G. Svenssons, 7. April 1999;
• [Ref. 16] – T. Ndjountche, R. Unbehauen, „Design Techniques for High-Speed Sigma-Delta Modulators", Proc. of the 43^rd IEEE Midwest Symp. on Circ. And Syst., S. 916-919, August 2000;
• [Ref. 17] – T. Ndjountche, R. Unbehauen, „Adaptive calibration techniques for time-interleaved ADCs", Electronics Letters, Bd. 37, Ausgabe 7, S. 412-414, 29. März 2001).

Die Implementierung des letztgenannten Verfahrens ist in 6 dargestellt, wo der Kürze halber nur ein Weg dargestellt ist. Wie aus 6 ersichtlich ist, sind die Abtast-Halte-Schaltung S/H_i und der ADC_i des i-ten Wegs CH_i mit den folgenden Kalibrierblöcken ausgestattet: CHOP-IN, PRNG, MEAN EXTRACTOR, REGISTER, τ, Σ und CHOP-OUT.
Das Funktionsprinzip besteht in Folgendem:

– Das Eingangssignal V_in vor der Abtast-Halte-Schaltung S/H_i wird durch den Block CHOP-IN mit einer von dem Block PRNG kommenden Pseudozufallssequenz von +1 und –1 zerhackt;
– anschließend wird das erhaltene Signal (analog) von den im Tandem angeordneten Blöcken S/H_i und ADC_i abgetastet und digitalisiert;
– der Block MEAN EXTRACTOR (Mittelwert-Extrahierer) berechnet den Mittelwert eines Timeslots (Zeitschlitzes) der digitalen Ausgänge und speichert ihn in dem Block REGISTER;
– der Block Σ schätzt den Offsetwert, indem er den im Block REGISTER gespeicherten Mittelwert von dem Eingangssignal subtrahiert, das durch den ADC_i digitalisiert und durch den Block τ geeignet verzögert wurde;
– das Ergebnis wird durch den Block CHOP-OUT mit derselben Sequenz wie das Eingangssignal zerhackt, das somit wiederhergestellt wird.

Das Zerhacken (Chopping) transformiert ein beliebiges Eingangssignal in Rauschen, dessen Mittelwert gleich 0 ist, bevor der Offset geschätzt und entfernt wird. Auf diese Weise ermöglicht der Randomisierungsprozess, die Beschränkung von [Ref. 13] zu überwinden, die für ein um F_CK/M herum befindliches Signal unwirksam war. Außerdem wird die Schätzung eines neuen Offsetwerts für jeden Timeslot berechnet, und ihr Wert wird während des normalen Betriebs aktualisiert. Schließlich ist das Verfahren von allgemeiner Art und kann für einen beliebigen Typ von ADC angewendet werden. Bei dem Verfahren treten jedoch zwei Probleme auf: Der Zerhacker wirkt auf den analogen Abschnitt des Wandlers, der sehr empfindlich gegenüber Störeffekten ist. Da eine hohe Linearität und ein hohes Auflösungsvermögen erforderlich sind, könnte der Einfluss der Kalibrierschaltung auf die analoge erste Stufe des Wandlers kritisch sein. Außerdem kann dieses Verfahren nicht eine eventuelle Nichtidealität eines zusätzlichen vorderen Endes korrigieren, das vor dem Zerhacken angeordnet ist.
Aufgabe der Erfindung
Die Hauptaufgabe der vorliegenden Erfindung besteht darin, die oben erwähnten Einschränkungen bei zeitverschachtelten Mehrwege-ADCs zu überwinden, insbesondere durch Bereitstellung eines digitalen Online-Kalibrierverfahrens, das ermöglicht, die Amplitude der unerwünschten Töne zu verringern, die durch Fehlanpassungen zwischen den Offsets der verschiedenen Wege verursacht werden, und das bei einem beliebigen Typ von Analog-Digital-Wandlern, insbesondere bei Sigma-Delta-Wandlern, einfach anwendbar ist.
Zusammenfassung und Vorteile der Erfindung
Um die besagte Aufgabe zu lösen, ist der Gegenstand der vorliegenden Erfindung ein Verfahren zur Kompensation der Offsetspannung der verschiedenen Wege in einem zeitverschachtelten Mehrwege-Analog-Digital-Wandler, bei dem ein zusätzlicher Referenzweg benutzt wird, der zyklisch zu jedem der M zu kalibrierenden Wege parallelgeschaltet wird, um die Differenzen zwischen aufeinander folgenden digitalen Ausgängen der zwei Wege zu berechnen, und um die Differenzen über einen gegebenen Timeslot zu akkumulieren, um somit ein digitales Wort zu erzeugen, das zu dem Ausgang des zu kalibrierenden Wegs addiert wird, der zuvor mit einem Skalierungsfaktor multipliziert wurde, der von der Länge des gegebenen Timeslots abhängt, wodurch der Offset jedes Wegs von dem Offset des einzigen Referenzwegs abhängig wird, wie in Anspruch 1 beschrieben.
Eine andere Aufgabe des Verfahrens der Erfindung ist eine Ausführungsform, bei der die Akkumulation der Differenzen zwischen aufeinanderfolgenden digitalen Ausgängen des Referenzwegs und der Kalibrierwege mit dem Mittelwert der Anzahl von Abtastwerten durchgeführt wird, die in dem gegebenen Timeslot betrachtet werden, und die Multiplikation mit einem Skalierungsfaktor unnötig ist, wie in dem unabhängigen Anspruch 2 beschrieben ist. Die zwei Ausführungsformen sind im Wesentlichen äquivalent, sofern es die Offsetkompensation anbelangt, jedoch ist die hardwaremäßige Implementierung der ersten Ausführungsform einfacher, da bei der zweiten eine Anzahl digitaler Divisionen benötigt wird, die gleich der Anzahl der M Wege ist.
Das Verfahren gemäß der Erfindung ermöglicht es, ständig eine Kalibrierung im Hintergrund laufen zu lassen, da sie den normalen Betrieb des ADC, der kalibriert wird, nicht beeinträchtigt. Außerdem wird, da die M Wege niemals von dem Eingangssignal getrennt sind, keine Unstetigkeit erzeugt, und dieses Verfahren kann für eine beliebige Art von Analog-Digital-Wandlern angewendet werden, insbesondere für zeitverschachtelte Sigma-Delta-ADC, für die wegen ihres stochastischen Verhaltens herkömmliche Kalibrierverfahren nicht angewendet werden können.
Eine bevorzugte Ausführungsform der Erfindung ist eine Schaltung, welche die Operationen ausführt, die durch das Online-Offsetspannungskompensationsverfahren vorgesehen sind, wie in einem entsprechenden unabhängigen Anspruch beschrieben ist. Diese digitale Schaltung kann mit einem externen FPGA (Field Programmable Gate Array) implementiert oder auf demselben Chip zusammen mit dem zeitverschachtelten ADC integriert werden und beansprucht eine mäßige Siliziumfläche. Die letztgenannte Lösung stellt einen zeitverschachtelten ADC dar, der eine hohe Arbeitsfrequenz zusammen mit einem zufriedenstellenden SRV und SFDR aufweist, wie es durch die jüngsten Standards für BTS gefordert wird, ohne dass besondere Fertigungstechnologien zum Einsatz kommen.
Infolgedessen ist ein weiterer Gegenstand der Erfindung ein Mehrwege-Analog-Digital-Wandler, der Mittel zur Offsetkompensation enthält, die gemäß dem beanspruchten Verfahren arbeiten. Die Hauptvorteile des Analog-Digital-Wandlers der Erfindung sind:

• Die Genauigkeit des Offsetausgleichs wird nur durch den zugelassenen Kalibierungs-Timeslot und die Leistungsfähigkeit der Hardware begrenzt;
• es gibt keine besonderen Anforderungen an den ursprünglichen Offsetwert, somit können die verschachtelten Kanäle unter Anwendung herkömmlicher Integrations-Fertigungstechnologien konstruiert werden, ohne dass die Genauigkeit des Ausgangssignals beeinträchtigt wird;
• diese Lösung funktioniert bei beliebigen Eingangssignalfrequenzen, auch bei einem Signal, das sich um F_CK/M herum befindet;
• diese Lösung ist von der ADC-Topologie unabhängig, da das Kalibrierprinzip auf beliebige verschachtelte Datenwandler angewendet werden kann, wie etwa Sigma-Delta-Wandler und nach dem Pipelineprinzip verbundene Wandler;
• diese Lösung ist einfach zu implementieren, da nur ein zusätzlicher Weg und einige digitale Logikkomponenten benötigt werden und keine speziellen Kalibrier-Eingangssignale erforderlich sind;
• durch zyklische Wiederholung der Kalibrierschritte ist es möglich, Offsetschwankungen mit der Temperatur oder infolge von Alterung zu verfolgen.

Kurzbeschreibung der Zeichnungen
Die Merkmale der vorliegenden Erfindung, die als neu angesehen werden, sind in den beigefügten Ansprüchen im Einzelnen dargelegt. Die Erfindung wird zusammen mit weiteren Aufgaben und Vorteilen derselben anhand der nachfolgenden ausführlichen Beschreibung einer Ausführungsform verständlich, die in Verbindung mit den beigefügten Zeichnungen zu betrachten ist, die ausschließlich Zwecken der Erläuterung dienen und keine Einschränkung darstellen, und wobei:
1 (bereits beschrieben) das Gesamtspektrum eines abgetasteten Signals zeigt, das durch Abtasten des in einer Breitband-BTS empfangenen und bei IF gewandelten Signals erhalten wurde;
2 (bereits beschrieben) das allgemeine Schema eines Analog-Digital-Sigma-Delta-Wandlers zeigt;
3 (bereits beschrieben) ein vereinfachtes Blockschaltbild von M zeitverschachtelten ADCs zeigt;
4 (bereits beschrieben) ein vereinfachtes Blockschaltbild des 4-Wege-Sigma-Delta-ADC zeigt, der in [Ref. 4] beschrieben ist;
5 (bereits beschrieben) das Ausgangs-Dämpfungsspektrum des 4-Wege-Sigma-Delta-ADC zeigt, der in [Ref. 4] beschrieben ist;
6 (bereits beschrieben) das Blockschaltbild einer digitalen Offsetkalibrierung für den verschachtelten ADC zeigt, der in [Ref. 15] beschrieben ist (wobei nur ein Kanal dargestellt ist);
7 ein Funktionsblockschaltbild eines zeitverschachtelten 4-Wege-ADC zeigt, der mit der Online-Offsetkalibrierschaltung ausgestattet ist, die Gegenstand der Erfindung ist;
8 ein Zeitablaufdiagramm der Steuersignale zeigt, die von einem Block SIGNAL-GEN aus 7 erzeugt werden;
9 ein vereinfachtes Blockschaltbild einer bevorzugten Ausführungsform der Online-Offsetkompensationsschaltung zeigt, die Gegenstand der Erfindung ist, angewendet auf einen zeitverschachtelten 4-Wege-ADC;
10a und 10b ein detailliertes Blockschaltbild der Schaltung von 9 zeigen; und
11 eine graphische Darstellung der ausgegebenen spektralen Leistungsdichte (Power Spectral Density, PSD) des Mehrwege-ADC der vorliegenden Erfindung zeigt.
Ausführliche Beschreibung einer Ausführungsform der Erfindung
Es wird auf 7 Bezug genommen; sie zeigt ein allgemeines Blockschaltbild eines Mehrwege-Analog-Digital-Wandlers MP-ADC, der die folgenden Blöcke enthält: ANALOG-DEMUX, SWITCHES (Schalter), ADC-BANK, OFFSET-ESTIM, OFFSET-ALIGN, DIGITAL-MUX und SIGNAL-GEN. Der Block ADC-BANK enthält vier Analog-Digital-Wandler ADC1 bis ADC4 plus einen zusätzlichen Referenz-ADC, nämlich ADC5. Die A/D-Wandler ADC1 bis ADC5 können von einem beliebigen Typ sein, insbesondere Sigma-Delta. Der Block OFFSET-ALIGN enthält einen SCALER (Skalierer), vier digitale Addierer mit zwei Eingängen und einen DE-SCALER (Deskalierer). Der Block SIGNAL-GEN empfängt einen Systemtakt CK und ein externes RESET-Signal und erzeugt die folgenden Taktsignale: CK1 bis CK5, SEL, FLAG und RESET5, die für die anderen in der Abbildung dargestellten Blöcke bestimmt sind, um deren Betrieb zu steuern. Das analoge Eingangssignal V_in, das digital gewandelt werden soll, erreicht den Eingang des analogen Demultiplexers ANALOG-DEMUX, dessen vier Ausgänge mit den Eingängen der vier Wandler ADC1 bis ADC4 innerhalb des Blocks ADC-BANK und mit den vier Eingängen des analogen Blocks SWITCHES (Schalter) verbunden sind. An den Ausgängen der Wandler ADC1 bis ADC4 liegen wiederum vier digitale Signale CH1 bis CH4 an, die zu den Eingängen (–) des digitalen Blocks OFFSET-ESTIM übertragen werden. Der einzige Ausgang des analogen Blocks SWITCHES ist mit dem Eingang des fünften Wandlers ADC5 verbunden, dessen digitales Ausgangsignal CH5 den Eingang (+) des Blocks OFFSET-ESTIM erreicht. Die vier Ausgänge des letztgenannten Blocks sind mit ersten Eingängen von vier jeweiligen digitalen Addierern mit zwei Eingängen verbunden, die in dem Block OFFSET-ALIGN enthalten sind, während zweite Eingänge der Addierer mit den Ausgängen des Blocks SCALER verbunden sind, der die Signale CH1 bis CH4 von den Ausgängen des Blocks ADC-BANK empfängt. Die Ausgänge der vier digitalen Addierer sind mit den Eingängen des Blocks DE-SCALER verbunden, dessen Ausgänge mit den Eingängen des digitalen Multiplexers DIGITAL-MUX verbunden sind, der das digital gewandelte Hochgeschwindigkeitssignal V_out ausgibt. Sowohl ANALOG-DEMUX als auch DIGITAL-MUX werden mittels des Takts CK gesteuert. Der Block SIGNAL-GEN ist mittels eines endlichen Automaten (Finite-State-Machine, FSM) implementiert, der die Takt-Wellenformen erzeugt, die in 8 dargestellt sind.
Es wird auf die beiden 7 und 8 Bezug genommen; während des Betriebs verteilt der analoge Demultiplexer ANALOG-DEMUX mit der Frequenz F_CK das analoge Eingangssignal V_in der Reihe nach auf die Wandler ADC1 bis ADC4 für die normale zeitverschachtelte A/D-Wandlung. Der analoge Block SWITCHES wird durch das Signal SEL so angesteuert, dass er denjenigen der Wandler ADC1 bis 4, der zu kalibrieren ist, zu dem zusätzlichen Wandler ADC5 parallel schaltet. Jeder der Wandler ADC1 bis ADC4 arbeitet mit einem jeweiligen Takt CK1 bis CK4 bei einer Frequenz F_CK/M (M = 4). Bei Nichtvorhandensein irgendeiner Kalibrierungsaktivität sind die vier Ausgänge des Blocks OFFSET-ESTIM alle null, und an den vier Ausgängen des Blocks OFFSET-ALIGN liegen die vier unkalibrierten zeitverschachtelten digital gewandelten Signale an; diese Signale werden durch den Block DIGITAL-MUX mit der Frequenz F_CK multiplexiert, so dass das digital gewandelte Gesamt-Hochgeschwindigkeitssignal V_out gebildet wird. Die Kalibrierprozedur wird durch das Reset-Signal RESET5 gestartet, das dem Referenz-ADC ADC5 zugeführt wird. Der Referenzweg arbeitet mit einem zugehörigen Takt CK5 bei einer Frequenz F_CK/M, der mit dem Taktsignal des zu kalibrierenden Wegs in Phase gebracht ist, wie in 8 dargestellt ist. Die Differenzen zwischen den Ausgängen dieser zwei Wege werden durch den Block OFFSET-ESTIM über einen gegebenen Timeslot TS akkumuliert (integriert), so dass ein digitales Wort erzeugt wird, das gleich der Differenz zwischen den akkumulierten Offsets der zwei Wege ist, während die Signalkomponenten einander aufheben. Der Block OFFSET-ALIGN addiert dieses Wort zu dem ADC-Ausgang des Wegs, dessen Kalibrierung durchgeführt wird, der auf geeignete Weise mit einem Skalierungsfaktor multipliziert wurde, der von der Länge des gegebenen Timeslots abhängt, wodurch somit der Offset des Wegs, der kalibriert wird, von dem Offset des einzigen Referenzwegs ADC5 abhängig gemacht wird, wie unter Bezugnahme auf 10a noch besser beschrieben wird. Die Wörter am Ausgang des relevanten digitalen Addierers innerhalb des Blocks OFFSET-ALIGN werden um denselben Skalierungsfaktor deskaliert, wodurch der ursprüngliche gewandelte Wert wiederhergestellt wird, in dem der Beitrag der ursprünglichen Offsetspannung durch die Offsetspannung des Referenzwegs ersetzt ist, wie unter Bezugnahme auf 10b noch besser beschrieben wird. Die Prozedur wird für die M Wege ADC1 bis ADC4 des Blocks ADC-BANK, die durch eine Modulo-2-Zählung des zwei Bits umfassenden Signals SEL ausgewählt werden, unbestimmt oft wiederholt. Nach einer angemessenen Zeit ist die Offsetspannung jedes der M Wege dieselbe und ist in gleichem Maße abhängig vom Offset des Referenzwegs ADC5 (nicht unbedingt null); somit kann das digitale Hochgeschwindigkeitssignal V_out von den Vorteilen der Kalibrierung profitieren. Falls erforderlich, kann der Offset des Referenzwegs ADC5 periodisch kalibriert werden, um die Offsets sämtlicher Wege zu null zu machen. In dem begrenzten Umfang der Kalibrierung des Referenzwegs stehen wohlbekannte Verfahren zur Verfügung, zum Beispiel das Verfahren, das in [Ref. 18] von T. H. Shu, B. S. Song, K. Bacrania, „A 13-b 10-Msample/s ADC Digitally Calibrated with Oversampling Delta-Sigma Converter", IEEE J. of Solid-State Circuits, Bd. SC-30, S. 443-452, April 1995 vorgeschlagen wird.
Was die Dauer des Timeslots TS der Kompensation anbelangt, so kann angenommen werden, dass die Verschlechterung des SRV in zeitverschachtelten ADC direkt proportional zur Varianz δ_off der Offset-Fehlanpassung ist. Andererseits beeinflusst die Dauer des Timeslots TS die Genauigkeit, mit der die Offsetkorrektur durchgeführt wird: Je größer TS ist, desto besser ist bei derselben Offset-Fehlanpassung zwischen den zwei Wegen das erhaltene SRV. Wenn sich die Varianz δ_off vergrößert, muss der Timeslot TS vergrößert werden. In Abhängigkeit von der Varianz δ_off und von der erforderlichen Offsetkompensation wird ein optimaler Wert für TS und für die Anzahl der Bits in der digitalen Offset-Schätzung bestimmt. Im Prinzip kann zugelassen werden, dass der zu kompensierende Offset groß ist, ohne dass dies eine Auswirkung auf das SRV des Ausgangssignals V_out hat. Da der Block OFFSET-ESTIM ein digitales Wort erzeugt, das zu der einzigen Differenz zwischen den Offsets der zwei (der Reihe nach) verglichenen Wege proportional ist, während die Komponenten des Eingangssignals sich vollständig aufheben, kann das Eingangssignal V_in beliebige Frequenzkomponenten aufweisen, einschließlich jener, die sich um F_CK/M herum befinden, wodurch somit die Beschränkungen des in [Ref. 12] dargelegten Verfahrens überwunden werden. Außerdem ist, da das Kalibriersignal nicht das erwünschte Signal beeinflusst, der gesamte Bereich der verschiedenen ADCs für das Eingangssignal verfügbar. Schließlich ist von dem vorgeschlagenen Kalibrierverfahren, da es rein digital ist, kein analoger Abschnitt der ADCs betroffen, und es wird im Wesentlichen am Ausgang angewendet. Daher ist es von Natur aus robust und weist nicht die kritischen Probleme des in [Ref. 15] dargelegten Verfahrens auf.
Es wird auf 9 Bezug genommen; sie zeigt ein Blockschaltbild der einzigen Offsetspannungs-Kompensationsschaltung, die zu dem Mehrwege-ADC der vorhergehenden 7 gehört. Elemente und Signale, die in den beiden Abbildungen gleich sind, wurden mit denselben Bezeichnungen versehen. Die Offsetspannungs-Kompensationsschaltung, die in der vorhergehenden 7 dargestellt ist, enthielt die folgenden Blöcke: SWITCHES, OFFSET-ESTIM und OFFSET-ALIGN; der Block SIGNAL-GEN gehört unter normalen Umständen sowohl zu dem Mehrwege-ADC für die Erzeugung der Takte CK1 bis CK4 (die den zeitlichen Ablauf des normalen Betriebs selbst ohne Kompensation steuern) als auch zu der Kompensationsschaltung für die Erzeugung der restlichen Taktsignale: SEL, CK5, RESET5 und FLAG. Die Kompensationsschaltung von 9 ist detaillierter als diejenige, die in 7 in groben Zügen angegeben ist, und zwei neue Blöcke MULT-INPUT und AKKUMULATOR ersetzen die früheren Blöcke OFFSET-ESTIM. Der Block MULT-INPUT empfängt das Signal CH1 bis CH4 von den zu kalibrierenden ADC1 bis 4 und das Signal CH5 von dem Referenz-ADC ADC5. Der digitale Ausgang des Blocks MULT-INPUT ist mit dem Eingang des in Kaskade geschalteten Blocks AKKUMULATOR verbunden, um die berechneten Differenzen zu liefern. Der Block AKKUMULATOR empfängt die Differenzwerte und integriert sie über einen gegebenen Timeslot TS, wobei Integrationsdaten erhalten werden, die zu den vier Eingängen des in Kaskade geschalteten Blocks OFFSET-ALIGN weitergesendet werden. Dieser letztgenannte Block kompensiert, wie bereits erwähnt, die geschätzte Offsetspannung der vier digitalen Signale CH1 bis 4 und gibt vier kompensierte Wörter CH1'', CH2'', CH3'' und CH4'' aus, die zu dem in Kaskade geschalteten Block DIGITAL-MUX übertragen werden, der zu dem Mehrwege-ADC (7) gehört. Ein externes Signal RESET wird zu sämtlichen Blöcken übertragen, die in 9 dargestellt sind (einschließlich SIGNAL-GEN), zwecks korrekter Initialisierung des Betriebs. Die Taktsignale SEL, RESET5 und CK5 werden zu beiden Blöcken MULT-INPUT und AKKUMULATOR übertragen, während FLAG nur dem Block AKKUMULATOR zugeführt wird.
In Betrieb implementiert der Block SWITCHES die Parallelschaltung der zusätzlichen Referenz-ADC5 zu einem der zu kalibrierenden Wandler ADC1 bis 4, der durch das Signal SEL ausgewählt wird. Der Block MULT-INPUT bildet die Differenz zwischen den Ausgängen dieser zwei Wege und liefert sie an den Block AKKUMULATOR. Der Block AKKUMULATOR empfängt die Differenzen zwischen dem Ausgangsignal des Referenzwegs ADC5 und dem des Wegs, der kalibriert wird, und integriert sie über einen gegebenen Timeslot TS. Das Signal FLAG, das dem Block AKKUMULATOR zugeführt wird, erkennt, wann die Phase der Mittelbildung beendet ist und das Ergebnis zu einem internen Ausgangspuffer (in 8 nicht dargestellt) übertragen werden kann. Schließlich führt das Signal SEL das Multiplexieren der Ausgänge, welche die Offset-Schätzung der vier verschachtelten ADCs sind, zu dem korrekten Kanal durch.
Die 10a und 10b zeigen die Vorrichtung der vorhergehenden 9 detaillierter, um den inneren Aufbau der verschiedenen Register und die Abmessungen der relevanten Busse aufzuzeigen. Es wird auf 10a Bezug genommen; der Block MULT-INPUT ist mittels eines digitalen Multiplexers MUX 9 implementiert, der von dem 2-Bit-Signal SEL getrieben wird, das nacheinander jeweils eines der aus N Bits (einschließlich des Vorzeichens) bestehenden digitalen Signale CH1 bis 4 der zu kalibrierenden Wege auswählt. Außerdem enthält er einen Subtrahierer 10, der die algebraische Differenz zwischen dem aus N Bits bestehenden Referenzsignal CH5 und dem ausgewählten Signal berechnet. Schließlich transformiert ein Register K-BIT-REG 11 das Wort am Ausgang des Subtrahierers 10 in ein K-Bit-Wort (K > N), das zum Block AKKUMULATOR zu senden ist. Der Block AKKUMULATOR enthält die folgenden Blöcke: einen digitalen Addierer 12, ein Register K-BIT-AKKUMULATOR 13, ein Pufferregister K-BIT-PUFFER 14, einen Three State Buffer (Puffer mit drei Zuständen) THREE-STATE 15, einen digitalen Demultiplexer DEMUX 16 und vier K-Bit-Register 17, 18, 19 und 20. Der Ausgang des Blocks 13 wird in den K-BIT-PUFFER 14 eingespeist, der von dem Eingang des Demultiplexers DEMUX 16 durch die dazwischen angeordnete Schnittstelle THREE-STATE 15 isoliert ist. Der Three State Buffer 15 wird in den Zustand hoher Impedanz versetzt, wenn der Akkumulator 13 in Betrieb ist. Am Ende des Integrations-Timeslots TS versetzt das Setzen des Signals FLAG den Three State Buffer in die Lage, das Ergebnis der Offset-Akkumulation zum Eingang des Demultiplexers DEMUX 16 weiterzusenden, der es in Abhängigkeit vom Signal SEL zu dem richtigen Ausgang überträgt, der mit einem der vier K-Bit-Register 17 bis 20 verbunden ist. Während die Schaltungen, die dem Demultiplexer DEMUX 16 vorangehen, von den verschiedenen Kanälen CH1 bis CH4 gemeinsam genutzt werden, sind die nachfolgenden Schaltungen dediziert; diese letzteren umfassen die Register 17 bis 20, deren K-Bit-Ausgänge mit DH1, DH2, DH3 und DH4 bezeichnet sind. Der Wert, welcher der Reihe nach in dem ausgewählten Register am Ausgang von DEMUX 16 gespeichert wird, bleibt stabil, bis er mit dem nächsten Wert überschrieben wird (zu Beginn des TS+4 Integations-Timeslots), um die Offsetspannungskompensation mit einem aktualisierten Offsetwert zu ermöglichen. Die Aufgabe der Kompensation wurde dem Block OFFSET-ALIGN der nächsten Abbildung übertragen. Es wird auf 10b Bezug genommen; der Block OFFSET-ALIGN enthält: den Block SCALER (Skalierer), der seinerseits vier Register K-BIT-REG 21 bis 24 umfasst, vier digitale Addierer 25 bis 28 und den Block DE-SCALER (Deskalierer) 29. Die N-Bit-Signale CH1 bis CH4 erreichen den Eingang des K-BIT-REG 21 bis 24, an dessen Ausgängen entsprechende K-Bit-Signale CH1', CH2', CH3' und CH4' vorhanden sind. Diese K-Bit-Signale erreichen erste Eingänge der digitalen Addierer 25 bis 28, deren zweite Eingänge von den K-Bit-Differenzen DH1 bis DH4 (10a) erreicht werden. An den Ausgängen der vier digitalen Addierer 25 bis 28 sind vier digitale Wörter COD_OUT1, COD_OUT2, COD_OUT3 und COD_OUT4 vorhanden. Diese Wörter werden den vier Eingängen des Blocks SCALER zugeführt, der vier deskalierte Signale CH1", CH2", CH3" und CH4" ausgibt.
Es wird ferner auf die vorhergehende 8 Bezug genommen; in Betrieb beginnen die verschiedenen Taktsignale damit, dass angezeigt wird, dass die Kalibrierung von Weg 1 läuft, nämlich Signal SEL = 00 und die Takte CK1 und CK5 in Phase. Bei dieser Position erreicht ein K-Bit-Wort von dem K-BIT-REG 11 zum konkreten Zeitpunkt T einen ersten Eingang des digitalen Addierers 12, dessen zweitem Eingang ein T-1 Ausgangswort zugeführt wird, das vom Ausgang des Blocks 13 zurückgesendet wird; das Ergebnis der Summe zum Zeitpunkt T wird erneut in den Akkumulator 13 eingeführt, und so weiter, für die gesamte Dauer des Integrations-Timeslots TS, der für den aktuellen Kalibrierweg maßgeblich ist. Das Setzen des Signals FLAG bestimmt das Ende des konkreten Integrations-Timeslots TS und die Übertragung des akkumulierten Worts DH1 aus dem Puffer 14 zum Register 17, das es speichert. Gleichzeitig mit dem Setzen des Signals FLAG wird das Signal RESET5 ebenfalls zum Zurücksetzen des Referenzwegs gesetzt, nämlich des K-Bit-Registers 11 und des Akkumulators 13. Sobald das Signal FLAG negiert ist, wechselt das Signal SEL von der vorhergehenden Konfiguration 00 zu 01 für die Auswahl des zweiten Wegs CH2 am Eingang des digitalen MUX 9 (und DEMUX 16). Im Zusammenhang mit der Änderung des Signals FLAG wird der Takt CK5 mit dem Takt CK2 synchronisiert, und wenn auch das Signal RESET5 negiert ist, wird die Kalibrierung von Weg 2 gestartet. Die Kalibrierung wird durch das Signal RESET gestartet, das den Ausgang der adressierten Blöcke auf null setzt.
Die Register K-BIT-REG 11 und K-BIT-REG 21 bis 24 akzeptieren Eingangswörter aus N Bits und geben K-Bit-Wörter aus, wobei K > N. Die Anzahl der Bits K muss genügend groß sein, um die Korrektur des Offsets mit dem erforderlichen Grad an Genauigkeit und über einen definierten Timeslot TS zu ermöglichen. Die Wandlung von N zu K Bits findet mit bekannten Verfahren statt, zum Beispiel mit der Wiederholung des Vorzeichenbits im K-BIT-REG 11 und dem Auffüllen der K – N am wenigsten signifikanten Positionen in den Registern K-BIT-REG 21 bis 24 mit Nullen. Dieselbe Auffüllregel, die für K-BIT-REG 11 gilt, gilt auch für die K-Bit-Register 14, 17, 18, 19 und 20. Dabei wird eine digitale Zahl in den besagten Registern wie üblich geschrieben, während eine digitale Zahl, die in den K-Bit-Registern 21 bis 24 geschrieben wird, in den signifikantesten K – N Positionen nach links verschoben wird; bekanntlich ist dies äquivalent zum Multiplizieren der Zahl mit dem Skalierungsfaktor 2^(K-N). Der Block DE-SCALER enthält vier K-Bit-Register (zur Vereinfachung nicht dargestellt), welche die Wörter COD_OUT1 bis COD_OUT4 empfangen und eine Verschiebung um K – N Positionen nach rechts durchführen, wobei die signifikantesten K – N Bits verworfen werden; bekanntlich ist dies äquivalent zum Dividieren der Zahl durch 2^(K-N).
Die folgenden Darlegungen veranschaulichen das Verhalten des Mehrwege-ADC der vorliegenden Erfindung vom theoretischen Standpunkt aus noch besser.
Es werde angenommen, dass der Wandler ADC1 unter Verwendung des parallel geschalteten Referenz-Wandlers ADC5 kalibriert werden soll. Am Eingang des Akkumulators 13 liegen die Abtastwerte der zwei Signale CH1 und CH5 an (dargestellt mit K Bits): ACC_IN(i) = offset5(i) + signal5(i) – offset1(i) – signal1(i) (E5)wobei i den i-ten Abtastwert bezeichnet und von 1 bis Y läuft, wobei Y die Gesamtzahl der Abtastwerte ist, die eine Zweierpotenz ist, betrachtet im Timeslot TS. Der Akkumulator 13 führt die folgende Schätzung der Offset-Differenz DH1 durch:
Der Akkumulator hat eine Länge von K Bits und wird beginnend beim LSB (Least Significant Bit, niederwertigstes Bit) gefüllt. Da die Schwankungen des Offsets mit der Temperatur oder Alterung im Verlauf der Zeit merklich langsam sind, wird der Offset als konstant während des Akkumulations-Timeslots TS angenommen, während das Signal sich ändert; man kann daher schreiben:
Der Ausdruck
wäre für einen herkömmlichen ADC ohne Speicher, wie etwa nach dem Pipelineprinzip verbundene Wandler, identisch null, da dasselbe Signal gleichzeitig an den Referenz-Wandler ADC5 und den kalibrierten Wandler ADC1 angelegt wird, während er für einen Sigma-Delta-Wandler von null verschieden sein könnte, da ein Ausgangs-Abtastwert zum Zeitpunkt T von den vorhergehenden Abtastwerten zu den Zeitpunkten T-1, T-2, ... usw. abhängt. Genauer ausgedrückt wäre die Differenz (E8) absolut gleich null für die Niederfrequenzkomponenenten (einschließlich DC), während sie für die Hochfrequenzkomponenten, wohin der größte Teil des Quantisierungsrauschens verschoben wird, geringfügig von null verschieden sein sollte. Trotzdem strebt der über den langen Zeitabschnitt gebildete Mittelwert der Differenz (E8) gegen null. Daher gilt bei einem geeigneten Wert des Timeslots TS. DH1TS→∞ = Y × offset5 – offset1). (E9)
Am Ende der Akkumulation wird die K-Bit-Schätzung (E9) zu dem Puffer 14 und zu dem DEMUX 16 übertragen. Gleichzeitig wird das aus N Bits bestehende digitale Wort CH1 in das aus K Bits bestehende Wort CH1' transformiert, wobei die N Bits an die signifikantesten Positionen gesetzt werden: CH1' = Y × (offset1 + signal1) (E10)
Am Ausgang des digitalen Addierers 25 ist das folgende Signal COD_OUT1 vorhanden: COD_OUT1 = Y × (offset1 + signal1) + Y × (offset5 – offset1) = Y × (signal1 + offset5) (E11)
Das Wort COD_OUT1 hat noch immer K Bits und enthält das erwünschte Signal plus den Offset des Referenzwegs, beides multipliziert mit dem Skalierungsfaktor Y = 2^(K-N). Das Vorhandensein des Blocks DE-SCALER zum Dividieren von COD_OUT1 durch den Skalierungsfaktor Y ist optional; tatsächlich kann das Wort COD_OUT1 direkt von dem stromabwärts angeordneten Mikroprozessor verwendet werden, vorausgesetzt, dass er den Skalierungsvorgang als durchgeführt betrachtet und den verschiedenen Bits das richtige Gewicht zuordnet. Zum Beispiel: Die Konfiguration 4 Bits → 1101 entspricht dem analogen Wert:
wobei DR der dynamische Bereich des einzelnen ADC ist. Wenn man annimmt, dass DR = 1 V ist, erhält man: V_analog = 0,8125 V. In diesem Fall ist das Gewicht des höchstwertigen Bits (Most Significant Bit, MSB), welches das am weitesten links stehende Bit ist, gleich DR/2 = 0,5 V. Nun wird die obige, aus 4 Bits bestehende Konfiguration durch das Einsetzen der ursprünglichen 4 Bits in ein Register, beginnend beim MSB, in 10 Bits umgewandelt; die resultierende, aus 10 Bits bestehende Konfiguration → 1101000000 entspricht einem wert:
welcher ebenfalls gleich 0,8125 V ist. Sogar in diesem Fall ist das Gewicht des MSB gleich DR/2 = 0,5 V. Es kann behauptet werden, dass unabhängig davon, ob der Skalierungsfaktor Y betrachtet wird oder nicht betrachtet wird, erzwungen wird, dass die Offsetspannung des Wegs ADC1 gleich der Offsetspannung des Referenzwegs ADC5 ist, was auch für alle übrigen Wege gilt.
Bei einer zweiten Ausführungsform der Erfindung wird anstelle der einfacheren Akkumulation, die bei der ersten Ausführungsform durchgeführt wird, der Mittelwert der Differenzen gebildet; demzufolge sind die beiden Blöcke SCALER und DE-SCALER unnötig, und der Block OFFSET-ESTIM führt die folgende Mittelungsoperation durch:
das heißt:
und außerdem: DH1TS→∞ = (offset5 – offset1) (E16)was der Beziehung (E9) entspricht, dividiert durch den Skalierungsfaktor Y. Gleichzeitig wird das aus N Bits bestehende digitale Wort CH1 in das aus K Bits bestehende Wort CH1' umgewandelt, jedoch bei dieser zweiten Ausführungsform werden die N Bits in die am wenigsten signifikanten Positionen gesetzt anstatt in die höchstsignifikanten Positionen, wie es bei der ersten Ausführungsform der Fall war, so dass gilt: CH1' = (offset1 + signal1) (E17)
Am Ausgang des digitalen Addierers 25 ist das folgende Signal COD_OUT1 vorhanden: COD_OUT1 = (offset1 + signal1) + (offset5 – offset1 = (signal1 + offset5 (E18)
Damit wird erzwungen, dass die Offsetspannung des Wegs ADC1 gleich der Offsetspannung des Referenzwegs ADC5 ist. Das Wort COD_OUT1 hat noch immer K Bits und enthält das erwünschte Signal plus den Offset des Referenzwegs. Die hardwaremäßige Implementierung einer Kompensationsschaltung, die auf dem Mittelwert beruht, ist geringfügig komplizierter als jene, die auf der Akkumulation und der anschließenden Verwendung des Skalierungsfaktors beruht, doch die Fähigkeit zur Kompensation ist dieselbe.
Unabhängig von der einen oder anderen Ausführungsform spielen für die Größe des K-Bit-Akkumulators 13 die folgenden Überlegungen eine Rolle. Die Anzahl Y der Abtastwerte, die in einem Timeslot TS genommen werden, ist eine Potenz von 2. Der Wert K muss mindestens so groß sein, dass gilt: 2^K = Y. Betrachtet man den ungünstigsten Fall, in dem sämtliche Abtastwerte von CH5 einen positiven Beitrag zum Wort DH1 ergeben und sämtliche Abtastwerte von CH1 einen negativen Beitrag zum Wort DH1 ergeben, so enthält das Akkumulationsregister 13 am Ende ein digitales Wort, das den Wert
repräsentiert (dies gilt auch für DH2, DH3 und DH4). Bekanntlich ist ein K-Bit-Register mit Vorzeichen, das in allen Positionen Einsen enthält, in der Lage, höchstens (2^K – 1) Werte darzustellen. Hieraus ergibt sich, dass es nützlich ist, wenn gilt:
um die strengen Anforderungen für die Offsetspannung zu kompensieren. Dies gilt für alle Typen von ADCs. Ferner ist für den Sigma-Delta-Wandler allein das punktuelle Inband-Quantisierungsrauschen sehr gering, wie in 11 dargestellt, wesentlich geringer als das gewünschte Auflösungsvermögen, das stattdessen von der Integration des Quantisierungsrauschens über das Nutzband abhängt. Schließlich muss die digitale „Granularität" der Kompensationsschaltung wenigstens gleich derjenigen sein, die im Band gefordert ist.
Im Fall von 11 beträgt die Granularität ungefähr –130 dB, was 2²² entspricht. Dabei ist K = 22 bit.
Die wichtigsten technischen Kennziffern eines Mehrwege-ADC der zwei Ausführungsformen der Erfindung sind die folgenden:
Anzahl der Wege = 4;
äquivalente Abtastfrequenz F_CK = 320 MHz;
individuelle Abtastfrequenz jedes Wegs = 80 MHz;
Übertragungsfunktion = Bandpass um 80 MHz herum (wie in 11 dargestellt);
Bandbreite des Bandpasskanals = 5 MHz;
Oversampling-Verhältnis OSR = 32;
Dynamikpegel des differentiellen Eingangssignals Vin = 1 Vpp;
Anzahl der äquivalenten Bits = 15 Bits;
Anzahl der Abtastwerte, die bei einem Akkumulations-Timeslot TS betrachtet werden, = 131072(2¹⁷);
Dauer eines Timeslots für einen einzigen Weg = 1,6384 ms;
Anzahl der Bits des Akkumulatorregisters 13 = 22 Bits.
11 zeigt eine graphische Darstellung der spektralen Leistungsdichte (Power Spectral Density, PSD) eines Mehrwege-ADC der zwei Ausführungsformen der Erfindung. Es wird auf 11 Bezug genommen; das Signal-Rausch-Verhältnis (SRV), das aus der PSD-Funktion auf dem 5-MHz-Band berechnet wurde, beträgt 93,8 dB. Dieser Wert entspricht einer Auflösung von 15,29 äquivalenten Bits, aufgrund der Formel: SRV(dB) = 6,02·Nbit + 1,76. (E21)
Das Eingangssignal entspricht der längeren Linie, die in der Nähe von 79 MHz erscheint, während die andere, schwächere Linie bei 80 MHz, die eine Amplitude nahe bei –110 dB hat, auf die Rest-Fehlanpassung zwischen den Offsetspannungen der verschiedenen Wege zurückzuführen ist. Ein Vergrößern der Länge des Akkumulations-Timeslots TS und der Anzahl K der in den Differenzen betrachteten Bits kann die Letztere verringern. Tatsächlich ist der Pegel des Rest-Offsets in der Abbildung sehr niedrig, er liegt ausreichend weit unterhalb der Anforderungen einer modernen BTS. Ohne eine Offsetkompensation würde die Linie der Rest-Fehlanpassung bei 80 MHz in 11 eine Amplitude von –42 dB haben, und das SRV würde sich erheblich verschlechtern. Die spektrale Leistungsdichte (PSD) von 11 wurde mittels Computersimulation erhalten und durch Messungen bestätigt, die an einem Prototyp vorgenommen wurden. Bei der Simulation betrugen die für die verschiedenen Wege angenommenen Offsets:
CH1V_offset → –0,00250974 V
CH2V_offset → –0,0122784 V
CH3V_offset → 0,00250588 V
CH4V_offset → 0,00301679 V
CH5V_offset → 0,00199551 V
Hierbei wurde die anfängliche Offset-Fehlanpassung zwischen den verschiedenen Wegen als ausreichend hoch angesetzt. Trotzdem wurde am Ende des Kompensationsvorgangs erreicht, dass die verschiedenen Offsets mit dem Offset des Referenzkanals CH5 besser übereinstimmen, als es der zulässigen Genauigkeit von 22 Bits entspricht.
Zusammenfassend ist festzustellen, dass die Anwendung des digitalen Online-Kalibrierverfahrens bei einem beliebigen Typ von ADC, insbesondere bei Sigma-Delta-Wandlern, eine Verbesserung im Vergleich zu früheren Implementierungen darstellt, da sie es ermöglicht, die Leistungsfähigkeit dieser Schaltungen im Hinblick auf die Geschwindigkeit zu erhöhen, während die Genauigkeit beibehalten oder erhöht wird.

Claims

Verfahren zum Kompensieren der Offsetspannung jedes Analog-Digital-Wandlers, der Bestandteil eines zeitverschachtelten Mehrwege-Analog-Digital-Wandlers (MP-ADC) ist, der einen zusätzlichen Analog-Digital-Wandler (ADC5) als Referenz benutzt, dadurch gekennzeichnet, dass es auf den folgenden Schritten beruht, die für jeden der Bestandteile darstellenden Analog-Digital-Wandler (ADC1, ADC2, ADC3, ADC4), der zu kalibrieren ist, zyklisch wiederholt werden: – Parallelschalten des Referenz-Analog-Digital-Wandlers (ADC5) zu einem ausgewählten, einen Bestandteil darstellenden Analog-Digital-Wandler (ADC1, ADC2, ADC3, ADC4) und Synchronisieren miteinander; – Berechnen der algebraischen Differenzen zwischen ersten digitalen Wörtern (CH5) am Ausgang des Referenz-Analog-Digital-Wandlers (ADC5) und zweiten entsprechenden digitalen Wörtern (CH1, CH2, CH3, CH4) am Ausgang des ausgewählten, einen Bestandteil darstellenden Analog-Digital-Wandlers (ADC1, ADC2, ADC3, ADC4) und Akkumulieren der Differenzen über einen gegebenen Timeslot, so dass ein drittes digitales Wort (DH1, DH2, DH3, DH4) erhalten wird; – Addieren des dritten digitalen Worts (DH1, DH2, DH3, DH4) zu dem Ausgangssignal (CH1', CH2', CH3', CH4') des ausgewählten Analog-Digital-Wandlers, das mit einem Skalierungsfaktor multipliziert wurde, der von der Länge des gegebenen Timeslots abhängt, so dass vierte digitale Wörter (COD_OUT1, COD_OUT2, COD_OUT3, COD_OUT4) erhalten werden, die zu der Summe des besagten Ausgangssignals (CH1', CH2', CH3', CH4') und der Offsetspannung des Referenz-Analog-Digital-Wandlers (ADC5) proportional sind und aus denen die ursprüngliche Offsetspannung vollständig eliminiert ist.
Verfahren zum Kompensieren der Offsetspannung jedes Analog-Digital-Wandlers, der Bestandteil eines zeitverschachtelten Mehrwege-Analog-Digital-Wandlers (MP-ADC) ist, der einen zusätzlichen Analog-Digital-Wandler (ADC5) als Referenz benutzt, dadurch gekennzeichnet, dass es auf den folgenden Schritten beruht, die für jeden der Bestandteile darstellenden Analog-Digital-Wandler (ADC1, ADC2, ADC3, ADC4), der zu kalibrieren ist, zyklisch wiederholt werden: – Parallelschalten des Referenz-Analog-Digital-Wandlers (ADC5) zu einem ausgewählten, einen Bestandteil darstellenden Analog-Digital-Wandler (ADC1, ADC2, ADC3, ADC4) und Synchronisieren miteinander; – Berechnen der algebraischen Differenzen zwischen ersten digitalen Wörtern (CH5) am Ausgang des Referenz-Analog-Digital-Wandlers (ADC5) und zweiten entsprechenden digitalen Wörtern (CH1, CH2, CH3, CH4) am Ausgang des ausgewählten, einen Bestandteil darstellenden Analog-Digital-Wandlers (ADC1, ADC2, ADC3, ADC4) und Mitteln der Differenzen über einen gegebenen Timeslot, so dass ein drittes digitales Wort (DH1, DH2, DH3, DH4) erhalten wird; – Addieren des dritten digitalen Worts (DH1, DH2, DH3, DH4) zu dem Ausgangssignal (CH1', CH2', CH3', CH4') des ausgewählten Analog-Digital-Wandlers, so dass vierte digitale Wörter (COD_OUT1, COD_OUT2, COD_OUT3, COD_OUT4) erhalten werden, die das besagte Ausgangssignal (CH1', CH2', CH3', CH4') repräsentieren, aus dem der ursprüngliche Offset eliminiert wurde und das den Offset des einzigen Referenz-Analog-Digital-Wandlers (ADC5) enthält.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die besagten ersten (CH5) und zweiten (CH1, CH2, CH3, CH4) digitalen Wörter eine Länge von N Bits haben, während das besagte dritte digitale Wort (DH1, DH2, DH3, DH4) eine Länge von K Bits hat, wobei K > N genügend groß ist, um die Kompensation der Offsetspannung mit dem geforderten Genauigkeitsgrad und über den Akkumulations-Timeslot zu ermöglichen.
Verfahren nach Anspruch 3, sofern dieser von Anspruch 1 abhängt, dadurch gekennzeichnet, dass der besagte Skalierungsfaktor gleich 2^(K-N) ist.
Verfahren nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass die besagten vierten digitalen Wörter (COD_OUT1, COD_OUT2, COD_OUT3, COD_OUT4) durch den besagten Skalierungsfaktor dividiert werden, so dass fünfte digitale Wörter (CH1'', CH2'', CH3'', CH4'') erhalten werden, die den ursprünglichen gewandelten Wert wiederherstellen.
Offsetspannungskompensationsschaltung für den Anschluss an einen zeitverschachtelten Mehrwege-Analog-Digital-Wandler (MP-ADC), der einen zusätzlichen Analog-Digital-Wandler (ADC5) als Referenz aufweist, dadurch gekennzeichnet, dass sie enthält: – Mittel (SWITCHES) zum Parallelschalten des Referenz-Analog-Digital-Wandlers (ADC5) zu einem ausgewählten, einen Bestandteil darstellenden Analog-Digital-Wandler (ADC1) und Synchronisieren miteinander; – Mittel (MUX) zum Auswählen des Ausgangssignals eines zu kalibrierenden, einen Bestandteil darstellenden Analog-Digital-Wandlers (ADC1, ADC2, ADC3, ADC4); – Mittel (10) zum Berechnen der algebraischen Differenzen zwischen ersten digitalen Wörtern (CH5) am Ausgang des Referenz-Analog-Digital-Wandlers (ADC5) und zweiten entsprechenden digitalen Wörtern (CH1, CH2, CH3, CH4) am Ausgang des ausgewählten, einen Bestandteil darstellenden Analog-Digital-Wandlers; – Mittel (AKKUMULATOR) zum Akkumulieren der berechneten Differenzen über einen gegebenen Timeslot, so dass ein drittes digitales Wort (DH1, DH2, DH3, DH4) erhalten wird; – Mittel (OFFSET-ALIGN) zum Addieren des dritten digitalen Worts (DH1, DH2, DH3, DH4) zu dem Ausgangssignal (CH1', CH2', CH3', CH4') des ausgewählten Analog-Digital-Wandlers, das mit einem Skalierungsfaktor multipliziert wurde, der von der Länge des gegebenen Timeslots abhängt, so dass vierte digitale Wörter (COD_OUT1, COD_OUT2, COD_OUT3, COD_OUT4) erhalten werden, die zu der Summe des besagten Ausgangssignals (CH1', CH2', CH3', CH4') und der Offsetspannung des Referenz-Analog-Digital-Wandlers (ADC5) proportional sind und aus denen die ursprüngliche Offsetspannung vollständig eliminiert ist.
Offsetspannungskompensationsschaltung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass sie enthält: – erste Registermittel (11) zum Transformieren der besagten Differenzen mit einer Länge von N Bits in Differenzen mit einer Länge von K Bits, die in die besagten Akkumulationsmittel (AKKUMULATOR) eingegeben werden, wobei K > N genügend groß ist, um die Kompensation der Offsetspannung mit dem geforderten Genauigkeitsgrad und über den gegebenen Timeslot zu ermöglichen; – zweite Registermittel (21, 22, 23, 24) zum Transformieren des besagten zweiten digitalen Worts (CH1, CH2, CH3, CH4) mit einer Länge von N Bits in ein entsprechendes digitales Wort (CH1', CH2', CH3', CH4') mit einer Länge von K Bits; – dritte Registermittel (DE-SCALER) zum Transformieren der besagten vierten digitalen Wörter (COD_OUT1, COD_OUT2, COD_OUT3, COD_OUT4) mit einer Länge von K Bits in fünfte digitale Wörter (CH1'', CH2'', CH3'', CH4''), die den ursprünglichen gewandelten Wert wiederherstellen.
Zeitverschachtelter Mehrwege-Analog-Digital-Wandler (MP-ADC), der einen zusätzlichen Referenz-Analog-Digital-Wandler (ADC5) benutzt und enthält: – Mittel (ANALOG-DEMUX) zum zyklischen Demultiplexieren des analogen Eingangssignals (V_in) für die Bestandteile darstellenden Analog-Digital-Wandler (ADC1, ADC2, ADC3, ADC4); – Mittel (DIGITAL-MUX) zum zyklischen Multiplexieren digitaler Signale (COD_OUT1, COD_OUT2, COD_OUT3, COD_OUT4) am Ausgang der besagten, Bestandteile darstellenden Analog-Digital-Wandler (ADC1, ADC2, ADC3, ADC4), so dass ein einziges digitales Ausgangssignal (V_out) erhalten wird; dadurch gekennzeichnet, dass er ferner enthält: – Mittel (SWITCHES) zum Parallelschalten des Referenz-Analog-Digital-Wandlers (ADC5) zu einem ausgewählten, einen Bestandteil darstellenden Analog-Digital-Wandler (ADC1) und Synchronisieren miteinander; – Mittel (MUX) zum Auswählen des Ausgangssignals eines zu kalibrierenden, einen Bestandteil darstellenden Analog-Digital-Wandlers (ADC1, ADC2, ADC3, ADC4); – Mittel (10) zum Berechnen der algebraischen Differenz zwischen ersten digitalen Wörtern (CH5) am Ausgang des Referenz-Analog-Digital-Wandlers (ADC5) und zweiten entsprechenden digitalen Wörtern (CH1, CH2, CH3, CH4) am Ausgang des ausgewählten, einen Bestandteil darstellenden Analog-Digital-Wandlers; – Mittel (AKKUMULATOR) zum Akkumulieren der berechneten Differenzen über einen gegebenen Timeslot, so dass ein drittes digitales Wort (DH1, DH2, DH3, DH4) erhalten wird; – Mittel (OFFSET-ALIGN) zum Addieren des dritten digitalen Worts (DH1, DH2, DH3, DH4) zu dem Ausgangssignal (CH1', CH2', CH3', CH4') des ausgewählten Analog-Digital-Wandlers, das mit einem Skalierungsfaktor multipliziert wurde, der von der Länge des gegebenen Timeslots abhängt, so dass vierte digitale Wörter (COD_OUT1, COD_OUT2, COD_OUT3, COD_OUT4) erhalten werden, die zu der Summe des besagten Ausgangssignals (CH1', CH2', CH3', CH4') und der Offsetspannung des Referenz-Analog-Digital-Wandlers (ADC5) proportional sind, und aus denen die ursprüngliche Offsetspannung vollständig eliminiert ist.
Zeitverschachtelter Mehrwege-Analog-Digital-Wandler (MP-ADC) nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass die besagten, Bestandteile darstellenden Analog-Digital-Wandler (ADC1, ADC2, ADC3, ADC4) vom Sigma-Delta-Typ sind.