DE60029962T2 - Anordnung für die montage von chips auf leiterplatten - Google Patents

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Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft eine gedruckte Mehrschichtleiterplatte und insbesondere eine Anordnung zum dichteren Montieren von Komponenten, vorzugsweise Chips, dichteren in solchen gedruckten Leiterplatten.
  • HINTERGRUND DER ERFINDUNG
  • Viele unterschiedliche Arten von gedruckten Mehrschichtenleiterplatten sind im Stand der Technik bekannt. LTCC (Low Temperature Co-fired Ceramic bzw. "bei Niedertemperatur Gemeinsam gebrannte Keramik") werden nachstehend als ein Beispiel verwendet, obwohl verstanden wird, dass die Erfindung auch auf andere Arten von gedruckten Mehrschichtleiterplatten anwendbar ist.
  • Kurz, gedruckte Mehrschichtleiterplatten werden auf folgende Weise dargestellt. Auf der Grundlage eines Entwurfs einer Zeichnung einer gedruckten Leiterplatte, der notwendige Information enthält wie zum Beispiel die Anzahl der Schichten, die Erscheinung und die Dimensionen der Muster in den verschiedenen Schichten, die Orte, an denen unterschiedliche Schichten miteinander kontaktiert sein sollten und so weiter.
  • Jede Schicht wird per se aus einer Keramikmasse zu einer vorbestimmten Dicke auf einer Kunststoffschicht ausgerollt; dies ist ein sogenanntes Band bzw. Tape. Unterschiedliche Muster werden aus diesen Tapes in Übereinstimmung mit dem Entwurf ausgestanzt; darunter die äußeren Ränder der Platte, die Markierungen, die später verwendet werden, um die Schichten in Übereinstimmung zueinander zu bringen und Löcher zum Verbinden unterschiedlicher Schichten miteinander durch sogenannte Durchverbindungen oder Vias.
  • Nachfolgend auf das Konfigurieren der Schichten werden die Via-Löcher mit einem geeigneten leitfähigen Material aufgefüllt. Die Muster werden dann auf jede der Schichten aufgedruckt. Als übliches Verfahren ist diesbezüglich Siebdruck zu verwenden zum korrekten Positionieren der Leiter. Diese Leiter können aus Gold, Silber oder irgendeinem anderen geeigneten leitfähigen Material sein. Wenn die Muster angeordnet sind, werden die verschiedenen Schichten eine über die andere angeordnet, bis alle Schichten sich in Position befinden.
  • Die gesamte gedruckte Leiterplatte wird dann unter Druck gebracht, eingefügt in einen Ofen und unmittelbar gebacken (Co-fired) bei einer relativ niedrigen Temperatur von 700–800 Grad Celsius (Niedertemperatur), wodurch die Keramikmasse gesintert wird und in eine Keramik umgeformt wird. Nachfolgend auf diesen Verfestigungs- oder Härtungsprozess ist es üblich, von Schichten statt von Tapes zu sprechen.
  • In dem Fall von Anwendungen für Hochfrequenzsignale ist es speziell auf dem Gebiet der Mikrowellen nicht immer möglich, traditionelle Leiter zu verwenden, da diese zu unakzeptablen Verlusten und Störungen führen würden. Ein normales Erfordernis in dem Fall von Mikrowellensignalen ist das Vorhandensein einer Masseebene oberhalb oder neben einem Leiter, diese Masseebene folgt dem Leiter. Wenn ein Leiter nur eine Masseebene auf einer Seite hat, wird er Mikrostreifen oder Microstrip genannt. Diese Streifen werden normalerweise derart angeordnet, dass sie die Leiterplatte auf einer Seite und die Luft oder ein ähnliches Dielektrikum auf der anderen Seite haben. In anderen Fällen ist es wünschenswert, dass der Leiter von einer oberen und einer unteren Masseebene umgeben wird, dieser Leiter wird dann Streifenleiter oder Stripline genannt. Wenn die Abstände zwischen einer Streifenleitung und den Masseebenen auf beiden Seiten des Leiters dieselben sind, wird gesagt, dass der Streifenleiter symmetrisch ist. Ein durch Streifenleiter erzielter Vorteil ist, dass die Abstrahlung von den Leitern gering ist, wenn beispielsweise Signale in dem Mikrowellenbereich in einem sogenannten Streifenleitermodus gesendet werden, was ein Grund dafür ist, warum solche Signale häufig auf diese Weise übertragen werden. Mikrostreifen und Streifenleiter können leicht in Mehrschichtleiterplatten bereitgestellt werden und werden folglich häufig hierzu verwendet. Um Leiter zu befähigen, durch Masseebenen umgeben zu werden, werden Leiterebenen und Masseebenen normalerweise abwechselnd in der gedruckten Leiterplatte angeordnet.
  • Neben der Möglichkeit des Montierens von Chips, beispielsweise MMIC (Monolithische Integrierte Mikrowellenschaltkreise bzw. Monolithic Microwave Integrated Circuit) auf einer gedruckten Mehrschichtleiterplatte ist es auch möglich, Chips in der Platte zu montieren. Dies wird durch Anordnen des Chips auf der Masseebene oder irgendeinem anderen Träger in einer einen Hohlraum bildenden Ausnehmung erreicht und durch Verbinden des Chips mit einer einzelnen tragenden Schicht mit Hilfe von Verbindungsdrähten. Dies ist in 1 gezeigt, wo der Chip mit einem Mikrostreifen in bekannter Weise verbunden ist.
  • Ein Problem, das auftritt, wenn ein Chip in einer gedruckten Mehrschichtleiterplatte in Übereinstimmung mit dem zuvor erwähnten Verfahren montiert wird, ist, dass die Leiterplatte Hohlräume enthalten wird. Ein Hohlraum bedeutet einen Verlust an Plattenvolumen. Dieses verlorene Volumen kann dann nicht effizient beim Konstruieren der Platte verwendet werden.
  • JP-07221211 beschreibt eine Anordnung zum Anordnung zum Montieren von zwei Chips in einem Hohlraum, die die Verwendung des Bereichs einer gedruckten Leiterplatte verbessert. Diese bekannte Lösung bezieht das Montieren eines Substrats oberhalb des Hohlraums ein. Das Substrat ist mit der gedruckten Leiterplatte elektrisch mit Hilfe einer Anzahl von Vias verbunden und seine Unterseite schließt einen Chip ein. Nur zwei Chips können in dem Hohlraum vermittels dieser Anordnung montiert werden. Darüber hinaus ist das Substrat oberhalb der Platte angeordnet, hierdurch die Plattendicke erhöhend.
  • Relevanter Stand der Technik bezüglich des Vertragsstaates FR schließt das Dokument EP-A1-1056133 ein, das jedoch nicht die Neuheit des unabhängigen Anspruchs 1 beeinträchtigt.
  • RESÜMEE DER ERFINDUNG
  • Ein Ziel der vorliegenden Erfindung ist es, eine Anordnung für gedruckte Mehrschichtleiterplatten bereitzustellen, die das effizientere Verwenden von Ausnehmungen in der Leiterplatte ermöglichen sollen.
  • Kurz gesagt, die vorliegende Erfindung stellt eine Anordnung bereit, die in einer Ausnehmung liegt und mit der Komponenten, beispielsweise Chips, mindestens auf der Unterseite davon montiert werden können.
  • Die erfindungsgemäße Anordnung ist gekennzeichnet durch die in dem beiliegenden Patentanspruch 1 dargelegten Merkmale.
  • Vorteilhafte Ausführungsformen des erfindungsgemäßen Verfahrens werden aus den abhängigen Ansprüchen 2–7 ersichtlich.
  • Ein Vorteil bei dieser Lösung des Problems liegt in einem kompakten Verfahren des Aufbauens von gedruckten Mehrschichtleiterplatten, bei dem die Konstruktionshöhe in einer Weise verwendet wird, die das Montieren von Chips in überlagertem Zusammenhang ermöglicht, statt in einem aneinander angrenzenden Zusammenhang. Dies ermöglicht eine effektivere Nutzung der Oberfläche der Platte.
  • Die Erfindung wird nun detaillierter unter Bezugnahme auf die beiliegenden Ausführungsformen davon beschrieben und auch unter Bezugnahme auf die beiliegenden Zeichnungen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Es zeigt:
  • 1 ein Schnittbild einer gedruckten Mehrschichtleiterplatte und ein bekanntes Verfahren des Montierens eines Chips in einer Ausnehmung, wobei die Platte von einer Seite davon gesehen ist;
  • 2 eine Ansicht ähnlich der Ansicht der 1, eine Grundausführungsform der erfindungsgemäßen Anordnung zeigend;
  • 3 perspektivisch und detaillierter einen Teil der Anordnung der Erfindung; und
  • 4 eine im Wesentlichen selbe Ansicht wie die Ansicht der 1 und in einfacher Weise eine andere Ausführungsform der erfindungsgemäßen Anordnung darstellend.
  • BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • 1 ist ein Schnittbild einer gedruckten Mehrschichtleiterplatte 20 von der Seite der Platte gesehen. Das Bezugszeichen 1 kennzeichnet eine Zahl der Schichten, die nicht notwendiger Weise dieselbe Dicke haben müssen und auf denen normalerweise Leiter oder beispielsweise eine Art von Masseebenen 2, 10, signaltragenden Leitern in der Form eines Mikrostreifens 4, eines symmetrischen Mikrostreifens oder, wie in dem dargestellten Fall, eines asymmetrischen Streifenleiters 3 oder eines anderen geeigneten Leiters montiert sind.
  • Wenn erfordert, kann jeder der oben erwähnten Leiter auf mehr als einer Schicht 1 angeordnet sein. Die Reihenfolge, in der die Leiter angeordnet sind, von oben oder von unten betrachtet, kann variiert werden, wenn so gewünscht. Keine dieser Varianten ist in irgendeiner der Figuren zum Zwecke der Klarheit gezeigt worden und alle Leiter sind daher nur auf einer Schicht angeordnet dargestellt, obwohl dies nicht zu interpretieren ist, als würde es bedeuten, dass die Leiter nur in dieser speziellen Schicht angeordnet sind. Darüber hinaus kann eine Masseebene in einer darüber liegenden oder darunter liegenden Schicht derart angeordnet sein, dass sie dem Leiter, für den sie eine Masseebene bilden soll, folgt. Dies ermöglicht, dass eine Masseebene aktiv ist, ohne unnötiges Abdecken einer breiten Fläche, wobei die Masseebene sich nur unmittelbar oberhalb des Leiters erstreckt und ausreichend breiter ist als der Leiter. Dies ermöglicht, dass unterschiedliche Leiter auf ein und derselben Ebene 1 angeordnet sind.
  • Eine Ausnehmung 6 durchdringt sowohl die obere Masseebene 2 als auch eine Anzahl von Schichten 1 abwärts zu einer darunter liegenden Masseebene 10. Die Ausnehmung verjüngt sich an mindestens einer Seite des Streifenleiters 3. Dies führt zu einem Übergang des Streifenleiters 3 in einen Mikrostreifen 4 (der nur eine Masseebene auf einer Seite davon hat). Die Region, die Auflage, auf der der Mikrostreifen 4 angeordnet ist, wird häufig Verbindungsauflage (bonding shelf 5) genannt. Am weitesten unten in der Ausnehmung ist eine Komponente angeordnet, häufig ein Chip 7, die direkt mit der Masseebene 10 verbunden sein kann. Dieser Chip 7 wird mit dem Mikrostreifen 4 auf der Verbindungsauflage 5 mit Hilfe einer Anzahl von elektrischen Kontaktleitern 8, beispielsweise Verbindungsdrähten, verbunden.
  • Wie zuvor erwähnt, bedeutet diese Anordnung, dass Teile der Ausnehmung 6 nicht verwendet werden. Darüber hinaus ist die gesamte Ausnehmung und sind die Komponenten darin ungeschützt.
  • 2 ist eine Ansicht ähnlich der Ansicht der 1, eine Basisausführungsform der erfindungsgemäßen Anordnung zeigend. Wie in 1 zeigt 2 eine Anzahl von Schichten 1, zwei Masseebenen 2, 10, eine Ausnehmung 6 mit Mikrostreifen 4 auf einer Verbindungsauflage 5 und einen Chip 7 mit dem Mikrostreifen 4 mit Hilfe von Verbindungsdrähten 8 verbunden.
  • Unter anderem umfasst die vorliegende erfindungsgemäße Anordnung eine Masseebene 32 und eine fernere Anzahl von Mikrostreifen 12 auf einer Verbindungsauflage 13 montiert, bei der der Mikrostreifen 12 verlaufen kann oder übergehen kann in eine Anzahl von Streifenleitern 11. Die Verbindungsauflage 13 der Darstellung der 2 befindet sich weiter oben in der Ausnehmung 6, als die früher erwähnte Verbindungsauflage 5. Die Verbindungsauflage 13 dient als Ränder, an denen ein Substrat 14 angeordnet ist und optional befestigt. Das Substrat 14 schließt einen Kern 34 ein, ein Paar Masseebenen 15, 30 und eine Anzahl von signaltragenden Leitern, Mikrostreifen 17. Eine isolierende Fläche 32 ist zwischen jedem Mikrostreifen 17 und jeder Masseebene 30 vorgesehen, um elektrischen Kontakt zwischen der Masseebene 30 und dem Mikrostreifen 17 zu vermeiden, wenn diese auf derselben Seite des Substrats 14 montiert werden. Auf der Masseebene 30 ist eine Komponente montiert, in dem dargestellten Fall ein Chip 16, die mit den Mikrostreifen 17 mit Hilfe elektrischer Kontaktverbinder (Verbindungsdrähten) 18 verbunden ist.
  • Das Substrat 14 ist in der Ausnehmung 16 derart ausgerichtet, dass seine zweite Masseebene 15 nach oben gerichtet sein wird, wohingegen der Chip 16 nach innen gerichtet ist. Wenn das Substrat 14 auf diese Weise ausgerichtet ist, werden der Mikrostreifen 17 und die Masseebene 30 ebenfalls in Richtung des Bodens der Ausnehmung 6 zeigen. Dies bedeutet, dass die Mikrostreifen 17 auf de Substrat 14 in elektrischem Kontakt sein werden mit den Mikrostreifen 12, wenn die Mikrostreifen 17 sich im Wesentlichen aus den Rändern des Substrats 14 erstrecken. In analoger Weise wird die Masseebene 30 in elektrischem Kontakt sein mit der Masseebene 35 auf der Verbindungsauflage 13. Die andere Masseebene 15 des Substrats 14 steht in elektrischem Kontakt mit der oberen Masseebene 2 der Platte 30 mit Hilfe einer Anzahl von elektrischen Kontaktverbindern, in dem dargestellten Fall Verbindungsdrähten 19. Die zweite Masseebene 15 kann ebenfalls mit Hilfe von Durchverbindern bzw. Vias (in der Figur nicht gezeigt) geerdet sein, die sich zwischen den beiden Masseebenen 15, 30 des Substrates 14 erstrecken. Dies umgeht den Bedarf nach Verbindungsdrähten 19.
  • Um den elektrischen Kontakt zwischen Verbindungsauflagenverbindern und den Substratverbindern sicherzustellen, wird das Substrat 14 auf die Verbindungsauflage 13 geklebt oder gelötet oder daran in irgendeiner anderen geeigneten Weise befestigt.
  • Es kann gewünscht werden oder erforderlich sein, dass kein signaltragender Leiter im Wesentlichen unmittelbar benachbart zueinander angeordnet sind, wie in dem Querschnitt der Klasse 20 zu sehen ist, und dass eine Masseebene zwischen den Leitern angeordnet ist, da dies unter anderem zu Indifferenz führen könnte. Aus diesem Grund schließt die gedruckte Leiterplatte 20 eine Masseebene 31 zwischen dem Streifenleiter 3 und den Leitern 11, 12 ein. Wie zuvor erwähnt, ist es jedoch nicht erforderlich für eine Masseebene, dass sie sich über eine vollständige Schicht 1 erstreckt.
  • Andere Lösungen zum Vermeiden, dass Leiter "angrenzend" aneinander angeordnet sind, sind im Stand der Technik bekannt. Beispielsweise können der Streifenleiter 3 und die Leiter 11, 12 so angeordnet sein, dass nicht alle Leiter in der Zeichenebene der Figur liegen. Das oben erwähnte Problem wird im Allgemeinen nicht auftreten, wenn der Streifenleiter 30 sich ausreichend weit oberhalb oder unterhalb der Zeichenebene befindet, da die Leiter 11, 12 in der Zeichenebene angeordnet sind. In diesem letzteren Fall kann es auch sein, dass der Streifenleiter 3 und der Streifenleiter 11 direkt elektrisch miteinander verbunden sind. Das kann beispielsweise erreicht werden durch Verbinden des Streifenleiters 3, der im vorliegenden Fall nicht in der Zeichenebene liegt, mit einem Durchverbinder bzw. Via, der in der Figur nicht gezeigt ist. Der Via erstreckt sich durch die Schichten 1, bis er die Schichten, die den Mikrostreifen 11 enthält, erreicht, wo er mit einem Mikrostreifen verbunden ist, der zur Zeichenebene führt, wo er in Kontakt mit dem Mikrostreifen 11 steht.
  • Obwohl nicht in der Figur gezeigt, kann zum Zwecke der Klarheit ein Chip auch auf der Masseebene 15 des Substrats 14, wenn gewünscht, angeordnet sein, das heißt, oberhalb des Substrats 14. In diesem Fall ist der Chip mit einer Anzahl von Leitern entweder analog in Verbindung mit dem Chip 16 mit der gedruckten Leiterplatte 20 verbunden oder mit Hilfe von Verbindungsdrähten, die direkt mit auf einer Schicht 1 angeordneten Leitern verbunden sind.
  • 3 beschreibt das Substrat 14 detaillierter. Die Figur zeigt das Substrat 14 umgekehrt, verglichen mit 2 und auch in der Perspektive. Wie in der früheren Figur zeigt 3 einen Kern 34 und einen Chip 16 auf der Masseebene 30 montiert mit den Mikrostreifen 17 mit Hilfe von Verbindungsdrähten 18 verbunden. 3 zeigt auch die Oberfläche des Abschnitts in 2 mit einer unterbrochenen Linie. Die Figur zeigt klar, dass sowohl Mikrostreifen 17 als auch Masseebene 30 sich im Wesentlichen zum Rand des Substrats 14 erstrecken. Mikrostreifen 17 sind nahe an den Rändern des Substrats angeordnet, wohingegen die Masseebene 30 den Rest der Substratfläche auf dieser Seite abdecken kann mit der Ausnahme einer Anzahl von Flächen 32, die zwischen den Mikrostreifen 17 und der Masseebene 30 vorgesehen sind, wobei die Flächen 32 eine isolierende Wirkung zwischen den Mikrostreifen 17 und der Masseebene 30 haben.
  • Da sowohl die Mikrostreifen 17 als auch die Masseebene 30 sich zum Rand des Substrats 14 erstreckt, werden sie in Kontakt kommen mit der Verbindungsauflage 13. Zusätzlich zu den Mikrostreifen 12, die sich auf der Verbindungsauflage 13 befinden, wobei diese Mikrostreifen den Mikrostreifen 17 auf dem Substrat 14 entsprechen, kann die Verbindungsauflage 13 auch eine Anzahl von mit Masse verbundenen Leitern (nicht in der Figur gezeigt) einschließen, die dazu gedacht sind, eine elektrische Verbindung mit der Masseebene 30 vorzunehmen. Zudem wird verstanden werden, dass mehr als ein Chip 16 auf dem Substrat 14 montiert sein kann, in welchem Fall mehrere Mikrostreifen 17 auf dem Substrat 14 erforderlich sein können und entsprechende Mikrostreifen 12 auf der Verbindungsauflage 13 benötigt werden.
  • 4 ist eine vereinfachte Darstellung einer anderen Ausführungsform der erfindungsgemäßen Anordnung. Aus Gründen der Klarheit sind beispielsweise nicht alle Masseebenen gezeigt worden. Diese zweite Ausführungsform ist eine Vergrößerung der Basisausführungsform, welche in dem dargestellten Fall mehr als einmal verwendet wird. Wie in 2, zeigt die 4 eine gedruckte Mehrschichtleiterplatte 20, die eine Ausnehmung 6 hat. Ein Chip 7 ist am Boden der Ausnehmung 6 montiert. Weiter oben in der Ausnehmung 6 ist ein Substrat 14 angeordnet, auf dem ein Chip 16 montiert ist, der in Richtung des Bodens der Ausnehmung 6 zeigt. Die gedruckte Leiterplatte 20 schließt auch eine Anzahl unterschiedlicher leitender Schichten ein: Masseebenen 2, 10 und Streifenleiter 3, 11.
  • Die Ausführungsform der 4 unterscheidet sich von der Ausführungsform der 3 auf verschiedene Weise. Beispielsweise ist die Platte 20 der Ausführungsform der 4 dicker als die Platte der Ausführungsform der 2 und die Ausnehmung 6 ist tiefer. Zudem schließt die Platte 20 mehr Schichten, auf denen eine Anzahl von Leitern 27, 28 und 29 montiert sind. Wenn einige unterschiedliche Leiter auf ein- und derselben Schicht montiert sein können, wird der Leser für eine detailliertere Beschreibung zu 2 verwiesen. Das Substrat 14 schließt auch einen weiteren Chip 21 ein, der auf der gegenüberliegenden Seite des Substrats 14 zu der, auf der Chip 16 montiert ist, montiert ist.
  • Im Fall der Ausführungsform der 4 ist ein weiteres Substrat 22 in der Ausnehmung 6 angeordnet. Dieses Substrat 22 befindet sich weiter vom Boden der Ausnehmung 6 entfernt, als das erste erwähnte Substrat 14. Dieses zweite Substrat 22 hat einen ähnlichen Aufbau zu dem Substrat 14, da das Substrat eine Anzahl von Chips 23, 24 auf jeder Seite davon einschließt und eine Anzahl von Mikrostreifen 25 und ein paar Masseebenen 26, 33. Das Substrat 22 und die Komponenten, Chips 23, 24 und Leiter, die darauf montiert sind, stehen in elektrischem Kontakt mit der Platte 30 in im Wesentlichen derselben Weise wie das erste Substrat 14; siehe die obige Beschreibung der 2.
  • In der Basisanordnung gemäß der Erfindung bildet das Substrat 14 eine Abdeckung für die Ausnehmung 6 und schützt demnach darunter liegende Chips 7, 16. Wenn gewünscht, können ein weiterer Chip oder Chips 21 auf der Masseebene 15 des Substrats 14 montiert sein. Wenn die Ausnehmung 6 eine ausreichende Tiefe hat, kann die Anordnung gemäß der Basisausführungsform mehr als einmal verwendet werden. Dies wird durch Montieren eines weiteren Substrats 22 weiter oben in der Ausnehmung 6 als in dem Fall der zweiten Ausführungsform der erfindungsgemäßen Anordnung erreicht. Wenn die Ausnehmung 6 groß genug ist, können mehr als ein Substrat in Übereinstimmung mit der Basisausführungsform in derselben Ausnehmung 6 und auf derselben Schicht 1 montiert sein.
  • Weil die Ausnehmung 6 zum Montieren von Chips in der vertikalen Ausdehnung der Ausnehmung verwendet wird, wird der Flächenbereich der gedruckten Leiterplatte 20 effektiver verwendet. Dies ermöglicht, dass die Platte 20 kleiner wird.
  • Die Verbindungspunkte zwischen Chips und Substrat und Leiterplattenleitern können von größerer Zahl sein als die in den Figuren gezeigte. Es wird bemerkt, dass keine Leiter und Verbindungen beispielsweise für Steuerung und Energieversorgung in der Beschreibung eingeschlossen oder in irgendeiner der Figuren gezeigt sind. Darüber hinaus kann der Entwurf der Komponententeile variiert werden und unterschiedliche Materialien und Typen gedruckter Leiterplatten können verwendet werden.
  • Es wird verstanden werden, dass die Erfindung nicht beschränkt ist nur auf die Verwendung von Mikrowellenanwendungen, sondern dass sie auch angewendet werden kann mit konventionellen gedruckten Mehrschichtenleiterplatten, wobei hohe Packungsdichten gewünscht sind.
  • Es wird auch verstanden werden, dass die Erfindung nicht eingeschränkt ist auf die oben beschriebenen und dargestellten Ausführungsformen davon und dass Modifikationen innerhalb des Schutzbereichs der beiliegenden Ansprüche vorgenommen werden können.

Claims (7)

  1. Eine Anordnung, bestehend aus einer gedruckten Mehrschichtenleiterplatte (20), die eine Ausnehmung (6) umfasst, welche mindestens eine erste Komponente (7) einschließt, die elektrisch mit einem Leiter (4) in der gedruckten Leiterplatte (20) verbunden ist, und ein erstes Substrat (14), das mindestens eine erste Masseebene (30) umfasst und eine Anzahl von signalführenden Leitern (17), derart angeordnet, dass die Masseebene oder Masseebenen (30) und signalführenden Leiter (17) voneinander durch isolierende Oberflächen (32) getrennt sind, wobei eine Komponente (16) elektrisch mit den signalführenden Leitern (17) mit Hilfe einer Anzahl elektrischer Kontaktleiter (18) verbunden ist, wobei die Ausnehmung (6) durch graduell enger werdende Aussparungen in einer Anzahl der Schichten (1) der Leiterplatte (20) derart gebildet wird, dass die Ausnehmung (6) mindestens eine Platte umfasst, auf der eine Anzahl von Mikrostreifen (12) und Masseebenen (35) angeordnet sind; und das erste Substrat (14) derart auf der Platte (13) angeordnet und daran befestigt ist, dass die signalführenden Leiter (17) und die Masseebene oder Masseebenen (30) auf dem ersten Substrat (14) entsprechende signalführende Leiter (12) und eine Masseebene oder Masseebenen (35) auf der Platte (13) kontaktieren.
  2. Anordnung nach Anspruch 1, wobei die Komponente (16) eine freie Oberseite hat, die in Richtung des Bodens der Ausnehmung (6) zeigt.
  3. Anordnung nach Anspruch 1, wobei das Substrat (14) auch eine zweite Masseebene (15) umfasst.
  4. Anordnung nach Anspruch 3, wobei die Masseebene (15) durch elektrischen Kontakt mit einer Masseebene (2) an einer freien Seite der gedruckten Leiterplatte (20) mit Hilfe einer Anzahl elektrischer Kontaktleiter (19) gegen Bezugspotential geschaltet ist.
  5. Anordnung nach Anspruch 3, wobei die Masseebene (15) durch einen elektrischen Kontakt mit der Masseebene (30) auf dem Substrat (14) mit Hilfe einer Anzahl leitfähiger Durchführungen durch das Substrat (14) gegen Masse geschaltet ist.
  6. Anordnung nach Anspruch 1, wobei das Substrat (14) eine zweite Komponente (21) umfasst, die derart angeordnet ist, dass die Komponenten (16, 21) auf zueinander gegenüberliegenden Seiten des Substrats (14) angeordnet sind.
  7. Anordnung nach Anspruch 1, wobei sie zusätzlich ein zweites Substrat (22) umfasst, das ähnlich dem ersten Substrat (14) ist, wobei das zweite Substrat (22) auf einer zweiten Platte (36) angeordnet ist, die sich ferner von dem Boden der Ausnehmung (6) befindet als das erste Substrat (14).
DE60029962T 1999-06-17 2000-06-13 Anordnung für die montage von chips auf leiterplatten Expired - Lifetime DE60029962T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SE9902300A SE514426C2 (sv) 1999-06-17 1999-06-17 Anordning för chipmontering i kavitet i flerlagers mönsterkort
SE9902300 1999-06-17
PCT/SE2000/001011 WO2000079845A1 (en) 1999-06-17 2000-06-13 An arrangement for mounting chips in multilayer printed circuit boards

Publications (2)

Publication Number Publication Date
DE60029962D1 DE60029962D1 (de) 2006-09-21
DE60029962T2 true DE60029962T2 (de) 2007-02-15

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DE60029962T Expired - Lifetime DE60029962T2 (de) 1999-06-17 2000-06-13 Anordnung für die montage von chips auf leiterplatten

Country Status (8)

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US (1) US6333856B1 (de)
EP (1) EP1195079B1 (de)
JP (1) JP2003502852A (de)
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DE (1) DE60029962T2 (de)
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SE (1) SE514426C2 (de)
WO (1) WO2000079845A1 (de)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6890798B2 (en) * 1999-06-08 2005-05-10 Intel Corporation Stacked chip packaging
JP2002026187A (ja) * 2000-07-07 2002-01-25 Sony Corp 半導体パッケージ及び半導体パッケージの製造方法
US6445591B1 (en) * 2000-08-10 2002-09-03 Nortel Networks Limited Multilayer circuit board
DE10109542B4 (de) * 2001-02-28 2004-02-05 Siemens Ag Anordung zur Verbindung eines auf einer Leiterplatte angebrachten Bauelementes mit einer flexiblen Schichtanordnung
SE0101042D0 (sv) 2001-03-23 2001-03-23 Ericsson Telefon Ab L M Circulator and network
US6787916B2 (en) * 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6633005B2 (en) * 2001-10-22 2003-10-14 Micro Mobio Corporation Multilayer RF amplifier module
JP3662219B2 (ja) * 2001-12-27 2005-06-22 三菱電機株式会社 積層高周波モジュール
US6891239B2 (en) * 2002-03-06 2005-05-10 The Charles Stark Draper Laboratory, Inc. Integrated sensor and electronics package
TW571606B (en) * 2002-06-27 2004-01-11 High Tech Comp Corp Printed circuit board
JP2005026263A (ja) * 2003-06-30 2005-01-27 Nec Compound Semiconductor Devices Ltd 混成集積回路
WO2005020288A2 (en) * 2003-08-19 2005-03-03 Vectron International Multiple cavity/compartment package
TW200404706A (en) * 2003-12-05 2004-04-01 Chung Shan Inst Of Science Composite material structure for rotary-wings and its producing method
TWI239083B (en) * 2004-02-26 2005-09-01 Advanced Semiconductor Eng Chip package structure
US20050231922A1 (en) * 2004-04-16 2005-10-20 Jung-Chien Chang Functional printed circuit board module with an embedded chip
US7359213B2 (en) * 2004-07-09 2008-04-15 The Agency For Science, Technology And Research Circuit board
JP2006041238A (ja) * 2004-07-28 2006-02-09 Toshiba Corp 配線基板及び配線基板の製造方法
US7755457B2 (en) * 2006-02-07 2010-07-13 Harris Corporation Stacked stripline circuits
KR20070101579A (ko) * 2006-04-11 2007-10-17 엘지이노텍 주식회사 모듈 대 모듈 연결구조를 갖는 패키지 시스템
US9713258B2 (en) * 2006-04-27 2017-07-18 International Business Machines Corporation Integrated circuit chip packaging
JP5100081B2 (ja) 2006-10-20 2012-12-19 新光電気工業株式会社 電子部品搭載多層配線基板及びその製造方法
US7626827B2 (en) * 2007-09-07 2009-12-01 Kla-Tencor Corporation High density in-package microelectronic amplifier
US9293350B2 (en) * 2008-10-28 2016-03-22 Stats Chippac Ltd. Semiconductor package system with cavity substrate and manufacturing method therefor
US8116090B2 (en) * 2009-04-09 2012-02-14 Bae Systems Information And Electronic Systems Integration Inc. Low temperature co-fired ceramic (LTCC) transmit/receive (T/R) assembly utilizing ball grid array (BGA) technology
FR2945379B1 (fr) * 2009-05-05 2011-07-22 United Monolithic Semiconductors Sa Composant miniature hyperfrequences pour montage en surface
US8519270B2 (en) * 2010-05-19 2013-08-27 Unimicron Technology Corp. Circuit board and manufacturing method thereof
US8879276B2 (en) * 2011-06-15 2014-11-04 Power Gold LLC Flexible circuit assembly and method thereof
EP2916384B1 (de) * 2012-11-02 2019-05-08 NEC Corporation Halbleitergehäuse und montagestruktur davon
JP6015508B2 (ja) * 2013-03-18 2016-10-26 富士通株式会社 高周波モジュール
US9190389B2 (en) 2013-07-26 2015-11-17 Infineon Technologies Ag Chip package with passives
US9070568B2 (en) * 2013-07-26 2015-06-30 Infineon Technologies Ag Chip package with embedded passive component
US9190355B2 (en) 2014-04-18 2015-11-17 Freescale Semiconductor, Inc. Multi-use substrate for integrated circuit
EP3443760A4 (de) * 2016-04-14 2019-12-11 Robert Bosch GmbH Gegossene verbindung einer verkapselung eines mikroelektromechanischen systems (mems)
DE102018100946A1 (de) * 2018-01-17 2019-07-18 Osram Opto Semiconductors Gmbh Bauteil und verfahren zur herstellung eines bauteils
EP3582259B1 (de) * 2018-06-11 2021-11-03 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Gestufte baugruppe, die in einem gestuften hohlraum in einem baugruppenträger untergebracht ist
US11540395B2 (en) * 2018-10-17 2022-12-27 Intel Corporation Stacked-component placement in multiple-damascene printed wiring boards for semiconductor package substrates

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5586354U (de) * 1978-12-11 1980-06-14
JPS6010764A (ja) * 1983-06-30 1985-01-19 Fujitsu Ltd 半導体装置
KR900001273B1 (ko) * 1983-12-23 1990-03-05 후지쑤 가부시끼가이샤 반도체 집적회로 장치
US5237204A (en) * 1984-05-25 1993-08-17 Compagnie D'informatique Militaire Spatiale Et Aeronautique Electric potential distribution device and an electronic component case incorporating such a device
JPH04219966A (ja) * 1990-12-20 1992-08-11 Fujitsu Ltd 半導体素子
JPH06112344A (ja) * 1992-09-25 1994-04-22 Hitachi Ltd 集積回路モジュール
JPH07221211A (ja) * 1994-02-03 1995-08-18 Sumitomo Electric Ind Ltd 半導体装置
JP2682477B2 (ja) * 1994-11-16 1997-11-26 日本電気株式会社 回路部品の実装構造
US5766975A (en) * 1995-01-09 1998-06-16 Integrated Device Technology, Inc. Packaged integrated circuit having thermal enhancement and reduced footprint size
SE9502326D0 (sv) * 1995-06-27 1995-06-27 Sivers Ima Ab Mikrovågskrets, sådan krets av kapslat utförande, samt användning av mikrovågskretsen i ett kretsarrangemang
JPH10135406A (ja) * 1996-11-01 1998-05-22 Nec Corp 半導体装置の実装構造
US5869894A (en) * 1997-07-18 1999-02-09 Lucent Technologies Inc. RF IC package
DE19743356A1 (de) * 1997-09-30 1999-04-08 Bosch Gmbh Robert Thermophotovoltaischer Generator

Also Published As

Publication number Publication date
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