DE3906238A1

DE3906238A1 - Digital circuit for bit pattern recognition

Info

Publication number: DE3906238A1
Application number: DE19893906238
Authority: DE
Inventors: Jorg Imhoff
Original assignee: Individual
Current assignee: Individual
Priority date: 1989-02-28
Filing date: 1989-02-28
Publication date: 1990-08-30
Also published as: DE3906238C2

Abstract

Pattern recognition requires a large number of bit pattern comparisons. The described circuit makes it possible to carry these out simultaneously in a very short time. The circuit consists of identical, mutually independent subsystems (see drawing), each of which stores one bit pattern. Each subsystem tests the input bit pattern to be investigated bit by bit for equality to the stored bit pattern (A), and stores the result in a memory (C). The more similar the compared bit patterns were, the closer this is to the pattern 111 ... 11. The outputs of the memories are randomly wired to a C times number (e.g. C = 3) of contact points, of which C contact points are then combined into a group (D) in each case. Each group is tested for a majority of 1 or 0 bits, and a corresponding result bit (1 or 0) is generated (E). These result bits are fed back to the memory, and stored with each clock signal (C). If the memory contains more 1 bits than 0 bits at the start, its content develops with each clock signal to the bit pattern 111 ... 11, and if not, to the bit pattern 000 ... 00. If 111 ... 11 is reached, the subsystem outputs an output signal (F). The more similar the input bit pattern and the bit pattern which was stored in the subsystem at the start were, the faster the output signal is generated. The time sequence of the output signals of the subsystems arranges the stored patterns according to their similarity with the investigated ... Original abstract incomplete. <IMAGE>

Description

Die Erfindung betrifft einen digitalen Schaltkreis, der die Zuordnung eines Bitmusters zu einem oder mehreren gespeicher ten Bitmustern ermöglicht, in Abhängigkeit von der Zahl der übereinstimmenden Bits zwischen dem zu untersuchenden und den gespeicherten Bitmustern.The invention relates to a digital circuit which Assignment of a bit pattern to one or more stored th bit patterns depending on the number of matching bits between the one to be examined and the stored bit patterns.

Der Schaltkreis soll die gespeicherten Bitmuster angeben können, die die größte Übereinstimmung mit dem zu untersuchen den Bitmuster aufweisen und möglichst noch weitere gespeicher te Muster angeben können, die eine geringere, aber dennoch deutliche Ähnlichkeit mit dem zu untersuchenden Bitmuster haben.The circuit should indicate the stored bit patterns can investigate the one that most closely matches the have the bit pattern and, if possible, more stored ones te can specify patterns that are less, but still clear similarity to the bit pattern to be examined to have.

Es ist bekannt, daß zur Lösung dieser Aufgabe Computer programme Anwendung finden, die die Anzahl von übereinstimmen den Bits zwischen dem zu untersuchenden Bitmuster und jedem gespeicherten Bitmuster berechnen. Weiterhin finden sogenannte Neuronale Netzwerke ihre Anwendung auf diesem Gebiet.It is known that computers to solve this problem find programs that match the number of the bits between the bit pattern to be examined and each Calculate the saved bit pattern. Furthermore, so-called Neural networks their application in this area.

Die Benutzung von Computerprogrammen erfordert einen relativ großen Zeitaufwand, da der Bitmustervergleich für jedes gespeicherte Muster getrennt erfolgt. Selbst bei Verwen dung von Parallelrechnern ist es, soweit bekannt, nicht möglich, eine große Anzahl von Bitmustervergleichen gleich zeitig auszuführen. Neuronale Netzwerke sind theoretische Modelle, deren technische Verwirklichung entweder relativ kompliziert oder noch nicht möglich ist.The use of computer programs requires one relatively large amount of time since the bit pattern comparison for each saved pattern is done separately. Even with us As far as is known, parallel computers are not used possible to equal a large number of bit pattern comparisons to execute early. Neural networks are theoretical Models whose technical implementation is either relative complicated or not yet possible.

Der Erfindung liegt die Aufgabe zugrunde, einen Schalt kreis zu verwirklichen, der gleichzeitig alle gespeicherten Bitmuster mit dem zu untersuchenden Bitmuster mit möglichst geringem Zeitaufwand vergleicht und der sich technisch relativ einfach realisieren läßt.The invention has for its object a switching Realize the circle of all saved at the same time Bit pattern with the bit pattern to be examined, if possible compares little time and which is technically can be realized relatively easily.

Diese Aufgabe wird auf folgende Art gelöst: Der Schaltkreis (Abb. 1) ist unterteilt in eine (beliebige) Anzahl voneinan der unabhängiger Untersysteme (Abb. 2), von denen jedes ein Bitmuster abgespeichert hat. Je ähnlicher das zu unter suchende Bitmuster dem jeweils gespeicherten Bitmuster ist, desto schneller (d.h. nach desto weniger Signalen auf der Taktleitung des Schaltkreises) liefert das jeweilige Unter system ein Ausgangssignal. Sind die beiden Bitmuster jedoch mehr als etwa 50% verschieden, wird kein Ausgangssignal gegeben. Die Information über die Ähnlichkeit des zu unter suchenden Bitmusters mit den gespeicherten Bitmustern liegt also im zeitlichen Verlauf der Signale auf den Ausgängen der Untersysteme, deren Gesamtheit den Ausgangsbitvektor des Schaltkreises bildet (Abb. 1). Die Analyse des zeitlichen Verlaufes der Ausgangssignale ist nicht Teil der Erfindung, jedoch wird zum besseren Verständnis im ersten Ausführungs beispiel am Schluß der Beschreibung eine mögliche Art der Analyse verdeutlicht.This problem is solved in the following way: The circuit ( Fig. 1) is divided into an (arbitrary) number of independent subsystems ( Fig. 2), each of which has a bit pattern stored. The more similar the bit pattern to be examined to the respectively stored bit pattern, the faster (ie after fewer signals on the clock line of the circuit) the respective subsystem delivers an output signal. However, if the two bit patterns are more than about 50% different, no output signal is given. The information about the similarity of the bit pattern to be examined with the stored bit patterns thus lies in the temporal course of the signals on the outputs of the subsystems, the entirety of which forms the output bit vector of the circuit ( FIG. 1). The analysis of the time course of the output signals is not part of the invention, but for better understanding in the first embodiment example at the end of the description illustrates a possible type of analysis.

Im folgenden wird die Erfindung im Detail erläutert: Über die Eingangsleitungen wird dem Schaltkreis (Abb. 1) das zu untersuchende Bitmuster zugeführt. Jedes Untersystem (Abb. 2) des Schaltkreises erhält sowohl dieses Eingangsbit muster als auch ein gemeinsames Start- und Taktsignal. Jedes Untersystem hat ein Ausgangssignal von einem Bit. Die Gesamt heit dieser Ausgangssignale sind der Ausgangsbitvektor des Schaltkreises.The invention is explained in detail below: The bit pattern to be examined is fed to the circuit ( FIG. 1) via the input lines. Each subsystem ( Fig. 2) of the circuit receives both this input bit pattern and a common start and clock signal. Each subsystem has an output signal of one bit. The totality of these output signals are the output bit vector of the circuit.

Jedes Untersystem (Abb. 2) arbeitet unabhängig von den anderen Untersystemen. Die Informationsverarbeitung inner halb eines Untersystems ist in 6 Stufen eingeteilt, im folgenden mit Stufe A bis Stufe F bezeichnet.Each subsystem ( Fig. 2) works independently of the other subsystems. The information processing within a subsystem is divided into 6 levels, hereinafter referred to as level A to level F.

In Stufe A wird jedes Eingangsbit des Untersystems mit dem entsprechenden Bit des im Untersystem gespeicherten Bit musters verglichen (Abb. 2,(A)). Bei Gleichheit der zwei Bits wird ein 1-Bit erzeugt, ansonsten ein 0-Bit.In stage A , each input bit of the subsystem is compared with the corresponding bit of the bit pattern stored in the subsystem ( Fig. 2, (A)). If the two bits are identical, a 1 bit is generated, otherwise a 0 bit.

Stufe B des Untersystems ist ein Schalter zwischen dem Ausgangsbitmuster von Stufe A und dem rückgekoppelten Bit muster von Stufe E, die weiter unten erläutert wird. Falls die Startleitung (Abb. 1 und Abb. 2) auf 1 gesetzt ist, liegt am Ausgang der Stufe B das Bitmuster von Stufe A, ansonsten das von Stufe E (Abb. 2,(B)).Stage B of the subsystem is a switch between the output bit pattern of stage A and the feedback bit pattern of stage E , which is explained below. If the start line ( Fig. 1 and Fig. 2) is set to 1, the bit pattern of stage A is at the output of stage B , otherwise that of stage E ( Fig. 2, (B)).

In Stufe C des Untersystems werden die Bits aus Stufe B mit jedem Taktsignal (Abb. 1 und Abb. 2) gespeichert (Abb. 2, (C)). Die genaue Art der Speicherung spielt keine Rolle, solange sie taktgesteuert erfolgt.In stage C of the subsystem, the bits from stage B are saved with each clock signal ( Fig. 1 and Fig. 2) ( Fig. 2, (C)). The exact type of storage does not matter as long as it is clock-controlled.

Der Speicherinhalt von Stufe C ist das Eingangsbit muster für Stufe D und für Stufe F, welche weiter unten beschrieben wird.The memory content of level C is the input bit pattern for level D and for level F , which is described below.

Sei im folgenden N die Anzahl der Bits in den bisher erwähnten Bitmustern und C eine natürliche Zahl, die größer ist als 1 (z.B. C=3). Stufe D des Untersystems (Abb. 2,(D)) besitzt N Eingänge und N*C Ausgänge. Jeder der N*C Ausgänge ist durch eine direkte Verbindung mit einem der N Eingänge verbunden. Die Verbindungen sind entweder völlig zufällig gewählt oder weisen zumindest ein so hohes Maß an Unordnung auf, daß die unten beschriebene Wirkungsweise des Unter systems beobachtet werden kann.In the following, let N be the number of bits in the previously mentioned bit patterns and C a natural number that is greater than 1 (eg C = 3). Level D of the subsystem ( Fig. 2, (D)) has N inputs and N * C outputs. Each of the N * C outputs is directly connected to one of the N inputs. The compounds are either chosen completely at random or at least have such a high degree of disorder that the mode of operation of the subsystem described below can be observed.

In Stufe E sind die N*C Ausgänge von Stufe D zu N Gruppen von je C Bits zusammengefaßt. Jedes der N Ausgangs bits von Stufe E wird aus jeweils einer dieser Gruppen ermittelt (Abb. 2,(E)). Ist die Mehrzahl der Bits einer Gruppe 1, so ist das entsprechende Ausgangsbit auch 1, ist die Mehrzahl 0, so ist auch das entsprechende Ausgangsbit 0. Ist C eine gerade Zahl und die Anzahl von 0- und 1-Bits in einer Gruppe gleich, so kann das Ausgangsbit entweder gleich 0 oder gleich 1 gewählt werden; es kann von Gruppe zu Gruppe unter schiedlich gewählt werden und auch zeitlich variieren.In stage E , the N * C outputs from stage D are combined into N groups of C bits each. Each of the N output bits from stage E is determined from one of these groups ( Fig. 2, (E)). If the majority of the bits in a group are 1, the corresponding output bit is also 1, the majority is 0, the corresponding output bit is also 0. If C is an even number and the number of 0 and 1 bits in a group is the same, the output bit can be chosen either 0 or 1; it can be chosen from group to group and can also vary in time.

Die Ausgangsbits der Stufe E werden zurückgekoppelt zur Stufe B, so wie es oben beschrieben wurde.The output bits of stage E are fed back to stage B as described above.

In Stufe F wird das Ausgangssignal des Untersystems erzeugt (Abb. 2,(F)). Das Eingangsbitmuster der Stufe F ist der Speicherinhalt der Stufe C. Sind alle Bits 1, so ist das Ausgangsbit 1, ansonsten ist es 0.In stage F the output signal of the subsystem is generated ( Fig. 2, (F)). The level F input bit pattern is the level C memory content. If all bits are 1, the output bit is 1, otherwise it is 0.

Die Arbeitsweise des Untersystems (Abb. 2) ist wie folgt: Zu Beginn des Prozesses wird die Startleitung (Abb. 1 und Abb. 2) auf 1 gesetzt. Das am Eingang des Untersystems anlie gende Bitmuster wird in Stufe A umgeformt und über Stufe B zur Stufe C weitergeleitet. Es ähnelt jetzt umso mehr dem Bitmuster 111...11, je ähnlicher das Eingangsbitmuster dem (in Stufe A) gespeicherten Bitmuster des Untersystems ist. Mit einem Taktsignal wird es in den Speicher (Stufe C) ein gelesen. Im Anschluß wird die Startleitung wieder auf 0 gesetzt und verbleibt so im ganzen weiteren Prozeß. Waren Eingangsbitmuster und gespeichertes Bitmuster des Unter systems identisch, liefert Stufe F schon jetzt das Ausgangs signal 1. Im folgenden wird mit jedem Taktsignal das Aus gangsbitmuster von Stufe E in Stufe C abgespeichert. Das in Stufe C abgespeicherte Bitmuster entwickelt sich mit jedem Taktsignal entweder zu dem Bitmuster 111...11 oder zu dem Bitmuster 000...00 hin, jenachdem ob es zu Beginn mehr 1 oder mehr 0-Bits enthielt, bis es schließlich eines der beiden erreicht hat und dort verbleibt. Es erreicht umso schneller 111...11, je mehr 1-Bits es zu Beginn enthielt, bzw. umso schneller 000...00, je mehr 0-Bits es zu Beginn enthielt. Enthielt es zu Beginn ungefähr gleich viele 1- und 0-Bits, erreicht es nach relativ langer Zeit entweder 111...11 oder 000...00. Sobald 111...11 erreicht ist, gibt Stufe F eine 1 als Ausgabe des Untersystems ab. Die benötigte Anzahl von Taktsignalen bis zu diesem Ereignis (bzw. das Nichteintreten dieses Ereignisses) ist ein Maß für die Ähn lichkeit zwischen dem zu untersuchenden Eingangsbitmuster und dem (in Stufe A) gespeicherten Bitmuster des Untersystems:. Je ähnlicher sie sind, desto früher wird ein 1-Bit am Ausgang des Untersystems erzeugt; sind sie jedoch mehr als etwa 50% verschieden, verbleibt der Ausgang des Untersystems auf 0.The way the subsystem works ( Fig. 2) is as follows: At the start of the process, the start line ( Fig. 1 and Fig. 2) is set to 1. The bit pattern present at the input of the subsystem is transformed in stage A and forwarded to stage C via stage B. It is now more similar to bit pattern 111 ... 11, the more similar the input bit pattern is to the bit pattern of the subsystem stored (in stage A ). With a clock signal it is read into the memory (level C ). The start line is then reset to 0 and remains in the entire process. If the input bit pattern and the stored bit pattern of the subsystem were identical, stage F already provides output signal 1 . In the following, the output bit pattern from stage E to stage C is stored with each clock signal. The bit pattern stored in stage C develops with each clock signal either to the bit pattern 111 ... 11 or to the bit pattern 000 ... 00, depending on whether it initially contained more 1 or more 0-bits until it finally became one of the has reached both and remains there. It reaches 111 ... 11 the faster, the more 1-bits it initially contained, or the faster 000 ... 00, the more 0-bits it initially contained. If it contained approximately the same number of 1 and 0 bits at the beginning, it will reach either 111 ... 11 or 000 ... 00 after a relatively long time. As soon as 111 ... 11 is reached, level F outputs a 1 as the output of the subsystem. The required number of clock signals until this event (or the non-occurrence of this event) is a measure of the similarity between the input bit pattern to be examined and the bit pattern of the subsystem (stored in stage A ). The more similar they are, the sooner a 1 bit is generated at the subsystem output; however, if they are more than about 50% different, the subsystem output remains at 0.

Die mit der Erfindung erzielten Vorteile bestehen insbeson dere darin, daß alle Vergleiche zwischen dem zu untersuchen den Bitmuster und den abgespeicherten Bitmustern simultan erfolgen, und daß diese Vergleiche nur geringe Zeit, d.h. wenige kurze Taktzyklen, erfordern. Weiterhin läßt sich der Schaltkreis relativ einfach mit herkömmlichen digitalen Bau steinen aufbauen, wie in den folgenden Ausführungsbeispielen verdeutlicht wird.The advantages achieved with the invention are in particular the other is to examine all comparisons between that the bit pattern and the stored bit patterns simultaneously and that these comparisons take little time, i.e. few short clock cycles. Furthermore, the Circuitry relatively simple with conventional digital construction build stones, as in the following embodiments is made clear.

Das erste Ausführungsbeispiel ist in den Abb. 1 bis 9 dargestellt, die im folgenden näher erläutert werden:The first embodiment is shown in Figs. 1 to 9, which are explained in more detail below:

Abb.1 zeigt den gesamten Schaltkreis. Die Bitanzahl N in den zu untersuchenden Bitmustern ist 5. Die Anzahl der Unter systeme und somit der abgespeicherten Bitmuster ist 7 (im folgenden mit L bezeichnet). N und L wurden praxisfern sehr klein gewählt, in der Absicht, die Abbildungen übersichtlich zu gestalten. Fig. 1 shows the entire circuit. The number of bits N in the bit patterns to be examined is 5. The number of subsystems and thus the stored bit pattern is 7 (hereinafter referred to as L ). N and L were chosen to be very small from a practical point of view, in order to make the illustrations clear.

Abb. 2 zeigt ein Untersystem des Schaltkreises. Beispiele für mögliche Realisierungen der einzelnen Stufen des Unter systems sind in den Abb. 3 bis 7 dargestellt. Fig. 2 shows a subsystem of the circuit. Examples of possible implementations of the individual stages of the subsystem are shown in Figs. 3 to 7.

Abb. 3 zeigt ein Element aus Stufe A. Das Flipflop spei chert eines der Bits des im Untersystem gespeicherten Bit musters ab. Da dieses Bitmuster während des beschriebenen Prozesses nicht geändert wird, wurden Eingangs- und Taktlei tung des Flipflops der Einfachheit halber nicht eingezeichnet. Selbstverständlich muß mit ihrer Hilfe der Flipflopinhalt vor Prozeßablauf festgelegt werden. Fig. 3 shows an element from level A. The flip-flop stores one of the bits of the bit pattern stored in the subsystem. Since this bit pattern is not changed during the process described, the input and clock lines of the flip-flop have not been drawn in for the sake of simplicity. Of course, the flip-flop content must be determined with the help of the process.

Abb. 4 zeigt ein Element aus Stufe B. Fig. 4 shows an element from level B.

Abb. 5 zeigt Stufe D. Fig. 5 shows level D.

Abb. 6 zeigt ein Element aus Stufe E. Fig. 6 shows an element from level E.

Abb. 7 zeigt Stufe F. Fig. 7 shows level F.

Im folgenden sei der Verständlichkeit halber eine mögliche Art der Analyse der Ausgangsdaten des Schaltkreises (Abb. 1) erläutert. Sie ist nicht Teil der Erfindung. Die Eingangsdaten der Schaltungen 1 (Abb. 8) und 2 (Abb. 9) seien die Ausgangsbits des Schaltkreises (Abb. 1). Schaltung 1 erzeugt ein 1-Bit, wenn mindestens ein Untersystem des Schaltkreises eine 1 ausgibt. Schaltung 2 erzeugt ein 1-Bit, wenn genau ein Untersystem eine 1 ausgibt. Die Analyse der Ausgangsdaten kann nun z.B. so erfolgen, daß der Muster erkennungsprozeß spätestens dann abgebrochen wird (d.h. kein Taktsignal mehr gesendet wird), wenn Schaltung 1 eine 1 ausgibt. Falls dann auch Schaltung 2 eine 1 liefert, kann das eine, dies auslösende, Untersystem dazu veranlaßt werden, über einen Datenbus einen es kennzeichnenden Code zu über mitteln.For the sake of clarity, a possible way of analyzing the output data of the circuit ( Fig. 1) is explained below. It is not part of the invention. The input data of circuits 1 ( Fig. 8) and 2 ( Fig. 9) are the output bits of the circuit ( Fig. 1). Circuit 1 generates a 1 bit if at least one subsystem of the circuit outputs a 1. Circuit 2 generates a 1 bit if exactly one subsystem outputs a 1. For example, the analysis of the output data can now be carried out so that the pattern recognition process is then stopped at the latest (ie, no clock signal is sent more) when circuit 1 outputs a first If circuit 2 then also supplies a 1, the one subsystem that triggers this can be caused to transmit a code identifying it via a data bus.

Das zweite Ausführungsbeispiel ist praxisnäher als das zuvor beschriebene. Der prinzipielle Aufbau ist derselbe, nur daß nun N=500 und L=50 000 gewählt werden. Aus theoretischen Er wägungen und Simulationsrechnungen ergibt sich, daß C=3 die günstigste Wahl darstellt und daß die maximale Zahl von Takt signalen auf etwa 8 begrenzt werden kann, da weitere Taktzyk len i.A. nur sehr wenig zusätzliche Information erbringen.The second embodiment is more practical than the one previously described. The basic structure is the same, except that N = 500 and L = 50,000 are now selected. From theoretical considerations and simulation calculations, it follows that C = 3 represents the cheapest choice and that the maximum number of clock signals can be limited to approximately 8, since further clock cycles generally provide very little additional information.

Claims

Digitaler Schaltkreis zur Bitmustererkennung, der folgendermaßen gekennzeichnet ist: Der Schaltkreis (Abb. 1) ist unterteilt in voneinander unabhängig arbeitende Untersysteme (Abb. 2), von denen jedes ein Bitmuster abge speichert hat. Jedem der Untersysteme wird das zu unter suchende Bitmuster, sowie ein gemeinsames Start- und ein gemeinsames Taktsignal zugeführt. Jedes Untersystem hat ein Ausgangssignal von einem Bit. Die Gesamtheit dieser Ausgangs signale ist der Ausgangsbitvektor des Schaltkreises. Die Datenverarbeitung innerhalb eines Untersystems ist in 6 Stufen eingeteilt, im folgenden mit Stufe A bis Stufe F be zeichnet. Stufe A vergleicht jedes Eingangsbit des Unter systems mit dem entsprechenden Bit des im Untersystem gespei cherten Bitmusters. Bei Gleichheit der zwei Bits wird ein 1-Bit erzeugt, sonst ein 0-Bit (Abb. 2,(A)). Stufe B ist eine Schaltstufe: Ist das Startsignal 1, liegt am Ausgang von Stufe B das von Stufe A kommende Bitmuster, ansonsten das von Stufe E kommende (Abb. 2,(B)). In Stufe C des Untersystems wird das Bitmuster von Stufe B mit jedem Taktsignal gespei chert (Abb. 2,(C)). Sei im folgenden N die Anzahl der Bits in den bisher erwähnten Bitmustern und C eine natürliche Zahl größer als 1. Stufe D besitzt N Eingänge und N*C Ausgänge (Abb. 2,(D)). An den Eingängen liegt der Speicherinhalt von Stufe C. Jeder der N*C Ausgänge ist durch eine direkte Ver bindung mit einem der N Eingänge verbunden. Die Verbindungen sind entweder völlig zufällig gewählt oder weisen zumindest ein so hohes Maß an Unordnung auf, daß die Verwendung des Schaltkreises zum Zwecke der Mustererkennung möglich ist. In Stufe E sind die N*C Ausgänge von Stufe D zu N Gruppen von je C Bits zusammengefaßt. Jedes der N Ausgangsbits von Stufe E wird aus jeweils einer dieser Gruppen ermittelt (Abb. 2, (E)). Ist die Mehrzahl der Bits einer Gruppe 1 bzw. 0, so ist auch das entsprechende Ausgangsbit 1 bzw. 0. Ist die An zahl von 1- und 0-Bits einer Gruppe gleich, kann das Aus gangsbit entweder 1 oder 0 sein; dies kann von Gruppe zu Gruppe und auch zeitlich variieren. Das Eingangsbitmuster von Stufe F ist der Speicherinhalt von Stufe C (Abb. 2,(F)). Das Ausgangsbit von Stufe F ist 1, wenn alle Bits 1 sind, ansonsten ist es 0. Es ist das Ausgangssignal des Untersys tems (Abb. 2).Digital circuit for bit pattern recognition, which is characterized as follows: The circuit ( Fig. 1) is divided into mutually independent subsystems ( Fig. 2), each of which has stored a bit pattern. The bit pattern to be examined, as well as a common start and a common clock signal, are fed to each of the subsystems. Each subsystem has an output signal of one bit. The entirety of these output signals is the output bit vector of the circuit. Data processing within a subsystem is divided into 6 levels, hereinafter referred to as level A to level F. Level A compares each input bit of the subsystem with the corresponding bit of the bit pattern stored in the subsystem. If the two bits are identical, a 1 bit is generated, otherwise a 0 bit ( Fig. 2, (A)). Stage B is a switching stage: If the start signal is 1, the output of stage B contains the bit pattern coming from stage A , otherwise the one coming from stage E ( Fig. 2, (B)). In stage C of the subsystem, the bit pattern from stage B is saved with each clock signal ( Fig. 2, (C)). In the following, let N be the number of bits in the previously mentioned bit patterns and C be a natural number greater than 1st stage D has N inputs and N * C outputs ( Fig. 2, (D)). The memory content of level C is located at the inputs. Each of the N * C outputs is connected to one of the N inputs by a direct connection. The connections are either chosen completely at random or at least have such a high degree of disorder that the circuit can be used for the purpose of pattern recognition. In stage E , the N * C outputs from stage D are combined into N groups of C bits each. Each of the N output bits of stage E is determined from one of these groups ( Fig. 2, (E)). If the majority of the bits in a group are 1 or 0, the corresponding output bit is 1 or 0. If the number of 1- and 0 bits in a group is the same, the output bit can be either 1 or 0; this can vary from group to group and also over time. The input bit pattern of level F is the memory content of level C ( Fig. 2, (F)). The output bit of stage F is 1 if all bits are 1, otherwise it is 0. It is the output signal of the subsystem ( Fig. 2).