DE3630835C2 - Integrierte Halbleiterkreisanordnungen und Systeme - Google Patents

Description

Die Erfindung betrifft elektronische, integrierte Halbleiter­ kreise (Chips), die konfigurierbare logische Kreisanordnungen enthalten und Systeme, die derartige integrierte Kreise (Chips) anwenden.

Gegenwärtig sind zwei Arten derartiger Kreise verfügbar. Eine Art ist die sogenannte nicht-gebundene logische An­ ordnung (ULA), in der ein Chip zuerst mit nicht-verbundenen logischen Gattern, d.h. daß jedes Gatter an seinem eigenen Ort auf dem Chip isoliert ist, hergestellt wird und bei dem Zwischenverbindungen für spezielle bzw. besondere Zwecke durch eine speziell konfigurierte Metallisierungs­ schicht, die später aufgebracht wird, hergestellt werden. Gewöhnlich sind die Orte der Gatter im wesentlichen gleich­ mäßig über die benutzbare Fläche des Chips oder wenigstens über einen mittleren Bereich dieser Fläche verteilt. Ge­ genwärtig sind ULA-Anordnungen verfügbar, die etwa 500 bis 5000 Gatter aufweisen. Die Gatterkapazität wird sich je­ doch zweifellos vergrößern, wenn sich die Technologie wei­ ter entwickelt. Typischerweise werden etwa 60-80% der verfügbaren Gatter nach Herstellung der Zwischenverbindungen verwendet um eine ULA-Anordnung für einen besonderen Zweck zu konfigurieren. Es liegt dabei in der Natur der Konstruk­ tion von elektronischen Kreisen/Systemen, daß verschiedene örtliche Konfigurationen von zwischenverbundenen Gattern be­ sondere Funktionen ausführen und außerdem für Anforderungen des gesamten Kreises/Systems weiterverbun­ den sind, wobei einige Gatter unbenutzt bleiben. Design- Masken für derartige kunden- bzw. anwendungsorientierte Metallisierungsschichten sind teuer und zeitaufwendig. Außerdem muß man bei der Herstellung derartiger Masken in Be­ zug auf Fehler sehr intolerant sein, weil eine neue Maskie­ rung immer dann erforderlich ist, wenn Prototypen infolge von Design-Fehlern fehlerhaft arbeiten.

Die andere Art ist die sogenannte programmierbare Gatteran­ ordnung (PGA), bei der ein Chip mit logischen Gattern her­ gestellt wird, von denen alle oder die meisten individuell mit allen oder den meisten anderen Gattern in den meisten denkbaren, wenn nicht in allen denkbaren Weisen verbunden sind. Die PGA-Anordnung wird in der hergestellten Form dadurch konfiguriert, daß unerwünschte Zwischenverbindungen der Zwischenverbindungen herausgeschmolzen werden. Üblicherweise sind die Gatter an Kanten der benutzbaren Fläche des Chips oder an dem Bereich angeordnet, der für die Zwecke der PGA- Gatter gedacht ist, und wird ein mehr in der Mitte liegender Bereich dieser Fläche durch ein Netz bzw. Gitter von Zwischen­ verbindungen, die an Überkreuzungspunkten schmelzbar sind, oder Verbindungseinrichtungen belegt. Es überrascht nicht, daß die Gatterkapazitäten bzw. die Anzahl der vorhandenen Gatter sehr viel kleiner ist als dies bei ULA-Anordnungen der Fall ist. Oftmals liegt die Kapazität bei etwa 50 Gattern oder weniger im Hinblick auf die Zugehörigkeit zu tatsächlichen logischen Funktionen. Die Kapazität von PGA-Anordnungen im Hinblick auf den Aufbau komplexer elektronischer Kreise/ Systeme in der integrierten Kreisform ist im Vergleich zu den ULA-Anordnungen entsprechend begrenzt. Die PGA-Anordnungen weisen jedoch einen sehr beträchtlichen Vorteil für den Kreisdesigner auf. Dieser muß nämlich nicht einen anderen Chip verwenden und neu beginnen, wenn immer ein Fehler gemacht wird oder wenn immer eine Störung auftritt, die ein neues Design erfordert.

Es würde offenbar ein großer Vorteil sein und praktisch sehr nützlich sein, konfigurierbare, integrierte Kreise zu haben, deren Gatterkapazität größer ist als diejenige von PGA-Anordnungen (beispielsweise wenigstens um eine Größen­ ordnung größer, wenn nicht die Gatterkapazitäten von ULA- Anordnungen annähernd erreicht werden), wobei die Erleich­ terung der Anwendung für den Designer und das Nichterforder­ nis von Maskierungskosten, die die PGA-Anordnungen im Ver­ gleich zu den ULA-Anordnungen charakterisieren, erhalten bleiben. Die vorliegende Erfindung richtet sich hauptsäch­ lich auf die Herstellung solcher integrierter Halbleiter­ kreise.

In der DE 34 30 168 ist ein Verfahren und eine Vorrichtung zum Testen und Konfigurieren von Systemen in integrierten Schaltungen beschrieben. Dabei sind logisch komplexe Module 1, 3 über Kreuzschienenverteiler-Module 2, 2a untereinander verbunden. Die Module sind autonome Rechenwerke. Die Kreuzschienenverteiler-Module sind Flip-Flop-Schalter, mit denen serielle und parallele Busverbindungen hergestellt werden können. Verbindungen können zwischen den einzelnen Modulen durch Ansteuern der Flip-Flop-Schaltungen prinzipiell beliebig hergestellt werden.

Viele Gesichtspunkte der Erfindung ergeben sich im Zusammen­ hang mit deren Lehre. Ein Gesichtspunkt wird darin gesehen, daß die bisher im Zusammenhang mit PGA-Anordnungen angenom­ mene Praxis in Frage gestellt wird, gemäß der alle Möglich­ keiten der Gatterzwischenverbindungen in der hergestellten Form und vor der Konfiguration vorgesehen werden.

Gemäß diesem Gesichtspunkt der Erfindung sind in einem kon­ figurierbaren, integrierten Halbleiterkreis (Chip) in der hergestellten Form eine Mehrzahl von logischen Kreisen an diskreten Orten und ein beschränktes Signalübertragungssy­ stem zwischen Eingängen und Ausgängen der logischen Kreise, vorgesehen, wodurch direkte Verbindungswege zwischen jedem lo­ gischen Kreis der logischen Kreise und nur wenigen anderen der logischen Kreise bewirkt werden, wobei die Verbindungswege im Hinblick auf ihren Leitungszustand wählbar sind. Indirekte Verbindungen zu weiteren Kreisen der logischen Kreise sind über einen oder mehrere andere der logischen Kreise verfüg­ bar.

Geeigneterweise erstrecken sich die wählbaren Verbindungs­ wege für jeden logischen Kreis von dem Ausgang desselben zu Eingängen einer ersten Gruppe von anderen Kreisen der lo­ gischen Kreise und zu dessen Eingängen von Ausgängen einer zweiten Gruppe von anderen Kreisen der logischen Kreise, wobei jede Gruppe aller Gruppen (für alle der logischen Kreise) einzigartig ist. Normalerweise weisen erste und zweite Gruppen die einem besonderen logischen Kreis zuge­ ordnet sind, wenigstens einen anderen logischen Kreis gemein­ sam und sehr oft wenigstens einen anderen logischen Kreis nicht gemeinsam auf. Im allgemeinen wird jede Gruppe gewöhn­ lich ein kleiner Teil, weniger als 5%, der gesamten Anzahl der logischen Kreise sein. Es ist geplant, daß in vielen Aus­ führungsformen die Anzahl der logischen Kreise in einer Grup­ pe 10 oder weniger beträgt. Passenderweise kann die Anzahl in einer Gruppe so klein wie 5, aber von den Kanten einer An­ ordnung abgesehen, wenigstens 3 sein.

Der hier verwendete Begriff "in der hergestellten Form" be­ zeichnet den Chip (oder einen Teil desselben) in dem Zustand, in dem er hergestellt ist und vor irgendeiner Operation zur Bewirkung der Konfiguration. Der Begriff "wählbar", so, wie er hier in Zusammenhang mit einem Verbindungsweg ver­ wendet wird bedeutet, daß der Zustand des Weges gemäß dem er leitet, um elektrische Signale zu übertragen oder nicht­ leitet, relativ zu seinem Zustand in der hergestellten Form durch Anlegen von geeigneten Auswahlsignalen oder von ge­ eigneten Signalzuständen bestimmt werden kann. Der Begriff "logischer Kreis" ist in der hier verwendeten Form nicht auf die logischen Gatter mit einzelnen Funktionen (wie beispiels­ weise ein NAND-Gatter) beschränkt, die in den dargestellten Aus­ führungsformen verwendet werden.

Die direkten Verbindungswege verlaufen normalerweise zwischen physikalischen, benachbarten Orten logischer Kreise, was, wenn dies auch nicht wesentlich ist, die Verwirklichung einer gewünschten besonderen Kreisfunktion in einer lokalisierten Konfiguration der logischen Kreise, d.h. nur in einem Teil der Chipfläche, die von einer geeigneten Anzahl von diskreten Or­ ten der logischen Gatterkreise und durch die direkten Verbin­ dungswege belegt wird, erleichtert. Verbindungen zwischen sol­ chen lokalisierten Konfigurationen für Forderungen von Gesamt­ kreisen/Systemen können entweder einfach durch die direkten Verbindungswege oder durch die indirekten Verbindungen über ausgewählte Kreise der logischen Kreise erfolgen. Die Einbe­ ziehung von einer oder von mehreren Übertragungszeiten der logischen Kreise in einigen tatsächlichen konfigurierten in­ direkten Verbindungen ist gewöhnlich von einer kleinen Be­ deutung, weil diese etwa 3 Nanosekunden bei einer heutigen Technologie, wenigstens bei einfachen logischen Gatterkrei­ sen, nicht überschreiten müssen.

Es werden Einrichtungen zur Leitungswahl für die direkten Verbindungswege an Eingängen der logischen Kreisorte, d.h. in Beziehung zur zweiten Gruppe der Wege, die in den Ort ein­ treten, beschrieben. Diese Vorkehrungen könnten jedoch in gleicher Weise auch anderswo, beispielsweise an den Ausgängen der logischen Kreise, insbesondere in Abzweigungen von die­ sen (d.h. in Bezug auf die erste Gruppe der Wege, wenn sie den Ort verläßt), oder an Kombinationen von Eingängen und Aus­ gängen der logischen Kreisorte vorgesehen sein.

Was die direkten Verbindungswege und angemessene physikali­ sche Anordnungen der logischen Kreisorte auf einem Chip be­ trifft, ist es dienlich, die Dinge in der Form von logischen Diagrammen bzw. Schaltbildern zu betrachten, wobei jeder Ort eines logischen Kreises, wenn man auf die Oberfläche eines Chips aus Halbleitermaterial blickt, mit einem logischen Kreissymbol korreliert wird. Die Symbole/Orte werden üblicher­ weise in einer Gesamtanordnung einer wahrnehmbaren bzw. erkenn­ baren Ordnung oder eines Musters angeordnet, wobei die Zwischenräume zwischen diesen Kreissymbolen/Orten die direkten Verbindungswege tragen bzw. führen. Beispiele für solche regelmäßige Ordnungen bzw. Muster sind Matrixanordnun­ gen, obwohl es sehr wohl Versetzungen oder Schwankungen bzw. Staffelungen von logischen Kreisorten in und/oder zwischen Reihen und/oder Spalten geben kann. Solche logischen Kreise können in verschiedene Richtungen "weisen", die auf der Fläche des Chips wiedergegeben werden, wenn die Orte in der Form von Zugängen zu den Eingängen und Ausgängen sich gegen­ überliegend ausgebildet werden (oder wenn man ihre Ausgänge so betrachtet, als ob sie eine Richtung in der Art einer Pfeilspitze bewirken). Verschiedene alternative Anordnungen von logischen Kreisen, deren Orte in den Figuren mit Bezugs­ zeichen dargestellt sind, und andere Anordnungen können, wenigstens unter besonderen Umständen, gleich oder mehr effi­ zient oder effektiv sein.

Bei einer gegenwärtig bevorzugten Anordnung in einer matrix­ ähnlichen Grundanordnung mit Reihen und Spalten ist jeder Kreis der logischen Kreise in jeder Reihe so angeordnet, daß er in eine Richtung "weist", und ist jeder Kreis durch einen wählbaren Verbindungsweg von seinem Ausgang aus mit dem Ein­ gang des nächstfolgenden logischen Kreises in der Reihe ver­ bunden. Außerdem wechseln vorzugsweise die Richtungen der aufeinanderfolgenden Reihen, wodurch insgesamt zickzack- oder schlangenförmige indirekte Verbindungswege bewirkt werden. Vorzugsweise werden solche logischen Kreisausgänge wählbar mit Eingängen der nächstbenachbarten logischen Kreise in den­ selben Spalten, d.h. mit denjenigen in den nächst benachbar­ ten Reihen, verbunden. Dadurch werden Wege verfügbar, die jeweils entlang der Spalten laufen. Insgesamt ermöglicht eine derartige Anordnung eine Flexibilität der wählbaren direkten Verbindungen zwischen benachbarten logischen Kreisen in einer kompakten Gesamtanordnung von Orten logischer Kreise. Diese Flexiblität der Zwischenverbindungen ist in einer besonders vorteilhaften Weise dadurch ausdehnbar, daß ein weiterer wählbarer direkter Verbindungsweg vom Ausgang jedes logischen Kreises zum Eingang des übernächsten logischen Kreises in derselben Reihe vorgesehen wird, der in derselben Richtung wie die direkte Verbindung zum nächsten logischen Kreis ver­ läuft.

Die Worte "Reihe" und "Spalte" spiegeln sich üblicherweise in den tatsächlichen Anordnungen der Orte der logischen Kreise auf einem Chip in einer gewissen wahrnehmbaren Form wieder. Hier werden sie jedoch in der Hauptsache zur Erleich­ terung der Erläuterung, d.h. nicht um notwendigerweise eine Genauigkeit des Layouts/der Topographie der Orte der logi­ schen Kreise anzudeuten, verwendet. Es sollte jedoch klar sein, daß alle Ausführungsformen der vorliegenden Erfindung die Auswahl von Verbindungswegen zum Zwecke der Konfigura­ tion relativ zu den Anordnungen der Orte der logischen Krei­ se ermöglichen sollen, die im wesentlichen gleichmäßig über wenigstens einen Teil der relevanten Fläche eines Chips ver­ teilt sein können.

Ein weiterer Gesichtspunkt der vorliegenden Erfindung betrifft auswählbare Verbindungseinrichtungen, die die Chipfläche haupt­ sächlich zur Formation von Orten logischer Kreise durchlaufen.

Gemäß diesem Gesichtspunkt weist ein konfigurierbarer, inte­ grierter Halbleiterkreis (Chip) in der hergestellten Form ei­ ne Mehrzahl von logischen Kreisen auf, die in ihm so ausge­ bildet sind, daß sie über wenigstens einen Teil seiner nutz­ baren Fläche verteilt sind. Außerdem weist dieser integrierte Kreis (Chip) eine Einrichtung zur direkten Signalübertragung auf, die wenigstens einen Leitungsweg umfaßt, der wählbaren Verbindungswegen für Eingänge und Ausgänge der Mehrzahl der logischen Kreise oder wenigstens einer Untergruppe derselben zugeordnet ist. Dieser Weg oder diese Wege können vollständig oder hauptsächlich in den Zwischenräumen zwischen diskreten Orten der logischen Kreise angeordnet sein oder entlang die­ ser Zwischenräume verlaufen wobei wählbare Abzweigungswege in diese Orte verlaufen. Diese Einrichtung wird hier als ein direktes Verbindungsbus-System bezeichnet, dessen Wege mehr der Orte der logischen Gatter durchlaufen, als durch die zu­ erst erörterten direkten Verbindungswege erreicht werden können.

Obwohl dieses Merkmal klar erkennbar allein anwendbar ist, weist es einen besonderen Vorteil auf, wenn es im Zusammen­ hang mit den direkten Verbindungswegen des beschränkten Signal­ übertragungssystems angewendet wird, um wählbare andere direk­ te Verbindungen zwischen nicht-benachbarten Orten logischer Kreise zu schaffen. Diese Einrichtung vermeidet Übertragungs­ zeiten von logischen Kreisen der direkten Verbindungen und ermöglicht direkte Verbindungen zwischen Gruppierungen von Or­ ten in verschiedenen Bereichen der Fläche. Diese anderen Ver­ bindungswege können sich entlang der Reihen und Spalten einer Matrixanordnung von logischen Kreisen erstrecken. Abzweigun­ gen zu zwei vorgesehenen bzw. reservierten Eingängen an jedem Ort eines logischen Kreises können dann wählbar sein. Dies gilt auch für weitere bevorzugte Abzweigungen von jedem Ausgang eines logischen Kreises. Verbindungen über solche Verbindungswege der direkten Verbindungsbus-Leitung können entlang von ausgewählten Reihen oder Spalten und von einer zur anderen derselben in einer gewünschten Weise verlaufen, wobei getrennte Segmente vorgesehen werden können. Es ist nicht nötig, daß die Verbindungswege eines solchen direkten Verbindungsbus-Systems alle metallisiert sein müssen, weil wenigstens Teile Wege sein können, die durch ein Wirtskri­ stall-Halbleitermaterial mit einer vergrößerten Leitfähig­ keit, beispielsweise durch Polysilicium bei Silicium als Wirts­ material verlaufen. Keine Richtung der reihen- und spalten­ förmigen Verbindungswege muß sich ununterbrochen über die gesamte Anordnung der Orte der logischen Kreise erstrecken.

Sie können sich auf eine Untergruppe von logischen Gattern und Anordnungen beschränken oder sie können auf jede der mehreren Untergruppen lokalisiert vorgesehen werden. Je­ de in Bezug auf die Untergruppen erforderliche weitere Zwi­ schenverbindung kann durch einen logischen Kreis oder Kreise verlaufen.

Es kann vorteilhaft sein, daß sich in Abschnitte unterteilte Bereiche solcher Wege, die verschiedenen Untergruppen ent­ sprechen können, um wenigstens einen Ort eines logischen Kreises überlappen. In Abschnitte unterteilte Einrichtungen sind insbesondere im Hinblick auf ihre größere Impedanz im Vergleich zu metallisierten Wegen für Wege mit einer vergrö­ ßerten Leitfähigkeit oder für Teile von Wegen besonders nützlich, weil sie sich dann auf ein bestimmtes Ausmaß, beispielsweise auf 6 Orte logischer Kreise beschränken.

Beispielsweise könnten die den Reihen entlang laufenden Wege metallisiert sein, wobei sie einmal unterbrochen sein können, wobei dann die Möglichkeit der Zwischenverbindung über einen logischen Kreis besteht, während die entlang der Spalten verlaufenden Wege aus Polysilicium mit sehr viel kürzeren eingeschobenen und überlappenden Längen bestehen können und auch über logische Kreise zwischenverbindbar sein können.

Es wurde für alle Auswahleinrichtungen der Eingangsverbin­ dungswege zu einem besonderen logischen Kreis und für irgend­ eine Auswahleinrichtung der Verbindungswege davon als passend herausgefunden, daß sie sich in der Nähe des besonderen logischen Kreises befindet und daher auch so angesehen wer­ den können, als ob sie in dem Ort des logischen Kreises ent­ halten wären.

Um die selektive Adressierung von Orten logischer Kreise (in Bezug auf die Konfiguration von wählbaren Verbindungswegen zu ihren Eingängen oder von ihren Ausgängen) zu erreichen, können Zwischenräume zwischen ihnen außerdem durch spezielle Reihen und Spalten überkreuzt werden, die sich entlang der Leitungswege (Adressenwege) erstrecken.

Die letzteren treten in einer geeigneten Weise in den Ort jedes logischen Kreises über Abzweigleitungen von jedem der entsprechenden Reihen- und Spalten-Adressenwege ein. Außerdem weisen sie weitere zugeordnete Kreisanordnungen auf, die dazu dienen um (durch koinzidierende Erregung) Kreis­ zustände herzustellen, die zur Auswahl von geforderten wähl­ baren Verbindungswegen, beispielsweise zur Herstellung von Spannungspegeln, die das geforderte Ansprechen auf ein tat­ sächliches Konfigurierungssignal sicherstellen, beitragen.

Um die adressierten logischen Kreise in Bezug auf ihre wähl­ baren und gewünschten Verbindungswege zu konfigurieren, be­ steht ein weiterer Gesichtspunkt der Erfindung darin, daß ein Konfigurierungs-(Programm)-Bus-System vorgesehen wird, das eine Anzahl von (Programm)-Leitungswegen enthält, die der ma­ ximalen Anzahl der wählbaren Verbindungswege in irgendeinem Ort der Orte der logischen Kreise entsprechen. Die Programm­ leitungswege durchlaufen (üblicherweise dazwischen, aber in sie abgezweigt) alle Orte der Orte der logischen Kreise und sind wenigstens wirksam, um Kreisbedingungen, die für die Konfiguration gefordert werden, d.h. um gewöhnlich die elek­ trischen Konfigurierungssignale anzulegen, zu vervollständi­ gen.

Dann können die Adressenwege alle der wählbaren Wege an den sequentiell ausgewählten Orten der logischen Kreise bestimmen und die Programmwege arbeiten an jedem Ort zusammen, um die geforderte Konfiguration durch Ändern des Leitungszustan­ des von geeigneten wählbaren Verbindungswegen zu bewirken.

Zum Zwecke der Auswählbarkeit sind Kreiselemente vorgesehen, wobei eines pro auswählbarem Verbindungsweg vorgesehen ist. Der so hergestellte Leitungszustand dieser Kreiselemente kann durch ein elektrisches Konfigurierungssignal oder durch ei­ nen Kreiszustand verändert werden.

Eine Alternative besteht darin, daß mehr Adressenwege zu je­ dem Ort eines Logikkreises verlaufen und daß kodierte Ver­ bindungen relativ zu den wählbaren Verbindungswegen an dem Ort vorgesehen werden, so daß wenigstens die Konditionierung eines unterschiedlichen oder mehrerer (weniger als alle) der wählbaren Verbindungswege sequentiell bewirkt wird.

Dies führt dazu, daß zwei oder mehr sowohl von den Reihenadres­ senwegen als auch von den Spaltenadressenwegen vorgesehen wer­ den und zu einer Reduzierung der Anzahl der geforderten Programmwege. Jede der reduzierten Anzahl der Programmwege bedient mehr als einen der wählbaren Verbindungswege an jedem Ort eines logischen Kreises, aber nur einer von ihnen wird zu irgendeiner Zeit durch die Adressenwege konditioniert. Wenn genug Adressenwege vorhanden sind, um jeden wählbaren Verbindungsweg an jedem Ort zu identifizieren, könnten die Pro­ grammwege durch einen einzigen Konfigurierungssignalweg ersetzt werden. Andererseits könnte das Einschalten der Adres­ senwegerregung auf einer selektiven Basis erfolgen, wenn diese Erregung ausreicht, um auch Kreiszustände herzustel­ len, die die Konfiguration automatisch bewirken.

Wenigstens dort, wo die Kreiselemente der auswählbaren Ver­ bindungswege in dem Chip in der hergestellten Form norma­ lerweise leitend sind und irreversibel nicht-leitend ge­ macht werden müssen, können sie das enthalten, was als "Leitungsglieder" bezeichnet wird, die aus schmelzbaren Lei­ tern oder aus anderen abschaltbaren Arten (beispielsweise aus einer durchbrennbaren Diode) bestehen. Weitere zugeordne­ te Schaltkreise enthalten normalerweise eine aktive Kreis­ einrichtung, die so konditioniert ist, daß sie einen elek­ trischen Abschaltstrom als ein Konfigurierungssignal durchläßt. Andererseits können Blockierungssignale zur Steuerung der Stromsteuereinrichtungen (des weiteren Schaltkreises) ver­ wendet werden, durch die der Abschaltstromfluß anderweitig an jedes der Kreiselemente des adressierten Ortes eines Logik­ kreises angelegt wird, dessen Steuereinrichtung nicht blockiert ist.

Eine Alternative zu einem schmelzbaren oder anderweitig irre­ versibel abschaltbaren Leitungsglied umfaßt schaltbare lei­ tende oder nicht-leitende Kreiselemente, bei denen es sich typischerweise um aktive Kreiskomponenten, beispielsweise um Transistoren, handelt. Dann können Signale an den Adressen- und Programmwegen oder nur an kodierten Adressenwegen ver­ wendet werden, um geeignete Zustände zur Einstellung des reversiblen Leitungszustandes dieser Kreiselemente herzustellen. Typischerweise sind aktive Kreiselemente (beispielsweise auch Transistoren) von zugeordneten weiteren Schaltkreisen in geeigneten Kreiskonfigurationen mit den wählbaren leiten­ den oder nicht-leitenden Kreiselementen vorgesehen, um die­ se letzteren zum Leiten zu konditionieren. Bei einigen Aus­ führungsformen der vorliegenden Erfindung sind die Leitungs­ zustände so konfiguriert, daß sie beim Betrieb erhalten blei­ ben bis sie rekonfiguriert werden (statisch). Bei anderen Ausführungsformen müssen die konfigurierten Leitungszustände wiederaufgefrischt werden (dynamisch).

Bei integrierten CMOS-Kreistechnologien können Ladungs-Trap­ ping-Transistoren, beispielsweise Floating-Gate-Transistoren oder Oxyd-Nitrid-geschichtete Transistoren ausgewählte Lei­ tungszustände einstellen, die für zugeordnete auswählbare Verbindungswege in einer Weise statisch sind, die irgendwie analog zu der Art ist, die im Zusammenhang mit EPROM-Anord­ nungen angewendet wird. Hier werden solche Ladungs-Trap­ ping-Transistoren, obwohl sie zur Steuerung der Kreiselemen­ te verwendet werden, die normale MOS-Transistoren enthalten, speziell verwendet, um zu bestimmen, ob diese MOS-Transisto­ ren leitend sein müssen, wie dies selektiv konfiguriert ist.

Eine Alternative würde darin bestehen, diese Steuerzustände durch Kombinationen von MOS-Transistoren und Kondensatoren in einer Weise herzustellen, die analog zu derjenigen ist, die im Zusammenhang mit sogenannten dynamischen Schreib/Le­ se-Speichern (DRAMS-Anordnungen) ist, die dann aber na­ türlich eine Wiederauffrischung fordert, d.h. auf einer dy­ namischen Basis arbeiten.

Eine bedeutende Entwicklung, die die Verwendung von einzel­ ne Signale durchlassenden Feldeffekttransistoren als aus­ wählbare die Verbindung steuernden Kreiselemente betrifft, ist Gegenstand einer anderen Patentanmeldung.

Grundsätzlich wird in einem Feldeffekt-Halbleiterchip ein einzelne Signale durchlassender Transistor zwischen einen Bit-Signaleingang und einen Bit-Signalausgang geschaltet, wo­ bei seine Steuerelektrode zur zeitweiligen Erregung durch ei­ nen Schaltkreis verbunden wird, der nur bei vorbeschriebenen Intervallen wirksam ist. Der einzelne Signale durchschalten­ de Transistor ist wirksam, um Signale zwischen diesen Erre­ gungen seiner Steuerelektrode durchzuschalten. Diese Erregun­ gen machen den einzelne Signale durchlassenden Transistor leitend, d.h. sie schalten ihn in Bezug auf die Leitung ein und es wird bewirkt, daß diese Leitung, trotz einiger Abschwä­ chung, infolge der periodischen Wiederauffrischung fort­ dauert, die bei den vorbeschriebenen Intervallen erfolgt. Die den einzelne Signale durchschaltenden Transistoren innewoh­ nende Kapazität führt unvermeidbar zu einer Ansammlung von Ladung während jeder dieser an seine Steuerelektrode ange­ legten Erregungen. Der Schaltungskreis wirkt nicht, um an den vorbestimmten Intervallen eine Entladungsspannung zwi­ schen den Erregungen anzulegen, sondern, um die Steuerelek­ trode zwischen Auffrischungen durch die Erregungen "Floaten" zu lassen. Derartige einzelne Signale durchlassende Tran­ sistoren sind natürlich in der Lage, ununterbrochen trotz der intermittierenden Erregung ihrer Steuerelektroden, Signale durchzulassen.

Es wird außerdem ein anderer einzelne Signale durchlassender Transistor für bipolare Halbleiterchips vorgeschlagen, der auch bei oder in der Nähe von normalen logischen Spannungs­ pegeln oder Geschwindigkeiten arbeitet und der arbeitet, ohne daß eine Wiederauffrischung erforderlich ist. Dieser Vor­ schlag enthält Kreisgestaltungen, die wenigstens im Hinblick auf ihre Wirkung einem silicium-gesteuerten Gleichrichter (SCR) ähneln, der einem anderen Transistor zur Auswahl zuge­ ordnet ist, um eine Triggerung zu bestimmen, die den einzel­ ne Signale durchlassenden Transistor in einen leitenden Zu­ stand zwingt, bis er zurückgesetzt wird oder bis die Versor­ gungsspannung verloren geht. Wenigstens für ein NAND-Gatter kann der Signale durchlassende Transistor effektiv eine Eingangsstufe des Gatters sein.

Es sollte klar sein, daß geplante Alternativen für irrever­ sibel schmelzbare oder abschaltbare Glieder oder Teile, d.h. also daß in der Tat alle möglichen, reversiblen Leitungs­ schemata-Einrichtungen, zu integrierten Kreisen dieser Erfin­ dung führen, die rekonfigurierbar sind.

Unter bedeutenden Verwirklichungsformen besteht die Möglich­ keit, denselben Chip wiederzuverwenden, sei es durch einen Designer, der einen Prototyp eines besonderen Systems/ einer besonderen Funktion herstellt oder dieses entwickelt oder durch einen Hersteller, der sein Inventar einstellt. Chips, die Ladungs-Trapping-Transistoren anwenden, können durch geeigne­ te Einrichtungen, beispielsweise durch einen EPROM-Schreiber rekonfiguriert werden, sei es daß sie von einem Modell oder Masterchip oder von den Inhalten irgendeines Speichers ar­ beiten, der Teil eines programmierten Computersystems sein kann, das als ein Designterminal und/oder eine Bibliothek von verfügbaren Konfigurationen arbeitet. Irgendeine solche ange­ wendete Konfiguration ist statisch, d.h. sie erfordert keine Wiederauffrischung. Die Konfiguration wird jedoch gewöhnlich sehr viel langsamer sein und sehr viel höhere Signalpegel er­ fordern, als für ihren nachfolgenden Betrieb in der Form ei­ nes konfigurierten logischen Systems erforderlich sind. Dies würde gegen eine Rekonfiguration bei der tatsächlichen An­ wendung sprechen, obwohl die EPROM-Chipentwicklung dies mög­ lich machen kann.

Es besteht jedoch die Möglichkeit, bei oder in der Nähe von normalen logischen Signalpegeln und Geschwindigkeiten zu re­ konfigurieren. Dieses würde bei den zuvor genannten Chips an­ wendbar sein, die MOS-Transistor/Kondensator-Kombinationen vom DRAM-Typ verwenden, und wird noch wirksamer durch die vorliegenden Vorschläge erreicht, die einzelne Signale durch­ lassende Transistoren betreffen. Derartige Chips vom Feld­ effekttyp arbeiten im allgemeinen dynamisch, was bedeutet, daß irgendeine enthaltene Konfiguration wiederaufgefrischt werden muß. Bipolare Chips können jedoch statisch sein, wenn man den vorliegenden SCR-bezogenen Vorschlag anwendet.

Die Rekonfigurierbarkeit unterliegt unabhängig davon, ob die rekonfigurierbaren Chips die hier geplante Form aufwei­ sen oder ob sie ein etwas anderes Design und eine andere Ver­ wirklichungsform besitzen, anderen Aspekten der vorliegen­ den Erfindung.

Ein einem solchen Aspekt der vorliegenden Erfindung entspre­ chendes elektronisches System, das einen rekonfigurierbaren Chip anwendet, enthält außerdem eine Einrichtung, die dem Chip immer dann, wenn eine Konfiguration gefordert wird, elektrische Eingangssignale darbietet, die die dann gewünsch­ te Konfiguration bestimmen. Solche elektronischen Systeme sind normalerweise digital. Sie können eine Einrichtung ent­ halten, die Signale von dem Chip verwendet. Vorzugsweise können sie auch eine Einrichtung enthalten, die Signale für den Chip erzeugt.

Bestimmungssignale können entsprechend den Inhalten eines Speichersystems erzeugt werden. Dieses Speichersystem kann permanent, semipermanent oder temporär entsprechend dem Zu­ stand eines Computers oder eines anderen Daten verarbeitenden Systems sein. Es kann jedoch auch irgendeine Quelle für Bestimmungssignale angewendet werden.

Bei der Verwendung eines oder mehrerer rekonfigurierbarer Chips kann wenigstens ein Teil eines elektronischen Gesamt­ systems die Möglichkeit einer Rekonfiguration, sei es in der Form von alternativen Sicherstellungskonfigurationen für eine oder für mehr besondere Funktionen oder in der Form von alternativen Funktionen, die nicht zusammen gefordert werden, oder in der Form einiger Kombinationen dieser beiden. Für alternative Funktionen kann die Einrichtung einen Se­ quenzer bzw. Sortierer, beispielsweise in Verbindung mit einer geeigneten Adressiereinrichtung des Speichersystems enthal­ ten. Teile des vorliegenden Chips können befriedigend als Adresseneinrichtung insbesondere von einem speziell zugeordne­ ten Speicher, vorzugsweise einer RAM-Anordnung, konfiguriert werden, um bei sukzessiven Rekonfigurationen zu arbeiten.

Die Rekonfigurierung der Chips bei den normalen oder in der Nähe der normalen logischen Signalpegel und Geschwindigkeiten kann zu einem elektronischen System mit weniger Chips führen, weil wenigstens einige dieser Chips rekonfiguriert werden können, um eine Folge von wenigstens zwei Funktionen zu über­ nehmen, die sonst getrennte Chips erfordern würden, deren Funktionen aber nicht notwendigerweise gleichmäßig gefordert werden. Es kann auch irgendeine gewünschte Anzahl von rekon­ figurierbaren Chips für gewünschte serielle Verarbeitungen oder zur Ausführung von parallelen Verarbeitungen zusammen konfiguriert werden. Das letztere kann teilweise auf der Grundlage desselben Algorithmus oder derselben Funktion, beispielsweise mit verschiedenen Startpunkten eines Spek­ trums von Daten zur Untersuchung durch diesen Algorith­ mus oder diese Funktion erfolgen. Dadurch wird die Rate der pro Zeiteinheit ausgeführten Operationen wirksam multi­ pliziert. Derartige Systeme können üblicherweise rekonfigu­ rierbare Chips auf derselben gedruckten Schaltungsplatte ent­ halten, die auch Adressen/Daten-Bus-Systeme aufweist. Jeder Chip kann einen Speicher, üblicherweise eine ihm zugeordnete RAM-Anordnung enthalten. Die Leistung bei der Datenverarbei­ tung kann bei einem solchen System bei sehr kleinen Kosten sehr groß sein.

Wenigstens dort, wo irgendein im wesentlichen für einen be­ sonderen Zweck zu konfigurierender Chip für andere mögliche Konfigurationen für denselben Zweck, d.h. für Rekonfigura­ tionen im Falle des Versagens der gegenwärtigen Konfiguration, geeignet ist, kann dies gemäß den Ergebnissen der Testver­ fahren/Funktionen, die extern angewendet und gesteuert oder vorteilhafterweise auf dem betroffenen Chip oder wenigstens in seinem zugeordneten Speicher enthalten sein können, auf einer automatischen Basis erfolgen.

Wenigstens in Verbindung mit rekonfigurierbaren Chips wur­ de es als vorteilhaft herausgefunden, spezielle Einrich­ tungen bzw. Vorkehrungen auf den Chips vorzusehen, die sich auf die Eingabe/Ausgabe beziehen. Verschiedene Merkmale die­ ser Vorkehrungen enthalten:

• a) die Vorsehung von Eingabe/Ausgabe-Schaltkreisen für den Kanten am nächsten liegende konfigurierbare Orte für Logikkreise in der Form von peripheren Zellen, die einen vielfachen Zugang zwischen tatsächlichen Kantenstiften oder Pads für die Eingabe/Ausgabe von Signalen und eine größere Anzahl von Eingabe/ Ausgabe-Leitungen an den kanten-nächsten Orten von logischen Kreisen, vorzugsweise sowohl zu einem Eingang jedes kanten-nächsten Ortes eines logischen Kreises und von seinem Ausgang bieten, obwohl es für jeden der letzteren Orte vorteilhaft ist, einem dualen Zweck dadurch zu dienen, daß er außerdem mit Eingängen des nächsten Ortes der Orte der logischen Kreise in der Anordnung verbunden ist;
• b) Vorsehung, daß wenigstens einige individuelle Unter­ zellen dieser peripheren Zellen konfigurierbar und rekonfigurierbar sind, um Eingabe- oder Ausgabezwecken zu dienen, daß sie in einer geeigneten Weise in gegen­ seitiger Wechselbeziehung mit wenigstens solchen Lei­ tungen stehen, die als Ausgang von den Orten der kanten-nächsten logischen Kreise und als Eingang zu den nächsten kanten-nächsten Orten von logischen Krei­ sen dienen können und daß vorzugsweise eine Signal­ übertragung von den Orten der logischen Kreise und zurück zu den Orten der logischen Kreise möglich ist;
• c) Vorsehung von mehreren Verbindungen von Eingabe/Aus­ gabe-Leitungen von Orten logischer Kreise zu Unter­ zellen auf einer effizienten oder regelmäßigen Basis;
• d) Vorsehung einer periphereren Zelle aus solchen Unter­ zellen an jeder von wenigstens zwei, vorzugsweise allen vier Seiten einer physikalisch rechtwinkligen Anordnung von Orten logischer Kreise;
• e) Vorsehung von sich seitenweise erstreckenden Leitungs­ wegen außerhalb der peripheren Zellen, wobei diese Wege alternative Verbindungem von Kantenstiften oder Pads zu peripheren Zellen an benachbarten Seiten bieten.

Es wird darauf hingewiesen, daß andere Merkmale oder Kom­ binationen von Merkmalen sich sowohl als neu als auch als nützlich herausstellen können. In diesen Fällen sind diese als erfinderisch zu betrachten.

Im Folgenden werden die Erfindung und Ausgestaltungen der­ selben beispielhaft im Zusammenhang mit den Figuren er­ läutert. Es zeigt:

Fig. 1 das Layout einer grundlegenden Anordnung lo­ gischer Kreise, tatsächlich von NAND-Gattern;

Fig. 2 eine Variante eines Gatter-Layouts mit einer eigenen direkten Gatterverbindung;

Fig. 3 in schematischer Darstellung zusätzlich zur Fig. 1 das Layout für Adressenleitungswege;

Fig. 4 in schematischer Darstellung zusätzlich zur Fig. 1 das Layout eines Programmbussystems;

Fig. 5 in schematischer Darstellung zusätzlich zur Fig. 1 das Layout eines direkten Verbindungsbus­ systems;

Fig. 6 eine Variante des direkten Verbindungsbus­ systems, das für Untergruppen der Gatter-Anordnung unterteilt ist;

Fig. 6A eine Abänderung der Fig. A;

Fig. 7 ein Schaltbild, das alle Einrichtungen der Fig. 3, 4 und 5 auf zwölf logischen Kreisen des Layouts der Fig. 2 zeigt;

Fig. 8 einen Schaltkreis des Ortes eines NAND-Gatters, das zu seiner Konfiguration schmelzbare Glie­ der anwendet;

Fig. 9 ein Schaltbild des Ortes eines NAND-Gatters mit zwei Eingängen, das rekonfigurierbare Verbindungen des statischen MOS-Typs anwendet;

Fig. 10 ein Schaltbild des Ortes eines NAND-Gatters mit drei Eingängen, das ähnlich wie das der Fig. 9 beschaffen ist;

Fig. 11 ein Schaltbild, das sich auf einen Ort eines NAND-Gatters bezieht, das rekonfigurierbare Verbindungen eines dynamischen MOS-Typs anwendet;

Fig. 12 ein Blockschaltbild einer Ausführungsform der Fig. 13;

Fig. 13 ein Blockschaltbild der Gatterorte der Fig. 12 an der Ecke einer rekonfigurierbaren Anordnung;

Fig. 14 eine schematische Darstellung einer rekonfi­ gurierbaren Gatter-Anordnung 300 und periphe­ rer Eingabe/Ausgabe-Zellen 310A, B, C, D;

Fig. 15 ein schematisches Blockschaltbild einer peripheren Zelle;

Fig. 16 ein schematisches Schaltbild einer typischen Unterzelle der peripheren Zelle;

Fig. 17A und 17B verschiedene Auswahllogiken;

Fig. 18 ein Schaltbild eines Ortes eines NAND-Gatters, das nach einer bipolaren Technologie aufge­ baut ist und ohne die Notwendigkeit einer Wiederauffrischung rekonfigurierbar ist;

Fig. 19 eine Übersicht dessen, was normalerweise auf einem vorliegenden Chip vorhanden sein muß;

Fig. 20-22 Blockschaltbilder zur Erläuterung der System- Anwendungen der vorliegenden Chips; und

Fig. 23 wie ein System mit mehreren Chips auf einer gedruckten Schaltungsplatte realisiert werden kann.

In den Figuren sind NAND-Gatter als die zuvor erwähnten lo­ gischen Kreise dargestellt. Dies soll jedoch nicht als Be­ schränkung aufgefaßt werden.

Gemäß Fig. 1 enthält ein hergestellter Halbleiterchip einen Bereich der eine Matrix-Anordnung von NAND-Gattern 10 an diskreten Orten trägt. Zum Zwecke der einfachen Darstel­ lung ist die dargestellte Matrix klein im Vergleich zu einem normalen-tatsächlichen Layout, das sich bis auf Tausende von Gatter-Orten ausdehnen kann. In der hergestellten Form weist der Chip auch Verbindungswege 14 zur direkten Gatterverbin­ dung auf. Für jedes Gatter der Reihen und Spalten ist, an­ ders als für die Gatter an den Kanten, der Ausgang 12 di­ rekt bei 14A mit dem Eingang des nächsten Gatters entlang der Reihen derart verbunden, daß jeweils das vordere Ende mit einem hinteren Ende in Reihe geschaltet ist. Der Ausgang 12 ist außerdem bei 14B und 14C mit den Eingängen von Gattern verbunden, die mit ihren Gattern derart in Reihe verbunden sind, daß ihre Vorderenden mit den hinteren Enden in der entgegengesetzten Richtung verbunden sind. Jeder der direk­ ten Verbindungswege 14A, B und C ist von der Art, daß die Leitung auswählbar ist. Die Gatter an den Enden der Reihen und Spalten weisen die beschriebenen direkten Verbindungswege und unbenützte Verbindungswege auf, die zur Dateneingabe und Datenausgabe für die Gatteranordnung verwendet werden können.

Die Fig. 2 zeigt das Layout derselben Grundgatteranordnung, wobei die Verbindung eines Ausganges mit dem Eingang des übernächsten Gatters der Reihe als ein auswählbarer Verbin­ dungsweg 14F dargestellt ist.

Wenn man jedes Gatter so betrachtet, daß es direkt durch andere Gatter verbunden ist, und daß es durch Wege zwischen seinen Eingängen und Ausgängen einer zweiten Gruppe von an­ deren Gattern verbunden ist, weist kein Gatter weniger als ein anderes Gatter, das zwischen diesen Gruppen gemeinsam ist, und wenigstens ein anderes Gatter auf, das nicht gemeinsam ist. Tatsächlich weisen in den Fig. 1 und 2 von den Gattern an den Kanten der Anordnung abgesehen alle Gatter wenigstens drei Gatter in jeder ihrer Gruppen auf, von denen zwei beiden Gruppen gemeinsam sind und von denen eines (Fig. 1) oder zwei (Fig. 2) jeder Gruppe nicht gemeinsam ist. Die gemeinsamen Gatter teilen tatsächlich dieselbe Spalte wie das betroffene Gatter und die anderen Gatter teilen dieselbe Reihe. In den Fig. 1 und 2 sind erste Gruppen (FS) und zweite Gruppen (SS) für ein Gatter (10R) dargestellt.

Die Anordnung der Fig. 1 ist besonders kompakt. Sie kann ein­ fach unter der Anwendung einer Metallisierungsschicht reali­ siert werden. Die Vergrößerung der Fig. 2 ist besonders wirk­ sam im Hinblick auf die Vergrößerung der Flexibilität der direkten Verbindungswahl bei der Verwirklichung von logischen Funktionen bewirkenden Zwischenverbindungen von Gattern auf einer logischen Basis. Es sind jedoch Überkreuzungen erfor­ derlich. Gemäß der vorliegenden Beschreibung können "Über­ kreuzungen" durch mehr als eine Metallisierung oder durch eine geeignete Kombination einer Metallisierung und eines im Hin­ blick auf die Leitfähigkeit vergrößerten Halbleitermaterials z.B. von Polysilicium für Siliciumchips, erhalten werden.

Andere Vergrößerungen der Zahl von direkten Verbindungswegen der Fig. 1 können direkte Verbindungswege von jedem Gatterausgang zu dem Eingang eines Gatters in der nächsten Spalte, aber in der übernächsten Reihe enthalten. Dies erfordert im allge­ meinen eine Überkreuzung weniger als in Fig. 2. Es ist aber bei der Verfolgung von Reihen, bei der der "Springeffekt" des Layouts der Fig. 2 besonders wirksam ist, weniger wirk­ sam. Die direkte Verbindung von Gatterausgängen mit Ein­ gängen des nächsten Gatters in derselben Reihe wird als be­ sonders wirkungsvoll betrachtet. Sie kann jedoch nicht immer von wesentlicher Bedeutung sein. Eine andere Möglichkeit der Realisierung weist andere direkte Verbindungswege auf, die zu Gattern in den nächst benachbarten Reihen, aber zu der nächsten Spalte verlaufen, um hauptsächlich verbesserte diago­ nale Verbindungen über den Chip zu erhalten.

Alternative Anordnungen der Gatter enthalten benachbarte Reihen­ paare, die in eine Richtung weisen, aber auch benachbarte Paare, die in die entgegengesetzten Richtungen weisen. Ein Schema der direkten Verbindungswege enthält wieder Gatteraus­ gänge, die mit dem Eingang des nächsten Gatters in derselben Reihe verbunden sind und zwei weitere direkte Verbindungen mit den übernächsten Gattern in derselben Spalte. Derartig ausge­ führte logische Funktionsverbindungen von Gattern sind we­ niger örtlich lokalisiert, obwohl sie wenigstens teilweise ver­ schachtelt sein können, wenn das gesamte Gatter-Layout zwei diagonal versetzten oder eingeschobenen Layouts der Fig. 1 ähnelt. Eine Alternative für dasselbe Gatter-Layout besteht darin, daß die Gatterausgänge mit den Eingängen der nächsten Gatter in derselben Spalte verbunden werden, wodurch eine andere Möglichkeit für verschiedene Verbindungsrichtungen ge­ geben wird.

Wenigstens für bestimmte Arten von logischen Funktionsentwür­ fen können andere Gatter-Layouts ausgeführt werden, in denen nicht alle Gatter in jeder Reihe in derselben Richtung ange­ ordnet sind und bei denen andere wählbare direkte Verbin­ dungen vorgesehen werden.

Aus der obigen Erläuterung geht hervor, daß die lokalen direk­ ten Verbindungswege (14A, B, C, F) indirekte Verbindungen zwi­ schen verschiedenen Teilen der Anordnung der Gatter 10 auf der Basis von selektiven Traversen von Gattern 10, die dann einfach als Inverter wirken, d.h. daß ihre anderen Verbindungen nicht-leitend sind, ermöglichen. Eine derartige Verwendung von Gattern in direkten Verbindungen stellt normalerweise nicht irgendeine bedeutende Verringerung der Gatteranwendung relativ zu den ULA-Anordnungen dar, da diese normalerweise lediglich 60-80% der Gatterkapazität verwenden. Die nicht verwendeten Gatter sind unvermeidbar normalerweise nahe an und zwischen Teilen der konfigurierten Anordnung vorgesehen, um besondere Bestandteilsfunktionen oder Nebenfunktionen aus­ zuführen.

Gemäß Fig. 5 weisen bevorzugte Ausführungsformen ein weiteres Signalübertragungssystem auf, gemäß dem ein direkter Verbin­ dungsbus direkt mit Gattern 10 über die gesamte Anordnung verbunden ist. Dies wird dadurch erreicht, daß ein Netz bzw. Gitter von anderen Verbindungswegen verwendet wird. In die­ sem Zusammenhang wird auf die Reihen- und Spaltenleiter 50R und 50C verwiesen, die zu jedem Gatterort in der entspre­ chenden Reihe oder Spalte verlaufen. Sie verwenden (Fig. 7) andere zugeordnete bzw. zugeeignete auswählbare Verbindungs­ wege, die als Eingänge 14D, 14E der Gatterorte 10S (oder Gatter 10 in Fig. 8) von Abzweigungen 52R, 52C solcher Verbindungen 50R, 50C dargestellt sind. Außerdem kann (Fig. 7) der Ausgang 12 jedes Gatters 10 am Ort 52G, 52H zu den Leitern 50R, 50C zurückverzweigt werden. Dies erfolgt dann über andere auswählbare Verbindungswege.

Das direkte Verbindungsbussystem 50 muß nicht ununterbrochen den gleichen Umfang aufweisen wie die gesamte Fläche des durch die Gatter 10 belegten Chips. Tatsächlich ist dies vor­ zugsweise dort nicht so, wo irgendein Teil der Reihen- und/oder Spaltenwege 50R, 50C an der Stelle von Längsmetallisierungen durch im Hinblick auf die Leitfähigkeit vergrößertes Halb­ leitermaterial gebildet werden. Für Siliciumchips von 3µ MOS- Typ wurde es als ratsam herausgefunden, keine Polysilicium­ bereiche zu haben, die sich über diejenigen Bereiche erstrecken, die zur Überquerung von den Gattern von sechs Reihen oder Spalten erforderlich sind.

Die Fig. 6 zeigt ein direktes Verbindungsbussystem, das ebenso wirksam ist wie die Anordnung der Fig. 5, das aber in Quadranten-Untergruppen 50A-D unterteilt ist. Die Leitungs­ wege sind so dargestellt (bei 51A-D), daß sie individuell durch auswählbare Kreiselemente miteinander verbindbar sind. Bei den Kreiselementen kann es sich um schmelzbare Leitungs­ glieder oder selektiv einschaltbare/ausschaltbare Verbin­ dungseinrichtungen, wie beispielsweise um Transistoren in der Form der dargestellten MOS-Transistoren handeln. Es wird darauf hingewiesen, daß die gebildeten Verbindungswege eines oder mehrerer Untergruppen in andere Untergruppen ver­ längert werden können oder nicht und daß auch mehr oder weniger Untergruppen als die vier dargestellten Untergruppen vorhanden sein können. Außerdem ist durch eine in der Fig. 6A dargestellte Modifikation eine besonders zweckdienliche Un­ terteilungsanordnung verfügbar, in der die Verbindungsein­ richtungen 51A-D nicht dargestellt sind und in der wenig­ stens einige Wege (53A, 53B) jeder Untergruppe um wenig­ stens ein Gatter (10Z) über ihre spezifische Untergruppe (10A, 10B) verlängert sind, um eine verschachtelte Überlap­ pung zu schaffen. Es können dann die notwendigen Verbindungen zur Verlängerung jedes dieser Wege durch logische Gatter erreicht werden.

In der Fig. 3 sind Schieberegister 20R, 20C für Gruppen von Reihen und Spalten, die auf leitende Adressenwege 22R, 22C folgen, dargestellt. Jeder Adressenweg bedient alle Gatter­ orte seiner entsprechenden Reihe oder Spalte. An entsprechen­ den Überkreuzungspunkten weist jeder Reihenleiter 22R und je­ der Spaltenleiter 22C Abzweigungen auf, die in denselben Gat­ terort (siehe Fig. 7 und 10X in Fig. 3) eintreten, so daß sie zur Adressierung auf der Grundlage eines Koinzidenzsignales verwendet werden können. Eine derartige Adressierung bewirkt an jedem adressierten Gatterort einen elektrischen Kreiszu­ stand, der gefordert wird, um gewünschte Verbindungen von al­ len auswählbaren Verbindungen an dem Ort zu gestalten bzw. konfigurieren. Beispielsweise erfolgt dies dadurch, daß es er­ möglicht wird, daß bestimmte elektrische Konfigurationssignale angelegt werden.

Der Zweck der Schieberegister 20R, 20C besteht natürlich darin, eine wirksame sequentielle Erregung der Gatteranordnung zu ermöglichen, d.h. einen einzigen Eingangsstift 30 zu ver­ wenden, über den alle der gewünschten Adresseninhalte für beide Register getaktet werden, wobei ein einziger unterschied­ licher binärer Wert dann ausreicht, um irgendein besonderes Gatter 10 auszuwählen. Ein Schieberegister kann außerdem ver­ wendet bzw. erweitert werden, um "Programm"-Signale zu spei­ chern, durch die bestimmt wird, welche auswählbaren Wege an irgendeinem ausgewählten Gatterort erforderlich sind. Es kann auch ein Datenspeicher verwendet werden.

In Fig. 4 ist ein Programmbussystem 40 dargestellt, das alle Gatter der Anordnung zickzackmäßig oder schlangenmäßig durch­ läuft (siehe Endverbindungen 40A, 40B). Der Programmbus ver­ zweigt in jeden Gatterort (siehe 43 in Fig. 7). In einer Anordnung ist eine Leitung (siehe 42 in Fig. 8) des Programm- Bus jeder verschieden auswählbaren Verbindung irgendeines Gatterortes zugeordnet.

Fig. 7 zeigt eine prinzipielle Verbindung der Fig. 2 bis 5 mit logischen Kreisorten 10S, die NAND-Gatter oder andere lo­ gische Funktionsgatter enthalten können. Tatsächlich können die Orte 10S irgendeine nützliche logische Schaltanordnung oder eine Kombination derselben enthalten. Jeder der Orte 10S enthält alle auswählbaren Kreiseinrichtungen für die auswähl­ baren direkten Verbindungswege 14 und für die Abzweigungen von den direkten Verbindungsbuswegen 50R, 50C.

Eine tatsächliche Vorkehrung für die Auswahl von auswählbaren Verbindungswegen an jedem Gatter 10 ist in der Fig. 8 durch schmelzbare Verbindungsglieder 24, d.h. durch eine statisch irreversibel konfigurierbare Anordnung dargestellt. Die Fig. 8 zeigt einen vollständigen Gatterort zusammen mit durchlaufen­ den Adressenwegen (22R, C), Programmwegen (42) und Leistungs­ versorgungswegen (61). Die Anlegung eines elektrischen Konfi­ gurationssignales, wie beispielsweise eines Schmelzstromes, erfordert einen der Feldeffekttransistoren 32, die als n- Kanal MOS-Transistoren dargestellt sind. Diese Transistoren sind auf dem Chip ausgebildet, um leitfähig gemacht zu wer­ den. Die Gate-Elektrode jedes Transistors 32 ist derart mit der Reihenauswahlleitung 22R und einer Eingangselektrode ver­ bunden die mit der Spaltenauswahlleitung 22C verbunden ist daß er nur dann leitet wenn diese beiden Leitungen erregt sind. Wenn dieser Fall eintritt, ändert der Transistor den Spannungszustand der Leitung 33 vom Transistor 32.

Die Programmbusleitungen 42 (von 40) weisen Abzweigleitungen (siehe Leitungen 43) auf, die sich von den Leitungen 42 aus erstrecken und Steuerdioden 34 aufweisen, damit die Kreis­ zustände so vervollständigt werden können, daß der Schmelz­ strom fließt. Die Leitungen 33 und 43 sind mit jeder Seite der Glieder 24 in den Eingangsleitungen 14 verbunden, die zum Gatter 10 führen. An einem durch die Adressenleitungen 22R, 22C ausgewählten Gatterort werden alle Transistoren 32 eingeschaltet. Die Kreiszustände zur Konfiguration hängen je­ doch weiter von der Erregung der Programmleitungen ab. Der Schmelzstrom fließt nur durch die schmelzbaren Glieder 24, für die die Programmabzweigleitungen zu den Leitungen 43 in einer geeigneten Weise erregt sind.

Ein weiteres in der Fig. 8 dargestelltes Merkmal besteht darin, daß Speisewiderstände 62 von der Versorgungsleitung 61 jeweils parallel zu einem der Transistoren 32 geschaltet sind und dazu dienen, daß die NAND-Gatter 10 die abgeschal­ teten Gattereingänge auf einem angemessenen logischen Pegel halten. Es ist klar, daß ein anderer Spannungspegel und ent­ sprechende Haltevorkehrungen im Zusammenhang mit einer NOR- Gatteranordnung angewendet werden.

Es wird darauf hingewiesen, daß die Gattereingänge 14, die schmelzbaren Verbindungsglieder 24, die Transistoren 32, die Leitungen 33, die Dioden 34, die Programmleitungen 42 und die Abzweigleitungen 43 mit A, B, C, D, E, G, H bezeichnet sind, um ihre Arbeitsweise in Bezug auf die Richtungsverbin­ dungswege (A, B, C) und die direkten Verbindungsbusabzweigun­ gen (D, E zu den Eingängen und G, H an den Ausgangsabzwei­ gungen) anzuzeigen. Die Ausgangsabzweigungen nach 52G, 52H sind so dargestellt, daß sie von einem einzigen Transistor 32G gesteuert werden. Es können jedoch auch getrennte Tran­ sistoren vorgesehen werden, wenn dies gewünscht wird.

Es wird darauf hingewiesen, daß die Fig. 8 die Auswahl der Eingänge der Gatterorte zeigt, d.h. daß Fig. 8 für die zweite Gruppe (SS) der Fig. 1 wirksam ist. Wenn dies bevorzugt ist oder gewünscht wird, kann die Auswahl von Leitungsglie­ dern für die Wege zu den Eingängen 14A, B, C an den Aus­ gängen von anderen Orten von den anderen Gatterorten vorge­ sehen werden, zu denen sie eine auswählbare Verbindung er­ möglichen. Dann würden die Ausgänge 12 Abzweigungen haben, die durch schmelzbare Glieder bedient werden, die dann rela­ tiv zur ersten Gruppe (FS) der Fig. 1 an jedem Gatterort wirk­ sam sind.

Die schmelzbaren Verbindungsglieder 24 können durch andere auswählbare Leitungsglieder, wie beispielsweise Dioden, er­ setzt werden, die irreversibel ausgeschaltet (durchgebrannt) werden können. Wenn an der Stelle von schmelzbaren Gliedern 24 Dioden verwendet werden, kann ein parallel geschaltetes Paar von entgegengesetzt gepolten Dioden vorgesehen werden, von denen eine durchgebrannt wird. Bei anderen Anordnungen, die im Zusammenhang mit den Fig. 9 bis 11 beschrieben werden, kann die Auswählbarkeit der Verbindungswege durch aktive Kreis­ komponenten erzielt werden, bei denen es sich typischerweise um Transistoren handelt, die in den Wegen vorgesehen sind, und deren Zustände (leitend oder nicht-leitend) den auswähl­ baren Verbindungsweg bestimmen bzw. konditionieren.

Es gibt Alternativen zur Herstellung eines vollen Programm­ busses 40. So kann beispielsweise eine Kodierung für eine Mehrfacherregung einer Anzahl von Wegen oder Leitungen (z.B. zwei zu einer Zeit), die kleiner ist als die Anzahl der vorgesehenen Glieder, verwendet werden, um individuelle Glie­ der einzeln an einem adressierten Gatterort zu identifizie­ ren. Dies kann ohne weitere Anforderungen an die Logik an den Gatterorten dadurch erfolgen, daß mehr als eine jeder der Reihen- und Spaltenleitungen 22R, 22C vorgesehen wird, aber daß ein einzigartiges Paar von ihnen mit entgegenge­ setzten Seiten irgendeiner der Kombinationen aus dem Tran­ sistor 33, der Leitung 24, der Diode 34 verbunden wird.

In den Fig. 17A und 17B sind Beispiele dargestellt. In der Fig. 17A sind für jede Reihe und Spalte der Gatterorte zwei Reihenadressenwege X1, X2 und zwei Spaltenadressenwege Y1, Y2 vorgesehen Es sind auch zwei Programmbuswege P1, P2 vorge­ sehen die zu allen Gatterorten führen. An jedem Gatterort können bis zu acht auswählbare Verbindungswege bedient wer­ den. Jedes Paar von Reihen- und Spaltenadressenwegen (Y1, X1; Y1, X2; Y2, X1; Y2, X2) identifiziert zwei auswählbare Ver­ bindungswege an den Gatterorten, an denen sie koinzidieren und die Programmwege P1 und P2 arbeiten so, daß sie selektiv konfigurierende elektrische Signale anlegen. In Fig. 17B sind drei Reihenadressenwege X1, X2, X3 und drei Spaltenadressenwege Y1, Y2, Y3 dargestellt, die entlang jeder Reihe und Spalte der Gatterorte verlaufen. Sie ermöglichen die Identifizierung von bis zu neun auswählbaren Verbindungswegen an einem Gatterort, wieder auf einer koinzidierenden Strombasis (Y1, X1; Y1, X2; Y1, X3; Y2, X1; Y2, X2; Y2, X3; Y3, X1; Y3, X2; Y3, X3). Wenn konfigurierende elektrische Signale gefordert werden, kann ein einziger Weg für diesen Zweck die oben diskutierten Mehrfachprogrammwege ersetzen. Wenn die auswählbaren Verbin­ dungswege direkt und nur auf die angelegten Adressensignale ansprechen können, wie dies für die Fig. 18 beschrieben wer­ den wird, wird nur ein selektiv angelegtes Einschaltsignal bzw. Enable-Signal (ES) für eine der Quellen für die Reihen- und Spaltenadressensignale gefordert. In den Fig. 17A, 17B sind diese Quellen wieder als Schieberegister 20B, 20C dar­ gestellt, die offensichtlich länger sind, als dies für ein­ zelne Reihen/Spalten-Adressenwege erfordert wird. Wie dies dargestellt ist, weist das Spaltenadressenregister 20C einen binären Wert "1" auf, der verbreitet wird, um alle Spalten­ wege der Reihe nach bzw. aufeinanderfolgend zu erregen. Das Reihenadressenregister 20R weist sukzessive Muster (10, 100) zur zyklischen Erregung jedes Reihenadressenweges bei jeder Erregung eines entsprechenden Spaltenadressenweges auf. D.h. das Reihenadressenregister wird schneller getaktet (z.B. zwei- oder dreimal so schnell getaktet) wie das Spal­ ten- und Adressenregister.

Die Fig. 9 zeigt einen auswählbar gesteuerten Eingangsschalt­ kreis für einen logischen Gatterort, der reversible Kreis­ elemente 124 anwendet. Das Gatter 110 selbst weist zwei funk­ tionsfähige Eingänge 110A, 110B und einen Ausgang 112 auf. Die Funktionseingänge 110A, 110B können auswählbare direkte Verbindungswege 114A, 114B, 114C von benachbarten Gatteror­ ten aufnehmen. Der auswählbare Verbindungsweg 114A kann zu einem oder zu beiden funktionsfähigen Gattereingängen 110A und 110B über ein auswählbar leitendes/nicht-leitendes Kreiselement 124X, 124Y zum Zwecke des Signaldurchlasses ver­ laufen. Die Verbindungswege 114B und 114C können wählbar jeweils nur mit 110A und 110B über wählbar leitende/nicht­ leitende Kreiselemente 124B, 124C verbunden werden. Außerdem sind wählbar leitende/nicht-leitende Kreiselemente 124D und 124E dargestellt, die den Zugang zu 110A und 110B je­ weils von den Reihen- und Spaltenleitungen 152R und 152C des Verbindungsbusses steuern. Die Fig. 9 zeigt einen Lösungs­ weg für ein Gatter mit zwei Eingängen zur Aufnahme von Signa­ len von benachbarten Gattern (an 114A, B, C) und/oder von direkten Verbindungsbusleitungen (an den Abzweigleitungen 152R, C). Es wird darauf hingewiesen, daß nicht mehr als eines der Kreiselemente 124X, B, D und eines der Kreisele­ mente 124Y, C, D zu irgendeiner Zeit ausgewählt werden.

Die Vorkehrung für die Auswahl des leitenden/nicht-leitenden Zustandes beinhaltet im Falle der Fig. 9 die Einstellung des leitenden Zustandes einer aktiven Kreiskomponente (124) in der Form von (MOS)-Feldeffekttransistoren die die wähl­ baren Kreiselemente 124 für den Signaldurchlaß darstellen. Dies ist so dargestellt, daß man sich für die Adressierung eines Ortes auf die Verbindung von Reihen- und Spaltenadres­ sierungssignalen an den Adressenwegabzweigungsleitungen 122R und 122C zum Transistor 160 verläßt, dessen Gate mit dem Substrat (VSS) verbunden ist. Der Transistor 160 ist dann wirk­ sam, um die Leitung 133 zu erregen und dadurch eine Gruppe von Floating-Gate-Transistoren 132X, Y, B-E für den Betrieb entsprechend den Erregungszuständen der Abzweigungsleitun­ gen 143X, Y, B-E von dem Programmbus jeweils einzuschalten. Es kann effektiv bewirkt werden, daß die Floating-Gate- Transistoren (132) dann, wenn sie über die Leitung 133 eingeschaltet sind, selektiv eine binäre "0" oder eine binäre "1" entsprechend den angelegten Signalpegeln an dem Programmbus, der entsprechende Ladungszustände hervorruft, speichern. Sie be­ stimmen und halten wiederum die Sättigung (ON) und die Nicht- Sättigung (OFF) der ausgewählten MOS-Transistoren 124. An­ hebungs- bzw. Pull-up-Widerstände 162, die von der Leitung 161 aus über die Transistoren 124 geschaltet sind, dienen dazu, nicht-ausgewählte Transistoren der Transistoren 124 in ihrem nicht-gesättigten Zustand (OFF) zu halten.

Die Fig. 9 zeigt keinen Ausgang, der wählbar zu den direkten Verbindungsbusleitungen zurückverzweigt werden kann. Ein solcher Ausgang kann aber leicht vorgesehen werden. Wie im Falle der Fig. 8 könnten die Gatterorte der Fig. 9 so umge­ staltet werden, daß Auswahlvorkehrungen für lokale Direkt­ verbindungswege in den Abzweigungen von den Ausgängen der Gatterkreise getroffen werden. Dies gilt auch für die Fig. 10, 11 und 18, die später beschrieben werden. Eine weitere Mög­ lichkeit könnte darin bestehen, einen wählbaren Verbindungs­ weg zwischen den Leitungen 152R und 152C vor den Transisto­ ren 124 vorzusehen und eine Vorkehrung zur Auswahl dieser Verbindung, d.h.eine weitere Kombination eines anderen Tran­ sistors 124 zum Signaldurchlaß, eines Charge-Trapping-Tran­ sistors 132 und einer Programmleitung 143, zu treffen.

Es wird darauf hingewiesen, daß Gatter mit zwei Eingängen wenigstens im Zusammenhang mit ULA-Anordnungen heute die Regel für eine integrierte Kreistechnologie sind.

Die Fig. 10 zeigt ein NAND-Gatter 210 vom MOS-Typ mit drei Eingängen, das wirksame Eingänge 210A, 210B, 210C und einen Ausgang 212 aufweist. Von diesen Eingängen weist der Eingang 210B eine wählbare Verbindung für den Weg 214A auf. Die Eingänge 210A und 212C weisen jeweils alternative wähl­ bare Verbindungsleitungen zu den Wegen 252R, 214B und 214C, 252C, d.h. zum direkten Verbindungsbus und zu den spalten­ nahen Gattereingängen , auf. In jedem Fall erfolgt dies über wählbare leitende/nicht-leitende MOS-Transistoren 224A bis E. Ähnlich der Fig. 9 sind die Transistoren 224A bis E Floating-Gate-Transistoren 23A bis E, Programmabzweigungs­ ableitungen 243A bis E und einer Adressenleitung 233 vom Adressentransistor 260 zugeordnet. Außerdem zeigt die Fig. 10 jedoch weitere wählbare Transistoren 224G, H zum Signaldurch­ laß in Abzweigleitungen von dem Gatterausgang 212 zu den Direktverbindungsbusleitungen 252R, 252C und entsprechende Floating-Gate-Transistoren 232G, H, die mit den Programmbus­ abzweigleitungen 243G, H verbunden sind. Es sind wieder Hochzieh- bzw. Pull-up-Widerstände 262 über die Signal- Paar-Transistoren 224A-E geschaltet. In ähnlicher Weise werden sie auch für die Transistoren 224G, H vorgesehen (siehe die mit Pfeilen versehenen Abzweigleitungen von den Steuerelektroden (Gates) dieser Transistoren).

Die Gatterorte der Art der Fig. 9 können mit wählbaren Aus­ gangsabzweigleitungen in derselben Weise wie bei der Fig. 10 versehen werden.

In den Kreisen der Fig. 9 und 10 sind Vorkehrungen getroffen, durch die wählbar die leitenden/nicht-leitenden Zustände ihrer Transistoren 124, 224 für den Signaldurchlaß hergestellt werden können und durch die erreicht werden kann, daß die Charge-Trapping-Transistoren 132, 232 als programmierbare/ löschbare Speichereinrichtungen dienen können, die gewünsch­ te Leitungszustände für die Transistoren 124, 224 auf ei­ ner statischen Basis aufrechterhalten.

Außerdem wird im Zusammenhang mit der Fig. 9 (oder Fig. 10) darauf hingewiesen, daß die wählbaren Verbindungsmöglichkei­ ten es erforderlich machen, daß die Fähigkeit des Transistors 160 (oder 260) Strom zu führen gleich derjenigen von meh­ reren der Transistoren 132 (oder 232) ist. Typischerweise be­ trägt diese Fähigkeit Strom zu führen derjenigen von vier Transistoren der Transistoren 132 (oder 232). Bei der Ver­ wirklichung des Kreises auf einem Halbleitermaterial, für das heute gewöhnlicherweise Silicium verwendet wird, kann es vorteilhaft sein oder kann es wenigstens als vorteilhaft betrachtet werden, es zu vermeiden, Transistoren zu bilden, die wesentlich unterschiedliche Abmessungen bzw. Größen aufweisen. Bei einer besonders kompakten Ausführungsform auf Silicium wird jeder der Transistoren 132 (oder 232) direkt gemeinsam von der Spaltenauswahlleitung 122C (oder 222C) eingeschaltet und ist jeder dieser Transistoren einem indi­ viduellen Transistor zugeordnet, wobei die letzteren Tran­ sistoren gemeinsam von der Reihenauswahlleitung 122R (oder 222R) eingeschaltet werden.

Es ist möglich, die Programmleitungen 143, 243 als einen Da­ tenbus zu behandeln und Schalttransistoren, die die Charge- Trapping-Transistoren 132, 232 oder sogar die wählbaren Tran­ sistoren 124, 224 selbst (siehe später Fig. 11) ersetzen, wirksam als Speichereinrichtung vom dynamischen RAM-Typ, d.h., daß eine Auffrischung erforderlich ist, zu behandeln. Dann kann die tatsächliche Konfiguration eines Gesamtkreises, der die Gatterorte der derart modifizierten Fig. 9/10 ver­ wendet, in einem externen Speicher gespeichert werden, bei dem es sich um einen Permanentenspeicher (ROM), eine Semi­ permanente oder dynamisch aufgefrischte RAM-Anordnung oder um eine rekonfigurable EPROM-Anordnung oder auch um eine andere Anordnung handeln kann. Es wird lediglich eine se­ quentielle Adressier/Durchschalteinrichtung gefordert, die zyklisch jeden Gatterort innerhalb seiner geforderten Auf­ frischzeit auffrischt. Dann kann eine solche Chipkreisan­ ordnung im Vergleich zu derjenigen der Fig. 9 und 10 tat­ sächlich nicht nur durch Ersetzen der Charge-Trapping-Tran­ sistoren vom Floating-Gate-Typ oder vom Oxid-Nitrid-Schicht­ typ durch normale MOS-Transistoren vereinfacht werden. Viel­ mehr kann diese Schaltung auch dadurch vereinfacht werden, daß die Hochzieh- bzw. Pull-up-Widerstände 162, 262 wegge­ lassen werden. Derartige Chips würden natürlich zu jeder Zeit in der oben beschriebenen Weise rekonfigurierbar sein. Außerdem ist es wenigstens dann, wenn sie in einem Computer­ system verwendet werden, möglich, daß solche Chips für die­ selbe Funktion andere Konfigurationen aufweisen und daß sie für ein Testmuster oder eine Routine periodisch ange­ wendet werden, um zu prüfen, ob irgendein Teil des Chips fehlerhaft wird, dieses Teil zu identifizieren und auf eine geeignete andere Konfiguration überzugehen. Eine Ent­ wicklung eines solchen Chips wird im Zusammenhang mit der Fig. 11 erläutert.

Die Fig. 11 zeigt einen Kreis mit Gatterorten, dessen logi­ sches Grundgatter 110 ein NAND-Gatter mit zwei Eingängen ist, das entsprechend der Fig. 9 Eingänge 110A und 110B aufweist. Die Bezugszeichen 160B, C, D, E, F, X, Y werden für Transistoren verwendet, die von dem Spaltenadressenweg einge­ schaltet werden und in Reihe zwischen die Transistoren 132′ und 124′ geschaltet sind, wobei die Programmabzweigleitungen 143 an die Drain-Anschlüsse dieser ersteren Transistoren an­ gelegt werden. Die Transistoren 132′ und 124′ sind im Ver­ gleich zu Fig. 9 vom anderen Kanaltyp.

Wenn man die Fig. 9 mit der Fig. 11 vergleicht, ist erkennbar, daß die Fig. 11 einen zusätzlichen wählbaren Eingangsverbin­ dungsweg 114F mit zugeordneten Transistoren 124′F, 132′F und 160F aufweist, die die Verbindung einstellen bzw. herstellen und auswählen, der von dem Ausgang des übernächsten früheren Gatterortes in seiner Reihe, wie beispielsweise von dem wei­ teren Eingang 14F der Fig. 2, kommt. Außerdem sind ein wei­ terer auswählbarer leitender Transistor 124′J und am Ort 170 eine zugeordnete Verbindungsleitung des Einganges 110B des logischen Gatters zum Ausgang des Transistors 124′J und zur Ausgangsstufe des Gatters vorgesehen. Die Verbindungsleitung 170 dient zur Steuerung bei der Stabilisierung des Anspre­ chens des Gatters auf die Eingänge 110A, 110B, wenn nur einer dieser Eingänge ein Signal führt. Dadurch wird die Notwendig­ keit der Vorsehung der beiden Hochzieh- bzw. Pull-up-Wider­ stände, die in der Fig. 9 nicht bezeichnet sind, beseitigt. Außerdem ermöglichen es der Weg 170 und der zugeordnete Tran­ sistor 124′J, daß ein ausgewählter Weg der Wege 114A, 114B, 114F und 152R und ein ausgewahlter Weg der Wege 114A, 114C und 152C miteinander verbunden werden. Dadurch wird es mög­ lich, daß Signale über diese Zwischenverbindung direkt ge­ leitet werden, ohne daß das logische Gatter durchlaufen wird. Es sind keine Hochzieh- bzw. Pull-up-Widerstände 162 für die wählbaren Transistoren 124′ vorgesehen, was einen dynamischen Betrieb der Schaltungsanordnung der Fig. 11 an der Stelle eines statischen Betriebes, d.h. einen Betrieb , bei dem beispiels­ weise von einem zugeordneten ROM-Speicher oder RAM-Speicher aufgefrischt wird, widerspiegelt.

Die Rekonfigurierbarkeit der Ausführungsform der Fig. 11 be­ ruht auf der Aufnahme der Ausführungsformen des Übertra­ gungsgatters mit dem Feldeffekttransistor zum Durchlaß eines einzigen Signales gemäß der oben erwähnten getrennten Patent­ anmeldung des vorliegenden Anmelders, wobei eine dieser Aus­ führungsformen in dem durch unterbrochene Linien dargestell­ ten Block enthalten ist, der mit SPTT bezeichnet ist. Dort stellt der MOS-Transistor 124′C den Durchlaßtransistor in Bezug auf die Leitung 114C dar und sind die Schalttransisto­ ren zum Auffrischen mit 160C und 132C bezeichnet. Aufgrund der inhärenten Gate-Kapazität wird in demselben Transistor beim Betrieb eine Zustandsspeicherung und ein Signaldurch­ laß bzw. Signaldurchgang erreicht und es könnte nützlich sein, die Kapazität des Signaldurchlaßtransistors relativ zu ande­ ren Transistoren, beispielsweise relativ zu den Transisto­ ren 132, 160, die zum Schalten bei der Auswahl eines Signal­ durchgangstransistors zur Leitung verwendet werden, zu ver­ größern. Ein p-Kanal-Transistor kann mit +5 Volt bis -5 Volt betrieben werden, um eine Verringerung beim logischen Zustand "low" (0 Volt) infolge des Einsatz- bzw. Schwellenwerteffek­ tes (VT) zu verhindern. Dann würden VDD 1 und VDD 2 bei +5 Volt liegen und würde VSS bei 0 Volt für das Logikgatter aber bei -5 Volt für die Signaldurchgangstransistoren liegen. Bei den dargestellten n-Kanal-Transistoren werden bei einem Be­ trieb mit annehmbaren Geschwindigkeitsergebnissen Spannungs­ pegel von +3 Volt (effektiver logischer Zustand "high" für das Gatter) und +5 Volt an den Anschlüssen VDD 1 und VDD 2 verwendet. VSS liegt an 0 Volt.

Die Schaltkreisanordnung der Fig. 11 kann gemäß Fig. 12 durch ein NAND-Gatter 110 mit zwei Eingängen und durch zwei Multiplexer 180A und 180B für die Eingänge 114B, 114F, 152R bzw. 114A, 114C, 152C dargestellt werden. Der Eingang 114A ist wie bei den Fig. 9 und 11 so dargestellt, daß er auch dem Multiplexer 180A zur Verfügung steht. Im Zusammenhang mit der Zwischenverbindung 114F des vierten Gatterortes von dem vorangehenden übernächsten Gatterort kann es vorteil­ haft sein (um unnötige Überkreuzungen zu vermeiden) die Eingänge 114A und 114F aufeinanderfolgend entlang jeder Rei­ he der Gatterorte gemäß den Fig. 13 und 2 auszutauschen. Die Fig. 12 zeigt auch bei 170 die Möglichkeit dafür, daß Ein­ gänge von einem Multiplexer zum anderen Multiplexer verlaufen können, ohne daß das logische Gatter 110 durchlaufen wird. Der Einfachheit halber ist nur eine Gruppe von Eingängen dar­ gestellt, die zu den Multiplexern 180A, 180B zum Zwecke der Auswahl verlaufen. Wie dies in der Fig. 13 durch die Blöcke 200 dargestellt ist, kann jeder Gatterort so betrachtet wer­ den, als ob er das eigentliche logische Gatter 110 und die Multiplexerbereiche 180A, 180B enthalten würde. GMUX ist eine Abkürzung für Gatter in Multiplexschaltung.

Das Schaltbild der Fig. 13 stellt eine Ecke einer rekonfigurierba­ ren Gatteranordnung dar. Es ist außerdem im Zusammenhang mit der folgenden Beschreibung nützlich, die Eingangs/Aus­ gangs-Einrichtungen betrifft.

Im Zusammenhang mit diesen Eingangs/Ausgangs-Einrichtungen zeigt die Fig. 14 eine mittlere, rechteckige Fläche, die durch die rekonfigurierbare logische Gatteranordnung 300 belegt wird, und periphere Zellen 310A, B, C, D außerhalb dieser Fläche, die tatsächlich an jeder Kante vorgesehen sind.

Die logischen Kreisorte der Gatteranordnung können so wie bei der Fig. 11 beschaffen sein und die Ecken der Anordnung können so wie bei der Fig. 13 beschaffen sein. Außerhalb der peripheren Zellen 310 sind Verbindungsbusleitungen 320A, B, C, D vorgesehen, die um die Ecken des Chips verlaufen und von den Verbindungswegen abzweigen, die zwischen den Eingangs/Ausgangs-Stiften oder Pads 326A-D der Kanten und den peripheren Zellen 310A-D verlaufen. Die peripheren Zellen 310A-D dienen zur Übertragung zwischen diesen Pads 326 und den Eingangs- und Ausgangsleitungen der Anordnung an jeder Kante. Es wird daher darauf hingewiesen, daß die Busleitungen 320A-D eine Flexibilität dahingehend ermöglichen, daß die Pads 326A-D an irgendeiner Seite des Chips alternativ Ein­ gänge/Ausgänge für die periphere Zelle der nächsten benach­ barten Seite des Chips sein können.

Es sind mehr Eingangs/Ausgangs-Leitungen der logischen An­ ordnung als Pads 326 vorhanden. Typischerweise liegt ein Ver­ hältnis von mehr als 10 : 1 vor. Ein geplanter Chip mit 50×40 logischen Gattern weist 520 Leitungen der Anordnung und 40 Pads auf. Das Ziel besteht jedoch darin, die erforderlichen Leitungen der Anordnung einfach in einer geeigneten Weise zu einer annehmbaren, vorzugsweise herkömmlichen Anzahl von Pads (oder Stiften) für integrierte Schaltkreise in Bezug zu setzen. Verbindungsmuster von Pads zu Gruppierungen, insbesondere von Leitungen der Anordnung werden vorzugsweise an den Kan­ ten der Anordnung 300 ausgeführt.

In der Fig. 14 bedient die periphere Zelle 310A die Reihen­ eingänge/Ausgänge von einer Seite der Gatteranordnung 300 (in der Darstellung von links) und bedient die periphere Zel­ le 310D die Spalteneingänge/-Ausgänge von einer anderen Seite der Gatteranordnung 300 (in der Darstellung von unten). Die peripheren Zellen 310C und 310B bedienen in einer ähnlichen Weise jeweils die anderen Seiten der Anordnung. Wenn man die Pads 326 betrachtet, bedient die periphere Zelle 310A alle diejenigen der Pads, die an der benachbarten Chipseite ange­ ordnet sind, direkt. Die Hälfte der Pads an jeder benachbarten Chip/Anordnungsseite werden direkt durch andere periphere Zellen 310D und 310B bedient. Die anderen peripheren Zellen sind in einer ähnlichen Weise organisiert.

Aus der Fig. 13 geht hervor, daß abwechselnde (durch ungerade Zahlen bezeichnete) Spalten der Spalten der Leitungen D der Anordnung nur Eingänge bedienen, die zu den Gattern der Reihe führen, die der Kante der Anordnung 300 (Fig. 14) am nächsten liegt, und daß andere Leitungen (die durch gerade Zahlen bezeichnet sind) Ausgänge derselben Gatter bedienen und außerdem Eingänge der nächsten Reihe der Anordnung be­ dienen können. Was die Reihenleitungen L der Anordnung anbe­ langt, spiegelt das Muster die Tatsache wieder, daß die Gat­ ter benachbarter Reihen im Hinblick auf die Richtung ab­ wechseln. Jede dritte Reihenleitung L1, L4 der Anordnung bedient nur einen Eingang des Endgatters abwechselnder Rei­ hen. Die nächsten Leitungen L2, L5 bedienen nur einen Eingang des zum Endgatter zweiten Gatters derselben Reihen. Die nächsten Leitungen L3 können sowohl Ausgänge von dem End­ gatter der anderen Reihen als auch abwechselnd Eingänge zu den Endgattern der flankierenden Reihen bedienen. Die Mög­ lichkeit direkt zu den Gattern der Anordnung zu gelangen, die der Kante am nächsten liegen und zu den dazu nächsten Gattern zu gelangen, ist vorteilhaft. Es wird jedoch darauf hinge­ wiesen, daß ein sehr viel tieferer Zugang möglich ist, sei es durch das zuvor genannte direkte Verbindungsbus-System oder dadurch, daß in Multiplexerbereiche der Gatterorte hineinge­ gangen oder aus diesen herausgegangen wird oder daß Gatter derselben durchlaufen werden.

Die Fig. 15 zeigt eine schematische Darstellung einer peri­ pheren Zelle 310. Die Leitungen DA, QA der Anordnung stellen Eingänge/Ausgänge der logischen Gatter dar. Mit PA sind Pad- Leitungen bezeichnet. Jede periphere Zelle weist die Form einer Gruppe von Unterzellen auf, wobei für jeden Pad PA eine Unterzelle vorgesehen ist. Jede Unterzelle ist in der aus der Fig. 16 ersichtlichen Weise aufgebaut (Bezugszei­ chen 330), wobei aus der Fig. 16 der Zweck der anderen Lei­ tungen der Fig. 15 hervorgeht.

Gemäß Fig. 16 enthält jede Unterzelle 330 tatsächlich eine Pad-Leitung (PA), um entweder den Eingang oder den Ausgang in einer besonders wirksamen und vorteilhaften Weise zu be­ dienen. Die Unterzelle 330 weist einen Tri-State-Inverter 332 und zwei invertierende Transistoren (334, 336) auf. Die Elemente 332 und 334 sind mit den Gatter-Leitungen QA, DA der logischen Gatteranordnung 300 für die Eingabe und Aus­ gabe und mit dem entsprechenden Pad bzw. Anschlußpad PA ver­ bunden. Das Element 336 bestimmt den Eingangs/Ausgangs-Be­ dienungszustand der Unterzelle. Es ist zwischen die Kreis­ anordnung 338 und den Steuereingang für den Inverter 332 geschaltet. Die Kreisanordnung 338 weist zwei in Reihe ver­ bundene MOS-Transistoren (nicht bezeichnet) auf, deren Gate- Anschlüsse für eine Einschaltung durch koinzidierende Signa­ le (Adressenleitungen R4, C5) geschaltet sind und deren Sub­ strate mit einem logischen Spannungspegel "high" verbunden sind, um ein Bit-Signal durchzulassen, um den Bedienungs­ zustand der Unterzelle zu bestimmen. Dies ist so dargestellt, daß es über die Leitung DBO des Eingangs/Ausgangs-Konfigura­ tionsdatenbus oder des zuvor genannten Programmbus erfolgt. Der Bedienungszustand der Unterzelle (Eingang oder Ausgang) wird dynamisch eingestellt und aufrechterhalten, wobei man sich dabei auf die Eingangskapazität des Inverters 332 ebenso verläßt wie die Eigenkapazität bei den Transistoren 124 der Fig. 11 verwendet wird.

Beim Betrieb der Unterzelle 330 steuert der Tri-State-Inver­ ter 332 die Übertragung von dem Chip zum Pad PA (Ausgang) oder blockiert der Inverter 332 diese Übertragung, wenn er "floated". Die Übertragung in den Chip hinein erfolgt von dem Pad über den Inverter 334 (Eingang). Außerdem und sehr vorteilhaft besteht die Möglichkeit der Übertragung zwischen den Leitungen (DA, QA) der Anordnung, die, wenn dies ge­ fordert wird, durch die logische Gatteranordnung verwendet werden können.

Es ist möglich, den Inverter 332 durch ein NAND-Gatter zu ersetzen, so daß wenigstens Steuer- oder Datensignale von der logischen Anordnung erhalten werden können, um über den Pad (PA), beispielsweise an einen externen Computer oder an ein anderes System auf einer Tri-State-Basis ausgesendet zu werden, wobei die Konfigurationszustände der Anordnung die Eingabe oder Ausgabe oder keines von beiden bestimmen können.

Es ist natürlich möglich, den Eingabe/Ausgabe-Zustand ir­ gendeiner Unterzelle jeder peripheren Zelle durch ein Pro­ gramm und/oder von der ROM-Anordnung aus zu steuern. Dies ist besonders vorteilhaft in Verbindung mit dem Rekonfigu­ rationspotential der vorliegenden Chips. Dies bedeutet, daß irgendein Pad hereingeführt oder herausgeführt werden kann und daß eine beträchtlich große Auswahl an unmittelbar zu­ gänglichen Gattern der Logikanordnung besteht, obwohl er­ sichtlicherweise keine diesbezügliche Beschränkung besteht.

Es wurde festgestellt, daß eine direkte Korrelation eines Paares aus einer Eingangsleitung und eine 30423 00070 552 001000280000000200012000285913031200040 0002003630835 00004 30304r Ausgangsleitung (DA, QA) der Anordnung zu einem Pad (PA) besteht, wobei die Pad-Zwischenverbindungen 320 der Fig. 14 vernachlässigt werden. Ein weiteres Merkmal besteht darin daß die Lei­ tungen (QA, DA) der Anordnung nicht tatsächlich Anordnungs­ leitungen (L, D) sind, sondern Ausgangsverbindungsleitun­ gen (DA) zu Gruppen darstellen, die so ausgewählt werden, daß die Wirksamkeit im Hinblick auf einen unvermeidbaren Auswahlverlust maximiert wird, obwohl alle Eingänge (QA) durch alle verfügbaren Eingänge der Kanten der Anordnungen verlaufen. Dieses Verbindungsschema ist natürlich eine An­ gelegenheit, die durch die Chip-Designer beurteilt wird. Dabei sollte aber, wie die Anmelder glauben, in Betracht gezogen werden, daß in der Nähe der Ecken einer Gatter-An­ ordnung eine kleinere Eingangs/Ausgangs-Flexibilität als in dem mittleren Bereich der Anordnung gefordert wird. Tatsächlich weisen einige bedienten Leitungen keine Verbin­ dungen zu der peripheren Zelle auf. Möglicherweise (dies gilt für die Spalten, aber nicht nötigerweise für die Rei­ hen) fehlen in einem der Ecke am nächsten liegenden Bereich abwechselnde Leitungen, aber sonst nur jede vierte, und ist eine Gruppierung zwischen drei tatsächlichen Leitungen der Anordnung in geeigneter Weise vorgesehen um den Zugang zu den beiden Hälften der Seitenpads PA und dann zu ihren Zwi­ schenverbindungen 320 alternativ zu beschleunigen bzw. schnell auszuführen.

Die Anordnungen der Fig. 9 bis 11 wurden alle für Feldeffekt- Chips, insbesondere für CMOS-Chips, ausgelegt. Die Fig. 18 zeigt die Schaltungsanordnung eines Gatterortes für einen bipolaren Chip.

In der Fig. 19 umfaßt ein bipolares NAND-Gatter einen Transistor 410 in Kombination mit Transistoren 424 die auch als wählbare Eingänge für den Transistor 410 dienen. Der Gatterausgang 412 ist als in einer im allgemeinen übli­ chen Weise gepuffert (413) dargestellt. Die Steuerung der Leitungszustände der Transistoren 424 erfolgt bei 420 durch Einrichtungen, die den SCR-Typ-Einrichtungen äquiva­ lent sind und die aufeinanderfolgend durch entsprechende Transistoren 422 angesteuert werden. Ähnliche Kreisanord­ nungen, die durch mit Strichen versehene Bezugszeichen be­ zeichnet sind, werden für Abzweigleitungen von dem Ausgang 412 des Gatters verwendet, die zu einzelnen Transistoren 430 führen, um die geforderten getrennten Ausgänge zu dem direkten Verbindungsbus (452) zu schaffen.

Es sind komplementäre Transistoren 420A, 420B dargestellt, wobei die Basis jedes dieser Transistoren mit dem Kollektor des anderen verbunden ist, so daß sie dann wenn geeignete Spannungszustände vorliegen bzw. geeignete Spannungen ange­ legt sind, durch ein Impulssignal an einer ihrer Basis- Kollektor-Verbindungen triggerbar sind und auf einen vorbe­ stimmten Spannungspegel gelangen. Dieser Pegel dauert dann nach dem Triggern an, bis die angelegten Spannungszustände geändert werden.

Der Transistor 422 dient dazu, diese Triggerung auf der Grund­ lage einer Adressierung durchzuführen. Im vorliegenden Fall erfolgt dies dadurch, daß er augenblicklich durch Signale von einem einzigen Paar leitend gemacht wird, das aus einer Leitung von reihenfolgenden Leitungen X1-X3 und einer Lei­ tung von spaltenfolgenden Leitungen Y1-Y3 von kodierten Adres­ senbussen der logischen Gatteranordnung besteht. Beispiels­ weise erfolgt die Triggerung in der in Zusammenhang mit der Fig. 17B veranschaulichten Weise.

Es wird darauf hingewiesen, daß die Transistoren 422 und die triggerbaren Anordnungen 420 arbeiten, ohne daß getrenn­ te Adressen-(Einschalt)-Signale und Konfigurations-Signale erforderlich sind. Außerdem wird darauf hingewiesen, daß die Transistoren 424 tatsächlich Teile des NAND-Gatters selbst bilden, während sie klar auf einer Basis auswählbarer Signal­ durchgänge arbeiten.

Es ist auch wert festzustellen, daß das NAND-Gatter der Fig. 18 als ein wahres Gatter mit sechs Eingängen vor allem von den direkten Verbindungseingängen 414A, B, C, F und den direkten Busverbindungsleitungen 552R, 552C arbeitet. (Diese Möglichkeit wurde implicit für die Ausführungsform der Fig. 8 gedacht, obwohl die Verwendung von Feldeffekt­ transistoren zum Zwecke der Wahl der Leitung die Anordnungen der Fig. 9 oder 11 im Hinblick auf Gatter mit zwei Eingängen praktischer macht).

Außerdem bewirken die Transistoren 430 an den Ausgangsver­ zweigungen einen invertierten Ausgang (relativ zum Gatter­ ausgang 412). Sie weisen eine Open-Kollektor-Konfiguration auf, die im wesentlichen einen Ausgang vom verdrahteten OR-Typ ermöglicht, der mehrere Leitungen ansteuern kann.

Bevor die Gesichtspunkte des Systems betrachtet werden, die bei der Verwendung der rekonfigurierbaren logischen Kreis­ chips der beschriebenen Art entstehen, wird es für nützlich angesehen, auf mehrere Merkmale hinzuweisen, die den gegen­ wärtig geplanten Ausführungsformen der Erfindung im allge­ meinen charakteristisch sind. Aus der im Zusammenhang mit den Figuren erfolgten Beschreibung geht hervor, daß die Auswählbarkeit durch die Vorsehung eines schmelzbaren Glie­ des oder einer Diode oder eines ähnlichen Elementes in jeder wählbaren Verbindung erreicht werden kann, die durch die Anwendung eines geeigneten Signales unterbrochen werden kann, wodurch eine einzige irreversible Änderung von einem leiten­ den Zustand zu einem nicht-leitenden Zustand bewirkt wird. In anderen Fällen kann die Wählbarkeit dadurch erreicht werden, daß eine aktive Kreiskomponente, wie beispielsweise ein Transistor, in den Verbindungsweg derart eingebracht wird, daß sein leitender oder nicht-leitender Zustand den Zustand des Verbindungsweges in einer reversiblen Weise bestimmt. An die aktive Kreiskomponente werden Auswahlsignale ausgelegt, um dessen Zustand in der geforderten Weise zu steuern. Die Steuerung des Transistors oder eines ähnlichen Elementes kann statisch derart, daß die Zustandsänderungen eine spezielle Operation erfordern, oder dynamisch erfolgen, wobei die gewünschten Zustände während des normalen Betrie­ bes des Systemes aufgefrischt werden müssen, aber in einer ähnlichen Weise geändert werden können. Die Steuerung kann auch statisch derart erfolgen, daß Änderungen auch als ein Teil der normalen Systemoperation ausgeführt werden können.

Selbst wenn weniger hochentwickelte Eingabe/Ausgabe-Anordnungen auf einem Chip angeordnet werden und selbst wenn sehr viel kompliziertere Logikkreise realisiert sind, wird auch nicht erwartet, daß irgendein logischer Kreis direkt (14) mit mehr als 5% der gesamten Anzahl der vorhandenen Logikkreise ver­ bunden wird. Im allgemeinen wird bei einfachen logischen Gatterkreisen mit weniger als 1%, ja sogar mit weniger als 0,01% verbunden. Typischerweise beträgt die Anzahl der ver­ bundenen logischen Gatter 10 oder weniger oft 5 oder weniger. Es wird auch erwartet, daß Chips der vorliegenden Art wenig­ stens 500 logische Kreisorte, vorteilhafterweise mehr als 1000 Orte enthalten, und daß jeder logische Kreisort weniger als 0,2% der für solche Orte vorgesehenen Fläche belegt. Von den Anmeldern wird es bevorzugt, daß weniger als 25% jedes logischen Kreisortes durch seinen tatsächlichen logi­ schen Kreis belegt werden, was in den Fig. 8, 9, 10, 11 und 18 durch die relative Anzahl der Transistoren in den tat­ sächlichen Gatterkreisen und in den zugeordneten Schaltungen zur Auswahl der Verbindungswege demonstriert wird.

Die Fig. 19 zeigt ein typisches, mögliches Layout des ge­ samten Chips, wobei tatsächlich zur Fig. 14 die Schiebe­ register 520R und 520C für die Adressierung der Reihen und Spalten, ein Datenspeicher 530, ein Taktgenerator 540, ein Adressenregister 550 und eine Zeitsteuerung 560 hinzugefügt wurden.

Das Adressenregister 550 und der Datenspeicher 530 sind mit zugeordneten Busleitungen 552 und 532 dargestellt, die zu den Kanten des Chips verlaufen, wo Stifte oder Pads vorge­ sehen sind, die von den Eingabe/Ausgabe-Stiften oder Pads 326 getrennt sind. Sie werden für dynamische Chips zum Zwecke der Wiederauffrischung verwendet, wenn das Adressenregister die Form eines Zählers aufweist, der durch einen Teil einer ROM-Anordnung oder einer RAM-Anordnung, die die Konfigura­ tion des Chips speichert, läuft. Der Datenspeicher speichert sukzessive binäre Worte von der ROM-Anordnung oder der RAM- Anordnung, die sukzessive mit wählbaren Korrekturen definiert bzw. überlagert werden und an den adressierten logischen Kreisorten gefordert werden. Leitungen für Zeitsignale sind durch den Zähler 550, den Speicher 530 und die Auswahlre­ gister 520R, C für die Reihen und Spalten verlaufend darge­ stellt. Diese Vorkehrungen werden auch bei den Ladekonfigura­ tionen unter Steuerung des konfigurierbaren Chips selbst verwendet. Es können zwei Steuersignale für den Adressen­ zähler 550 vorgesehen werden, wobei eines zum Zählen bei dem durch den Chip gesteuerten Lade- oder Wiederauffrischvorgang und das andere zur Steuerung des Lesens/Schreibens verwendet wird, um es zu ermöglichen, daß der Adressenzähler auch durch die Busleitung 552 geladen werden kann.

Voranstehend wurde auf Aspekte von elektronischen Systemen der vorliegenden Erfindung Bezug genommen, die sich bei der Verwendung von konfigurierbaren Chips, insbesondere von Chips ergeben, die mit oder annähernd mit normalen logi­ schen Signalpegeln und Geschwindigkeiten rekonfigurierbar sind.

Die Fig. 20 zeigt die Zuordnung eines rekonfigurierbaren Chips 600 zu einer RAM-Anordnung 602, die mit dem Chip 600 über einen Adressenbus 604 und über einen zweiwegigen Daten­ bus 606 in Verbindung steht. Durch das Bezugszeichen 608 ist eine Auswahleinrichtung bezeichnet, die bewirkt, daß die RAM-Anordnung 602 mit Konfigurationsdaten für den Chip 600 geladen oder entladen wird. Durch das Bezugszeichen 620 ist eine angewendete Einrichtung bezeichnet, die gewöhnlich Ein­ gangssignale zur Verarbeitung durch den Chip 600 liefert und Signale übernimmt, die Ergebnisse dieser Verarbeitung darstellen. Diese Signale liegen am Bus 622, der die Eingabe/ Ausgabe-Stifte (326) des Chips verbindet.

Die Rekonfiguration kann für verschiedene Zwecke oder für denselben Zweck erfolgen und eine Wiederauffrischung kann erforderlich sein. Die Rekonfiguration für verschiedene Zwecke kann durch einen Sortierer bzw. Arbeitsfolgeregler als Teil der Auswahleinrichtung 608 gesteuert werden. Dies kann in Bezug zu mehreren Konfigurationen die in der RAM- Anordnung 602 enthalten sind, oder in Bezug zu Konfiguratio­ nen erfolgen, die ein sequentielles Laden bzw. Eingeben in die RAM-Anordnung 602 erfordern. Die Auswahleinrichtung ist als Teil der Hilfseinrichtung oder der zugeordneten Ein­ richtung 610 dargestellt, die normalerweise außerdem wenig­ stens Konfigurationsdaten (610B) und Adressiereinrichtungen (610A) für die RAM-Anordnung 602 über Verlängerungen 606A und 604A der Busleitungen 604 enthält. Es trifft natürlich zu, daß der Chip 600 selbst üblicherweise Vorkehrungen für die Adressierung der RAM-Anordnung 602 über den Bus 604 enthält.

Ähnliche Betrachtungen sind auf die Rekonfiguration für den­ selben Zweck anwendbar, wenn es am wahrscheinlichsten ist, daß die RAM-Anordnung 602 wenigstens einige Alternativ- oder Back-up- bzw. Sicherstellungskonfigurationen enthält. In der RAM-Anordnung 602 können auch Testmuster gespeichert sein. Sie können auch von der Einrichtung 610 geliefert werden.

Die Fig. 21 zeigt eine im allgemeinen ähnliche Anordnung des rekonfigurierbaren Chips 600 und der damit über Adressen und Datenbusse 604, 606 verbundenen RAM-Anordnung 602. Es sind jedoch Multiplexer 612, 614 vorhanden, die steuern, ob der Chip 600 einen Zugriff zur RAM-Anordnung 602 über die Bus­ leitungen 604, 606 hat oder ob die Konfigurationsbusleitungen 616, 618 einen Zugriff zu der RAM-Anordnung 602 haben. Da­ durch kann ein neues Einschreiben in die RAM-Anordnung 602 erfolgen, ohne daß der Betrieb des Chips 600 unterbrochen wird.

Für den Chip 600 ist auch eine spezielle Vorkehrung darge­ stellt, die dazu dient, verschiedene Teile der RAM-Anordnung 602 (die verschiedenen Konfigurationen für den Chip entspre­ chen) über weitere Adressenleitungen 630 zu adressieren, die so dargestellt sind, daß sie vom Teil bzw. Bereich der kon­ figurierbaren Eingabe/Ausgabe-Einrichtungen des Chips 600 kommen. Dies führt weiterhin zu einer effektiven Steuerung der Konfigurationsauswahl durch Einrichtungen, die mit dem Eingabe/Ausgabe-System 622 verbunden sind, wie auch in Über­ einstimmung mit einem Zustand, der sonst in dem Chip 600 ent­ steht. Es wird außerdem darauf hingewiesen, daß die höherwer­ tigen Leitungen des Adressenbus 604 die Leitungen 630 bedie­ nen können, die beispielsweise von einem geeigneten Speicher­ bereich des Adressenregisters (550 in Fig. 19) kommen, das nicht auf Zählzyklen anspricht die für irgendein Auffri­ schen einer gegenwärtig vorhandenen Chipkonfiguration gefor­ dert werden.

Die Fig. 21 zeigt außerdem Vorkehrungen, die einen Betrieb eines Chips von einer Mehrzahl von Chips ermöglichen, die ein elektronisches System bilden. Ein Identifizierungsdeko­ dierer ist mit 640 bezeichnet und so verbunden, daß er aus­ gewählte (üblicherweise die höchstwertigen) Leitungen 642 des Konfigurationsbus 616 aufnimmt. Wenn der Dekodierer 660 erkennt, daß seine zugeordnete Chip/RAM-Kombination 600/602 betroffen ist, schaltet er in einer angemessenen Weise sei­ ne Ausgangsleitungen 644 und 646 ein, um zu bewirken, daß die Multiplexer 612, 614 die RAM-Anordnung 602 von den Bus­ leitungen 604, 606 zu den Konfigurationsbusleitungen 616, 618 umschaltet. Die Ausgangsleitung 648 des Dekodierers bringt die RAM-Anordnung auch in den Schreibbetrieb. Der De­ kodiererausgang 650 kann den Chip 600 abschalten, wenn eine Kollision mit der Wiederauffrischung eines dynamischen Chips 600 besteht oder wenn ein anderer Ruf vom Chip 600 nach einer neuen Konfiguration vorliegt. Derartige Kollisionen können jedoch durch geeignete Zeitplanung im System vermieden wer­ den, wenn die gegenwärtige Konfiguration in den ersten Kon­ figurationsbereich der RAM-Anordnung 602 neu eingeschrieben wird und wenn die Leitung 650 verwendet wird, um die Leitun­ gen 630 oder den schreibbaren Adressenregisterspeicher zu­ rückzusetzen.

In der Fig. 22 ist ein System mit mehreren Chips dargestellt, wobei in jedem der Blöcke 800 ein rekonfigurierbarer Chip vorgesehen ist, von denen gewöhnlich jeder mit einer zuge­ ordneten RAM-Anordnung versehen ist. Die Chips sind bei 805 über ihre oben erwähnten Eingabe/Ausgabe-Einrichtungen miteinander verbunden und es ist Vorsorge getroffen, daß die Daten von der Quelle 820 über den Bus 825 eingegeben und die Daten zur Anwendereinrichtung 810 über den Bus 815 ausgegeben werden können. Ein solches Chipsystem ist klar erkennbar in der Lage seriell zu arbeiten, wobei die Chips unterschiedlich konfiguriert sind, und parallel zu arbeiten, wobei die Chips ähnlich konfiguriert sind. Außerdem kann es gewünschte Kombinationen der seriellen und parallelen Ver­ arbeitung ausführen. Einer oder mehrere der Chips kann ganz oder teilweise für Steuerzwecke vorgesehen sein, obwohl üb­ licherweise eine Hilfseinrichtung oder ein Hilfssystem vorgesehen wird. Der Chip selbst kann die getrennt darge­ stellte Einrichtung 820 zur Signallieferung und die Anwender­ einrichtung 810 enthalten.

Es wird als vorteilhaft betrachtet, Systeme mit mehreren Chips auf so wenig wie möglich gedruckten Schaltungsplatten anzuordnen, wie dies durch die unterbrochene Linie 830 in der Fig. 22 dargestellt ist. Diese Schaltungsplatten können mehr, vorzugsweise sehr viel mehr rekonfigurierbare Chips enthal­ ten, als in der Fig. 22 dargestellt sind. Außerdem können sie andere Chips enthalten, die das Hilfssystem oder ein Teil oder Teile davon bilden.

Die Fig. 23 zeigt eine bevorzugte, gedruckte Schaltungsplatte 930, die im allgemeinen derjenigen der Fig. 22 ähnelt, was die Verbindungsleitungen 905 zwischen den Eingabe/Ausgabe- Einrichtungen ihrer konfigurablen Chips anbelangt von denen einige wenigstens teilweise einfach für die Durchgabe von Signalen zwischen den Eingabe/Ausgabe-Einrichtungen ver­ wendet werden können. Außerdem zeigt die Fig. 23 jedoch ein Konfigurierungsadressensystem (914) und ein Datenbussystem (918) zum Laden der RAM-Anordnungen, die jedem konfigurier­ baren Chip in der aus der Fig. 21 ersichtlichen Weise zu­ geordnet sind. Dies bedeutet, daß jeder Block 900 der Fig. 21 entspricht. Dann kann das Konfigurierungsbussystem 914, 918 irgendeinen Block 900 (über einen Dekodierer, wie dies in der Fig. 21 mit 640 bezeichnet ist) identifizieren und seine RAM-Anordnung, wenn dies gefordert wird, wieder laden, ohne daß irgendein anderer Block 900 zum Verzweigungschip ab­ geschaltet werden muß. Es ist sogar möglich, die RAM-Anord­ nung eines Blocks 900 wieder zu laden, ohne daß sein eige­ ner Chip ausgeschaltet wird, solange das Timing sicherstellt, daß keine Kollision mit den Zugriffsanforderungen zu der zugeordneten RAM-Anordnung dieses Chips erfolgt und/oder daß die gegenwärtig verwendete Konfiguration entweder nicht überschrieben wird oder in die RAM-Anordnung voreingeschrie­ ben ist wobei damit verbunden ist daß das Adressenregister des Chips neu geschrieben wird oder wenigstens die Lieferung an die Leitungen 630 der Fig. 21 erfolgt.

Das Konfigurierungsbussystem 914, 918 ist so dargestellt, daß es von der Einrichtung 960 außerhalb der Platte kommt, das eine Quelle oder eine Bibliothek von Chip-Konfiguratio­ nen bildet und normalerweise wenigstens einen Tischcomputer mit einem Plattenspeicher umfaßt. Die Einrichtung 960 kann von der Datenquelle 920 (über den Eingangsbus 925), wobei die Daten durch die Chips der logischen Blöcke 900 verarbei­ tet werden, und/oder von der Anwendereinrichtung 910 getrennt sein, die Ergebnisse der Verarbeitung über den Bus 915 em­ pfängt. Die Einrichtung 916 kann aber auch ein Teil eines Gesamtcomputersystems sein, das eines der Elemente 910, 920 oder beide Elemente 910, 920 enthält. Eine typische Quelle 920 enthält einen Plattenspeicher mit einer Ausgangs-RAM- Anordnung und/oder einen Datenkreisanschluß und/oder ein Computersystem usw. In ähnlicher Weise enthält eine typische Anwendereinrichtung 910 einen Plattenspeicher und/oder ei­ nen Drucker und/oder eine visuelle Anzeigeeinheit usw.

Es wird erneut auf die Fig. 14 hingewiesen aus der ersichtlich ist, daß ein konfigurierbarer Chip der vorliegenden Art zehn Eingabe/Ausgabe-Pads oder Stifte an jeder Seite hat. Bei der Verwendung derartiger Chips in den logischen Blöcken 900 der Fig. 23 kann ein herkömmlicher 8-Bit breiter Datenfluß in einer einfachen Weise bei 905 bzw. an den Leitungen 905 zwischen den logischen Blöcken 900 vorgesehen werden. Andere Leitungen können auch so zwischenverbunden werden, um die Steuerung zwischen den Blöcken zu bewirken und/oder es können wenigstens einige von ihnen zu einem Bus zusammengeführt werden, der alle lo­ gischen Blöcke 900 für eine Gesamtsteuerung und/oder zum Zwecke der Adressierung der logischen Blöcke durchläuft. Siehe Bezugszeichen 970 in Fig. 23.

Es wird darauf hingewiesen, daß die Fig. 23 nicht irgendeine besondere Größe der Platte 930 und der zugeordneten Zahl der logischen Blöcke 900 anzeigen soll. Es sind mehrere Unter­ brechungslinien in der Fig. 23 vorhanden. Die schlangenför­ migen Wege des Konfigurierungsbusses 914, 918 und des Gesamt­ busses 970 können auch ein anderes Layout aufweisen. Der Konfigurierungsadressenbus 914 und der Datenbus 918 können voneinander getrennt sein, anstatt, daß sie übereinander angeordnet sind. Platten gemäß der Fig. 23 können natürlich auch zu einem noch größeren System miteinander verbunden werden, wobei beispielsweise eine Mutter-Tochter-Plattenan­ ordnung verwendet wird.

Als Datenverarbeitungseinrichtung weist ein System, wie es beispielsweise in der Fig. 23 dargestellt ist und das eine Mehrzahl von konfigurierbaren Chips verwendet, ein großes Potential auf, egal ob die Chips die Form der Fig. 9-19 oder eine andere Form aufweisen.

Die Leistung des Systems bei der Datenverarbeitung im Ver­ gleich zu herkömmlichen, programmierten Computersystemen ist beweisbar. Der Natur nach handelt jeder programmierte Computer in Abhängigkeit von Programmbefehlen im wesentlichen sequentiell. Dies ist natürlich der Grund dafür daß Compu­ tersimulationen von in Abhängigkeit von dem Zweck aufgebauten elektronischen Einrichtungen dazu neigen, im Vergleich mit der tatsächlichen, simulierten Einrichtung sehr langsam zu sein. Sowohl elektronische Computer als auch in Abhängigkeit vom Zweck aufgebaute elektronische Einrichtungen verwenden elektronische Logikchips und der Vergleich in der Form der Geschwindigkeit erfolgt zwischen der Geschwindigkeit, mit der solche Chips arbeiten und elektrische Signale zwischen sich übertragen können, und der Anzahl der Zeitzyklen eines Computers, die erforderlich sind, um die Anzahl der Pro­ grammbefehle auszuführen, die für die Simulation verarbeitet werden müssen. Ein Weg zur Vergrößerung der Fähigkeit Daten zu verarbeiten, besteht unter bestimmten geeigneten Umständen darin, Komponenten von Computeruntersystemen bzw. zusammenge­ setzte Computeruntersysteme überlappend oder parallel zu be­ treiben. Jedes dieser Untersystems weist jedoch Charakteristi­ ken wie irgendein programmierter Computer auf, d.h. es arbeitet sequentiell auf der Basis von Programmbefehlen. Wenn man konfigurierbare Chips verwendet, können jedoch die gewünsch­ ten Funktionen durch die Konfigurierung der Chips einge­ stellt werden, deren individuelle und kollektive Konfigura­ tion dann ein Logiksystem für einen speziellen Zweck bildet. Die Chips arbeiten dann mit elektronischen Schalt/Übertra­ gungsgeschwindigkeiten anstatt mit Geschwindigkeiten die mit Zeiten vom Computerzyklen in Bezug stehen. Obwohl ein großer Teil der Ausführung von Programmbefehlen wirksam überlappt und die Zykluszeiten verringert werden können wie dies bei leistungsstarken Computersystemen die Millionen von Befehlen pro Sekunde ausführen, erfolgt, besteht doch ein sequentielles Arbeiten. Dies bedeutet, daß alle Programmbe­ fehle niemals gleichzeitig ausgeführt werden können. Tatsäch­ lich ist es aber natürlich die gleichzeitige Ausführung, die bei konfigurierten Chips in einem System der vorliegenden Art angewendet wird.

Ein einziger rekonfigurierbarer Chip der Art der Fig. 11 der unter Anwendung eines 3 µ CMOS-Herstellungsverfahrens erzeugt wurde, kann wenigstens 2000 logische Gatter enthal­ ten. Zudem sollte es möglich sein, eine Vergrößerung auf mehr als 8000 Gatter unter Anwendung eines 1 µ CMOS-Herstel­ lungsverfahrens zu erreichen. Die Anmelder können die Nutz­ barmachung von über 60% der Gatter auf derartigen Chips in besonders nützlichen Konfigurationen erreichen. Es ist mög­ lich, eine Anzahl (N) zu berechnen, die auf der tatsäch­ lichen Anzahl von ausgeführten Programmbefehlen beruht, die zur Ausführung eines Computerprogrammes, das die betroffene Chipkonfiguration simuliert erforderlich sind und die im Verhältnis mit den Zeitzyklen des betreffenden Computers und des konfigurierten Chips (beispielsweise wird dieser bei 5 MHz-15 MHz betrieben) steht. Durch die berechnete Anzahl (N) wird die Ausführungszeit eines Simulationsprogram­ mes für irgendeinen besonderen Computer in der Form eines Mehrfachen der Zeit ausgedrückt, die für einen konfigu­ rierten Chip (d.h. für die tatsächliche Logik) zum Betrieb erforderlich ist.

Es ist möglich, Zahlen (N1, N2 usw.) für alle Chips der konfigurierbaren Chips eines Systems mit mehreren Chips, z.B. eines Systems der in der Fig. 23 gezeigten Art, zu berechnen. Für M konfigurierbare Chips, die vollständig seriell bei der Verarbeitung von Eingangsdaten in Überein­ stimmung mit ihren individuellen und kollektiven tatsächlichen Konfigurationen arbeiten würde ein programmierter Computer N1 + N2 + .....+ NM mal so lange brauchen, wie um dieselbe Funk­ tion auszuführen. Außerdem kann das System der Fig. 23 bei jedem Zyklus nach der Mten Zeit ein Ausgangssignal bzw. einen Ausgang erzeugen. Für M Chips, die parallel arbeiten, wird nur ein Zyklus eines in der Fig. 23 dargestellten Systems gefordert (dabei werden alle Anforderungen vernachlässigt, die gestellt werden, um "Kollisionen" zwischen Ausgangs­ signalen des Chips zu vermeiden, die bei der Untersuchung von verschiedenen Teilen eines Spektrums der Daten für be­ sondere Merkmale selten sind). Der "Verbesserungsfaktor" würde sich dann dem Ausdruck M(N1 + N2 + ..... +NM) annä­ hern und er könnte selbst dann nicht um mehr als M verrin­ gert werden, wenn fortwährende Kollisionen von Ausgangs­ signalen des Chips auftreten würden, die separate Zyklen zur Anwendereinrichtung erfordern würden.

Es ist wesentlich, daß die Rekonfiguration von RAM-Anord­ nungen, von denen jede einem konfigurierbaren Chip zuge­ ordnet ist, nur eine Auslesezeit der RAM-Anordnung erfor­ dert. Diese Zeit ist einer Lade- oder Auffrisch-Zykluszeit äquivalent. Selbst zum Wiederladen von RAM-Anordnungen wird nur ein RAM-Schreibvorgang gefordert, auf den ein RAM-Lese­ vorgang folgt. Dies kann wirksam dadurch gehandhabt werden, daß die RAM-Anordnungen neu geschrieben werden, ohne daß die gegenwärtige Chipoperation unterbrochen wird, weil jede RAM-Anordnung viele Konfigurationen enthalten könnte (von denen jede ein binäres Wort pro Gatter des Chips erfordert).

Es ist erkennbar, daß die Anzahl N für irgendeinen besonderen Computervergleich in Aquivalente zu der Geschwindigkeit umge­ wandelt werden kann, mit denen Befehle durch den betroffenen Computer ausgeführt werden. Die Systeme der in der Fig. 23 dargestellten Art können daher billige Äquivalente für sehr leistungsstarke und teure Computer darstellen. Tatsächlich stellt ein System gemäß der Fig. 23 eine tatsächliche elek­ tronische Logik für jede Gesamtkonfiguration dar. Es kann durch das Äquivalent der Programmierung rekonfiguriert wer­ den.

Die Erfindung betrifft konfigurierbare integrierte Halblei­ terkreisanordnungen, von denen jede in der hergestellten Form eine Mehrzahl von logischen Kreisen enthält, die an diskreten Orten (10S) ausgebildet sind. Für jeden logischen Kreis verlaufen direkt wählbare leitende/nicht-leitende Verbindungswege (14A, B, C, F) von seinem Ausgang zum Ein­ gang einer ersten Gruppe von anderen logischen Kreisen und zu seinen Eingängen von den Ausgängen einer zweiten Gruppe von anderen logischen Kreisen. Alle Gruppen der Gruppen für alle der logischen Kreise sind unterschiedlich. Andere di­ rekte Verbindungswege (50R, 50C) sind wählbar mit Eingängen (14D, E) und Ausgängen (52G, H) der logischen Kreise ver­ bindbar. Die Auswahl kann irreversibel (Fig. 8) oder rever­ sibel (Fig. 10, 11, 18) sein und umfaßt eine Adressierung (22R, C) der Orte (10S) durch koinzidierende Signale und eine kodierte Konfigurierung der Wege an dem Ort. Die reversible Auswahl kann über Feldeffekttransistoren oder Bipolar­ transistoren erfolgen und kann bei oder in der Nähe von nor­ malen logischen Signalpegeln und Geschwindigkeiten (Fig. 11 und 18) erfolgen. Es wurden veränderbare bzw. vielseitige konfigurierbare Eingabe/Ausgabe-Anordnungen (Fig. 13-16) wie auch rekonfigurierbare Datenverarbeitungssysteme be­ schrieben, die die reversiblen Transistoreinrichtungen an­ wenden. (Fig. 20-23).

Claims (36)

1. Konfigurierbare, integrierte Halbleiterkreisanordnung, die in der hergestellten Form einen Bereich (300) aufweist, der eine Vielzahl von logischen Kreisen (10) jeweils an diskreten Orten (10S), wobei jeder logische Kreis nur in der Lage ist, eine einfache Logikfunktion auszuführen und zumindest einen Logikkreiseingang und zumindest einen Logikkreisausgang aufweist, und ein Signalübertragungssystem (14) zwischen Eingängen und Ausgängen der logischen Kreise (10) aufweist, wobei das Signalübertragungssystem (14) eine Vielzahl von direkten Verbindungswegen (14A, B, C, F) zwischen den Eingängen und den Ausgängen bereitstellt und wobei jeder direkte Verbindungsweg (14) im Hinblick auf seinen Leitungszustand wählbar ist,
dadurch gekennzeichnet, daß
das Signalübertragungssystem (14) in der hergestellten Form ein beschränktes Signalübertragungssystem wegen der direkten Verbindungswege (14A, B, C, F) ist, die sich für jeden der logischen Kreise (10R) von von zumindest einem Ausgang zu Eingängen einer ersten Gruppe (FS) von anderen logischen Kreisen und von zumindest einem Eingang zu Ausgängen einer zweiten Gruppe (SS) von anderen logischen Kreisen erstrecken,
jede erste Gruppe für diesen logischen Kreis unterschiedlich von der ersten Gruppe jedes anderen logischen Kreises ist und jede zweite Gruppe für diesen logischen Kreis unterschiedlich von der zweiten Gruppe jedes anderen logischen Kreises ist.

2. Anordnung nach Anspruch 1, dadurch gekenn­ zeichnet, daß einige der Eingänge und Ausgänge einiger logischer Kreise wählbare Verbindungswege (L1-L5, D1-D6) aufweisen, die sich zu Eingabe/Ausgabe-Einrichtungen (310) erstrecken, um die Mehrzahl der logischen Kreise zu bedienen, daß aber jede der Gruppen (FS, SS) für wenigstens den Rest der logischen Kreise (10R) wenigstens drei andere der logischen Kreise (über 14A, B, C) umfaßt.

3. Anordnung nach Anspruch 2, dadurch gekenn­ zeichnet, daß wenigstens für jeden der restlichen logischen Kreise (10R) die erste und zweite Gruppe zwei der logischen Kreise (FS und SS) gemeinsam enthalten.

4. Anordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß wenigstens für einige der restlichen logischen Kreise (10R) jede der ersten und zweiten Gruppe zwei Gatter (FS oder SS alleine) enthält, die nicht gemeinsam miteinander sind.

5. Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß wenn die logi­ schen Kreise in Reihen und Spalten (Fig. 1, 2) ange­ ordnet sind, jeder logische Kreis (nur FS oder SS), der sich in einer Gruppe der ersten und zweiten Gruppe eines anderen Kreises der logischen Kreise (10R), aber nicht in der anderen Gruppe befindet, in derselben Reihe wie der an­ dere logische Kreis (10R) angeordnet ist, und daß dann, wenn zwei nächste reihen-benachbarte Kreise der logischen Kreise zu dem anderen Kreis vorhanden sind, diese sich in verschiedenen Gruppen der ersten und zweiten Gruppe be­ finden.

6. Anordnung nach Anspruch 5, dadurch gekenn­ zeichnet daß andere logische Kreise in derselben Reihe und in der ersten oder zweiten Gruppe eines logischen Kreises in Bezug auf die logischen Kreise als übernächste angeordnet sind (über 14F).

7. Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß wenn die logischen Kreise in Reihen und Spalten (Fig. 1, 2) angeordnet sind, jeder logische Kreis (FS und SS), der sich in beiden Grup­ pen der ersten und zweiten Gruppe eines anderen logischen Kreises (10R) befindet, in Bezug auf den anderen logischen Kreis (10R) am nächsten und in derselben Spalte angeordnet ist.

8. Anordnung nach einem der Ansprüche 5, 6 oder 7 dadurch gekennzeichnet, daß wenigstens einige der logischen Kreise (FS und SS), die in Spalten am nächsten benachbart sind, an ihren Orten im Hinblick auf die Zugangsrichtung zu ihren Ausgängen (Fig. 1, 2; Pfeile in Fig. 7) entgegengesetzt ausgebildet sind.

9. Anordnung nach Anspruch 8, dadurch gekenn­ zeichnet, daß die entgegengesetzt ausgebildeten logischen Kreise in jeder Spalte abwechseln bzw. alternie­ ren, aber in jeder Reihe (Fig. 1, 2; Pfeile in Fig. 7) gleich­ artig ausgebildet sind.

10. Anordnung nach einem der Ansprüche 1 bis 9, da­ durch gekennzeichnet, daß ein anderes Signalübertragungssystem (50) vorgesehen ist, das wenig­ stens einen anderen direkten Verbindungsweg (50R, C) auf­ weist, der so lang ist, daß er mehrere der Orte (10S) durch­ läuft als über irgendeine Gruppe von direkten Verbindungs­ wegen (14A, B, C, F) erreicht werden kann, daß weitere Eingangsverbindungswege (14D, E) zu den logischen Kreisen vorgesehen sind, daß jeder von weiteren Ausgangsverbindungs­ wegen (52G, H) der logischen Kreise, wenn er vorhanden ist, in einer ähnlichen Weise wie die direkten Verbindungswege (14A, B, C, F) wählbar ist und daß die weiteren Verbindungs­ wege Abzweigungen (52R, C, G, H) von den anderen direkten Verbindungswegen (50R, C) bilden.

11. Anordnung nach Anspruch 10, dadurch gekenn­ zeichnet, daß die weiteren Eingangsverbindungs­ wege (14D, E) und weitere Ausgangsverbindungswege (52G, H), wenn sie vorhanden sind, zwei Abzweigungen (52) pro logi­ schem Gatter (10) bilden, daß das andere Signalübertragungs­ system (50) mehrere der anderen direkten Verbindungswege aufweist, von denen sich einige (50R) zwischen Reihen einer Matrixanordnung der Orte (10S) und andere (50C) zwischen Spalten der Orte (10S) erstrecken, daß die weiteren Eingangs­ verbindungswege (52R, C) an jedem der Orte vorgesehen sind, und daß weitere Ausgangsverbindungswege (52G, H), wenn sie vorhanden sind, zu einer einzigartigen entsprechenden Kom­ bination abgezweigt sind, die aus einem einer Reihe folgenden (50R) und einem einer Spalte folgenden (50C) Weg der anderen direkten Verbindungswege besteht.

12. Anordnung nach Anspruch 11 dadurch gekenn­ zeichnet, daß die anderen direkten Verbindungs­ wege oder einige von ihnen diskrete Segmente (53) umfassen.

13. Anordnung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß der einer Reihe (50R) und der einer Spalte (50C) folgende Weg der anderen direkten Verbindungswege miteinander über den logischen Kreis ver­ bindbar sind, für den die einzigartige Kombination ange­ wendet ist.

14. Anordnung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß jeder Weg aller wählbaren Verbindungswege (14, 52) ein ihm zugeordnetes bzw. gewidmetes Kreiselement (24) aufweist, dessen Leitungs­ zustand in der hergestellten Form durch die Anlegung eines elektrischen Konfigurierungssignales oder von Signalzustän­ den geändert werden kann, daß jedes der Kreiselemente (24) einen weiteren zugeordneten Schaltungskreis (32) aufweist, durch den es zur Konfiguration konditioniert wird, und daß Leitungsadressenwege (22R, C) den Bereich (300) durchlaufen, um beim Konditionieren den weiteren Schaltungskreis (32) der Kreiselemente (24), die zu konfigurieren sind, zu er­ regen.

15. Anordnung nach Anspruch 14, dadurch gekenn­ zeichnet, daß die Kreiselemente (24) und der für alle Eingänge (14) jedes Logikkreises zugeordnete weitere Schal­ tungskreis, und die Ausgänge (52), wenn sie wählbar sind, benachbart zu dem entsprechenden Gatterkreis (10) angeordnet und in dem entsprechenden Ort (10S) enthalten sind.

16. Anordnung nach Anspruch 14 oder 15, dadurch gekennzeichnet, daß Programmleitungswege (42 von 40) vorgesehen sind, deren Anzahl der Anzahl der wähl­ baren Verbindungswege (14, 52) an einem Ort entspricht, und die dazu dienen, die Anlegung der elektrischen Konfigurierungs­ signale in Bezug auf ausgewählte Verbindungswege zu bewir­ ken und daß die Programmleitungswege (42) die logischen Kreise ganz durchlaufen und in jeden Ort abgezweigt (43) sind.

17. Anordnung nach Anspruch 14 oder 15, dadurch gekennzeichnet, daß Koinzidenzstromwege der Leitungsadressenwege in Vielfachgruppen (Y1, Y3) angeordnet sind und daß jeder wählbare Verbindungsweg (414, 452) an jedem Ort eine kodierte Verbindung dazu aufweist, um Konfigu­ rierungssignalzustände zu erzeugen.

18. Anordnung nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, daß jedes Kreiselement ein leitendes Glied (24) umfaßt, das durch das es angelegte elek­ trische Konfigurierungssignal irreversibel nicht-leitend ge­ macht wird.

19. Anordnung nach Anspruch 18, dadurch gekenn­ zeichnet, daß der weitere Schaltkreis eine aktive Kreiseinrichtung (32) enthält, die in Reihe zu den zuge­ ordneten Kreiselementen verbunden ist, daß die aktive Kreiseinrichtung (32) durch Signale von den Adressenwegen (22R, 22C) leitend gemacht wird, um ein elektrisches Kon­ figurierungssignal durchzulassen, wenn es angelegt wird.

20. Anordnung nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, daß jedes Kreis­ element eine aktive Kreiskomponente (124) aufweist, die eine Verbindung (Gate) zur Leitungssteuerung besitzt und deren Leitungszustand nach dem Anlegen des elektrischen Konfigurierungssignales reversibel bleibt.

21. Anordnung nach Anspruch 20, dadurch gekenn­ zeichnet, daß die aktive Kreiskomponente einen Transistor (124) aufweist, daß jeder weitere Schaltkreis eine aktive Kreiseinrichtung (132) aufweist, die mit dem Verbindungsanschluß zur Leitungssteuerung ihrer zugeordne­ ten aktiven Kreiskomponente verbunden ist, daß die aktive Kreiseinrichtung (132) unter Anwendung von Signalen von den Adressenwegen (122R, C) leitfähig gemacht wird (über 160), um einen elektrischen Konfigurierungssignalzustand herzustellen, wenn die aktive Kreiseinrichtung (132) ein elektrisches Konfigurierungssignal empfängt.

22. Anordnung nach Anspruch 21, dadurch gekenn­ zeichnet, daß die aktive Kreiseinrichtung (132) leitend bleibt, nachdem sie durch ein Impulssignal leitend gemacht wurde.

23. Anordnung nach Anspruch 22, dadurch gekenn­ zeichnet, daß die aktive Kreiseinrichtung ein Feld­ effekttransistor (132) vom Charge-Trapping-Typ (Ladungs­ einfangtyp) ist.

24. Anordnung nach Anspruch 20 oder 21, dadurch gekennzeichnet, daß die aktive Kreiskompo­ nente (124′) die wiederholte Anlegung des elektrischen Konfigurierungssignales erfordert, um ihren konfigurierten Leitungszustand aufrechtzuerhalten.

25. Anordnung nach Anspruch 24, dadurch gekenn­ zeichnet, daß die aktive Kreiskomponente ein Feld­ effekttransistor (124′) ist, der infolge seiner Eigenka­ pazität in einer angemessenen Weise zwischen periodischen Anlegungen des elektrischen Erregungssignales leitend bleibt, und daß der weitere Schaltkreis ein Feldeffekt-Schalttran­ sistor ist.

26. Anordnung nach Anspruch 20 oder 21, dadurch gekennzeichnet, daß die aktive Kreiskomponente ein bipolarer Transistor (424) ist und daß der weitere Schaltkreis eine Einrichtung (420) ist, deren triggerbarer Leitungszustand einstellbar ist.

27. Anordnung nach Anspruch 26, dadurch gekenn­ zeichnet, daß der weitere Schaltkreis ein bipolares Kreisäquivalent (420) aufweist, das aus zwei komplementären Transistoren besteht, deren Basisanschlüsse mit den Kollektor­ anschlüssen verbunden sind, und daß der weitere Schaltkreis außerdem einen bipolaren Transistor (422) enthält, der eine Spannung steuert, die an eine Basis-Kollektor-Verbindung angelegt wird, und der zur Einstellung eines Spannungszu­ standes dient, der für das Schalten des weiteren Schalt­ kreises (420) erforderlich ist, der dann die aktive Kreis­ komponente (424) so einstellt, daß sie leitet.

28. Anordnung nach einem der Ansprüche 1 bis 27, dadurch gekennzeichnet, daß jeder logische Kreis (10) die Form eines logischen Gatters mit einem einzigen Ausgang aufweist, das eine einzige invertierende logische Funktion ausführt.

29. Anordnung nach Anspruch 28, dadurch gekenn­ zeichnet, daß jeder der logischen Kreise (10) eine Anzahl von Funktionseingängen (110A, 110B) aufweist, die kleiner ist als die Anzahl der Verbindungswege, die zu Eingabezwecken wählbar sind, und daß die wählbaren Verbindungswege (114) in Gruppierungen (114A, 114B, 152R; 114A, C 152C) angeordnet sind, von denen jede mit einem verschiedenen Funktionseingang zur Auswahl eines Weges jeder Gruppierung relativ zu dem ent­ sprechenden Funktionseingang verbunden ist.

30. Anordnung nach Anspruch 29, dadurch gekenn­ zeichnet, daß wenigstens einer der wählbaren Ver­ bindungswege (114A) für Eingabezwecke in mehr als einer Gruppierung vorgesehen ist.

31. Anordnung nach Anspruch 26 oder 27, dadurch gekennzeichnet, daß der bipolare Transistor (424), der die aktive Kreiskomponente bildet, eine Ein­ gangsstufe für einen Transistor (410) eines logischen NAND-Gatters ist, dessen Steuerelektrode in dem Emitter- Kollektor-Kreis des Transistors (424) ver­ bunden ist.

32. Anordnung nach einem der Ansprüche 1 bis 31, dadurch gekennzeichnet, daß ein Eingabe/ Ausgabe-Kreis (310) vorgesehen ist, der Verbindungsleitungen zu Eingängen und Ausgängen (L1-L5, D1-D6) von logi­ schen Kreisen aufweist, die sich von dem Bereich (300) aus erstrecken, und daß der Eingabe/Ausgabe-Kreis (318) Zel­ len (310A-D) enthält, von denen jede eine andere Seite einer Matrixanordnung (300) der logischen Gatter bedient.

33. Anordnung nach Anspruch 32, dadurch gekenn­ zeichnet, daß jede Zelle (310A-D) Unterzellen (330) enthält, die zwischen ersten und zweiten Zuständen konfigu­ rierbar sind, in denen Signale zu Eingängen (L, D ungerad­ zahlig) von logischen Kreisen gelangen können bzw. von Ausgängen (D geradzahlig) von logischen Kreisen kommen können.

34. Anordnung nach Anspruch 33, dadurch gekenn­ zeichnet, daß Unterzellen (330), die mit Ausgängen von kantennächsten Zellen einer Anordnung von logischen Zellen verbunden sind, außerdem mit Eingängen (D geradzahlig), der nächsten logischen Kreise verbunden sind.

35. Anordnung nach Anspruch 33 oder 34, dadurch gekennzeichnet, daß jede Unterzelle (330) mit einer einzigartigen Gruppierung von Eingängen und Ausgängen (DA, QA) von logischen Kreisen verbunden ist und daß weni­ ger Unterzellen (330) vorgesehen sind als durch die Eingänge und Ausgänge (DA, QA) der logischen Kreise bedient werden.

36. Anordnung nach einem der Ansprüche 33, 34 oder 35, dadurch gekennzeichnet, daß Verbindungswege (320A-D) Chipverbindungen von ausgewählten Unterzellen auf zwei benachbarten Seiten der Anordnung verbinden.