DE3543826A1 - Schaltungsanordnung fuer eine bei digitalen uebertragungsverfahren in fernmelde-, insbesondere fernsprechvermittlungsanlagen eingesetzte phasenregelschleife - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung für eine bei digitalen Übertragungsverfahren in Fernmelde-, insbesondere Fernsprechvermittlungsanlagen eingesetzte Phasenregelschleife nach dem Oberbegriff des Patentanspruchs 1.

Das Prinzip eines Phasenregelkreises (PLL) ist in der Funkschau 6/1983 ab Seite 61 beschrieben. Es handelt sich dabei, wie die englische Bezeichnung "phase locked loop" treffender wiedergibt, um einen in Phase eingerasteten Regelkreis, der in der Lage ist, sich relativ schnell auf eine vorgegebene Sollfrequenz phasenrichtig einzustellen. Die zu einem solchen Phasenregelkreis gehörenden Komponenten sind in ihrer Wirkungsweise innerhalb der angegebenen Literaturstelle ausführlich beschrieben.

Aus der DE-AS 21 60 252 ist es bekannt, einen Phasenregelkreis als integrierte Schaltung herzustellen. Als Anwendungsbeispiel für einen solchen integrierten Schaltkreis ist in Spalte 5, ab Zeile 58 der DE-AS 21 60 252 angegeben, daß damit die Frequenzen einer Wählinformation auf einer Fernsprechleitung erkannt werden können.

Bei der Anwendung derartiger Phasenregelkreise kommt es darauf an, daß der Oszillator des Phasenregelkreises möglichst schnell auf die Phase einer empfangenen Frequenz eingestellt wird. Dies gilt besonders bei digitalen Datenübertragungsverfahren mit hoher Bitrate, d. h. mit hoher Frequenz. Einen wesentlichen Einfluß auf das Regelverhalten des Phasenregelkreises übt das zwischen Phasendetektor und Regeleingang des Oszillators eingefügte Tiefpaßfilter aus. Ist die Grenzfrequenz des Tiefpaßfilters zu niedrig, so folgt der Phasenregelkreis nur langsam den Änderungen des Eingangssignals. Bei hochfrequenten Eingangssignalen kann die Grenzfrequenz des Tiefpaßfilters natürlich nicht zu niedrig gelegt werden. Dadurch kann aber die Empfindlichkeit des Phasenregelkreises so groß werden, daß sich sehr hohe Regelfrequenzen ergeben. Deshalb muß bei der Dimensionierung des Schleifenfilters immer ein Kompromiß geschlossen werden zwischen der Einschwingzeit bis zur Synchronität und der Beeinflussbarkeit durch Störungen.

Um trotz kurzer Einschwingzeit der Phasenregelschleife eine gute Störunterdrückung zu erreichen, wurde bisher durch zusätzliche Schaltungsmaßnahmen dafür gesorgt, daß die Regelspannung des Oszillators nur zu Zeiten eines ungestörten Empfangs des Referenzsignals verändert werden kann. Die Regelspannung muß deshalb für die Zeiten, wo kein ungestörtes Referenzsignal zur Verfügung steht konstant gehalten werden. Dazu ist eine Sample-and-Hold-Schaltung notwendig, die einen hohen Anteil aufwendiger analoger Komponenten enthält.

Die Aufgabe der Erfindung besteht darin, eine Schaltungsanordnung vorzustellen, womit bei einer vorübergehenden Störung oder bei einem Datenempfang der Phasenregelkreis seine Einstellung unabhängig vom Empfangssignal beibehält, ohne daß dazu analoge Komponenten notwendig sind.

Diese Aufgabe wird durch eine Schaltungsanordnung gelöst, wie sie im Patentanspruch 1 angegeben ist. Damit wird in vorteilhafter Weise erreicht, daß bei einer kurzzeitigen Störung oder bei einem regelmäßig wiederkehrenden Datenempfang definierter Länge der Phasenregelkreis sofort in sich geschlossen wird, so daß eine durch die Änderung der Eingangsfrequenz sich ergebende Nachregelung der vom Oszillator erzeugten Frequenz nicht stattfinden kann. Dies hat zur Folge, daß beim Wiedereinsetzen des ungestörten Referenzsignals praktisch sofort wieder eine phasenrichtige Ausgangsfrequenz des Oszillators zur Verfügung steht. Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand von Zeichnungen näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung

Fig. 2 die Ausführung der Bit- und Störungserkennungseinrichtung

Fig. 3 das zugehörige Pulsdiagramm

Im Ruhezustand, d. h. wenn der Empfangs-Übertragungstakt ÜE ohne Informationsgehalt anliegt, ist der Multiplexer MUX so eingestellt, daß der Empfangsübertragungstakt ÜE an den Signaleingang SE des Phasenregelkreises PLL anliegt. Der Phasenregelkreis PLL steuert dann den darin befindlichen Oszillator so, daß die Taktflanken des Mastertaktes TM mit den Taktflanken des Empfangs-Übertragungstaktes ÜE zusammenliegen. Über einen Taktteiler TT wird ein interner Übertragungstakt TÜ gewonnen, der die gleiche Frequenz hat wie der Empfangs-Übertragungstakt ÜE.

Der Empfangs-Übertragungstakt ÜE sieht im Ruhezustand so aus, wie es in Fig. 3 unter der Bezeichnung ÜEO dargestellt ist. Bei der in Fig. 2 dargestellten Schaltungsanordnung ist dieser Übertragungstakt an ein monostabiles Flip-Flop MF geführt. Dieses monostabile Flip-Flop MF wird für mehr als eine halbe Taktperiode des Empfangs-Übertragungstaktes in seine Arbeitslage gestellt und kippt dann infolge der eingestellten Zeitkonstante selbsttätig in die Ruhelage zurück. Es ergibt sich dabei das in Fig. 3 mit MF bezeichnete Impulsbild. Mit der Rückflanke des Ausgangstaktes vom monostabilen Flip-Flop MF wird das bistabile Flip-Flop FF so gesteuert, daß es die Schaltstellung einnimmt, die durch das Potential während der zweiten Hälfte der Taktperiode des Empfangs-Übertragungstaktes ÜE vorgegeben ist. Während der so entstandenen Ruhestellung des bistabilen Flip-Flops FF führt ein Ausgang AE ein solches Potential, daß der als Umschalteinrichtung fungierende Multiplexer MUX die in Fig. 1 dargestellte Schaltstellung einnimmt. Außerdem wird mit diesem Potential das nachgeschaltete Schieberegister SR gesperrt, so daß es vom internen Übertragungstakt TÜ nicht weitergeschaltet werden kann.

Findet dagegen eine Datenübertragung statt, so wird mit dem Erscheinen eines Startbits während der zweiten Halbperiode des Empfangs-Übertragungstaktes ÜE das bistabile Flip-Flop FF in seine Arbeitslage gebracht. Es entstehen dabei Impulsbilder, die in Fig. 3 mit ÜED und FFD bezeichnet sind. Der als Umschalteinrichtung fungierende Multiplexer MUX wird dabei so umgeschaltet, daß nun der interne Übertragungstakt TÜ, der auch am Vergleichseingang des Phasenregelkreises PLL anliegt, auf den Signaleingang SE geschaltet ist. Damit bleibt der Phasenregelkreis PLL mit der gleichen Einstellung so lange bestehen, bis eine Zurückschaltung auf den Empfangs- Übertragungstakt ÜE erfolgt. Damit diese Rückschaltung stattfinden kann, ist das Schieberegister SR durch das nun invertierte Signal am Ausgang AE des bistabilen Flip-Flops FF freigegeben, so daß es vom Übertragungstakt TÜ weitergeschaltet werden kann. Nach einer vorgegebenen Zeit entsteht ein Rücksetztakt RS, der das bistabile Flip-Flop FF in seine Ruhelage bringt. Diese vom Schieberegister SR erzeugte Zeitspanne ist so gewählt, daß während dieser Zeit eine Datenübertragung, beispielweise ein Burst stattgefunden haben kann.

Der gleiche Vorgang würde auch stattfinden, wenn infolge einer Störung während der zweiten Hälfte der Taktperiode des Empfangs-Übertragungstaktes ÜE nicht das im Ruhezustand vorherrschende Potential erkannt wird. In beiden Fällen wird der Phasenregelkreis für die durch das Schieberegister SR vorgegebene Zeitspanne quasi kurzgeschlossen, so daß kein Regelvorgang stattfindet. Damit wird erreicht, daß beim Wiedereintreten des Ruhezustandes des Empfangs-Übertragungstaktes ÜE keine nennenswerte Abweichung der Phasenlage entstanden ist, so daß eine möglicherweise erforderliche Nachregelung in kürzester Zeit abgeschlossen ist.

Claims (5)

1. Schaltungsanordnung für eine bei digitalen Übertragungsverfahren in Fernmelde-, insbesondere Fernsprechvermittlungsanlagen eingesetzte Phasenregelschleife, wobei die Phase der Ausgangsfrequenz eines spannungsgesteuerten Oszillators laufend mit Hilfe eines Phasendetektors mit der Phase eines Eingangssignals verglichen und dabei der Oszillator nachgeregelt wird, und wobei das Eingangssignal sowohl den Übertragungstakt als auch die zu übertragende Information enthält, dadurch gekennzeichnet, daß eine Bit- und Störungserkennungseinrichtung (BSE) vorgesehen ist, die auf durch Störungen und/oder Datenübertragung verursachte Frequenzänderungen des Eingangssignals anspricht und eine Umschalteinrichtung (MUX) steuert, womit anstelle des Empfangs- Übertragungstaktes (ÜE) der vom Oszillator der Phasenregelschleife (PLL) stammende Übertragungstakt (TÜ) als Phasenvergleichssignal der Phasenregelschleife angeboten wird, und daß die Bit- und Störungserkennungseinrichtung (BSE) nach einer vorbestimmten Zeit wieder abgeschaltet wird, so daß die Umschalteinrichtung (MUX) wieder den Empfangs-Übertragungstakt (ÜE) zur Phasenregelschleife (PLL) durchschaltet.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Bit- und Störungserkennungseinrichtung (BSE) aus einem monostabilen Flip-Flop (MF) und einem bistabilen Flip-Flop (FF) besteht, wobei die Zeitkonstante des monostabilen Flip-Flops (MF) so eingestellt ist, daß dieses in der Zeit des Auftretens eines Startbits zur Datenübertragung beim Zurückschalten das bistabile Flip-Flop (FF) in seine Arbeitslage steuert, wenn ein solches Bit erkannt wird.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Ausgänge (AE, BE) des bistabilen Flip-Flops (FF) direkt mit der Umschalteinrichtung (MUX) verbunden sind, so daß die Umschalteinrichtung (MUX) direkt von der Stellung des bistabilen Flip-Flops (FF) abhängig ist.

4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß dem bistabilen Flip-Flop (FF) ein Schiebregister (SR) nachgeschaltet ist, welches durch das bistabile Flip-Flop (FF) freigegeben und mit dem vom Oszillator der Phasenregelschleife (PLL) stammenden Übertragungstakt (TÜ) weitergeschaltet wird, wodurch nach einer definierten Zeit ein Rücksetzimpuls (RS) an einem der Ausgänge des Schieberegisters (SR) erscheint, womit das bistabile Flip-Flop (FF) in seine Ruhelage gesetzt wird.

5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Taktteiler vorgesehen ist, der aus der höheren Frequenz des Oszillators der Phasenregelschleife (PLL) die Frequenz des Empfangs-Übertragungstaktes (ÜE) bildet.