DE3025167A1 - Datenverarbeitungseinrichtung - Google Patents
DatenverarbeitungseinrichtungInfo
- Publication number
- DE3025167A1 DE3025167A1 DE19803025167 DE3025167A DE3025167A1 DE 3025167 A1 DE3025167 A1 DE 3025167A1 DE 19803025167 DE19803025167 DE 19803025167 DE 3025167 A DE3025167 A DE 3025167A DE 3025167 A1 DE3025167 A1 DE 3025167A1
- Authority
- DE
- Germany
- Prior art keywords
- memory
- auxiliary
- auxiliary memory
- data
- expressions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
- G06F16/90—Details of database functions independent of the retrieved data types
- G06F16/901—Indexing; Data structures therefor; Storage structures
- G06F16/9014—Indexing; Data structures therefor; Storage structures hash tables
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Databases & Information Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Data Mining & Analysis (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
PATE^TANWÄI TE. 1 Π ? 5 1 6
Dipl.-Ing. A. Wasmeier Dipl.-Ing. H. Graf
Zugelassen beim Europäischen Patentamt · Professional Representatives before the European Patent Office
Patentanwälte Postfach 382 8400 Regensburg 1
ί"" da£\ τ, α. .L.
Deutsche Patentamt
da£\ D-8400 REGENSBURG
grefl.nger strasse r
8 München 2 Telefon (0941) 5 4753
Telegramm Begpatent Rgb. Telex 65709 repatd
Ihr Zeichen Ihre Nachricht Unser Zeichen Tag 1. Juli 1980 ¥/He
I/p 10.305
Anmelder: INTERNATIONAL COMPUTERS LIMITED, ICL House,
Putney, London, SW15 ISW, England
Titel: "Däenverarbeitungseinrichtung"
Priorität: Großbritannien Nr. 7923329 vom 4. Juli 1979
030063/0913
Konten: Bayerische Vereinsbank (BLZ 750 200 73) 5 839 300 Gerichtsstand Regensburg
Postscheck München 893 69-801
1.7.1980 W/He - € - I/p 1O.JO5
"Datenverarbeitungseinrichtung''
Bei Datenverarbeitungseinrichtungen ist es bekannt, Daten in einem Hauptspeicher zu speichern und einen kleineren, schnelleren
Hilfsspeicher zur Aufnahme von Kopien von Datenausdrükken
vorzusehen, die laufend benutzt werden, wobei diese Ausdrücke aus dem Hauptspeicher bei Bedarf in den Hilfsspeicher
kopiert werden. Der Vorteil einer derartigen zweistufigen Speicheranordnung besteht darin, daß sie eine hohe mittlere
Zugriffsgeschwindigkeit besitzt, die sich der des Hilfsspeichers
nähert, daß aber die Kosten pro Speicherstelle wesentlich geringer sind als die des Hilfsspeichers.
Es sind verschiedene Vorschläge gemacht worden, um die Datenausdrücke
aus dem Hauptspeicher auf die Speicherplätze des Hilfsspeichers abzubilden. Hierzu wird auf den Aufsatz "Concepts for
Buffer Storage" von CJ. Conti aus IEEE Computer Group News, März 1969, Seite 9, hingewiesen. Einige dieser bekannten Vorschläge
umfassen das "Viele-in-eins"-Abbilden der Daten; dies
bedeutet, daß jeder Speicherplatz des Hilfsspeichers eine Kopie
eines einer Vielzahl unterschiedlicher Datenausdrücke halten kann, während jeder Datenausdruck im Hauptspeicher nur in einen
bestimmten Speicherplatz des Hilfsspeichers kopiert werden kann. Ein Beispiel für ein derartiges "Viele-in-eins"-Abbildungsschema
ist auf Seite 11 des vorgenannten Aufsatzes unter dem Titel "Direct Mapping Buffer" erläutert.
Ein solches "Viele-in-eins"-Abbildungsschema ist verhältnismäßig
leicht zu verwirklichen. Es kann jedoch manchmal erforderlich oder erwünscht sein, zwei oder mehr unterschiedliche Datenausdrücke
gleichzeitig im Hilfsspeicher zur Verfügung zu haben, und dies ist eindeutig nicht möglich, wenn diese beiden Ausdrücke
auf den gleichen Speicherplatz des Hilfsspeichers abgebildet werden.
Dies hat zur Folge, daß die Einrichtung langsamer arbeiten
030063/0913
1.7.1930 W/He -f - I/p 10.
rauß, oder daß in bestimmten ü'ällen verhindert wird, daß ein
Arbeitsvorgang überhaapt abgeschlossen werden kann.
Aufgabe der .Erfindung ist es, Mittel zu schaffen, um dieses
Problem zu lösen.
Gemäß der Erfindung ist eine Datenverarbeitungseinrichtung
mit einem Hauptspeicher und einem kleineren, schnelleren Hill's- · speicher, in welchem bei Bedarf aus dem Hauptspeicher Datenausdrücke
kopiert werden, die im Hauptspeicher auf die Speicherplätze des Hilfsspeichers nach einem "Viele-in-eins"-Abbildangsschema
für Daten abgebildet werden, vorgeschlagen, daß im Betrieb ein Test zur Anzeige von Situationen vorgenommen wird, bei denen
zwei (oder mehr) Datenausdrücke im Speicher hoher Zugriffsgeschwindigkeit zur Verfügung stehen müssen, diese beiden Ausdrücke
jedoch auf die gleiche Stelle des Hilfsspeichers abbilden, so daß
sie nicht beide gleichzeitig im HilfsSpeicher vorhanden sein können,
und daß dann, wenn diese Situation angezeigt wird, die Verwendung des HilfsSpeichers vorübergehend aufhört und die erforderlichen
Datenausdrücke alle in einen weiteren Speicher geringerer Größe als der HilfsSpeicher und mit einer Zugriffsgeschwindigkeit,
die mit der des Hilfsspeichers vergleichbar ist, kopiert werden.
In weiterer Ausgestaltung der Erfindung wird eine Datenverarbeitungseinrichtung
mit einem Hauptspeicher und einem kleineren, schnelleren Hilfsspeicher, in welchem bei Bedarf aus dem
Hauptspeicher Datenausdrücke kopiert werden, die im Hauptspeicher auf die Stellen des Hilfsspeichers nach einem "Viele-ineins"-Abbildungsschema
für Daten abgebildet werden, vorgeschlagen, die im Betrieb Arbeitsvorgänge durchführt>
deren jeder einen Zugriff zu einer Vielzahl von Datenausdrüken erforderlich
macht und die so ausgelegt ist/ wenn einer dieser erforderlichen Datenausdrücke im Hilfsspeicher nicht zur Verfügung steht>
der Vorgang abgebrochen wird, der Ausdruck aus dem Hauptspeicher in den Hilfsspeicher kopiert wird und der Vorgang dann von Anfang
0 3006-3/0913
1.7.1980 W/He -Mr- Ι/ρ1Ο.$Ο5
an erneut begonnen wird, und bei der im Betrieb ein Test durchgeführt
wird, um Situationeil· anzuzeiger., in denen zwei (oder
mehr) der Datenausdrücke, die von dem gerade durchgeführten Arbeitsvorgang
gefordert werden, auf den gleichen Speicherplatz des Hilfsspeichers abgebildet werden, so daß sie niclrc beide
gleichzeitig im Hilfsspeicher vorhanden sein können, und diese Situation zur Anzeige gebracht, die Verwendung des Hilfsspeichers
ν orübergehend unterbrochen wird und die erforderlicnen Datenaasdrücke
alle in einen weiteren Speicher geringerer Größe als der Hilfsspeicher und mit einer Zupjrif f sgeschwindipckeit, die mit der
des Hilfsspeichers vergleichbar ist, kopiert werden.
Nachstehend wird ein Ausführungsbeispiel der Erfindung in Verbindung
Eiit der Zeichnung erläutert. Es zeigen:
Jj'ig. 1 ein Blockschaltbild der Einrichtung, und
J?ig. 2 die Adressenumwandlungseinheit der Einrichtung im Detail.
Die Datenverarbeitungseinrichtung weist einen Hauptspeicher 10 auf, der Instruktionen und Operanden enthält. Jedes V/ort im
Speicher hat eine reale Adresse EA, die die tatsächlicne physikalische
Lage im Speicher angibt.
Die Einrichtung weist ferner eine mikroprogrammgesteuerte Verarbeitungseinheit
11 auf, Im Betrieb findet diese Einheit Instruktionen aus dem Hauptspeicher 10 auf, dekodiert sie und
führt ein entsprechendes Mikroprogramm zur Ausführung einer jeden Instruktion durch. Die Ausführung der Instruktion kann
den Zugriff zu einem oder mehreren Operanden im Hauptspeicher einschließen.
Die Verarbeitungseinheit 11 adressiert Daten (Instruktionen oder Operanden) nicht in Form ihrer realen Adressen RA, sondern
in iPorm von virtuellen Adressen VA. Jede virtuelle Adresse hat
eine Länge von 32 Bits, wobei die 14- bedeutensten Bits eine
030063/0913
1.7.19SO W/He - *f - I/p IO.3O5
Segmentzahl SW darstellen, während die 18 weniger "bedeutenden
Bits eine Wortzahl WiT darstellen, die die Position des gewünschten
Datenwortes innerhalb des Segmentes angibt. Virtuelle Adressen können in ihre entsprechenden realen Adressen mit Hilfe
einer Segmenttabelle übersetzt werden, die im Hauptspeicher gehalten wird. Die Segmenttabelle weist eine Anzahl von Eingängen,
und zwar jeweils einen für jedes Segment, auf; jeder Eingang hält die reale Adresse der Basis des entsprechenden Segmentes. Somit
kann eine virtuelle Adresse dadurch übersetzt werden, daß zuerst inr Segmentzahlteil SN benutzt wird, um die Segmenttabelle weiterzuschalten,
um den entsprechenden Segmenttabelleneingang zu erhalten, und dann die Segmentbasisadresse aus diesem Eingang zum
Wortzahlteil WiT der virtuellen Adresse hinzuzuaddieren.
Wenn die Segmenttabelle jedesmal dann, wenn ein Datenwort adressiert
wird, abgefragt werden muß, wird in der Praxis jedoch die Betriebsgeschwindigkeit der Einrichtung erheblich vermindert.
Deshalb werden virtuelle Adressen normalerweise nicht durch Bezugnahme auf die Segmenttabelle übersetzt. Stattdessen wird eine
Adressenübersetzungseinheit (ATTJ) 12 verwendet. Die ATU 12 enthält
einen kleinen, schnellen Hilfsspeicher, der Kopien der Segmenttabelleneingänge
für die Segmente hält, die gerade in Benutzung sind. Dies ermöglicht, daß virtuelle Adressen sehr rasch übersetzt
werden, vorausgesetzt, daß die entsprechenden Segmenttabelleneingänge im Hilfsspeicher vorhanden sind. Die Segmenttabelle
im Hauptspeicher wird nur befragt, wenn der entsprechende Segmenttabelleneingang nicht im Hilfsspeicher vorhanden ist.
Einzelheiten der Verarbeitungseinheit 11 und des Speichers 10 sind nicht Gegenstand der Erfindung und werden hier nicht weiter
erläutert. Die Verwendung von Segmenttabellen zur Übersetzung von virtuellen Adressen in reale Adressen ist an sich bekannt
und wird ebenfalls nicht näher beschrieben.
030063/0913
1.7.1930 W/fle -X- I:p 10.^
-J.
Nach Fig. 2 weist die A1IU einen Speicxier mit direktem Z-ugriff
21 (RAJl) auf, der 1024 Speicherplätzebesitzt, die mit 0-1025 beziffert
sind. Die Speicherplätze 256-1025 (die mit dem Bezugszeichen
22 bezeichnet sind) stellen den vorerwähnten Hilfsspeicner
dar. Die Speicherplätze 0-65 (die mit dem Bezugszeichen 25 bezeichnet
sind) stellen einen weiteren Speicher dar, der als der ATM-Speicher bezeichnet wird, dessen Aufgabe weiter unten erläutert
wird. Die übrigen Speicherplätze des Speichers 21 stehen für andere Zwecke zur Verfügung, die mit vorliegender Erfindung
nichts zu tun haben.
Jeder Speicherplatz im Hilfsspeicher 22 hält eine Kopie eines
der Eingänge bzw. Eintragungen in die Segmenttabelle zusammen mit der Segmentzahl des zugeordneten Segmentes.
Der Speicher 21 wird mit Hilfe eines Multiplexers 24 adressiert,
der normalerweise den Ausgang einer Kontrollschaltung 25 auswählt.
Die Kontrollschaltung 25 besitzt einen Satz von Exklusiv-ODER-Gliedern
(nicht dargestellt), die ausgewählte Bits der Segmentzahl SN der virtuellen Adresse, die von der Verarbeitungseinheit
aufgenommen wird, kombinieren, so daß eine 10 Bits umfassende Kontrolladresse im Bereich 256-1025 erzielt wird. Diese Kontrolladresse
adressiert deshalb einen Speicherplatz im Hilfspeicherteil 22 des Speichers 21.
Das Kontrollschema ergibt eine "Viele-in-eins"-Abbildung der
Segmentzahlen auf d-ie Kontrolladressen und damit eine "Vielein-eins "-Abbildung der Segmenttabelleneingänge bzw. -eintragungen
auf die Speicherplätze des Hilfsspeichers.
Die normale Arbeitsweise der ATU ist folgende:
Wenn die Verarbeitungseinheit 11 eine virtuelle Adresse an die ATU gibt, wird der Segmentzahlteil SN der Adresse kontrollcodiert,
030063/0913
;. ... 302516?
1.7.1980 W/He " -? - I/p 10.30;
und die resultierende Kontrolladresse wird zum Adressieren des
Hilfsspeichers 22 verwendet. Die Segmentzahl, die in dein adres- -■
sierten Speicherplatz des Hilf sspeic1h?s enthalten ist, wird "aus- ■-gelesen
und mit dem Segnentzahlteil SN der virtuellen Adresse nit
Hilfe einer YernleichsvorricLtuiig 26 verglichen. Wenn beide gleich
sind, wird ein Treffer-Signal erzeugt, das angibt, daß der Speicherplatz den gewünschten Segmenttabelleneihgäng enthält. Die
öegmentbasisadresse SB kann deshalb aus dem Hillsspeicher ausgelesen
und dem Wortzahlteil Win der virtuellen Adresse mit Hilfe
einer Addierschaltung 2? hinzuaddiert werden, so daß die gewünschte
reale Adresse ΞΑ erzielt wird.
Sind sie jedoch nicht gleich, wird ein i'ehlsignal erzeugt. Das
Fehlsignal wird nach -Fig. 1 als Unterbrechungssignal der Verarbeitungseinheit
11 aufgegeben und bewirkt, daß die gerade durchgeführte Instruktion unterbrochen wird. Die Verarbeitungseinheit
beginnt dann ein spezielles Mikroprogramm und befaßt sich mit dieser Unterbrechung. Dieses Programm befragt die Segmenttabelle
im Hauptspeicher 10 und kopiert die entsprechende Eintragung in den gerade adressierten Speicherplatz des"Speichers 21. Einzel■*·
hexten dieses Mikroprogramms sind nicht Gegenstand der Erfindung und werden hier nicht weiter erläutert. Die Ausführung der Instruktion,
die unterbrochen war, wird dann am Anfang erneut begonnen, Wenn
dieses Mal die Instruktion die virtuelle Adresse ergibt, wird die entsprechende Segmenttabelleneintragung im Hilfsspeicher gefunden
und somit kann die virtuelle Adresse in normaler Weise übersetzt werden.
"Schlagen" (Thrashing)
Die insoweit beschriebene Einrichtung arbeitet für Instruktionen, die sich nur auf einen einzigen Operanden beziehen, einwandfrei.
Bestimmte Instruktionen können jedoch erfordern, daß mehrere Operanden während ihrer Ausführung zugegriffen werden;. Dies ist auch ohne
Schwierigkeit möglich, solange die Segmenttabelleneintragungen dieser Operanden alle auf unterschiedlichen Speicherplätzen des
030063/0913
1. r?. 1930 W,/He - tf - Ι/ρ 10.3 05
-i-
Hilfsspeichers 22 abgebildet werden. Wenn jedoch zwei (oder mehr)
der Segmenttabelleneintragungen auf dem gleichen Speicherplatz des Hilfsspeichers abgebildet werden, wird ein "Schlagen"-Zustand eingeführt,
bei dem, falls keine speziellen Vorkehrungen getroffei
werden, die Instruktion laufend unterbrochen wird und wieder anläuft,
weil sie niemals alle erforderlichen Segmenttabelleneintragungen
im Hilfsspeicner gleichzeitig findet.
Im Falle vorliegender Erfindung wird dieser "Schlagen"-Zustand
wie folgt aufgezeigt. Wenn ein Fehlsignal auftritt, wird die Kontrolladresse, die gerade am Ausgang der Kontrollschaltung 25
erscheint, in ein Register 28 eingeführt. Jede Kontrolladresse wird bei ihrem Auftreten mit dem ,jeweiligen Inhalt des Registers
28 mit Hilfe einer Vergleichsvorrichtung 29 verglichen. Der Ausgang der Vergleichsvorrichtung 29 wird in einen Eingang eines
UND-Gliedes JO eingeführt, dessen anderer Eingang das Fehlsignal aufnimmt. Somit wird das UND-Glied wirksam gemacht, wenn ein Fehlsignal
zum zweiten Mal in bezug auf die gleiche Kontrolladresse erzeugt wird (d.h., wenn ein "Schlagen"-Zustand eingeführt wird).
Der Ausgang des UND-Gliedes 30 setzt eine bistabile Vorrichtung
31, wodurch die Adressenübersetzungseinheit in einen Betriebszustand gebracht wird, der als "Anti-Schlagen"-Betrieb bezeichnet
wird. In gesetztem Zustand erzeugt die bistabile Vorrichtung 31
ein Signal ATM, das den Multiplexer 24- so schaltet, daß er nunmehr
den Ausgang aus einem Zähler 32 an der Stelle der Kontrolladresse auswählt. Der Zähler 32 hat eine Länge von sechs Bits
und erzeugt deshalb einen Ausgang im Bereich von 0-63. Deshalb adressiert der Ausgang des Zählers den Teil des Speichers 21,
der weiter oben als der ATM-Speicher 23 bezeichnet ist. Der Zähler
32 wird jedesmal dann auf Null rückgesetzt, wenn eine Instruktion anläuft oder erneut anläuft, und wird jedesmal um Eins weitergeschaltet,
wenn eine virtuelle Adresse zur Übersetzung vorhanden ist. Der ATM-Speicher wirkt deshalb als ein Speicher, bei dem
die zuerst eingehende Information zuerst wieder abgeht (first-in first-oui; store).
0300 6 3/0913
1.7.1V8O W/He - ψ - I/p IO.3O5
Beim "Anti-Schlagen"-Betrieb wird die Verwendung des Hilfsspeichers
22 vorüber geilend unterbunden, und stattdessen der ATM-Speicher
verwendet. Zu Beginn ist der ATM-Speicher leer, so daß jedesmal dann, wenn eine neue virtuile Adresse zur Übersetzung angeboten
wird, ein Fehlsignal erzeugt wird, das bewirkt, daß die Instruktion unterbrochen wird und die entsprechende Segmenttabelleneintragung
in den gerade adressierten Speicherplatz des Speichers kopiert wird. Somit werden die Segmenttabelleneintragungen, die
durch die Instruktion erforderlich werden, einzeln in aufeinanderfolgende Speicherplätze des ATM-Speichers kopiert. Die Instruktion
ist dann in der Lage, ohne jede weitere Unterbrechung vollständig abzulaufen.
Wenn die Instruktion beendet ist, gibt die Verarbeitungseinheit ein Instruktionsende-Signal EI, das die bistabile Vorrichtung Jl
rücksetzt, wodurch die Adressenübersetzungseinheit in den normalen.
Betrieb zurückgeführt wird. ,·■
Es sei angenommen, daß eine bestimmte Instruktion drei Operanden mit Segmentzahlen SFl, SH2, SN3 anfordert, und daß diese Segmentzahlen,
wenn sie kontrolliert werden, die Kontrolladressen A, B und A erzeugen. Es wird festgestellt, daß zwei der Segmentzahlen
(SNl und SK3) die gleiche Kcntrolladresse (A) erzeugen. Mit anderen
Worten heißt dies, daß zwei der gewünschten Se gmentt ab eil eiieint-ragungen
auf den gleichen Speicherplatz des Hilfsspeichers abbilden und daß damit beide Eintragungen nicht gleichzeitig im
Hi If s spei cha? vorhanden sein können.
Diese Situation wird durch die in J?ig. 2 gezeigten Schaltungen
angezeigt, wie vorstehend beschrieben, und die bistabile Vorrichtung 31 wird gesetzt, wobei der "Anti-Schlagen"-Betrieb eingeleitet
wird. Bei diesem Betrieb werden die drei gewünschten Segmenttabelleneintragungen
nacheinander aus der Segmenttabelle im Hauptspeicher wieder aufgefunden und in die Speicherplätze O, 1 und 2
030063/05 13
1.?.19βΟ V/He - i-o - ■ I/p 1O.JO5
des ATH-Speichers 23 kopiert. Die Instruktion kann dann "bis zur
Beendigung durchlaufen, wobei der Inhalt des ATM-Speichers 2$ zur Übersetzung; der virtuellen Adressen der Operanden verwendet
wird. -
Bei der vorbeschriebenen Einrichtung sind der Hilfsspeicher 22
und der ATM-Speicher 23 als Teile des gleichen Speichers 21 mit
direktem Zugriff (RAM) ausgeführt. Bei anderen Ausführungsformen der Erfindung ist es jedoch möglich, diese beiden Speicher als
räumlich getrennte Speicher auszuführen.
Die Erfindung wurde weiter oben in Zusammenhang mit der Abbildung
von "Segmenttabelleneintragungen in einen Hilfsspeicher erläutert. Die Erfindung ist jedoch auch auf das Abbilden anderer Arten von
Daten (z.B. Operanden) aus einem Hauptspeicher in einen Hilfsspeicher anwendbar.
0 30 063/0913
Leerseite
Claims (2)
1.7.1980 W/He --ΐΤ- I/p 10.305
Patentansprüche
Datenverarbeitungseinrichtung mit einem Hauptspeicher und einem kleineren, schnelleren Hilfsspeicher, in welchem bei
Bedarf aus dem Hauptspeicher Datenausdrücke kopiert werden, die im Hauptspeicher auf die Stellen des HilfsSpeichers nach
einem "VieIe-in-eins"-Abbildungsschema für Daten abgebildet
dadurch gekennzeichnet, daß im Betrieb ein Test zur Anzeige von Situationen vorgenommen wird, bei denen zwei (oder mehr)
Datenausdrücke im Speicher hoher Zugriffsgeschwindigkeit zur
Verfügung stehen müssen, diese beiden Ausdrücke jedoch auf die gleiche Stelle des Hilfsspeichers (22) abbilden, so daß sie
nicht beide gleichzeitig im Hilpfsspeichor vorhanden sein können,
und daß dann, wenn diese Sfcuation angezeigt wird, die Verwendung des Hilfsspeichers (22) vorübergehend aufhört und die
erforderlichen Datenausdrücke alle in einen weiteren Speicher (23) geringerer Größe als der HilfsSpeicher und mit einer Zugriff
sgeschwindigkeit, die mit der des Hilfsspeichers vergleichbar
ist, kopiert werden.
2. Datenverarbeitungseinrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß der weitere Speicher (23) als ein Speicher betrieben wird, bei dem die Informationen in der Reihenfolge des
Eingangs auch abgehen.
030063/0913
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB7923329A GB2052117B (en) | 1979-07-04 | 1979-07-04 | Data processing systems |
BE0/201700A BE884708A (fr) | 1979-07-04 | 1980-08-08 | Dispositif de traitement de donnees a deux niveaux de memorisation |
BE884708 | 1980-08-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3025167A1 true DE3025167A1 (de) | 1981-01-15 |
DE3025167C2 DE3025167C2 (de) | 1986-02-27 |
Family
ID=27158696
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3025167A Expired DE3025167C2 (de) | 1979-07-04 | 1980-07-03 | Datenverarbeitungseinrichtung |
Country Status (6)
Country | Link |
---|---|
US (1) | US4380797A (de) |
BE (1) | BE884708A (de) |
DE (1) | DE3025167C2 (de) |
FR (1) | FR2461329A1 (de) |
GB (1) | GB2052117B (de) |
NL (1) | NL8003797A (de) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2137782B (en) * | 1983-03-24 | 1986-11-26 | Int Computers Ltd | Data transformation circuits |
US5276826A (en) * | 1988-01-04 | 1994-01-04 | Hewlett-Packard Company | Apparatus for transforming addresses to provide pseudo-random access to memory modules |
JPH0821003B2 (ja) * | 1992-08-07 | 1996-03-04 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュータ・キャッシュ・システム用の加算器/ハッシュ回路 |
US5584002A (en) * | 1993-02-22 | 1996-12-10 | International Business Machines Corporation | Cache remapping using synonym classes |
US6745292B1 (en) | 1995-12-08 | 2004-06-01 | Ncr Corporation | Apparatus and method for selectively allocating cache lines in a partitioned cache shared by multiprocessors |
GB9909539D0 (en) * | 1999-04-27 | 1999-06-23 | Ncipher Corp Limited | Data storage and retrieval |
US7107431B2 (en) * | 2004-02-19 | 2006-09-12 | International Business Machines Corporation | Apparatus and method for lazy segment promotion for pre-translated segments |
US7117337B2 (en) * | 2004-02-19 | 2006-10-03 | International Business Machines Corporation | Apparatus and method for providing pre-translated segments for page translations in segmented operating systems |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2240433B2 (de) * | 1971-08-25 | 1974-10-10 | International Business Machines Corp., Armonk, N.Y. (V.St.A.) | |
US4086629A (en) * | 1975-07-09 | 1978-04-25 | International Computers Limited | Hierarchical data store with look-ahead action |
US4130870A (en) * | 1976-09-16 | 1978-12-19 | Siemens Aktiengesellschaft | Hierarchially arranged memory system for a data processing arrangement having virtual addressing |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3781808A (en) * | 1972-10-17 | 1973-12-25 | Ibm | Virtual memory system |
US3825904A (en) * | 1973-06-08 | 1974-07-23 | Ibm | Virtual memory system |
DE2547488C2 (de) * | 1975-10-23 | 1982-04-15 | Ibm Deutschland Gmbh, 7000 Stuttgart | Mikroprogrammierte Datenverarbeitungsanlage |
US4053948A (en) * | 1976-06-21 | 1977-10-11 | Ibm Corporation | Look aside array invalidation mechanism |
-
1979
- 1979-07-04 GB GB7923329A patent/GB2052117B/en not_active Expired
-
1980
- 1980-07-01 NL NL8003797A patent/NL8003797A/nl not_active Application Discontinuation
- 1980-07-03 DE DE3025167A patent/DE3025167C2/de not_active Expired
- 1980-07-04 FR FR8014969A patent/FR2461329A1/fr active Granted
- 1980-07-07 US US06/165,854 patent/US4380797A/en not_active Expired - Lifetime
- 1980-08-08 BE BE0/201700A patent/BE884708A/fr not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2240433B2 (de) * | 1971-08-25 | 1974-10-10 | International Business Machines Corp., Armonk, N.Y. (V.St.A.) | |
US4086629A (en) * | 1975-07-09 | 1978-04-25 | International Computers Limited | Hierarchical data store with look-ahead action |
US4130870A (en) * | 1976-09-16 | 1978-12-19 | Siemens Aktiengesellschaft | Hierarchially arranged memory system for a data processing arrangement having virtual addressing |
Also Published As
Publication number | Publication date |
---|---|
NL8003797A (nl) | 1981-01-06 |
GB2052117A (en) | 1981-01-21 |
FR2461329A1 (fr) | 1981-01-30 |
GB2052117B (en) | 1982-10-20 |
BE884708A (fr) | 1981-02-09 |
FR2461329B1 (de) | 1983-07-01 |
US4380797A (en) | 1983-04-19 |
DE3025167C2 (de) | 1986-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE60019148T2 (de) | Dma-deskriptor-architektur mit verknüpfter liste | |
DE4410060B4 (de) | Übersetzungsvorrichtung zum Umsetzen einer virtuellen Speicheradresse in eine physikalische Speicheradresse | |
DE3151745C2 (de) | ||
DE2302074A1 (de) | Speicherschutzanordnung in einem multiprozessorsystem | |
EP0010195A1 (de) | Vorrichtung zur Adressumwandlung in einer Datenverarbeitungsanlage | |
DE3338345A1 (de) | Vektor prozessor | |
DE2054830C3 (de) | Informationsverarbeitungsanlage mit Mitteln zum Zugriff zu Speicher-Datenfeldern variabler Länge | |
DE2612034A1 (de) | Ausfallsicherung in einem universalrechner | |
DE2718551C3 (de) | Adressenumsetzer | |
DE69119149T2 (de) | Struktur zur direkten Speicher-zu-Speicher-Übertragung | |
DE60006007T2 (de) | Verfahren und gerät zur kombinierten umordnung von transaktionen und pufferverwaltung | |
DE69233282T2 (de) | Datenverarbeitungsvorrichtung | |
DE2625113C2 (de) | Speicherschutzeinrichtung | |
DE2364253A1 (de) | Schaltungsanordnung fuer mikroprogrammierte geraete der datenverarbeitung | |
DE3025167A1 (de) | Datenverarbeitungseinrichtung | |
DE2458259A1 (de) | Datenverarbeitungssystem zum vergleichen verschiedener datenstrukturen | |
DE2609698C2 (de) | Elektronischer Rechner | |
DE3243502C2 (de) | ||
DE3000012A1 (de) | Schaltungsanordnung zur ausfuehrung eines uebertragungsbefehls in einer datenverarbeitungsanlage | |
DE3535215C2 (de) | ||
DE68926915T2 (de) | Informationsverarbeitungsgerät und -methode | |
DE2900460A1 (de) | Warteschlangenstruktur | |
DE1955797A1 (de) | Verfahren zur Steuerung der Verarbeitung von Eingabedaten und Datenverarbeitungsanlage hierfuer | |
DE3009121C2 (de) | Mikroprogramm-Steuereinrichtung | |
DE2601379C3 (de) | Schaltungsanordnung zum Umwandeln virtueller Adressen in reelle Adressen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8125 | Change of the main classification |
Ipc: G06F 13/00 |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |