DE19933564C1 - Verfahren zur Herstellung eines Vertikal-Halbleitertransistorbauelements und Vertikal-Halbleitertransistorbauelement - Google Patents

Verfahren zur Herstellung eines Vertikal-Halbleitertransistorbauelements und Vertikal-Halbleitertransistorbauelement

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Abstract

Bei einem Verfahren zur Herstellung eines Vertikal-Halbleitertransistorbauelements wird über einer Schichtfolge eine statistische Maske mit statistisch verteilten Maskenstrukturen gebildet. Unter Verwendung der statistischen Maske werden Säulenstrukturen (5A, 6A, 7A) aus der Schichtfolge herausgebildet und umfangsseitig mit einer Isolationsschicht (13) isoliert. Zwischen den Säulenstrukturen (5A, 6A, 7A) wird ein Elektrodenmaterial (14A) abgeschieden. Elektrische Kontakte (K1-K3) werden an den Säulenstrukturenden (5A, 7A) und an dem Elektrodenmaterial (14A) gebildet.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Vertikal-Halbleitertransistorbauelements und ein derartiges Vertikal-Halbleitertransistorbauelement.
Die ständige Erhöhung der Packungsdichte von Schaltungen auf Halbleiter-Chips stellt kontinuierlich wachsende Anforderun­ gen an die Prozeß- und Schaltungstechnologie. Bisher wurden planare MOS-Halbleiterbauelemente durch Verbesserungen der optischen Lithographiesysteme skaliert. Dabei wird durch die Verkürzung der Kanallänge der Transistoren zugleich eine Per­ formancesteigerung erreicht. Bei einer weiteren Verkleinerung der Strukturgrößen treten jedoch zwei hauptsächliche Probleme auf.
Zum einen kommt das Konzept des planaren "bulk" MOSFET (me­ tal-oxide-semiconductor field-effect transistor) an seine Grenze, da parasitäre Kurzkanaleffekte die Leistungsfähigkeit dieses Bauelements reduzieren. In diesem Zusammenhang wurde bereits versucht, durch technologisch aufwendige Kanaldotie­ rungsprofile ("pockets" oder "retrograde wells") dem Lei­ stungsverlust entgegenzuwirken. Weitere gegenwärtig verfolgte Konzepte zur Vermeidung parasitärer Kurzkanaleffekte bestehen darin, Transistoren auf SOI(Silicon-on-Insulator)-Wafern her­ zustellen oder planare Doppel-Gate-Transistoren zu entwic­ keln, bei denen eine verbesserte Gate-Steuerung durch Einbet­ tung des Kanalbereichs zwischen zwei gegenüberliegenden Gate- Elektroden erreicht wird.
Das andere Problem besteht darin, daß die optischen Lithogra­ phiesysteme demnächst ihre Leistungsgrenzen erreichen dürf­ ten. Eine alternative Skalierungsmöglichkeit bietet sich durch das Konzept vertikaler Bauelemente (im Gegensatz zu planaren Bauelementen) an. In Vertikalbauweise lassen sich ohne weiteres bei MOSFETs Kanallängen von unter 100 nm errei­ chen, da die Kanallänge mit hoher Genauigkeit durch Vorgabe einer Schichtdicke eingestellt werden kann.
In der deutschen Patentanmeldung DE 196 32 835 C1 ist ein Halbleiter-Kondensator beschrieben, der zur Vergrößerung sei­ ner Kondensatorfläche eine Kondensatorelektrode mit vertika­ len Säulenstrukturen aufweist. Die Säulenstrukturen werden unter Verwendung einer statistischen Maske gebildet, welche Strukturgrößen im Sub-100 nm Bereich ermöglicht.
In der Veröffentlichung "Self-limiting oxidation for fabrica­ ting sub-5 nm silicon nanowires" von H. I. Liu et al., Appl. Phys. Lett. 64 (11), Seiten 1383-1385 (1994) wird ein lateraler Oxidationsprozeß beschrieben, mit dem es möglich ist, vertikal 2 nm breite Silizium-Säulenstrukturen zu er­ zeugen, die von einem SiO2-Mantel umgeben sind.
In der Veröffentlichung "Fabrication of silicon nanopillars containing polycrystalline silicon/insulator multilayer structures", von H. Fukuda et al., Appl. Phys. Lett. 70 (3), Seiten 333-335 (1997) wird ein Einzelelektronentransi­ stor vorgeschlagen, der Silizium-Säulenstrukturen umfaßt, die mit dem in der vorstehend erwähnten Veröffentlichung be­ schriebenen lateralen Oxidationsverfahren hergestellt werden und die ferner mehrere in Querrichtung zu der Säulenachse orientierte Tunnel-Isolationsschichten enthalten.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung eines Vertikal-Halbleitertransistorbauelements anzugeben, das die Herstellung leistungsfähiger und skalier­ barer derartiger Bauelemente ermöglicht. Die Erfindung zielt ferner darauf ab, leistungsfähige, insbesondere eine hohe Stromtreiberfähigkeit aufweisende skalierbare Halbleitertran­ sistorbauelemente zu schaffen.
Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der Ansprüche 1 und 8 gelöst.
Demnach wird die Kanallänge des erfindungsgemäßen Vertikal- Halbleitertransistorbauelements durch einen Schichterzeu­ gungsschritt definiert, während die Kanalbreite lithographie­ unabhängig durch eine statistische Maske festgelegt wird. Da­ bei wird der "Kanal" des Vertikal-Halbleitertransistorbau­ elements durch mehrere Einzelkanäle repräsentiert, die sich in den Säulenstrukturen ausbilden und gleiche Länge und im wesentlichen gleiche Breite aufweisen. Die Kombination dieser beiden Prinzipien (Definition aller Einzelkanallängen durch einen gemeinsamen Schichterzeugungsschritt und Definition der Einzelkanalbreiten durch eine statistische Maske) ermöglicht die Herstellung eines Kurzkanal-FET mit geringen Einzelkanal­ breiten und ermöglicht ferner einen im wesentlichen vollstän­ digen Durchgriff des von dem zweiten elektrischen Kontakt (Gate) erzeugten Potentials durch die Einzelkanäle, wodurch eine effektive Transistorsteuerung ermöglicht und parasitäre Kurzkanaleffekte eliminiert werden. Die Anzahl der von dem Bauelement umfaßten Säulenstrukturen kann dabei durch den Maskenbildungsprozeß (sowie einem folgenden lithographischen Selektionsschritt) kontrolliert und gemäß den Gegebenheiten und praktischen Anforderungen insbesondere hinsichtlich des gewünschten Leistungsverhaltens des Transistors eingestellt werden.
Vorzugsweise wird die Schichtfolge durch einen selektiven n+pn+- oder p+np+-Epitaxieschritt aufgebaut. Durch eine geeig­ nete Dotierung können moderate Schwankungen der Säulenstruk­ turdurchmesser (z. B. 50 nm ± 10 nm) kompensiert werden und es kann erreicht werden, daß die niedrig dotierteren mittleren Schichtzonen (Kanalschichtzonen) der Säulenstrukturen bei ei­ ner entsprechenden Gate-Spannung in den vollständig verarmten Zustand übergehen.
In alternativer Weise kann die Schichtfolge auch durch eine alternierende Abscheidung von Halbleiterschichten und Tunnel- Isolationsschichten aufgebaut werden, wobei die Schichtdicke der Tunnel-Isolationsschichten kleiner als 5 nm ist. Auf die­ se Weise wird ein auf dem elektrischen Tunneleffekt basieren­ des Halbleitertransistorbauelement realisiert.
Sofern die Halbleiterschichten aus Silizium bestehen, kann nach der Herausbildung der Säulenstrukturen aus der Schicht­ folge durch einen lateralen Oxidationsschritt eine weitere, beträchtliche Verkleinerung der lateralen Dimensionen der Si­ lizium-Schichtzonen erreicht werden. Das dem zugrundeliegende Prinzip ist in der eingangs genannten Veröffentlichung von H. I. Liu et al. beschrieben und führt im Ergebnis dazu, daß nur in einem sehr dünnen Kernbereich (Durchmesser etwa 2 nm) der Säulenstruktur Silizium erhalten bleibt, während der ge­ samte umliegende Mantelbereich der Säulenstruktur oxidiert wird. Durch die dann realisierbare Beschränkung von Ladungs­ trägern in sämtlichen Dimensionen können Quantenbauelemente sowie Einzelelektronenbauelemente auf Silizium-Basis reali­ siert werden, für deren Herstellung ausschließlich konventio­ nelle Prozeßschritte (Abscheide-, Ätz- und selbstjustierende Oxidationsprozesse) benötigt werden.
Sofern eine Vielzahl von Tunnel-Isolationsschichten vorgese­ hen sind, können insbesondere auch MTJ (multiple tunnel junc­ tions) hergestellt werden.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung wird im folgenden anhand von zwei Ausführungs­ beispielen unter Bezugnahme auf die Zeichnungen näher erläu­ tert; in diesen zeigen:
Fig. 1A-P schematische Schnittdarstellungen zur Erläuterung der Prozeßschritte, die zum Aufbau eines erfin­ dungsgemäßen Vertikal-FET gemäß einem ersten Aus­ führungsbeispiel der Erfindung durchgeführt werden;
Fig. 2A eine schematische Schnittdarstellung eines nach dem in den Fig. 1A-P erläuterten Verfahrens hergestell­ ten Vertikal-FET;
Fig. 2B eine Darstellung des in Fig. 2A gezeigten Vertikal- FET in Draufsicht, wobei die Konturen von bei der Herstellung verwendeten lithographischen Masken eingezeichnet sind;
Fig. 2C eine mit den Fig. 2A und 2B ausgerichtete schemati­ sche Schnittdarstellung zur Veranschaulichung der verwendeten lithographischen Masken;
Fig. 3 eine schematische Perspektivansicht eines erfin­ dungsgemäßen Vertikal-FET;
Fig. 4A eine schematische Schnittdarstellung einer einzel­ nen Säulenstruktur zur Realisierung eines erfin­ dungsgemäßen Einzelelektronen- bzw. Quanten-FET ge­ mäß einem zweiten Ausführungsbeispiel der vorlie­ genden Erfindung; und
Fig. 4B die in Fig. 4A dargestellte Säulenstruktur nach Ausführung eines lateralen selbstbeschränkenden Oxidationsschritts.
Nach Fig. 1A wird auf einem Substrat 1, beispielsweise einer monokristallinen Silizium-Scheibe (Wafer), eine durchgehende leitfähige Kontaktschicht 2 erzeugt. Die leitfähige Kontakt­ schicht 2 kann beispielsweise eine dotierte Epitaxieschicht oder ein dotiertes Oberflächengebiet des Substrats 1 sein.
Nachfolgend wird eine beispielsweise 700 bis 800 nm dicke thermische Oxidschicht 3 auf die Kontaktschicht 2 aufgewach­ sen. Mittels einer Standard-LOCOS-Maske L1 (LOCOS: LOCal Oxi­ dation of Silicon) wird ein aktives Gebiet 4 freigeätzt, sie­ he Fig. 1B. Die stehenbleibenden Oxidstrukturen 3 dienen zur Isolation gegenüber benachbarten (nicht dargestellten) Transistorstrukturen.
Alternativ zu der in Fig. 1B dargestellten LOCOS-Technik kann auch die Graben-Isolationstechnik (STI: shallow trench isolation) zur elektrischen Isolation benachbarter Transi­ storstrukturen eingesetzt werden. Bei dieser Technik werden schmale Gräben in die Kontaktschicht 2 und das Substrat 1 ge­ ätzt und mit einem isolierenden Material ausgefüllt, wobei ein geringerer Platzbedarf als beider LOCOS-Isolationstech­ nik benötigt wird.
In einem vorzugsweise selektiven Epitaxieschritt (siehe Fig. 1C) wird eine Schichtfolge 5, 6, 7 in dem freigelegten akti­ ven Gebiet 4 aufgewachsen. Aufgrund der Selektivität des Epi­ taxieschrittes wird hierfür keine Maske benötigt. Die Schich­ ten 5, 6, 7 können beispielsweise n+-, p- und n+-dotierte Si­ lizium-Schichten bzw. p+-, n-, p+-dotierte Silizium-Schichten sein. Es ist auch möglich, polykristalline oder gegebenen­ falls sogar amorphe dotierte Silizium-Schichten 5, 6, 7 zu erzeugen.
In einem nächsten Schritt (siehe Fig. 1D) wird eine Deck- Isolationsschicht 8 über der Schichtfolge 5, 6, 7 und dem um­ liegenden thermischen Oxid 3 abgeschieden. Die etwa 20 nm dicke Deck-Isolationsschicht 8 kann beispielsweise eine SiO2- Schicht sein und nach dem bekannten TEOS (tetra-ethyl-ortho­ silicate) Verfahren abgeschieden werden. Die Deck-Isolations­ schicht 8 wird später als Hartmaske zur Bildung der Säulen­ strukturen verwendet.
Anhand der folgenden Fig. 1E bis 1G wird eine erste Mög­ lichkeit zur Erzeugung einer statistischen Maske näher be­ schrieben. Auf der Oberfläche der Deck-Isolationsschicht 8 werden statistisch verteilte Maskenstrukturen in Form von Keimen 9 während einer Gasphasenabscheidung in einer Epita­ xieanlage gebildet. Als Prozeßgas kann eine Atmosphäre aus H2 und SiH4 verwendet werden, der zur Verzögerung des Keimbil­ dungsprozesses GeH4 beigemischt wird. Der Partialdruck von SiH4 und GeH4 liegt im Bereich von 10-3 bis 1 mbar, der Par­ tialdruck von H2 kann etwa 1 bis 100 mbar betragen. Die Ab­ scheidung wird im Temperaturbereich zwischen 500-700°C durchgeführt. Bei diesen Prozeßbedingungen bilden sich an der Oberfläche der Deck-Isolationsschicht 8 einzelne Silizium- Keime, die die Verteilung und Dichte der statistisch verteil­ ten Maskenstrukturen bestimmen. Sobald die Dichte der Silizi­ um-Keime einen vorgegebenen Wert, beispielsweise etwa 1010 bis 1012/cm2 erreicht hat, wird der Keimbildungsprozeß abge­ brochen.
Anschließend werden die Prozeßbedingungen verändert, um die Größe der Silizium-Keime gezielt einzustellen. Dazu werden Prozeßbedingungen eingestellt, wie sie für die selektive Epi­ taxie benutzt werden. Eine weitere Keimbildung an der Ober­ fläche der Deck-Isolationsschicht 8 ist dann unterbunden. Die selektive Epitaxie erfolgt z. B. mit einer Gasmischung aus H2 und SiH2Cl2 im Temperaturbereich zwischen 600-800°C. Dieser Gasmischung kann GeH4 zugegeben werden, um die Materialzusam­ mensetzung der Keime 9 einzustellen.
Sobald der Durchmesser der Keime 9 einem vorgegebenen Wert entspricht, wird der Abscheideprozeß abgebrochen. Die Keime 9 bilden statistisch verteilte Maskenstrukturen einer statisti­ schen Maske gemäß Fig. 1E.
Eine statistische Maske läßt sich auch auf andere Art und Weise erzeugen. Eine zweite Möglichkeit besteht darin, auf der Deck-Isolationsschicht 8 eine durchgehende Germanium- Schicht aufzubringen, die in einem nachfolgenden Temper­ schritt (z. B. bei 500°C) in einzelne Germanium-Keime, die die statistisch verteilten Maskenstrukturen bilden, zerfällt.
Eine dritte Möglichkeit besteht darin, auf der Deck-Isola­ tionsschicht 8 eine Schicht mit einer gewollt rauhen Oberflä­ che aufzubringen. Die Schicht kann beispielsweise aus Polysi­ lizium oder Polygermanium bestehen. Bei einer mittleren Dicke von z. B. 50 nm können Dickenschwankungen der Schicht um 30 nm realisiert werden. Durch einen anisotropen Ätzprozeß können statistisch verteilte Maskenstrukturen dadurch erzeugt wer­ den, daß die Oberfläche der Deck-Isolationsschicht 8 an Orten geringerer Dicke der darüberliegenden Schicht mit rauher Oberfläche eher freigelegt wird als an Orten größerer Schichtdicke.
Gemäß einer vierten Verfahrensmöglichkeit zur Erzeugung einer statistischen Maske kann auf der Deck-Isolationsschicht 8 auch eine erste Silizium-Schicht einer Dicke von beispiels­ weise 20 nm, darüber eine SiO2-Schicht einer Dicke von bei­ spielsweise 3 nm und über dieser eine zweite Silizium-Schicht einer Schichtdicke von etwa 20 nm aufgebracht werden. In ei­ nem Temperschritt bei etwa 1000°C zersetzt sich die zwischen den Silizium-Schichten eingebettete SiO2-Schicht und bildet einzelne SiO2-Inseln, die nach einem Entfernen der oberen Si­ lizium-Schicht (und einer dabei auftretenden Strukturierung der unteren Silizium-Schicht) als statistisch verteilte Mas­ kenstrukturen verwendet werden können.
Nach Bildung der statistischen Maske wird gemäß Fig. 1F mit­ tels einer Selektionsmaske L2 ein Bauteilgebiet definiert, indem nicht maskierte Keime 9 weggeätzt werden. Maskierte Keime bleiben hingegen stehen. Der Selektionsmaskenschritt legt sowohl den Ort des zu bildenden Bauteils als auch die Anzahl der darin auftretenden Vertikal-Säulenstrukturen fest.
In einem nächsten Prozeßschritt (Fig. 1G) wird die Deck- Isolationsschicht 8 durch anisotropes Ätzen entfernt. Die statistische Maske aus Keimen 10 wird in die Deck-Isolations­ schicht 8 übertragen und bildet dort eine Hartmaske 11.
Nach den Fig. 1H und 1I wird im Anschluß daran die Schichtfolge 5, 6, 7 unter Verwendung der Keime 10 bzw. der Hartmaske 11 geätzt. Sodann werden die Reste der Keime 10 und der Hartmaske 11 entfernt. Bei diesem Vorgang werden Säulenstruk­ turen 12 aus der Schichtfolge 5, 6, 7 herausgebildet. Die Säulenstrukturen 12 bestehen aus einer Schichtzonenfolge 5A, 6A und 7A gemäß der ursprünglichen Schichtfolge 5, 6, 7.
Anschließend wird eine dünne Isolationsschicht 13 an den freiliegenden Wandbereichen der Säulenstrukturen 12 sowie an der Oberfläche der Kontaktschicht 2 erzeugt. Die Isolations­ schicht 13 kann aus einer 3 bis 5 nm dicken thermischen SiO2- Schicht bestehen, die bei etwa 700-800°C aufgewachsen wird, und die am Umfang der Säulenstrukturen 12 als Gate-Oxid­ schicht des herzustellenden Vertikal-Transistorbauelements dient (Fig. 1K).
Fig. 1L veranschaulicht das Abscheiden einer Schicht 14 in-situ-dotierten Polysiliziums (n+ oder p+) über der in Fig. 1K gezeigten Struktur. Dabei werden durch das Polysilizi­ um die bis dahin vorhandenen Freibereiche zwischen den Säu­ lenstrukturen 12 aufgefüllt (sogenanntes "Gate-Filling").
In einem weiteren Schritt wird mittels einer Gate-Defini­ tionsmaske L3 die Gate-Elektrode (zweiter Kontakt) des herzu­ stellenden Transistor-Bauelements gebildet. Zu diesem Zweck wird das Polysilizium in den nicht von der Gate-Definitions­ maske L3 überdeckten Bereichen um einen bestimmten Betrag zu­ rückgeätzt. Die Gate-Definitionsmaske L3 ist dabei so orien­ tiert, daß sie wenigstens einige am Rand des von der Selekti­ onsmaske L2 definierten Bauteilbereichs liegenden Säulen­ strukturen 12 zumindest teilweise überdeckt, d. h. einen ge­ wissen Überlapp mit der Selektionsmaske L2 aufweist (siehe auch Fig. 2C). Die Verfahrensparameter des Ätzschrittes wer­ den so eingestellt, daß die Polysiliziumschicht 14 um ihre Schichtdicke reduziert wird, d. h. die Füllhöhe zwischen den Säulenstrukturen 12 in etwa um die Schichtdicke reduziert wird und die ebenflächige Polysiliziumschicht 14 in nicht maskierten Bereichen vollständig entfernt wird. Die in dieser Weise strukturierte Polysiliziumschicht 14A ist in Fig. 1M gezeigt.
In einem folgenden optionalen Prozeßschritt wird eine As-Dotierstoffimplantation durchgeführt (siehe Fig. 1N). Die As-Dotierstoffimplantation kann ganzflächig erfolgen, erhöht die Leitfähigkeit des Gate-Polysiliziums 14 und führt in ei­ nen Bereich benachbart der Säulenstrukturen 12 zur Ausbildung eines n-dotierten Wannengebiets 15 in der Kontaktschicht 2.
Fig. 10 zeigt in Querschnittdarstellung die Situation nach dem Abscheiden einer etwa 500 nm starken Zwischen-Oxidschicht 16 und einem nachfolgend durchgeführten RTA (rapid thermal annealing) Schritt, bei dem die Zwischen-Oxidschicht 16 durch eine kurzzeitige Temperaturbeaufschlagung unter Abrundung ih­ rer Kontur etwas verfließt. Aufgrund der kurzen Dauer der Temperaturbeaufschlagung kann dabei das Auftreten unerwünsch­ ter Diffusionsprozesse weitgehend unterbunden werden.
In einem weiteren Maskenschritt werden mittels einer Kontakt­ lochmaske L4 Kontaktlöcher K1, K2 und K3 in die Zwischen- Oxidschicht 16 eingebracht. Das Kontaktloch K1 befindet sich über dem Wannengebiet 15 und dient zur Kontaktierung der Bö­ den der Säulenstrukturen 12. Das Kontaktloch K2 ermöglicht eine elektrische Kontaktierung der Polysiliziun-Schichtstruk­ tur 14A. Das Kontaktloch K3 befindet sich unmittelbar über den Säulenstrukturen 12 und ermöglicht eine deckenseitige elektrische Kontaktierung derselben.
In einem abschließenden Prozeßschritt (siehe Fig. 1P) wird ein Kontaktmetall in den Kontaktierungslöchern K1, K2 und K3 abgeschieden und mittels einer Metallisierungsmaske L5 (siehe Fig. 2C) struk­ turiert. Die durch die Metallisierungsmaske L5 strukturierten Metallbahnen sind größer als die entspre­ chenden Kontaktlochöffnungen der Kontaktlochmaske L4 ausge­ bildet und überdecken diese. Fig. 2A zeigt das fertige Verti­ kal-Halbleitertransistorbauelement. Das das Kontaktloch K1 füllende Kontaktmaterial 17.1 realisiert den Source-Kontakt, das das Kontaktloch K2 füllende Kontaktmaterial 17.2 reali­ siert den Gate-Kontakt und das das Kontaktloch K3 füllende Kontaktmaterial 17.3 realisiert den Drain-Kontakt des ge­ schaffenen Vertikal-MOSFET.
Fig. 2B zeigt die durch die Masken L1 bis L5 definierten Prozessierungsgebiete in Draufsicht. Dabei sind die Dicken (Durchmesser) der Säulenstrukturen 12, welche innerhalb des von der Selektionsmaske L2 definierten Bauteilgebiets liegen, aus Darstellungsgründen übertrieben gezeichnet.
Das erläuterte Verfahren weist den Vorteil auf, daß aus­ schließlich konventionelle Prozeßschritte benötigt werden. Es ist nicht auf Silizium-Bauelemente beschränkt, sondern kann in analoger Weise auch bei SiGe, SiC und auch bei III-V- Halbleiterbauelementen zur Anwendung kommen. Aufgrund der flexiblen Auslegung in bezug auf die Anzahl, Dicke und Dich­ ten der in dem Bauelement enthaltenen Säulenstrukturen 12 können sowohl Leistungs- als auch Logiktransistoren erzeugt werden. Durch die in Verbindung mit der statistischen Maske erfolgenden lithographieunabhängigen Abscheide- und Ätzpro­ zesse wird erreicht, daß das Transistor-Bauelement trotz Strukturgrößen im Sub-100 nm Bereich skalierbar bleibt.
Fig. 3 zeigt das in Fig. 2A dargestellte MOS-Halbleiter­ transistorbauelement in teilweise aufgeschnittener perspekti­ vischer Ansicht. Es wird deutlich, daß das Polysilizium der Gate-Elektrode 14A die Säulenstrukturen 12 auf Höhe der nie­ derdotierten Schichtzone 6A allseitig umgibt.
Durch die im folgenden zu beschreibende Abwandlung ermöglicht das erfindungsgemäße Verfahren auch die Herstellung von Ein­ zelelektronen- bzw. Quantenbauelementen. Die in den Fig. 1A-P erläuterte Prozeßfolge wird dabei zunächst insoweit modifiziert, als die in Fig. 1C dargestellte Schichtfolge 5, 6, 7 nunmehr aus alternierend angeordneten Siliziumschichten und Tunnel-Isolationsschichten aufgebaut ist. Fig. 4A zeigt den Aufbau einer Säulenstruktur 12', die dann entsprechend der vorhergehenden Beschreibung aus der modifizierten Schichtfolge herausgebildet wird. Tunnel-Isolationsschicht­ zonen sind mit 6A' und Silizium-Schichtzonen sind mit 5A' be­ zeichnet. Die Tunnel-Isolationsschichtzonen 6A' können bei­ spielsweise aus Si3N4 bestehen und weisen vorzugsweise eine Schichtdicke von etwa 1-2 nm auf. Die Schichtdicke der Sili­ zium-Schichtzonen 5A' (die aus kristallinem Silizium, Polysi­ lizium oder amorphem Silizium bestehen können) kann etwa 10 bis 20 nm betragen. Der Durchmesser der Säulenstrukturen 12' liegt beispielsweise im Bereich von 50 bis 150 nm und ent­ spricht damit dem Durchmesser der in den Fig. 1 bis 3 be­ schriebenen Säulenstrukturen 12.
In einem anschließenden lateralen, selbstbeschränkenden Oxi­ dationsschritt wird die Säulenstruktur 12' in einem Fuß- und Mantelbereich 13' durch einen trockenen Oxidationsprozeß bei Temperaturen im Bereich von 800 bis etwa 1000°C über eine Dauer von etwa einer halben Stunde oxidiert. Aufgrund eines selbstbeschränkenden Effekts, der möglicherweise auf das Auf­ treten einer die Sauerstoffdiffusion hemmenden Gitterverspan­ nung im zentralen Säulenbereich zurückzuführen ist, bleiben in den Silizium-Schichtzonen 5A' zentrale Siliziumkerne 20 stehen. Die Siliziumkerne 20 weisen einen Durchmesser D von nur etwa 2 nm auf, wie dies in Fig. 4B verdeutlicht ist.
Bereits bei einer Schichtdicke von 10 nm der Silizium- Schichtzonen 5A' wird eine Niveauaufspaltung der elekroni­ schen Zustände in bezug auf die Vertikaldimension erreicht. Durch eine darüber hinausgehende Verkleinerung der Schicht­ dicke der Silizium-Schichtzonen 5A' (und damit der Silizium­ kerne 20) auf etwa 2 nm können bei Raumtemperatur betreibbare Einzelelektronenbauelemente geschaffen werden.
Die weitere Prozeßfolge zum Aufbau des auf diese Weise her­ stellbaren Vertikal-Quantenbauelements bzw. Vertikal- Einzelelektronenbauelements entspricht im wesentlichen den in den Fig. 1L bis P gezeigten Prozeßschritten. Dabei kann vor dem Aufbringen der Polysiliziumschicht 14 ("gate fil­ ling") die Oxid-Mantelschicht 13' der Säulenstrukturen 12' durch einen geeigneten Ätzschritt in ihrer Dicke reduziert werden, um einen noch besseren Durchgriff des Gate-Potentials in den aktiven Siliziumkern 20 zu erzielen.
Da es sich bei dem lateralen, selbstbeschränkenden Oxidati­ onsschritt ebenfalls um einen konventionellen Prozeßschritt handelt, können auch die Vertikal-Quanten- bzw. Einzelelek­ tronenbauelemente im Rahmen ausschließlich konventioneller Prozeßschritte hergestellt werden.

Claims (13)

1. Verfahren zur Herstellung eines Vertikal-Halbleiter­ transistorbauelements, bei dem
  • - über einem Substrat (1) eine Schichtfolge (5, 6, 7) erzeugt wird, die Schichten mit unterschiedlichen elektrischen Leitfähigkeiten umfaßt;
  • - über der Schichtfolge (5, 6, 7) eine statistische Maske mit statistisch verteilten Maskenstrukturen (9, 10) gebildet wird;
  • - unter Verwendung der statistischen Maske Säulenstrukturen (12, 12') aus der Schichtfolge (5, 6, 7) herausgebildet werden, die am Säulenboden zur Realisierung eines ersten elektrischen Kontaktes (K1) miteinander in elektrischer Verbindung stehen;
  • - an den Umfangswänden der Säulenstrukturen Isolationsschich­ ten (13, 13') erzeugt werden;
  • - zwischen den mit Isolationsschichten (13, 13') versehenen Säulenstrukturen (12, 12') ein elektrisch leitfähiges Mate­ rial (14) abgelagert wird, welches einen zweiten elektri­ schen Kontakt (K2) des Halbleitertransistorbauelements rea­ lisiert; und
  • - zur Realisierung eines dritten elektrischen Kontaktes (K3) ein elektrisch leitfähiges Kontaktierungsmaterial (17.3) abgeschieden wird, das die Deckenbereiche der Säulenstruk­ turen (12, 12') gemeinsam elektrisch kontaktiert.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
  • - daß die Schichtfolge (5, 6, 7) durch einen selektiven n+pn+- oder p+np+-Epitaxieschritt aufgebaut wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
  • - daß die Schichtfolge (5, 6, 7) durch eine alternierende Abscheidung von Halbleiterschichten und Tunnel- Isolationsschichten aufgebaut wird, wobei die Schichtdicke der Tunnel-Isolationsschichten kleiner als 5 nm ist.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet,
  • - daß die Halbleiterschichten aus Silizium bestehen, und
  • - daß nach der Herausbildung der Säulenstrukturen (12') ein lateraler, selbstbegrenzender Oxidationsschritt zur Erzeu­ gung von Silizium-Säulenstrukturkernen (20) reduzierter la­ teraler Dimensionen ausgeführt wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
  • - daß die Anzahl der gebildeten Säulenstrukturen (12, 12') durch einen Masken-Selektionsschritt (L2) gezielt auf einen gewünschten Wert, welcher insbesondere zwischen 100 und 200 liegt, eingestellt wird.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
  • - daß die statistische Maske durch CVD-Abscheidung eines Ma­ terials auf einer Oberfläche über der Schichtfolge (5, 6, 7) erzeugt wird, welches bei der Abscheidung auf der Ober­ fläche Keime (9, 10) bildet.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
  • - daß die statistische Maske durch CVD-Abscheidung einer durchgehenden Schicht auf einer Oberfläche über der Schichtfolge (5, 6, 7) und einem nachfolgenden Temper­ schritt zur Zersetzung der Schicht in einzelne Keime (9, 10) erzeugt wird.
8. Vertikal-Halbleitertransistorbauelement mit über einem Substrat (1) unter Verwendung einer statistischen Maske auf­ gebauten vertikalen Säulenstrukturen (12, 12'),
- die bodenseitig mit einem ersten gemeinsamen elektrischen Kontakt (K1) in elektrischer Verbindung stehen,
  • - die in Vertikalrichtung Schichtzonen (5A, 6A, 7A; 5A', 6A') unterschiedlicher Leitfähigkeit umfassen,
  • - die an ihren Umfangswänden mit Isolationsschichten (13, 13') versehen sind, wobei ein elektrisch leitfähiges Mate­ rial (14) zwischen den umfangsseitig isolierten Säulen­ strukturen (12, 12') abgelagert ist, das einen zweiten elektrischen Kontakt (K2) des Halbleitertransistorbauele­ ments realisiert, und
  • - die deckenseitig mit einem dritten gemeinsamen elektrischen Kontakt (K3) elektrisch kontaktiert sind.
9. Vertikal-Halbleitertransistorbauelement nach Anspruch 8, dadurch gekennzeichnet,
  • - daß die Säulenstrukturen (12) in Vertikalrichtung eine n+pn+- oder p+np+-Schichtzonenfolge (5A, 6A, 7A) umfassen.
10. Vertikal-Halbleitertransistorbauelement nach Anspruch 8, dadurch gekennzeichnet,
  • - daß die Säulenstrukturen (12') jeweils mindestens eine Tun­ nel-Isolationsschichtzone (6A') umfassen.
11. Vertikal-Halbleitertransistorbauelement nach Anspruch 10, dadurch gekennzeichnet,
  • - daß die Säulenstrukturen (12') in Vertikalrichtung eine Schichtzonenfolge mit mindestens zwei durch die Tunnel- Isolationsschichtzone (6A') getrennten Siliziumkern- Schichtzonen (20, 13') umfassen, wobei die lateralen Dimen­ sionen (D) der Siliziumkerne (20) innerhalb der Silizium­ kern-Schichtzonen (20, 13') kleiner als 20 nm sind.
12. Vertikal-Halbleitertransistorbauelement nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet,
  • - daß das Bauelement zwischen 100 und 200 Säulenstrukturen enthält.
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