DE19503596C2 - Datenausgabepuffer einer Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Datenausgabepuffer einer Halbleiterspeichervorrichtung, der ein mit fester Periode arbeitendes Taktsignal von Außen benutzt.

Da eine Halbleiterspeichervorrichtung wie etwa ein DRAM (Dynamic Random Access Memory, dynamischer Speicher mit wahlfreiem Zugriff) ein Zeilenadress- Freigabesignal RAS (row address strobe signal) von außerhalb des Chips erhält, ist es möglich, eine Datenauslese- oder eine Datenschreiboperation der Speichervor­ richtung durchzuführen. Nachdem das Zeilenadress-Freigabesignal RAS aktiviert worden und eine vorbestimmte Zeit verstrichen ist, und falls ein Spaltenadress- Freigabesignal CAS angelegt wird, ist nämlich die Zeit konstant, zu der die Daten vom Chip nach Außen abgegeben werden.

Fig. 1 zeigt einen Datenausgabepuffer einer bekannten Halbleiterspeichervor­ richtung. Die in Fig. 1 gezeigte Halbleiterspeichervorrichtung schließt einen Inverter 35 zum Empfang eines Taktsignals CLK von außerhalb des Chips, einen Inverter 40 zum Invertieren des Ausgabesignals des Inverters 35 und Übertragungsgatter 5 und 55 ein, die von den Ausgabesignalen der Inverter 35 und 40 gesteuert werden. Die Daten DO und DO werden von einem (nicht gezeigten) Abtastverstärker in die Übertragungsgatter 5 und 55 eingegeben. Jedes der Ausgabesignale der Über­ tragungsgatter 5 und 55 eines Dateneingabeteils 90 wird temporär in Zwischen­ speichern 85 und 97 zwischengespeichert und dann an die Treiber 95 bzw. 100 der Daten DO bzw. DO übergeben. Ein Pull-up-Transistor 25 des Treibers 95 von DO benutzt eine innerhalb der Halbleiterspeichervorrichtung angehobene Boost- Spannung VPP als Versorgungsspannung, so daß ein Pull-up-Transistor 30 für die Datenausgabe durch Anheben des Potentials an seiner Gate-Elektrode ermöglicht, daß die Versorgungsspannung VCC am Datenausgabeknoten N1 ausreichend stark anliegt.

Fig. 2 ist ein Zeitdiagramm entsprechend Fig. 1. In Fig. 2 werden die von außerhalb vorgegebene Systemtaktimpulse nacheinander erzeugt. Nachdem das Spalten­ adress-Freigabesignal CAS aktiviert ist, wird ein zweiter Taktsignalimpuls von einem logischen "niedrig"-Zustand in einen logischen "hoch"-Zustand gebracht, und ein Datenausgabepuffer-Freigabesignal TRST wird so auf einen logischen "hoch"- Zustand gebracht. Damit werden erste Daten ausgegeben und der Datenaus­ gabepuffer wird so freigegeben. Da die zur Freigabe des Datenausgabepuffer- Freigabesignals TRST benötigte Zeit verzögert ist, entsteht in diesem Fall eine Verzögerungszeit bis der Datenausgabepuffer freigegeben wird, so daß die Geschwindigkeit einer Datenausgabeoperation niedrig wird. Da das Datenaus­ gabepuffer-Freigabesignal TRST im logischen "hoch"-Zustand gehalten wird, entsprechen die dem zweiten Datum folgenden Daten den auf das vierte Taktsignal folgenden Taktsignalen und werden dann erzeugt.

Falls in der in Fig. 1 gezeigten Halbleiterspeichervorrichtung das Datenaus­ gabepuffer-Freigabesignal TRST verändert wird, sollte diese Veränderung die Ausgabeoperation der gültigen Daten beeinflussen.

Bei der in Synchronisation mit dem Systemtaktsignal arbeitenden Halbleiterspeicher­ vorrichtung mit von außen vorgegebenen fester Periode ist der Zeitpunkt zur Freigabe des Datenausgabepuffers wichtig, um die gültigen Daten vom Datenaus­ gabepuffer richtig auszugeben. Ferner wird in einem System, das entsprechend der Frequenz des Systemtaktsignals arbeitet, die Periode des Taktsignals entsprechend dieser Frequenz verändert, um hierdurch das Datenausgabepuffer-Freigabesignal TRST freizugeben.

Aus der EP-A-0 532 373 ist ein Datenausgabepuffer bekannt, der weitestgehend dem in Fig. 1 dargestellten Ausführungsbeispiel entspricht.

Aus der Patentschrift US-5,058,066 ist ein Datenausgabepuffer bekannt, bei dem das Datenausgabepuffer-Freigabesignal TRST selbst als Taktsignal für das Zwischenspeichern der auszugebenenen Daten dient.

Es ist daher Aufgabe der vorliegenden Erfindung einen Datenausgabepuffer einer Halbleiterspeichervorrichtung anzugeben, der geeignet ist, eine Ausgabe von ungültigen Daten zu verhindern und gleichzeitig einen stabilen Betrieb bei hoher Betriebsgeschwindigkeit gewährleistet.

Diese Aufgabe wird erfindungsgemäß durch einen Datenausgabepuffer einer Halbleiterspeichervorrichtung gelöst, die in Antwort auf ein von außen vorgegebenes Taktsignal arbeitet, enthaltend: einen Datenzwischenspeicher zum Zwischenspeichern von Daten in Synchronisation mit dem Taktsignal; eine mit dem Ausgang des Datenzwischen­ speichers zum Empfang von Daten gekoppelte Datenausgabetreibervorrichtung zur Datenausgabe in Antwort auf ein Steuersignal; und eine Ausgabeeinrichtung zum Ausgeben der Daten von der Datenausgabetreibervorrichtung, die mit der Datenausgabetreibervorrichtung gekoppelt ist, wobei der Datenausgabepuffer der Halbleiterspeichervor­ richtung eine Zwischenspeichersteuereinrichtung zum Zwischenspeichern eines Steuersignals in Synchronisation mit dem Taktsignal und zum Ausgeben des Datenausgabetreiber-Steuersignals enthält, und daß das Datenausgabetreiber- Steuersignal der Datenausgabetreibervorrichtung als Steuersignal für die Datenaus­ gabe zugeführt wird.

Nachfolgend werden Ausführungsbeispiele der Erfindung anhand der beigefügten Zeichnungen näher erklärt. Es zeigen:

Fig. 1 einen Datenausgabepuffer einer bekannten Halbleiterspeichervorrichtung;

Fig. 2 ein Zeitdiagramm entsprechend Fig. 1;

Fig. 3 einen Datenausgabepuffer einer Halbleiterspeichervorrichtung nach der vorliegenden Erfindung; und

Fig. 4 ein Zeitdiagramm entsprechend Fig. 3.

In der folgenden Beschreibung werden in den Fällen, in denen Komponenten eines Datenausgabepuffers der vorliegenden Erfindung dieselben sind wie die eines Datenausgabepuffers der konventionellen Bauweise, die Bezugszeichen der vorliegenden Erfindung in derselben Weise benutzt, wie bei der vorstehenden Beschreibung der bekannten Halbleiterspeichervorrichtung.

Fig. 3 zeigt einen Datenausgabepuffer einer Halbleiterspeichervorrichtung nach der vorliegenden Erfindung. Die Halbleiterspeichervorrichtung hat einen Inverter 105 zur Eingabe eines von außen vorgegebenen Taktsignals CLK, einen Inverter 40 zum Invertieren des Ausgabesignals des Inverters 105, und Übergabegatter 5 und 55, die durch die Ausgabesignale der Inverter 105 bzw. 40 gesteuert werden. Die Daten DO und DO werden in die Übergabegatter 5 und 55 von einem (nicht gezeigten) Abtastverstärker eingegeben. Jedes der Ausgabesignale der Über­ gabegatter 5 und 55 des Dateneingabeteils 90 wird temporär in den Zwischen­ speichern 85 bzw. 97 zwischengespeichert, und dann an die Treiber 95 bzw. 100 der Daten DO und DO übergeben. Die Daten werden hierbei in Synchronisation mit dem von außerhalb vorgegebenen Taktsignal CLK in den Zwischenspeichern 85 und 97 zwischengespeichert. Nach Verstreichen einer vorbestimmten Verzögerungszeit werden die gespeicherten Daten an die Treiber 95 und 100 übergeben. Ein Pull-up- Transistor 25 des Treibers 95 des Datums DO benutzt als Versorgungsspannung eine (innerhalb der Halbleiterspeichervorrichtung) erhöhte Spannung VPP, so daß ein Pull-up-Transistor 30 für die Datenausgabe durch Anheben des Potentials an seiner Gate-Elektrode ermöglicht, daß die Versorgungsspannung VCC am Datenaus­ gabeknoten N1 ausreichend stark anliegt. Solche Datenausgabetreiber 95 und 100 empfangen die Ausgabesignale von den Zwischenspeichern 85 und 97, und treiben die Ausgabesignale [am Knoten N2] in Antwort auf ein bereitgestelltes Steuersignal.

Der in Fig. 3 gezeigte Datenausgabepuffer empfängt ein Datenausgabepuffer- Freigabesignal TRST, das in Synchronisation mit dem von außerhalb vorgegebenen Taktsignal CLK erzeugt wird. Ferner enthält der Datenausgabepuffer ein Über­ gabegatter 120, das ein von den Ausgabesignalen der Inverter 105 und 40 gesteu­ ertes Datenausgabepuffer-Freigabesignal-Eingabeteil ist, Inverter 130 und 135 zum Zwischenspeichern des Ausgabesignals des Übergabegatters 120, und eine Zwischenspeichersteuereinrichtung 145, die aus einem PMOS-Transistor 125 besteht, an dessen Source-Anschluß die Versorgungsspannung VCC und an dessen Gate-Anschluß eine Einschaltspannung VCCH angelegt ist.

Der Datenausgabepuffer einer in Fig. 3 gezeigten Halbleiterspeichervorrichtung wird mit Bezug auf das Zeitablaufdiagramm in Fig. 4 anschließend im Detail erläutert. Nach Aktivierung eines Spaltenadress-Freigabesignals CAS und nach Verstreichen einer vorbestimmten. Zeit werden die gültigen Daten DO und DO in die Über­ gabegatter 5 und 55 des Dateneingabeteils 90 eingegeben. Das Taktsignal CLK wird im logischen "hoch"-Zustand eingegeben, und die Übergabegatter 5 und 55 sind deshalb eingeschaltet. Dadurch werden die Ausgabesignale der Über­ gabegatter 5 und 55 temporär in den Zwischenspeichern 85 und 97 zwischenge­ speichert, und werden dann an die NAND-Gatter 20, 45 und 70 der Treiber 95 und 100 der Daten DO und DO übergeben.

Mittlerweile wird die an den Gate-Anschluß des PMOS-Transistors 125 der Zwischenspeichersteuereinrichtung 145 angelegte Einschaltspannung VCCH in einer Anfangsoperation im logischen "niedrig"-Zustand gehalten. Dadurch ist der PMOS-Transistor 125 eingeschaltet und das Potential am Knoten N2 ist deshalb im logischen "niedrig"-Zustand, so daß die Treiber 95 und 100 der Daten DO und DO sich im inaktiven Zustand der Anfangsoperation befinden. Nach Beginn der Operation und nach Verstreichen einer Zeit wird die Einschaltspannung VCCH in den logischen "hoch"-Zustand gebracht, und dadurch wird der PMOS-Transistor 125 abgeschaltet. Das Potential am Knoten N2 wird hierdurch in Antwort auf das Datenausgabepuffer-Freigabesignal TRST gesetzt.

Wie in Fig. 4 gezeigt, wird das Datenausgabepuffer-Freigabesignal TRST in Syn­ chronisation mit der abfallenden Flanke des ersten Taktimpulses in den logischen "hoch"-Zustand gebracht, nachdem das Spaltenadress-Freigabesignal CAS aktiviert wurde. Nach Aktivierung des Spaltenadress-Freigabesignals CAS und nach dem Wechsel des zweiten Taktimpulses vom logischen "niedrig"-Zustand in den logischen "hoch"-Zustand wird das Übergabegatter 120 eingeschaltet, und gleichzeitig wird das Datenausgabepuffer-Freigabesignal TRST temporär in der Zwischenspeichersteuereinrichtung 145 gespeichert. Danach wird das am Knoten N2 anliegende Signal im logischen "hoch"-Zustand gehalten. Das Datenaus­ gabepuffer-Freigabesignal TRST wird von dem Taktimpuls synchronisiert und gehalten, der dem Taktimpuls vorangeht, welcher die Daten entsprechend der Taktfrequenz holt.

Deshalb ist der Knoten N2 mit einem Eingang von jedem der NAND-Gatter 20, 45 und 70 verbunden, und die Treiber 95 und 100 der Daten DO und DO werden so betrieben, daß gültige Daten ausgegeben werden.

Wie in Fig. 3 und Fig. 4 gezeigt, wechselt gemäß der vorliegenden Erfindung das Datenausgabepuffer-Freigabesignal TRST zum logischen "hoch"-Zustand, wenn der zweite Taktimpuls vom logischen "niedrig"-Zustand zum logischen "hoch"- Zustand wechselt. Das auf den logischen "hoch"-Zustand gesetzte Daten­ ausgabepuffer-Freigabesignal TRST wird an das Übergabegatter 120 des Datenausgabepuffers übergeben. Wie in Fig. 4 gezeigt, wird das Übergabegatter 120 eingeschaltet, wenn der dritte Taktimpuls vom logischen "niedrig"-Zustand zum logischen "hoch"-Zustand wechselt. Dadurch wird das Datenausgabepuffer- Freigabesignal TRST durch die Zwischenspeichersteuereinrichtung 145 von Fig. 3 zwischengespeichert, und zur selben Zeit werden die wirksamen Daten ausgegeben. So ist die Geschwindigkeit der Datenausgabeoperation des Datenaus­ gabepuffers nach der vorliegenden Erfindung höher als die eines konventionellen Datenausgabepuffers.

Im Datenausgabepuffer der Halbleiterspeichervorrichtung nach der vorliegenden Erfindung wird der Zeitpunkt, zu dem der Knoten N2 in den logischen "hoch"- Zustand gebracht wird, präzise auf den Zeitpunkt gesetzt, zu dem die Daten ausgegeben werden. Im Ergebnis wird verhindert, daß ungültige Daten ausgegeben werden, und besonders wird die Komponente tSAC, d. h. die Zeitspanne, bis die wirksamen Daten nach dem Taktimpuls erzeugt werden, erfüllt, wobei die Komponente tSAC für die Speichervorrichtungen bedeutsam ist, die in Syn­ chronisation mit einem Takt fester Periode betrieben werden.

Durch Synchronisation der gültigen Daten DO und DO und des Datenausgabepuffer- Freigabesignals TRST mit demselben Takt CLK ist es möglich, daß verhindert wird, daß ungültige Daten ausgegeben werden. Selbst wenn das Datenausgabepuffer- Freigabesignal TRST vom logischen "hoch"-Zustand in den logischen "niedrig"- Zustand im logischen Intervall zwischen dem dritten und, vierten Takt wechselt, kann der Takt CLK das Übergabegatter 120 in Fig. 3 im Intervall des logischen "niedrig"-Zustands nicht einschalten. Deshalb ändert sich der zuvor zwischenge­ speicherte logische "hoch"-Zustand am Knoten N2 nicht und hat deshalb keinen Einfluß auf die Ausgabe der gültigen Daten.

Es ist in dem Datenausgabepuffer einer Halbleiterspeichervorrichtung nach der vorliegenden Erfindung möglich zu verhindern, daß ungültige Daten ausgegeben werden. Es wird ermöglicht, die Betriebsgeschwindigkeit der Halbleiterspeichervorrichtung zu verbessern, mit der Wirkung, daß ein stabiler Betrieb gewährleistet werden kann.

Claims (17)

1. Datenausgabepuffer einer Halbleiterspeichervorrichtung, die in Antwort auf ein von außen vorgegebenes Taktsignal (CLK) arbeitet, enthaltend:
einen Datenzwischenspeicher (85, 97) zum Zwischenspeichern von Daten (DO und DO) in Synchronisation mit dem Taktsignal (CLK);
eine mit dem Ausgang des Datenzwischenspeichers (85, 97) zum Empfang von Daten gekoppelte Datenausgabetreibervorrichtung (95, 100) zur Datenausgabe in Antwort auf ein Steuersignal; und
eine Ausgabeeinrichtung (30, 80) zum Ausgeben der Daten von der Datenaus­ gabetreibervorrichtung (95, 100), die mit der Datenausgabetreibervorrichtung (95, 100) gekoppelt ist,
dadurch gekennzeichnet, daß der Datenausgabepuffer der Halbleiterspeichervorrichtung eine Zwischen­ speichersteuereinrichtung (145) zum Zwischenspeichern eines Steuersignals (phi- TRST) in Synchronisation mit dem Taktsignal (CLK) und zum Ausgeben des Daten­ ausgabetreiber-Steuersignals enthält, und daß das Datenausgabetreiber-Steuersig­ nal der Datenausgabetreibervorrichtung (95, 100) als Steuersignal für die Daten­ ausgabe zugeführt wird.

2. Datenausgabepuffer nach Anspruch 1, wobei die Zwischenspeichersteuereinrichtung (145) das Steuersignal (phi-TRST) in Antwort auf eine Taktflanke des Taktsignals (CLK) speichert, die gültigen Daten vorausgeht, die am Ausgang (DOUT) verfügbar sind.

3. Datenausgabepuffer nach Anspruch 1, wobei das Ausgangssignal des Datenzwischenspeichers (85, 97) zu der Datenaus­ gabetreibervorrichtung (95, 100) geleitet wird, bevor die Zwischenspeichersteuer­ einrichtung (145) das Steuersignal (phi-TRST) zwischenspeichert.

4. Datenausgabepuffer nach Anspruch 1, wobei die Zwischenspeichersteuereinrichtung (145) einen aus zwei Invertern beste­ henden Zwischenspeicher enthält.

5. Datenausgabepuffer nach Anspruch 4, wobei die Zwischenspeichersteuereinrichtung (145) weiterhin eine Power-up- Einrichtung zur Aufrechterhaltung des Datenausgabetreiber-Steuersignals in einem ausgeschalteten Zustand bei Ausbleiben einer Power-up-Spannung (phi-VCCH) enthält.

6. Datenausgabepuffer nach Anspruch 5, wobei die Power-up-Einrichtung das Ausgangssignal der Zwischenspeichersteuer­ einrichtung (145) in Antwort auf die Power-up-Spannung (phi-VCCH) aus dem abgeschalteten Zustand freigibt.

7. Datenausgabepuffer nach Anspruch 1, wobei die Speichersteuereinrichtung (145) weiterhin einen ersten Inverter (130) und einen zweiten Inverter (135) enthält, wobei der Ausgang des ersten Inverters (130) mit dem zweiten Inverter und der Ausgang des zweiten Inverters (135) mit dem Eingang des ersten Inverters (130) gekoppelt ist.

8. Datenausgabepuffer nach Anspruch 1, wobei die Zwischenspeichersteuereinrichtung (145) weiterhin ein Power-up-Mittel zum Aufrechterhalten des Datenausgabetreiber-Steuersignals in einem abgeschalte­ ten Zustand bei Ausbleiben einer Power-up-Spannung (phi-VCCH) enthält.

9. Datenausgabepuffer nach Anspruch 8, wobei das Power-up-Mittel das Ausgangssignal der Zwischenspeichersteuereinrich­ tung (145) in Antwort auf die Power-up-Spannung (phi-VCCH) aus dem abgeschal­ teten Zustand freigibt.

10. Datenausgabepuffer nach Anspruch 1, wobei die Zwischenspeichersteuereinrichtung (145) weiterhin einen Zwischen­ speicher (130, 135) zum Zwischenspeichern des Steuersignals (phi-TRST) und einen Power-up-Transistor (125) enthält, der an einer ersten Elektrode ein erstes Leistungssignal (Vcc) empfängt, der mit einer zweiten Elektrode mit dem Zwischen­ speicher (130, 135) verbunden ist und eine Gate-Elektrode zum Empfang eines Power-up-Spannungssignals (phi-VCCH) enthält.

11. Datenausgabepuffer nach Anspruch 10, wobei der Power-up-Transistor (125) in Antwort auf eine Zustandsänderung des Power-up-Spannungssignals (phi-VCCH) den Zwischenspeicher (130, 135) freigibt.

12. Datenausgabepuffer nach Anspruch 10, wobei der Power-up-Transistor (125) ein PMOS-Transistor ist und das Datenaus­ gabetreiber-Steuersignal in einem ausgeschalteten Zustand aufrechterhält, wenn das Power-up-Spannungssignal (phi-VCCH) sich in einem logisch niedrigen Zustand befindet und den Zwischenspeicher (130, 135) freigibt, wenn sich das Power-up- Spannungssignal (phi-VCCH) in einem logisch hohen Zustand befindet.

13. Datenausgabepuffer nach Anspruch 1, wobei die Speichersteuereinrichtung (145) weiterhin einen Zwischenspeicher (130, 135) zum Zwischenspeichern des Steuersignals (phi-TRST) und einen Power-up- Transistor (125) enthält, der an einer ersten Elektrode ein erstes Leistungssignal (Vcc) empfängt, mit einer zweiten Elektrode mit dem Eingang des Zwischenspei­ chers (130, 135) verbunden ist und eine Gate-Elektrode zum Empfang eines Power- up-Spannungssignals (phi-VCCH) enthält, wobei der Zwischenspeicher (130, 135) ausgeschaltet ist, wenn das Power-up-Spannungssignal (phi-VCCH) sich in einem ersten Zustand befindet und eingeschaltet ist, wenn sich das Power-up-Span­ nungssignal (phi-VCCH) in einem zweiten Zustand befindet.

14. Datenausgabepuffer nach Anspruch 13, wobei das Datenausgabetreiber-Steuersignal in einem ausgeschalteten Zustand gehalten wird, wenn sich das Power-up-Spannungssignal (phi-VCCH) in einem ersten Zustand befindet.

15. Datenausgabepuffer nach Anspruch 14, wobei das Datenausgabetreiber-Steuersignal freigegeben wird, wenn sich das Power-up-Spannungssignal (phi-VCCH) in einem zweiten Zustand befindet, womit dem Zwischenspeicher (130, 135) gestattet wird, das Steuersignal (phi-TRST) zwischenzuspeichern.

16. Datenausgabepuffer nach Anspruch 14, wobei das Datenausgabetreiber-Steuersignal freigegeben wird, wenn sich das Power-up-Spannungssignal (phi-VCCH) in dem zweiten Zustand befindet, wobei hierbei dem Datenausgabetreiber-Steuersignal gestattet wird, Zustände zu ändern.

17. Datenausgabepuffer nach Anspruch 14, wobei der Power-up-Transistor (125) ein PMOS-Transistor ist, der das Datenaus­ gabetreiber-Steuersignal in einem abgeschalteten Zustand aufrechterhält, wenn das Power-up-Spannungssignal (phi-VCCH) sich in einem logisch niedrigen Zustand befindet, und gestattet, daß das Datenausgabetreiber-Steuersignal den Zustand ändert, wenn das Power-up-Spannungssignal (phi-VCCH) sich in einem logisch hohen Zustand befindet.