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Die vorliegende Erfindung bezieht sich auf eine Multibit-Testschaltung für ein Halbleiterspeicherbauelement.
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Es ist erwünscht, daß Halbleiterspeicherbauelemente, die durch Halbleiter-Waferverfahren hergestellt werden, beim Schreiben von Daten in die einzelnen Zellen derselben und beim Lesen von Daten aus denselben fehlerfrei sind. Wenn ein solches Halbleiterspeicherbauelement eine kleine Speicherkapazität aufweist, erfordert es nicht viel Zeit, die wesentlichen Funktionen der Zellen des Bauelements zu testen. Wenn ein derartiges Halbleiterspeicherbauelement jedoch eine große Speicherkapazität besitzt (z. B. eine Speicherkapazität von über 1 Mb (Megabyte), die derzeit kommerziell erhältlich ist) erfordert es viel Zeit, alle Zellen des Bauelementes einzeln zu testen.
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Um die Zellen effizienter, zuverlässiger und schneller zu testen, wurde eine Multibit-Testschaltung entworfen. Eine solche schnelle und hochzuverlässige Testschaltung verbesserte nicht nur die Zuverlässigkeit des Speicherbauelements, sondern reduzierte ferner die Testzeit, wobei ebenso die Größe der Zelle reduziert wurde. Ein Beispiel einer solchen Halbleiterspeicher-Multibit-Testschaltung ist in 1 gezeigt.
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Der Abschnitt (A) in 1 stellt den ersten Erfassungsabschnitt der Multibit-Testschaltung dar. Wie im Abschnitt (A) gezeigt ist (d. h. 1(A)), weist das Speicherbauelement eine Mehrzahl von Speicherzellen 1 auf. Jede Zelle ist mit einem Paar einer Bitleitung und einer Bezugsleitung gekoppelt. Wenn die Schaltung in einem normalen Betriebsmodus arbeitet, erzeugt jedes dieser Paare ein Signal S, das zueinander komplementäre Werte aufweist. Bezugnehmend auf 1(A) weist die herkömmliche Multibit-Testschaltung ein Paar von ersten Leseverstärkern 10A und 10B auf, um die Datenausgabe von den Speicherzellen 1 zu erfassen und zu verstärken. Die ersten Leseverstärker 10A und 10B weisen ferner eine Spaltenauswahlvorrichtung (nicht gezeigt) auf, um eine oder mehrere Spalten einer Mehrzahl von Spalten YDO...YDi, die zu dem ersten Leseverstärker 1A gehören, und/oder einer Mehrzahl von Spalten YDj...YDn, die zu dem ersten Leseverstärker 1B gehören, auszuwählen.
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Der erste Leseverstärker 10A liefert, wenn er aktiviert ist, über einen ersten Signalweg Ausgaben SA und SA und der erste Leseverstärker 10B liefert über einen zweiten Signalweg ebenso Ausgaben SB und SB . Diese Ausgaben werden einem zweiten Leseverstärker 20 geliefert, der einen Stromspiegel aufweist, wie im zweiten Erfassungsabschnitt (B) von 1 gezeigt ist. Diese herkömmliche Multibit-Testschaltung arbeitet in einem normalen Betriebsmodus oder in einem Multibit-Testmodus.
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Im normalen Betriebsmodus wählt die Spaltenauswahlvorrichtung nur eine Spalte der Spalten YD0–YDi oder YDj–YDn aus. Wenn die Spaltenauswahlvorrichtung z. B. eine Spalte (z. B. YD0) der Spalten YD0 bis YDi auswählt, die zu dem ersten Erfassungsverstärker 10A gehören, wird der erste Leseverstärker 10A aktiviert und gibt die komplementären Datensignale als SA und SA aus. SA entspricht dem Signal, das von der Bitleitung erfaßt wird, und SA dem von der Bezugsleitung, die zu der ausgewählten Spalte gehören. Der erste Leseverstärker 10B, der deaktiviert gehalten wird, da keine seiner zugehörigen Spalten ausgewählt wurde, gibt Signale mit einer Spannung, die Vcc entspricht, als SB und SB aus, da die PMOS-Transistoren P12 und P13, die mit SB und SB gekoppelt sind, aktiviert sind, während der erste Leseverstärker 10B deaktiviert ist. Im Multibit-Testmodus wählt die Spaltenauswahlvorrichtung gleichzeitig mehr als eine, z. B. zwei Spalten (z. B. YD0 und YDj) aus, wobei komplementäre Datensignale ebenfalls als SB und SB erscheinen.
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Wie 1(B) gezeigt ist, weist der zweite Leseverstärker 20 einen modifizierten Stromspiegel auf und empfängt die Ausgangssignale der ersten Leseverstärker 10A und 10B. Im normalen Betriebsmodus wäre, da YD0 ausgewählt ist, SA hoch, SA tief, sowie SB und SB hoch. Dann gibt der zweite Leseverstarker 20 komplementäre Daten auf den Ausgangsleitungen OUT und OUT aus. D. h., daß eine hohe Spannung an das Gate der NMOS-Transistoren N1 und N2 angelegt wird, die seriell miteinander verbunden sind, wodurch es ermöglicht wird, das die Ströme durch dieselben fließen. Das wiederum aktiviert den Stromspiegel durch die PMOS-Transistoren P1, P4 und P7.
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Ferner wird an das Gate eines NMOS-Transistors N7 eine Spannung niedrigen Pegels und an das Gate eines NMOS-Transistor N8 eine Spannung hohen Pegels angelegt, wodurch es ermöglicht wird, daß die Ströme durch dieselben fließen. Schließlich gibt die Ausgangsleitung OUT eine Spannung hohen Pegels aus, während die Ausgangsleitung OUT eine Spannung tiefen Pegels ausgibt. Diese Ausgangssignale der Ausgangsleitungen OUT und OUT werden einem Ausgangspuffer geliefert.
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Es sei genauso angenommen, daß YDj, das zu dem ersten Leseverstärker 10B gehört, ausgewählt ist, und die dazugehörige Zelle anfänglich auf einen tiefen Wert gesetzt ist. Dann wären in dem normalen Betriebsmodus SA und SA hoch, SB tief und SB hoch. Dann wird eine hohe Spannung an die Gates der NMOS-Transistoren N7 und N8 angelegt, die seriell miteinander verbunden sind, wodurch es ermöglicht wird, daß die Ströme durch dieselben fließen. Folglich wird die Stromspiegeloperation durch die PMOS-Transistoren P9, P3 und P6 durchgeführt. Ferner wird an das Gate des NMOS-Transistors N2 eine Spannung tiefen Pegels und an das Gate des NMOS-Transistors N1 eine Spannung hohen Pegels angelegt, wodurch verhindert wird, daß die Ströme durch dieselben fließen. Folglich gibt die Ausgangsleitung OUT eine Spannung tiefen Pegels aus, während die Ausgangsleitung OUT eine Spannung hohen Pegels ausgibt. Daher kann der Zustand von SA, SA , SB und SB auf den Ausgangsleitungen OUT und OUT überprüft werden.
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Im Multibit-Testmodus existieren zwei Fälle. Im ersten Fall geben die ersten Leseverstärker 10A und 10B identische Daten aus. Z. B. erscheinen zwei identische Signale hohen Pegels als SA und SB und werden dem zweiten Leseverstärker 20 zugeführt, während zwei identische Signale tiefen Pegels als SA und SB erscheinen und dem zweiten Leseverstärker 20 zugeführt werden. In diesem Fall arbeitet der zweite Leseverstarker 20 ganz wie in seinem normalen Betriebsmodus, der oben beschrieben ist, und gibt normale Daten mit einem hohen oder einem tiefen Signalpegel aus. Im zweiten Fall geben die ersten Leseverstärker 10A und 10B unterschiedliche Daten aus, was detaillierter nachfolgend erläutert wird.
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Wie oben gezeigt ist, wählt die Spaltenauswahlvorrichtung im Multibit-Testmodus gleichzeitig mehr als eine Spalte aus, z. B. eine Spalte aus den Spalten YD0 bis YDi, die zu den ersten Leseverstärker 10A gehören, und eine weitere Spalte aus den Spalten YDj bis YDn, die zu dem ersten Leseverstärker 10B gehören. Entweder SA oder SA und entweder SB oder SB werden einen tiefen Signalpegel aufweisen. Basierend auf der Ausgabe, die auf den Ausgangsleitungen OUT und UOT erscheint, wird einer von zwei Zuständen ”PASS” (PASS = bestanden) und ”FAIL” (FAIL = durchgefallen) angezeigt.
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Bei diesem Sachverhalt wird PASS angezeigt, wenn die ersten Leseverstärker 10A und 10B die gleichen Daten ausgeben (entweder beide hoch oder beide tief). Es sei z. B. angenommen, daß die gleichen Signale hohen Pegels als SA und SB erscheinen und dem zweiten Leseverstärker 20 zugeführt werden, während die gleichen Signale tiefen Pegels als SA und SB erscheinen. Dann arbeitet der zweite Leseverstärker 20 wie in dem normalen Betriebsmodus, wodurch hohe und tiefe Signale als normale Daten auf die Ausgangsleitungen ausgegeben werden.
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Andererseits wird FAIL angezeigt, wenn die ersten Leseverstarker 10A und 10B verschiedene Daten ausgeben. Es sei z. B. angenommen, daß SA hoch ist; SA tief ist; SB tief ist; und SB hoch ist, wodurch keine Ströme durch die NMOS-Transistoren N1 und N2 fließen werden, die seriell miteinander verbunden sind, wodurch der Stromspiegel deaktiviert wird, um durch die PMOS-Transistoren P1, P4 und P7 zu wirken. Ferner werden keine Ströme durch die seriell verbundenen NMOS-Transistoren N7 und N8 fließen, wodurch der Stromspiegel deaktiviert wird, um durch die PMOS-Transistoren P9, P3 und P6 zu wirken.
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Außerdem ist es möglich, daß der Stromspiegel durch die PMOS-Transistoren P5, P2 und P8 wirkt, wenn der Strom durch die NMOS-Transistoren N3 und N6 fließt, da die NMOS-Transistoren N3 und N6, die Signale hoher Spannung empfangen, seriell mit den NMOS-Transistoren N4 bzw. N5 verbunden sind, während die seriell verbundenen NMOS-Transistoren N3 und N4 und die seriell verbundenen NNOS-Transistoren N5 und N6 jeweils parallel miteinander verbunden sind. Folglich werden beide Ausgaben OUT und OUT des zweiten Leseverstärkers 20 hoch, was eine hohe Impedanz auf dem Ausgang des Ausgangspuffers zur Folge hat, wodurch FAIL angezeigt wird. Demgemäß wird der Fehlerzustand der Zellen in dem Speicherbauelement angezeigt.
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Wie es aus der obigen Beschreibung offensichtlich ist, kann die gleiche Schaltung sowohl im normalen Betriebsmodus als auch im Multibit-Testmodus arbeiten. Jedoch ist es bei einer derartigen Multibit-Testschaltung für ein Halbleiterspeicherbauelement schwierig, die Anzahl der Zellen (oder Bits), die getestet werden sollen, zu erhöhen; die Anzahl der Bits, die getestet werden kann, ist begrenzt. Ferner wird der Betrieb der Stromspiegelschaltung instabil, wenn die Signale, die dem zweiten Leseverstärker zugeführt werden, schwach sind, was falsche Ausgangsdaten zur Folge hat und folglich die Testgenauigkeit verschlechtert.
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Weiterhin kann sich die Betriebsgeschwindigkeit der Schaltung im normalen Betriebsmodus von der im Multibit-Testmodus unterscheiden, da die Zuverlässigkeit der Multibit-Testschaltung sich auf den Betrieb der Stromspiegelschaltung stützt, und da sich die Menge des Stromflusses durch den Stromspiegel, wenn der Stromspiegel aktiviert ist, ändern kann.
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Die Patentveröffentlichung
US-4,956,819 A bezieht sich beispielsweise auf eine Schaltungsanordnung und ein Verfahren zum Testen von Speicherzellen. Zum Testen von Speicherzellen wird ein Paar externer Bitleitungen auf zueinander komplementäre logische Pegel vorgeladen. Es werden immer alle Speicherzellen einer Wortleitung parallel zueinander ausgelesen. Im „OK”-Fall (In-Ordnung-Fall) behält das Paar von externen Bitleitungen seine vorgeladenen Pegel bei, während im Fehlerfall der Pegel derjenigen externen Bitleitung, die auf einen logischen „1”-Wert vorgeladen ist, absinkt. Dies wird von einer Diskriminatorschaltung erkannt und ausgewertet.
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Die Patentveröffentlichung
US-5,077,689 A bezieht sich beispielsweise auf eine Halbleiter-Speichereinrichtung mit einer Schaltungsanordnung zur Durchführung eines Mehrfach-Bit-Parallel-Tests. Die Halbleiter-Speichereinrichtung weist dabei eine Datenausgangs-Pufferschaltung und eine vorgegebene Anzahl von Datenbuspaaren sowie Speicherzellengruppen auf. Die Halbleiter-Speichereinrichtung enthält ferner Leseverstärker zum Empfangen bzw. Abtragen eines jeden Datenpaars, welches von der Speicherzellerigruppe kommt, eine Treiberschaltung, welche zwischen die Leseverstärker und die gegebene Anzahl von Datenbuspaaren geschaltet ist, erste Vergleicherschaltungen, welche zwischen die Leseverstärker und ein entsprechendes Paar von Datenbuspaaren geschaltet ist, eine zweite Vergleicherschaltung mit Eingängen, die an die Datenbuspaare angeschlossen sind, sowie mit einem Ausgang, der an die Datenausgangs-Pufferschaltung angeschlossen ist, und eine Datenauswahlschaltung mit Eingängen, die an die Datenbuspaare angeschlossen sind, sowie einen Ausgang, der an die Datenausgangs-Pufferschaltung angeschlossen ist, wobei die Leseverstärker mehrere Datenpaare von der Speicherzellengruppe an die Datenbuspaare während eines Normalbetriebs über die Treiberschaltungen liefern und die Leseverstärker ferner mehrere Datenpaare an die ersten Vergleicherschaltungen während einer zweiten Betriebsart, d. h. während des Testbetriebs, liefern.
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Demgemäss ist es die Aufgabe der vorliegenden Erfindung, eine Multibit-Testschaltung zu schaffen, bei der der Betrieb der Stromspiegelschaltung stabil ist und die Betriebsgeschwindigkeit der Schaltung im normalen Betriebsmodus und im Multibit-Testmodus im wesentlichen gleich ist.
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Diese Aufgabe wird durch Multibit-Testschaltungen gemäss Patentanspruch 1 sowie gemäss Patentanspruch 9 gelöst.
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Um diese und andere Aufgaben der vorliegenden Erfindung zu lösen, weist die Multibit-Testschaltung der vorliegenden Erfindung zum Testen eines Halbleiterspeicherbauelements mit einer Mehrzahl von Speicherzellen, wie hierin beispielhaft dargestellt und breit beschrieben ist, eine erste Verstärkungseinrichtung auf, die mit einer ersten Gruppe von Speicherzellen gekoppelt ist, um zumindest ein Paar von Bitleitungssignalen mit zueinander komplementären Werten zu erfassen, wobei jedes Paar einer jeweiligen der Speicherzellen der ersten Gruppe verbunden ist, und um jedes erfasste Paar von Bitleitungssignalen zu einer jeweiligen von ersten und zweiten Ausgangsleitungen eines gemeinsamen Signalwegs zu liefern, wenn die erste Leseverstärkungseinrichtung aktiviert ist; eine zweite Verstärkungseinrichtung, die mit einer zweiten Gruppe von Speicherzellen gekoppelt ist, um zumindest ein Paar von Bitleitungssignalen mit zueinander komplementären Werten zu erfassen, wobei jedes Paar zu einer jeweiligen der Speicherzellen der zweiten Gruppe gehört, und um jedes der erfaßten Paare von Bitleitungssignalen zu einer jeweiligen von ersten und zweiten Ausgangsleitungen des gemeinsamen Signalwegs zu liefern, wenn die zweite Leseverstärkungseinrichtung aktiviert ist; und eine dritte Verstärkungseinrichtung, die mit der ersten und der zweiten Ausgangsleitung des gemeinsamen Signalwegs gekoppelt ist, um als Reaktion auf das erfaßte Paar von Bitleitungssignalen, die auf der ersten und der zweiten Ausgangsleitung geliefert werden, ein Ausgangssignal zu erzeugen.
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Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
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1 eine herkömmliche Multibit-Testschaltung für ein Halbleiterspeicherbauelement, das (A) einen ersten Erfassungsabschnitt und (B) einen zweiten Erfassungsabschnitt aufweist.
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2 eine Multibit-Testschaltung für ein Halbleiterspeicherbauelement gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, das (A) einen ersten Erfassungsabschnitt und (B) einen zweiten Erfassungsabschnitt aufweist.
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Es wird nun detailliert auf ein bevorzugtes Ausführungsbeispiel der Erfindung Bezug genommen, wobei ein Beispiel desselben in den beiliegenden Zeichnungen dargestellt ist. Wann immer möglich, werden gleiche Bezugszeichen in den Zeichnungen verwendet, um gleiche oder ähnliche Teile zu bezeichnen.
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2 zeigt eine Multibit-Testschaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der erste Erfassungsabschnitt (A) von 2, d. h. 2(A), zeigt einen ersten Erfassungsabschnitt 30 der Schaltung, während der zweite Erfassungsabschnitt (B) von 2, d. h. 2(B), einen zweiten Erfassungsabschnitt 40 der Schaltung zeigt. Bei der Multibit-Testschaltung, die hierin dargestellt ist, weist der erste Erfassungsabschnitt 30 erste Leseverstärker 30A und 30B und eine Mehrzahl von Direktleseverstärkern (DSA; DSA = Direct Sense Amplifiers) 30C auf. Jeder DSA 30C empfängt ein Bitleitungssignal und ein komplementäres Bezugsleitungssignal, die von einem entsprechenden Paar einer Bitleitung und einer Bezugsleitung, die zu einer ausgewählten Spalte gehören, mittels eines entsprechenden der Leseverstärker 30A und 30B erfaßt werden.
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Der Einfachheit halber wird dieses Paar einer Bitleitung und einer Bezugsleitung nachfolgend als ein ”Paar von Bitleitungen” bezeichnet. Die ersten Leseverstärker 30A und 30B geben komplementäre Ausgangssignale S und S auf einem gemeinsamen Signalweg mit einer ersten und einer zweiten Ausgangsleitung aus. Diese Ausgangssignale S und S werden wiederum dem zweiten Erfassungsabschnitt 40 (gezeigt in 1) (B)) geliefert, um normale oder Test-Operationen durchzuführen.
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Die DSA-Schaltung 30C ist ein Direktleseverstärker, der die Ausgangssignale S und S auf eine jeweilige der ersten und der zweiten Ausgangsleitung des gemeinsamen Signalwegs koppelt, d. h. funktionell eine Datenbusleitung. Der zweite Erfassungsabschnitt 40, der einen zweiten Leseverstärker aufweist, verstärkt diese Ausgangssignale der ersten Erfassungsschaltung 30.
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Die ersten Leseverstärker 30A und 30B des ersten Erfassungsabschnitt 30 arbeiten genauso wie ein normaler Leseverstärker, d. h., daß sie das Potential eines Bits und von Bezugsleitungen erfassen und Zellendaten (oder kollektiv ”Bitleitungssignale” genannt) als die Ausgangssignale S und S ausgeben. Die DSA-Schaltung 30C überträgt diese Ausgangszellendaten der Leseverstärker 30A und 30B kollektiv als die Ausgangssignale S und S zu der Datenbusleitung.
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Jede DSA-Schaltung 30C weist NMOS-Transistoren MN1 und MN4 auf. Jedes der Paare von Bitleitungen ist mit dem Gate eines jeweiligen der Transistoren MN1 und MN4 verbunden. Die DSA-Schaltung weist ferner NMOS-Transistoren MN2 und MN3 auf. MN2 und MN3 sind jeweils seriell mit den NMOS-Transistoren MN1 und MN4 verbunden. MN2 und MN3 sind mit einer jeweiligen der ersten und der zweiten Ausgangsleitung des gemeinsamen Signalwegs verbunden. Eines der Signale S und S ist ein Signal eines tiefen Pegels. Diese Ausgangssignale S und S werden dem zweiten Erfassungsabschnitt 40 geliefert.
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Der zweite Erfassungsabschnitt 40 umfaßt, wie in dem Abschnitt (B) von 2 gezeigt ist, eine Stromspiegelschaltung 40A, die PMOS-Transistoren MP3 und MP4 aufweist; NMOS-Transistoren MN5 und MN6, die mit der Stromspiegelschaltung 40A verbunden sind und an ihren Gates mit dem ersten Erfassungsabschnitt 30 gekoppelt sind, um die Ausgabe S von demselben zu empfangen; einen MOS-Transistor MN7, der mit der Stromspiegelschaltung 40A verbunden ist, um ein Ausgangssignal OUT auszugeben, und der an seinem Gate mit dem ersten Erfassungsabschnitt 30 gekoppelt ist, um die Ausgabe S von demselben zu empfangen; und einen MOS-Transistor MN8, der an seinem Gate mit einem Bezugssignal Vref gekoppelt ist.
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Der zweite Erfassungsabschnitt 40 weist ferner eine Stromspiegelschaltung 40B mit PMOS-Transistoren MP5 und MP6 auf; MOS-Transistoren MN11 und MN12, die parallel miteinander verbunden sind, mit der Stromspiegelschaltung B verbunden sind und mit dem ersten Erfassungsabschnitt 30 gekoppelt sind, um die Ausgabe S von demselben zu empfangen; einen MOS-Transistor MN10, der mit der Stromspiegelschaltung verbunden ist, um ein Ausgangssignal OUT auszugeben, und der mit dem ersten Erfassungsabschnitt gekoppelt ist, um die Ausgabe S an seinem Gate zu empfangen; und einen MOS-Transistor MN9, der an seinem Gate mit einem Bezugssignal Vref gekoppelt ist.
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Nun wird der Betrieb der Schaltung, wie sie gemäß der vorliegenden Erfindung verkörpert ist, bezugnehmend auf ihren normalen Betrieb beschrieben. Im normalen Betriebsmodus, wählt die Spaltenauswahlvorrichtung nur eine Spalte aus den Spalten YD0 bis YDn des Speicherbauelements aus. Wenn z. B. YD0 ausgewählt ist, werden die Daten derselben in der Form von Bitleitungssignalen, die zueinander komplementär sind, über den ersten Leseverstärker 30A den Gates der NMOS-Transistoren MN1 und MN4 zugeführt, die grundsätzlich die DSA-Schaltung 30C bilden.
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Die Bitleitungssignale S und S , die zu der ausgewählten Spalte YD0 gehören, werden einem jeweiligen der Gates der NMOS-Transistoren MN2 und MN3 zugeführt, die seriell mit den NMOS-Transistoren MN1 bzw. MN4 verbunden sind, wodurch die Transistoren MN2 und MN3 aktiviert (”eingeschaltet”) werden. Dadurch werden die Bitleitungssignale auf den gemeinsamen Signalweg (d. h. eine Datenbusleitung) als S und S ausgegeben. Demgemäß wird eines der Signale S und S ein Signal tiefen Pegels. Die Ausgabe der DSA-Schaltung 30C wird dem zweiten Erfassungsabschnitt 40 zugeführt.
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Das Bezugssignal Vref (das in 2(B) gezeigt ist) ist an die zweiten Leseverstärker 40A und 40B angelegt und durchgehend auf einem hohen Signalpegel gehalten. Wenn das Signal S, das in den zweiten Erfassungsabschnitt 40 eingegeben wird, hoch ist, sind die Signale, die an den Gates der parallel verbundenen NMOS-Transistoren MN5 und MN6 angelegt sind, hoch, wodurch diese Transistoren aktiviert werden, und es ermöglicht wird, daß die Ströme durch dieselben fließen. Die Summe dieser Ströme wird durch den PMOS-Transistor MP3 (der einen Teil der Stromspiegelschaltung bildet) zu dem Transistor MP4 gespiegelt, d. h. der gleiche Strombetrag fließt durch MP4.
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Bei diesem Sachverhalt wird der NMOS-Transistor MN7, dessen Gate einem Signal tiefen Pegels S unterworfen ist, deaktiviert (”abgeschaltet”). Ferner fließt die Summe der Ströme des NMOS-Transistors MN7 und des NMOS-Transistors MN8, der mit MN7 parallel verbunden ist und der das Bezugssignal Vref hält, zu dem Ausgang OUT. Folglich wird der Unterschied zwischen der Summe der Ströme der parallel verbundenen NMOS-Transistoren MN5 und MN6 und der Summe der Ströme der parallel verbundenen NMOS-Transistoren MN7 und MN8 auf die Ausgangsleitung OUT ausgegeben, um derselben ein Signal hohen Pegels zu liefern.
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Da das Signal S hoch ist und folglich das Signal S tief ist, erscheint der Unterschied zwischen der Summe der Ströme der parallel verbundenen NMOS-Transistoren MN11 und MN12 und der Summe der Ströme der parallel verbundenen NMOS-Transistoren MN10 und MN9 auf der Ausgangsleitung OUT mit einem tiefen Signalpegel. D. h., daß die Ströme der parallel verbundenen NMOS-Transistoren MN11 und MN12 (deren Gates auf einem tiefen Signalpegel gehalten sind) als ein Spiegelstrom (d. h. der gleiche Strom) durch den PMOS-Transistor MP6 zu dem PMOS-Transistor MP5 fließen.
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Bei diesem Sachverhalt fließt die Summe des Stroms des Transistors MN9 (der an seinem Gate eine Bezugsspannung aufweist) und des Stroms des Transistors MN10 (der an seinem Gate ein hohes Signal S aufweist) zu der Ausgangsleitung OUT . D. h., daß der Unterschied zwischen der Summe der Ströme der parallel verbundenen NMOS-Transistoren MN11 und MN12 und der Summe der Ströme der parallel verbundenen Transistoren MN9 und MN10 auf die Ausgangsleitung OUT ausgegeben wird. Daher wird der Potentialpegel auf der Ausgangsleitung OUT tief.
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Nun wird der Betrieb der Schaltung der vorliegenden Erfindung bezüglich ihres Multibit-Testmodus beschrieben. Im Multibit-Testmodus wird anfänglich jede Zelle des Speicherbauelements auf einen hohen Signalpegel gesetzt. Folglich wird die Zelle normal beurteilt, wenn der hohe Signalpegel von der zu prüfenden Zelle erfaßt wird. Alternativ wird jede Zelle anfänglich auf einen tiefen Signalpegel gesetzt. Dann wird die Zelle als normal beurteilt, wenn der tiefe Signalpegel erfaßt wird.
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In dem Multibit-Testmodus werden mindestens zwei Spalten aus den Spalten YD0 bis YDn ausgewählt. Wenn nur eine der Ausgaben S und S der Datenbusleitung tief ist, wird die Zelle normal beurteilt. Wenn beide Ausgaben S und S tief sind, wird beurteilt, daß die Zelle einer Fehlfunktion unterliegt. Zum Zwecke der Erläuterung wird angenommen, daß im Testmodus die Zelle anfänglich auf einen hohen Pegel gesetzt ist. Daher erfassen die Leseverstärker den hohen Pegel von der Zelle, wenn jede getestete Zelle normal ist, und nur eine der Ausgaben S und S wird tief.
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Andererseits würde die entsprechende Bitleitung, die einen hohen Pegel zeigen sollte, einen tiefen Pegel zeigen, wenn eine der getesteten Zellen einer Fehlfunktion unterliegt, und beide Ausgangsleitungen S und S , die mit einer bestimmten Spannung vorgeladen wurden, würden tief werden.
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Wenn die zu prüfende Zelle normal ist, wird nur eine der Ausgaben S und S der Datenbusleitung tief. Die nachfolgende Schaltoperation ist die gleiche wie die normale Leseoperation. Wenn jedoch eine beliebige der getesteten Zellen einer Fehlfunktion unterliegt, werden beide Ausgaben S und S des ersten Erfassungsabschnittes tief. Der zweite Erfassungsabschnitt 40 empfängt diese Ausgangsdaten der Ausgaben S und S , wobei diese Ausgangsdaten ausreichend verstärkt sind, um zu einem Ausgangspuffer übertragen zu werden, um PASS oder FAIL anzuzeigen.
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Spezieller haben die Gates der parallel verbundenen NMOS-Transistoren MN5 und MN6 des zweiten Leseverstärkers 40A ein Signal tiefen Pegels S, wenn die getestete Zelle einer Fehlfunktion unterliegt, während die Gates der parallel verbundenen NMOS-Transistoren MN11 und MN12 ein Signal S tiefen Pegels aufweisen. Das Bezugssignal Vref wird an das Gate des NMOS-Transistors MN8 angelegt. Daher erscheint der Unterschied zwischen der Summe der Ströme der parallel verbundenen NMOS-Transistoren MN5 und MN6 und der Summe der Ströme der parallel verbundenen NMOS-Transistoren MN7 und MN8 (die mit dem Stromspiegel über die PMOS-Transistoren MP3 und MP4 parallel verbunden sind) als ein Signal tiefen Pegels am Ausgang OUT des zweiten Leseverstärkers 40A.
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Genauso erscheint der Unterschied zwischen der Summe der Ströme der parallel verbundenen NMOS-Transistoren MN11 und MN12 und der Summe der Ströme der NMOS-Transistoren MN8 und MN10 (die parallel mit dem Strom verbunden sind, der durch die PMOS-Transistoren MP6 und MP5 gespiegelt wird) als ein Signal tiefen Pegels an dem Ausgang OUT . Folglich werden beide Ausgaben S und S der zweiten Erfassungsschaltung 40 tief, was eine hohe Impedanz auf dem Ausgangspuffer zur Folge hat, wodurch für das getestete Bauelement FAIL angezeigt wird.
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Bei dem oben Gesagten wurden Beschreibungen basierend auf einem Beispiel, bei dem zwei Zellen gleichzeitig getestet wurden, durchgeführt. In der Praxis können jedoch mehr als zwei Zellen gleichzeitig getestet werden. D. h., daß, wenn alle Zellen normal arbeiten, wenn alle Zellen anfänglich auf einen hohen Pegel gesetzt werden, die Bitleitungen, die zu jeder Zelle gehören, einen hohen Pegel als die Ausgabe S und einen tiefen Pegel als die Ausgabe S zeigen sollten, wenn sie durch den ersten Leseverstärker erfaßt werden. Wenn jedoch eine oder mehrere Zellen einer Fehlfunktion unterliegen, würde die Bitleitung, die einen hohen Pegel zeigen sollte, einen tiefen Pegel zeigen, was zur Folge hat, daß die Ausgangsleitungen S und S gleichzeitig tief werden. Wenn das Vorliegen solcher einer Fehlfunktion unterliegenden Zellen erfaßt wird, werden diese Zellen wiederum getestet, um die einer Fehlfunktion unterliegenden Zelle weiter zu identifizieren.
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Gemäß der vorliegenden Erfindung weist die Multibit-Testschaltung, wie sie hierin dargestellt ist, einen gemeinsamen Signalweg für beide ersten Leseverstärker 30A und 30B sowohl im normalen Betriebsmodus als auch im Multibit-Testmodus auf. Daher sind die Betriebsgeschwindigkeiten der Schaltung im normalen Betriebsmodus und im Multibit-Testmodus im wesentlichen gleich. Ferner macht es die erfindungsgemäße Schaltung einfacher, die Anzahl von Zellen, die getestet werden soll, zu erhöhen, wodurch sie zum Testen der Bauelemente mit einer größeren Speicherkapazität geeignet ist.
