DE10324421A1

DE10324421A1 - Halbleiterbauelement mit Metallisierungsfläche und Verfahren zur Herstellung desselben

Info

Publication number: DE10324421A1
Application number: DE2003124421
Authority: DE
Inventors: Wolfram Geiger; Johannes Frech; Peter Nommensen; Günter Igel; Walter Lang
Original assignee: Hann-Schickard-Gesellschaft fuer Angewandte Forschung eV
Current assignee: Hann-Schickard-Gesellschaft fuer Angewandte Forschung eV
Priority date: 2003-05-28
Filing date: 2003-05-28
Publication date: 2005-01-05
Anticipated expiration: 2023-05-29
Also published as: DE10324421B4

Abstract

Bei dem erfindungsgemäßen Verfahren zur Herstellung einer Metallisierungsfläche für ein Halbleiterbauelement mit einer beweglichen Struktur in einem Halbleitersubstrat wird zuerst das Halbleitersubstrat mit der beweglichen Struktur bereitgestellt. Daraufhin wird eine Abdeckung auf dem Halbleitersubstrat angebracht, wobei die Abdeckung einen Durchbruch aufweist und wobei zumindest ein Seitenwandbereich des Durchbruchs einen Hinterschnitt bezüglich des Halbleitersubstrats aufweist. Schließlich wird das Halbleiterbauelement mit der Abdeckung metallisiert, so dass eine Metallschicht auf der Abdeckung und auf der Metallisierungsfläche gebildet wird.

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterbauelemente mit Metallisierungsflächen und insbesondere auf Halbleiterbauelemente mit einer gekapselten, mikroelektromechanischen Struktur (MEM-Struktur) und mit Metallisierungsflächen, und auf ein Verfahren zur Herstellung derselben. Durch das erfindungsgemäße Verfahren kann die mikroelektromechanische Struktur des Halbleiterbauelements auf Waferebene bei einem beliebig einstellbaren Druck verkapselt werden, wobei gleichzeitig Metallisierungsbereiche auf dem Halbleiterbauelement gebildet werden können, die einerseits als Kontaktanschlussflächen zur elektrischen Kontaktierung des Halbleiterbauelements oder auch als Metallisierung der Abdeckung zur Abschirmung gegenüber äußeren elektrischen Störfeldern eingesetzt werden können.
Mikroelektromechanische Halbleiterbauelemente basieren häufig auf dem Prinzip von freistehenden mikromechanischen Strukturen aus einem einkristallinen oder polykristallinen Halbleitermaterial, wie z. B. Silizium. Die Herstellungsprozesse für mikroelektromechanische Strukturen in einem Halbleitermaterial werden im wesentlichen in zwei Herstellungsverfahren unterteilt, nämlich in oberflächenmikromechanische Herstellungsverfahren und Bulk-mikromechanischen Herstellungsverfahren. Diese mikromechanischen Herstellungsverfahren unterscheiden sich darin, dass oberflächenmikromechanische Herstellungsverfahren mit einer einseitigen Bearbeitung eines Halbleitersubstrats auskommen, während bei Bulk-mikromechanischen Herstellungsverfahren das Substrat von beiden Seiten bearbeitet wird.
In der wissenschaftlichen Veröffentlichung „A Single Mask, Single-Crystal Silicon, Reactive Ion Etching Process for Microelectromechanical Structure, von Shaw K. A., Zhang Z. L., und MacDonald N. C., in Sensors and Actuators A 40 (1994), S. 63–70, SCREAM 1" wird ein Bulkmikromechanischen Herstellungsverfahren unter Verwendung von RIE-Prozessen (RIE = reactive ion etching = reaktives Ionenätzen) beispielhaft als SCREAM-I-Prozess beschrieben.
Die kritischen und damit wesentlichen Herstellungsschritte für eine mikroelektromechanische Struktur in einem Halbleitersubstrat bei diesem SCREAM-Verfahren sind das tiefe, reaktive Silizium-Ionenätzen (Si-DRIE = Silicon Deep Reactive Ion Etching), das Passivieren der Silizium-Seitenwände durch Aufbringen einer Oxidschicht und die Freilegungsätzung (Release-Ätzung), wobei dazu auf 3 dieser wissenschaftlichen Veröffentlichung verwiesen wird.
Um Umwelteinflüsse auf die Funktionsweise der mikroelektromechanischen Strukturen in den Halbleiterbauteilen zu minimieren, werden diese vorzugsweise mit einer Kapselung in Form einer Abdeckung versehen. Aus thermischen Gründen sollte diese Abdeckung aus dem gleichen Halbleitermaterial wie das Halbleitersubstrat bestehen. In diesem Zusammenhang wird auf die wissenschaftliche Veröffentlichung „A Novel Technology Platform for Versatile Micromachined Accelerometers von Toelg S., Sooriakumar K., Loh Y. H., Sridhar U., Lau C. H., in Ricken D. E., Gessner W. (eds), 1999, in Advanced Microsystems for Automotive Applications 99, S. 225-37, Berlin, Springer", verwiesen.
Aus der oben genannten wissenschaftlichen Veröffentlichung von Shawn u.a. wird ferner deutlich, dass die Bereitstellung von Metallisierungsflächen für eine elektrische Kontaktierung der Halbleiterbauelemente durch eine ganzflächige Metallisierung nach der Halbleiterbearbeitung (Si-Bearbeitung) erfolgt. Die stark ausgeprägte Oberflächentopographie des Halbleiterbauelements macht eine nachträgliche Strukturierung der Metallisierungsschicht unmöglich, so dass eine Erzeugung definierter Metallisierungsbereiche nur durch sehr aufwendige Grabenätzvorgänge erreicht werden kann. So müssen die elektrische Verbindungen, Kontaktanschlussflächen usw. in dem Halbleitersubstrat von einem Graben umgeben sein, um eine räumliche und elektrische Trennung der einzelnen Elemente zu erhalten, wie dies beispielhaft in 6 und 7 der genannten wissenschaftlichen Veröffentlichung von Shaw u.a. zum SCREAM-I-Prozess dargestellt ist.
Aus der oben genannten Veröffentlichung von Shaw u.a. zum SCREAM-Verfahren wird allerdings auch deutlich, dass eine Kapselung des Halbleiterbauelements, d. h. eine Kapselung des Halbleitersubstrats mit der darin angeordneten mikroelektromechanischen Struktur, mit den gängigen Verfahrensschritten auf Waferebene nicht möglich ist, da nach der Vereinzelung der Halbleiterbauelemente und vor der Kapselung der Halbleiterbauelemente noch verschiedene Herstellungsschritte durchgeführt werden müssen.
In der wissenschaftlichen Veröffentlichung „DAVED^TM-LL – A Novel Gyroscope in SOI-Technology" von Geiger W., Frech J., Braxmaier M., Link T., Gaißer A., Butt W. U., Sandmaier H., Lang W., in Proceedings of Symposium Gyro Technology 2001, werden zwei Herstellungsverfahren dargestellt, wobei eines der beiden Verfahren ein oberflächenmikromechanisches Herstellungsverfahren mit Opfersichttechnik ist. In 1 dieser Veröffentlichung ist ein schematischer Querschnitt durch ein mit diesem Herstellungsverfahren realisiertes Bauteil dargestellt. Der Hauptaugenmerk dieser Veröffentlichung liegt auf einem Herstellungsverfahren, das auf der Verwendung von SOI-Substraten basiert, wobei sich die 5a–e dieser Veröffentlichung auf dieses Herstellungsverfahren beziehen.
Wie anhand der 5a–5e dieser wissenschaftlichen Veröffentlichung dargestellt ist, wird zuerst die Strukturierung der Aluminiumkontaktanschlussflächen an der Oberseite der Bauelementschicht des SOI-Substrats (SOI = sili con on isolator = Silizium auf Isolator) vorgenommen ( 5a). Daraufhin wird eine tiefe Siliziumätzung mit einer Maske aus einem PECVD-Oxid und einem Photoresist durchgeführt. Das vergrabene Oxid wird an der Unterseite der Gräben durch einen anisotropen RIE-Prozess (RIE = Reactive Ion Etching = reaktives Ionenätzen) geöffnet (5b). Das außerdem aufgebrachte CVD-Oxid wird entsprechend zu dem Ätzvorgang des vergrabenen Oxids geöffnet (5c) und schützt die Seitenwände der Gräben während des nachfolgenden isotropen Siliziumätzvorgangs. Um Elektronentraps (trap = Störstelle) zu vermeiden und um mechanische Spannungen in der Siliziumschicht und der Oxidschicht zu verringern, wird das gesamte Oxidmaterial durch einen isotropen Plasmaätzvorgang entfernt. Um das mechanische Sensorelement während der Vereinzelung und gegen Staub und Feuchtigkeit zu schützen, wird ein Abdeckungswafer mit einer aufgesputterten Pyrex-Schicht durch ein anodisches Bonden befestigt. Für den Sensorwafer und für den Abdeckungswafer sind jeweils zwei Masken mit den entsprechenden Herstellungsschritten erforderlich.
Das Aufbringen der Pyrex-Schicht ermöglicht den Einsatz eines anodisches Bondverfahrens. Über eine äußere elektrische Spannung wird durch das Wandern der in dem Pyrex-Material ab Temperaturen oberhalb ca. 350°C beweglichen Natriumionen ein Influenzstrom erzeugt. Im Gleichgewichtszustand fällt dann die gesamte äußere Spannung quasi an der Grenzfläche der beiden Substrate ab. Daher wirken sehr hohe elektrostatische Kräfte, um die sich gegenüberliegenden Oberflächenatome in den Bereich der attraktiven Atom- und Molekülkräfte zu bringen. Eine Bondverbindung ist daher bei Temperaturen unter 400°C auch dann noch möglich, wenn die Oberflächenrauhigkeit der Grenzflächen und deren großflächige Geometrie (ausgedrückt durch Bow- und Warp-Werte) in Bereichen liegt, bei denen ein Silizium-Fusion-Bond-Verfahren (SFB-Verfahren) nicht mehr zuverlässig funktioniert. Außerdem kann die Temperaturbeaufschlagung im Bereich der genannten 400°C eingegrenzt werden, wohingegen bei gängigen SFB-Verfahren Temperschritte im Hochtemperaturbereich (ca. 1100°C) folgen.
Es sollte beachtet werden, dass das Argument der Temperaturbeaufschlagung im Rahmen der nachfolgend detailliert erläuterten Erfindung von besonderer Bedeutung ist. Wird eine Metallschicht bei den im Stand der Technik diskutierten Herstellungsverfahren vor dem Bonden aufgebracht, sind Fügeverfahren, die Temperaturen von ca. 400°C überschreiten, unmöglich. Durch solche würde eine Diffusion des Metalls in das Substrat begünstigt und evtl. eutektische Si-Metall-Bereiche ausgebildet. Elektrische Eigenschaften sind dann kaum mehr zu kontrollieren, wobei ein Drahtbonden, das für die elektrische Verbindung der Siliziumchips mit der Außenwelt notwendig ist, in der folgenden Aufbautechnik unmöglich wird.
Wie aus der genannten wissenschaftlichen Veröffentlichung von Geiger u.a. deutlich wird, werden bei oberflächenmikromechanischen Herstellungsverfahren, wie z. B. bei einer herkömmlichen SCRESOI-Prozessfolge (SCRESOI = single crystal reactive etching semiconductor on isolator), die Kontaktanschlussflächen auf die Bauelementschicht des SOI-Substrats aufgebracht und strukturiert, bevor die Halbleitersubstratoberfläche eine mikromechanische Topographie aufweist, d. h. bevor die mikroelektromechanische Struktur in dem Halbleitersubstrat gebildet wird. Daher müssen die Siliziumbearbeitungsschritte bei diesem Herstellungsverfahren eine entsprechende Kompatibilität zu der aufgebrachten Metallisierungsschicht für die Kontaktanschlussflächen aufweisen. Insbesondere sind hier Hochtemperaturherstellungsschritte, wie z. B. Hochtemperaturbearbeitungsschritte zur Seitenwandpassivierung und zum Verkapseln oder auch Ätzschritte bei hohen Temperaturen, ausgeschlossen.
In der beigefügten 7 zum Stand der Technik ist nun ein mikroelektromechanisches Halbleiterbauelement 700 beispiel haft gezeigt, wie es mit den im vorhergehenden erläuterten herkömmlichen Herstellungsverfahren erhalten wird.
Das Bauelement 700 umfasst Kontaktanschlussflächen 702, eine Abdeckung 704 aus einem Wafersiliziummaterial, eine elektro-mechanisch aktive Halbleiterschicht 706 ("Device"-Schicht) mit einer mikroelektromechanischen Struktur 708, eine thermische Oxidschicht 710, eine Pyrex-Schicht 712, eine vergrabene Oxidschicht 714 ("Buried Oxide") und ein Basissiliziummaterial 716 ("Handle"-Schicht), in dem sich nach den Ätzbearbeitungsschritten noch Silizium-Spitzen 718 auf dem Substratgrund befinden.
Das Verfahren zur Herstellung des in 7 dargestellten mikroelektromechanischen Halbleiterbauelements 700 basiert auf der Verwendung sogenannter SOI-Substrate. Die Halbleiterschicht 706, die vergrabene Oxidschicht 714 und das Basissiliziummaterial 716 bilden dabei gemeinsam ein SOI-Substrat und stellen den Ausgangspunkt für das beschriebene Herstellungsverfahren dar.
Bei dem in 7 dargestellten Halbleiterbauelement zum Stand der Technik handelt es sich um einen in SOI-Technologie hergestellten Inertialsensor, wie z. B. einen Beschleunigungssensor oder ein Gyroskop.
Wie aus der beiliegenden 7 zum Stand der Technik in Zusammenhang mit der wissenschaftlichen Veröffentlichung (DAVED^TM-LL – A Novel Gyroscope in SOI-Technology" von Geiger W., u.a.) deutlich wird, ist es das Ziel der Freilegungsätzung in dem Basissiliziummaterial 716 unterhalb der mikroelektromechanischen Struktur 708, eine möglichst glatte und weit unterhalb der beweglichen Strukturen 708 liegende Oberfläche des Basissiliziummaterials 716 zu erzeugen.
Die Gründe für eine möglichst umfangreiche Freilegungsätzung liegen vor allem darin, dass die Gefahr einer Parti kelbildung (Teilchenbildung) in diesem Bereich verringert werden soll. Durch einen möglichst großen Freiraum unterhalb der beweglichen Struktur 708, d. h. der mikroelektromechanischen Struktur, in dem Halbleitersubstrat 706 sollen ferner mögliche Reibungseffekte und Einflüsse durch die umgebende Gasatmosphäre auf die bewegliche Struktur 708 verringert werden. Ferner soll durch einen möglichst großen Freiraum unterhalb des mikroelektromechanischen Elements 708 und durch schwach ausgeprägte Spitzen 718 eine hohe elektrische Durchschlagsfestigkeit des mikroelektromechanischen Elements 708 gegenüber dem Basissiliziummaterial erhalten werden.
In Kombination mit der Anforderung an hohe Aspektverhältnisse (≥ 10) der geätzten Gräben erfordert dies eine ausgesprochen hohe Standfestigkeit der Seitenwandpassivierung in Form der Seitenwandoxidschicht während der „Tiefenätzvorgänge" im Siliziummaterial. Als Aspektverhältnis wird das Höhe-zu-Breite-Verhältnis einer mechanischen Struktur definiert.
Bei den bisher im Stand der Technik vorgestellten Herstellungsverfahren für mikroelektromechanische Halbleiterbauelemente ist zu beachten, dass zwar beim SCREAM-Verfahren Hochtemperaturherstellungsschritte während der Bearbeitung des Halbleitersubstrats möglich sind, allerdings eine sinnvolle Kapselung durch die ganzflächige Metallbeschichtung prinzipiell ausgeschlossen ist. Als geeignetes Verfahren wäre das sog. eutektische Bonden denkbar, bei dem die Metallschicht mit dem Silizium-Material der beiden beteiligten Substrate eine eutektische Verbindung eingeht und damit eine feste Verbindung liefert. Es würden damit jedoch sämtliche Strukturen, die einen Bereich aufweisen, der auf derjenigen der ursprünglichen Substratoberfläche liegt, elektrisch kurzgeschlossen.
Andererseits sollte beachtet werden, dass durch Niedertemperaturprozesse zur Herstellung der Passivierungsschicht und zur Freilegungsätzung grundsätzlich das Problem einer nicht optimalen Kantenkonformität auftritt. Selbst bei einer optimierten Selektivität der Freilegungsätzung zwischen dem Siliziummaterial und der Passivierungsschicht (Oxidschicht) ist dadurch die erforderliche Zeitdauer für die Freilegungsätzung stark eingeschränkt.
Daher kann mit den bisher im Stand der Technik bekannten Herstellungsverfahren für mikroelektromechanische Bauelemente häufig keine ausreichend umfangreiche Freilegungsätzung durchgeführt werden, wobei die zurückbleibenden Siliziumspitzen 718 auf dem Substratgrund in dem Basissiliziummaterial 716 nur ungenügend eingeebnet werden können.
Die im vorhergehenden geschilderte Problematik des Stands der Technik bezüglich Hochtemperaturprozessschritten wird auch nicht durch das in der Patentschrift US-6,391,673 vorgeschlagene Verfahren zur Herstellung einer MEMS-Struktur (MEMS = mikroelektromechanisches System), das auf Waferebene vakuumverkapselt werden kann, gelöst. Bei der in der US-Patentschrift vorgeschlagenen Prozessführung wird zuerst ein mehrschichtiger Stapel einschließlich einer Signalleitung auf einem ersten Wafer gebildet, wobei ein zweite Wafer mit dem mehrschichtigen Stapel verbunden wird. Daraufhin wird der erste Wafer auf eine vorbestimmte Dicke abgeschliffen und eine MEMS-Struktur in einem Vakuumbereich des ersten Wafers und eine Anschlussfläche außerhalb des Vakuumbereichs gebildet, wobei die MEMS-Struktur und die Anschlussfläche mit der Signalleitung verbunden sind. Daraufhin wird eine Struktur in einem dritten Wafer gebildet, um einen Zwischenraum vorzusehen, der dem Vakuumbereich der MEMS-Struktur entspricht, woraufhin der dritte Wafer mit der abgeschliffenen Oberfläche des ersten Wafers während eines Vakuumzustands verbunden wird.
In der Firmenbroschüre „Silicon Capacitive Technology", company brochure, 25. Mai 2001, VTI Hamlin, Vantaa, Finnland, ist ein Beschleunigungssensor gezeigt, der mittels eines symmetrischen, kapazitiven, bulk-mikromechanischen Beschleunigungssensorelements aufgebaut ist, das aus drei Siliziumschichten besteht, die voneinander durch dünne Glasschichten getrennt sind. Die mittlere Siliziumschicht umfasst eine einseitig verankerte Massenbalkenstruktur. Wie aus der Darstellung des Beschleunigungssensorelements in der obigen Firmenbroschüre ersichtlich wird, weist jede der drei Siliziumschichten seitliche Metallfilme als Kontaktierungsflächen auf, wobei das Beschleunigungssensorelement nach dem Vereinzeln des Bauelements und damit nicht auf Waferebene an den verschiedenen seitlich angebrachten Metallanschlussflächen der Siliziumschichten kontaktiert wird. Dazu ist jedoch eine speziell entwickelte, aufwendige Aufbautechnik erforderlich.
Bezüglich der bisher im Stand der Technik bekannten Herstellungsverfahren für mikroelektromechanische Halbleiterbauelemente kann also zusammenfassend dargestellt werden, dass es bei sogenannten SCREAM-Herstellungsverfahren nicht möglich ist, eine Bauteilkapselung auf Waferebene vorzunehmen. Ferner erfolgt die Bereitstellung von Metallanschlussflächen für eine elektrische Kontaktierung der Bauteile bei dem SCREAM-Herstellungsverfahren durch eine ganzflächige Metallisierung nach der Siliziumbearbeitung. Die stark ausgeprägte Oberflächentopographie macht daher eine Strukturierung der Metallschicht im allgemeinen unmöglich. Die einzige Möglichkeit die Metallschicht zu strukturieren besteht durch Kantenabrisse an der Unterseite der geätzten Halbleiterstruktur. Es gibt aber keine Bereiche an der ursprünglichen Halbleiteroberfläche, d. h. der Bauteiloberseite, die frei von Metall sind.
Wird das sogenannte SCRESOI-Herstellungsverfahren zur Herstellung eines mikroelektromechanischen Halbleiterbauelements verwendet, bei der die Kontaktanschlussflächen aufgebracht und strukturiert werden, bevor die Substratoberfläche eine mikromechanische Topographie aufweist, muss die Siliziumbearbeitung eine entsprechende Kompatibilität zu der Metallschicht aufweisen. Insbesondere sind dadurch Hochtemperaturprozesse ausgeschlossen, so dass die gewünschte umfangreiche Freilegungsätzung in dem Basis-Silizium-Material nur ungenügend durchgeführt werden kann.
Daher ist es mit den in Stand der Technik bekannten Herstellungsverfahren für mikroelektromechanische Halbleiterbauelemente (wenn überhaupt) nur mit einem großen technischen Aufwand möglich, eine glatte und weit unterhalb der beweglichen Strukturen liegende Oberfläche des Basissiliziummaterials zu erzeugen.
Wenn nun aber kein ausreichend großer Freiraum unterhalb der beweglichen Struktur in dem Halbleitersubstrat gebildet werden kann, besteht die Gefahr einer Partikelbildung in diesem Bereich. Ferner können mögliche Reibungseffekte und Einflüsse durch die umgebende Gasatmosphäre auf die bewegliche Struktur nur unvollständig unterdrückt werden, wodurch die Messergebnisse verfälscht werden können. Ferner kann es aufgrund eines nicht ausreichend großen Freiraums und aufgrund ausgeprägter Spitzen unterhalb des mikroelektromechanischen Elements schwierig sein, eine ausreichend hohe elektrische Durchschlagsfestigkeit desselben gegenüber dem Basissiliziummaterial zu erhalten.

Ausgehend von diesem Stand der Technik besteht die Aufgabe der vorliegenden Erfindung darin, ein verbessertes Konzept zur Herstellung eines Halbleiterbauelements mit einer beweglichen Struktur, wie z. B. eines mikroelektromechanischen Halbleiterbauelements, zu schaffen, mit dem es möglich ist, bei der Halbleiterbearbeitung Hochtemperaturvorgänge einzusetzen und gleichzeitig auf Waferebene die Herstellung von modifizierten Metallisierungsbereichen, wie z. B. Kontaktanschlussflächen oder Leiterbahnen, unter gleichzeitiger Kapselung des Halbleiterbauelements zu ermöglichen.

Diese Aufgabe wird durch ein Verfahren zur Herstellung einer Metallisierungsfläche für ein Halbleiterbauelement mit einer beweglichen Struktur gemäß Anspruch 1 und durch ein Halbleiterbauelement gemäß Anspruch 25 gelöst.

Das erfindungsgemäße Verfahren zur Herstellung einer Metallisierungsfläche für ein Halbleiterbauelement mit einer beweglichen Struktur in einem Halbleitersubstrat weist folgende Schritte auf: Bereitstellen des Halbleitersubstrats mit der beweglichen Struktur; Breitstellen einer Abdeckung; Vorsehen eines Durchbruchs in der Abdeckung, wobei zumindest ein Seitenwandbereich des Durchbruchs einen Hinterschnitt bezüglich des Halbleitersubstrats aufweist; Anbringen der Abdeckung auf dem Halbleitersubstrat; und Metallisieren des Halbleiterbauelements mit der Abdeckung, so dass eine Metallschicht auf der Abdeckung und auf der Metallisierungsfläche gebildet wird.

Das erfindungsgemäße Halbleiterbauelement umfasst ein Halbleitersubstrat mit einer beweglichen Struktur, eine Abdeckung, die auf dem Halbleitersubstrat angebracht ist, wobei die Abdeckung einen Durchbruch aufweist, wobei zumindest ein Seitenwandbereich des Durchbruchs einen Hinterschnitt bezüglich des Halbleitersubstrats aufweist, und eine Metallschicht auf der Abdeckung und auf einer Metallisierungsfläche unterhalb des Durchbruchs.

Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, bei der Herstellung eines Halbleiterbauelements mit einer beweglichen Struktur in einem Halbleitersubstrat, wie z. B. bei der Herstellung eines mikroelektromechanischen Halbleiterbauelements, nach der Herstellung der beweglichen Struktur in dem Halbleitersubstrat noch auf Waferebene eine Abdeckung zur Kapselung des Halbleiterbauelements aufzubringen.

Bei der vorliegenden Erfindung ist es nun möglich, dass die Abdeckung bereits vor dem Anbringen derselben auf dem Halbleitersubstrat an einem oder mehreren vorbestimmten Bereichen einen oder mehrere Durchbrüche aufweist, wobei zumindest ein Seitenwandbereich des Durchbruchs einen Hinterschnitt bezüglich des Halbleitersubstrats aufweist.

Es ist bei der vorliegenden Erfindung aber genauso möglich, einen oder mehrere Durchbrüche in der Abdeckung erst nach dem Anbringen derselben auf dem Halbleitersubstrat in der Abdeckung vorzusehen. So kann die Abdeckung beispielsweise vor dem Aufbringen derselben noch keinen vollständig ausgeprägten Durchbruch aufweisen, wobei es beispielsweise möglich ist, dass die Abdeckung zumindest auf der Unterseite eine Ätzung aufweist, wobei zumindest ein Seitenwandbereich einen Hinterschnitt bezüglich des Halbleitersubstrats aufweist, und erst daraufhin, d. h. im gebondeten Zustand, der Durchbruch zwischen der vorbereiteten Ätzung auf der Unterseite der Abdeckung und deren oberen Seite hergestellt wird.

Nach dem Vorliegen der Struktur bestehend aus mit den Durchbrüchen versehenen Abdeckung und dem Halbleitersubstrat, z. B. dem Bauteilwafer, wird eine Metallisierung des mit der Abdeckung versehenen Halbleiterbauelements vorgenommen, wobei die mit dem Durchbruch (bzw. mit mehreren Durchbrüchen) versehene Abdeckung als eine sogenannte Schattenmaske bei dem Metallisierungsschritt dient. Die Funktion der Abdeckung als Schattenmaske bei dem Metallisierungsvorgang kann dadurch noch deutlicher werden, wenn bei dem Metallisierungsschritt berücksichtigt wird, dass beispielsweise eine senkrechte Projektion des Durchbruchs in der Abdeckung in Richtung des Halbleitersubstrats im wesentlichen den Bereich der bei dem Metallisierungsschritt hergestellten Metallisierungsfläche definieren kann.

Es sollte aber im Zusammenhang der vorliegenden Erfindung beachtet werden, dass die erfindungsgemäße Realisierung der Schattenmaske eine elektrische Verbindung verschiedener Bereiche auf dem Halbleitersubstrat und/oder mit der Abde ckung gezielt herstellen oder auch gezielt verhindern soll. Eine gezielte Unterbindung einer durchgehenden Metallisierung und damit einer elektrischen Verbindung von verschiedenen Bereichen auf dem Halbleitersubstrat untereinander oder auch eine durchgehende Metallisierung von verschiedenen Bereichen auf dem Halbleitersubstrat mit einer Metallisierung auf der Abdeckung wird durch einen sog. Hinterschnitt der Schattenmaske in diesem Bereich erreicht.

Bezüglich der vorliegenden Erfindung sollte aber beachtet werden, dass der Bereich der herzustellenden Metallisierungsflächen auf dem Halbleitersubstrat nicht auf den durch eine im wesentlichen senkrechte Projektion des Durchbruchs in der Abdeckung in Richtung des Halbleitersubstrats beschränkt ist. So kann die gewählte Form und der gewählte Neigungswinkel des Hinterschnitts in dem Durchbruch der Abdeckung beispielsweise auch von dem verwendeten Metallisierungsverfahren abhängen.

Die geeignete gewählte Form des Durchbruchs in Draufsicht gibt im wesentlichen die Form des herzustellenden Metallisierungsbereichs unter der Abdeckung auf dem Halbleitersubstrat an. Durch die geeignet gewählte Form jedes Seitenwandbereichs des jeweiligen Durchbruchs in der Abdeckung wird also bestimmt, ob die auf dem Halbleitersubstrat (Bauteilwafer) entstandenen Metallisierungsbereiche elektrisch gegeneinander isoliert oder untereinander verbunden sind.

Ferner wird durch die jeweilige Form der Schattenmaske vorgegeben, ob die auf der Abdeckung entstandene Metallisierungsschicht mit einer Kontaktanschlussfläche (d. h. mit einem Metallisierungsbereich) auf dem Halbleitersubstrat verbunden ist oder nicht. Damit kann die Metallisierungsfläche auf der Abdeckung eine nicht-floatende HF-Abschirmung für das Halbleiterbauelement bilden, da die entsprechende Kontaktanschlussfläche mit einem frei wählba ren Bezugspotential, z. B. Massepotential, verbunden werden kann.

Da die als Schattenmaske eingesetzte Abdeckung nicht mehr von dem Halbleitersubstrat entfernt wird, werden somit sogenannte „selbstjustierte Kontaktanschlussflächen" (Bond Pads) für das Halbleiterbauelement hergestellt. Die Möglichkeit zur direkten Kontaktierung der Abschirmung ermöglicht es also, das elektrische Potential der Abschirmung bzw. das elektrische Potential verschiedener Abschirmungsbereiche, die voneinander elektrisch isoliert sind und jeweils mit einer Kontaktanschlussfläche verbunden sind, frei einzustellen.

Da die Metallisierung erst nach der Kapselung des Halbleiterbauelements vorgenommen wird, wird durch das erfindungsgemäße Herstellungsverfahren vorteilhafterweise ermöglicht, dass bei der Halbleiterbearbeitung, z. B. bei Ätz-, Abscheide- und Fügevorgängen in dem Siliziummaterial, Hochtemperaturverfahrensschritte und Hochtemperaturprozesse eingesetzt werden, um die bewegliche Struktur in dem Halbleitersubstrat zu bilden bzw. um den Freilegungsätzschritt in dem Basishalbleitermaterial durchzuführen, sowie, um während des Füge-/Bondverfahrens zwischen der Abdeckung und dem Halbleitersubstrat Hochtemperaturbearbeitungs-/Hochtemperaturherstellungsschritte einsetzen zu können.

Daher ist es mit dem erfindungsgemäßen Herstellungsverfahren für mikroelektromechanische Halbleiterbauelemente außerdem ohne einen großen zusätzlichen Aufwand möglich, eine glatte und weit unterhalb der beweglichen Struktur liegende Oberfläche des Basissiliziummaterials zu erzeugen. Aufgrund des einfach zu bildenden, großen Freiraums unterhalb der beweglichen Struktur in dem Halbleitersubstrat kann eine Partikelbildung in diesem Bereich weitestgehend vermieden werden. Ferner können mögliche Reibungseffekte und Einflüsse durch die umgebende Gasatmosphäre auf die bewegliche Struktur im wesentlichen vollständig unterdrückt werden, wobei aufgrund des ausreichend großen Freiraums unterhalb des mikroelektromechanischen Elements ferner eine ausreichend hohe elektrische Durchschlagsfestigkeit gegenüber dem Basissiliziummaterial erhalten werden kann.

Darüber hinaus wird durch das erfindungsgemäße Herstellungsverfahren ermöglicht, dass nach der Verkapselung des Halbleiterbauelements, d. h. nach dem Aufbringen der Abdeckung, in einem einzigen Metallisierungsschritt auf Waferebene gleichzeitig (1) selbstjustierte, gegeneinander isolierte Kontaktanschlussflächen, (2) elektrische Verbindungen mechanisch isolierter Sensorstrukturen und (3) eine für das Drahtbonden einfach zugängliche HF-Abschirmung hergestellt werden können.

Ferner wird ermöglicht, dass sich alle Kontaktanschlussflächen im wesentlichen auf dem gleichen Bauteilniveau, d. h. auf bzw. an dem Halbleitersubstrat, das die bewegliche, mikroelektromechanische Struktur enthält, befinden, wodurch die abschließende Aufbau- und Verbindungstechnik des Halbleiterbauelements drastisch erleichtert wird. Damit lassen sich die Systemkosten zur Herstellung des erfindungsgemäßen Halbleiterbauelements äußerst positiv beeinflussen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher läutert. Es zeigen:
1a–1d schematische Querschnittsansichten durch eine als Schattenmaske wirksame Abdeckung für das erfindungsgemäße Verfahren zur Herstellung von selbstjustierten Metallisierungsflächen gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
2 eine schematische Querschnittsansicht durch ein fertiggestelltes Halbleiterbauelement mit einer beweglichen Struktur in einem Halbleitersubstrat und mit der aufgebrachten Abdeckung und den Metallisierungsbereichen gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung;
3 eine schematische Querschnittsansicht eines Halbleiterbauelements mit einem dreilagigen Aufbau gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
4 eine schematische Querschnittsansicht eines weiteren Halbleiterbauelements mit einem dreilagigen Aufbau gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
5 eine schematische Querschnittsansicht eines Halbleiterbauelements mit einem zweilagigen Aufbau gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
6 eine schematische Querschnittsansicht eines weiteren Halbleiterbauelements mit einem zweilagigen Aufbau gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
7 eine schematische Querschnittsansicht durch ein gekapseltes mikroelektromechanisches Bauelement gemäß dem Stand der Technik.
Im folgenden wird nun Bezug nehmend auf die 1a–1d und 2 ein erstes bevorzugtes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelements 20 mit einer nichtfloatenden HF-Abschirmung (HF = Hochfrequenz) und selbstjustierten Kontaktanschlussflächen mittels einer Bauteilkapselung mit einer gebondeten Schattenmaske und das Verfahren zur Herstellung desselben detailliert erörtert.
Zur Vereinfachung der folgenden Erläuterung der bevorzugten Ausführungsbeispiele der vorliegenden Erfindung wird der in 2 angegebene Schraffierungsschlüssel zur Bezeichnung und Spezifizierung der verschiedenen Materialien und Bereiche der dargestellten Bauelemente in allen Figuren verwendet.
1a zeigt eine Abdeckung 10 vor dem Aufbringen auf ein Halbleitersubstrat (nicht gezeigt). Wie in 1a dargestellt ist, weist die Abdeckung 10 ein erstes Abdeckungselement 10a, ein zweites Abdeckungselement 10b und ein drittes Abdeckungselement 10c und einen ersten Durchbruch 12 mit einem ersten Seitenwandbereich 12a und einem zweiten Seitenwandbereich 12b und einen zweiten Durchbruch 14 mit einem ersten Seitenwandbereich 14a und einem zweiten Seitenwandbereich 14b auf.
Die Abdeckung 10 ist vorzugsweise ein strukturierter Halbleiterwafer aus einem Halbleitermaterial, wie z. B. Silizium, der im folgenden auch als Abdeckungswafer bezeichnet wird.
Da 1a eine Querschnittsansicht durch die Abdeckung 10 ist, sollte beachtet werden, dass die aus den Abdeckungselementen 10a, 10b, 10c bestehende Abdeckung 10 einstückig ausgeführt sein kann, wobei der erste bzw. zweite Durchbruch 12, 14 eine bezüglich der Seitenwandbereiche 12a, 12b, 14a, 14b geschlossene oder auch teilweise gebrochene Öffnung darstellt. Es ist aber auch möglich, dass das erste Abdeckungselement 10a, das zweite Abdeckungselement 10b und/oder das dritte Abdeckungselement 10c jeweils Einzelelemente sind, die benachbart zueinander angeordnet werden, wobei durch die relative Positionierung der jeweiligen Abdeckungselemente 10a–10c der Durchbruch bzw. die Durchbrüche 12, 14 durch die Gesamtabdeckung 10 definiert wird.
In 1a ist dargestellt, dass der Bodenbereich der Abdeckung 10 eben verläuft, wobei es jedoch auch möglich ist, dass das erste Abdeckungselement 10a eine Vertiefung 16 in der Grundfläche aufweist, die durch die gestrichelte Line dargestellt ist, um darunter eine bewegliche Struktur besser aufnehmen zu können, da die Abdeckung 10 im folgenden vorzugsweise als eine Bauelementkapselung verwendet wird.
Es sollte ferner beachtet werden, dass die durch den ersten bzw. zweiten Durchbruch 12, 14 gebildete erste und/oder zweite Öffnung in der Abdeckung 10 eine beliebige Form (in Draufsicht) aufweisen kann, und somit beliebige zusammenhängende oder getrennte Bereiche liefern kann.
An dieser Stelle sei darauf hingewiesen, dass in den 1b bis 1d dieselben Bezugszeichen wie in 1a dieselben Elemente bezeichnen. So zeigt 1d nur die Querschnittsfläche durch zwei verschiedenartige Durchbrüche zusammen mit der Rückätzung, die später oberhalb der frei beweglichen Struktur angeordnet ist. In 1c ist zusätzlich die Projektion auf einen hinter der Zeichenebene liegenden Abschluss der Durchbrüche und der Rückätzung angedeutet. Bei 1b ist auch die Projektion des Randes der Absenkung hinzugefügt, welche von oben geätzt wird.
Im folgenden wird nun anhand von 2 ein erfindungsgemäßes Halbleiterbauelement 20 und ferner das zur Herstellung des erfindungsgemäßen Halbleiterbauelements 20 erforderliche Verfahren detailliert erläutert.
Das Halbleiterbauelement 20 weist ein Halbleitersubstrat 22 mit einer beweglichen Struktur 24, z. B. einer mikroelektromechanischen Struktur, auf. Auf dem Halbleitersubstrat 22 ist die anhand von 1a erläuterte Abdeckung 10 bestehend aus den Abdeckungselementen 10a-c beispielsweise mittels anodischem Bonden aufgebracht. Die Abdeckung 10 umfasst wiederum den ersten Durchbruch 12 und den zweiten Durchbruch 14 mit den jeweiligen Seitenwandbereichen 12a, 12b und 14a, 14b. Wie in 2 dargestellt ist, weist die Abdeckung 10 ferner eine Schicht 26 aus einem Isolationsmaterial, z. B. eine Oxidschicht, auf.
In 2 ist ferner dargestellt, dass die Isolationsschicht 26 die Abdeckung 10 vollständig umgibt, wobei beachtet werden sollte, dass die Isolationsschicht 26 auch nur im Berührungsbereich mit dem Halbleitersubstrat 22 angeordnet sein kann, um eine elektrische Trennung zwischen der Abdeckung 10 und dem Halbleitersubstrat 22 vorzusehen. Aus diesem Grund ist es beispielsweise auch möglich, dass die Isolationsschicht 26 zusätzlich auf dem Halbleitersubstrat 22 zumindest im Berührungsbereich der Abdeckung 10 mit dem Halbleitersubstrat 22 angeordnet ist, wobei die Isolationsschicht 26 beispielsweise auch ausschließlich auf dem Halbleitersubstrat 22 zu Isolationszwecken angeordnet sein kann.
Das Halbleitersubstrat 22 wiederum ist auf einem Basishalbleitermaterial 28 angeordnet, wobei zwischen dem Halbleitersubstrat 22 und dem Halbleiterbasismaterial 28 zumindest an den Berührungsstellen zwischen denselben eine zweite Isolationsschicht 30 angeordnet ist. Die zweite Isolationsschicht 30 ist optional angeordnet, d. h. wenn es erforderlich ist, das Halbleitersubstrat 22 elektrisch von dem Halbleiterbasismaterial 28 zu trennen. In dem Halbleiterbasismaterial 28 ist ferner eine Vertiefung 32 zum Bilden eines Hohlraums vorgesehen, wobei sich aufgrund der Herstellungsprozessschritte sogenannte Halbleitermaterialspitzen 34 in der Vertiefung 32 befinden können.
Auf dem Halbleiterbauelement 20 befindet sich ferner eine Metallisierungsschicht 36, die in mehrere Metallisierungsbereiche 36a–36e unterteilt ist. Der erste Metallisierungsbereich 36a befindet sich auf dem ersten Abdeckungselement 10a, der zweite Metallisierungsbereich 36b befindet sich auf dem zweiten Abdeckungselement 10b, der dritte Metallisierungsbereich 36c befindet sich auf dem dritten Abdeckungselement 10c, der vierte Metallisierungsbereich 36d befindet sich innerhalb des ersten Durchbruchs 12 auf dem Halbleitersubstrat 22, und der fünfte Metallisierungsbereich 36e befindet sich innerhalb des zweiten Durchbruchs 14 auf dem Halbleitersubstrat 22.
Im folgenden wird nun detailliert auf das Herstellungsverfahren für das in 2 dargestellte Halbleiterbauelement 20 und insbesondere auf die Verfahrenschritte zur Herstellung der Metallisierungsflächen 36a–36e für das Halbleiterbauelement 20 eingegangen.
Als Ausgangspunkt zur Durchführung des erfindungsgemäßen Herstellungsverfahrens wird von dem bereitgestellten Halbleitersubstrat 22 mit der darin angeordneten beweglichen Struktur 24 ausgegangen, die sich auf dem Halbleiterbasismaterial 28 befindet, wobei die bewegliche Struktur 24 über bzw. in dem Hohlraum- bzw. Vertiefungsbereich 32 angeordnet ist.
Nach dem Bereitstellen des Halbleitersubstrats 22 mit der beweglichen Struktur 24 wird nun die Abdeckung 10 auf das Halbleitersubstrat 22 aufgebracht, um das Halbleiterbauelement 20 zu kapseln, d. h. um die bewegliche Struktur 24 hermetisch unterhalb der Abdeckung 10, die beispielsweise die Vertiefung 16 aufweist, unterzubringen.
Da, wie es im folgenden noch erläutert wird, die Abdeckung 10 vorzugsweise das gleiche Halbleitermaterial wie das Halbleitersubstrat 22 aufweist, ist die Isolationsschicht 26 zwischen dem Halbleitersubstrat 22 und der Abdeckung 10 vorgesehen, wobei die Isolationsschicht 26 in 2 vollständig die Abdeckung 10 umgibt, so dass für die Abdeckung 10 ein sogenanntes SOI-Bauelement einsetzbar ist. Es sollte beachtet werden, dass es natürlich auch möglich ist, die Isolationsschicht 26 auf der Abdeckung 10 nur jeweils in den Berührungsbereichen zwischen der Abdeckung 10 und dem Halbleitersubstrat 22 vorzusehen, wobei in diesem Fall die Isolationsschicht 26 entweder auf der Abdeckung 10 oder auch nur auf dem Halbleitersubstrat 22 oder auch auf beiden angeordnet sein kann.
Wie bereits anhand von 1a erläutert wurde, weist die Abdeckung 10 zumindest einen Durchbruch 12 oder 14 auf, wobei zumindest ein Seitenwandbereich des Durchbruchs einen Hinterschnitt bezüglich des Halbleitersubstrats 22 aufweist. Es ist zu beachten, dass beispielsweise der unterhalb des Durchbruchs 12, 14 der Abdeckung 10 entstehende Flächenbereich im wesentlichen den zu erzeugenden Metallisierungsflächen 36d, 36e auf dem Halbleitersubstrat 22 entspricht. Damit wird deutlich, dass die auf dem Halbleitersubstrat 22 zu erzeugenden Metallisierungsflächen 36a–36e durch den Durchbruch bzw. die Durchbrüche 12, 14 in der Abdeckung 10 definiert sind.
Bei der vorliegenden Erfindung ist es nun möglich, dass die Abdeckung bereits vor dem Anbringen derselben auf dem Halbleitersubstrat an einem oder mehreren vorbestimmten Bereichen einen oder mehrere Durchbrüche aufweist, wobei zumindest ein Seitenwandbereich des Durchbruchs einen Hinterschnitt bezüglich des Halbleitersubstrats aufweist.
Es ist bei der vorliegenden Erfindung aber genauso möglich, einen oder mehrere Durchbrüche in der Abdeckung erst nach dem Anbringen derselben auf dem Halbleitersubstrat in der Abdeckung vorzusehen. So kann die Abdeckung beispielsweise vor dem Aufbringen derselben noch keinen vollständig ausgeprägten Durchbruch aufweisen, wobei es beispielsweise möglich ist, dass die Abdeckung zumindest auf der Unterseite eine Ätzung aufweist, wobei zumindest ein Seitenwandbereich einen Hinterschnitt bezüglich des Halbleitersubstrats aufweist, und erst daraufhin, d. h. im gebondeten Zustand, der Durchbruch zwischen der vorbereiteten Ätzung auf der Unterseite der Abdeckung und deren oberen Seite hergestellt wird.
Nach dem Vorliegen der Struktur bestehend aus mit den Durchbrüchen versehenen Abdeckung und dem Halbleitersubstrat, z. B. dem Bauteilwafer, wird eine Metallisierung des mit der Abdeckung versehenen Halbleiterbauelements vorgenommen, wobei die mit dem Durchbruch (bzw. mit mehreren Durchbrüchen) versehene Abdeckung als eine sogenannte Schattenmaske bei dem Metallisierungsschritt dient. Die Funktion der Abdeckung als Schattenmaske bei dem Metallisierungsvorgang kann dadurch noch deutlicher werden, wenn bei dem Metallisierungsschritt berücksichtigt wird, dass beispielsweise eine senkrechte Projektion des Durchbruchs in der Abdeckung in Richtung des Halbleitersubstrats im wesentlichen den Bereich der bei dem Metallisierungsschritt hergestellten Metallisierungsfläche definieren kann.
Es sollte aber im Zusammenhang der vorliegenden Erfindung beachtet werden, dass die erfindungsgemäße Realisierung der Schattenmaske eine elektrische Verbindung verschiedener Bereiche auf dem Halbleitersubstrat und/oder mit der Abdeckung gezielt herstellen oder aber gezielt verhindern soll. Die gezielte Unterbindung einer durchgehenden Metallisierung und damit einer elektrischen Verbindung von verschiedenen Bereichen auf dem Halbleitersubstrat untereinander oder auch eine durchgehende Metallisierung von verschiedenen Bereichen auf dem Halbleitersubstrat mit einer Metallisierung auf der Abdeckung wird durch einen sog. Hinterschnitt der Schattenmaske in diesem Bereich erreicht.
Bezüglich der vorliegenden Erfindung sollte aber beachtet werden, dass der Bereich der herzustellenden Metallisierungsflächen auf dem Halbleitersubstrat nicht auf den durch eine im wesentlichen senkrechte Projektion des Durchbruchs in der Abdeckung in Richtung des Halbleitersubstrats beschränkt ist. Ferner kann der gewählte geometrische Verlauf der Seitenwandbereiche also im wesentlich beliebig ausgeführt sein, z. B. linear, abgerundet, stufenförmig usw., wobei auch beliebige Neigungswinkel für die Seitenwandbereiche in dem Durchbruch gewählt werden können. Es sollte lediglich eine gezielte Herstellung oder eine gezielte Unterbindung von durchgehenden Metallisierungsbereichen ermöglicht werden. Die gewählte Form und der gewählte Neigungswinkel des Hinterschnitts in dem Durchbruch der Abdeckung kann beispielsweise auch von dem verwendeten Metallisierungsverfahren abhängen.
Nach dem Anbringen der Abdeckung 10 an dem Halbleitersubstrat 22 wird das Halbleiterbauelement 20 mit der darauf angeordneten Abdeckung 10 beispielsweise von oben (bzgl. der Darstellung in 2) metallisiert, d. h. mit einer Metallisierungsschicht überzogen, so dass eine Metallisierungsschicht 36 auf dem Halbleiterbauelement 20 gebildet wird, wobei der erste Metallisierungsbereich 36a auf dem ersten Abdeckungsbereich 10a gebildet wird, der zweite und dritte Metallisierungsbereich 36b, 36c auf dem zweiten und dritten Abdeckungselement 10b, 10c gebildet wird, und der vierte und fünfte Metallisierungsbereich 36d, 36e in dem durch den ersten und zweiten Durchbruch 12, 14 definierten Bereich auf dem Halbleitersubstrat 22 gebildet wird.
Wie es in 2 dargestellt ist, wird durch den Durchbruch 12 dabei eine von der Abdeckung 10 isolierte Metallisierungsfläche 36d auf dem Halbleitersubstrat gebildet, da die beiden Seitenwandbereiche 12a, 12b einen Hinterschnitt aufweisen. Der zweite Durchbruch 14 liefert dagegen eine Metallisierungsfläche 36e, die einerseits von dem Metallisierungsbereich 36c auf dem dritten Abdeckungselement 10c aufgrund des Hinterschnitts des Seitenwandbereichs 14d getrennt ist und mit dem ersten Metallisierungsbereich 36a auf dem ersten Abdeckungselement 10a verbunden ist, da der erste Seitenwandbereich 14a des Durchbruchs 14 in Richtung des Halbleitersubstrats konisch zulaufend ist.
Es ist zu beachten, dass anstelle einer konisch zulaufenden Form des Seitenwandbereichs 14a alle geometrischen Formen und Neigungswinkel für einen Seitenwandbereich 14a gewählt werden können, die nach dem Metallisierungsschritt eine elektrisch durchgängige Verbindung der Kontaktierungsfläche 36e mit dem entsprechenden metallisierten Abdeckungsbereich 10a ermöglichen.
Die Metallisierungsflächen 36d, 36e auf dem Halbleitersubstrat 22 sind vorgesehen, um beispielsweise Kontaktanschlussflächen für einen möglicherweise noch folgenden Drahtbondverbindungsschritt zu bilden. Die Metallisierungsflächen können aber beispielsweise auch die Form von Leiterbahnen annehmen, wenn der Durchbruch 12 beispielsweise eine längliche Form (in Draufsicht) aufweist und alle Seitenwandbereiche des Durchbruchs einen Hinterschnitt aufweisen.
Aus 2 wird ferner deutlich, dass eine beliebige Anzahl von Metallisierungsflächen 36d, 36e an dem Halbleiterbauelement 20 vorgesehen werden kann, die vorzugsweise gegeneinander elektrisch isoliert sind, um eine beliebige Anzahl von Kontaktanschlussflächen, Leiterbahnen usw. in Form der Metallisierungsflächen 36a–36e zu bilden. Besonders vorteilhaft für Drahtbondverbindungsschritte mit diesen Metallisierungsflächen ist nun, dass diese Metallisierungsflächen auf dem Halbleitersubstrat 22 im wesentlichen in einer Ebene liegen. Es können sich lediglich Höhenunterschiede in der Größenordnung einer möglicherweise unter der Metallisierungsfläche angebrachten Oxidschicht ergeben.
Da die Metallisierungsfläche 36d mit dem ersten Abdeckungsbereich 10a der Abdeckung 10 verbunden ist und diese Metallisierungsfläche 36d beispielsweise mit einem frei wählbaren Bezugspotential, vorzugsweise Massepotential, z. B. über die oben genannten Drahtbondverbindungen verbindbar ist, kann die auf dem ersten Abdeckungselement 10a gebildete Metallisierungsschicht 36a eine nicht-floatende HF-Abschirmung für die unter dem ersten Abdeckungselement 10a liegende bewegliche Struktur 24 und damit für das Halbleiterbauelement 20 liefern.
Bei dem in 2 dargestellten Halbleiterbauelement 20 sind die Metallisierungsflächen 36d, 36e direkt auf dem Halbleitersubstrat 22 aufgebracht. Es ist jedoch möglich, dass auf dem Halbleitersubstrat 22 zumindest in dem Bereich einer der Metallisierungsflächen 36d, 36e eine Isolationsschicht (Oxidschicht) optional vorgesehen ist, um beispielsweise einer oder mehrere der Metallisierungsflächen 36d, 36e elektrisch von dem Halbleitersubstrat 22 zu isolieren, um so beispielsweise eine von dem Halbleitersubstrat elektrisch isolierte Kontaktanschlussfläche, Leiterbahn usw. vorzusehen.
Die mikromechanische Struktur 24 des Halbleiterbauelements 20 von 2 ist beispielsweise durch die Strukturierung der Bauelementeschicht 22 eines SOI-Substrats realisiert. Die Schichten 20, 30 und 28, wie sie in 2 dargestellt sind, bilden zusammen das SOI-Substrat, das als Ausgangssubstrat für das Herstellungsverfahren des unteren Teils des Halbleiterbauelements 20 dient. Die elektrische Verbindung von der beweglichen Struktur 24 in der Bauelementeschicht 22 zu den Kontaktanschlussflächen 36d, 36e erfolgt beispielsweise durch das hochdotierte Bauelementsiliziummaterial selbst. Für das Drahtbonden beim Einbau des Halbleiterbauelements 20 als Sensorchip in ein Gehäuse sind an den entsprechenden Bereichen des Halbleiterbauelements 20 die jeweiligen Metallisierungsflächen 36d, 36e vorgesehen.
Da bei der vorliegenden Erfindung die erforderliche Metallisierung zur Erzeugung der Kontaktanschlussflächen, Leiterbahnen usw. erst nach der Kapselung des Halbleiterbauelements 20 unter der Abdeckung 10 vorgenommen wird, kann das Halbleitersubstrat 22 oder das Halbleiterbasismaterial 28 mit Hochtemperaturbearbeitungsschritten für eine Halbleiterbearbeitung behandelt werden, um die bewegliche mikroelektromechanische Struktur 24 in dem Halbleitersubstrat 22 oder die Vertiefung 32 mittels der Freilegungsätzung (Release-Ätzung) zu erzeugen oder die Abdeckung auf dem Halbleitersubstrat zu befestigen.
Es sollte beachtet werden, dass mit dem erfindungsgemäßen Herstellungsverfahren jedoch im wesentlichen beliebige Bearbeitungsschritte zur Erzeugung der beweglichen Struktur 24 in dem Halbleitersubstrat 22 vorgenommen werden können, da zu diesem Zeitpunkt keine Vorsichtsmaßnahmen bezüglich der (noch nicht vorhandenen) Metallisierungsbereiche an dem Halbleiterbauelement berücksichtigt werden müssen.
Ferner sollte im Zusammenhang der vorliegenden Erfindung beachtet werden, dass im Gegensatz zu den im Stand der Technik bekannte Herstellungsverfahren bei dem erfindungsgemäßen Verfahren keine Pyrex-Schicht zur Herstellung einer Verbindung der Abdeckung mit dem Halbleitersubstrat erforderlich ist. Wie bereits zum Stand der Technik ausgeführt wurde, ist es möglich SFB-Verfahren einzusetzen, wenn keine Einschränkungen bezüglich der Temperaturbeaufschlagung vorliegen. Können Hochtemperaturbearbeitungs-/Hochtemperaturherstellungsschritte eingesetzt werden, stehen mit den SFB-Verfahren zuverlässige Verfahren zur Verfügung.
Erst durch den Umstand, dass beim Stand der Technik Einschränkungen bezüglich der Temperaturbeaufschlagung entstehen, dadurch dass sich bereits vor dem Fügeverfahrensschritt ein Metall auf einem der zu verbindenden Substrate befindet, müssen Herstellungsverfahren eingesetzt werden, die auf andere den Fügeprozess unterstützende Mechanismen zurückgreifen. Durch das Aufbringen einer Pyrex-Schicht werden nun, wie oben dargestellt, solche in Form von elektrostatischen Effekte ausgenutzt.
Wie aus 2 ferner ersichtlich wird, kann also ein vollständig funktionsfähiges Halbleiterbauelement 20, z. B. ein mikroelektromechanisches Halbleiterbauelement, auf Waferebene hergestellt werden, wobei das in 2 dargestellte Halbleiterbauelement 20 dann beispielsweise an den äußeren Begrenzungen der Querschnittsdarstellung von 2 mit üblichen Vereinzelungstechniken vereinzelt werden kann. Da bei dem Vereinzelungsschritt bereits die Abdeckung 10 auf der empfindlichen beweglichen Struktur 24 angeordnet ist und somit die bewegliche Struktur 24 bereits hermetisch abgeschlossen ist, ist die äußerst empfindliche bewegliche, mikroelektromechanische Struktur 24 bereits vollständig geschützt und nicht mehr potentiell störenden Umgebungseinflüssen ausgesetzt. Damit brauchen die ansonsten im Stand der Technik erforderlichen, aufwendigen Vorsichtsmaßnahmen bei der Weiterverarbeitung der vereinzelten Bauelemente nicht getroffen werden.
Die optionale zweite Isolationsschicht 26 zwischen der Abdeckung 10 und dem Halbleitersubstrat 22 ist vorzugsweise dann zur elektrischen Isolation vorzusehen, wenn die Abdeckung 10 und das Halbleitersubstrat 22 aus Halbleitermaterialien und vorzugsweise den gleichen Halbleitermaterialien bestehen. Die Verwendung gleicher Materialien wird bevorzugt, da dann übereinstimmende mechanische und thermische Eigenschaften beider Halbleiterbereiche vorliegen, so dass mechanische Spannungen aufgrund von Temperaturänderungen in dem Halbleiterbauelement 20 weitestgehend vermieden werden können. Als Ausgangsmaterial für das Halbleiterbauelement wird vorzugsweise ein einkristallines oder auch polykristallines Halbleitermaterial, wie z. B. Silizium, eingesetzt.
Mit dem erfindungsgemäßen Verfahren zur Herstellung von Metallisierungsflächen für das Halbleiterbauelement 20 ist es also möglich, selbstjustierte Kontaktanschlussflächen 36d, 36e (Leiterbahnen usw.) auf dem Halbleitersubstrat 22 zu erzeugen, die entweder direkt auf dem Halbleitersubstrat angeordnet sind, um dasselbe nach außen kontaktierbar zu machen, oder von demselben durch die Isolationsschicht 26 getrennt sind.
Die mikroelektromechanischen Halbleiterbauelemente können eine nennenswerte Oberflächentopographie aufweisen und trotzdem auf Waferebene verkapselt werden und gleichzeitig mit Metallisierungsflächen für die Kontaktanschlussflächen versehen werden.
Im folgenden werden nun einige weitere mögliche praktische Ausführungsformen und Weiterbildungen des anhand der 1a und 2 dargestellten Halbleiterbauelements 20 erläutert, die wiederum eine nicht-floatende HF-Abschirmung und selbstjustierte Kontaktanschlussflächen mittels einer Bauteilkapselung mit einer gebondeten Schattenmaske aufweisen.
Es handelt sich dabei im folgenden um verschiedene Inertial-, Druck- und Strömungssensoren, die wiederum mittels unterschiedlicher Halbleiterbearbeitungsverfahren hergestellt werden können. Es sollte deutlich werden, dass sich das erfindungsgemäße Konzept im wesentlichen für alle mikromechanischen Bauelemente eignet, bei denen Schichten, vorzugsweise Metallisierungsschichten, auf einer Oberfläche mit einer nennenswerten Topographie abgeschieden werden sollen.
Ferner sollte beachtet werden, dass die bezüglich der 1a und 2 beschriebenen Isolationsschichten 22 und 30 optional vorgesehen sind und nur dann angeordnet werden, wenn eine elektrische Isolation zwischen der Abdeckung 10 und dem Halbleitersubstrat 22 und/oder eine elektrische Isolation zwischen dem Halbleitersubstrat 22 und Halbleiterbasismaterial 28 bereitgestellt werden soll.
Es ist zu beachten, dass bei der folgenden Beschreibung der weiteren Ausführungsformen des erfindungsgemäßen Halbleiterbauelements 20 funktionsgleiche Elemente wie in 1a und 2 auch in den folgenden 3–6 die gleichen Bezugszeichen aufweisen, wobei eine erneute Erläuterung der Funktionsweise dieser Elemente weggelassen wird.
In 3 ist in Querschnittsform schematisch ein erfindungsgemäßes Halbleiterbauelement 40 in Form eines thermodynamisches Neigungssensors in SOI-Technologie beispielhaft dargestellt. Das Halbleiterbauelement 40 weist einen dreilagigen Aufbau bestehend aus der Abdeckung 10 mit den Einzelabdeckungen 10a–c, dem Halbleitersubstrat 22 und dem Halbleiterbasismaterial 28 auf, und wurde gemäß dem erfindungsgemäßen Herstellungsverfahren aufgebaut.
Die Abdeckung 10 des Halbleiterbauelements 40 ist wieder derart mit den Durchbrüchen 12, 14 strukturiert, dass beim Abscheiden der Schicht 36, z. B. einer Metallisierungsschicht, auf die Vorderseite des Bauelements 40 nach dem Verkapseln unter der Abdeckung 10 sowohl untereinander elektrisch isolierte Metallisierungsflächen 36a–36d als auch untereinander und/oder mit den Abdeckungselementen 10a–10c elektrisch verbundene Metallisierungsflächen 36e hergestellt werden können.
Durch die gewählte Form jedes Seitenwandbereichs des jeweiligen Durchbruchs 12, 14 in der Abdeckung 10 kann wieder bestimmt werden, ob die auf dem Halbleitersubstrat 22 entstandenen Metallisierungsbereiche 36a–e elektrisch gegeneinander isoliert oder untereinander verbunden sind, um Kontaktierungsflächen, Leierbahnen usw. zu bilden..
Durch die jeweilige Form der Schattenmaske wird wieder vorgegeben, ob die auf der Abdeckung 10a–10c entstandene Metallisierungsschicht 36a–36c mit einem Metallisierungsbereich 36e auf dem Halbleitersubstrat 22 verbunden ist. Damit kann die Metallisierungsfläche 36a auf der Abdeckung 10a wieder eine nicht-floatende HF-Abschirmung für das Halbleiterbauelement 40 bilden, da die entsprechende Kontaktanschlussfläche 36e mit einem frei wählbaren Bezugspotential, z. B. Massepotential, verbunden werden kann.
Durch geeignete Layout-Maßnahmen können bei der Strukturierung des SOI-Substrats 22, d. h. des Halbleitersubstrats, an dessen Ober- und Unterseite jeweils die Oxidschichten 26, 30 vorgesehen sind, Kontaktlöcher 38 zu den verschiedenen gegeneinander durch die vergrabenen Oxidschichten 26, 30 isolierten Siliziumschichten 10, 22, 28 hergestellt werden. Dadurch lassen sich durch das erfindungsgemäße Verfahren auch die verschiedenen Siliziumebenen 10, 22, 28 getrennt untereinander kontaktieren.
Der in 3 dargestellte thermodynamische Neigungssensor in SOI-Technologie kann daher durch Aufbringen der Abdeckung 10 auf Waferebene gekapselt werden. Durch die hermetische, z. B. gasdichte, Kapselung werden die zur Messung herangezogenen Konvektionseffekte von den Konvektionseffekten aus der Bauteilumgebung abgekoppelt.
Dadurch wird das Messverfahren des in 3 dargestellten Sensorelements 40 zuverlässiger, Korrosionseffekte können reduziert werden und das Vereinzeln der Chips kann mit herkömmlichen Dicing-Prozessen (Vereinzelungsprozessen) vorgenommen werden.
In 4 ist in Querschnittsform schematisch ein erfindungsgemäßes Halbleiterbauelement 50 in Form eines dreilagiger Aufbaus eines Beschleunigungssensors in einer Bulkmikromechanischen Struktur beispielhaft dargestellt.
Das Halbleiterbauelement 50 weist den in 4 dargestellten dreilagigen Aufbaus bestehend aus der Abdeckung 10, dem Halbleitersubstrat 22 und dem Halbleiterbasismaterial 28 auf, und wurde gemäß dem erfindungsgemäßen Herstellungsverfahren aufgebaut.
Wie in 4 dargestellt ist, stellt die mittlere Siliziumlage 22 der drei Siliziumlagen 10, 22, 28 die träge Masse dar. Ihre Bewegung in z-Richtung (nach oben bzw. unten in der Zeichenebene) wird differentiell durch die Änderung der Kapazität zwischen der mittleren Siliziumlage 22 und der unteren Siliziumlage 28 bzw. der Deckelschicht 10 ausgewer tet. Die untere Elektrode wird beim Einbau in ein Gehäuse beispielsweise durch einen leitfähigen Kleber mit der Grundplatte 28 elektrisch verbunden. Die Kontaktanschlussflächen 36d, 36e für die mittlere Schicht 22 und die Deckelschicht 10 lassen sich mit dem anhand der 1a und 2 dargestellten Vorgehensweise sehr einfach von der Oberseite des Halbleiterbauelements 50 aus erzeugen.
Durch das vorgeschlagene Herstellungsverfahren wird die Kapselung und Kontaktierung von Halbleiterbauelementen, die in einer Bulk-mikromechanischen Struktur hergestellt sind, drastisch erleichtert.
Es ist zu beachten, dass bei derzeit kommerziell verfügbaren Bauteilen nach dem Vereinzeln die verschiedenen Schichten seitlich kontaktiert werden müssen, wie dies eingangs bezüglich der Firmenbroschüre („Silicon Capacitive Technology", VTI Hamlin, Vantaa, Finnland) erörtert wurde. Dies erfordert im Stand der Technik eine speziell zu entwickelnde, aufwendige Aufbautechnik für das Halbleiterbauelement.
Bei der Kapselung dagegen, wie sie erfindungsgemäß in 4 anhand des Halbleiterbauelements 50 schematisch dargestellt ist, können herkömmliche Großserienverfahren für das Vereinzeln des Halbleiterbauelements und für den Einbau desselben in ein Gehäuse eingesetzt werden.
Im folgenden wird nun anhand von 5 schematisch ein erfindungsgemäßes Halbleiterbauelement 60 in Form eines zweilagigen Aufbaus bestehend aus der Abdeckung 10 mit den Einzelabdeckungen 10a–c und dem Halbleitersubstrat 22 für einen Absolutdrucksensor in einer Bulk-mikromechanischen Struktur dargestellt.
Wie aus 5 ersichtlich ist, lassen sich in einem Bulkmikromechanischen Herstellungsprozess unter Verwendung des erfindungsgemäßen Herstellungsverfahrens zur Kapselung und Kontaktanschlussflächenherstellung auch sehr einfach Abso lutdrucksensoren herstellen. In 5 ist beispielhaft ein Zweilagenaufbau mit einer Siliziummembrane 24 als die bewegliche Struktur dargestellt, wobei die Siliziummembrane 24 einen strukturierten Boss 24a aufweist.
Die Kapazität zwischen dem auf der Siliziummembrane 24 strukturierten Boss 24a und dem Deckelsilizium 10 ist ein Maß für den Differenzdruck zwischen der gasdicht eingeschlossenen Kavität 16 und der äußeren Bauteilumgebung. Das vorgeschlagene erfindungsgemäße Verfahren zur Herstellung des Halbleiterbauelements 60 ermöglicht eine sehr einfache Kontaktierung der beiden Siliziumschichten 10, 22, die z. B. durch eine SOI-Verbindung (SOI-Bond) mechanisch verbunden sind, elektrisch jedoch durch die Isolationsschicht 26 gegeneinander isoliert sind.
Auch das in 5 dargestellte erfindungsgemäße Halbleiterbauelements 60 weist vorzugsweise eine nicht-floatende HF-Abschirmung 36a–36c (HF = Hochfrequenz) und selbstjustierte Kontaktanschlussflächen 36d, 36e mittels einer Bauteilkapselung mit einer gebondeten Schattenmaske 10 auf.
In 6 ist schematisch ein erfindungsgemäßes Halbleiterbauelement 70 in Form eines zweilagigen Aufbaus bestehend aus der Abdeckung 10 mit den Einzelabdeckungen 10a–c und dem Halbleitersubstrat 22 für einen zweilagigen piezoresistiven Drucksensor in Oberflächenmikromechanik mit der Möglichkeit zur CMOS-Integration dargestellt.
Je nach Design kann das Bauelement 70 so ausgelegt werden, dass es beispielsweise zur Messung des Absolutdrucks verwendet werden kann. Alternativ lassen sich auf diese Weise auch z. B. thermische Strömungssensoren realisieren.
Die Membrane 24 als die bewegliche Struktur wird hier nicht durch ein monokristallines Siliziummaterial geformt, sondern durch eine auf dem Siliziumsubstrat abgeschiedene Membranschicht, z. B. aus Siliziumnitrid. Alle weiteren mechanischen und elektrischen Strukturen sind ebenfalls in Dünnschichttechnologie hergestellt. Nach der CMOS-kompatiblen Bearbeitung wird das Siliziummaterial in Bereichen unterhalb der Membrane 24 herausgelöst und mit einer geeignet strukturierten Abdeckung 10 versehen. Auf der Membran 24 können beispielsweise CMOS-Elemente 25 angeordnet werden.
Die der vorliegenden Erfindung zugrundeliegenden Strukturierungsmöglichkeiten für die Abdeckung 10 erlauben nun wiederum eine sehr einfache Herstellung von Kontaktanschlussflächen 36d–36e für die elektrische Kontaktierung des Sensorselements und/oder den CMOS-Elementen 25 (CMOS-Schaltungselementen) auf der Membrane 24. Die Kontaktanschlussflächen 36d–36e sind sämtlich von der Bauteilseite zugänglich und liegen alle im wesentlichen in derselben Bauteilebene.
Neben den Vorteilen für das Gehäuse lassen sich die Chips ferner einfacher vereinzeln, da die empfindlichen Membrane 24 von der Oberseite her durch die stabile Abdeckung 10 geschützt sind.
Zusammenfassend lässt sich also feststellen, dass es durch das erfindungsgemäße Herstellungsverfahren ermöglicht wird, dass nach der Verkapselung des Halbleiterbauelements, d. h. nach dem Aufbringen der Abdeckung, in einem einzigen Metallisierungsschritt auf Waferebene gleichzeitig (1) selbstjustierte, gegeneinander isolierte Kontaktanschlussflächen, (2) elektrische Verbindungen mechanisch isolierter Sensorstrukturen und (3) eine für das Drahtbonden einfach zugängliche HF-Abschirmung hergestellt werden können.
Dadurch können bei der vorangehenden Halbleiterbearbeitung, z. B. bei Ätzvorgängen in dem Siliziummaterial, Hochtemperaturverfahrensschritte und Hochtemperaturprozesse eingesetzt werden, um die bewegliche Struktur in dem Halbleitersubstrat zu bilden bzw. um den Freilegungsätzschritt in dem Basishalbleitermaterial durchzuführen. Damit ist es mit dem erfindungsgemäßen Herstellungsverfahren für mikroelektromechanische Halbleiterbauelemente ohne einen großen zusätzlichen Aufwand möglich, eine glatte und weit unterhalb der beweglichen Struktur liegende Oberfläche des Basissiliziummaterials zu erzeugen. Dadurch kann eine Partikelbildung in diesem Bereich weitestgehend vermieden werden. Ferner können mögliche Reibungseffekte und Einflüsse durch die umgebende Gasatmosphäre auf die bewegliche Struktur vollständig unterdrückt werden, wobei aufgrund des ausreichend großen Freiraums unterhalb des mikroelektromechanischen Elements ferner eine ausreichend hohe elektrische Durchschlagsfestigkeit gegenüber dem Basissiliziummaterial erhalten werden kann.
Ferner wird ermöglicht, dass sich alle Kontaktanschlussflächen im wesentlichen auf dem gleichen Bauteilniveau, d. h. auf bzw. an dem Halbleitersubstrat, das die bewegliche, mikroelektromechanische Struktur enthält, befinden, wodurch die abschließende Aufbau- und Verbindungstechnik des Halbleiterbauelements drastisch erleichtert wird. Damit lassen sich die Systemkosten zur Herstellung des erfindungsgemäßen Halbleiterbauelements äußerst positiv beeinflussen.

Claims

Verfahren zur Herstellung einer Metallisierungsfläche (36) für ein Halbleiterbauelement (20; 40; 50; 60; 70) mit einer beweglichen Struktur (24) in einem Halbleitersubstrat (22), mit folgenden Schritten: Bereitstellen des Halbleitersubstrats (22) mit der beweglichen Struktur (24; 24, 24a); Breitstellen einer Abdeckung (10); Vorsehen eines Durchbruchs (12, 14) in der Abdeckung, wobei zumindest ein Seitenwandbereich (12a, 12b, 14a, 14b) des Durchbruchs (12, 14) einen Hinterschnitt bezüglich des Halbleitersubstrats (22) aufweist; Anbringen der Abdeckung (10) auf dem Halbleitersubstrat (22); und Metallisieren des Halbleiterbauelements (20; 40; 50; 60; 70) mit der Abdeckung (10), so dass eine Metallschicht (36) auf der Abdeckung (10) und auf der Metallisierungsfläche (36d, 36e) gebildet wird.
Verfahren gemäß Anspruch 1, bei dem der Schritt des Vorsehen eines Durchbruchs (12, 14) vor dem Schritt des Anbringens der Abdeckung (10) durchgeführt wird.
Verfahren gemäß Anspruch 1, bei dem der Schritt des Vorsehen eines Durchbruchs (12, 14) nach dem Schritt des Anbringens der Abdeckung (10) durchgeführt wird.
Verfahren gemäß einem der Ansprüche 1–3, bei dem das Halbleitersubstrat (22) und die daran angebrachte Abdeckung (10) einen Verbundkörper bilden, wobei der Verbundkörper eine Abdeckungsseite und eine Substratseite aufweist, wobei bei dem Schritt des Metallisie rens ein Metallisierungsmittel von der Abdeckungsseite aus auf den Verbundkörper aufgebracht wird.
Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die Metallisierungsfläche (36d, 36e) eine Kontaktanschlussfläche und/oder eine Leiterbahn bildet.
Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem auf dem Halbleitersubstrat (22) in dem Bereich einer der Metallisierungsfläche (36d, 36e) eine Isolationsschicht (26) vorgesehen wird, um die Metallisierungsfläche (36d, 36e) elektrisch von dem Halbleitersubstrat (22) zu isolieren.
Verfahren gemäß einem der Ansprüche 1–5, bei dem die Metallisierungsfläche (36d, 36e) direkt an dem Halbleitersubstrat (22) aufgebracht wird.
Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem das Halbleitersubstrat (22) elektrisch von der Abdeckung (10) isoliert ist.
Verfahren gemäß Anspruch 8, bei dem eine Isolationsschicht (26) zwischen der Abdeckung (10) und dem Halbleitersubstrat (22) auf der Abdeckung (10) und/oder auf dem Halbleitersubstrat (22) vorgesehen ist.
Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem der Durchbruch (12, 14) eine seitlich gebrochene oder eine seitlich geschlossene Öffnung in der Abdeckung (10) ist.
Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die Abdeckung (10) eine Mehrzahl von Einzelabdeckungen (10a, 10b, 10c) aufweist, wobei der Durchbruch (12, 14) durch zwei benachbarte Einzelabdeckungen (10a, 10b, 10c) gebildet wird.
Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die Abdeckung (10) eine Mehrzahl von Durchbrüchen (12, 14) aufweist, um bei dem Schritt des Metallisierens eine Mehrzahl von Metallisierungsflächen (36d, 36e) zu bilden.
Verfahren gemäß einem der vorhergehenden Ansprüche, ferner mit folgendem Schritt: Vereinzeln des Halbleiterbauelements (20; 40; 50; 60; 70) nach den Schritten des Anbringens einer Abdeckung (10) und des Metallisierens.
Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem vor dem Schritt des Bereitstellens des Halbleitersubstrats (22) ein Schritt einer Hochtemperaturhalbleiterbearbeitung des Halbleitersubstrats (22) durchgeführt wird, um die bewegliche Struktur (24) in dem Halbleitersubstrat (22) zu erzeugen.
Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die bewegliche Struktur (24) in dem Halbleitersubstrat (22) durch den Schritt des Anbringens der Abdeckung (10) hermetisch verkapselt wird.
Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem bei dem Schritt des Metallisierens die Metallschicht (36a) auf der Abdeckung (10a) mit einer der Metallisierungsflächen (36e) elektrisch verbunden wird.
Verfahren gemäß Anspruch 16, bei dem die Metallisierungsfläche (36e), mit der die Metallschicht (36a) auf der Abdeckung (10a) verbunden ist, mit einem Bezugspotential verbunden wird.
Verfahren gemäß Anspruch 16 oder 17, bei dem die Metallschicht (36a) auf der Abdeckung (10a) eine nicht-floatende HF-Abschirmung für das Halbleiterbauelement (20) bildet.
Verfahren gemäß einem der Ansprüche 12–18, bei dem eine Mehrzahl der Metallisierungsflächen (36d, 36e) auf dem Halbleitersubstrat (22) in einer Ebene liegen.
Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem das Halbleitersubstrat (22) oder die Abdeckung (10) ein einkristallines oder polykristallines Halbleitermaterial aufweisen.
Verfahren gemäß Anspruch 20, bei dem das Halbleitermaterial ein Siliziummaterial aufweist.
Verfahren gemäß Anspruch 20 oder 21, bei dem das Halbleitermaterial der Abdeckung (10) und das Halbleitermaterial des Halbleitersubstrats (22) einander entsprechende thermische Eigenschaften aufweisen.
Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die bewegliche Struktur (24; 24, 24a) eine mikroelektromechanische Struktur ist.
Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem das Halbleiterbauelement (20) ein mikroelektromechanisches Halbleiterbauelement ist.
Halbleiterbauelement (20; 40; 50; 60; 70) mit folgenden Merkmalen: einem Halbleitersubstrat (22) mit einer beweglichen Struktur (24; 24, 24a); einer Abdeckung (10) auf dem Halbleitersubstrat (22), wobei die Abdeckung (10) einen Durchbruch (12, 14) aufweist, wobei zumindest ein Seitenwandbereich (12a, 12b, 14a, 14b) des Durchbruchs (12, 14) einen Hinter schnitt bezüglich des Halbleitersubstrats (22) aufweist; und einer Metallschicht auf der Abdeckung (10) und auf einer Metallisierungsfläche (36d, 36e) unterhalb des Durchbruchs (12, 14).
Halbleiterbauelement gemäß Anspruch 25, bei dem die Metallisierungsfläche (36d, 36e) eine Kontaktanschlussfläche und/oder eine Leiterbahn aufweist.
Halbleiterbauelement gemäß Anspruch 25 oder 26, bei dem auf dem Halbleitersubstrat (22) in dem Bereich einer der Metallisierungsflächen (36d, 36e) eine Isolationsschicht vorgesehen ist, um die Metallisierungsfläche (36d, 36e) elektrisch von dem Halbleitersubstrat (22) zu isolieren.
Halbleiterbauelement gemäß Anspruch 25 oder 26, bei dem die Metallisierungsfläche (36d, 36e) direkt an dem Halbleitersubstrat (22) aufgebracht ist.
Halbleiterbauelement gemäß einem der Ansprüche 25 bis 28, bei dem das Halbleitersubstrat (22) elektrisch von der Abdeckung (10) isoliert ist.
Halbleiterbauelement gemäß Anspruch 29, bei dem eine Isolationsschicht (26) zwischen der Abdeckung (10) und dem Halbleitersubstrat (22) auf der Abdeckung (10) und/oder auf dem Halbleitersubstrat (22) vorgesehen ist.
Halbleiterbauelement gemäß einem der Ansprüche 25 bis 30, bei dem der Durchbruch (12, 14) eine seitlich gebrochene oder eine seitlich geschlossene Öffnung in der Abdeckung (10) ist.
Halbleiterbauelement gemäß einem der Ansprüche 25 bis 31, bei dem die Abdeckung (10) eine Mehrzahl von Einzelabdeckungen (10a, 10b, 10c) aufweist, wobei der Durchbruch (12, 14) durch zwei benachbarte Einzelabdeckungen (10a, 10b, 10c) gebildet ist.
Halbleiterbauelement gemäß einem der Ansprüche 25 bis 32, wobei die Abdeckung (10) eine Mehrzahl von Durchbrüchen (12, 14) aufweist und das Halbleiterbauelement eine Mehrzahl von Metallisierungsflächen (36d, 36e) aufweist.
Halbleiterbauelement gemäß einem der Ansprüche 25 bis 33, bei dem die bewegliche Struktur (24; 24, 24a) in dem Halbleitersubstrat (22) durch die Abdeckung (10) hermetisch verkapselt ist.
Halbleiterbauelement gemäß einem der Ansprüche 25 bis 34, bei dem die Metallschicht (36a) auf der Abdeckung (10a) mit der Metallisierungsfläche (36e) verbunden ist.
Halbleiterbauelement gemäß Anspruch 35, bei dem die Metallisierungsfläche (36e), mit der die Metallschicht (36a) auf der Abdeckung (10a) verbunden ist, mit einem Bezugspotential verbunden ist.
Halbleiterbauelement gemäß Anspruch 35 oder 36, bei dem die Metallschicht (36a) auf der Abdeckung (10a) eine nicht-floatende HF-Abschirmung für das Halbleiterbauelement (20; 40; 50; 60; 70) bildet.
Halbleiterbauelement gemäß einem der Ansprüche 33 bis 37, bei dem eine Mehrzahl der Metallisierungsflächen (36d, 36e) auf dem Halbleitersubstrat (22) in einer Ebene liegen.
Halbleiterbauelement gemäß einem der Ansprüche 25 bis 38, bei dem das Halbleitersubstrat (22) und/oder die Abdeckung (10) ein einkristallines und/oder polykristallines Halbleitermaterial aufweisen.
Halbleiterbauelement gemäß Anspruch 39, bei dem das Halbleitermaterial ein Siliziummaterial aufweist.
Halbleiterbauelement gemäß Anspruch 39 oder 40, bei dem das Halbleitermaterial der Abdeckung (10) und das Halbleitermaterial des Halbleitersubstrats (22) einander entsprechende thermische Eigenschaften aufweisen.
Halbleiterbauelement gemäß einem der Ansprüche 25 bis 41, bei dem die bewegliche Struktur (24; 24, 24a) eine mikroelektromechanische Struktur ist.
Halbleiterbauelement gemäß einem der Ansprüche 25 bis 42, bei dem das Halbleiterbauelement (20; 40; 50; 60; 70) ein mikroelektromechanisches Halbleiterbauelement ist.
Halbleiterbauelement gemäß einem der Ansprüche 25 bis 43, wobei das Halbleiterbauelement (20; 40; 50; 60; 70) einen Inertialsensor, einen Beschleunigungssensor, ein Gyroskop, einen thermodynamischen Neigungssensor, einen Beschleunigungssensor, einen Absolutdrucksensor und/oder einen piezoresistiven Drucksensor aufweist.