DE10214105A1 - Halbleitervorrichtung und Herstellungsverfahren dafür - Google Patents
Halbleitervorrichtung und Herstellungsverfahren dafürInfo
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Abstract
CMOS-Tansistoren, die eine Anforderung zur Größenverringerung und eine Anforderung zur Zuverlässigkeit erfüllen, und ein Herstellungsverfahren dafür werden vorgesehen. Ein PMOS-Transistor mit vergrabenem Kanal ist nur in einem CMOS-Transistor (100B) vorgesehen, der für hohe Spannung ausgelegt ist. NMOS-Transistoren mit Oberflächenkanal sind in einem Niederspannungs-NMOS-Bereich (LNR) und einem Hochspannungs-NMOS-Bereich (HNR) gebildet. Ein PMOS-Transistor mit einem Oberflächenkanal ist in einem Niederspannungs-PMOS-Bereich (LPR) gebildet.
Description
Die vorliegende Erfindung bezieht sich auf eine Halbleitervor
richtung und ein Herstellungsverfahren dafür, insbesondere auf
CMOS-Transistoren und ein Herstellungsverfahren dafür.
Bei der Herstellung von CMOS-(komplementäre MOS-)Transistoren,
die N-Kanal-MOSFETs (im folgenden als NMOS-Tranistoren be
zeichnet) und P-Kanal-MOSFETs (im folgenden als PMOS-
Transistoren bezeichnet) in Kombination benutzen, ist es not
wendig, daß die Gateelektroden der NMOS- und PMOS-Transistoren
zu ihren entsprechenden Eigenschaften passen.
Bei MOS-Transistoren mit Gatelängen bis zu 0,25 bis 0,35 µm
werden Oberflächenkanaltransistoren als die NMOS-Transistoren
benutzt, und vergrabene Kanaltransistoren werden als die PMOS-
Transistoren benutzt, wobei beide Polysilicium, das mit Do
tierstoff, Phosphor (P) dotiert ist, als Gateelektroden benut
zen.
Die PMOS-Transistoren, die die Struktur des vergrabenen Kana
les annehmen, sind schwierig zu verkleinern, da der Kanal in
nerhalb des Substrates gebildet ist; kürzliche Vorrichtungen
nehmen daher die Struktur des Oberflächenkanales sowohl für
den NMOS- als auch den PMOS-Transistor an, bei denen ein Dop
pelgateprozeß üblich wird, bei dem N-Dotierstoffe in die Ga
teelektroden der NMOS-Transistoren eingeführt werden und P-
Dotierstoffe in die Gateelektroden der PMOS-Transistoren ein
geführt werden. Im Gegensatz zum Doppelgateprozeß wird ein
Prozeß, bei dem die gleiche Art von Dotierstoffen in die Ga
teelektroden von beiden eingeführt wird, ein Eingateprozeß ge
nannt.
Bei dem Doppelgateprozeß wird eine Schicht von nicht dotiertem
Polysilicium als die Gateelektroden gebildet, und Dotierstoffe
werden während des Gateimplantationsprozesses und des Sour
ce/Drainimplantationsprozesses eingeführt.
Bei den Oberflächenkanalvorrichtungen, bei denen der Kanal di
rekt unter dem Gateisolierfilm gebildet ist, kann jedoch ein
starkes vertikales elektrisches Feld die Trägerbeweglichkeit
verringert. Das starke elektrische Feld verringert auch be
trächtlich die Zuverlässigkeit unter Streß von heißen Trägern
und die Zuverlässigkeit unter Streß von Vorspannungstemperatur
(NBTI: Negative Vorspannungstemperaturinstabilität).
Folglich wird bei kürzlichen Halbleitervorrichtungen mit meh
reren Arten von Transistoren mit verschiedenen Betriebsspan
nungen, z. B. Transistoren in einem Niederspannungsabschnitt,
die bei einer relativ niedrigen Spannung tätig sind, und Tran
sistoren in einem Hochspannungsabschnitt, die bei einer rela
tiv hohen Spannung tätig sind, Leistung und Zuverlässigkeit
der Hochspannungstransistoren oft geopfert.
Es wird zuerst auf Fig. 30 bis 38 Bezug genommen, ein Ver
fahren zum Herstellen einer Halbleitervorrichtung mit einem
CMOS-Transistor 70A und einem CMOS-Transistor 70B wird als ein
Beispiel eines Eingateprozesses beschrieben. Die Struktur des
CMOS-Transistors 70A, der für niedrige Spannungen ausgelegt
ist, und die des CMOS-Transistors 70B, der für hohe Spannungen
ausgelegt ist, sind in Fig. 38 gezeigt, die den letzten Pro
zeßschritt darstellt.
Zuerst wird, wie in Fig. 30 gezeigt ist, ein Elementisolati
onsfilm 20 selektiv in der Oberfläche eines Siliciumsubstrates
10 gebildet zum Abgrenzen eines Niederspannungs-NMOS-Bereiches
LNR und eines Niederspannungs-PMOS-Bereiches LPR zum Bilden
eines Niederspannungs-NMOS-Transistors und eines Niederspan
nungs-PMOS-Transistors und eines Hochspannungs-NMOS-Bereiches
HNR und eines Hochspannungs-PMOS-Bereiches HPR zum Bilden ei
nes Hochspannungs-NMOS-Transistors und eines Hochspannungs-
PMOS-Transistors.
Dann werden P-Wannenbereiche PW, die einen P-Dotierstoff ent
halten, in der Oberfläche des Siliciumsubstrates 10 in dem
Niederspannungs-NMOS-Bereich LNR und dem Hochspannungs-NMOS-
Bereich HNR gebildet, und N-Wannenbereiche NW, die einen N-
Dotierstoff enthalten, werden in der Oberfläche des Silicium
substrates 10 in dem Niederspannungs-PMOS-Bereich LPR und dem
Hochspannungs-PMOS-Bereich HPR gebildet. Bei der Beschreibung
unten können die P-Wannenbereiche PW und die N-Wannenbereiche
NW einfach zusammen ein Siliciumsubstrat genannt werden.
Ein Gateisolierfilm 41, z. B. ein Isolierfilm aus Siliciumoxid
wird dann über dem gesamten Niederspannungs-NMOS-Bereich LNR
und dem Niederspannungs-PMOS-Bereich LPR auf dem Siliciumsub
strat 10 gebildet. Ein Gateisolierfilm 42, z. B. ein Isolier
film aus Siliciumoxid wird über dem gesamten Hochspannungs-
NMOS-Bereich HNR und Hochspannungs-PMOS-Bereich HPR auf dem
Siliciumsubstrat 10 gebildet.
Der Gateisolationsfilm 41 ist mit einer Dicke von ungefähr 0,5
bis 3 nm im Hinblick auf die Silciumoxidfilmdicke gebildet,
und der Gateisolationsfilm 42 ist mit einer Dicke von ungefähr
3 bis 10 nm in Hinblick auf die Siliciumoxidfilmdicke gebil
det.
Dann werden Niederkonzentrationsdotierschichten 30 durch Ein
führen eines P-Dotierstoffes durch Ionenimplantation bis zu
einer relativ niedrigen Konzentration (P) in die Oberfläche
des Siliciumsubstrates 10 in dem Niederspannungs-PMOS-Bereich
LPR und dem Hochspannungs-PMOS-Bereich HPR gebildet. Fig. 30
zeigt den Prozeß, bei dem ein P-Dotierstoff in den Hochspan
nungs-PMOS-Bereich HPR implantiert wird, wobei der Teil mit
Ausnahme des Hochspannungs-PMOS-Bereiches HPR durch eine Re
sistmaske R1 bedeckt ist, die durch Photolithographie bemu
stert worden ist. P-Dotierstoff wird ähnlich in die Oberfläche
des Siliciumsubstrates 10 in dem Niederspannungs-PMOS-Bereich
LPR zum Bilden der Niederkonzentrationsdotierschicht 30 einge
führt.
Als nächstes wird bei dem in Fig. 31 gezeigten Prozeß ein
Nicht-Einkristallsiliciumfilm 50 über der gesamten Oberfläche
des Siliciumsubstrates 10 aufgebracht. Dieser Nicht-
Einkristallsiliciumfilm 50 wird aus Polysilicium oder amorphem
Silicium gebildet und enthält einen N-Dotierstoff, z. B. P
(Phosphor).
Als nächstes wird in dem in Fig. 32 gezeigten Prozeß der
Nicht-Einkristallsiliciumfilm 50 durch Photolithographie bemu
stert zum Bilden von Gateelektroden 51 in dem Niederspannungs-
NMOS-Bereich LNR und dem Niederspannungs-PMOS-Bereich LPR und
von Gateelektroden 52 in Hochspannungs-NMOS-Bereich HNR und
dem Hochspannungs-PMOS-Bereich HPR.
Als nächstes wird bei dem in Fig. 33 gezeigten Prozeß ein P-
Dotierstoff durch Ionenimplantation zu einer relativ niedrigen
Konzentration (P-) in die Oberfläche des Siliciumsubstrates 10
in dem Niederspannungs-PMOS-Bereich LPR eingeführt, so daß ein
Paar von Erstreckungsschichten 62 gebildet wird. Fig. 33
zeigt den Prozeß, bei dem ein P-Dotierstoff durch Ionenimplan
tation in den Niederspannungs-PMOS-Bereich LPR eingeführt
wird, indem die Gateelektrode 51 als Implantationsmaske be
nutzt wird, wobei der Teil, der nicht der Niederspannungs-
PMOS-Bereich LPR ist, durch eine Resistmaske R2 bedeckt ist,
die durch Photolithographie bemustert ist.
Das Paar von Erstreckungsschichten 62 ist auf solche Weise
vorgesehen, daß sie einander durch die Niederkonzentrationsdo
tierschicht 30 unter der Gateelektrode 51 zugewandt sind. In
diesem Fall dient der Bereich des Siliciumsubstrates 10, der
unter der Niederkonzentrationsdotierschicht 30 angeordnet ist,
als der Kanalbereich.
Die Erstreckungsschichten sind Dotierschichten, die einen fla
cheren Übergang als die Hauptsource/Drainschichten bilden, die
später gebildet werden; während sie Source/Drainerstreckungs
schichten genannt werden sollten, da sie den gleichen Lei
tungstyp wie die Hauptsource/Drainschichten aufweisen und als
Source/Drainschichten funktionieren, sie werden Erstreckungs
schichten zur Bequemlichkeit genannt. Erstreckungsschichten
werden auch in anderen Bereichen durch ähnliche Prozesse ge
bildet.
Fig. 34 zeigt die Struktur, die nach der Bildung von Erstrec
kungsschichten in den individuellen Bereichen erhalten wird,
wobei Paare von Erstreckungsschichten 61 und 63 in der Ober
fläche des Siliciumsubstrates 10 in dem Niederspannungs-NMOS-
Bereich LNR bzw. Hochspannungs-NMOS-Bereich HNR durch Einfüh
ren von N-Dotierstoff zu einer relativ niedrigen Konzentration
(N-) gebildet werden, und Paare von Erstreckungsschichten 62
und 64 in der Oberfläche des Siliciumsubstrates 10 in dem Nie
derspannungs-PMOS-Bereich LPR bzw. Hochspannungs-PMOS-Bereich
HPR durch Einführen eines P-Dotierstoffes zu einer relativ
niedrigen Konzentration (P-) gebildet werden.
Das Paar von Erstreckungsschichten 64 ist auf solche Weise ge
bildet, daß die Niederkonzentrationdotierschicht 30 zwischen
ihnen eingefügt ist.
Fig. 34 zeigt einen Prozeß zum Bilden eines Seitenwandschutz
filmes (Seitenwandisolierfilm) zum Schützen der Seitenwände
der Gateelektroden 51 und 52, wobei ein Isolierfilm OX1, d. h.
ein Siliciumoxidfilm, über dem gesamten Siliciumsubstrat 10
gebildet wird.
Darauf folgend werden in dem in Fig. 35 gezeigten Prozeß die
Teile des Isolierfilmes OX1, die auf den Gateelektroden 51 und
52 und auf dem Siliciumsubstrat 10 angeordnet sind, durch ani
sotropes Ätzen entfernt, wodurch der Isolierfilm OX1 nur auf
den Seitenwänden der Gateelektroden 51 und 52 belassen wird,
so daß Seitenwandschutzfilme 70 gebildet werden. In diesem
Prozeß wird der Gateisolierfilm 41 ebenfalls in Teilen ent
fernt, an denen er nicht durch die Gateelektroden 51 und die
Seitenwandschutzfilme 70 bedeckt ist, und der Gateisolierfilm
42 wird ebenfalls an Teilen entfernt, an denen er nicht durch
die Gateelektroden 52 und die Seitenwandschutzfilme 70 bedeckt
ist.
Als nächstes wird in dem in Fig. 36 gezeigten Prozeß eine Re
sistmaske R3 durch Photolithographie zum Bedecken des Teiles
mit Ausnahme des Niederspannungs-PMOS-Bereiches LPR bemustert,
und ein P-Dotierstoff wird durch Ionenimplantation zu einer
relativ hohen Konzentration (P+) in dem Niederspannungs-PMOS-
Bereich LPR unter Benutzung der Gateelektrode 51 und der Sei
tenwandschutzfilme 70 als Implantationsmaske eingeführt, so
daß ein Paar von Source/Drainschichten 82 in der Oberfläche
des Siliciumsubstrates 10 gebildet wird. Die Source/Drain
schichten werden ähnlich auch in anderen Bereichen gebildet.
Nach der Bildung der Source/Drainschichten können Schäden, die
durch die Ionenimplantation verursacht sind, durch Anwenden
eines Wärmebehandlungsschrittes repariert werden.
Fig. 37 zeigt die Struktur, bei der Source/Drainschichten in
individuellen Bereichen gebildet sind, wobei Paare von Sour
ce/Drainschichten 81 und 83 in der Oberfläche des Siliciumsub
strates 10 in dem Niederspannungs-NMOS-Bereich LNR bzw. dem
Hochspannungs-NMOS-Bereich HNR gebildet werden durch Einführen
eines N-Dotierstoffes zu einer relativ hohen Konzentration
(N+), und Paare von Source/Drainschichten 82 und 83 in der
Oberfläche des Siliciumsubstrates 10 in dem Niederspannungs-
PMOS-Bereich LPR bzw. Hochspannungs-PMOS-Bereich HPR gebildet
werden durch Einführen eines P-Dotierstoffes zu einer relativ
hohen Konzentration (P+).
Als nächstes wird in dem in Fig. 38 gezeigten Prozeß ein Film
eines hochschmelzenden Metalles, z. B. Cobalt (Co) durch Sput
tern zum Bedecken der gesamten Oberfläche des Siliciumsubstra
tes 10 gebildet, und eine Hochtemperaturbehandlung bei 350-
600°C wird zum Bilden eines Silicidfilmes in den Teilen ange
wendet, in denen der hochschmelzende Metallfilm in Kontakt mit
der offenliegenden Oberfläche des Siliciumsubstrates 10 und
den offenliegenden Oberflächen der Gateelektroden 51 und 52
steht. Der hochschmelzende Metallfilm, der nicht silicidiert
verbleibt, wird entfernt, und eine weitere Wärmebehandlung
wird zum Bilden vom Cobaltsilicidfilmen (CoSi2) 90 angewendet,
somit werden der CMOS-Transistor 70A, der für niedrige Span
nungen ausgelegt ist, und der CMOS-Tranistor 70B, der für hohe
Spannung ausgelegt ist, erhalten, wie in Fig. 38 gezeigt ist.
In Fig. 38 sind P-Transistoren vom vergrabenen Kanaltyp in
dem Niederspannungs-PMOS-Bereich LPR und dem Hochspannungs-
PMOS-Bereich HPR gebildet, und N-Transistoren vom Oberflächen
kanaltyp sind in dem Niederspannungs-NMOS-Bereich LNR und dem
Hochspannungs-NMOS-Bereich HNR gebildet. Dort wird N-Dotier
stoff in die Gateelektroden der P-Transistoren mit vergrabenem
Kanal eingeführt, und es ist daher ein Eingateprozeß.
Als nächstes wird unter Bezugnahme auf Fig. 39 bis 37 ein
Verfahren zum Herstellen einer Halbleitervorrichtung mit einem
CMOS-Transistor 80A und einem CMOS-Transistor 80B als ein Bei
spiel eines Doppelgateprozesses beschrieben. Die Struktur des
CMOS-Transistors 80A, der für niedrige Spannung ausgelegt ist,
und die des CMOS-Transistors 80B, der für Hochspannung ausge
legt ist, sind in Fig. 47 dargestellt, die den letzten Pro
zeßschritt darstellt. Die gleichen Komponenten wie jene, die
bei dem Verfahren zum Herstellen des Niederspannungs-CMOS-
Transistors 70A und des Hochspannungs-CMOS-Transistors 70B,
die unter Bezugnahme auf Fig. 30 bis 38 beschrieben wurden,
sind mit den gleichen Bezugszeichen bezeichnet und werden hier
nicht wieder beschrieben.
Zuerst wird, wie in Fig. 39 gezeigt ist, ein Gateisolierfilm
41, d. h. ein Isolierfilm eines Siliciumoxides, über dem gesam
ten Niederspannungs-NMOS-Bereich LNR und dem Niederspannungs-
PMOS-Bereich LPR auf dem Siliciumsubstrat 10 gebildet. Ein Ga
teisolierfilm 42, z. B. ein Isolierfilm aus Siliciumoxid wird
über dem gesamten Hochspannungs-NMOS-Bereich HNR und dem Hoch
spannungs-PMOS-Bereich HPR auf dem Siliciumsubstrat 10 gebil
det.
Als nächstes wird ein Nicht-Einkristallsiliciumfilm 50A auf
dem gesamten Siliciumsubstrat 10 angebracht. Dieser Nicht-
Einkristallsiliciumfilm 50A enthält keinen Dotierstoff.
Als nächstes wird durch den in Fig. 40 gezeigten Prozeß der
Nicht-Einkristallsiliciumfilm 50A durch Photolithographie zum
Bilden von Gateelektroden 51A in dem Niederspannungs-NMOS-
Bereich LNR und dem Niederspannungs-PMOS-Bereich LPR und von
Gateelektroden 52A in dem Hochspannungs-NMOS-Bereich HNR und
dem Hochspannungs-PMOS-Bereich HPR bemustert.
Als nächstes wird in dem in Fig. 41 gezeigten Prozeß eine Re
sistmaske R2 durch Lithographie bemustert zum Bedecken des
Teiles, der nicht der Niederspannungs-PMOS-Bereich LPR ist,
und ein P-Dotierstoff wird durch Ionenimplantation zu einer
relativ niedrigen Konzentration (P-) in die Oberfläche des Si
liciumsubstrat 10 in dem Niederspannungs-PMOS-Bereich LPR un
ter Benutzung der Gateelektrode 51A als Implantationsmaske
eingeführt, so daß ein Paar von Erstreckungsschichten 62 ge
bildet wird.
Fig. 42 zeigt einen Prozeß zum Bilden eines Seitenwandschutz
filmes (Seitenwandisolierfilm) zum Schützen der Seitenwände
der Gateelektroden 51A und 52A, nachdem die Erstreckungs
schichten in den individuellen Bereichen gebildet sind, wobei
ein Isolierfilm OX1 aus z. B. Siliciumoxid über der gesamten
Oberfläche des Siliciumsubstrates 10 gebildet wird.
Darauf folgend werden in dem in Fig. 43 gezeigten Prozeß die
Teile des Isolierfilmes OX1, die auf der Oberseite der Ga
teelektroden 51A und 52A und auf dem Siliciumsubstrat 10 ange
ordnet sind, durch anisotropes Ätzen entfernt, wodurch der
Isolierfilm OX1 nur auf den Seitenwänden der Gateelektroden
51A und 52A belassen wird, so daß Seitenwandschutzfilmes 70
gebildet werden. In diesem Prozeß wird auch der Gateisolier
film 41 in den Teilen entfernt, die nicht durch die Gateelek
trode 51A und die Seitenwandschutzfilme 70 bedeckt sind, und
der Gateisolierfilm 42 wird in den Teilen entfernt, die nicht
durch die Gateelektroden 52A und die Seitenwandschutzfilme 70
bedeckt sind.
Als nächstes wird in dem in Fig. 44 gezeigten Prozeß eine Re
sistmaske R3 durch Photolithographie zum Abdecken des Teiles
bemustert, der nicht der Niederspannungs-PMOS-Bereich LPR ist,
und ein P-Dotierstoff wird durch Ionenimplantation zu einer
relativ hohen Konzentration (P+) in den Niederspannungs-PMOS-
Bereich LPR unter Benutzung der Gateelektrode 51A und der Sei
tenwandschutzfilme 70 als Implantationsmaske eingeführt, so
daß ein Paar von Source/Drainschichten 82 in der Oberfläche
des Siliciumsubstrates 10 gebildet wird. In diesem Prozeß wird
der P-Dotierstoff auch in die Gateelektrode 51A eingeführt,
die mit den während der Bildung der Erstreckungsschichten 62
eingeführtem Dotierstoff die Gateelektrode 51A als eine Ga
teelektrode 512 bildet, die den P-Dotierstoff in dem gleichen
Ausmaße oder mehr als die Source/Drainbereiche 82 enthält.
Als nächstes wird in dem in Fig. 45 gezeigten Prozeß eine Re
sistmaske R4 zum Bedecken des Teiles mit der Ausnahme des
Hochspannungs-PMOS-Bereiches HPR gebildet, und hin P-Dotier
stoff wird durch Ionenimplantation zu einer relativ hohen Kon
zentration (P+) in dem Hochspannungs-PMOS-Bereich HPR unter
Benutzung der Gateelektrode 52A und der Seitenwandschutzfilme
70 als Implantationsmaske eingeführt, so daß ein Paar von
Source/Drainschichten 84 in der Oberfläche des Siliciumsub
strates 10 gebildet wird. Bei diesem Prozeßschritt wird der P-
Dotierstoff auch in die Gateelektrode 52A eingeführt, die mit
den während der Bildung der Erstreckungsschichten 64 einge
führtem Dotierstoff die Gateelektrode 52A als eine Gateelek
trode 522A bildet, die P-Dotierstoff zu dem gleichen Ausmaß
oder mehr als die Source/Drainschichten 84 enthält.
Ähnlich wird ein N-Dotierstoff während der Bildung der Sour
ce/Drainschichten 81 und 83 in dem Niederspannungs-NMOS-
Bereich LNR und dem Hochspannungs-NMOS-Bereich HNR in die Ga
teelektroden 51A und 52A eingeführt, die mit dem während der
Bildung der Erstreckungsschichten 61 und 63 eingeführten Do
tierstoffgateelektroden 511A und 521A gebildet, die N-Dotier
stoff zu dem gleichen Ausmaß oder mehr als die Sour
ce/Drainschichten 84 enthalten.
Fig. 46 zeigt die Struktur, bei der die Source/Drainschichten
in den individuellen Bereichen gebildet sind, wobei Paare von
Source/Drainschichten 81 und 83 in der Oberfläche des Substra
tes 10 in dem Niederspannungs-NMOS-Bereich LNR bzw. dem Hoch
spannungs-NMOS-Bereich HNR gebildet sind durch Einführen eines
N-Dotierstoffes zu einer relativ hohen Konzentration (N+), und
Paare von Source/Drainbereichen 82 und 84 in der Oberfläche
des Siliciumsubstrates 10 in dem Niederspannungs-PMOS-Bereich
LPR bzw. Hochspannungs-PMOS-Bereich HPR gebildet sind durch
Einführen eines P-Dotierstoffes zu einer relativ hohen Konzen
tration (P+).
Als nächstes wird in dem Fig. 47 gezeigten Prozeß ein Film
aus einem hochschmelzenden Teil, z. B. Cobalt (Co) durch Sput
tern zum Bedecken der gesamten Oberfläche des Siliciumsubstra
tes 10 gebildet, und eine Hochtemperaturbehandlung bei 350-
600°C wird zum Bilden eines Silicidfilmes in den Teilen ange
wendet, in denen der hochschmelzende Metallfilm in Kontakt mit
der offenliegenden Oberfläche des Siliciumsubstrates 10 und
den offenliegenden Oberflächen der Gateelektroden 511A, 512A,
521A und 522A steht. Der unsilicidiert verbleibende hoch
schmelzende Metallfilm wird entfernt, und eine weitere Wärme
behandlung wird zum Bilden von Cobaltsilicidfilmen (CoSi2) 90
angewendet; der Niederspannungs-CMOS-Transistor 80A und der
Hochspannungs-CMOS-Transistor 80B werden so erhalten.
Als nächstes wird Bezug genommen 48 bis 51, ein anderes Ver
fahren zum Herstellen der Halbleitervorrichtung mit dem CMOS-
Transistor 80A und dem CMOS-Transistor 80B wird beschrieben.
Die Struktur des CMOS-Transistors 80A, der für niedrige Span
nungen ausgelegt ist, und die des CMOS-Tranistors 80B, der für
hohe Spannung ausgelegt ist, sind die gleiche wie jene, die in
Fig. 47 gezeigt sind, und daher sind sie nicht in der Zeich
nung gezeigt. Die gleichen Komponenten wie solche, die in dem
Verfahren zum Herstellen des Niederspannungs-CMOS-Transistors
70A und des Hochspannungs-CMOS-Transistors 70B gezeigt sind,
die unter Bezugnahme auf Fig. 30 bis 38 beschrieben sind,
sind mit den gleichen Bezugszeichen bezeichnet, und sie werden
hier nicht wieder beschrieben.
Zuerst wird, wie in Fig. 48 gezeigt ist, ein Nicht-Ein
kristallsiliciumfilm 50A auf der gesamten Oberfläche der Ga
teisolierfilme 41 und 42 aufgebracht. Dieser Nicht-Ein
kristallsiliciumfilm 50A enthält keinen Dotierstoff.
Als nächstes wird in dem in Fig. 49 gezeigten Prozeß eine Re
sistmaske R5 durch Photolithographie bemustert zum Bedecken
des Teiles mit der Ausnahme des Niederspannungs-NMOS-Bereiches
LNR und des Hochspannungs-NMOS-Bereiches HNR, und ein N-
Dotierstoff wird durch Ionenimplantation zu einer relativ ho
hen Konzentration (N+) in den Nicht-Einkristallsiliciumfilm
50A eingeführt, so daß Nicht-Einkristallsiliciumfilme 511 und
521 vom N-Typ gebildet werden.
Als nächstes wird in dem in Fig. 50 gezeigten Prozeß eine Re
sistmaske R6 durch Photolithographie zum Bedecken des Teiles
mit Ausnahme des Niederspannungs-PMOS-Bereiches LPR und des
Hochspannungs-PMOS-Bereiches HPR bemustert, und ein P-
Dotierstoff wird durch Ionenimplantation zu einer relativ ho
hen Konzentration (P+) in den Nicht-Einkristallsiliciumfilm
50A eingeführt, so daß Nicht-Einkristallsiliciumfilme 512 und
522 vom P-Typ gebildet werden.
Als nächstes werden in dem in Fig. 51 gezeigten Prozeß die
Nicht-Einkristallsiliciumfilme 511, 512, 521 und 522 durch
Photolithographie bemustert zum Bilden von Gateelektroden 511A
und 512A in dem Niederspannungs-NMOS-Bereich LNR und dem Nie
derspannungs-PMOS-Bereich LPR und von Gateelektroden 521A und
522A in dem Hochspannungs-NMOS-Bereich HNR und dem Hochspan
nungs-PMOS-Bereich HPR. Darauf folgend werden der CMOS-
Transistor 80A für Niederspannung und der CMOS-Transistor 80B
für Hochspannung erhalten, wie in Fig. 47 gezeigt ist, durch
die Prozeßschritte, die unter Bezugnahme auf Fig. 41 bis 47
beschrieben sind.
Das Herstellungsverfahren, das unter Bezugnahme auf Fig. 48
bis 51 beschrieben ist, ist wirksam, da Dotierstoffe in die
Gateelektroden unabhängig von dem Einführen von Dotierstoffen
zum Bilden der Source/Drainschichten eingeführt werden können.
Wenn weiterhin die Gateelektroden aus einem Mehrschichtfilm
aus Nicht-Einkristallsilicium und einem Metallfilm oder einem
Silicidfilm gebildet werden, kann das Einführen der Dotier
stoffe in die Gateelektroden nicht zu der gleichen Zeit wie
das Einführen von Dotierstoffen zum Bilden der Sour
ce/Drainschichten, ausgeführt werden, so daß das in Fig. 48
und 51 gezeigte Herstellungsverfahren wirksam ist.
Wie oben beschrieben wurde, weisen der CMOS-Transistor 70A und
der CMOS-Transistor 70B PMOS-Transistoren mit vergrabenem Ka
nal in dem Niederspannungs-PMOS-Bereich LPR und dem Hochspan
nungs-PMOS-Bereich HPR auf und NMOS-Transistoren mit Oberflä
chenkanal in dem Niederspannungs-NMOS-Bereich LNR und dem
Hochspannungs-NMOS-Bereich HNR, wo es schwierig ist, eine Grö
ßenverringerung der MOS-Transistoren mit vergrabenem Kanal zu
erzielen.
Während der CMOS-Transistor 80A und der CMOS-Transistor 80B
kein Problem mit der Größenreduktion aufweisen, da die NMOS-
und PMOS-Transistoren beide vom Oberflächenkanaltyp sind, be
gegnen ihnen solche Probleme wie die Verringerung der Träger
beweglichkeit aufgrund des elektrischen Feldes, die Verringe
rung der Zuverlässigkeit des Stresses der heißen Träger und
Verringerung des NBTI.
Die vorliegende Erfindung wurde gemacht, um die oben beschrie
benen Probleme zu lösen, und es ist daher eine Aufgabe der
vorliegenden Erfindung, CMOS-Transistoren und ein Herstel
lungsverfahren dafür vorzusehen, die die Anforderungen zur
Größenverringerung und die Anforderungen zur Zuverlässigkeit
erfüllen können.
Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung mit
den Merkmalen des Anspruches 1.
Gemäß einem ersten Aspekt der vorliegenden Erfindung weist ei
ne Halbleitervorrichtung auf: einen ersten NMOS-Transistor und
einen ersten PMOS-Transistor, die in einem ersten NMOS-Bereich
bzw. einem ersten PMOS-Bereich vorgesehen sind, die in einer
Oberfläche eines Halbleitersubstrates definiert sind. Ein
zweiter NMOS-Transistor und ein zweiter PMOS-Transistor sind
in einem zweiten NMOS-Bereich und einem zweiten PMOS-Bereich
vorgesehen, die in der Oberfläche des Halbleitersubstrates de
finiert sind. Der zweite NMOS-Transistor und der zweite PMOS-
Transistor weisen höhere Betriebsspannungen als der erste
NMOS-Transistor bzw. der erste PMOS-Transistor auf. Der zweite
PMOS-Transistor ist ein MOS-Transistor vom vergrabenen Kanal
typ, bei dem ein Kanal im Inneren des Halbleitersubstrates ge
bildet ist. Der erste NMOS-Transistor, der erste PMOS-Transi
stor und der zweite NMOS-Transistor sind MOS-Transistoren vom
Oberflächenkanaltyp, bei denen ein Kanal in der Oberfläche des
Halbleitersubstrates gebildet ist.
Bevorzugt weist gemäß einem zweiten Aspekt bei der Halbleiter
vorrichtung der zweite PMOS-Transistor einen Gateisolierfilm
auf, der selektiv auf der Oberfläche des Halbleitersubstrates
in dem zweiten PMOS-Bereich vorgesehen ist. Eine Gateelektrode
ist auf dem Gateisolierfilm vorgesehen. Eine P-Dotierschicht
einer relativ niedrigen Konzentration ist in der Oberfläche
des Halbleitersubstrates direkt unter dem Gateisolierfilm vor
gesehen. Ein Paar von P-Source/Drainschichten ist in der Ober
fläche des Halbleitersubstrates außerhalb der Seiten der Ga
teelektrode und in Kontakt mit der Dotierschicht vorgesehen.
Bevorzugt weist gemäß einem dritten Aspekt bei der Halbleiter
vorrichtung das Paar von P-Source/Drainschichten ein Paar von
P-Erstreckungsschichten auf, die sich von gegenüberliegenden
Enden erstrecken und einander zugewandt sind.
Bevorzugt weist gemäß einem vierten Aspekt bei der Halbleiter
vorrichtung die Gateelektrode eine N-Dotierung mit einer rela
tiv hohen Konzentration auf.
Die Aufgabe wird auch gelöst durch ein Verfahren nach Anspruch
5.
Gemäß einem fünften Aspekt der vorliegenden Erfindung weist
ein Halbleitervorrichtungherstellungsverfahren die Schritte
auf: (a) Definieren eines ersten NMOS-Bereiches und eines er
sten PMOS-Bereiches in einer Oberfläche eines Halbleitersub
strates zum Bilden eines ersten NMOS-Transistors bzw. eines
ersten PMOS-Transistors. Definieren eines zweiten NMOS-
Bereiches zum Bilden eines zweiten NMOS-Transistors mit einer
höheren Betriebsspannung als der erste NMOS-Transistor und ei
nes zweiten PMOS-Bereiches zum Bilden eines zweiten PMOS-
Transistors mit einer höheren Betriebsspannung als der erste
PMOS-Transistor. (b) Bilden eines ersten Gateisolierfilmes in
dem ersten NMOS-Bereich und dem ersten PMOS-Bereich und Bilden
eines zweiten Gateisolierfilmes dicker als den ersten Gateiso
lierfilm in dem zweiten NMOS-Bereich und dem zweiten PMOS-
Bereich. (c) Bilden einer P-Dotierschicht einer relativ nied
rigen Konzentration in der Oberfläche des Halbleitersubstrates
in dem zweiten PMOS-Bereich. (d) Bilden eines Nicht-Einkri
stallsiliciumfilmes, der einen N-Dotierstoff mit einer relativ
hohen Konzentration aufweist, in dem ersten und dem zweiten
Gateisolierfilm. (e) Einführen eines P-Dotierstoffes mit rela
tiv hoher Konzentration nur in den Nicht-Einkristallsilicium
film in dem ersten PMOS-Bereich. (f) Bemustern des Nicht-
Einkristallsiliciumfilmes zum Bilden von Gateelektroden in dem
ersten NMOS-Bereich, dem ersten PMOS-Bereich, dem zweiten
NMOS-Bereich bzw. dem zweiten PMOS-Bereich.
Die Aufgabe wird auch gelöst durch ein Verfahren nach Anspruch
6.
Gemäß einem sechsten Aspekt der vorliegenden Erfindung weist
ein Halbleitervorrichtungherstellungsverfahren die Schritte
auf: (a) Definieren eines ersten NMOS-Bereiches und eines er
sten PMOS-Bereiches in einer Oberfläche eines Halbleitersub
strates zum Bilden eines ersten NMOS-Transistors bzw. eines
ersten PMOS-Transistors. Definieren eines zweiten NMOS-
Bereiches zum Bilden eines zweiten NMOS-Transistors mit einer
höheren Betriebsspannung als der erste NMOS-Transistor. Defi
nieren eines zweiten PMOS-Bereiches zum Bilden eines zweiten
PMOS-Transistors mit einer höheren Betriebsspannung als der
erste PMOS-Transistor. (b) Bilden eines Gateisolierfilmes in
dem ersten NMOS-Bereich und dem ersten PMOS-Bereich. Bilden
eines zweiten Gateisolierfilmes dicker als der erste Gateiso
lierfilm in dem zweiten NMOS-Bereich und dem zweiten PMOS-
Bereich. (c) Bilden einer P-Dotierschicht einer relativ nied
rigen Konzentration in der Oberfläche des Halbleitersubstrates
in dem zweiten PMOS-Bereich. (d) Bilden eines Nicht-Einkri
stallsiliciumfilmes mit keinem Dotierstoff in dem ersten und
zweiten Gateisolierfilm. (e) Einführen eines N-Dotierstoffes
mit einer relativ hohen ersten Konzentration nur in den Nicht-
Einkristallsiliciumfilm in dem ersten NMOS-Bereich, dem zwei
ten NMOS-Bereich und zweiten PMOS-Bereich. (f) Bilden von Ga
teelektroden unter Benutzung des Nicht-
Einkristallsiliciumfilmes in dem ersten NMOS-Bereich, dem er
sten PMOS-Bereich, dem zweiten NMOS-Bereich bzw. dem zweiten
PMOS-Bereich. Einführen eines P-Dotierstoffes bei einer rela
tiv hohen zweiten Konzentration in die in dem ersten PMOS-
Bereich gebildete Gateelektrode.
Bevorzugt weist gemäß einem siebten Aspekt bei dem Verfahren
der Schritt (f) einen Schritt nach dem Bemustern des Nicht-
Einkristallsiliciumfilmes und während der Bildung von Sour
ce/Drainschichten in dem ersten PMOS-Transistor einen Schritt
des Einführen des P-Dotierstoffes mit der zweiten Konzentrati
on in die in dem ersten PMOS-Bereich gebildete Gateelektrode
auf.
Bevorzugt weist gemäß einem achten Aspekt bei dem Verfahren
der Schritt (f) einen Schritt des Bemusterns des Nicht-
Einkristallsiliciumfilmes nach dem Einführen des P-Dotierstof
fes mit der zweiten Konzentration in den Nicht-Einkristall
siliciumfilm in den ersten PMOS-Bereich auf.
Bevorzugt ist gemäß einem neunten Aspekt bei dem Verfahren die
erste Konzentration gleich oder höher als die zweite Konzen
tration.
Gemäß einem zehnten Aspekt weist bei dem Verfahren der Schritt
(e) einen Schritt des Einführens von Stickstoff in den Nicht-
Einkristallsiliciumfilm in dem ersten NMOS-Bereich, dem zwei
ten NMOS-Bereich und dem zweiten PMOS-Bereich auf.
Bevorzugt weist gemäß einem elften Aspekt das Verfahren einen
Schritt (g) auf des Bemusterns des Nicht-Einkristallsilicium
filmes, des Bildens von Dotierionenimplantationspaaren von Er
streckungsschichten außerhalb der Seiten der Gateelektroden in
der Oberfläche des Halbleitersubstrates auf. Der Schritt (g)
weist einen Schritt des simultanehIonenimplantierens eines P-
Dotierstoffes auf unter Benutzung als Implantationsmasken der
Gateelektroden, die in dem ersten bzw. zweiten PMOS-Bereich
gebildet sind, so daß ein Paar von P-Erstreckungsschichten in
jedem des ersten und des zweiten PMOS-Bereiches gebildet wird.
Bevorzugt weist das Verfahren gemäß einem zwölften Aspekt ei
nen Schritt (g) auf des Bemusterns des Nicht-Einkristall
siliciumfilmes, des Bildens durch Ionenimplantation von Do
tierstoff von Paaren von Erstreckungsschichten außerhalb der
Seiten der Gateelektroden in der Oberfläche des Halbleitersub
strates auf. Der Schritt (g) weist einen Schritt des Bildens
eines Paares von P-Erstreckungsschichten nur in der Oberfläche
des Halbleitersubstrates in dem ersten PMOS-Bereich auf durch
Benutzen der in dem ersten PMOS-Bereich gebildeten Gateelek
trode als Implantationsmaske.
Nach der Halbleitervorrichtung nach Anspruch 1 ist nur der
zweite PMOS-Transistor ein MOS-Transistor vom vergrabenen Ka
naltyp. Das an den Kanal angelegte elektrische Feld ist somit
verringert, und die Trägermobilität ist vergrößert zum Verbes
sern des Drainstromes. Während der erste NMOS-Transistor und
der erste PMOS-Transistor, die bei einer niedrigen Betriebs
spannung tätig sind und einem niedrigen elektrischen Feld um
den Kanal unterworfen sind, MOS-Transistoren vom Oberflächen
kanaltyp sind, daher unterliegen sie weniger der Verringerung
der Zuverlässigkeit unter heißem Trägerstreß und Verringerung
der Zuverlässigkeit unter Vorspannungstemperaturstreß. Weiter
hin ist die vergrabene Kanalstruktur, die schwierig zu ver
kleinern ist, nur in dem zweiten PMOS-Transistor angewendet,
was die Verringerung der Abmessungen der Halbleitervorrichtung
erleichtert.
Gemäß der Halbleitervorrichtung nach Anspruch 2 verursacht das
Vorhandensein der P-Dotierschicht, die direkt unter dem Gatei
solationsfilm in dem zweiten PMOS-Transistor vorgesehen ist,
daß sich der Kanal in dem Inneren des Halbleitersubstrates
bildet, so daß der zweite PMOS-Transistor sicher vom vergrabe
nen Kanaltyp ist.
Gemäß der Halbleitervorrichtung nach Anspruch 3 enthält das
Paar von P-Source/Drainschichten ein Paar von P-Erstrec
kungsschichten. Dieses unterdrückt den Kurzkanaleffekt.
Gemäß der Halbleitervorrichtung nach Anspruch 4 enthält die
Gateelektrode des zweiten PMOS-Transistors einen relativ hoch
dotierten N-Dotierstoff. Dieses verringert den elektrischen
Widerstand der Gateelektrode.
Gemäß dem Herstellungsverfahren nach Anspruch 5 wird das Ein
führen von Dotierstoffen für die Gateelektroden in dem Schritt
(d) und (e) vor der Bildung der Gateelektrode durchgeführt.
Daher kann es unabhängig von dem Einführen von Dotierstoffen
zum Bilden der Source/Drainschichten durchgeführt werden, da
durch wird es leichter, die Dosen des eingeführten Dotierstof
fes zu steuern. Dieses Verfahren ist wirksam, wenn die Ga
teelektroden aus einem Mehrschichtfilm von z. B. Nicht-
Einkristallsilicium und einem Metallfilm oder einem Silicid
film zusammengesetzt sind, da in dem Fall das Einführen von
Dotierstoffen für die Elektroden nicht zu der gleichen Zeit
wie das Einführen von Dotierstoffen zum Bilden der Sour
ce/Drainschichten durchgeführt werden kann.
Gemäß dem Herstellungsverfahren nach Anspruch 6 wird das Ein
führen von Dotierstoffen für Gateelektroden mindestens in dem
ersten NMOS-Transistor, dem zweiten NMOS-Transistor und dem
zweiten PMOS-Transistor in dem Schritt (e) vor der Bildung der
Gateelektroden durchgeführt. Es kann daher unabhängig von dem
Einführen von Dotierstoffen zum Bilden der Source/Drainschich
ten durchgeführt werden, daher wird die Steuerung der Dosen
der eingeführten Dotierstoffe erleichtert.
Gemäß dem Herstellungsverfahren nach Anspruch 7 wird das Ein
führen von Dotierstoff in die Gateelektrode des ersten PMOS-
Transistors während der Bildung der Source/Drainschichten
durchgeführt. Dieses vereinfacht den Herstellungsprozeß.
Gemäß dem Herstellungsverfahren nach Anspruch 8 wird auch das
Einführen des Dotierstoffes für die Gateelektrode des ersten
PMOS-Transistors vor der Bildung der Gateelektroden durchge
führt. Es kann daher unabhängig von der Dotierstoffen zum Bil
den der Source/Drainschichten so durchgeführt werden, daß die
Dosen der eingeführten Dotierstoffe leicht gesteuert werden
können.
Gemäß dem Herstellungsverfahren nach Anspruch 9 ist die erste
Konzentration oder die Konzentration des in den Gates enthal
tenen Dotierstoffes gleich oder höher als die zweite Konzen
tration, nämlich die Konzentration von Dotierstoff, der in den
Source/Drainschichten enthalten ist. Somit kann die Schwellen
spannung gesteuert werden.
Gemäß dem Herstellungsverfahren nach Anspruch 10 wird Stick
stoff wie auch N-Dotierstoff in den Nicht-Einkristallsilicium
film in dem ersten NMOS-Bereich, dem zweiten NMOS-Bereich und
dem zweiten PMOS-Bereich eingeführt. Dieses verhindert die
Diffusion des P-Dotierstoffes, der während der Bildung der
Source/Drainschichten eingeführt wurde, so daß die Gateelek
trode vom N-Typ bleiben kann.
Gemäß dem Herstellungsverfahren nach Anspruch 11 wird der P-
Dotierstoff simultan ionenimplantiert unter Benutzung der in
dem ersten und dem zweiten PMOS-Bereich gebildeten Gateelek
troden als Implantationsmasken, so daß entsprechende Paare von
P-Erstreckungsschichten gebildet werden. Dieses verringert den
Prozeß zum Bilden der Erstreckungsschichten.
Gemäß dem Herstellungsverfahren nach Anspruch 12 wird ein Paar
von P-Erstreckungsschichten nur in der Oberfläche des Halblei
tersubstrates in dem ersten PMOS-Bereich unter Benutzung der
in dem ersten PMOS-Bereich gebildeten Gateelektrode als Im
plantationsmaske gebildet. Dieses verringert den Prozeß zum
Bilden der Erstreckungsschichten.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der folgenden Beschreibung von Ausführungsformen der
Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 bis 9 Schnittansichten, die ein Herstellungsver
fahren einer Halbleitervorrichtung gemäß
einer ersten Ausführungsform der vorlie
genden Erfindung zeigen;
Fig. 10 bis 13 Schnittansichten, die ein Herstellungsver
fahren einer Halbleitervorrichtung gemäß
einer zweiten Ausführungsform der vorlie
genden Erfindung zeigen;
Fig. 14 bis 21 Schnittansichten, die ein Herstellungsver
fahren einer Halbleitervorrichtung gemäß
einer dritten Ausführungsform der vorlie
genden Erfindung zeigen;
Fig. 22 bis 26 Schnittansichten, die ein Herstellungsver
fahren einer Halbleitervorrichtung gemäß
einer vierten Ausführungsform der vorlie
genden Erfindung zeigen;
Fig. 27 bis 29 Schnittansichten, die ein Herstellungsver
fahren einer Halbleitervorrichtung gemäß
einer fünftenAusführungsform der vorlie
genden Erfindung zeigen; und
Fig. 30 bis 51 Schnittansichten, die vorhandene Herstel
lungsverfahren von Halbleitervorrichtungen
zeigen.
Es wird Bezug genommen auf Fig. 1 bis 9, ein Herstellungs
verfahren einer Halbleitervorrichtung mit einem CMOS-Transi
stor 100A und einem CMOS-Transistor 100B wird als ein Herstel
lungsverfahren einer Halbleitervorrichtung gemäß einer ersten
Ausführungsform der vorliegenden Erfindung beschrieben. Die
Struktur des CMOS-Transistors 100A, der für niedrige Spannung
ausgelegt ist, und die des CMOS-Transistors 100B, der für hohe
Spannung ausgelegt ist, sind in Fig. 9 gezeigt, die den letz
ten Prozeßschritt darstellt.
Zuerst wird, wie in Fig. 1 gezeigt ist, der Elementisolati
onsfilm 20 selektiv in der Oberfläche des Halbleitersusbtrates
10 zum Definieren eines Niederspannungs-NMOS-Bereiches LNR und
eines Niederspannungs-PMOS-Bereiches LPR zum Bilden eines Nie
derspannungs-NMOS-Transistors und eines Niederspannungs-PMOS-
Transistors gebildet. Ein Hochspannungs-NMOS-Bereich HNR und
Hochspannungs-PMOS-Bereich HPR zum Bilden eines Hochspannungs-
NMOS-Transistors und eines Hochspannungs-PMOS-Transistors wer
den ebenfalls selektiv in der Oberfläche des Siliciumsubstra
tes 10 gebildet.
Dann werden P-Wannenbereiche PW mit P-Dotierstoff in der Ober
fläche des Halbleitersubstrates 10 in dem Niederspannungs-
NMOS-Bereich LNR und dem Hochspannungs-NMOS-Bereich HNR gebil
det. N-Wannenbereiche NW mit einem N-Dotierstoff werden in der
Oberfläche des Halbleitersubstrates 10 in dem Niederspannungs-
PMOS-Bereich LPR und dem Hochspannungs-PMOS-Bereich HPR gebil
det. Bei der Beschreibung unten können die P-Wannenbereiche PW
und die N-Wannenbereiche NW einfach zusammen als ein Silicium
substrat bezeichnet werden.
Ein Gateisolierfilm 41, z. B. ein Isolierfilm aus Siliciumoxid
wird dann über dem gesamten Niederspannungs-NMOS-Bereich LNR
und dem Niederspannungs-PMOS-Bereich LPR auf dem Siliciumsub
strat 10 gebildet. Ein Gateisolierfilm 42, z. B. ein Isolier
film aus Siliciumoxid ist über dem gesamten Hochspannungs-
NMOS-Bereich HNR und Hochspannungs-PMOS-Bereich HPR auf dem
Siliciumsubstrat 10 gebildet.
Der Gateisolierfilm 41 ist zu einer Dicke von ungefähr 0,5 bis
3 nm in Hinblick auf die Siliciumoxidfilmdicke gebildet, und
der Gateisolierfilm 42 ist zu einer Dicke von ungefähr 3 bis
10 nm in Hinblick auf die Siliciumoxidfilmdicke gebildet.
Ein P-Dotierstoff wird dann durch Ionenimplantation zu einer
relativ niedrigen Konzentration (P-) in die Oberfläche des Si
liciumsubstrates 10 in dem Hochspannungs-PMOS-Bereich HPR ein
geführt, indem der MOS-Transistor mit vergrabenem Kanal später
zu bilden ist, wodurch eine Niederkonzentrationsdotierschicht
30 gebildet wird. Fig. 1 zeigt den Prozeßschritt, bei dem der
P-Dotierstoff in den Hochspannungs-PMOS-Bereich HPR durch Io
nenimplantation eingeführt wird, wobei der Teil mit Ausnahme
des Hochspannungs-PMOS-Bereiches HPR durch eine Resistmaske
R11 bedeckt ist, die durch Photolithographie bemustert ist.
Die Niederkonzentrationsdotierschicht 30 wird durch Ionenim
plantation von Bor (B) oder Bordifluorid (BF2) gebildet.
Als nächstes wird in dem in Fig. 2 gezeigten Prozeß ein
Nicht-Einkristallsiliciumfilm 50 mit einer Dicke von 50 bis
300 nm durch CVD über der gesamten Oberfläche des Siliciumsub
strates 10 gebildet. Dieser Nicht-Einkristallsiliciumfilm 50
ist aus Polysilicium oder amorphem Silicium gebildet und ent
hält einen N-Dotierstoff, z. B. P (Phosphor) mit einer Konzen
tration von 5 × 1020 bis 1 × 1022/cm3.
Als nächstes wird bei dem in Fig. 3 gezeigten Prozeß eine Re
sistmaske R12 durch Photolithographie bemustert zum Bedecken
des Teiles mit der Ausnahme des Niederspannungs-PMOS-Bereiches
LPR, und ein P-Dotierstoff, z. B. B oder BF2 wird durch Io
nenimplantation in den Nicht-Einkristallsiliciumfilm 50 auf
dem Niederspannungs-PMOS-Bereich LPR eingeführt, so daß ein P-
Nicht-Einkristallsiliciumfilm 50B gebildet wird. Bezüglich der
Bedingungen dieser Ionenimplantation, wenn B benutzt wird,
wird es mit einer Implantationsenergie von 1 keV bis 10 keV und
einer Dosis von 1 × 1015 bis 1 × 1016/cm2 durchgeführt, oder wenn
BF2 benutzt wird, wird es mit einer Implantationsenergie von
5 keV bis 50 keV und einer Dosis von 1 × 1015 bis 1 × 1016/cm2 durch
geführt; die Konzentration wird so eingestellt, daß die Wir
kung des N-Dotierstoffes, der in dem Nicht-Einkristall
siliciumfilm 50 enthalten ist, aufgehoben wird.
Nach dem Entfernen der Resistmaske R12 werden, wie in Fig. 4
gezeigt ist, der Nicht-Einkristallsiliciumfilm 50 und der
Nicht-Einkristallsiliciumfilm 50B durch Photolithographie be
mustert zum Bilden einer Gateelektrode 51 in dem Niederspan
nungs-NMOS-Bereich LNR, einer Gateelektrode 53 in dem Nieder
spannungs-PMOS-Bereich LPR und von Gateelektroden 52 in dem
Hochspannungs-NMOS-Bereich HNR und dem Hochspannungs-PMOS-
Bereich HPR.
Als nächstes wird, wie in Fig. 4 gezeigt ist, eine Resistmas
ke R13 durch Photolithographie bemustert zum Bedecken des Tei
les mit Ausnahme des Niederspannungs-PMOS-Bereiches LPR, und
ein P-Dotierstoff, z. B. B oder BF2 wird durch Ionenimplantati
on zu einer relativ niedrigen Konzentration (P-) in die Ober
fläche des Siliciumsubstrates 10 in dem Niederspannungs-PMOS-
Bereich LPR unter Benutzung der Gateelektrode 53 als eine Im
plantationsmaske eingeführt, so daß ein Paar von Erstreckungs
schichten 62 gebildet wird. Bei dieser Ionenimplantation wird
B mit einer Implantationsenergie von 0,1 keV bis 3 keV und einer
Dosis von 5 × 1013 bis 1 × 1015/cm2 implantiert, oder BF2 wird mit
einer Implantationsenergie von 1 keV bis 10 keV und einer Dosis
von 5 × 1013 bis 1 × 1015/cm2 implantiert.
Das Paar von Erstreckungsschichten 62 wird auf solche Weise
vorgesehen, daß sie aufeinander durch den Bereich des Silici
umsubstrates 10 zuweisen, der unter der Gateelektrode 53 ange
ordnet ist. Der unter der Gateelektrode 53 angeordnete Bereich
des Siliciumsubstrates 10 dient als der Kanalbereich.
Die Erstreckungsschichten sind Komponenten, die wirksam zum
Unterdrücken des Kurzkanaleffektes sind, die Dotierschichten
sind, die mit einem flacheren Übergang als die später gebilde
ten Hauptsource/Drainschichten gebildet sind; während sie
Source/Drainerstreckungsschichten genannt werden sollen, da
sie den gleichen Leitungstyp wie die Hauptsource/Drainschich
ten und die gleiche Funktion wie Source/Drainschichten aufwei
sen, sie werden jedoch Erstreckungsschichten zur Bequemlich
keit genannt. Erstreckungsschichten werden ebenfalls in ande
ren Bereichen durch einen ähnlichen Prozeß gebildet.
Fig. 5 zeigt die Struktur, die nach der Bildung der Erstrec
kungsschichten in den individuellen Bereichen erhalten wird,
wobei Paare von Erstreckungsschichten 61 und 63 in der Ober
fläche des Siliciumsubstrates 10 in dem Niederspannungs-NMOS-
Bereich LNR bzw. dem Hochspannungs-NMOS-Bereich HNR durch Ein
führen eines N-Dotierstoffes, z. B. Arsen (As) zu einer relativ
niedrigen Konzentration (mit einer Implantationsenergie von
0,2 keV bis 10 keV und einer Dosis von 1 × 1014 bis 2 × 1015/cm2) ge
bildet sind, und ein Paar von Erstreckungsschichten 64 ist in
der Oberfläche des Siliciumsubstrates 10 in dem Hochspannungs-
PMOS-Bereich HPR durch Einführen eines P-Dotierstoffes, z. B. B oder
BF2, zu einer relativ niedrigen Konzentration (P-) durch Io
nenimplantation gebildet. Bei dieser Ionenimplantation wird B
mit einer Implantationsenergie von 0,1 keV bis 3 keV und einer
Dosis von 5 × 1013 bis 1 × 1015/cm2 implantiert, oder BF2 wird mit
einer Implantationsenergie von 1 keV bis 10 keV und einer Dosis
von 5 × 1013 bis 1 × 1015/cm2 implantiert.
Das Paar von Erstreckungsschichten 62 wird auf eine solche
Weise gebildet, daß die Niederkonzentrationsdotierschicht 30
dazwischen eingefügt ist.
Fig. 5 zeigt einen Prozeß zum Bilden eines Seitenwandschutz
filmes (Seitenwandisolierfilm) zum Schützen der Seitenwände
der Gateelektroden 51, 52 und 53, wobei ein Isolierfilm OX1
wie ein Siliciumoxidfilm über der gesamten Oberfläche des Si
liciumsubstrates 10 gebildet wird.
Darauf folgend werden bei dem in Fig. 6 gezeigten Prozeß die
Teile des Isolierfilmes OX1, die auf der Oberseite der Ga
teelektroden 51, 52 und 53 und auf dem Siliciumsubstrat 12 an
geordnet sind, durch anisotropes Ätzen entfernt, wodurch der
Isolierfilm OX1 nur auf den Seitenwänden der Gateelektroden
51, 52 und 53 belassen wird, so daß Seitenwandschutzfilme 70
gebildet werden. Bei diesem Prozeß wird der Gateisolierfilm 41
auch in den Teilen entfernt, in denen er nicht durch die Ga
teelektroden 51 und 53 und die Seitenwandschutzfilme 70 be
deckt ist, und der Gateisolierfilm 42 wird ebenfalls in den
Teilen entfernt, in denen er nicht durch die Gateelektroden 52
und die Seitenwandschutzfilme 70 bedeckt ist.
Als nächstes wird in dem in Fig. 7 gezeigten Prozeß eine Re
sistmaske R14 durch Photolithographie zum Bedecken des Teiles
mit der Ausnahme des Niederspannungs-PMOS-Bereiches LPR bemu
stert, und ein P-Dotierstoff, z. B. B oder BF2, wird in den Nie
derspannungs-PMOS-Bereich LPR unter Benutzung der Gateelektro
de 53 und der Seitenwandschutzfilme 70 als eine Implantations
maske durch Ionenimplantation eingeführt, so daß ein Paar von
Source/Drainschichten 82 in der Oberfläche des Siliciumsub
strates 10 gebildet wird.
Bei dieser Ionenimplantation wird B mit einer Implantationse
nergie von 1 keV bis 10 keV und einer Dosis von 1 × 1015 bis
1 × 1016/cm2 implantiert, oder BF2 wird mit einer Implantationse
nergie von 5 keV bis 50 keV und einer Dosis von 1 × 1015 bis
1 × 1016/cm2 implantiert.
Source/Drainschichten werden ähnlich auch in anderen Bereichen
gebildet. Nach der Bildung der Source/Drainschichten werden
Schäden, die durch die Ionenimplantation verursacht sind,
durch Anwenden eines Wärmeprozesses geheilt.
Fig. 8 zeigt die Struktur, bei der Source/Drainschichten in
den individuellen Bereichen gebildet sind, wobei ein Paar von
Source/Drainschichten 81 und 83 in der Oberfläche des Silici
umsubstrates 10 in den Niederspannungs-NMOS-Bereich LNR bzw.
dem Hochspannungs-NMOS-Bereich HNR gebildet sind durch Einfüh
ren eines N-Dotierstoffes z. B. As zu einer relativ hohen Kon
zentration (mit einer Implantationsenergie von 10 keV bis 80 keV
und einer Dosis von 1 × 1015 bis 6 × 1015/cm2), und ein Paar von
Source/Drainschichten 84 wird in der Oberfläche des Silicium
substrat 10 in dem Hochspannungs-PMOS-Bereich HPR durch Ein
führen eines P-Dotierstoffes, z. B. B oder BF2, zu einer relativ
niedrigen Konzentration gebildet.
Bei dieser Ionenimplantation wird B mit einer Implantationse
nergie von 1 keV bis 10 keV und einer Dosis von 1 × 1015 bis
1 × 1016/cm2 implantiert, oder BF2 wird mit einer Implantationse
nergie von 5 keV bis 50 keV und einer Dosis von 1 × 1015 bis
1 × 1016/cm2 implantiert.
Als nächstes wird bei dem in Fig. 9 gezeigten Prozeß ein Film
aus einem hochschmelzenden Metall, z. B. Cobalt (Co) durch
Sputtern durch Bedecken der gesamten Oberfläche des Silicium
substrates gebildet, und eine Hochtemperaturbehandlung bei 350
bis 600°C wird zum Bilden eines Silicidfilmes in den Teilen, in
dem der hochschmelzende Metallfilm in Kontakt mit der offen
liegenden Oberfläche des Siliciumsubstrates 10 und den offen
liegenden Oberflächen der Gateelektroden 51, 52 und 53 steht,
angewendet. Der hochschmelzende Metallfilm, der unsilicidiert
verbleibt, wird dann entfernt, und eine weitere thermische Be
handlung wird angewendet zum Bilden von Cobaltsilicidfilmen
(CoSi2) 90; der Niederspannungs-CMOS-Transistor 100A und der
Hochspannungs-CMOS-Transistor 100B sind somit erhalten.
In Fig. 9 ist ein PMOS-Transistor mit vergrabenem Kanal nur
in dem CMOS-Transistor 100B vorgesehen, der für hohe Spannun
gen ausgelegt ist; NMOS-Transistoren mit Oberflächenkanal sind
in dem Niederspannungs-NMOS-Bereich LNR und dem Hochspannungs-
NMOS-Bereich HNR gebildet, und ein PMOS-Transistor mit Ober
flächenkanal ist in dem Niederspannungs-PMOS-Bereich LPR ge
bildet.
Die Struktur mit vergrabenem Kanal schwächt das elektrische
Feld ab, das an den Kanal angelegt wird und verstärkt die Trä
gerbeweglichkeit. Da folglich der PMOS-Transistor in dem Hoch
spannungs-CMOS-Transistor 100B vom Typ des vergrabenen Kanals
ist, sieht er einen verbesserten Drainstrom im Vergleich mit
dem Typ des Oberflächenkanales vor.
Die Transistoren, die nicht der Hochspannungs-PMOS-Transistor
sind, sind vom Typ des Oberflächenkanales, so können sie unter
der Verringerung der Zuverlässigkeit unter Streß heißer Träger
oder der Verringerung der Zuverlässigkeit unter Vorspannungs
temperaturstreß (NBTI) leiden; die Zuverlässigkeitsverringe
rung tritt sehr wahrscheinlich nicht auf, da das elektrische
Feld in dem Niederspannungs-CMOS-Transistoren schwach ist.
Weiterhin erleichtert die Tatsache, daß nur der Hochspannungs-
PMOS-Transistor den vergrabenen Kanal hat, die Größenverringe
rung der Halbleitervorrichtung.
Weiterhin enthält die Gateelektrode des Hochspannungs-PMOS-
Transistors N-Dotierstoff mit hoher Konzentration, was den
elektrischen Widerstand der Gateelektrode verringert.
Weiterhin werden, wie unter Bezugnahme auf Fig. 2 und 3 be
schrieben wurde, Dotierstoffe in die Gateelektroden aller MOS-
Transistoren eingeführt vor der Bildung der Gateelektroden.
Die Dotierstoffe können somit in die Gateelektroden getrennt
von dem Einführen der Dotierstoffe zum Bilden der Sour
ce/Drainschichten eingeführt werden, so daß die Dosen der Do
tierstoffe leicht gesteuert werden können. Wenn die Gateelek
troden aus einem Mehrschichtfilm eines Nicht-Einkristall
siliciums und eines Metallfilmes oder eines Silicidfilmes ge
bildet werden, können die Dotierstoffe nicht zu der gleichen
Zeit wie die Einführung der Dotierstoffe zur Bildung der Sour
ce/Drainschichten eingeführt werden, so daß das Herstellungs
verfahren dieser Ausführungsform sehr wirksam ist.
Es wird bezug genommen auf Fig. 10 bis 13, ein Herstel
lungsverfahren einer Halbleitervorrichtung mit einem CMOS-
Transistor 200A und einem CMOS-Transistor 200B wird als ein
Herstellungsverfahren einer Halbleitervorrichtung gemäß einer
zweiten Ausführungsform der vorliegenden Erfindung beschrie
ben. Die Struktur des CMOS-Transistors 200A, der für niedrige
Spannung ausgelegt ist, und die des CMOS-Transistors 200B, der
für hohe Spannung ausgelegt ist, sind in Fig. 13 gezeigt, die
den letzten Prozeßschritt zeigt. Die gleichen Komponenten wie
jene, die in dem Herstellungsverfahren des CMOS-Transistors
100A für niedrige Spannungen und des CMOS-Transistors 100B für
hohe Spannungen, die unter Bezugnahme auf Fig. 1 bis 9 be
schrieben wurden, sind mit den gleichen Bezugszeichen bezeich
net und werden hier nicht wieder beschrieben.
Zuerst wird, wie in Fig. 10 gezeigt ist, durch die unter Be
zugnahme auf Fig. 1 und 2 beschriebenen Prozeßschritte ein
Gateisolationsfilm 41 insgesamt über dem Niederspannungs-NMOS-
Bereiches LNR und dem Niederspannungs-PMOS-Bereiches LPR auf
dem Siliciumsubstrat 1 gebildet, und ein Gateisolierfilm 42
wird insgesamt über dem Hochspannungs-NMOS-Bereich HNR und dem
Hochspannungs-PMOS-Bereich HPR gebildet, und eine Niederkon
zentrationsdotierschicht 30 wird auf der Oberfläche des Sili
ciumsubstrates 1 in dem Hochspannungs-PMOS-Bereich HPR gebil
det.
Dann wird ein Nicht-Einkristallsiliciumfilm 50A durch CVD auf
den Gateisolierfilmen 41 und 42 gebildet. Dieser Nicht-
Einkristallsiliciumfilm 50A enthält keinen Dotierstoff.
Als nächstes wird in dem in Fig. 10 gezeigten Prozeß eine Re
sistmaske R21 durch Photolithographie zum Bedecken nur des
Niederspannungs-PMOS-Bereiches LPR bemustert, und ein N-
Dotierstoff, z. B. Phosphor (P) wird durch Ionenimplantation in
den Niederspannungs-NMOS-Bereich LNR, den Hochspannungs-NMOS-
Bereich HNR und den Hochspannungs-PMOS-Bereich HPR eingeführt,
so daß ein N-Nicht-Einkristallsiliciumfilm 50C gebildet wird.
Diese Ionenimplantation wird mit einer Implantationsenergie
von 5 keV bis 30 keV und einer Dosis von 4 × 1015 bis 1 × 1016/cm2
durchgeführt.
Nach dem Entfernen der Resistmaske R21 werden, wie in Fig. 11
gezeigt ist, der Nicht-Einkristallsiliciumfilm 50A und der
Nicht-Einkristallsiliciumfilm 50C durch Photolithographie zum
Bilden einer Gateelektrode 54 in dem Niederspannungs-NMOS-
Bereich LNR, einer Gateelektrode 55 in dem Niederspannungs-
PMOS-Bereich LPR und von Gateelektroden 56 in dem Hochspan
nungs-NMOS-Bereich HNR und dem Hochspannungs-PMOS-Bereich HPR
bemustert.
Darauf folgend werden durch die unter Bezugnahme auf die
Fig. 4 bis 6 beschriebenen Prozeßschritte Erstreckungsschichten
61 bis 64 gebildet, und der Seitenwandschutzfilm (Seitenwandi
solierfilm) 70 wird zum Schützen der Seitenwände der Gateelek
troden 54, 55 und 56 gebildet.
Als nächstes wird in dem in Fig. 12 gezeigten Prozeß eine Re
sistmaske R22 durch Photolithographie zum Bedecken des Teiles
mit Ausnahme des Niederspannungs-PMOS-Bereiches LPR bemustert,
und ein P-Dotierstoff, z. B. B oder BF2, wird durch zu einer re
lativ hohen Konzentration in den Niederspannungs-PMOS-Bereich
LPR unter Benutzung der Gateelektrode 55 und der Seitenwand
schutzfilme 70 als Implantationsmaske durch Ionenimplantation
eingeführt, so daß ein Paar von Source/Drainschichten 82 in
der Oberfläche des Siliciumsubstrates 10 gebildet wird.
Bei dieser Ionenimplantation wird B mit einer Implantationse
nergie von 0,1 keV bis 10 keV und einer Dosis von 1 × 1015 bis
1 × 1016/cm2 implantiert, oder BF2 wird mit einer Implantationse
nergie von 5 keV bis 50 keV und einer Dosis von 1 × 1015 bis
1 × 1016/cm2 implantiert.
Bei diesem Prozeß wird der gleiche P-Dotierstoff, wie er in
die Source/Drainschichten 82 eingeführt wurde, in die nicht
dotierte Gateelektrode 55 eingeführt, was die Differenz in der
Arbeitsfunktion zwischen der Gateelektrode 55 und dem Silici
umsubstrat 10 verringert und die Schwellenspannung verringert.
Darauf folgend werden Source/Drainschichten 81, 83 und 84
durch den unter Bezugnahme auf Fig. 8 beschriebenen Prozeß
gebildet. Während der Bildung der Source/Drainschichten 84,
wird ein P-Dotierstoff in die Gateelektrode 56 in dem Hoch
spannungs-PMOS-Bereich HPR eingeführt. Es ist jedoch wün
schenswert, die Gateelektrode 56 vom N-Typ zu halten in dem
Hochspannungs-PMOS-Bereich HPR. Wenn folglich die Dosis des N-
Dotierstoffes 4 × 1015/cm2 oder mehr in dem in Fig. 10 gezeig
ten Schritt ist, dann wird die Dosis des P-Dotierstoffes auf
4 × 1015/cm2 oder weniger bei der Bildung der Source/Drain
schichten 84 gesetzt. Da P (Phosphor) leichter zu aktivieren
ist als B (Bor) wird der Typ N, wenn die gleichen Dosen be
nutzt werden.
Nach dem Bilden der Source/Drainschichten können Schäden, die
durch die Ionenimplantation verursacht sind, durch Anwenden
eines thermischen Prozesses repariert werden.
Als nächstes wird in dem in Fig. 13 gezeigten Prozeß ein Film
aus einem hochschmelzenden Metall, z. B. Cobalt (Co) durch
Sputtern zum Bedecken der gesamten Oberfläche des Siliciumsub
strates 10 gebildet, und eine Hochtemperaturbehandlung bei
350-600°C wird angewendet zum Bilden eines Siliciumfilmes in
den Teilen, in denen der hochschmelzende Metallfilm in Kontakt
mit der offenliegenden Oberfläche des Siliciumsubstrates 10
und den offenliegenden Oberflächen der Gateelektroden 54, 55
und 56 steht. Der hochschmelzende Metallfilm, der unsilici
diert verbleibt, wird dann entfernt, und eine weitere Wärmebe
handlung wird zum Bilden von Cobaltsilicidfilmen (CoSi2) 90
angewendet; somit werden der Niederspannungs-CMOS-Transistor
200A und der Hochspannungs-CMOS-Transistor 200B erhalten.
In Fig. 13 ist ein PMOS-Transistor mit vergrabenem Kanal nur
in dem CMOS-Transistor 200B vorgesehen, der für hohe Spannun
gen ausgelegt ist; die NMOS-Transistoren mit Oberflächenkanal
sind in dem Niederspannungs-NMOS-Bereich LNR und dem Hochspan
nungs-NMOS-Bereich HNR gebildet, und ein PMOS-Transistor mit
Oberflächenkanal ist in dem Niederspannungs-PMOS-Bereich LPR
gebildet.
Die Struktur mit vergrabenen Kanal schwächt das elektrische
Feld ab, das an den Kanal angelegt ist und erhöht die Träger
beweglichkeit. Folglich sieht der PMOS-Transistor in dem Hoch
spannungs-CMOS-Transistor 200B, der vom Typ des vergrabenen
Kanales ist, einen verbesserten Drainstrom im Vergleich mit
dem Typ des Oberflächenkanales vor.
Die Transistoren, die nicht der Hochspannungs-PMOS-Transistor
sind, sind vom Typ des Oberflächenkanales, so daß sie unter
der Verringerung der Zuverlässigkeit unter Streß heißer Träger
oder der Verringerung der Zuverlässigkeit unter Vorspannung
stemperaturstreß (NBTI) leiden können; die Zuverlässigkeits
verringerung ist jedoch nicht sehr wahrscheinlich, da das
elektrische Feld schwach in den Niederspannungs-CMOS-
Transistoren ist.
Weiterhin erleichtert die Tatsache, daß nur der Hochspannungs-
PMOS-Transistor der Typ vom vergrabenen Kanal ist, die Größen
verringerung der Halbleitervorrichtung.
Weiterhin wird, wie unter Bezugnahme auf Fig. 10 beschrieben
wurde, das Einführen der Dotierstoffe in die Gateelektroden
der Transistoren, die nicht der Niederspannungs-PMOS-
Transistor sind, vor der Bildung der Gateelektroden durchge
führt; es kann daher unabhängig von dem Einführen der Dotier
stoffe zum Bilden der Source/Drainschichten durchgeführt wer
den, was es leichter macht, die Dosen der eingeführten Dotier
stoffe zu steuern.
Während der Bildung des N-Nicht-Einkristallsiliciumfilmes 50C
durch Dotierstoffimplantation, wie unter Bezugnahme auf Fig.
10 beschrieben wurde, kann Stickstoff (N) mit einer Implanta
tionsenergie von 3 bis 30 keV und einer Dosis von 2 × 1015 bis
4 × 1015/cm2 zum Beispiel implantiert werden. Dieses verhindert
die Diffusion des P-Dotierstoffes (hier Bor), der während der
Bildung der Source/Drainschichten 84 eingeführt wurde, so daß
die Gateelektrode 56 vom N-Typ bleiben kann.
Bedingungen für die Stickstoffimplantation werden so einge
stellt, daß die Stickstoffschicht tiefer als der P-Dotierstoff
gebildet wird, der während der Bildung der Source/Drainschich
ten 84 eingeführt wird, so daß sie nicht den Gateisolierfilm
erreicht; bevorzugt wird die Stickstoffschicht unter solchen
Bedingungen gebildet, daß die P-Dotierstoffschichten in der
Nähe vorhanden sind.
Das Einführen von Stickstoff verbessert deshalb auch die Zu
verlässigkeit und die Treiberfähigkeit der NMOS-Transistoren.
Es wird Bezug genommen auf Fig. 14 bis 21, ein Herstel
lungsverfahren einer Halbleitervorrichtung mit einem CMOS-
Transistor 300A und einem CMOS-Transistor 300B wird als ein
Herstellungsverfahren einer Halbleitervorrichtung gemäß einer
dritten Ausführungsform der vorliegenden Erfindung beschrie
ben. Die Struktur des CMOS-Transistors 300A, der für niedrige
Spannungen ausgelegt ist, und die des CMOS-Transistors 300B,
der für hohe Spannungen ausgelegt ist, sind in Fig. 21 ge
zeigt, die den letzten Prozeßschritt darstellt. Die gleichen
Komponenten wie jene, die in dem Herstellungsverfahren des
CMOS-Transistors 100A für niedrige Spannung und des CMOS-
Transistors 100B für hohe Spannung gezeigt sind, die unter Be
zugnahme auf Fig. 1 bis 9 beschrieben sind, sind mit den
gleichen Bezugszeichen gezeigt und werden hier nicht wieder
beschrieben.
Zuerst wird durch die Prozeßschritte, die unter Bezugnahme auf
Fig. 1 und 2 beschrieben wurden, wie in Fig. 14 gezeigt
ist, ein Gateisolierfilm 41 über dem gesamten Niederspannungs-
NMOS-Bereich LNR und dem Niederspannungs-PMOS-Bereich LPR auf
dem Siliciumsubstrat 10 gebildet, und ein Gateisolierflim 42
wird über dem gesamten Hochspannungs-NMOS-Bereich HNR und dem
Hochspannungs-PMOS-Bereich HPR gebildet und eine Niederkonzen
trationsdotierschicht 30 wird auf der Oberfläche des Silicium
substrates 10 in dem Hochspannungs-PMOS-Bereich HPR gebildet.
Dann wird ein Nicht-Einkristallsiliciumfilm 50A durch CVD auf
den Gateisolierfilmen 41 und 42 gebildet. Dieser Nicht-
Einkristallsiliciumfilm 50A enthält keinen Dotierstoff.
Als nächstes wird in dem in Fig. 14 gezeigten Prozeß eine Re
sistmaske R31 durch Photolithographie zum Bedecken nur des
Niederspannungs-PMOS-Bereich LPR bemustert, und ein N-
Dotierstoff, z. B. P wird durch Ionenimplantation in den Nie
derspannungs-NMOS-Bereich LNR, den Hochspannungs-NMOS-Bereich
HNR und den Hochspannungs-PMOS-Bereich HPR eingeführt, so daß
ein N-Nicht-Einkristallsiliciumfilm 50C gebildet wird. Diese
Ionenimplantation wird mit einer Implantationsenergie von 5 keV
bis 30 keV und einer Dosis 4 × 1015 bis 1 × 1016/cm2 durchgeführt.
Zuerst wird, wie in Fig. 14 gezeigt ist, nach dem Entfernen
der Resistmaske R31 in dem in Fig. 15 gezeigten Prozeß eine
Resistmaske R32 bemustert durch Lithographie zum Bedecken des
Teiles mit der Ausnahme des Niederspannungs-PMOS-Bereiches
LPR, und ein P-Dotierstoff, z. B. B oder BF2, wird in den Nicht-
Einkristallsiliciumfilm 50A auf dem Niederspannungs-PMOS-
Bereich LPR zum Bilden eines P-Nicht-Einkristallsiliciumfilmes
50D durch Ionenimplantation eingeführt.
Bei dieser Ionenimplantation wird B mit einer Implantationse
nergie von 1 keV bis 10 keV mit einer Dosis von 1 × 1015 bis
1 × 1016/cm2 implantiert, oder BF2 wird mit einer Implantationse
nergie von 5 keV bis 50 keV und einer Dosis von 1 × 1015 bis
1 × 1016/cm2 implantiert.
Nach dem Entfernen der Resistmaske R32 wird in dem in Fig. 16
gezeigten Prozeß ein Film aus einem hochschmelzenden Metall,
z. B. Cobalt (Co) durch Sputtern zum Bedecken der gesamten
Oberfläche des Nicht-Einkristallsiliciumfilmes 50C und des
Nicht-Einkristallsiliciumfilmes 50D gebildet, und eine
Hochtemperaturbehandlung bei 350-600°C wird zum Bilden eines
Silicidfilmes angewendet. Der hochschmelzende Metallfilm, der
unsilicidiert bleibt, wird dann entfernt, und eine weitere
Wärmebehandlung wird zum Bilden eines Cobaltsilicidfilmes
(CoSi2) 91 angewendet.
Dann wird ein Siliciumnitridfilm SN auf der gesamten Oberflä
che des Cobaltsilicidfilmes 91 gebildet. Der Siliciumnitrid
film SN dient als ein Film, der den Cobaltsilicidfilm 91
schützt.
Als nächstes werden in dem in Fig. 17 gezeigten Prozeß der
Cobaltsilicidfilm 91 und der Siliciumnitridfilm SN durch Pho
tolithographie zusammen mit dem Nicht-Einkristallsiliciumfilm
50C und dem Nicht-Einkristallsiliciumfilm 50D bemustert, wo
durch eine Gateelektrode 54 in dem Niederspannungs-NMOS-
Bereich LNR, eine Gateelektrode 57 in dem Niederspannungs-
PMOS-Bereich LPR und Gateelektroden 56 in dem Hochspannungs-
NMOS-Bereich HNR und dem Hochspannungs-PMOS-Bereich HPR gebil
det werden. Der Cobaltsilicidfilm 91 und der Siliciumnidtrid
film SN werden auf der Oberseite aller Gateelektroden gelas
sen.
Darauf folgend wird durch die Prozeßschritte, die unter Bezug
nahme auf Fig. 4 bis 6 beschrieben sind, Erstreckungs
schichten 61 bis 64 gebildet, und Seitenwandschutzfilme (Sei
tenwandisolierfilme) 70 werden zum Schützen der Seitenwände
der Gateelektroden 54, 57 und 56 gebildet. Die Seitenwand
schutzfilme 70 werden auch auf den Seiten des Cobaltsilicid
filmes 91 und des Siliciumnitridfilmes SN gebildet.
Als nächstes wird in dem in Fig. 18 gezeigten Prozeß eine Re
sistmaske R33 durch Photolithographie zum Bedecken des Teiles
mit der Ausnahme des Niederspannungs-PMOS-Bereiches LPR bemu
stert, und ein P-Dotierstoff, z. B. B oder BF2, wird durch Io
nenimplantation zu einer relativ hohen Konzentration in den
Niederspannungs-PMOS-Bereich LPR unter Benutzung der Gateelek
trode 57, der gestapelten Schichten des Cobaltsilicidfilmes 91
und des Siliciumnitridfilmes SN und der Seitenwandschutzfilme
70 als Implantationsmaske eingeführt, so daß ein Paar von
Source/Drainschichten 82 in der Oberfläche des Siliciumsub
strates 10 gebildet wird.
Bei dieser Ionenimplantation wird B mit einer Implantationse
nergie von 1 keV bis 10 keV und einer Dosis von 1 × 1015 bis
1 × 1016/cm2 dotiert, oder BF2 wird mit einer Implantationsener
gie von 5 keV bis 50 keV und einer Dosis von 1 × 1015 bis
1 × 1016/cm2 implantiert.
Source/Drainschichten werden ähnlich auch in anderen Bereichen
gebildet. Nach der Bildung der Source/Drainschichten können
Schäden, die durch die Ionenimplantation verursacht sind,
durch Anwenden einer Wärmebehandlung repariert werden.
Fig. 19 zeigt die Struktur, bei der Source/Drainschichten in
individuellen Bereichen gebildet sind, während Paar von Sour
ce/Drainschichten 81 und 83 in der Oberfläche des Siliciumsub
strates 10 in dem Niederspannungs-NMOS-Bereich LNR bzw. dem
Hochspannungs-NMOS-Bereich HNR gebildet sind, indem ein N-
Dotierstoff z. B. As zu einer relativ hohen Konzentration (mit
einer Implantationsenergie von 10 keV bis 80 keV und einer Dosis
von 1 × 1015 bis 6 × 1015/cm2) eingeführt wird, und ein Paar von
Source/Drainschichten 84 wird in der Oberfläche des Silicium
substrates 10 in dem Hochspannungs-PMOS-Bereich HPR durch Ein
führen eines P-Dotierstoffes, z. B. B oder BF2, zu einer relativ
niedrigen Konzentration gebildet.
Bei dieser Ionenimplantation wird B mit einer Implantationse
nergie von 1 keV bis 10 keV und einer Dosis von 1 × 1015 bis
1 × 1016/cm2 implantiert, oder BF2 wird mit einer Implantationse
nergie von 5 keV bis 50 keV und einer Dosis von 1 × 1015 bis
1 × 1016/cm2 implantiert.
Als nächstes wird in dem in Fig. 20 gezeigten Prozeß ein Film
eines hochschmelzenden Metalles, z. B. Cobalt (Co) durch Sput
tern zum Bedecken der gesamten Oberfläche des Siliciumsubstra
tes 10 gebildet, und eine Hochtemperaturwärmebehandlung bei
350-600°C wird dann zum Bilden eines Silicidfilmes in den Tei
len angelegt, in denen der hochschmelzende Metallfilm in Kon
takt mit der offenliegenden Oberfläche des Siliciumsubstrates
10 steht. Die auf der Oberseite der Cobaltsilicidfilme 91 ge
bildeten Siliciumnitridfilme SN verhindern eine weitere Bil
dung von Silicidfilm.
Als nächstes wird der hochschmelzende Metallfilm, der unsili
cidiert bleibt, entfernt, und eine weitere Wärmebehandlung
wird zum Bilden der Cobaltsilicidfilme (CoSi2) 90 durchge
führt.
Schließlich werden die auf der Oberseite der individuellen Ga
tes angeordneten Silicidnitridfilme SN durch Ätzen entfernt,
wodurch der CMOS-Transistor 300A für niedrige Spannung und der
CMOS-Transistor 300B für hohe Spannung erhalten wird, wie in
Fig. 21 gezeigt ist. Die Siliciumnitridfilme SN auf den indi
viduellen Gateelektroden können unentfernt belassen werden, in
welchem Fall die in Fig. 20 gezeigte Struktur als die CMOS-
Transistoren 300A und 300B erhalten werden.
In Fig. 21 ist ein PMOS-Transistor mit vergrabenem Kanal nur
in dem CMOS-Transistor 300B vorgesehen, der für hohe Spannung
ausgelegt ist; NMOS-Transistoren mit Oberflächenkanal sind in
dem Niederspannungs-NMOS-Bereich LNR und dem Hochspannungs-
NMOS-Bereich HNR gebildet, und ein PMOS-Transistor mit Ober
flächenkanal ist in dem Niederspannungs-PMOS-Bereich LPR ge
bildet.
Die Struktur mit vergrabenem Kanal schwächt das elektrische
Feld ab, das an den Kanal angelegt ist, und vergrößert die
Trägerbeweglichkeit. Somit sieht der PMOS-Transistor in dem
Hochspannungs-CMOS-Transistor 300B, der vom Typ des vergrabe
nen Kanales ist, einen verbesserten Drainstrom im Vergleich
mit dem Typ des Oberflächenkanales vor.
Die Transistoren, die nicht der Hochspannungs-PMOS-Transistor
sind, sind vom Typ des Oberflächenkanales, so daß sie unter
der Verringerung der Zuverlässigkeit unter Streß heißer Träger
leiden können oder der Verringerung der Zuverlässigkeit unter
Vorspannungstemperaturstreß (NBTI); die Zuverlässigkeitsver
ringerung tritt wahrscheinlich nicht auf, da das elektrische
Feld schwach ist in den Niederspannungs-CMOS-Transistoren.
Weiter erleichtert die Tatsache, daß nur der Hochspannungs-
PMOS-Transistor der Typ vom vergrabenen Kanal ist, die Größen
verringerung der Halbleitervorrichtung.
Weiter wird, wie unter Bezugnahme auf Fig. 14 und 15 be
schrieben ist, die Einführung der Dotierstoffe in die Ga
teelektroden der MOS-Transistoren, die nicht in der Nieder
spannungs-PMOS-Transistor sind, vor dem Bilden der Gateelek
troden durchgeführt. Somit kann es getrennt von dem Einführen
der Dotierstoffe zum Bilden der Source/Drainschichten durchge
führt werden, was es leichter macht, die Dosen der eingeführ
ten Dotierstoffe zu steuern.
Es wird Bezug genommen auf Fig. 22 bis 26, ein Herstel
lungsverfahren einer Halbleitervotrichtung mit einem CMOS-
Transistor 200A und einem CMOS-Transistor 200B wird als ein
Herstellungsverfahren einer Halbleitervorrichtung gemäß einer
vierten Ausführungsform der vorliegenden Erfindung beschrie
ben. Die Struktur des CMOS-Transistors 200A, der für niedrige
Spannung ausgelegt ist, und die des CMOS-Transistors 200B, der
für hohe Spannung ausgelegt ist, sind die gleichen wie jene in
Fig. 13 gezeigte. Die gleichen Komponente wie jene, die in
dem Herstellungsverfahren des CMOS-Transistors 100A für nied
rige Spannung und des CMOS-Transistors 100B für hohe Spannung
gezeigt sind, die unter Bezugnahme auf Fig. 1 bis 9 be
schrieben sind, sind mit den gleichen Bezugszeichen gezeigt
und werden hier nicht wieder beschrieben.
Zuerst wird, wie in Fig. 22 gezeigt ist, durch die unter Be
zugnahme auf Fig. 1 und 2 beschriebenen Prozeßschritte ein
Gateisolationsfilm 41 insgesamt über dem Niederspannungs-NMOS-
Bereiches LNR und dem Niederspannungs-PMOS-Bereiches LPR auf
dem Siliciumsubstrat 10 gebildet, und eine Gateisolierschicht
42 wird insgesamt über dem Hochspannungs-NMOS-Bereich HNR und
dem Hochspannungs-PMOS-Bereich HPR gebildet, und eine Nieder
konzentrationsdotierschicht 30 wird in der Oberfläche des Si
liciumsubstrates 10 in dem Hochspannungs-PMOS-Bereich HPR ge
bildet. Dann wird ein Nicht-Einkristallsiliciumfilm 50A durch
CVD auf den Gateisolierfilmen 41 und 42 gebildet. Dieser
Nicht-Einkristallsiliciumfilm 50A enthält keinen Dotierstoff.
Als nächstes wird in dem in Fig. 22 gezeigten Prozeß eine Re
sistmaske R21 durch Photolithographie zum Bedecken nur des
Niederspannungs-PMOS-Bereiches LPR bemustert, und ein N-
Dotierstoff, z. B. P wird durch Ionenimplantation in den Nie
derspannungs-NMOS-Bereich LNR, den Hochspannungs-NMOS-Bereich
HNR und den Hochspannungs-PMOS-Bereich HPR eingeführt, so daß
ein N-Nicht-Einkristallsiliciumfilm 50C gebildet wird. Diese
Ionenimplantation wird mit einer Implantationsenergie von 5 keV
bis 30 keV und einer Dosis von 4 × 1015 bis 1 × 1016/cm2 durchge
führt.
Nach dem Entfernen der Resistmaske R21 werden, wie in Fig. 23
gezeigt ist, der Nicht-Einkristallsiliciumfilm 50A und der
Nicht-Einkristallsiliciumfilm 50C durch Photolithographie be
mustert, wodurch eine Gateelektrode in dem Niederspannungs-
NMOS-Bereich LNR, eine Gateelektrode 55 in dem Niederspan
nungs-PMOS-Bereich LPR und Gateelektroden 56 in dem Hochspan
nungs-NMOS-Bereich HNR und dem Hochspannungs-PMOS-Bereich HPR
gebildet.
Als nächstes wird in dem in Fig. 12 gezeigten Prozeß eine Re
sistmaske R41 durch Photolithographie zum Bedecken des Teiles
mit der Ausnahme des Hochspannungs-NMOS-Bereiches HNR bemu
stert, und ein N-Dotierstoff, z. B. As oder P (beide können zu
sammen benutzt werden) wird zu einer relativ niedrigen Konzen
tration (N-) durch Ionenimplantation in die Oberfläche des Si
liciumsubstrates 10 in dem Hochspannungs-NMOS-Bereich HNR un
ter Benutzung der Gateelektrode 56 als Implantationsmaske ein
geführt, so daß ein Paar von Erstreckungsschichten 63 gebildet
wird.
Bei dieser Ionenimplantation wird As mit einer Implantations
energie von 10 keV bis 200 keV und einer Dosis von 5 × 1011 bis
5 × 1014/cm2 implantiert, oder P wird mit einer Implantationse
nergie von 10 keV bis 50 keV und einer Dosis von 5 × 1011 bis
5 × 1014/cm2 implantiert.
Als nächstes wird in dem in Fig. 25 gezeigten Prozeß eine Re
sistmaske R42 durch Photolithographie zum Bedecken des Teiles
mit der Ausnahme des Niederspannungs-NMOS-Bereich LNR bemu
stert, und ein N-Dotierstoff, z. B. As wird zu einer relativ
niedrigen Konzentration (N-) durch Ionenimplantation in die
Oberfläche des Siliciumsubstrates 10 in dem Niederspannungs-
NMOS-Bereich LNR unter Benutzung der Gateelektrode 54 als Im
plantationsmaske eingeführt, so daß ein Paar von Erstreckungs
schichten 61 gebildet wird. Diese Ionenimplantation wird mit
einer Implantationsenergie von 0,2 keV bis 10 keV und einer Do
sis von 1 × 1014 bis 2 × 1015/cm2 durchgeführt.
Als nächstes wird in dem in Fig. 26 gezeigten Prozeß eine Re
sistmaske R43 durch Lithographie zum Bedecken des Teiles mit
der Ausnahme des Niederspannungs-PMOS-Bereiches LPR und des
Hochspannungs-PMOS-Bereiches HPR bemustert, und ein P-
Dotierstoff, z. B. B oder BF2 wird zu einer relativ niedrigen
Konzentration (P-) durch Ionenimplantation in die Oberfläche
des Siliciumsubstrates 10 in dem Niederspannungs-PMOS-Bereich
LPR und dem Hochspannungs-PMOS-Bereich HPR unter Benutzung der
Gateelektroden 55 und 56 als Implantationsmasken eingeführt,
so daß entsprechende Paare von Erstreckungsschichten 62 und 64
gebildet werden. Bei dieser Ionenimplantation wird B mit einer
Implantationsenergie von 1 keV bis 10 keV und einer Dosis von
1 × 1015 bis 1 × 1016/cm2 implantiert, oder BF2 wird mit einer Im
plantationsenergie von 5 keV bis 50 keV und einer Dosis von
1 × 1015 bis 1 × 1016/cm2 implantiert.
Darauf folgend werden die unter Bezugnahme auf Fig. 12 und
13 beschriebenen Prozeßschritte durchgeführt, und der CMOS-
Transistor 200A für niedrige Spannung und der CMOS-Transistor
200B für hohe Spannung werden wie in Fig. 13 gezeigt, erhal
ten.
Gemäß dem Herstellungsverfahren dieser Ausführungsform werden
die Erstreckungsschichten 62 und 64 gleichzeitig in der Ober
fläche des Siliciumsubstrates 10 in dem Niederspannungs-PMOS-
Bereich LPR und dem Hochspannungs-PMOS-Bereich HPR unter Be
nutzung der Gateelektroden 55 und 56 als Implantationsmasken
gebildet, wie in Fig. 26 gezeigt ist. Dieses verringert die
Prozeßschritte zum Bilden der Erstreckungsschichten.
Das heißt, da ein PMOS-Transistor mit vergrabenem Kanal in dem
Hochspannungs-PMOS-Bereich HPR gebildet wird, ist der Kanal
nicht direkt unter dem Gateisolierfilm sondern unter der Nie
derkonzentrationsdotierschicht 30 gebildet. Der Kanal ist so
mit von dem Gateisolierfilm getrennt, und das wirksame elek
trische Feld ist daher kleiner als in der Struktur des Ober
flächenkanales.
Als Resultat wird die Möglichkeit, daß Träger in den Gateiso
lierfilm injiziert werden, deutlich abgesenkt, und die Zuver
lässigkeit wird nicht verschlechtert, selbst wenn das elektri
sche Drainfeld stark ist. Folglich werden der Widerstand der
heißen Träger und der NBTI-Widerstand nicht verringert, selbst
wenn die Erstreckungsschichten unter den gleichen Bedingungen
wie die des PMOS-Transistors gebildet werden, der für niedrige
Spannungen ausgelegt ist, wodurch es möglich gemacht wird, den
Prozeß anzuwenden, indem die Erstreckungsschichten 62 und 64
zu der gleichen Zeit gebildet werden.
Bei dem vorhandenen Herstellungsverfahren unter Bezugnahme auf
Fig. 39 bis 47 sind alle MOS-Transistoren vom Oberflächen
kanaltyp. Es ist daher notwendig, Erstreckungsschichten für
jeden der MOS-Transistoren zu bilden. Die Bildung von vier Ar
ten von MOS-Transistoren verlangt somit vier Prozeßschritte
zum Bilden der Erstreckungsschichten. Das Herstellungsverfah
ren dieser Ausführungsform benötigt jedoch nur drei Prozeß
schritte, was bedeutet, daß der Prozeß um 3/4 verringert wor
den ist.
Das Herstellungsverfahren dieser Ausführungsform zeigt eine
Anwendung des Herstellungsverfahrens einer Halbleitervorrich
tung mit dem CMOS-Transistor 200A und dem CMOS-Transistor
200B. Es ist unnötig zu sagen, daß dieses Verfahren auch ange
wendet werden kann auf ein Herstellungsverfahren einer Halb
leitervorrichtung mit dem CMOS-Transistor 100A und dem CMOS-
Transistor 100B oder ein Herstellungsverfahren einer Halblei
tervorrichtung mit dem CMOS-Transistor 300A und dem CMOS-
Transistor 300B.
Es wird Bezug genommen auf Fig. 27 bis 29, ein Herstel
lungsverfahren einer Halbleitervorrichtung mit einem CMOS-
Transistor 400A und einem CMOS-Transistor 400B wird als ein
Herstellungsverfahren einer Halbleitervorrichtung gemäß einer
fünften Ausführungsform der vorliegenden Erfindung beschrie
ben. Die Struktur des CMOS-Transistors 400A ist für niedrige
Spannung ausgelegt, und die des CMOS-Transistors 400B ist für
hohe Spannung ausgelegt, wie in Fig. 29 gezeigt ist, die den
letzten Prozeßschritt darstellt.
Bei dem Herstellungsverfahren sind die gleichen Komponenten
wie jene, die in dem Herstellungsverfahren der dritten Ausfüh
rungsform gezeigt sind, die unter Bezugnahme auf Fig. 22
bis 26 beschrieben sind, mit den gleichen Bezugszeichen ge
zeigt und nicht hier wieder beschrieben.
Daß heißt, Erstreckungsschichten 61 und 63 sind in der Ober
fläche des Siliciumsubstrates 10 in dem Niederspannungs-NMOS-
Bereich LNR bzw. dem Hochspannungs-NMOS-Bereich HNR durch die
unter Bezugnahme auf Fig. 22 bis 25 beschriebenen Prozeß
schritte gebildet. Darauf folgend wird in dem in Fig. 27 ge
zeigten Prozeßschritt eine Resistmaske R51 durch Photolitho
graphie zum Bedecken des Teiles mit Ausnahme des Niederspan
nungs-PMOS-Bereich LPR bemustert, und ein P-Dotierstoff, z. B.
B oder BF2, wird durch Ionenimplantation zu einer relativ nied
rigen Konzentration (P-) in die Oberfläche des Siliciumsub
strates 10 in dem Niederspannungs-PMOS-Bereich LPR unter Be
nutzung der Gateelektrode 55 als Implantationsmaske implan
tiert, so daß ein Paar von Erstreckungsschichten 62 gebildet
wird. Bezüglich der Bedingungen dieser Implantation wird B mit
einer Dosis von 1 × 1015 bis 1 × 1016/cm2 implantiert, oder BF2
wird mit einer Implantationsenergie von 5 keV bis 50 keV und ei
ner Dosis 1 × 1015 bis 1 × 1016/cm2 implantiert.
Darauf folgend werden, wie in Fig. 28 gezeigt ist, Sour
ce/Drainschichten 81, 82, 83 und 84 durch den in Fig. 12 ge
zeigten Prozeß in der Oberfläche des Siliciumsubstrates 10 in
dem Niederspannungs-NMOS-Bereich LNR, dem Niederspannungs-
PMOS-Bereich LPR, Hochspannungs-NMOS-Bereich HNR bzw. Hoch
spannungs-PMOS-Bereich HPR gebildet.
Wie in Fig. 28 gezeigt ist, sind keine Erstreckungsschichten
in dem Hochspannungs-PMOS-Bereich HPR gebildet, obwohl Paare
von Erstreckungsschichten 61, 62 und 63 in dem Niederspan
nungs-NMOS-Bereich LNR, dem Niederspannungs-PMOS-Bereich LPR
bzw. dem Hochspannungs-NMOS-Bereich HNR gebildet sind.
Darauf folgend werden durch den unter Bezugnahme auf Fig. 13
beschriebenen Prozeß der CMOS-Transistor 400A für niedrige
Spannung und der CMOS-Transistor 400B für hohe Spannung er
zeugt, wie in Fig. 29 gezeigt ist.
In Fig. 29 ist der in dem CMOS-Transistor 400B gebildete
PMOS-Transistor für hohe Spannung vom Typ des vergrabenen Ka
nales ohne Erstreckungsschichten.
Gemäß dem Herstellungsverfahren der Ausführungsform sind Er
streckungsschichten nicht in dem PMOS-Transistor des Hochspan
nungs-CMOS-Transistors 400B gebildet, was den Prozeß für die
Erstreckungsschichtbildung verr 01410 00070 552 001000280000000200012000285910129900040 0002010214105 00004 01291ingert.
Die Erstreckungsschichten können auf diese Weise entfernt wer
den, da der PMOS-Transistor in dem CMOS-Transistor 400B vom
Typ des vergrabenen Kanales ist.
Das heißt, bei dem PMOS-Transistor mit vergrabenem Kanal ver
bindet, wie in Fig. 29 gezeigt ist, die P--Niederkonzen
trationsdotierschicht 30 das Paar von P+-Source/Drainschichten
34, und wenn eine Spannung an den Drain angelegt wird, er
streckt sich eine Verarmungsschicht zu der Niederkonzen
trationsdotierschicht 30. Daher ist der Kanal so leicht zu
bilden, daß der Transistor normalerweise eine EIN-Tätigkeit
ausführen kann selbst in der Abwesenheit der Erstreckungs
schichten.
Bei dem Herstellungsverfahren, das unter Bezugnahme auf Fig.
39 bis 47 beschrieben wurde, sind alle MOS-Transistoren vom
Oberflächenkanaltyp, und daher ist es notwendig, Erstreckungs
schichten für jeden MOS-Transistor zu bilden. Dieses Verfahren
benötigt daher vier Prozeßschritte für die Erstreckungsschich
ten zum Bilden der vier Arten von MOS-Transistoren. Das Her
stellungsverfahren dieser Ausführungsform benötigt nur drei
Prozeßschritte, wodurch der Prozeß auf 3/4 verringert werden
kann.
Claims (12)
1. Halbleitervorrichtung mit:
einem ersten NMOS-Transistor und einem ersten PMOS-Transistor, die in einem ersten NMOS-Bereich (LNR) bzw. einem ersten PMOS- Bereich (LPR) vorgesehen sind, die in einer Oberfläche eines Halbleitersubstrates (10) definiert sind; und
einem zweiten NMOS-Transistor und einem zweiten PMOS- Transistor, die in einem zweiten NMOS-Bereich (HNR) bzw. einem zweiten PMOS-Bereich (HPR) vorgesehen sind, die in der Ober fläche des Halbleitersubstrates (10) definiert sind;
wobei der zweite NMOS-Transistor und der zweite PMOS- Transistor eine höhere Betriebsspannung als der erste NMOS- Transistor bzw. der erste PMOS-Transistor aufweisen;
wobei der zweite PMOS-Transistor ein MOS-Transistor mit ver grabenen Kanal ist, bei dem ein Kanal im Inneren des Halblei tersubstrates (10) gebildet wird; und
wobei der erste NMOS-Transistor, der erste PMOS-Transistor und der zweite NMOS-Transistor MOS-Transistoren mit Oberflächenka nal sind, bei denen ein Kanal in der Oberfläche des Halblei tersubstrates (10) gebildet wird.
einem ersten NMOS-Transistor und einem ersten PMOS-Transistor, die in einem ersten NMOS-Bereich (LNR) bzw. einem ersten PMOS- Bereich (LPR) vorgesehen sind, die in einer Oberfläche eines Halbleitersubstrates (10) definiert sind; und
einem zweiten NMOS-Transistor und einem zweiten PMOS- Transistor, die in einem zweiten NMOS-Bereich (HNR) bzw. einem zweiten PMOS-Bereich (HPR) vorgesehen sind, die in der Ober fläche des Halbleitersubstrates (10) definiert sind;
wobei der zweite NMOS-Transistor und der zweite PMOS- Transistor eine höhere Betriebsspannung als der erste NMOS- Transistor bzw. der erste PMOS-Transistor aufweisen;
wobei der zweite PMOS-Transistor ein MOS-Transistor mit ver grabenen Kanal ist, bei dem ein Kanal im Inneren des Halblei tersubstrates (10) gebildet wird; und
wobei der erste NMOS-Transistor, der erste PMOS-Transistor und der zweite NMOS-Transistor MOS-Transistoren mit Oberflächenka nal sind, bei denen ein Kanal in der Oberfläche des Halblei tersubstrates (10) gebildet wird.
2. Halbleitervorrichtung nach Anspruch 1, bei der der zweite
PMOS-Transistor aufweist:
einen Gateisolierfilm (42), der selektiv auf der Oberfläche des Halbleitersubstrates (10) in dem zweiten PMOS-Bereich (HPR) vorgesehen ist,
eine Gateelektrode (52, 56), die auf dem Gateisolierfilm (42) vorgesehen ist,
eine P-Dotierschicht (30) einer relativ niedrigen Konzentrati on, die in der Oberfläche des Halbleitersubstrates (10) direkt unter dem Gateisolierfilm (42) vorgesehen ist, und
ein Paar von P-Source/Drainschichten (84), die in der Oberflä che des Halbleitersubstrates (10) außerhalb der Seiten der Ga teelektrode (52, 56) und in Kontakt mit der Dotierschicht (30) vorgesehen sind.
einen Gateisolierfilm (42), der selektiv auf der Oberfläche des Halbleitersubstrates (10) in dem zweiten PMOS-Bereich (HPR) vorgesehen ist,
eine Gateelektrode (52, 56), die auf dem Gateisolierfilm (42) vorgesehen ist,
eine P-Dotierschicht (30) einer relativ niedrigen Konzentrati on, die in der Oberfläche des Halbleitersubstrates (10) direkt unter dem Gateisolierfilm (42) vorgesehen ist, und
ein Paar von P-Source/Drainschichten (84), die in der Oberflä che des Halbleitersubstrates (10) außerhalb der Seiten der Ga teelektrode (52, 56) und in Kontakt mit der Dotierschicht (30) vorgesehen sind.
3. Halbleitervorrichtung nach Anspruch 2, bei der das Paar
von P-Source/Drainschichten (34) ein Paar von P-Erstreckungs
schichten (64) aufweist, die sich von gegenüberliegenden Enden
erstrecken und einander zugewandt sind.
4. Halbleitervorrichtung nach Anspruch 2 oder 3, bei der die
Gateelektrode (52, 56) einen N-Dotierstoff mit relativ hoher
Konzentration aufweist.
5. Herstellungsverfahren einer Halbleitervorrichtung mit den
Schritten:
- a) Definieren eines ersten NMOS-Bereiches (LNR) und eines er sten PMOS-Bereiches (LPR) in einer Oberfläche eines Halblei tersubstrates (10) zum Bilden eines ersten NMOS-Transistors bzw. eines ersten PMOS-Transistors und Definieren eines zwei ten NMOS-Bereiches (HNR) zum Bilden eines zweiten NMOS- Transistors mit einer höheren Betriebsspannung als der erste NMOS-Transistor und eines zweiten PMOS-Bereiches (HPR) zum Bilden eines zweiten PMOS-Transistors mit einer höheren Be triebsspannung als der erste PMOS-Transistor;
- b) Bilden eines ersten Gateisolierfilmes (41) in dem ersten NMOS-Bereich (LNR) und dem ersten PMOS-Bereich (LPR) und Bil den eines zweiten Gateisolierfilmes (42) dicker als der erste Gateisolierfilm (41) in dem zweiten NMOS-Bereich (HNR) und dem zweiten PMOS-Bereich (HPR);
- c) Bilden einer P-Dotierstoffschicht (30) einer relativ nied rigen Konzentration in der Oberfläche des Halbleitersubstrates (10) in dem zweiten PMOS-Bereich (HPR);
- d) Bilden eines Nicht-Einkristallsiliciumfilmes (50) mit ei nem N-Dotierstoff mit einer relativ hohen Konzentration auf dem ersten und dem zweiten Gateisolierfilm (41, 42);
- e) Einführen eines P-Dotierstoffes mit relativ hoher Konzen tration nur in den Nicht-Einkristallsiliciumfilm (50) in dem ersten PMOS-Bereich (LPR); und
- f) Bemustern des Nicht-Einkristallsiliciumfilmes (50) zum Bilden von Gateelektroden (51, 53, 52) in dem ersten NMOS- Bereich (LNR), dem ersten PMOS-Bereich (LPR), dem zweiten NMOS-Bereich (HNR) bzw. dem zweiten PMOS-Bereich (HPR).
6. Herstellungsverfahren einer Halbleitervorrichtung mit den
Schritten:
- a) Definieren eines ersten NMOS-Bereiches (LNR) und eines zweiten PMOS-Bereiches (LPR) in einer Oberfläche eines Halb leitersubstrates (10) zum Bilden eines ersten NMOS-Transistors bzw. eines ersten PMOS-Transistors und Definieren eines zwei ten NMOS-Bereiches (HNR) zum Bilden eines zweiten NMOS- Transistors mit einer höheren Betriebsspannung als der erste NMOS-Transistor und eines zweiten PMOS-Bereiches (HPR) zum Bilden eines zweiten PMOS-Transistors mit einer höheren Be triebsspannung als der erste PMOS-Transistor;
- b) Bilden eines ersten Gateisolierfilmes (41) in dem ersten NMOS-Bereich (LNR) und dem ersten PMOS-Bereich (LPR) und Bil den eines zweiten Gateisolierfilmes (42) dicker als der erste Gateisolierfilm (41) in dem zweiten NMOS-Bereich (HNR) und dem zweiten PMOS-Bereich (HPR);
- c) Bilden einer P-Dotierschicht (30) einer relativ niedrigen Konzentration in der Oberfläche des Halbleitersubstrates (10) in dem zweiten PMOS-Bereich (HPR);
- d) Bilden eines Nicht-Einkristallsiliciumfilmes (50A), der keinen Dotierstoff enthält, auf dem ersten und dem zweiten Ga teisolierfilm (41, 42);
- e) Einführen eines N-Dotierstoffes mit einer relativ hohen ersten Konzentration nur in den Nicht-Einkristallsiliciumfilm (50A) in den ersten NMOS-Bereich (LNR), den zweiten NMOS- Bereich (HNR) und den zweiten PMOS-Bereich (HPR); und
- f) Bilden von Gateelektroden (51, 53, 52) unter Benutzung des Nicht-Einkristallsiliciumfilmes (50A) in dem ersten NMOS- Bereich (LNR), dem ersten PMOS-Bereich (LPR), dem zweiten NMOS-Bereich (HNR) bzw. dem zweiten PMOS-Bereich (HPR) und Einführen eines P-Dotierstoffes mit einer relativ hohen zwei ten Konzentration in die in dem ersten PMOS-Bereich (LPR) ge bildete Gateelektrode (53).
7. Herstellungsverfahren nach Anspruch 6, bei dem der
Schritt (f) einen Schritt des, nach Bemustern des Nicht-
Einkristallsiliciumfilmes (50A) und während der Bildung von
Source/Drainschichten (81, 82, 83, 84) des ersten PMOS-
Transistors, Einführen des P-Dotierstoffes mit der zweiten
Konzentration in die in dem ersten PMOS-Bereich (LPR) gebilde
ten Gateelektrode (53) aufweist.
8. Herstellungsverfahren nach Anspruch 6, bei dem der
Schritt (f) einen Schritt des Bemusterns des Nicht-
Einkristallsiliciumfilmes (50) nach dem Einführen des P-
Dotierstoffes mit der zweiten Konzentration in den Nicht-
Einkristallsiliciumfilm (50) in dem ersten PMOS-Bereich (LPR)
aufweist.
9. Herstellungsverfahren nach einem der Ansprüche 5 bis 8,
bei dem die erste Konzentration gleich oder höher als die
zweite Konzentration ist.
10. Herstellungsverfahren nach einem der Ansprüche 6 bis 9,
bei dem der Schritt (e) einen Schritt des Einführens von
Stickstoff in den Nicht-Einkristallsiliciumfilm (50) in dem
ersten NMOS-Bereich (LNR), dem zweiten NMOS-Bereich (HNR) und
dem zweiten PMOS-Bereich (HPR) aufweist.
11. Herstellungsverfahren nach Anspruch 5 oder 6, weiter mit
einem Schritt (g) des, nach Bemustern des Nicht-Einkristall
siliciumfilmes (50), Bildens durch Dotierionenimplantation von
Paaren von Erstreckungsschichten (62, 64) außerhalb der Seiten
der Gateelektroden (55, 56) in der Oberfläche des Halbleiter
substrates (10),
worin der Schritt (g) einen Schritt des simultanen Ionenim
plantierens eines P-Dotierstoffes unter Benutzung als Implan
tationsmasken der Gateelektroden (55, 56), die in dem ersten
bzw. zweiten PMOS-Bereich (LPR, HPR) gebildet sind, aufweist,
so daß ein Paar von P-Erstreckungsschichten (62, 64) in beiden
dem ersten und dem zweiten PMOS-Bereich (LPR, HPR) gebildet
werden.
12. Herstellungsverfahren nach Anspruch 5 oder 6, weiter mit
einem Schritt (g) des, nach Bemustern des Nicht-Einkristall
siliciumfilmes (50), Bildens durch Dotierionenimplantation von
Paaren von Erstreckungsschichten außerhalb der Seiten der Ga
teelektroden (55) in der Oberfläche des Halbleitersubstrates
(10),
worin der Schritt (g) einen Schritt des Bildens eines Paares
von P-Erstreckungsschichten (62) nur in der Oberfläche des
Halbleitersubstrates (10) in dem ersten PMOS-Bereich (LPR)
aufweist, indem die in dem PMOS-Bereich (LPR) gebildete Ga
teelektrode (55) als Implantationsmaske benutzt wird.
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