DE102020108652A1 - Feldplatte und isolationsstruktur für hochspannungsbauelement - Google Patents

Feldplatte und isolationsstruktur für hochspannungsbauelement Download PDF

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Kaochao Chen
Chia-Cheng Ho
Ming-Chyi Liu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein integrierter Chip weist eine Feldplatte auf, die über einer Isolationsstruktur liegt. Eine Gate-Elektrode liegt über einem Substrat zwischen einem Source-Gebiet und einem Drain-Gebiet. Eine Ätzstoppschicht erstreckt sich seitlich von einer oberen Oberfläche der Gate-Elektrode zu einer Vorderseite des Substrats. Die Ätzstoppschicht liegt über einem Driftgebiet, das zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet ist. Die Feldplatte ist innerhalb einer ersten Zwischenschichtdielektrikumschicht (ILD-Schicht) angeordnet, die über dem Substrat liegt. Die Feldplatte erstreckt sich von einer Oberseitenoberfläche der ILD-Schicht zu einer oberen Oberfläche der Ätzstoppschicht. Die Isolationsstruktur ist innerhalb des Substrats angeordnet und erstreckt sich von der Vorderseite des Substrats zu einem Punkt unterhalb der Vorderseite des Substrats. Die Isolationsstruktur ist seitlich zwischen der Gate-Elektrode und dem Drain-Gebiet angeordnet.

Description

  • STAND DER TECHNIK
  • Heutige integrierte Chips weisen Millionen oder Milliarden von Halbleitervorrichtungen auf, die auf einem Halbleitersubstrat (z.B. Silizium) gebildet sind. Integrierte Chips (ICs) können abhängig von einer Anwendung eines IC viele verschiedene Typen von Transistorvorrichtungen verwenden. In den letzten Jahren hat der wachsende Markt für mobile und HF-Vorrichtungen eine signifikante Erhöhung der Verwendung von Hochspannungstransistorvorrichtungen ergeben. Beispielsweise werden Hochspannungstransistorvorrichtungen oft in Leistungsverstärkern in HF-Übertragungs-/Empfangsketten verwendet aufgrund ihrer Fähigkeit, mit hohen Durchbruchspannungen (z.B. größer als etwa 50V) und hohen Frequenzen umgehen zu können.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht eine Querschnittansicht mancher Ausführungsformen eines Hochspannungstransistorvorrichtung, das eine Feldplatte über einer vergrabenen Isolationsstruktur aufweist.
    • 2 veranschaulicht eine Querschnittansicht mancher alternativer Ausführungsformen des Hochspannungstransistors von 1.
    • 3A-3F veranschaulichen Querschnittansichten unterschiedlicher alternativer Ausführungsformen eines integrierten Chips, der eine Hochspannungs-seitlich diffundierte Metalloxidhalbleiter-Feldeffekttransistor-Vorrichtung (MOSFET-LDMOS-Vorrichtung) aufweist, die eine Feldplatte über einer vergrabenen Isolationsstruktur liegend aufweist.
    • 4-11 veranschaulichen Querschnittansichten mancher Ausführungsformen eines Verfahrens zur Bildung eines integrierten Chips, der eine Hochspannungs-LDMOS-Vorrichtung aufweist, die eine Feldplatte über einer vergrabenen Isolationsstruktur aufweist.
    • 12 veranschaulicht eine Methodologie in Ablaufdiagrammformat, die manche Ausführungsformen eines Verfahrens zur Bildung einer Hochspannungs-LDMOS-Vorrichtung veranschaulicht, die eine Feldplatte über einer vergrabenen Isolationsstruktur aufweist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale dieser Offenbarung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt einschränkend zu sein. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und kann auch Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke wie „unten“, „unterhalb“, „unter“, „oben“, „über“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Zeichnungen veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Zeichnungen abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden.
  • Hochspannungstransistorvorrichtungen werden oft konstruiert, Feldplatten aufzuweisen. Feldplatten sind leitfähige Elemente, die über einem Driftgebiet eines Hochspannungstransistorvorrichtung platziert sind, um die Leistung der Vorrichtung zu verbessern, indem elektrische Felder manipuliert werden (z.B. elektrische Spitzenfelder verkleinert werden), die von einer Gate-Elektrode erzeugt werden. Indem das elektrische Feld, das von der Gate-Elektrode erzeugt ist, manipuliert wird, kann die Hochspannungstransistorvorrichtung höhere Durchbruchspannungen erzielen. Beispielsweise weisen LDMOS-Transistorvorrichtungen (seitlich diffundierte Metalloxidhalbleitertransistorvorrichtungen) oft Feldplatten auf, die sich von einem Kanalgebiet zu einem angrenzenden Driftgebiet erstrecken, das zwischen dem Kanalgebiet und einem Drain-Gebiet angeordnet ist.
  • Bei dem Versuch, die Zahl von Hochspannungstransistorvorrichtungen zu erhöhen, die über/auf einem einzelnen Substrat angeordnet sind, wird ein Abstand zwischen der Gate-Elektrode und dem Drain-Gebiet verkleinert, sodass ein seitlicher Abstand des Driftgebiets verkleinert wird. Daher können mehr Hochspannungstransistorvorrichtungen seitlich aneinander angrenzend über das einzelne Substrat angeordnet werden. Weiter, indem der seitliche Abstand des Driftgebiets verkleinert wird, kann ein Widerstand der Hochspannungstransistorvorrichtung verkleinert werden. Jedoch, wenn der seitliche Abstand des Driftgebiets verkleinert ist, können die von der Gate-Elektrode erzeugten elektrischen Felder bei einem Rand der Feldplatte akkumuliert werden, der an das Drain-Gebiet angrenzt. Die Akkumulation der elektrischen Felder kann ein Kristallgitter des Substrats beschädigen (z.B. ein Riss in dem Substrat), was in Vorrichtungsfehlfunktion und/oder wesentlicher Erhöhung eines Widerstands des Driftgebiets resultiert. Weiter kann die Akkumulation elektrischer Felder bei dem Rand der Feldplatte die Übertragung von Ladungsträgern (z.B. Elektronen) von dem Source-Gebiet zu dem Drain-Gebiet nachteilig beeinträchtigen, wodurch eine Leistung der Hochspannungstransistorvorrichtung verkleinert wird.
  • Dementsprechend bezieht sich die vorliegende Offenbarung auf eine Hochspannungstransistorvorrichtung, das eine Feldplatte über einer vergrabenen Isolationsstruktur aufweist, die innerhalb des Driftgebiets angeordnet ist. In manchen Ausführungsformen weist die Hochspannungstransistorvorrichtung eine Gate-Elektrode auf, die über einem Substrat zwischen einem Source-Gebiet und einem Drain-Gebiet, die innerhalb des Substrats liegen, liegt. Eine Kontaktätzstoppschicht (CESL) erstreckt sich von einer Seitenwand der Gate-Elektrode zu einem Driftgebiet, das zwischen der Gate-Elektrode und dem Drain-Gebiet eingerichtet ist. Eine Feldplatte liegt innerhalb einer ersten Zwischenschichtdielektrikumschicht (ILD-Schicht), die über dem Substrat liegt. Die Feldplatte ist seitlich zwischen der Seitenwand der Gate-Elektrode und dem Drain-Gebiet angeordnet und erstreckt sich vertikal von der CESL zu einer oberen Oberfläche der ersten ILD-Schicht. Weiter ist die vergrabene Isolationsstruktur innerhalb des Driftgebiets seitlich zwischen der Seitenwand der Gate-Elektrode und dem Drain-Gebiet angeordnet. Ein Rand der Feldplatte liegt direkt über der vergrabenen Isolationsstruktur, sodass sie von der Isolationsstruktur durch die CESL getrennt ist. Während Betriebs der Hochspannungstransistorvorrichtung können elektrische Felder, die von der Gate-Elektrode erzeugt sind, bei dem Rand der Feldplatte akkumuliert werden, die über der vergrabenen Isolationsstruktur liegt. Die vergrabene Isolationsstruktur ist eingerichtet, Schaden an dem Substrat aufgrund der Akkumulation von elektrischen Feldern abzuschwächen und/oder zu verhindern. Weiter kann die vergrabene Isolationsstruktur das akkumulierte elektrische Feld darin abschwächen und/oder daran hindern, die Übertragung von Ladungsträgern (z.B. Elektronen) von dem Source-Gebiet zu dem Drain-Gebiet nachteilig zu beeinträchtigen. Deshalb wird eine Stabilität, Haltbarkeit und/oder Leistung der Hochspannungstransistorvorrichtung erhöht, während ein Anstieg einer Zahl von Hochspannungstransistorvorrichtungen erhöht wird, die über/auf dem Substrat angeordnet werden können.
  • 1 veranschaulicht eine Querschnittansicht mancher Ausführungsformen einer Hochspannungstransistorvorrichtung 100, das eine Feldplatte 124 über einer Isolationsstruktur 132 aufweist, die innerhalb eines Substrats 102 angeordnet ist.
  • Die Hochspannungstransistorvorrichtung 100 weist ein Source-Gebiet 104 und ein Drain-Gebiet 106 innerhalb des Substrats 102 eingerichtet auf. Das Substrat 102 weist eine erste Dotierung (z.B. p) auf, während die Source- und Drain-Gebiete 104, 106 jeweils eine zweite Dotierung (z.B. n) mit einer höheren Dotierungskonzentration als das Substrat 102 aufweisen. In manchen Ausführungsformen kann die erste Dotierung p sein und die zweite Dotierung kann n sein oder umgekehrt.
  • Eine Gate-Struktur 116 liegt über dem Substrat 102 bei einer Position, die seitlich zwischen dem Source-Gebiet 104 und dem Drain-Gebiet 106 eingerichtet ist. Die Gate-Struktur 116 weist eine Gate-Elektrode 110 auf, die von dem Substrat 102 durch eine dielektrische Gate-Schicht 108 getrennt ist. Bei Empfang einer Vorspannung, ist die Gate-Elektrode 110 eingerichtet, ein elektrisches Feld zu erzeugen, das die Bewegung von Ladungsträgern (z.B. Elektronen) innerhalb eines Kanalgebiets 112 steuert, das seitlich zwischen dem Source-Gebiet 104 und dem Drain-Gebiet 106 angeordnet ist. Beispielsweise kann während Betriebs eine Gate-Source-Spannung selektiv an die Gate-Elektrode 110 relativ zu dem Source-Gebiet 104 angelegt werden, wodurch ein leitfähiger Kanal in dem Kanalgebiet 112 gebildet wird. Während die Gate-Source-Spannung angelegt ist, um den leitfähigen Kanal zu bilden, wird eine Drain-zu-Source-Spannung angelegt, um Ladungsträger (z.B. durch Pfeil 105 gezeigt) zwischen dem Source-Gebiet 104 und dem Drain-Gebiet 106 zu bewegen. Das Kanalgebiet 112 erstreckt sich seitlich von dem Source-Gebiet 104 zu einem angrenzenden Driftgebiet 114 (oder „Drain-Erweiterungsgebiet“). Das Driftgebiet 114 weist die zweite Dotierung (z.B. n) auf, die eine relativ niedrige Dotierungskonzentration aufweist, die einen höheren Widerstand bei höheren Betriebsspannungen bereitstellt. Die Gate-Struktur 116 ist über dem Kanalgebiet 112 angeordnet. In manchen Ausführungsformen kann die Gate-Struktur 116 sich von über dem Kanalgebiet 112 zu einer Position, die über einem Abschnitt des Driftgebiets 114 liegt, erstrecken.
  • Eine Ätzstoppschicht 122 ist über der Gate-Struktur 116 und einer oberen Oberfläche des Substrats 102 angeordnet. Die Ätzstoppschicht 122 erstreckt sich von einer oberen Oberfläche der Gate-Elektrode 110 entlang einer Seitenwand der Gate-Elektrode 110 und einer Seitenwand der dielektrischen Gate-Schicht 108 zu der oberen Oberfläche des Substrats 102. Eine erste Zwischenschichtdielektrikumschicht (ILD-Schicht) 118 liegt über dem Substrat 102. Eine oder mehrere leitfähige Strukturen sind innerhalb der ersten ILD-Schicht 118 angeordnet. In manchen Ausführungsformen weisen die eine oder mehreren leitfähigen Strukturen mehrere Kontakte 120 auf, die eingerichtet sind, eine vertikale Verbindung zwischen dem Source-Gebiet 104, dem Drain-Gebiet 106 und/oder der Gate-Elektrode 110 und mehreren leitfähigen Backend-of-Line-Drähten (BEOL-Drähten) (nicht gezeigt), die über den Kontakten 120 liegen und innerhalb einer zweiten ILD-Schicht (nicht gezeigt) angeordnet sind, bereitzustellen.
  • Die eine oder mehreren leitfähigen Strukturen können weiter eine Feldplatte 124 innerhalb der ersten ILD-Schicht 118 bei einer Position seitlich zwischen dem Drain-Gebiet 106 und der Gate-Elektrode 110 angeordnet, aufweisen. In manchen Ausführungsformen weist die Feldplatte 124 eine erste Feldplattenstruktur 126 und eine zweite Feldplattenstruktur 128 auf. In weiteren Ausführungsformen weist die Feldplatte 124 ein Metallmaterial auf, das sich von der Gate-Elektrode 110 unterscheidet. In noch weiteren Ausführungsformen weist die Feldplatte 124 ein selbes Metallmaterial wie die Kontakte 120 auf. Die Feldplatte 124 ist über der Ätzstoppschicht 122 angeordnet, in der die Ätzstoppschicht 122 eingerichtet ist, die Feldplatte 124 von dem Driftgebiet 114 und der Gate-Elektrode 110 zu trennen. In manchen Ausführungsformen kann die Feldplatte 124 eingerichtet sein, eine Durchbruchspannung der Hochspannungstransistorvorrichtung 100 zu senken und/oder einen Widerstand des Driftgebiets 114 zu senken.
  • Weiter ist die Isolationsstruktur 132 innerhalb des Driftgebiets 114 angeordnet, sodass eine obere Oberfläche der Isolationsstruktur 132 mit einer oberen Oberfläche des Substrats 102 bündig angeordnet ist. In manchen Ausführungsformen weist die Isolationsstruktur 132 ein dielektrisches Material (z.B. Siliziumdioxid, Siliziumnitrid, Siliziumcarbid, ein anderes geeignetes dielektrisches Material oder eine beliebige Kombination des Vorangehenden) auf, das sich von einem Material des Substrats 102 unterscheidet. In manchen Ausführungsformen enthält die Isolationsstruktur 132 ein erstes Material (z.B. Siliziumdioxid) oder ist dieses und die Ätzstoppschicht 122 enthält ein verschiedenes zweites Material (z.B. Siliziumcarbid, Siliziumnitrid usw.) oder ist dieses. Die Feldplatte 124 liegt über der Isolationsstruktur 132 und ist von der Isolationsstruktur 132 durch die Ätzstoppschicht 122 getrennt. Ein Rand 124e der Feldplatte 124 liegt direkt über der Isolationsstruktur 132, in der der Rand 1124e von dem Drain-Gebiet 106 durch einen ersten Abstand getrennt ist. In manchen Ausführungsformen ist der erste Abstand ein kürzester Abstand zwischen der Feldplatte 124 und dem Drain-Gebiet 106. In weiteren Ausführungsformen ist eine Bodenoberfläche der zweiten Feldplattenstruktur 128 seitlich zwischen Außenseitenwänden der Isolationsstruktur 132 beabstandet.
  • Während Betriebs ist die Feldplatte 124 eingerichtet, auf das elektrische Feld zu wirken, das von der Gate-Elektrode 110 erzeugt ist. Die Feldplatte 124 kann eingerichtet sein, Verteilung des elektrischen Felds zu ändern, das von der Gate-Elektrode 110 in dem Driftgebiet 114 erzeugt ist. Dies verbessert teilweise die Durchbruchspannungskapazität der Hochspannungstransistorvorrichtung 100. In manchen Ausführungsformen ist ein seitlicher Abstand Ld des Driftgebiets 114 verkleinert, um eine Zahl von Hochspannungstransistorvorrichtungen zu erhöhen, die innerhalb des /über dem Substrat(s) 102 angeordnet sein können. In solchen Ausführungsformen, wenn der seitliche Abstand Ld des Driftgebiets 114 verkleinert ist, kann das elektrische Feld, das von der Gate-Elektrode 110 erzeugt ist, bei dem Rand 124e der Feldplatte 124 akkumulieren. Diese Akkumulation kann auf die Tendenz von Elektronen zurückzuführen sein, sich nahe Rändern/Ecken an Außenoberflächen von leitfähigen Körpern zu sammeln, und/oder darauf, dass der Rand 124e ein nächster Abschnitt der Feldplatte 124 zu dem Drain-Gebiet 106 ist. Weil die Isolationsstruktur 132 das dielektrische Material enthält, das sich von dem Material des Substrats 102 unterscheidet, kann die Isolationsstruktur 132 nicht nachteilig von dem hochelektrischen Feld beeinträchtigt werden, das bei und/oder nahe dem Rand 12e der Feldplatte 124 akkumuliert. Daher kann der seitliche Abstand Ld des Driftgebiets 114 verkleinert werden, während Schaden an einem Kristallgitter des Substrats 102 verhindert wird. Dies erhöht teilweise eine Zuverlässigkeit und Haltbarkeit der Hochspannungstransistorvorrichtung 100.
  • In weiteren Ausführungsformen kann während Betriebs der Hochspannungstransistorvorrichtung 100 Strom entlang eines kürzesten Pfads zwischen dem Source-Gebiet 104 und dem Drain-Gebiet 106 fließen (z.B. durch den Pfeil 105 veranschaulicht). Weil die Isolationsstruktur 132 das dielektrische Material enthält, das sich von dem Material des Substrats 102 unterscheidet, wird der Strom um die Isolationsstruktur 132 wandern. Daher kann der Strom um eine Seitenwand 132sw der Isolationsstruktur 132 fließen und kann parallel zu einer unteren Oberfläche 132ls der Isolationsstruktur 132 fließen. Dies wiederum kann einen Widerstand des Driftgebiets 114 erhöhen. Jedoch ist die Feldplatte 124 eingerichtet, den seitlichen Abstand Ld des Driftgebiets 114 zu verkleinern, sodass der Widerstand des Driftgebiets 114 verringert wird. In manchen Ausführungsformen kann die Erhöhung des Widerstands des Driftgebiets 114 aufgrund der Isolationsstruktur 132 durch die Verringerung des Widerstands des Driftgebiets 114 aufgrund der Feldplatte 124 beseitigt und/oder abgeschwächt werden. Weiter kann in manchen Ausführungsformen durch den Strom, der um die Isolationsstruktur 132 wandert, die Akkumulation des elektrischen Felds bei dem Rand 124 e der Feldplatte 124 den Pfad (z.B. durch Pfeil 105 dargestellt) und/oder Fluss des Stroms zwischen dem Source-Gebiet 104 und dem Drian-Gebiet 106 nicht nachteilig beeinträchtigen. Dies kann wiederum die Durchbruchspannung der Hochspannungstransistorvorrichtung 100 weiter erhöhen.
  • 2 veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Hochspannungstransistorvorrichtung, das eine Hochspannungs-seitlich diffundierte MOSFET-Vorrichtung (LDMOS-Vorrichtung) 200 aufweist, die eine Feldplatte 124 aufweist, die über einer Isolationsstruktur 132 liegt.
  • Die LDMOS-Vorrichtung 200 weist ein Source-Gebiet 104 und ein Drain-Gebiet 106 innerhalb eines Substrats 102 angeordnet auf. In manchen Ausführungsformen kann das Substrat 102 zum Beispiel ein Bulksubstrat (z.B. ein Bulksiliziumsubstrat), ein Silizium-auf-Isolator-Substrat (SOI-Substrat) oder ein anderes geeignetes Substrat sein. Das Substrat 102 weist eine erste Dotierung (z.B. p) auf, während das Source-Gebiet 104 und das Drain-Gebiet 106 jeweils hochdotierte Gebiete aufweisen, die eine zweite Dotierung (z.B. n) aufweisen, die sich von der ersten Dotierung unterscheidet. In manchen Ausführungsformen kann die erste Dotierung p sein und die zweite Dotierung kann n sein, oder umgekehrt. In manchen Ausführungsformen kann/können das Source-Gebiet 104 und/oder das Drain-Gebiet 106 jeweils Dotierungskonzentrationen von etwa 2,5*1017 Atomen/cm3, 2,88*1017 Atomen/cm3, 5,5*1017 Atomen/cm3, innerhalb einer Spanne von etwa 1017-1019 Atomen/cm3, größer als etwa 1019 oder eine andere geeignete Dotierungskonzentration haben. In manchen Ausführungsformen können die p-Dotierstoffe der ersten Dotierung zum Beispiel Bor, Difluorobor (z.B. BF2), Indium, andere geeignete p-Dotierstoffe oder eine beliebige Kombination des Vorangehenden sein oder enthalten. In unterschiedlichen Ausführungsformen können die n-Dotierstoffe der zweiten Dotierung zum Beispiel Phosphor, Arsen, Antimon, andere geeignete n-Dotierstoffe oder eine beliebige Kombination des Vorangehenden sein oder enthalten.
  • Das Drain-Gebiet 106 liegt an einem Drift-Gebiet 114 an, das innerhalb des Substrats 102 eingerichtet ist. Das Drift-Gebiet 114 weist die zweite Dotierung (z.B. n) auf, die eine relativ niedrige Dotierungskonzentration aufweist, die einen hohen Widerstand bereitstellt, wenn die LDMOS-Vorrichtung 200 bei einer Hochspannung betrieben wird. In manchen Ausführungsformen kann das Driftgebiet 114 eine Dotierungskonzentration bei etwa 2,0*1014 Atomen/cm3. 2,5*1014 Atomen/cm3, 3,0*1014 Atomen/cm3, 5,7*1014 Atomen/cm3 oder innerhalb einer Spanne von etwa 1018 bis 1020 Atomen/cm3 haben. Weiter erstreckt sich eine Grabenisolationsstruktur (STI-Struktur) 202 von einer Oberseitenoberfläche des Substrats 102 zu einem Punkt unterhalb der Oberseitenoberfläche des Substrats 102. Das Drain-Gebiet 106 kann an der STI-Struktur 202 anliegen. Die STI-Struktur 202 ist eingerichtet, die LDMOS-Vorrichtung 200 von angrenzenden Halbleitervorrichtungen (nicht gezeigt) elektrisch zu isolieren. In manchen Ausführungsformen enthält die STI-Struktur 202 ein dielektrisches Material, das sich von einem Halbleitersubstratmaterial des Substrats 102 unterscheidet. In weiteren Ausführungsformen kann das dielektrische Material zum Beispiel Siliziumdioxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxycarbid, Siliziumoxynitrid, ein anderes geeignetes dielektrisches Material oder eine beliebige Kombination des Vorangehenden sein oder enthalten. In noch weiteren Ausführungsformen kann das Substratmaterial zum Beispiel Silizium, monokristallines Silizium oder ein anderes geeignetes Halbleitersubstratmaterial sein oder enthalten.
  • Eine Gate-Struktur 116 ist über dem Substrat 102 bei einer Position angeordnet, die seitlich zwischen dem Source-Gebiet 104 und dem Drain-Gebiet 106 eingerichtet ist. In manchen Ausführungsformen kann die Gate-Struktur 116 sich seitlich von über einem Kanalgebiet 112 zu einer Position erstrecken, die über einem Abschnitt des Driftgebiets 114 liegt. Die Gate-Struktur 116 weist eine Gate-Elektrode 110 auf, die von dem Substrat 102 durch eine dielektrische Gate-Schicht 108 getrennt ist. In manchen Ausführungsformen kann die dielektrische Gate-Schicht 108 zum Beispiel Siliziumdioxid, ein High-k-Dielektrikum-Material oder dergleichen sein oder enthalten . Wie hierin verwendet, ist ein High-k-Dielektrikum-Material ein dielektrisches Material mit einer dielektrischen Konstante größer 3,9. In manchen Ausführungsformen enthält die Gate-Elektrode 110 Polysilizium und/oder ein Metallgate-Material (z.B. Wolfram, Titan, Tantal und/oder Aluminium).
  • Eine Ätzstoppschicht 122 erstreckt sich entlang einer oberen Oberfläche der Gate-Elektrode 110, einer Seitenwand der Gate-Elektrode 110, einer Seitenwand der dielektrischen Gate-Schicht 108 und einer Oberseitenoberfläche des Substrats 102. In manchen Ausführungsformen erstreckt sich die Ätzstoppschicht 122 fortlaufend von der Gate-Elektrode 110, über das Driftgebiet 114, zu einem Punkt über Seitenwände der Feldplatte 124 hinaus. In weiteren Ausführungsformen kann die Ätzstoppschicht 122 zum Beispiel Siliziumnitrid, Siliziumcarbid, ein anderes geeignetes Material oder dergleichen sein oder enthalten. Weiter liegt eine erste Zwischenschichtdielektrikumschicht (ILD-Schicht) 118 über dem Substrat 102 und der Gate-Struktur 116. Mehrere Kontakte 120 liegen über dem Substrat 102 und erstrecken sich durch die erste ILD-Schicht 118. In manchen Ausführungsformen kann die erste ILD-Schicht 118 zum Beispiel Siliziumdioxid, ein Low-k-Dielektrikum-Material, ein Ultra-low-k-Dielektrikum-Material, ein anderes geeignetes Material oder eine beliebige Kombination des Vorangehenden sein oder enthalten. In weiteren Ausführungsformen können die mehreren Kontakten 120 zum Beispiel Aluminium, Kupfer, Wolfram, Titan, ein anderes leitfähiges Material oder eine beliebige Kombination des Vorangehenden sein oder enthalten.
  • Die Feldplatte 124 erstreckt sich vertikal von der Ätzstoppschicht 122 zu einer Oberseitenoberfläche der ersten ILD-Schicht 118. In manchen Ausführungsformen ist eine Oberseitenoberfläche der Feldplatte 124 mit einer Oberseitenoberfläche der mehreren Kontakte 120 bündig angeordnet. In weiteren Ausführungsformen kann die Feldplatte 124 eine erste Feldplattenstruktur 126 und eine zweite Feldplattenstruktur 128 aufweisen. In manchen Ausführungsformen können die erste und zweite Feldplattenstruktur 126, 128 ein selbes Material sein oder enthalten und/oder seitlich voneinander um einen Abstand von größer als Null getrennt sein. Die erste Feldplattenstruktur 126 kann direkt eine Seitenwand der Ätzstoppschicht 122 kontaktieren. Seitenwände der Feldplatte 124 sind von der ersten ILD-Schicht 118 umgeben. In manchen Ausführungsformen kann die Feldplatte 124 ein selbes Material wie die Kontakte 120 enthalten. In unterschiedlichen Ausführungsformen kann die erste und/oder zweite Feldplattenstruktur 126, 128 zum Beispiel Aluminium, Kupfer, Wolfram, Titan, ein anderes geeignetes Material oder eine beliebige Kombination des Vorangehenden sein oder enthalten.
  • Die Isolationsstruktur 132 ist unterhalb der Feldplatte 124 angeordnet und innerhalb des Driftgebiets 114 angeordnet. Die Isolationsstruktur 132 kann ein dielektrisches Material sein oder enthalten, das sich von einem Halbleitersubstratmaterial des Substrats 102 unterscheidet. In manchen Ausführungsformen enthält die Isolationsstruktur 132 ein selbes dielektrisches Material wie die STI-Struktur 202. In weiteren Ausführungsformen kann das dielektrische Material zum Beispiel Siliziumdioxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, Siliziumoxycarbid, ein anderes geeignetes dielektrisches Material oder eine beliebige Kombination des Vorangehenden sein oder enthalten. Die Isolationsstruktur 132 liegt direkt unter der zweiten Feldplattenstruktur 128, sodass die Isolationsstruktur 132 von der zweiten Feldplattenstruktur 128 durch die Ätzstoppschicht 122 getrennt ist. In manchen Ausführungsformen erstreckt sich eine Außenseitenwand der Isolationsstruktur 132 seitlich an einer Außenseitenwand der Ätzstoppschicht 122 vorbei. Die Isolationsstruktur 132 ist eingerichtet, Schaden an dem Substrat 102 aufgrund eines Aufbaus eines elektrischen Felds bei einem Rand der Feldplatte 124 zu verhindern und/oder abzuschwächen. In weiteren Ausführungsformen sind Seitenwände der Isolationsstruktur 132 geneigt.
  • 3A veranschaulicht eine Querschnittansicht mancher Ausführungsformen eines integrierten Chips 300a, der eine erste seitlich diffundierte Metalloxidhalbleiterfeldeffekttransistor-Vorrichtung (MOSFET-LDMOS-Vorrichtung) 316 und eine zweite LDMOS-Vorrichtung 318 aufweist, die jeweils eine Feldplatte 124 aufweisen, die über einer Isolationsstruktur 132 liegt.
  • Die erste LDMOS-Vorrichtung 316 und die zweite LDMOS-Vorrichtung 318 sind seitlich aneinander angrenzend angeordnet und teilen sich ein Drain-Gebiet 106. Weiter weisen die erste und zweite LDMOS-Vorrichtung 316, 318 jeweils eine Gate-Struktur 116 und eine Seitenwandabstandhalterstruktur 314, die Seitenwände der Gate-Struktur 116 seitlich umgibt, auf. In manchen Ausführungsformen kann die Abstandhalterstruktur 314 zum Beispiel Siliziumnitrid, Siliziumcarbid, ein anderes geeignetes Material oder eine beliebige Kombination des Vorangehenden sein oder enthalten. Die Gate-Struktur 116 weist eine Gate-Elektrode 110 auf, die über einer dielektrischen Gate-Schicht 108 liegt, die über einem Substrat 102 liegt. Eine Ätzstoppschicht 122 erstreckt sich von einer oberen Oberfläche der Gate-Elektrode 110 entlang einer Seitenwand der Seitenwandabstandhalterstruktur 314, zu einer oberen Oberfläche des Substrats 102. In manchen Ausführungsformen kann das Substrat 102 zum Beispiel ein Bulksubstrat (z.B. ein Bulksiliziumsubstrat), ein Silizium-auf-Isolator-Substrat (SOI-Substrat) oder ein anderes geeignetes Substrat sein und/oder kann eine erste Dotierung (z.B. p) aufweisen. Ein Kontaktgebiet 308 ist innerhalb des Substrats 102 angeordnet und liegt an dem Source-Gebiet 104 an. Das Drain-Gebiet 106 und das Source-Gebiet 104 weisen jeweils eine zweite Dotierung (z.B. n) entgegen der ersten Dotierung auf. Weiter weist das Kontaktgebiet 308 die erste Dotierung (z.B. p) auf, die eine ohmsche Verbindung für das Substrat 102 zu einem überliegenden Kontakt 120 bereitstellt.
  • In manchen Ausführungsformen kann das Kontaktgebiet 308 eine p-Dotierungskonzentration aufweisen, die etwa 1019 Atome/cm3 oder größer ist. Das Kontaktgebiet 308 ist innerhalb eines Körpergebiets 306 angeordnet. Das Körpergebiet 306 weist die erste Dotierung (z.B. p) mit einer Dotierungskonzentration auf, die höher als die des Substrats 102 ist. Beispielsweise kann das Substrat 102 eine Dotierungskonzentration aufweisen, die innerhalb einer Spanne von etwa 1014 bis 1016 Atome/cm3 ist, während das Körpergebiet 306 eine Dotierungskonzentration aufweisen kann, die innerhalb einer Spanne von etwa 1016 bis 1018 Atome/cm3 ist. In weiteren Ausführungsformen ist das Source-Gebiet 104 innerhalb eines flachen Well-Gebiets 310 angeordnet, wobei das flache Well-Gebiet 310 die erste Dotierung (z.B. p) aufweisen kann und/oder eine Dotierungskonzentration innerhalb einer Spannweite von etwa 1016 bis 1019 Atome/cm3 aufweisen kann. Das flache Wannengebiet 310 liegt an dem Source-Gebiet 104 und/oder einem Driftgebiet 114 an. In manchen Ausführungsformen kann das flache Wannengebiet 310 als ein Kanalgebiet eingerichtet sein, in dem ein leitfähiger Kanal zwischen dem Source-Gebiet 104 und dem Driftgebiet 114 gebildet ist, wenn geeignete Vorspannungszustände an die Gate-Elektrode 110, das Source-Gebiet 104 und/oder das Drain-Gebiet 106 angelegt werden.
  • Das Drift-Gebiet 114 ist seitlich zwischen dem Source-Gebiet 104 und dem Drain-Gebiet 106 angeordnet. Das Driftgebiet 114 kann die zweite Dotierung (z.B. n) aufweisen und/oder kann eine Dotierungskonzentration innerhalb einer Spanne von etwa 1018 bis 1020 Atome/cm3 aufweisen. Das Driftgebiet 114 ist innerhalb eines Hochspannungswannengebiets 304 angeordnet. Das Hochspannungswannengebiet 304 kann die zweite Dotierung (z.B. n) mit einer Dotierungskonzentration innerhalb einer Spanne von etwa 1014 bis 1016 Atome/cm3 aufweisen. In manchen Ausführungsformen ist das Driftgebiet 114 ein Teil des Hochspannungswannengebiets 304, sodass das Driftgebiet 114 ausgelassen (nicht gezeigt) wird, und das Hochspannungswannengebiet 304 ist seitlich zwischen dem Source-Gebiet 104 und dem Drain-Gebiet 106 angeordnet und fungiert als ein Driftgebiet. Ein flaches Wannengebiet 312 ist um das Drain-Gebiet 106 angeordnet und ist seitlich zwischen der ersten LDMOS-Vorrichtung 316 und der zweiten LDMOS-Vorrichtung 318 beabstandet. Das flache Wannengebiet 312 kann zum Beispiel die zweite Dotierung (z.B. n) aufweisen und kann eine Dotierungskonzentration innerhalb einer Spanne von etwa 1014 bis 1016 Atome/cm3 oder eine andere geeignete Dotierungskonzentration aufweisen. In manchen Ausführungsformen erstreckt sich das Driftgebiet 114 fortlaufend seitlich von dem flachen Wannengebiet 310 zu dem Drain-Gebiet 106, sodass das Driftgebiet 114 an dem Drain-Gebiet 106 (nicht gezeigt) anliegt.
  • Ein tiefes Wannengebiet 302, das die erste Dotierung (z.B. p) aufweist, ist innerhalb des Substrats 102 angeordnet und direkt unter dem Hochspannungswannengebiet 304 angeordnet. In manchen Ausführungsformen kann das tiefe Wannengebiet 302 zum Beispiel eine Dotierungskonzentration, die innerhalb einer Spanne von etwa 1014 bis 1016 Atome/cm3 liegt, oder eine andere geeignete Dotierungskonzentration aufweisen. Das tiefe Wannengebiet 302 kann eingerichtet sein, Bildung eines Verarmungsgebiets innerhalb des Hochspannungswannengebiets 304 und/oder des Driftgebiets 114 zu verbessern, wodurch eine Magnitude des elektrischen Felds an einer Oberfläche des Substrats 102 verringert wird. Dies erleichtert zum Teil Anlegen hoher Spannungen an die erste und/oder zweite DMOS-Vorrichtung 316, 318. Eine Isolationsstruktur 132 ist innerhalb des Substrats 102 angeordnet und liegt an dem Driftgebiet 114 und dem flachen Wannengebiet 312 an. In manchen Ausführungsformen liegt die Isolationsstruktur 132 an dem Hochspannungswannengebiet 304 (nicht gezeigt) an. Die Isolationsstruktur 132 weist ein verschiedenes Material als das Substrat 102 auf und ist seitlich zwischen dem Drain-Gebiet 106 und dem Source-Gebiet 104 angeordnet.
  • Weiter ist eine erste Zwischenschichtdielektrikumschicht (ILD-Schicht) 118 über einer Oberseitenoberfläche des Substrats 102 angeordnet. Mehrere Kontakte 120 sind innerhalb der ersten ILD-Schicht 118 angeordnet und liegen über einem dotierten Gebiet des Substrats 102 und/oder über einer leitfähigen Struktur, die über einer Oberseitenoberfläche des Substrats 102 angeordnet ist. In manchen Ausführungsformen ist eine Silizidschicht (nicht gezeigt) zwischen einem Kontakt 120 und einem dotierten Gebiet des Substrats 102, das direkt dem Kontakt 120 unterliegt, angeordnet, sodass die Silizidschicht eingerichtet ist, eine elektrische Verbindung zwischen dem Kontakt 120 und dem dotierten Gebiet des Substrats 102 zu erhöhen. Die Feldplatte 124 weist eine erste Feldplattenstruktur 126 auf, die sich fortlaufend von einer Oberseitenoberfläche der ersten ILD-Schicht 118 zu einer oberen Oberfläche der Ätzstoppschicht 122 erstreckt. In manchen Ausführungsformen liegt ein erster unterer Rand der ersten Feldplattenstruktur 126 direkt über der Isolationsstruktur 132 und ein zweiter unterer Rand der ersten Feldplattenstruktur 126 ist gegenüber dem ersten unteren Rand und seitlich von der ersten Isolationsstruktur 132 um einen Abstand von größer als Null versetzt. In weiteren Ausführungsformen ist der erste untere Rand der ersten Feldplattenstruktur 126 von dem Drain-Gebiet 106 um einen Abstand getrennt, sodass der Abstand ein kürzester Abstand zwischen der Feldplatte 124 und dem Drain-Gebiet 106 ist.
  • 3B veranschaulicht eine Querschnittansicht eines integrierten Chips 300b gemäß manchen alternativen Ausführungsformen des integrierten Chips 300a von 3A.
  • In manchen Ausführungsformen weist die Feldplatte 124 die erste Feldplattenstruktur 126 und eine zweite Feldplattenstruktur 128 auf. In manchen Ausführungsformen ist die zweite Feldplattenstruktur 128 seitlich zwischen Außenseitenwänden der Isolationsstruktur 132 beabstandet. In weiteren Ausführungsformen liegt ein erster Rand über der ersten Feldplattenstruktur 126 der Isolationsstruktur 132 und ein zweiter Rand der ersten Feldplattenstruktur 126 ist seitlich von der Isolationsstruktur 132 um einen Abstand von größer als Null versetzt.
  • 3C veranschaulicht eine Querschnittansicht eines integrierten Chips 300c gemäß manchen alternativen Ausführungsformen des integrierten Chips 300a von 3A.
  • Eine Grabenisolationsstruktur (STI-Struktur) 202 erstreckt sich von der oberen Oberfläche des Substrats 102 zu einem ersten Punkt unter der oberen Oberfläche des Substrats 102. In manchen Ausführungsformen weist die STI-Struktur 202 ein selbes Material wie die Isolationsstruktur 132 auf. In weiteren Ausführungsformen erstreckt sich die Isolationsstruktur 132 von der oberen Oberfläche des Substrats 102 zu einem zweiten Punkt unter der oberen Oberfläche des Substrats 102, in dem der erste Punkt vertikal unter dem zweiten Punkt ist. Die STI-Struktur 202 ist eingerichtet, die erste und/oder zweite LDMOS-Vorrichtung 316, 318 elektrisch von anderen Halbleitervorrichtungen zu isolieren, die über und/oder innerhalb des Substrats 102 angeordnet sind.
  • 3D veranschaulicht eine Querschnittansicht eines integrierten Chips 300d gemäß manchen alternativen Ausführungsformen des integrierten Chips 300a von 3A.
  • Die Kontakte 120 weisen jeweils einen inneren leitfähigen Körper 322 auf, der von einer äußeren leitfähigen Auskleidung 320 umgeben ist. In manchen Ausführungsformen kann der innere leitfähige Körper 322 zum Beispiel Wolfram, Aluminium, Kupfer, ein anderes geeignetes leitfähiges Material oder eine beliebige Kombination des Vorangehenden sein oder enthalten. In weiteren Ausführungsformen kann die äußere leitfähige Auskleidung 320 zum Beispiel Titan, Tantal, Titannitrid, Tantalnitrid, ein anderes geeignetes leitfähiges Material oder eine beliebige Kombination des Vorangehenden sein oder enthalten. In unterschiedlichen Ausführungsformen kann die erste Feldplattenstruktur 126 der Feldplatte 124 als die Kontakte 120 eingerichtet sein, sodass die erste Feldplattenstruktur 126 den inneren leitfähigen Körper 322 und die äußere leitfähige Auskleidung 320 aufweist. In noch weiteren Ausführungsformen, falls die Feldplatte 124 eine zweite Feldplattenstruktur (z.B. 128 von 3B) (nicht gezeigt) aufweist, kann die zweite Feldplattenstruktur den inneren leitfähigen Körper 322 und die äußere leitfähige Auskleidung 320 aufweisen.
  • 3E veranschaulicht eine Querschnittansicht eines integrierten Chips 300e gemäß manchen alternativen Ausführungsformen des integrierten Chips 300a von 3A.
  • In manchen Ausführungsformen ist eine untere Oberfläche 132ls der Isolationsstruktur 132 vertikal unterhalb des Drain-Gebiets 106, des Source-Gebiets 104 und/oder des Kontaktgebiets 308 angeordnet. In unterschiedlichen Ausführungsformen kann dies einen Widerstand der ersten und/oder zweiten LDMOS-Vorrichtung 316, 318 erhöhen, während nachteilige Effekte einer Akkumulation eines elektrischen Felds bei einem Rand der Feldplatte 124 auf dem Substrat 102 weiter verringert werden.
  • 3F veranschaulicht eine Querschnittansicht eines integrierten Chips 300f gemäß manchen alternativen Ausführungsformen des integrierten Chips 300a von 3A.
  • In manchen Ausführungsformen liegen mehrere leitfähige Drähte 324 (z.B. Aluminium, Kupfer, Wolfram, Titan, Tantal usw. enthaltend) über den Kontakten 120. Eine zweite ILD-Schicht 321 liegt über der ersten ILD-Schicht 118 und eine dritte ILD-Schicht 323 liegt über der zweiten ILD-Schicht 321. In manchen Ausführungsformen sind die leitfähigen Drähte 324, die über den Kontakten 120 liegen, die direkt elektrisch mit dem Kontaktgebiet 308, dem Source-Gebiet 104, dem Drain-Gebiet 106 und der Feldplatte 124 gekoppelt sind, innerhalb der zweiten ILD-Schicht 321 angeordnet. In weiteren Ausführungsform sind die leitfähigen Drähte 324, die über den Kontakten 120 liegen, die direkt elektrisch mit an die Gate-Elektrode 110 gekoppelt sind, innerhalb der dritten ILD-Schicht 323 angeordnet und vertikal von der zweiten ILD-Schicht 321 um einen Abstand von größer als Null versetzt. Daher sind eine Oberseitenoberfläche jedes Kontakts 120 (z.B. Kontakte 120, die jeweils über Source-Gebiet 104, Drain-Gebiet 106 und/oder dem Kontaktgebiet 308 liegen) und eine Oberseitenoberfläche der Feldplatte 124 innerhalb einer ersten Ebene angeordnet, die jeweils entlang einer ersten im Wesentlichen geraden horizontalen Linie angeordnet sind, wobei eine Oberseitenoberfläche jedes Kontakts 120 innerhalb einer zweiten Ebene (z.B. Kontakte 120, die über der Gate-Elektrode 110 liegen) jeweils entlang einer zweiten im Wesentlichen geraden horizontalen Linie angeordnet ist, die vertikal von der ersten im Wesentlichen geraden horizontalen Linie versetzt ist.
  • 4-11 veranschaulichen Querschnittansichten 400-1100 mancher Ausführungsformen eines Verfahrens zur Bildung eines integrierten Chips, der eine Hochspannungs-LDMOS-Vorrichtung aufweist, die eine Feldplatte aufweist, die über einer vergrabenen Isolationsstruktur liegt. Obwohl die in 4-11 gezeigten Querschnittansichten 400-1100 in Bezug auf ein Verfahren beschrieben sind, wird ersichtlich, dass die in 4-11 gezeigten Strukturen nicht auf das Verfahren begrenzt sind, sondern vielmehr eigenständig separat von dem Verfahren stehen können. Obwohl 4-11 als eine Reihenfolge von Handlungen beschrieben ist, wird ersichtlich, dass diese Handlungen nicht begrenzt sind, da die Reihenfolge der Handlungen in anderen Ausführungsformen verändert werden kann und die offenbarten Verfahren auch auf andere Strukturen anwendbar sind. In anderen Ausführungsformen können manche Handlungen, die veranschaulicht und/oder beschrieben sind, gänzlich oder teilweise ausgelassen werden.
  • Wie in Querschnittansicht 400 von 4 gezeigt, ist ein Substrat 102 bereitgestellt und Isolationsstrukturen 132 sind an einer Vorderseite 102f des Substrats 102 gebildet. In manchen Ausführungsformen kann das Substrat 102 zum Beispiel ein Halbleitersubstratmaterial (z.B. Silizium), ein Bulksubstrat (z.B. ein Bulksiliziumsubstrat), ein Silizium-auf-Isolator-Substrat (SOI-Substrat) oder ein anderes geeignetes Substrat sein. In manchen Ausführungsformen wird, bevor die Isolationsstrukturen 132 gebildet werden, ein Implantationsprozess durchgeführt, um das Substrat 102 mit einer ersten Dotierung (z.B. p) zu dotieren. In manchen Ausführungsformen kann ein Prozess zur Bildung der Isolationsstruktur 132 umfassen: Bilden einer Maskierungsschicht (nicht gezeigt) über der Vorderseite 102f des Substrats; selektives Ätzen des Substrats 102 gemäß der Maskierungsschicht, um eine Öffnung zu bilden, die sich von der Vorderseite 102f zu einem Punkt unter der Vorderseite 102f erstreckt; Füllen (z.B. durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomschichtabscheidung (ALD), Wärmeoxidation usw.) der Öffnung mit einem dielektrischen Material; und Durchführen eines Entfernungsprozesses, um die Maskierungsschicht zu entfernen. In manchen Ausführungsformen kann nach Füllen der Öffnung mit dem dielektrischen Material ein Planarisierungsprozess (z.B. ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess)) an dem dielektrischen Material durchgeführt werden, wodurch die Isolationsstruktur 132 definiert wird. In unterschiedlichen Ausführungsformen kann der Planarisierungsprozess an dem dielektrischen Material durchgeführt werden, sodass es sich fortsetzt, nachdem es die Vorderseite 103f des Substrats erreicht hat, wodurch mindestens ein kleiner Abschnitt des Substrats 102 entfernt wird. In noch weiteren Ausführungsformen kann der Planarisierungsprozess an dem dielektrischen Material durchgeführt werden, bis die Vorderseite 102f des Substrats 102 erreicht ist. In manchen Ausführungsformen ist das dielektrische Material von dem des Halbleitersubstratmaterials verschieden. In noch weiteren Ausführungsformen kann das dielektrische Material zum Beispiel Siliziumdioxid, Siliziumnitrid, Siliziumcarbid, ein anderes geeignetes dielektrisches Material oder eine Kombination des Vorangehenden sein oder enthalten. In noch weiteren Ausführungsformen kann eine Grabenisolationsstruktur (STI-Struktur) (z.B. 202 von 3C) (nicht gezeigt) an der Vorderseite 102f des Substrats 102 gebildet sein. In manchen Ausführungsformen kann die STI-Struktur gleichzeitig mit der Isolationsstruktur 132 gebildet sein und/oder das dielektrische Material enthalten. In manchen Ausführungsformen können die p-Dotierstoffe der ersten Dotierung zum Beispiel Bor, Difluorobor (z.B. BF2), Indium, andere geeignete p-Dotierstoffe oder eine beliebige Kombination des Vorangehenden sein.
  • Wie in Querschnittansicht 500 von 5 gezeigt, können ein oder mehrere Implantationsprozesse an dem Substrat 102 durchgeführt werden, um ein oder mehrere dotierte Gebiete mit dem Substrat 102 zu bilden. In manchen Ausführungsformen können der eine oder die mehreren Implantationsprozesse durchgeführt werden, um ein tiefes Wannengebiet 302, ein Hochspannungswannengebiet 304, ein Körpergebiet 306, ein Driftgebiet 114 und/oder ein flaches Wannengebiet 312 zu bilden. In manchen Ausführungsformen können das tiefe Wannengebiet 302, das Hochspannungswannengebiet 304, das flache Wannengebiet 312 und/oder das Driftgebiet 114 jeweils eine zweite Dotierung (z.B. n) entgegen der ersten Dotierung aufweisen. In manchen Ausführungsformen ist die erste Dotierung p und die zweite Dotierung ist n oder umgekehrt. In noch weiteren Ausführungsformen können das tiefe Wannengebiet 302 und/oder das Körpergebiet 306 jeweils die erste Dotierung (z.B. p) aufweisen. In manchen Ausführungsformen können der eine oder die mehreren Implantationsprozesse jeweils enthalten: Bilden einer Maskierungsschicht (nicht gezeigt) über der Vorderseite 102f des Substrats 102; selektives Implantieren von Dotierstoffen gemäß der Maskierungsschicht in das Substrat 102; und Durchführen eines Entfernungsprozesses, um die Maskierungsschicht zu entfernen. In manchen Ausführungsformen können die n-Dotierstoffe der zweiten Dotierung zum Beispiel Phosphor, Arsen, Antimon, andere geeignete n-Dotierstoffe oder eine beliebige Kombination des Vorangehenden sein oder enthalten.
  • In manchen Ausführungsformen können das Driftgebiet 114 und/oder das Hochspannungswannengebiet 304 jeweils eine Dotierungskonzentration aufweisen, die etwa 2,0*1014 Atome/cm3, 2,5*1014 Atome/cm3, 3,0*1014 Atome/cm3, 5,7*1014 Atome/cms. oder innerhalb einer Spanne von etwa 1014 bis 1015 Atome/cm3 oder eine andere geeignete Dotierungskonzentration ist. In manchen Ausführungsformen kann das tiefe Wannengebiet 302 eine Dotierungskonzentration aufweisen, die etwa 1,5*1014 Atome/cm3, 1,0*1015 Atome/cm3, innerhalb einer Spanne von etwa 1014 bis 1016 Atome/cm3 oder eine andere geeignete Dotierungskonzentration ist. In manchen Ausführungsformen kann das flache Wannengebiet 312 eine Dotierungskonzentration aufweisen, die etwa 7,0*1014 Atome/cm3, 1,0*1015 Atome/cm3, 1,12*1015 Atome/cm3, innerhalb einer Spanne von etwa 1014 bis 1016 Atome/cm3 oder eine andere geeignete Dotierungskonzentration ist. In manchen Ausführungsformen kann das Körpergebiet 306 eine Dotierungskonzentration aufweisen, die etwa 5,0*1014 Atome/cm3, 8,0*1014 Atome/cm3, 1,4*1015 Atome/cm3, innerhalb einer Spanne von etwa 1014 bis 1016 Atome/cm3 oder eine andere geeignete Dotierungskonzentration ist.
  • Wie in Querschnittansicht 600 von 6 gezeigt, sind Gate-Strukturen 116 über der Vorderseite 102f des Substrats gebildet. In manchen Ausführungsformen weist die Gate-Struktur 116 eine dielektrische Gate-Schicht 108 und eine Gate-Elektrode 110, die über der dielektrischen Gate-Schicht 108 liegt, auf. In manchen Ausführungsformen kann ein Prozess zur Bildung der Gate-Strukturen 116 umfassen: Abscheiden eines dielektrischen Gate-Films über der Vorderseite 102f durch zum Beispiel CVD, PVD, ALD oder einen anderen geeigneten Abscheidungsprozess; Abscheiden einer Gate-Elektrodenschicht über dem dielektrischen Gate-Film durch zum Beispiel CVD, PVD, ALD, Sputtern oder einen anderen geeigneten Abscheidungs- oder Wachstumsprozess; und Strukturieren des dielektrischen Gate-Films und der Gate-Elektrodenschicht durch eine Maskierungsschicht (nicht gezeigt), um die dielektrische Gate-Schicht 108, die Gate-Elektrode 110 und die Gate-Strukturen 116 zu definieren. In manchen Ausführungsformen kann die Gate-Elektrode 110 zum Beispiel Titannitrid, Tantalnitrid, Titan, Tantal, Wolfram, Aluminium, Kupfer, Polysilizium, intrinsisches Polysilizium, dotiertes Polysilizium, ein anderes geeignetes leitfähiges Material oder eine beliebige Kombination des Vorangehenden sein. In weiteren Ausführungsformen kann die dielektrische Gate-Schicht 108 zum Beispiel Siliziumdioxid, ein High-k-Dielektrikum-Material ein anderes geeignetes dielektrisches Gate-Material oder eine beliebige Kombination des Vorangehenden sein oder enthalten.
  • Wie in Querschnitt 700 von 7 gezeigt, wird ein Implantationsprozess an dem Substrat 102 durchgeführt, um ein flaches Wannengebiet 310 innerhalb des Substrats 102 zu bilden. In weiteren Ausführungsformen können mehrere leicht dotierte Gebiete (nicht gezeigt) gleichzeitig mit dem flachen Wannengebiet 310 gebildet werden. In manchen Ausführungsformen liegt das flache Wannengebiet 310 an dem Körpergebiet 306, dem Driftgebiet 114 und/oder dem Hochspannungswannengebiet 304 an. Das flache Wannengebiet 310 kann zum Beispiel die erste Dotierung (z.B. p) aufweisen. In weiteren Ausführungsformen umfasst der Implantationsprozess: Bilden einer Maskierungsschicht (nicht gezeigt) über dem Substrat 102; selektives Implantieren von Dotierstoffen in das Substrat 102 gemäß der Maskierungsschicht; und Durchführen eines Entfernungsprozesses, um die Maskierungsschicht zu entfernen. In weiteren Ausführungsformen kann das flache Wannengebiet 310 als ein Kanalgebiet eingerichtet sein. In manchen Ausführungsformen kann das flache Wannengebiet 310 eine Dotierungskonzentration aufweisen, die etwa 1,0*1015 Atome/cm3, 1,6*1015 Atome/cm3, 5,4*1015 Atome/cm3, 5,0*1016 Atome/cm3, innerhalb einer Spanne von etwa 1015 bis 1017 Atome/cm3 oder eine andere geeignete Dotierungskonzentration ist.
  • Wie in Querschnittansicht 800 von 8 gezeigt, ist eine Seitenwandabstandhalterstruktur 314 um Seitenwände der Gate-Strukturen 116 gebildet. In manchen Ausführungsformen kann die Seitenwandabstandhalterstruktur 314 zum Beispiel Siliziumnitrid, Siliziumcarbid, ein anderes geeignetes dielektrisches Material oder eine beliebige Kombination des Vorangehenden sein oder enthalten. In weiteren Ausführungsformen kann ein Prozess zur Bildung der Seitenwandabstandhalterstruktur 314 umfassen: Abscheiden (z.B. durch einen CVD-Prozess, einen PVD-Prozess, einen ALD-Prozess oder einen anderen geeigneten Abscheidungsprozess) einer Seitenwandabstandhalterschicht über dem Substrat 102 und den Gate-Strukturen 116; und Durchführen eines Strukturierungsprozesses an der Seitenwandabstandhalterschicht, um die Seitenwandabstandhalterschicht von horizontalen Oberflächen zu entfernen, wodurch die Seitenwandabstandhalterstruktur 314 definiert wird.
  • Wie in Querschnittansicht 900 von 9 gezeigt, wird ein Implantationsprozess an dem Substrat 102 durchgeführt, um ein Source-Gebiet 104, ein Drain-Gebiet 106 und ein Kontaktgebiet 308 innerhalb des Substrats 102 zu definieren. In manchen Ausführungsformen können das Source-Gebiet 104 und/oder das Drain-Gebiet 106 die zweite Dotierung (z.B. n) aufweisen. In weiteren Ausführungsformen kann das Kontaktgebiet 308 die erste Dotierung (z.B. p) aufweisen. In unterschiedlichen Ausführungsformen kann der Implantationsprozess umfassen: Bilden einer Maskierungsschicht (nicht gezeigt) über der Vorderseite 102f des Substrats 102; selektives Implantieren von Dotierstoffen in das Substrat 102 gemäß der Maskierungsschicht; und Durchführen eines Entfernungsprozesses, um die Maskierungsschicht zu entfernen. In manchen Ausführungsformen können das Source-Gebiet 104 und/oder das Drain-Gebiet 106 jeweils Dotierungskonzentrationen von etwa 2,5*1017 Atomen/cm3, 2,88*1017 Atomen/cm3, 5,5*1017 Atomen/cm3, innerhalb einer Spanne von etwa 1017 bis 1019 Atomen/cm3, größer als etwa 1019 oder eine andere geeignete Dotierungskonzentration aufweisen. In manchen Ausführungsformen kann das Kontaktgebiet 308 eine Dotierungskonzentration aufweisen, die etwa 3,0*1015 Atome/cm3, 3,2*1017 Atome/cm3, innerhalb einer Spanne von etwa 1015 bis 1018 Atome/cm3 oder eine andere geeignete Dotierungskonzentration ist.
  • Wie in Querschnittansicht 1000 von 10 gezeigt, wird eine Ätzstoppschicht 122 über den Gate-Strukturen 116 gebildet. In manchen Ausführungsformen erstreckt sich die Ätzstoppschicht 122 fortlaufend von einer oberen Oberfläche der Gate-Elektrode 110, entlang einer Seitenwand der Seitenwandabstandhalterstruktur 314, zu der Vorderseite 102f des Substrats 102. In manchen Ausführungsformen kann die Ätzstoppschicht 122 zum Beispiel Siliziumnitrid, Siliziumcarbid, ein anderes geeignetes dielektrisches Material oder eine beliebige Kombination des Vorangehenden sein oder enthalten. In weiteren Ausführungsformen kann die Ätzstoppschicht 122 die Isolationsstruktur 132 direkt kontaktieren. In noch weiteren Ausführungsformen kann die Ätzstoppschicht 122 zum Beispiel durch PVD, CVD, ALD oder einen anderen geeigneten Abscheidungs- oder Wachstumsprozess abgeschieden werden.
  • Wie in Querschnittansicht 1100 von 11 gezeigt, ist eine erste Zwischenschichtdielektrikumschicht (ILD-Schicht 118) über dem Substrat 102 gebildet. In manchen Ausführungsformen kann die erste ILD-Schicht 118 zum Beispiel durch CVD, PVD, ALD oder einen anderen geeigneten Abscheidungsprozess abgeschieden werden. In weiteren Ausführungsformen kann die erste ILD-Schicht 118 zum Beispiel Siliziumdioxid, ein Low-k-Dielektrikum-Material, ein Ultra-low-k-Dielektrikum-Material, ein anderes geeignetes dielektrisches Material oder eine beliebige Kombination des Vorangehenden sein oder enthalten. Weiter, nach Bildung der ersten ILD-Schicht 118, können mehrere Kontakte 120 und Feldplatten 124 innerhalb der ersten ILD-Schicht 118 gebildet werden, wodurch eine erste seitlich diffundierte Metalloxidhalbleiterfeldeffekttransistor-Vorrichtung (MOSFET-LDMOS-Vorrichtung) 316 und eine zweite LDMOS-Vorrichtung 318 definiert werden. In manchen Ausführungsformen können die mehreren Kontakte 120 und die Feldplatten 124 gleichzeitig gebildet werden. In unterschiedlichen Ausführungsformen kann ein Prozess zur Bildung der Kontakte 120 und/oder der Feldplatten 124 umfassen: Bilden einer Maskierungsschicht (nicht gezeigt) über der ersten ILD-Schicht 118; Strukturieren der ersten ILD-Schicht 118 gemäß der Maskierungsschicht, wodurch mehrere Öffnungen innerhalb der ersten ILD-Schicht 118 definiert wird; Füllen der mehreren Öffnungen mit einem leitfähigen Material (z.B. Titan, Kupfer, Aluminium, Wolfram, Tantalnitrid, ein anderes geeignetes leitfähiges Material oder eine beliebige Kombination des Vorangehenden); und Durchführen eines Planarisierungsprozesses (z.B. ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess)) in das leitfähige Material, wodurch die Kontakte 120 und/oder die Feldplatten 124 definiert werden. In weiteren Ausführungsformen können die Kontakte 120 und/oder die Feldplatten 124 jeweils durch einen Einzeldamaszenerprozess gebildet werden.
  • In manchen Ausführungsformen ist die Feldplatte 124 auf eine Weise gebildet, sodass sie direkt über mindestens einem Abschnitt der Isolationsstruktur 132 liegt. Weiter ist die Feldplatte 124 von dem Substrat 102 und/oder der Isolationsstruktur 132 durch die Ätzstoppschicht 122 getrennt. In unterschiedlichen Ausführungsformen kann die Feldplatte 124 eine erste Feldplattenstruktur 126 und/oder eine zweite Feldplattenstruktur (nicht gezeigt) (z.B. 128 von 3B) aufweisen. In solchen Ausführungsformen können die erste Feldplattenstruktur 126 und/oder die zweite Feldplattenstruktur (nicht gezeigt) (z.B. 128 von 3B) gleichzeitig gebildet werden.
  • 12 veranschaulicht ein Verfahren 1200 zur Bildung eines integrierten Chips, der eine LDMOS-Vorrichtung aufweist, die eine Feldplatte aufweist, die über einer Isolationsstruktur liegt. Obwohl das Verfahren 1200 als eine Reihe von Handlungen oder Ereignissen veranschaulicht und/oder beschrieben ist, wird ersichtlich, dass das Verfahren nicht auf die veranschaulichte Reihenfolge oder die Handlungen begrenzt ist. Daher können in manchen Ausführungsformen die Handlungen in verschiedenen Reihenfolgen als veranschaulicht ausgeführt werden und/oder können gleichzeitig ausgeführt werden. Weiter können in manchen Ausführungsformen die veranschaulichten Handlungen oder Ereignisse in mehrere Handlungen oder Ereignisse unterteilt werden, die zu separaten Zeiten oder gleichzeitig mit anderen Handlungen oder Teilhandlungen ausgeführt werden können. In manchen Ausführungsformen können manche veranschaulichte Handlungen oder Ereignisse ausgelassen werden und andere nichtveranschaulichte Handlungen oder Ereignisse können umfasst sein.
  • Bei Handlung 1202 wird eine Isolationsstruktur in einem Substrat gebildet, wo die Isolationsstruktur sich von einer Vorderseite des Substrats zu einem Punkt unter der Vorderseite des Substrats erstreckt. 4 veranschaulicht eine Querschnittansicht 400 entsprechend manchen Ausführungsformen von Handlung 1202.
  • Bei Handlung 1204 werden ein Wannengebiet, ein Körpergebiet und ein Driftgebiet innerhalb des Substrats gebildet, wobei das Driftgebiet an die Isolationsstruktur anliegt. 5 veranschaulicht eine Querschnittansicht 500 entsprechend manchen Ausführungsformen von Handlung 1204.
  • Bei Handlung 1206 wird eine Gate-Struktur über dem Substrat gebildet, wobei die Gate-Struktur eine Gate-Elektrode und eine dielektrische Gate-Schicht, die unter der Gate-Elektrode liegt, aufweist. Die Gate-Struktur liegt über mindestens einem Abschnitt des Driftgebiets. 6 veranschaulicht eine Querschnittansicht 600 entsprechend manchen Ausführungsformen von Handlung 1206.
  • Bei Handlung 1208 werden ein Source-Gebiet und ein Drain-Gebiet innerhalb des Substrats an gegenüberliegenden Seiten der Gate-Struktur gebildet. Die Isolationsstruktur ist seitlich zwischen der Gate-Struktur und dem Drain-Gebiet beabstandet. 9 veranschaulicht eine Querschnittansicht 900 entsprechend manchen Ausführungsformen von Handlung 1208.
  • Bei Handlung 1210 wird eine Ätzstoppschicht über der Gate-Elektrode und dem Substrat gebildet, wobei die Ätzstoppschicht sich von einer oberen Oberfläche der Gate-Elektrode zu einer oberen Oberfläche der Isolationsstruktur erstreckt. 10 veranschaulicht eine Querschnittansicht 1000 entsprechend manchen Ausführungsformen von Handlung 1210.
  • Bei Handlung 1212 wird eine erste Zwischenschichtdielektrikumschicht (ILD-Schicht) über dem Substrat und der Gate-Struktur gebildet. 11 veranschaulicht eine Querschnittansicht 1100 entsprechend manchen Ausführungsformen von Handlung 1212.
  • Bei Handlung 1214 werden mehrere Kontakte und eine Feldplatte über dem Substrat und innerhalb der ersten ILD-Schicht gebildet, in der mindestens ein Abschnitt der Feldplatte direkt über der Isolationsstruktur liegt. 11 veranschaulicht eine Querschnittansicht 1100 entsprechend manchen Ausführungsformen von Handlung 1214.
  • Dementsprechend bezieht sich die vorliegende Offenbarung in manchen Ausführungsformen auf eine Hochspannungsvorrichtung, das eine Feldplatte aufweist, die mindestens teilweise direkt über einer Isolationsstruktur liegt, die innerhalb eines Driftgebiets angeordnet ist.
  • In manchen Ausführungsformen stellt die vorliegende Anmeldung einen integrierten Chip bereit, der eine Gate-Elektrode aufweist, die über einem Substrat zwischen einem Source-Gebiet und einem Drain-Gebiet liegt; eine Ätzstoppschicht, die sich seitlich von einer oberen Oberfläche der Gate-Elektrode zu einer Vorderseite des Substrats erstreckt, wobei die Ätzstoppschicht über einem Driftgebiet liegt, das zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet ist; eine Feldplatte, die innerhalb einer ersten Zwischenschichtdielektrikumschicht (ILD-Schicht) angeordnet ist, die über dem Substrat liegt, wobei die Feldplatte sich von einer Oberseitenoberfläche der ersten ILD-Schicht zu einer oberen Oberfläche der Ätzstoppschicht erstreckt; und eine Isolationsstruktur, die innerhalb des Substrats angeordnet ist und sich von der Vorderseite des Substrats zu einem Punkt unter der Vorderseite des Substrats erstreckt, wobei die Isolationsstruktur seitlich zwischen der Gate-Elektrode und dem Drain-gebiet angeordnet ist und wobei die Feldplatte über der Isolationsstruktur liegt.
  • In manchen Ausführungsformen stellt die vorliegende Anmeldung einen integrierten Chip bereit, der ein erstes seitlich diffundiertes Metalloxidhalbleiterfeldeffekttransistor-Vorrichtung (MOSFET-LDMOS-Vorrichtung) aufweist, die eine erste Gate-Struktur aufweist, die über einem Substrat liegt, wobei die erste LDMOS-Vorrichtung weiter ein erstes Source-Gebiet und ein erstes Driftgebiet innerhalb des Substrats angeordnet aufweist; eine zweite LDMOS-Vorrichtung, das eine zweite Gate-Struktur, ein zweites Source-Gebiet und ein zweites Driftgebiet aufweist; ein Drain-Gebiet, das zwischen der ersten und zweiten LDMOS-Vorrichtung angeordnet ist, wobei das erste Driftgebiet zwischen dem ersten Source-Gebiet und dem Drain-Gebiet angeordnet ist und wobei das zweite Driftgebiet zwischen dem zweiten Source-Gebiet und dem Drain-Gebiet angeordnet ist; eine erste Feldplatte, die seitlich zwischen dem Drain-Gebiet und der ersten Gate-Struktur beabstandet ist; und eine erste Isolationsstruktur, die innerhalb des Substrats angeordnet ist, wobei die erste Isolationsstruktur seitlich zwischen dem Drain-Gebiet und dem ersten Source-Gebiet beabstandet ist, wobei ein erster Rand der ersten Feldplatte direkt über der ersten Isolationsstruktur liegt und ein zweiter Rand der ersten Feldplatte seitlich von der ersten Isolationsstruktur um einen Abstand von größer als Null in einer Richtung zu der ersten Gate-Struktur versetzt ist.
  • In manchen Ausführungsformen stellt die vorliegende Anmeldung ein Verfahren bereit, das Bilden einer Isolationsstruktur innerhalb eines Substrats umfasst, wobei die Isolationsstruktur ein dielektrisches Material enthält und das Substrat ein Substratmaterial enthält, das sich von dem dielektrischen Material unterscheidet; Durchführen eines Implantationsprozesses, um ein Driftgebiet innerhalb des Substrats zu bilden, wobei das Driftgebiet an die Isolationsstruktur anliegt; Bilden einer Gate-Struktur über dem Substrat, wobei die Gate-Struktur mindestens teilweise über dem Driftgebiet liegt; Durchführen eines Implantationsprozesses, um ein Source-Gebiet und ein Drain-Gebiet innerhalb des Substrats zu bilden, wobei das Driftgebiet seitlich zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet ist; Bilden einer ersten Zwischenschichtdielektrikumschicht (ILD-Schicht) über dem Substrat; und Bilden einer Feldplatte über dem Driftgebiet und innerhalb der ILD-Schicht, wobei mindestens ein Abschnitt der Feldplatte direkt über der Isolationsstruktur liegt.
  • Das Vorangehende umreißt Merkmale einiger Ausführungsformen, sodass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen werden. Fachkundige werden begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis dafür verwenden können, andere Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen zu gestalten oder zu modifizieren. Fachkundige sollten auch erkennen, dass solche gleichwertigen Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen können, ohne von dem Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Integrierter Chip aufweisend: eine Gate-Elektrode, die über einem Substrat zwischen einem Source-Gebiet und einem Drain-Gebiet liegt; eine Ätzstoppschicht, die sich seitlich von einer oberen Oberfläche der Gate-Elektrode zu einer Vorderseite des Substrats erstreckt, wobei die Ätzstoppschicht über einem Driftgebiet liegt, das zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet ist; eine Feldplatte, die innerhalb einer ersten ILD-Schicht angeordnet ist, die über dem Substrat liegt, wobei die Feldplatte sich von einer Oberseitenoberfläche der ersten ILD-Schicht zu einer oberen Oberfläche der Ätzstoppschicht erstreckt; und eine Isolationsstruktur, die innerhalb des Substrats angeordnet ist und sich von der Vorderseite des Substrats zu einem Punkt unterhalb der Vorderseite des Substrats erstreckt, wobei die Isolationsstruktur seitlich zwischen der Gate-Elektrode und dem Drain-Gebiet angeordnet ist, wobei die Feldplatte über der Isolationsstruktur liegt.
  2. Integrierter Chip nach Anspruch 1, wobei die Isolationsstruktur ein erstes Material enthält und das Substrat ein zweites Material enthält, das von dem ersten Material verschieden ist.
  3. Integrierter Chip nach Anspruch 2, wobei das erste Material Siliziumdioxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder Siliziumoxycarbid ist und das zweite Material Silizium ist.
  4. Integrierter Chip nach einem der vorangehenden Ansprüche, wobei die Gate-Elektrode ein erstes leitfähiges Material enthält und die Feldplatte ein zweites leitfähiges Material enthält, das von dem ersten leitfähigen Material verschieden ist.
  5. Integrierter Chip nach einem der vorangehenden Ansprüche, ferner aufweisend: mehrere Kontakte, die innerhalb der ersten ILD-Schicht angeordnet sind und über dem Substrat liegen, wobei eine Oberseitenoberfläche der mehreren Kontakte mit einer Oberseitenoberfläche der Feldplatte bündig angeordnet ist.
  6. Integrierter Chip nach einem der vorangehenden Ansprüche, wobei die Feldplatte Folgendes aufweist: eine erste Feldplattenstruktur, die sich von der Oberseitenoberfläche der ersten ILD-Schicht zu der oberen Oberfläche der Ätzstoppschicht erstreckt; und eine zweite Feldplattenstruktur, die sich von der Oberseitenoberfläche der ersten ILD-Schicht zu der oberen Oberfläche der Ätzstoppschicht erstreckt, wobei die zweite Feldplattenstruktur seitlich von der ersten Feldplattenstruktur um einen Abstand größer als Null versetzt ist, wobei mindestens ein Abschnitt der zweiten Feldplattenstruktur direkt über der Isolationsstruktur liegt.
  7. Integrierter Chip nach Anspruch 6, wobei die erste Feldplattenstruktur seitlich von der Isolationsstruktur um einen Abstand von größer als Null in einer Richtung zu der Gate-Elektrode versetzt ist.
  8. Integrierter Chip nach Anspruch 6 oder 7, wobei Außenseitenwände der zweiten Feldplattenstruktur seitlich zwischen Außenseitenwänden der Isolationsstruktur beabstandet sind.
  9. Integrierter Chip nach einem der Ansprüche 6 bis 8, wobei die erste Feldplattenstruktur eine Seitenwand der Ätzstoppschicht direkt kontaktiert.
  10. Integrierter Chip aufweisend: eine erste seitlich diffundierte LDMOS-Vorrichtung, die eine erste Gate-Struktur aufweist, welche über einem Substrat liegt, wobei die erste LDMOS-Vorrichtung ferner ein erstes Source-Gebiet und ein erstes Driftgebiet aufweist, die innerhalb des Substrats angeordnet sind; eine zweite LDMOS-Vorrichtung, die eine zweite Gate-Struktur, ein zweites Source-Gebiet und ein zweites Driftgebiet aufweist; ein Drain-Gebiet, das zwischen der ersten LDMOS-Vorrichtung und der zweiten LDMOS-Vorrichtung angeordnet ist, wobei das erste Driftgebiet zwischen dem ersten Source-Gebiet und dem Drain-Gebiet angeordnet ist, wobei das zweite Driftgebiet zwischen dem zweiten Source-Gebiet und dem Drain-Gebiet angeordnet ist; eine erste Feldplatte, die seitlich zwischen dem Drain-Gebiet und der ersten Gate-Struktur beabstandet ist; und eine erste Isolationsstruktur, die innerhalb des Substrats angeordnet ist, wobei die erste Isolationsstruktur seitlich zwischen dem Drain-Gebiet und dem ersten Source-Gebiet beabstandet ist, wobei ein erster Rand der ersten Feldplatte direkt über der ersten Isolationsstruktur liegt, und ein zweiter Rand der ersten Feldplatte seitlich von der ersten Isolationsstruktur um einen Abstand von größer als Null in einer Richtung zu der ersten Gate-Struktur versetzt ist.
  11. Integrierter Chip nach Anspruch 10, ferner aufweisend: eine zweite Feldplatte, die seitlich zwischen dem Drain-Gebiet und der zweiten Gate-Struktur beabstandet ist; und eine zweite Isolationsstruktur, die innerhalb des Substrats angeordnet ist, wobei die zweite Isolationsstruktur seitlich zwischen dem Drain-Gebiet und dem zweiten Source-Gebiet beabstandet ist, wobei ein erster Rand der zweiten Feldplatte direkt über der zweiten Isolationsstruktur liegt.
  12. Integrierter Chip nach Anspruch 10 oder 11, wobei eine untere Oberfläche der ersten Isolationsstruktur vertikal unterhalb einer unteren Oberfläche des Drain-Gebiets angeordnet ist.
  13. Integrierter Chip nach einem der Ansprüche 10 bis 12, wobei die erste Isolationsstruktur das erste Driftgebiet direkt kontaktiert.
  14. Integrierter Chip nach einem der Ansprüche 10 bis 13, ferner aufweisend: eine erste ILD-Schicht, die über dem Substrat liegt; und mehrere Kontakte, die innerhalb der ersten ILD-Schicht angeordnet sind und über dem Substrat liegen, wobei eine Oberseitenoberfläche der mehreren Kontakte mit einer Oberseitenoberfläche der ersten Feldplatte bündig angeordnet ist, wobei die Kontakte und die erste Feldplatte ein gleiches Material enthalten.
  15. Integrierter Chip nach einem der Ansprüche 10 bis 14, ferner aufweisend: eine erste Ätzstoppschicht, die sich fortlaufend von einer oberen Oberfläche der ersten Gate-Struktur zu einer oberen Oberfläche des Substrats erstreckt, wobei die erste Feldplatte eine obere Oberfläche der ersten Ätzstoppschicht direkt kontaktiert.
  16. Integrierter Chip nach Anspruch 15, wobei die erste Ätzstoppschicht das erste Driftgebiet direkt kontaktiert und die erste Isolationsstruktur direkt kontaktiert.
  17. Integrierter Chip nach Anspruch 15 oder 16, wobei die erste Ätzstoppschicht ein verschiedenes Material enthält als die erste Isolationsstruktur.
  18. Verfahren umfassend: Bilden einer Isolationsstruktur innerhalb eines Substrats, wobei die Isolationsstruktur ein dielektrisches Material enthält und das Substrat ein Substratmaterial enthält, das von dem dielektrischen Material verschieden ist; Ausführen eines Implantationsprozesses, um ein Driftgebiet innerhalb des Substrats zu bilden, wobei das Driftgebiet an die Isolationsstruktur anliegt; Bilden einer Gate-Struktur über dem Substrat, wobei die Gate-Struktur zumindest teilweise über dem Driftgebiet liegt: Ausführen eines Implantationsprozesses, um ein Source-Gebiet und ein Drain-Gebiet innerhalb des Substrats zu bilden, wobei das Driftgebiet seitlich zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet ist; Bilden einer ersten ILD-Schicht über dem Substrat; und Bilden einer Feldplatte über dem Driftgebiet und innerhalb der ILD-Schicht, wobei mindestens ein Abschnitt der Feldplatte direkt über der Isolationsstruktur liegt.
  19. Verfahren nach Anspruch 18, ferner umfassend: Bilden mehrerer Kontakte innerhalb der ersten ILD-Schicht und über dem Substrat, wobei die Kontakte gleichzeitig mit der Feldplatte gebildet werden.
  20. Verfahren nach Anspruch 18 oder 19, wobei das Bilden der Isolationsstruktur umfasst: Bilden einer Maskierungsschicht über dem Substrat; Strukturieren des Substrats gemäß der Maskierungsschicht, wodurch eine Öffnung definiert wird, die sich von einer Vorderseite des Substrats zu einem Punkt unterhalb der Vorderseite des Substrats erstreckt; Abscheiden des dielektrischen Materials innerhalb der Öffnung; und Durchführen eines Planarisierungsprozesses an dem dielektrischen Material, wodurch die Isolationsstruktur gebildet wird.
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