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Die
Erfindung betrifft ein Verfahren zur Herstellung von Festkörperelektrolyt-Speicherzellen.
Die Erfindung betrifft insbesondere ein Herstellungsverfahren mit
selbstjustierter Anordnung von Festkörperelektrolyt-Speicherzellen
in minimaler Strukturgröße.
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Ein
integriertes Speicherbauelement umfasst üblicherweise ein Zellenfeld
(Array) bestehend aus einer Vielzahl von Speicherzellen und einer
Matrix von elektrisch leitenden Zuleitungen, die aus Spalten- und
Zeilenzuleitungen bzw. Wort- und Bitleitungen aufgebaut ist. Bei
dieser Art von Speicherarrays mit sog. Cross-point-Architektur befinden
sich die Speicherzellen jeweils an den Kreuzungspunkten der elektrisch
leitenden Zuleitungen, die jeweils über eine obere Elektrode bzw.
Topelektrode und eine untere Elektrode bzw. Bottomelektrode mit
der Speicherzelle verbunden sind. Um eine Änderung des Informationsinhalts
in einer bestimmten Speicherzelle am adressierten Kreuzungspunkt
herbeizuführen oder
den Speicherzelleninhalt abzurufen, werden die betreffenden Wort-
und Bitleitungen selektiert und entweder mit einem Schreibstrom
oder mit eine Lesestrom beaufschlagt.
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Es
sind unterschiedliche Arten von Halbleiterspeichern bekannt, wie
z.B. ein RAM (Random Acess Memory). Ein RAM-Speicherbauelement ist ein Speicher
mit wahlfreiem Zugriff, d.h. es können Daten unter einer bestimmten
Adresse abgespeichert und später
unter derselben Adresse wieder ausgelesen werden.
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Eine
bestimmte Art von RAM-Halbleiterspeichern sind DRAMs (Dynamic Random
Access Memory), die im Allgemeinen nur ein einziges, entsprechend
angesteuertes kapazitives Element pro Speicherzelle enthalten, wie
z.B. einen Trench-Kondensator, mit dessen Kapazität jeweils
ein Bit als Ladung gespeichert werden kann. DRAM-Speicherzellen zeichnen
sich durch besonders kurze Zugriffszeiten aus. In einer DRAM-Speicherzelle bleibt
jedoch die Ladung bzw. die gespeicherte Information nur verhältnismäßig kurze
Zeit erhalten, weshalb regelmäßig ein
sogenannter „Refresh" durchgeführt werden muss,
wobei der entsprechende Informationsinhalt erneut in die Speicherzelle
geschrieben bzw. aufgefrischt wird. Das bei dem DRAM-Speicherkonzept
bestehende Problem von Leckströmen,
die zum Ladungsverlust bzw. Informationsverlust führen können, wird
bislang durch das ständige
Auffrischen der gespeicherten Ladung nur unbefriedigend gelöst.
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Im
Gegensatz zu den DRAMs muss bei SRAMs (Static Random Access Memory)
kein "Refresh" durchgeführt werden,
da die in der SRAM-Speicherzelle gespeicherten Daten erhalten bleiben,
solange dem SRAM eine entsprechende Versorgungsspannung zugeführt wird.
Nur bei nicht-flüchtigen
Speicherbauelementen (NVMs bzw. Non-Volatile Memories), wie z.B.
EPROMs, EEPROMs und Flash-Speichern, bleiben die gespeicherten Daten
auch dann gespeichert, wenn die Versorgungsspannung abgeschaltet
wird.
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Die
derzeit üblichen
Halbleiterspeicher-Technologien beruhen in der Mehrzahl auf dem
Prinzip der Ladungsspeicherung in durch standardgemäße CMOS-Prozesse
(complement metal oxide semiconductor) hergestellten Materialien.
Das in dem DRAM-Speicherkonzept
bestehende Problem von Leckströmen,
die zum Ladungsverlust bzw. Informationsverlust führen, wird
bislang durch das ständige Auffrischen
der gespeicherten Ladung nur unbefriedigend gelöst. Das Flash-Speicherkonzept
unterliegt dem Problem der durch Barrierenschichten begrenzten Schreib- und Lesezyklen,
wobei auch für
die hohen Schaltspannungen und die langsamen Lese- und Schreibzyklen
noch keine optimale Lösung
gefunden wurde.
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Da
in einem RAM-Speicherbauelement allgemein möglichst viele Speicherzellen
untergebracht werden sollen, ist es erstrebenswert, diese so einfach wie
möglich
und auf engstem Raum herzustellen, d.h. zu skalieren. Die bisher
eingesetzten Speicherkonzepte (floating gate memories wie Flash
und DRAM) stoßen
voraussichtlich aufgrund ihrer auf der Speicherung von Ladungen
basierenden Funktionsweise in absehbarer Zeit an physikalische Skalierungsgrenzen.
Ferner stellen beim Flash-Speicherkonzept die hohen Schaltspannungen
und die begrenzte Zahl der Lese- und Schreibzyklen und beim DRAM-Speicherkonzept
die begrenzte Dauer der Speicherung des Ladungszustandes zusätzliche Probleme
dar.
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Zur
Lösung
der oben genannten Probleme sind im Stand der Technik seit Kurzem
auch sogenannte CB-Speicherzellen (CB = Conductive Bridging) bekannt,
in denen durch einen resistiven Schaltvorgang digitale Informationen
abgespeichert werden können.
Eine CB-Speicherzelle kann durch bipolares elektrisches Pulsen zwischen
unterschiedlichen elektrischen Widerstandswerten geschaltet werden.
In einer einfachen Ausführung
kann ein solches Element durch Anlegen kurzer Strom- oder Spannungspulse
zwischen einem sehr hohen (z.B. im GOhm Bereich) und einem deutlich
niedrigeren Widerstandswert (z.B. im kOhm Bereich) geschaltet werden,
wobei die Schaltgeschwindigkeiten unter einer Mikrosekunde liegen
können.
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Bei
CB-Speicherzellen befindet sich in einem Volumen zwischen einer
oberen Elektrode bzw. Topelektrode und einer unteren Elektrode bzw.
Bottomelektrode ein mit einem Metall dotiertes, elektrochemisch
aktives Material, wie z.B. sogenanntes Chalkogenidmaterial aus Germanium
(Ge), Selen (Se), Kupfer (Cu), Schwefel (S) und/oder Silber (Ag)
beispielsweise in einer GeSe-, GeS-, AgSe- oder CuS-Verbindung. Der oben
genannte Schaltvorgang basiert bei solchen CB-Speicherzellen im
Prinzip darauf, dass durch Anlegen entsprechender Strom- oder Spannungspulse
mit bestimmter Intensität
bzw. Höhe
und Dauer an den Elektroden in dem zwischen den Elektroden angeordneten,
aktiven Chalkogenidmaterial metallreiche Elemente sogenannter Abscheide-Cluster
im Chalkogenidmaterial-Volumen immer weiter anwachsen bis die beiden
Elektroden schließlich elektrisch
leitend überbrückt, d.h.
elektrisch leitend miteinander verbunden sind, was dem elektrisch
leitenden Zustand der CB-Speicherzelle entspricht.
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Durch
Anlegen von entsprechend inversen Strom- oder Spannungspulsen kann
dieser Vorgang wieder rückgängig gemacht
werden, wodurch die betreffende CB-Speicherzelle wieder zurück in einen hochohmigen
Zustand gebracht werden kann. Auf diese Weise wird ein Umschalten
zwischen einem Zustand mit einer höheren elektrischen Leitfähigkeit der
CB- Speicherzelle
und einem Zustand mit einer geringeren elektrischen Leitfähigkeit
der CB-Speicherzelle erreicht.
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Der
Schaltvorgang in der CB-Speicherzelle beruht im Wesentlichen auf
der Modulation der chemischen Zusammensetzung und der lokalen Nanostruktur
des mit einem Metall dotierten Chalkogenidmaterials, das als Festkörperelektrolyt
und Diffusionsmatrix dient. Das reine Chalkogenidmaterial zeigt typischerweise
ein halbleitendes Verhalten und besitzt bei Raumtemperatur einen
sehr hohen elektrischen Widerstand, der um Größenordnungen, d.h. Zehnerpotenzen
des Ohmschen Widerstandswerts höher
ist als der eines elektrisch leitenden Metalls. Durch die über die
Elektroden angelegten Strom- oder Spannungspulse wird die sterische
Anordnung und die lokale Konzentration der ionisch und metallisch
vorliegenden Bestandteile des in der Diffusionsmatrix mobilen Elements
verändert.
Dadurch kann das sogenannte Bridging, d.h. ein elektrisches Überbrücken des
Volumens zwischen den Elektroden von metallreichen Abscheidungen,
hervorgerufen werden, das den elektrischen Widerstand der CB-Speicherzelle
um mehrere Größenordnungen
verändert, indem
der Ohmschen Widerstandswert auf die oben beschriebene Weise um
mehrere Zehnerpotenzen gesenkt wird.
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Die 1A und 1B zeigen jeweils eine schematische Darstellung
der Vorgänge
in einer Conductive-Bridging-Speicherzelle
(CB-Speicherzelle) bzw. Festkörperelektrolyt-Speicherzelle 1 beim
Umschalten zwischen bestimmten Speicherzuständen. Wie oben bereits erläutert, bestehen
Festkörperelektrolyt-Speicherzellen 1 typischerweise
aus einer ersten Elektrode bzw. Anode 2, einer zweiten
Elektrode bzw. Kathode 3 und einem zwischen der Anode 2 und
der Katode 3 angeordneten Festkörper-Ionenleiter bzw. einem
Volumen 4 aus einem elektrochemisch aktiven und mit Metall-Ionen
dotierten Chalkogenidmaterial, das als Ionenleiter dient. Wie oben
beschrieben, handelt es sich bei Festkörperelektrolyt-Speicherzellen 1 um
ein resistiv schaltendes Speicherelement, so dass dessen Gesamt-Leitfähigkeit
einem bestimmten Speicherzustand, wie z.B. einer logischen Eins
oder einer logischen Null, zugeordnet werden kann. Zur Detektion
des jeweiligen Speicherzustandes der Festkörperelektrolyt-Speicherzelle 1 wird
der durch die Festkörperelektrolyt-Speicherzelle 1 fließende Strom
bei einer angelegten Lesespannung Uread ausgewertet.
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Bei
einer Festkörperelektrolyt-Speicherzelle 1 ist
es möglich,
metallische Ionen durch den im Allgemeinen elektrisch schlecht leitfähigen Ionenleiter durch
Anlegen bipolarer Spannungspulse kontrolliert in das Volumen 4 aus
elektrochemisch aktivem Chalkogenidmaterial diffundieren zu lassen.
Diese metallischen Ionen sind im einfachsten Fall identisch mit dem
Material, aus dem die Anode 2 gefertigt ist. D.h. während der
Ionendiffusion wird metallisches Anodenmaterial oxidiert und geht
beim Anlegen einer positiven Schreibspannung Uwrite > Uread in
den Ionenleiter 4 bzw. in dem Volumen 4 aus elektrochemisch
aktivem Chalkogenidmaterial in Lösung.
Die Ionendiffusion in den Ionenleiter 4 der Festkörperelektrolyt-Speicherzelle 1 kann
durch die Dauer, die Amplitude und die Polarität der extern an die Elektroden 2, 3 angelegten
elektrischen Spannung kontrolliert werden.
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1A zeigt das Verhalten der
Festkörperelektrolyt-Speicherzelle 1 beim
Anlegen einer positiven elektrischen Spannung Uwrite an
die Elektroden 2, 3. Dabei diffundieren die metallischen
Kationen unter dem Einfluss des extern erzeugten elektrischen Feldes
von der Anode 2 durch den Ionenleiter 4 zur Kathode 3.
Sobald ausreichend viele Metall-Ionen von der Anode 2 durch
den Innenleiter 4 in Richtung der Kathode 3 diffundiert
sind, kann sich eine niederohmige metallische Brücke zwischen der Anode 2 und der
Kathode 3 ausbilden, so dass der elektrische Widerstand
der Festkörperelektrolyt-Speicherzelle 1 stark
abnimmt. Dabei bilden sich im Chalkogenidmaterial-Volumen 4 mit
Metall, z.B. mit Silber (Ag) oder Kupfer (Cu), angereicherte Abscheide-Cluster 5,
die immer weiter anwachsen und sich in Richtung der Pfeile A verdichten
bis die beiden Elektroden 2, 3 schließlich elektrisch
leitend miteinander verbunden sind, was dem elektrisch leitenden
Zustand der CB-Speicherzelle 1 entspricht.
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In 1B ist gezeigt, wie durch
Anlegen von entsprechend inversen Strom- oder Spannungspulsen dieser
Vorgang wieder rückgängig gemacht
werden kann, wodurch die CB-Speicherzelle bzw. Festkörperelektrolyt-Speicherzelle 1 wieder
zurück
in einen hochohmigen bzw. nicht-leitenden Zustand gebracht werden
kann. Dabei lösen
sich die metallreichen Abscheide-Cluster 5 im
Chalkogenidmaterial-Volumen 4 zwischen den Elektroden 2, 3 zumindest
teilweise wieder auf bzw. driften in Richtung der Pfeile B auseinander,
wodurch die metallische Brücke
zwischen der Anode 2 und der Kathode 3 unterbrochen
wird. Auf diese Weise wird ein Umschalten vom Zustand mit einer
höheren
elektrischen Leitfähigkeit
der Festkörperelektrolyt-Speicherzelle 1 und einem
Zustand mit einer geringeren elektrischen Leitfähigkeit der Festkörperelektrolyt-Speicherzelle 1 erzielt.
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Zur
Herstellung einer Festkörperelektrolyt-Speicherzelle
werden für
den Innenleiter im Allgemeinen Materialien, wie z.B. GexSe1-x, GexS1-x, WOX, Cu-S, Cu-Se oder ähnliche chalkogenidhaltige
Verbindungen eingesetzt. Als reaktive Materialien für die Metallelektroden
werden typischerweise Cu oder insbesondere Ag verwendet. Bislang
sind lediglich Ergebnisse aus der Herstellung von Einzel-Speicherzellen
in vertikaler bzw. koplanarer Geometrie bekannt, die jedoch für hochdichte
Speicher weniger geeignet sind. Das allgemeine Ziel der vorliegenden Erfindung
ist daher die Schaffung einer Festkörperelektrolyt-Speicherzelle
bzw. CB-Speicherzelle,
die für wettbewerbsfähige, kommerzielle
Anwendungen geeignet ist. Dazu müssen
CB-Speicherzellen in einem Array mit möglichst dichter Integration
bzw. Skalierung unter Verwendung einer möglichst einfachen Technologie
hergestellt werden, die zuverlässige
Ergebnisse liefert.
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Bislang
wurden einzelne CB-Speicherzellen mit vertikaler Geometrie bzw.
Vertikalzellen mittels sogenannter activeover-Via oder active-in-Via
Strukturen hergestellt. Dabei wird das elektrochemisch aktive Chalkogenid-Material,
d.h. der Festkörperelektrolyt
und das reaktive Metall in oder über
vorher geätzte
Via-Öffnungen
abgeschieden. Diese Technologie erfordert jedoch eine anspruchsvolle
Via-Lithographie
sowie eine exakte Kontrolle der Fülleigenschaften und der Stöchiometrie
des Ionenleiter-Materials
im Via. Ferner werden dadurch die anwendbaren Abscheidetechniken
stark eingeschränkt.
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Weiterhin
erhöht
sich durch die Verwendung der bekannten active-over-Via oder active-in-Via Strukturen
die Zellgröße der Speicherzelle
signifikant, da die Vias in minimaler Strukturgröße stets größer sind, als die äquivalenten
minimalen Linienabmessungen. Bei einer 140 nm-Technologie beträgt der minimale
Viadurchmesser beispielsweise 180 nm bzw. 120 nm bei einer 90 nm-Technologie. Zusätzlich müssen noch
Sicherheitsvorhalte für
Justagetoleranzen bei der Lithographie eingehalten werden. Das führt dazu,
dass eine Speicherzelle mit cross-point-Architektur bei Verwendung
des active-in-Via Verfahrens nur mit einer Strukturgröße von F2 größer als
8 möglich
ist, wobei F die minimale lithographisch definierbare Strukturabmessung
bezeichnet.
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Eine
Aufgabe der vorliegenden Erfindung ist es daher, ein Verfahren zur
Integration bzw. Herstellung von Festkörperelektrolyt-Speicherzellen
bzw. CB-Speicherzellen bereitzustellen, die sich durch eine hohe
Skalierbarkeit der CB-Speicherzellen auszeichnet. Eine weitere Aufgabe
der vorliegenden Erfindung besteht darin, ein Verfahren zur Herstellung von
Festkörperelektrolyt-Speicherzellen
bzw. CB-Speicherzellen
mit hoher Integration bzw. hoher Dichte bereitzustellen, das zur
vereinfachten Herstellung von hochdichten Arrays mit Cross-point-Architektur
geeignet ist.
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Die
Aufgabe wird nach der vorliegenden Erfindung durch ein Verfahren
mit den im Anspruch 1 angegebenen Merkmalen gelöst. Vorteilhafte Ausführungsformen
der Erfindung sind jeweils in den Unteransprüchen definiert.
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Die
Aufgabe wird nach der vorliegenden Erfindung gelöst durch ein Verfahren zur
Herstellung bzw. Integration von Festkörperelektrolyt-Speicherzellen
zur Erzeugung mindestens eines Speicherarrays mit Cross-point-Architektur,
ohne ein zusätzliches,
der Adressierung einzelner Speicherzellen dienendes Auswahlbauelement,
wobei das Verfahren zumindest die folgenden Schritte umfasst:
- • Abscheiden
eines unteren Elektrodenmaterials auf einem Silizium-Substrat,
- • Strukturieren
des unteren Elektrodenmaterials zur Bildung von unteren Elektrodenbahnen,
- • Erzeugen
eines Schichtstapels auf den vorstrukturierten unteren Elektrodenbahnen
durch Abscheiden von Schichten
– eines Festkörperelektrolyt-Materials,
– eines
reaktiven Metalls und
– eines
oberen Elektrodenmaterials,
- • Strukturieren
des oberen Elektrodenmaterials lithographisch senkrecht zu den unteren
Elektrodenbahnen durch selbstjustiertes Ätzen des oberen Elektrodenmaterials
zur Erzeugung von oberen Elektrodenbahnen und
Strukturieren
des übrigen
Schichtstapels lithographisch senkrecht zu den unteren Elektrodenbahnen durch
selbstjustiertes Ätzen
der aktiven Schichten bzw. des Festkörperelektrolyt-Materials und
des reaktiven Metalls zur Erzeugung von durchgehenden Bahnen im
Schichtstapel.
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Das
Verfahren gemäß einer
ersten bevorzugten Ausführungsform
der Erfindung dient der Herstellung eines Cross-point-Arrays von
Festkörperelektrolyt-Speicherzellen
ohne ein zusätzliches
Auswahlbauelement. Dabei werden auf die vorstrukturierten unteren
Elektrodenbahnen bzw. auf die Bitleitungen eines Speicherarrays
jeweils planar
- – ein Festkörperelektrolyt,
- – ein
reaktives Metall sowie
- – ein
oberes Elektrodenmaterial
abgeschieden. Anschließend wird
der Schichtstapel lithographisch senkrecht zu den unteren Elektrodenbahnen
strukturiert und sowohl die obere Elektrode bzw. die Wortleitung
des Speicherarrays als auch die aktiven Schichten in Form von durchgehenden
Bahnen geätzt.
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Das
zugrunde liegende Prinzip der vorliegenden Erfindung besteht darin,
Festkörperelektrolyt-Speicherzellen
durch das selbstjustierte Ätzen
der Wortleitungen, die gleichzeitig die obere Elektrode der Speicherzellen
darstellen, und der Speicherzellen selbst herzustellen. Dieses Verfahren
ist deutlich einfacher und führt
zu geringeren Zellabmessungen als bekannte active-over-Via oder
active-in-Via Verfahren.
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Gemäß einer
bevorzugten Ausführungsform des
erfindungsgemäßen Herstellungsverfahrens kann
die Ätzung
der oberen Elektrode (Wortleitung) und der aktiven Schichten unter
Verwendung geeigneter Ätzmittel
in einem Schritt erfolgen. Alternativ kann die Ätzung in zwei Schritten durchgeführt werden,
indem zuerst eine obere Elektrode bzw. die Wortleitung und anschließend die
aktiven Schichten unter Verwendung unterschiedlicher Ätzmittel
erzeugt werden, wobei im zweiten Schritt die Wortleitung wiederum
als selbstjustierte Maske für
die obere Elektrode bzw. aktiven Schichten dienen kann.
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Die
oben genannten Aufgaben werden nach der vorliegenden Erfindung auch
durch eine zweite Ausführungsform
des erfindungsgemäßen Verfahrens
zur Herstellung bzw. Integration von Festkörperelektrolyt-Speicherzellen
zur Erzeugung mindestens eines Speicherarrays mit Cross-point-Architektur und mit
integrierten Dioden zur gezielten Adressierung einzelner Speicherzellen
gelöst,
wobei das Verfahren zumindest die folgenden Schritte umfasst:
- • Erzeugen
eines unteren Teils eines Schichtstapels auf einem Silizium-Substrat
durch Abscheiden von Schichten
– eines unteren Elektrodenmaterials,
– eines
Auswahldioden-Materials und
– eines Festkörperelektrolyt-Materials,
- • Strukturieren
bzw. Ätzen
des entstandenen unteren Teils des Schichtstapels zur Bildung von
unteren Elektrodenbahnen,
- • Auffüllen der
entstandenen Strukturen mit Isolationsmaterial und anschließendes Planarisieren,
- • Erzeugen
eines oberen Teils des Schichtstapels durch Abscheiden von Schichten
– eines
Ionenspender-Materials und
– eines oberen Elektrodenmaterials,
- • Strukturieren
bzw. Ätzen
des Ionenspender-Materials und des oberen Elektrodenmaterials in
Linienform senkrecht zu den unteren Elektrodenbahnen.
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Diese
zweite Ausführungsform
des erfindungsgemäßen Verfahrens
ist insbesondere zur Herstellung von Festkörperelektrolyt-Speicherzellen bzw.
CB-Speicherzellen geeignet, die in hochdichten Speicher-Arrays mit
Crosspoint-Architektur angeordnet und mit integrierten Dioden ausgestattet
sind, die zur gezielten Adressierung einzelner Speicherzellen und
zur Reduzierung der Leckströme
im Speicherarray dienen.
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Bei
diesem zweiten erfindungsgemäßen Verfahren
wird zunächst
ein Schichtstapel mit
- – einer unteren Elektrode,
- – einer
Auswahldiode, beispielsweise aus dotiertem Poly-Silizium,
- – einem
Festkörper-Elektrolyt
- – und
evtl. einem Ionenspender
planar abgeschieden, in Bitleitungen
strukturiert, mit Isolationsmaterial verfüllt und planarisiert. Anschließend werden
der Ionenspender (falls nicht schon vorher erfolgt) und die obere
Elektrode planar abgeschieden, senkrecht zur unteren Elektrode in
Linienform strukturiert und bis auf die untere Elektrode geätzt. Auf
diese Weise entstehen kleine Türmchen
aus einer Festkörperelektrolyt-Speicherzelle
und der dazugehörigen
Diodenstruktur in minimaler Strukturgröße.
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Nach
einem weiteren Aspekt der vorliegenden Erfindung kann das zweite
Verfahren auch auf Cross-point-arrays ohne Auswahldioden angewendet
werden. Diese Anwendung hat den Vorteil, dass dabei aufgrund der
vernachlässigbaren
elektrischen (Quer-) Leitfähigkeit
des undotierten Festkörperelektrolyten
eine vollständige
geometrische Trennung der einzelnen CB-Speicherzellen nicht erforderlich
ist.
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Nach
der vorliegenden Erfindung werden zwei Verfahren zur Integration
bzw. Herstellung von Festkörperelektrolyt-Speicherzellen bzw.
CB-Speicherzellen bereitgestellt, die zur vereinfachten Herstellung
von hochdichten Arrays mit Cross-point-Architektur geeignet sind.
Beide Verfahren basieren grundsätzlich
auf einem selbstjustierten Ätzen
der oberen Elektrode sowie der CB-Speicherzelle selbst. Ein Vorteil
der erfindungsgemäßen Verfahren
besteht darin, dass dabei keine Via-Lithographie benötigt wird,
wodurch das Herstellungsverfahren einfacher, kostengünstiger
und mit zuverlässigen
Ergebnissen durchgeführt
werden kann.
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Die
erfindungsgemäßen Verfahren
zeichnen sich gegenüber
den bekannten active-over-Via oder active-in-Via Verfahren durch
die folgenden Vorteile aus:
- 1. Bei den erfindungsgemäßen Verfahren
werden ausschließlich
Planarabscheidungen für
die elektrochemisch aktiven Chalkogenid-Materialien (GeSe, GeS,
Ag, ...) benötigt.
Die Durchführung von
Planarabscheidungen ist besonders wichtig, wenn keine Abscheideprozesse
mit hineichend guten Via-Fülleigenschaften
und exakter Stöchiometriekontrolle
für diese
Chalkogenid-Materialien zur Verfügung
stehen oder nur unter großem
Aufwand entwickelt werden können.
- 2. Mit den erfindungsgemäßen Verfahren
können deutlich
kleinere Zellgrößen realisiert
werden, da nur kritische Linienstrukturen benötigt werden. Auf diese Weise
sind mit den erfindungsgemäßen Verfahren
Zellgrößen von
4F2 (F = Feature Size) realisierbar.
- 3. Die erfindungsgemäßen Verfahren
haben eine geringere Prozesskomplexität als vergleichbare bekannte
Strategien bzw. Verfahren zur Herstellung von Vias, deren Füllung und
Kontaktierung.
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Im
Folgenden wird die Erfindung anhand von bevorzugten Ausführungsbeispielen
unter Bezugnahme auf die beigefügten
Zeichnungen näher
erläutert.
In den Zeichnungen zeigt:
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1A und 1B zeigen
eine schematische Darstellung der Vorgänge in einer Conductive-Bridging-Speicherzelle (CB-Speicherzelle)
bzw. Festkörperelektrolyt-Speicherzelle
beim Umschalten zwischen bestimmten Speicherzuständen, die oben bereits beschrieben
wurden;
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2A bis 2D zeigen
eine schematische Darstellung einzelner Prozessschritte des Verfahrens
gemäß einer
ersten bevorzugten Ausführungsform
der vorliegenden Erfindung; und
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3A bis 3G zeigen
eine schematische Darstellung einzelner Prozessschritte des Verfahrens
gemäß einer
zweiten bevorzugten Ausführungsform
der vorliegenden Erfindung.
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2A bis 2D zeigen
eine schematische Darstellung des Verfahrens mit den einzelnen Prozessschritten
gemäß einer
ersten bevorzugten Ausführungsform
der vorliegenden Erfindung. Dabei handelt es sich um ein Verfahren
zur Herstellung bzw. Integration von Festkörperelektrolyt-Speicherzellen zur
Erzeugung von hochdichten Speicherarrays mit Cross-point-Architektur,
ohne ein zusätzliches,
der Adressierung einzelner Speicherzellen dienendes Auswahlbauelement.
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Dabei
wird zunächst
ein Schichtstapel erzeugt, der eine Anzahl unterschiedlicher Materialschichten
umfasst, wie in 2A zu erkennen. Die unterste
Schicht besteht aus einem in geeigneter Weise vorprozessierten Silizium-Substrat 6.
Bei dieser ersten bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens
wird zunächst
auf das Silizium-Substrat 6 ein
unteres Elektrodenmaterial 7 für die Festkörperelektrolyt-Speicherzelle
abgeschieden und in Form von elektrischen Elektrodenbahnen 7 vorstrukturiert
und in ein Dielelktrikum, wie z.B. SiO2, eingefügt. Diese
elektrischen Elektrodenbahnen 7 werden später als
bzw. Bitleitungen des Speicherarrays verwendet.
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Auf
das untere Elektrodenmaterial 7 wird ein Schichtstapel
aus einem Festkörperelektrolyt-
bzw. Ionenleitermaterial 8, wie z.B. einer GeSe-Verbindung,
einem reaktiven Metall 9, wie z.B. Silber oder Kupfer,
und ein oberes Elektrodenmaterial 10, wie z.B. Aluminium,
nacheinander und jeweils planar aufeinander abgeschieden. Das obere
Elektrodenmaterial 10 wird später zu Wortleitungen des Speicherarrays
strukturiert. Als oberste Schicht wird auf dem Schichtstapel eine
Photo-Resistschicht 11 aufgetragen, die zur lithographischen
Definition des nachfolgenden Ätzvorgangs
dient, wie in 2A gezeigt.
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In 2B ist
dargestellt, wie mittels entsprechender Behandlung der Photo-Resistschicht 11 ein Linienarray
ausgebildet wird, das zur lithographischen Definition von elektrischen
Elektrodenleitungen in der oberen Elektrodenmaterialschicht 10 dienen,
die orthogonal zu den unteren Elektrodenbahnen 7 ausgerichtet
sind und später
die Wortleitungen des Speicherarrays darstellen. Wie in 3C gezeigt,
wird dazu der entstandene Schichtstapel mit einem geeigneten anisotropen Ätzverfahren,
wie z.B. dem RIE (Reactive Ion Etching), einem Ätzverfahren mittels reaktiver
Ionen behandelt. Dabei wird der Schichtstapel bis auf die unteren
Elektrodenbahnen 7 geätzt,
so dass dem oben genannten Linienarray entsprechende Gräben 13 entstehen.
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Dieses Ätzen kann
auch in zwei aufeinander folgenden Ätzschritten vorgenommen werden,
indem zunächst
die obere Elektrode 10 und danach der übrige Schichtstapel bis auf
die unteren Elektrodenbahnen 7 geätzt wird, wobei die Schicht
des oberen Elektrodenmaterials 10 mit den darin definierten
Elektrodenbahnen 10 als selbstjustierte Maske dient.
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2D ist
zu entnehmen, wie anschließend die
geätzten
Gräben
mit einem geeigneten Dielektrikum 14, wie z.B. SiO2 verfüllt und
planarisiert werden, wobei die Photo-Resistschicht 11 abgetragen wird,
so dass die obere Elektrodenschicht mit den darin definierten Wortleitungen 10 die
oberste Schicht des verbleibenden Schichtstapels bzw. der entstandenen
Festkörperelektrolyt-Speicherzelle
darstellt.
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3A bis 3G zeigen
eine schematische Darstellung des Verfahrens mit den einzelnen Prozessschritten
gemäß einer
zweiten bevorzugten Ausführungsform
der vorliegenden Erfindung. Dabei handelt es sich um ein Verfahren
zur Herstellung bzw. Integration von Festkörperelektrolyt-Speicherzellen zur
Erzeugung von hochdichten Speicherarrays mit Cross-point-Architektur,
wobei die Festkörperelektrolyt-Speicherzellen mit
einem zusätzlichen Auswahlbauelement
in Form einer Diode zur Adressierung einzelner Speicherzellen versehen
sind.
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Wie
in 3A gezeigt, wird zunächst durch aufeinander folgende
Planarabscheidungen auf einem in geeigneter Weise vorprozessierten
Silizium-Substrat 6 ein Schichtstapel aufgebaut. Der Schichtstapel
besteht aus einer unteren Elektrode 7, einer geeigneten
Diodenstruktur 15, wie z.B. eine poly-pn-Diode, eine Poly-n-Si
in Verbindung mit p-GeSe oder eine Schottky-Diode, etc. sowie einem
Festkörperelektrolyt-
bzw. Ionenleitermaterial 8. Bei dem in den 3A bis 3G dargestellten
Prozess wird das reaktive Metall 9 und das obere Elektrodenmaterial 10 erst
später
auf dem Schichtstapel abgeschieden (3E).
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Aus
prozesstechnischen Gründen
kann es jedoch günstiger
sein, das reaktive Elektrodenmaterial 9, wie z.B. Ag, ebenfalls
bereits vor der Strukturierung bzw. Ätzung des Schichtstapels abzuscheiden.
Dadurch wird einerseits eine exaktere Kontrolle der Stöchiometrie
unabhängig
von Endpunktkontrollen nach dem oben genannten CMP-Prozess und andererseits
auch Variationen der Schichtdicken ermöglicht. Als oberste Schicht
wird auf dem Schichtstapel – wie
bereits bei der in den 2A bis 2D gezeigten
ersten Ausführungsform
des erfindungsgemäßen Verfahrens – eine Photo-Resistschicht 11 aufgetragen,
die der lithographischen Definition des nachfolgenden Ätzvorgangs
dient.
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Wie
in 3B gezeigt, werden nach dem Abscheiden des Schichtstapels
in einem lithographischen Prozess Bitleitungen in Form eines Linienarrays
auf der Photo-Resistschicht 11 strukturiert.
Anschließend
wird, wie in
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3C gezeigt,
der gesamte Schichtstapel bis auf die Bitleitungen 7 im
unteren Elektrodenmaterialschicht hindurch geätzt, wobei dem Linienarray entsprechende
Gräben 13 entstehen.
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Wie
in 3D gezeigt, werden die entstandenen Gräben 13 mit
einem geeigneten Dielektrikum 16, wie z.B. SiO2 verfüllt und
beispielsweise in einem CMP-Prozess planarisiert. In 3E ist
gezeigt, dass danach in einem Prozess zur Metallabscheidung (falls
nicht schon geschehen) das reaktive Metall 9 sowie das
Material zur Metallisierung der obere Elektrode 10 planar
abgeschieden wird. In einem anschließenden lithographischen Prozess
wird mittels einer weiteren Photo-Resistschicht 17 das
reaktive Metall 9 sowie die Metallisierung für die obere
Elektrode 10 in linienförmigen
Bahnen orthogonal zu den unteren Elektrodenbahnen bzw. Bitleitungen 7 strukturiert.
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Wie
in 3F gezeigt, werden in einem anschließenden Ätzprozess
sowohl die obere Elektrodenschicht 10 als auch der Schichtstapel
einschließlich
der Schichten mit dem Festkörperelektrolyt-Material 8 und
Diodenmaterial(ien) 15 entsprechend der Linienform auf
der Photo-Resistschicht 17 strukturiert, indem der Schichtstapel
bis auf die unteren Elektrodenbahnen bzw. Bitleitungen 7 geätzt wird. Das Ätzen erfolgt
dabei jedoch nicht durch die unteren Elektrodenbahnen bzw. Bitleitungen 7 hindurch, was
durch geeignet gewählte
Schichtdicke für
die untere Elektrodenschicht 7 sowie entsprechender Selektivität des zu
diesem Zeitpunkt bzw. Ätzfortschritt verwendeten Ätzprozesses
erreicht werden kann.
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Die Ätzung kann
entweder, wie in den 3A bis 3G gezeigt,
selektiv zum Isolatormaterial 16 erfolgen, wobei Löcher 18 entstehen,
oder auch nichtselektiv erfolgen, wobei Gräben entstehen. Wie in 3G gezeigt,
werden nach der Entfernung der Photo-Resistschicht 17 abschließend die
geätzten
Löcher 18 (bei
selektiver Ätzung)
bzw. die geätzten
Gräben
(bei nichtselektive Ätzung)
mit Isolatormaterial 19 verfüllt und beispielsweise in einem CMP-Prozess
planarisiert, so dass die obere Elektrodenschicht mit den darin
definierten Wortleitungen 10 die oberste Schicht des verbleibenden
Schichtstapels bzw. der entstandenen Festkörperelektrolyt-Speicherzelle
darstellt.
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- 1
- Festkörperelektrolyt-Speicherzelle
bzw. CB-
-
- Speicherzelle
- 2
- erste
Elektrode bzw. Anode
- 3
- zweite
Elektrode bzw. Kathode
- 4
- Festkörperelektrolyt/Chalkogenid/Ionenleiter
- 5
- mit
Silber angereicherte Abscheide-Cluster
- 6
- Silizium-Substrat
- 7
- unteres
Elektrodenmaterial bzw. untere Elektrodenbahnen
- 8
- Ionenleitermaterial
bzw. Chalkogenid-Material
- 9
- reaktives
Metall
- 10
- oberes
Elektrodenmaterial bzw. obere Elektrodenbahnen
- 11
- Photo-Resistschicht
- 12
- Dielektrikum
- 13
- Gräben im Schichtstapel
- 14
- Dielektrikum
- 15
- Diodenstruktur
bzw. Diodenmaterial
- 16
- Dielektrikum
- 17
- Photo-Resistschicht
- 18
- Löcher
- 19
- Isolationsmaterial