DE10110272A1 - Halbleiterspeicher - Google Patents

Abstract

Zum Testen eines Halbleiterspeichers ist ein Zufallsgenerator (20) vorgesehen, der Zufallsdatenwerte parallel an Speicherbänke (11, 12, 13, 14) des Speicherzellenfeldes (10) bereitstellt. Die eingeschriebenen Datenwerte werden in eine Vergleichseinrichtung (30) ausgelesen und miteinander verglichen. Abhängig davon werden die Zustände (P, F) eines Fehlersignals ausgegeben. Im Fehlerfall kann gleichzeitig auch die Adresse (FADR) ausgegeben werden. Die Testschaltung liefert bei geringem Schaltungsaufwand eine hohe, an den Normalbetrieb angelehnte Testabdeckung.

Description

Die Erfindung betrifft einen Halbleiterspeicher mit Speicher­ bänken, bei dem die in einer Speicherbank enthaltenen Spei­ cherzellen zu testen sind.

Integrierte Halbleiterspeicher werden nach deren Herstellung getestet. Hierzu wird der Halbleiterspeicher in einen Testmo­ dus versetzt und die Speicherzellen werden nach bestimmten, unterschiedlichen Schemata mit Datenwerten beschrieben. An­ schließend werden die Datenwerte wieder ausgelesen, um zu überprüfen, ob der ausgelesene Datenwert mit einem zu erwar­ tenden Datenwert übereinstimmt. Wenn die ausgelesenen Daten­ werte von den zu erwartenden Datenwerten abweichen, wird dar­ aus geschlossen, daß Speicherzellen, Wortleitungen, Bitlei­ tungen, Leseverstärker oder andere Funktionseinheiten des Halbleiterspeichers defekt sind. Für die dem Speicherzellen­ feld unmittelbar zugeordneten Speicherzellen und sonstige Funktionselemente sind redundante gleichwertige Elemente vor­ gesehen, die im Fehlerfall die defekten Funktionselemente er­ setzen können.

Zum Testen des Halbleiterspeichers wird dieser mit einem Te­ stautomaten verbunden, welcher die Ablaufsteuerung übernimmt und gegebenenfalls die in die Speicherzellen einzuschreiben­ den Datenwerte bereitstellt. Je nach Testkonzept kann ein ge­ wisser Teil der Steuerung des Tests auf dem Halbleiterchip selbst ablaufen, sogenannter Built-In-Self-Test (BIST). Ins­ gesamt hat der Test zum Ziel festzustellen, ob der Halblei­ terspeicher voll funktionsfähig ist, gegebenenfalls unter Einbeziehung redundanter Elemente, die defekte Funktionsele­ mente ersetzen.

Beim Testen besteht das Bestreben, möglichst viele fehlerhaf­ te Funktionseinheiten zu erkennen, also eine hohe Testabdec- kung zu erreichen, und außerdem die Ressourcen des Testauto­ maten möglichst wenig in Anspruch zu nehmen, so daß viele Halbleiterspeicher parallel und schnell getestet werden kön­ nen.

Eine Aufgabe der Erfindung besteht darin, einen Halbleiter­ speicher anzugeben, der eine möglichst gute Testabdeckung bei geringem Aufwand ermöglicht.

Gemäß der Erfindung wird diese Aufgabe durch einen Halblei­ terspeicher gelöst, der umfaßt: mindestens eine erste und ei­ ne zweite Speicherbank, die jeweils Speicherzellen enthalten; ein Mittel zur Bereitstellung einer Adresse, um Speicherzel­ len der ersten und zweiten Speicherbänke anzusteuern; einen Zufallsgenerator zur zufallsgesteuerten Erzeugung von Zu­ fallszahlenwerten; eine Vergleichseinrichtung, um einen aus der ersten Speicherbank ausgelesenen Datenwert mit einem aus der zweiten Speicherbank ausgelesenen Datenwert zu verglei­ chen; und einen Anschluß für ein Fehlersignal, das in Abhän­ gigkeit von einem Ergebnis des Vergleichs erzeugbar ist.

Ein Halbleiterspeicher gemäß der Erfindung enthält einen Zu­ fallszahlengenerator, um Testdaten zu erzeugen, die parallel in verschiedene Speicherbänke des Halbleiterspeichers einge­ schrieben werden. Halbleiterspeicher sind heutzutage so orga­ nisiert, daß sie mehrere Speicherbänke aufweisen, die unab­ hängig voneinander arbeiten und sämtliche Funktionseinheiten aufweisen, um selbständig betrieben zu werden. Gemäß der Er­ findung werden die zufallsgesteuert erzeugten Testdaten den verschiedenen Speicherbänken parallel zugeführt. Anschließend werden die Testdaten aus den Speicherbänken wiederum parallel ausgelesen und einer Vergleichseinrichtung zugeführt, die einander entsprechende Testdaten von verschiedenen Speicher­ bänken miteinander vergleicht. Wenn die ausgelesenen Testda­ ten verschiedener Speicherbänke übereinstimmen, wird dies so interpretiert, daß die Speicherzellen und die für den diesbe­ züglichen Schreib- und Lesevorgang erforderlichen Funktionseinheiten nicht fehlerhaft sind. Wenn festgestellt wird, daß die von verschiedenen Speicherbänken miteinander verglichenen ausgelesenen Datenwerte voneinander verschieden sind, wird dies so interpretiert, daß eine der Speicherzellen, eine dar­ an angeschlossene Wort- oder Bitleitung, der entsprechende Teil eines Spalten- oder Zeilendecoders, ein Leseverstärker oder irgendeine andere mit dem Schreib- oder Lesevorgang ver­ bundene Funktionseinheit fehlerhaft ist. Es können sich gege­ benenfalls weitere Tests anschließen, die die Fehlerart oder den Fehlerort weiter eingrenzen. Daraufhin kann ein entspre­ chendes redundantes Element, z. B. ein redundanter Lesever­ stärker, eine redundante Wortleitung oder eine redundante Bitleitung mit redundanten Speicherzellen den defekten Teil der Speicherbank ersetzen.

Im Normalbetrieb beim Einsatz des Halbleiterspeichers in ei­ ner Anwendung, beispielsweise als Halbleiterspeicher in einem Personal Computer oder einem Server, werden die Halbleiter­ speicher mit nicht deterministischen, zufälligen Datenwerten beschrieben. Bei der Erfindung werden die in die Halbleiter­ speicher eingeschriebenen Datenwerte ebenfalls zufallsgesteu­ ert durch den auf dem Halbleiterchip angeordneten Zufallsge­ nerator erzeugt. Vorteilhafterweise wird daher während des Tests eine Situation nachgebildet, die dem Betriebsablauf im Normalbetrieb entspricht, da während des Tests des Halblei­ terspeichers Zufallsdatenwerte verwendet werden. Die Test­ strategie entspricht also den Verhältnissen im Normalbetrieb.

Die Folge der Adressen der gerade zu beschreibenden bzw. aus­ zulesenden Speicherzellen werden parallel an die Speicherbän­ ke angelegt, d. h. eine Adresse dient gleichzeitig zur Adres­ sierung verschiedener Speicherzellen in den verschiedenen Speicherbänken. Die Adressen können einerseits vom Testauto­ maten geliefert werden und über die Anschlußpins dem Halblei­ terspeicher mitgeteilt werden. Alternativ können die Adressen durch einen Adreßzähler auf dem Halbleiterspeicher erzeugt werden, der diese Adressen parallel an die verschiedenen zu testenden Speicherbänke abgibt. Der Zähler kann sequentiell den gesamten verfügbaren Adreßraum einer der Speicherbänke durchlaufen oder aber nach einem gewissen anderen determini­ stischen Muster arbeiten, um zufallsgesteuert sämtliche Spei­ cherzellen der Speicherbänke zu adressieren.

Die Vergleichseinrichtung erzeugt ein Fehlersignal in Abhän­ gigkeit vom Vergleich der aus den verschiedenen Speicherbän­ ken ausgelesenen und in der Vergleichseinrichtung vergliche­ nen Datenwerte. Bei Übereinstimmung der ausgelesenen Daten­ werte erhält das Fehlersignal denjenigen Zustand, der Fehler­ freiheit repräsentiert, bei Nichtübereinstimmung der ausgele­ senen Datenwerte erhält das Fehlersignal denjenigen Zustand, der Fehlerhaftigkeit repräsentiert. Dieser Zustand kann als Pass/Fail-Signal an einem Ausgangsanschluß des Halbleiter­ speichers bereitgestellt werden, so daß die Fehlerinformation dem Testautomaten mitgeteilt wird.

Zweckmäßigerweise wird die Adresse der Speicherzellen, für die ein Fehlerzustand festgestellt wird, gespeichert. Die Adreßinformation gemeinsam mit dem Fehlerzustand des Fehler­ signals wird zweckmäßigerweise an Außenanschlüssen des Halb­ leiterspeichers bereitgestellt und dem Testautomaten mitge­ teilt. Somit kann der Testautomat auf einen festgestellten Fehler entsprechend reagieren, beispielsweise weitere Analy­ sen betreiben oder nach dem Testdurchlauf durch alle Spei­ cherzellen einer Speicherbank fehlerhafte Speicherzellen und daran gekoppelte Funktionseinheiten durch solche redundanten Funktionseinheiten ersetzen.

Zweckmäßigerweise sind die für den Test benötigten Funktions­ einheiten über Adreß- und Datenbusse an das Speicherzellen­ feld und dessen Speicherbänke angeschlossen. So ist der Zu­ fallszahlengenerator sowie die Vergleichseinrichtung über ei­ nen Datenbus an die Speicherbänke gekoppelt. Die Adressen, entweder von außen vom Testautomaten bereitgestellt oder in­ tern durch einen Adreßzähler erzeugt, werden über einen Adreßbus an die den Speicherbänken jeweils zugeordneten Adreßdecoder angelegt. Die Adreßdecoder dekodieren die Adres­ se, um mindestens eine der Speicherzellen der jeweiligen Speicherbank für einen Zugriff auszuwählen. Die Adressen wer­ den den Adreßdecodern der Speicherbänke parallel zugeführt und dort unabhängig voneinander zur Auswahl einer Speicher­ zelle verarbeitet.

Nachfolgend wird die Erfindung anhand des in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Die Zeichnung zeigt ein Blockschaltbild eines Halbleiterspeichers unter Berücksichtigung der für die Erfindung wesentlichen Schaltungseinheiten. Der Halbleiterspeicher ist vorzugsweise ein dynamischer Speicher mit wahlfreiem Zugriff, ein soge­ nanntes DRAM (Dynamic Random Access Memory).

Der in der Figur der Zeichnung gezeigte Halbleiterspeicher weist ein Speicherzellenfeld 10 auf, das verschiedene Spei­ cherbänke 11, 12, 13, 14 umfaßt. Jede der Speicherbänke ent­ hält sämtliche Funktionseinheiten, um unabhängig voneinander betrieben zu werden. Die Speicherzellen sind dynamische Spei­ cherzellen, die einen Speicherkondensator und einen Auswahl­ transistor (nicht dargestellt) enthalten. Der Auswahltransi­ stor wird von einer Wortleitung, z. B. 112, gesteuert und verbindet den Speicherkondensator mit einer Bitleitung, z. B. 111. Die Speicherzelle ist jeweils an der Kreuzung von Wort- und Bitleitung angeordnet. Mindestens eine Speicherzelle ist über eine Adresse auswählbar, um einen Zugriff auf die Spei­ cherzelle, also Schreiben oder Lesen, auszuführen. Der Adreß­ decoder umfaßt üblicherweise einen Zeilenadreßdecoder 113, der eine der Wortleitungen auswählt, und einen Spaltendecoder 114, der einen an den Bitleitungen bereitstehenden Datenwerte auswählt. Durch die Kombination von Zeilen- und Spaltenadres­ se wird mindestens eine der Speicherzellen eindeutig identi­ fiziert. Die anderen der Speicherbänke 12, 13, 14 sind gleichartig aufgebaut. Die Adressen werden den Speicherbänken über die Schnittstelle 15 zugeführt. Die Schnittstelleneinrichtung 15 ist mit dem Adreßbus 70 verbunden. Die Daten wer­ den an die Speicherbänke über einen Datenbus 60 angelegt, der mit jeder der Speicherbänke verbunden ist.

Während des Tests des Halbleiterspeichers wird dieser mit ei­ nem Testautomaten verbunden. Über eine individuelle Signalab­ folge wird der Halbleiterspeicher in die Testbetriebsart ver­ setzt. Über den Adreßbus 70 werden nachfolgend Adressen an das Speicherzellenfeld 10 angelegt und insbesondere den Spei­ cherbänken 11, 12, 13, 14 parallel zugeführt. Dies bedeutet, daß eine am Adreßbus 70 anliegende Adresse gleichzeitig an alle Speicherbänke angelegt wird. Dort wird entsprechend der Adresse mindestens eine der Speicherzellen jeweils für einen Zugriff aktiviert. Über den Datenbus 60 wird ein Datenwert wiederum parallel den Speicherbänken 11, 12, 13, 14 zugeführt und in die aktivierte Speicherzelle eingelesen. Nachfolgend wird eine weitere Adresse über den Adreßbus 70 angelegt und über den Datenbus 60 ein weiterer Datenwert. Die Datenwerte werden gemäß der Erfindung von einem Zufallsgenerator 20 er­ zeugt. Der Zufallsgenerator 20 ist ausgangsseitig mit dem Da­ tenadreßbus 60 verbunden. Zufallsgeneratoren an sich sind im Stand der Technik sehr gut bekannt. Der Zufallsgenerator 20 erzeugt also die in die Speicherzellen der Speicherbänke 11, 12, 13, 14 einzuschreibenden Datenwerte "0" und "1" gemäß ei­ ner statistisch gleich verteilten, also zufallsgesteuert er­ zeugten Folge von "0" und "1".

Die Adressen werden von einem Adreßgenerator 40 erzeugt. Der Adreßgenerator 40 ist beispielsweise ein Zähler, der den ge­ samten Adreßraum einer der Speicherbänke sequentiell oder ge­ mäß einem vorgegebenen anderen deterministischen Schema durchzählt und somit sämtliche Speicherzellen während eines Testdurchlaufs adressiert. Der Adreßgenerator 40 gibt die er­ zeugten Adressen über den Adreßbus 70 an die Adreßdecoder der Speicherbänke 11, 12, 13, 14 ab. Die gesamte Ablaufsteuerung, wie bisher beschrieben und noch nachfolgend beschrieben wird, wird von einer Steuerungseinrichtung 41 gesteuert. Prinzipiell genügt es, wenn die Ablaufsteuerung 41 an einer der Spei­ cherbänke ausgerichtet ist, da sämtliche Daten und Adressen parallel auch den anderen Speicherbänken parallel zugeführt werden.

Nach dem Beschreiben einer, mehrerer oder der gesamten Spei­ cherzellen der Speicherbänke mit den zufallsgesteuert erzeug­ ten Datenwerten erfolgt das Auslesen der eingeschriebenen Testdatenwerte. Hierzu wird wiederum die entsprechende Adres­ se durch den Adreßgenerator 40 erzeugt und auf den Adreßbus 70 ausgegeben. Parallel werden die Datenwerte über den Daten­ bus 60 ausgelesen und über jeweilige Leitungen 61, 62, 63, 64 einer Vergleichseinrichtung 30 zugeführt. Dort werden die Da­ tenwerte der Leitungen 61, . . ., 64 miteinander verglichen. Wenn festgestellt wird, daß die vier miteinander verglichenen Datenwerte gleich sind, wird festgelegt, daß die entsprechen­ den Speicherzellen in den Speicherbänken 11, 12, 13, 14 funk­ tionsfähig sind. Am Ausgang des Halbleiterspeichers wird über die Leitung 31 der Zustand P eines Fehlersignals ausgegeben, das angibt, daß die gerade ausgelesenen Speicherzellen funk­ tionsfähig sind. Wenn festgestellt wird, daß die vier der Vergleichseinrichtung 30 parallel zugeführten Datenwerte nicht übereinstimmen, also der Zustand mindestens eines Da­ tenwertes von den Zuständen der übrigen Datenwerte abweicht, wird festgelegt, daß eine der Speicherzellen, die die Daten­ werte an den Leitungen 61, 62, 63, 64 bereitstellen, defekt ist. Dieser Fehlerfall wird über die Leitung 32 als Signal F' einer Einrichtung 50 mitgeteilt. Die Einrichtung 50 enthält ein Speicherelement, um die momentane Adresse der Speicher­ zellen, deren ausgelesene Datenwerte in der Vergleichsein­ richtung 30 gerade miteinander verglichen worden sind, von dem Adreßgenerator 40 abzufragen und zwischenzuspeichern. So­ wohl die Adresse FADR als auch der Zustand F des Fehlersi­ gnals werden über Leitungen 52 bzw. 51 an Ausgangsanschlüssen des Halbleiterspeichers bereitgestellt. Die Adresse FADR so­ wie der Fehlerzustand F sind daher gemeinsam von außen ab­ fragbar. Ein Testautomat kann die fehlerhafte Adresse zwischenspeichern und anschließend einen detaillierteren Test durchführen, um die Fehlerursache noch enger einzugrenzen. Dann wird die defekte Speicherzelle durch eine redundante Speicherzelle oder es werden andere defekte Einheiten in den Speicherbänken durch entsprechende redundante Elemente er­ setzt.

Im gezeigten Beispiel wird die Folge der Adressen durch den speicherinternen Adreßgenerator 40 erzeugt. Die Adressen kön­ nen alternativ von außen auf den Adreßbus 70 eingegeben wer­ den und beispielsweise vom Testautomaten erzeugt werden. Die gezeigte Anordnung hat den Vorteil, daß sowohl die Adressen der zu testenden Speicherzellen als auch die Testdaten spei­ cherintern automatisch erzeugt werden und die Ressourcen des Testautomaten dadurch nicht belastet werden. Allenfalls der funktionsfähige Zellen signalisierende Zustand P des Fehler­ signals oder der eine fehlerhafte Speicherzelle signalisie­ rende Zustand F des Fehlersignals gemeinsam mit der Adresse FADR der fehlerhaften Speicherzelle werden an den Testautoma­ ten ausgegeben.

Durch die zufallsgesteuerte Erzeugung der Testdatenwerte mit­ tels des Zufallsgenerators 20 erfolgt der Test des Halblei­ terspeichers mit Daten, die von der Qualität her den Daten im Normalbetrieb des Halbleiterspeichers entsprechen, wenn die­ ser beispielsweise als Arbeitsspeicher in einem Personal Com­ puter oder Netzwerkserver verwendet wird. Auch dort ist damit zu rechnen, daß die Speicherzellen mit nahezu zufälligerweise erzeugten Daten geschrieben werden. Die Erfindung sieht also eine zufällige Datengenerierung für einen auf dem Chip ablau­ fenden Selbsttest vor, bei dem die Speicherbänke parallel be­ schrieben und ausgelesen werden und zusätzlich beim Auslesen ein Vergleich der von den verschiedenen Speicherbänken ausge­ lesenen Datenwerte erfolgt. Anschließend gibt der Halbleiter­ speicher die Fail-Information zugeordnet zur Fail-Adresse ab. Der Aufwand für die zusätzlichen Komponenten 20, 30, 40, 41, 50 ist relativ gering. Dieser Aufwand ist nur ein einziges Mal auf dem Halbleiterchip vorzusehen und sämtliche Speicher­ bänke können parallel davon angesteuert werden, da das Cha­ rakteristikum einer Speicherbank darin besteht, daß sie unab­ hängig von den anderen Speicherbänken betreibbar ist, also auch gleichzeitig auf verschiedene Speicherbänke zugegriffen werden kann.

Die Steuerungseinrichtung 41 erzeugt während des Schreib- und des Lesevorgangs die erforderliche Befehlssequenz für die chipinternen Vorgänge. Die Adressen werden entweder über den Adreßgenerator 40, wie in der Figur gezeigt, erzeugt oder von außen vom Testautomaten bereitgestellt. Beim Lesen erfolgt die Befehls- und Adreßgenerierung entsprechend zum Schreibvorgang. Über die an verschiedenen Ausgangsanschlüssen 31, 51 ausgegebenen Zustände P und F für fehlerfreie und feh­ lerbehaftete Testergebnisse ist parallel zum intern ablaufen­ den Test extern das Ergebnis des Tests abrufbar. Die Adresse FADR kann beispielsweise über einen Anschluß für ein Datensi­ gnal seriell ausgegeben werden. Die Speichereinrichtung 50 kann auch Speichermöglichkeit für mehrere Adressen aufweisen, die dann nach Abschluß des Tests ausgelesen werden.

Der Zufallsgenerator soll möglichst zufällige Daten erzeugen. Die Datenreihenfolge umfaßt "0" und "1" und ist eine pseudo­ zufällige binäre Datenreihe. Solche Zufallsgeneratoren sind im Stand der Technik ausführlich bekannt. Eine Möglichkeit, einen Zufallsgenerator zu erzeugen, besteht darin, ein linear rückgekoppeltes Schieberegister zu verwenden.

Bezugszeichenliste

10

Speicherzellenfeld

11

,

12

,

13

,

14

Speicherbank

111

Bitleitung

112

Wortleitung

113

Zeilendecoder

114

Spaltendecoder

15

Speicherschnittstelle

20

Zufallsgenerator

30

Vergleichseinrichtung

40

Adreßgenerator

41

Steuerungseinrichtung

50

Speicherelement

60

Datenbus

61

,

62

,

63

,

64

Datensignalleitung

70

Adreßbus

32

Anschluß

31

,

51

,

52

Anschlüsse
P, F', F Zustände des Fehlersignals
FADR Adresse

Claims (10)

1. Halbleiterspeicher, umfassend:
mindestens eine erste und eine zweite Speicherbank (11, 12, 13, 14), die jeweils Speicherzellen enthalten;
ein Mittel (40, 70) zur Bereitstellung einer Adresse, um Speicherzellen der ersten und zweiten Speicherbänke (11, 12, 13, 14) anzusteuern;
einen Zufallsgenerator (20) zur zufallsgesteuerten Erzeu­ gung von Zufallszahlenwerten;
eine Vergleichseinrichtung (30), um einen aus der ersten Speicherbank (11) ausgelesenen Datenwert mit einem aus der zweiten Speicherbank (12) ausgelesenen Datenwert zu verglei­ chen; und
einen Anschluß (31, 32, 51) für ein Fehlersignal (P, F, F'), das in Abhängigkeit von einem Ergebnis des Vergleichs erzeugbar ist.

2. Halbleiterspeicher nach Anspruch 1, gekennzeichnet durch eine Steuerungseinrichtung (41), durch die der Halbleiter­ speicher steuerbar ist, so daß in Abhängigkeit einer der vom Mittel zur Bereitstellung einer Adresse (40, 70) erzeugten Adresse ein vom Zufallsgenerator (30) erzeugter Zufallszah­ lenwert in je eine von der Adresse ausgewählte Speicherzelle der ersten und zweiten Speicherbänke (11, 12, 13, 14) ge­ schrieben wird.

3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Steuerungseinrichtung (41) ausgebildet ist, den Halblei­ terspeicher zu steuern, so daß in Abhängigkeit der von dem Mittel zur Bereitstellung einer Adresse (40, 70) erzeugten Adresse die von der Adresse ausgewählten Speicherzellen der ersten und zweiten Speicherbänke (11, 12, 13, 14) ausgelesen werden und der ausgelesene Datenwert der Vergleichseinrich­ tung (30) zum Vergleich bereitgestellt wird.

4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, gekennzeichnet durch ein Speicherelement (50) zur Speicherung einer vom Mittel (40, 70) zur Bereitstellung einer Adresse erzeugten Adresse, das mit dem Anschluß (32) für das Fehlersignal (F') verbunden ist, um in Abhängigkeit von einem Zustand des Fehlersignals (F) eine Adresse (FADR) zu speichern.

5. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, daß dann, wenn die in der Vergleichseinrichtung (30) miteinander verglichenen Datenwerte nicht übereinstimmen, durch den Zu­ stand (F') des Fehlersignals dem Speicherelement (50) mitge­ teilt wird, diejenige Adresse (FADR) zu speichern, die denje­ nigen der Speicherzellen der ersten und zweiten Speicherbänke (11, 12, 13, 14) zugeordnet ist, aus denen die miteinander in der Vergleichseinrichtung (30) verglichenen Datenwerte ausge­ lesen worden sind.

6. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Halbleiterspeicher einen Ausgangsanschluß (51) aufweist, an dem das Fehlersignal (F) von außerhalb des Halbleiterspei­ chers abgreifbar ist.

7. Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, daß der Halbleiterspeicher einen Ausgangsanschluß (52) aufweist, an dem die im Speicherelement (50) gespeicherte Adresse (FADR) von außerhalb des Halbleiterspeichers abgreifbar ist.

8. Halbleiterspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß das Mittel (40) zur Bereitstellung einer Adresse von einem Zähler (40) gebildet wird.

9. Halbleiterspeicher nach einem der Ansprüche 1 bis 8, gekennzeichnet durch einen Bus (60) für in die Speicherbänke (11, 12, 13, 14) ein­ zulesende und aus den Speicherbänken (11, 12, 13, 14) auszu­ lesende Daten, der mit dem Zufallsgenerator (20) und der Ver­ gleichseinrichtung (30) gekoppelt ist.

10. Halbleiterspeicher nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß jede der Speicherbänke (11, 12, 13, 14) einen Adreßdecoder (113, 114) aufweist, um in Abhängigkeit von einer von dem Adreßdecoder (113, 114) zugeführten Adresse mindestens eine der Speicherzellen der jeweiligen Speicherbank (11, 12, 13, 14) für einen Zugriff auszuwählen, und daß einem vom Mittel (40) zur Bereitstellung einer Adresse erzeugte Adresse den Adreßdecodern aller Speicherbänke (11, 12, 13, 14) parallel zugeführt wird.