DE10038880C2 - Phase detector for a phase locked loop - Google Patents
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Abstract
In einem Phasendetektor für einen Phasenregelkreis zum Vergleichen der Phasen eines ersten digitalen Eingangssignals und mindestens eines zweiten digitalen Eingangssignals erzeugt der Phasendetektor ein Ausgangssignal, das die Phasenlage des oder der zweiten digitalen Eingangssignals bzw. Eingangssignale zum ersten digitalen Eingangssignal darstellt. Dabei wird die Taktfrequenz jedes der digitalen Eingangssignale vor einem Phasenvergleich geteilt und/oder es ist eine Entscheiderlogik vorgesehen, der die gegebenenfalls in der Taktfrequenz geteilten digitalen Eingangssignale zugeführt werden und die in Abhängigkeit der Lage der Eingangssignale zu einem ersten Signal die Erzeugung des Ausgangssignals steuert.In a phase detector for a phase locked loop for comparing the phases of a first digital input signal and at least one second digital input signal, the phase detector generates an output signal which represents the phase relationship of the second digital input signal or input signals to the first digital input signal. The clock frequency of each of the digital input signals is divided before a phase comparison and / or a decision logic is provided which is supplied with the digital input signals which may be divided in the clock frequency and which controls the generation of the output signal as a function of the position of the input signals in relation to a first signal.
Description
Die Erfindung betrifft einen Phasendetektor für einen Phasen regelkreis zum Vergleichen der Phasen eines ersten digitalen Eingangssignales und mindestens eines zweiten digitalen Ein gangssignales und ein entsprechendes Verfahren zum Phasenver gleich.The invention relates to a phase detector for a phase control loop for comparing the phases of a first digital Input signals and at least one second digital on output signals and a corresponding method for phase ver equal.
Phasenregelkreise sind für integrierte Hochgeschwindigkeits schaltungen, insbesondere zum Einsatz in Mobilfunk-Basissta tionen, unerläßlich. Aufgabe der Phasendetekoren ist die Si cherstellung der phasenrichtigen Verarbeitung oder Abtastung von Datensignalen einzelner Blöcke in einer integrierten Schaltung.Phase locked loops are for integrated high speed circuits, in particular for use in mobile radio base stations tion, indispensable. The task of the phase detectors is the Si Ensuring in-phase processing or sampling of data signals of individual blocks in an integrated Circuit.
Im allgemeinen beinhalten solche Phasenregelkreise einen Pha senschieber, einen Phasendetektor und ein Stellglied. Phasen detektoren für hochfrequente, periodische Signale werden heu te üblicherweise aus Mischern oder XOR-Gatter mit nachge schalteter Tiefpaßfilterung aufgebaut.In general, such phase locked loops contain a Pha slider, a phase detector and an actuator. phases Detectors for high-frequency, periodic signals are becoming hay te usually from mixers or XOR gates with secondary switched low pass filtering built.
Diese Phasendetektoren haben allerdings den Nachteil, daß sie Ausgangssignale liefern, die in der Regel zweideutig sind. Verschiebt man zwei Eingangssignale am Detektor um eine volle Periode (360°) gegeneinander, so erhält man - abgesehen für Phasenlagen bei minimalen bzw. maximalen Ausgangssignal - für zwei verschiedene Phasenlagen dasselbe Ausgangssignal. Es kann nicht unterscheiden werden, ob eine Phasenlage w oder 360-w vorliegt. However, these phase detectors have the disadvantage that they Deliver output signals that are usually ambiguous. If one shifts two input signals at the detector by a full one Period (360 °) against each other, so you get - apart from for Phase positions with minimum or maximum output signal - for two different phases have the same output signal. It can not distinguish whether a phase position w or 360-w is available.
Häufig wird allerdings ein Ausgangssignal benötigt, anhand dessen man eindeutig die Phasenlage von Eingangssignalen zu einander bestimmen kann. Insbesondere ist es bei vielen elek tronischen Schaltungen wichtig, die genaue Phasenlage eines Eingangssignals in Bezug auf ein "festes" Taktsignal bzw. Eingangssignal (Referenzsignal) zu kennen. Hierfür sind Pha sendetektoren erforderlich, die einen Phasenbereich von 360° überstreichen.However, an output signal is often required based on of which one can clearly see the phase position of input signals can determine each other. In particular, it is elec tronic circuits important, the exact phase position of a Input signal in relation to a "fixed" clock signal or Knowing input signal (reference signal). For this are Pha Transmit detectors required that have a phase range of 360 ° sweep.
Aus Dokument US 5,394,444 ist ein "lock detect circuit" bekannt, der mit Hilfe zweier dort angeordneter "counter" bestimmt, ob eine "reference-frequency" auf eine "feedback- frequency" eingerastet ist. Am Ende einer ersten Zeitspanne und am Ende einer zweiten Zeitspanne werden Ausgangssignale der "counter" als Ergebnisse miteinander verglichen. Stimmen die Ergebnisse der "counter" dabei sowohl am Ende der ersten Zeitspanne als auch am Ende der zweiten Zeitspanne überein, sind die "reference-frequency" und die "feedback-frequency" aufeinander eingerastet.A "lock detect circuit" is known from document US Pat. No. 5,394,444. known, the with the help of two "counter" arranged there determines whether a "reference frequency" refers to a "feedback frequency "is engaged. At the end of a first period and at the end of a second period of time there are output signals the "counter" compared as results. voices the results of the "counter" are both at the end of the first Period as well as at the end of the second period, are the "reference frequency" and the "feedback frequency" snapped onto each other.
Dokument US 4,940,952 beschreibt einen Phasen- und Frequenzdetektor, der sowohl einen "Phase-Comparator" zum Phasenvergleich zweier Eingangssignale fV und fR, als auch einen "Phase-Frequency-Comparator" zum Vergleich der Frequenz der beiden Eingangssignale aufweist. Ergebnisse dieser beiden Comparatoren werden parallel zueinander weiterverarbeitet und abschließend zu einem Ausgangssignal V0 kombiniert, das Abweichungen in der Frequenz als auch in der Phase der beiden Eingangssignale fV und fR repräsentiert.Document US 4,940,952 describes a phase and frequency detector which has both a "phase comparator" for phase comparison of two input signals f V and f R , and a "phase frequency comparator" for comparing the frequency of the two input signals. Results of these two comparators are processed in parallel with one another and finally combined to form an output signal V 0 , which represents deviations in the frequency and in the phase of the two input signals f V and f R.
In "Monolithic Phase-Locked Loops and Clock Recovery Ciruits - Theory and Design", B. Razavi, IEEE Press, 1996" ist auf den Seiten 24 bis 25 ein 360°-Phasendetektor beschrieben, der aus zwei D-Flip-Flops und einem UND-Gatter besteht. Bei diesem Phasendetektor kann allerdings aufgrund des Einschaltens der Eingangssignale eine Zweideutigkeit des Ausgangssignals ent stehen. Will man die Phasenlage eines ersten Eingangssignals in Bezug auf ein zweites Eingangssignal feststellen, muß da her unmittelbar nach dem Einschalten des Phasendetektors die zu triggernde Flanke des zweiten Eingangssignals auf jeden Fall zuerst an den D-Flip-Flops anliegen. Kippt nämlich nach dem Einschalten des Phasendetektors das dem ersten Eingangs signal zugeordnete D-Flip-Flop zuerst, erhält man ein Aus gangssignal, welches einer Phasenverschiebung von 360°-w und nicht w entspricht.In "Monolithic Phase-Locked Loops and Clock Recovery Ciruits - Theory and Design ", B. Razavi, IEEE Press, 1996" is on the Pages 24 to 25 describe a 360 ° phase detector that consists of there are two D flip-flops and an AND gate. With this However, phase detector can be switched on due to the Input signals ent ambiguity of the output signal ent stand. If you want the phase position of a first input signal with respect to a second input signal must be there forth immediately after switching on the phase detector edge of the second input signal to be triggered on each First contact the D flip-flops. It tips over switching on the phase detector is the first input signal-assigned D flip-flop first, you get an off output signal, which has a phase shift of 360 ° -w and does not correspond to w.
Der Erfindung liegt daher die Aufgabe zugrunde, einen Phasen detektor für einen Phasenregelkreis zu schaffen, mit dem die Phasenlage der digitalen Eingangssignale zueinander unabhän gig vom Einschaltzustand und/oder Anfangszustand des Phasen detektors bestimmt werden kann, wobei ein Ausgangssignal, das die Phasenlage der digitalen Eingangssignale repräsentiert, eindeutig sein soll.The invention is therefore based on the object of a phase To create a detector for a phase locked loop, with which the Phase relationship of the digital input signals independent of each other gig of the on state and / or initial state of the phases detector can be determined, with an output signal that represents the phase position of the digital input signals, should be clear.
Diese Aufgabe wird durch einen Phasendetektor mit den Merkma len des Patentanspruchs 1 und durch ein Verfahren mit den Merkmalen des Patentanspruchs 12 gelöst. Bevorzugte Ausge staltungen des Phasendetektors und des Verfahrens sind Gegen stand der abhängigen Patentansprüche.This task is accomplished by a phase detector with the characteristics len of claim 1 and by a method with the Features of claim 12 solved. Preferred Ausge Events of the phase detector and the method are counter stood the dependent claims.
Die Erfindung betrifft einen Phasendetektor für einen Phasen regelkreis zum Vergleichen der Phasen eines ersten digitalen Eingangssignales und mindestens eines zweiten digitalen Ein gangssignales. Der Phasendetektor erzeugt ein Ausgangssignal, das die Phasenlage des zweiten digitalen Eingangssignals oder der zweiten digitalen Eingangssignale zum ersten digitalen Eingangssignal darstellt. Erfindungsgemäß wird die Taktfre quenz jedes der digitalen Eingangssignale vor einem Phasen vergleich geteilt und/oder es ist eine Entscheiderlogik vor gesehen, der die gegebenenfalls in der Taktfrequenz geteilten digitalen Eingangssignale zugeführt werden und die in Abhän gigkeit der Lage der Eingangssignale zu einem ersten Signal die Erzeugung des Ausgangssignals steuert.The invention relates to a phase detector for a phase control loop for comparing the phases of a first digital Input signals and at least one second digital on gang signal. The phase detector generates an output signal that the phase position of the second digital input signal or of the second digital input signals to the first digital Represents input signal. According to the clock frequency sequence of each of the digital input signals before a phase divided comparison and / or there is a decision logic seen who the possibly divided in the clock frequency digital input signals are supplied and which depend on ability of the position of the input signals to a first signal controls the generation of the output signal.
Vorteilhafterweise ist ein derartiger Phasendetektor im we sentlichen symmetrisch für jeden Taktzweig aufgebaut, d. h. die Signalzweige für jedes Eingangssignal sind im wesentli chen gleich bzw. symmetrisch ausgebildet. "Parasitäre" Pha sendrehungen aufgrund unterschiedlicher Signallaufzeiten in verschiedenen Signalzweigen, also der Eingangssignale, werden dadurch weitgehend vermieden, wodurch der Phasendetektor eine hohe Genauigkeit aufweist. Insbesondere bei Eingangssignalen mit Taktfrequenzen im GHz-Bereich wirken sich solche Phasen drehungen besonders störend aus, da die Schaltzeiten einzel ner Gatter oder Flip-Flops in den Bereich der Periodendauer der Eingangssignale gelangen können. Der erfindungsgemäße Phasendetektor ist daher besonders zur Verarbeitung derarti ger Eingangssignale geeignet. Such a phase detector is advantageously in the white constructed substantially symmetrically for each clock branch, d. H. the signal branches for each input signal are essentially chen identical or symmetrical. "Parasitic" Pha transmission rotations due to different signal propagation times in different signal branches, i.e. the input signals thereby largely avoided, whereby the phase detector a has high accuracy. Especially with input signals Such phases work with clock frequencies in the GHz range turns are particularly disruptive, since the switching times are single ner gate or flip-flops in the range of the period of the input signals can arrive. The invention Phase detector is therefore particularly suitable for processing in this way suitable input signals.
Vorzugsweise wird die Taktfrequenz jedes der digitalen Ein gangssignale vor einem Phasenvergleich halbiert. Hierdurch sind die Eingangssignale in ihrer Phase um höchstens 180° verschoben.Preferably, the clock frequency of each of the digital on output signals halved before a phase comparison. hereby are the input signals in their phase by a maximum of 180 ° postponed.
Für jedes der digitalen Eingangssignale ist zum Teilen der Taktfrequenz in einer bevorzugten Ausführungsform jeweils ein Frequenzteiler vorgesehen, der das in der Taktfrequenz ge teilte Signal bei der negativen Flanke des digitalen Ein gangssignals ausgibt. Dies ist erforderlich, da an den Ein gängen der Frequenzteiler nach einem Rücksetzvorgang ein Übergang bzw. Zustandswechsel der Eingangssignale zeitlich nicht definiert auftreten kann. Vorzugsweise sind die Fre quenzteiler als Toggle-Flip-Flops ausgeführt. Solche digita len Bauelemente sind in verschiedenen Schaltungstechnologien wie beispielsweise ECL oder PECL einfach implementierbar.For each of the digital input signals, the Clock frequency in a preferred embodiment Frequency divider provided that the ge in the clock frequency shared signal on the negative edge of the digital one outputs signal. This is necessary because of the on inputs of the frequency divider after a reset Transition or change of state of the input signals in time cannot occur in a defined manner. Preferably, the Fre sequence divider designed as toggle flip-flops. Such digita len components are in different circuit technologies such as ECL or PECL, easy to implement.
Ferner ist für jedes digitale Eingangssignal vorzugsweise je weils ein Transmission-Gatter vorgesehen, das mittels des er sten Signals sperrbar ist und dem das jeweilige Eingangs signal vor der Teilung zugeführt wird. Die Transmission-Gat ter dienen insbesondere dazu, die Eingänge von nachgeschalte ten digitalen Bauelemente bei einem Zurücksetzen der Schal tung bzw. des Phasendetektors abzuriegeln.Furthermore, is preferably for each digital input signal Weil provided a transmission gate, which he most signal is lockable and the respective input signal is fed before the division. The transmission gat ter serve in particular the inputs of downstream ten digital components when resetting the scarf device or the phase detector.
Zum Vergleich der Phasen der digitalen Eingangssignale weist der Phasendetektor eine Logik zum Phasenvergleich auf, die vorzugsweise ein XOR-Gatter umfaßt. Ein XOR-Gatter erzeugt mit relativ geringen Aufwand ein Signal, das den Phasenver satz der durch das XOR-Gatter logisch verknüpften Signale darstellt. Zudem ist ein XOR-Gatter in verschiedensten Schal tungstechnologien einfach und kostengünstig realisierbar. To compare the phases of the digital input signals points the phase detector has logic for phase comparison which preferably comprises an XOR gate. An XOR gate is generated with relatively little effort a signal that set of the signals logically linked by the XOR gate represents. In addition, an XOR gate is in various scarves technology can be implemented easily and inexpensively.
Um eine eindeutige Detektion der Phasenlage der digitalen Eingangssignale zueinander zu erhalten, erzeugt die Entschei derlogik ein Steuersignal, das die Verarbeitung eines durch den Phasenvergleich erzeugten zweiten Signals steuert. Vorzugsweise ist hierzu das zweite Signal über einen Umschal ter einem Invertierer zuführbar, wobei der Umschalter von dem Steuersignal gesteuert wird. Über das Steuersignal wird also die weitere Verarbeitung des Ausgangssignals des Phasenver gleichers eingestellt.In order to clearly detect the phase relationship of the digital The decision produces receiving input signals to each other derlogik a control signal that the processing of a by controls the phase comparison generated second signal. For this purpose, the second signal is preferably via a switch ter an inverter can be fed, the switch from the Control signal is controlled. So the control signal the further processing of the output signal of the phase ver set the same.
In einer bevorzugten Ausführungsform umfaßt die Entscheider logik für jedes digitale Eingangssignal ein D-Flip-Flop, wo bei die Ausgangssignale des D-Flip-Flops mindestens einem D- Latch zum Erzeugen des Steuersignals zugeführt werden. Jedes digitale Eingangssignal wird hierbei einem Takteingang des dem digitalen Eingangssignal zugeordneten D-Flip-Flop und das erste Signal dem Dateneingang jedes D-Flip-Flops zugeführt. Der positive Ausgang des dem ersten digitalen Eingangssignal zugeordneten D-Flip-Flops und der oder die negative(n) Aus gang bzw. Ausgänge des bzw. der dem bzw. den zweiten Ein gangssignal(en) zugeordneten D-Flip-Flops werden dem oder den D-Latch(es) zugeführt.In a preferred embodiment, the decision maker comprises logic for each digital input signal a D flip-flop, where with the output signals of the D flip-flop at least one D Latch for generating the control signal are supplied. each digital input signal is a clock input of the the D input flip-flop assigned to the digital input signal and that first signal to the data input of each D flip-flop. The positive output of the first digital input signal assigned D flip-flops and the negative (s) off gear or outputs of the or the second input D-flip-flops assigned to the output signal (s) are or D-Latch (es) fed.
Ferner betrifft die Erfindung ein Verfahren zum Vergleichen der Phasen eines ersten digitalen Eingangssignales und minde stens eines zweiten digitalen Eingangssignales. Hierbei wird ein Ausgangssignal erzeugt, das die Phasenlage des oder der zweiten digitalen Eingangssignals bzw. Eingangssignale zum ersten digitalen Eingangssignal darstellt. Die Taktfrequenz jedes der digitalen Eingangssignale wird vor einem Phasenver gleich geteilt und/oder die gegebenenfalls in der Taktfre quenz geteilten digitalen Eingangssignale werden einer Ent scheiderlogik zugeführt, die in Abhängigkeit von der Lage der Eingangssignale zu einem ersten Signal die Erzeugung des Aus gangssignals steuert.The invention further relates to a method for comparison the phases of a first digital input signal and min least a second digital input signal. Here will generates an output signal that the phase position of the or second digital input signal or input signals for represents the first digital input signal. The clock frequency each of the digital input signals is before a phase ver equally divided and / or those in the tact fre frequency divided digital input signals are an Ent logic supplied, depending on the location of the Input signals to a first signal generating the off controls the control signal.
Vorzugsweise wird der erfindungsgemäße Phasendetektor in ei nem Phasenregelkreis einer integrierten Hochgeschwindigkeits schaltung, insbesondere in einer Mobilfunk-Vorrichtung, ein gesetzt bzw. verwendet.Preferably, the phase detector according to the invention is in egg nem phase locked loop of an integrated high-speed circuit, in particular in a mobile radio device set or used.
Ein besonderer Vorteil des erfindungsgemäßen Phasendetektors ist darin zu sehen, das eine entsprechende Schaltung keiner lei Rückkopplungen aufweist, die vor allem bei hochfrequenten bzw. Hochgeschwindigkeitsschaltungen zu einem Offset in dem Ausgangssignal des Phasendetektors führen können. Ein solches Offset muß dann aufwendig aus dem Ausgangssignal durch Diffe renzbildung mit einem komplementären Signal herausgefiltert werden, was bei dem erfindungsgemäßen Phasendetektor nicht mehr erforderlich ist.A particular advantage of the phase detector according to the invention can be seen in the fact that no corresponding circuit lei has feedback, especially at high frequency or high-speed circuits to an offset in the Output signal of the phase detector can lead. Such one Offset must then be elaborate from the output signal through differences filtered out with a complementary signal be what is not in the phase detector according to the invention more is needed.
Insgesamt kann gemäß der Erfindung ein im wesentlichen symme trischer Phasendetektor aufgebaut werden, bei dem jede Zwei deutigkeit des einen Phasenversatz signalisierenden Ausgangs signals nahezu ausgeschlossen werden kann. Insbesondere ist die Phasendetektion unabhängig vom Anfangs- bzw. Einschaltzu stand des Detektors.Overall, according to the invention, a substantially symme trical phase detector are built, in which every two clarity of the output signaling a phase shift signals can be almost excluded. In particular is the phase detection regardless of the start or switch on stood the detector.
Der erfindungsgemäße Phasendetektor eignet sich besonders gut als Ausführung in einer integrierten Schaltung, die vorzugs weise zur Verarbeitung von Signalen mit Taktfrequenzen im oberen MHz- oder im GHz-Bereich eingesetzt wird. Gerade in derartigen Frequenzbereichen ist eine genaue Phasendetektion wichtig. Vorzugsweise ist eine derartige integrierte Schal tung in bipolarer ECL- oder PECL-Technologie ausgeführt.The phase detector according to the invention is particularly suitable as a version in an integrated circuit, the preferred way to process signals with clock frequencies in upper MHz or GHz range is used. Currently at such frequency ranges is accurate phase detection important. Such an integrated scarf is preferred bipolar ECL or PECL technology.
Weitere Vorteile und Anwendungsmöglichkeiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung eines Ausfüh rungsbeispiels des Phasendetektors in Verbindung mit den Zeichnungen. In den Zeichnungen zeigtFurther advantages and possible uses of the invention result from the following description of an embodiment Example of the phase detector in connection with the Drawings. In the drawings shows
Fig. 1 ein Ausführungsbeispiel eines Phasendetektors gemäß der Erfindung für ein erstes und ein zweites Eingangssignal; Fig. 1 shows an embodiment of a phase detector according to the invention for a first and a second input signal;
Fig. 2 ein Zeitablaufdiagramm der Signale des in Fig. 1 dargestellten Phasendetektors, wobei nach einem Zurücksetzen des Phasendetektors die negative Flanke des zweiten Eingangs signales zeitlich vor der negativen Flanke des ersten Ein gangssignales erscheint und der Phasenversatz Dw beider Ein gangssignale 90° beträgt; Fig. 2 is a timing diagram of the signals of the phase detector shown in Figure 1, wherein after resetting the phase detector, the negative edge of the second input signal appears before the negative edge of the first input signal and the phase offset Dw of both input signals is 90 °.
Fig. 3 ein Zeitablaufdiagramm der Signale des in Fig. 1 dargestellten Phasendetektors, wobei nach einem Zurücksetzen des Phasendetektors die negative Flanke des ersten Eingangs signales zeitlich vor der negativen Flanke des zweiten Ein gangssignales erscheint und der Phasenversatz Dw beider Ein gangssignale 270° beträgt. Fig. 3 is a timing diagram of the signals of the phase detector shown in Fig. 1, wherein after resetting the phase detector, the negative edge of the first input signal appears before the negative edge of the second input signal and the phase shift Dw of both input signals is 270 °.
Im folgenden wird unter einer positiven und einer negativen Flanke eines digitalen Signals der Zustandswechsel des Si gnals von logisch Null auf Eins bzw. logisch Eins auf Null verstanden.The following is a positive and a negative Edge of a digital signal the change of state of the Si gnals from logical zero to one or logical one to zero Roger that.
In Fig. 1 wird ein erstes (digitales) Eingangssignal 10 (auch als Referenz-Signal bezeichnet) einem ersten Transmission- Gatter 19 zugeführt. Das erste Transmission-Gatter 19 wird über ein erstes Signal 14 (auch als Rücksetz- oder Reset-Si gnal bezeichnet) transparent geschaltet. Hierzu ist das erste Signal 14 low-aktiv, d. h. das Transmission-Gatter 19 ist transparent geschaltet, wenn das erste Signal 14 logisch Eins ist.In Fig. 1, a first (digital) input signal 10 (also referred to as a reference signal) is fed to a first transmission gate 19 . The first transmission gate 19 is switched transparently via a first signal 14 (also referred to as a reset or reset signal). For this purpose, the first signal 14 is low-active, ie the transmission gate 19 is switched transparently when the first signal 14 is logically one.
Ein zweites (digitales) Eingangssignal 11, dessen Phasenlage in Bezug auf das erste Eingangssignal 10 ermittelt werden soll, wird einem zweiten Transmission-Gatter 20 zugeführt. Das zweite Transmission-Gatter 20 wird ebenfalls über das er ste Signal 14 transparent geschaltet.A second (digital) input signal 11 , the phase position of which is to be determined in relation to the first input signal 10 , is fed to a second transmission gate 20 . The second transmission gate 20 is also switched transparently via the ste signal 14 .
Das Ausgangssignal 10' des ersten Transmission-Gatter 19 wird einem ersten Toggle-Flip-Flop 15 als ersten Frequenzteiler zugeführt. Ebenso wird das Ausgangssignal 11' des zweiten Transmission-Gatter 20 einem zweiten Toggle-Flip-Flop 16 als Frequenzteiler zugeführt. Das erste und zweite Toggle-Flip- Flop 15 bzw. 16 sind über das erste Signal 14 zurücksetzbar.The output signal 10 'of the first transmission gate 19 is fed to a first toggle flip-flop 15 as a first frequency divider. Likewise, the output signal 11 'of the second transmission gate 20 is fed to a second toggle flip-flop 16 as a frequency divider. The first and second toggle flip-flops 15 and 16 can be reset via the first signal 14 .
Das erste und zweite Toggle-Flip-Flop 15 beziehungsweise 16 teilen die an ihren Eingängen anliegenden Signale 10' bzw. 11' jeweils durch den Faktor zwei (Frequenzhalbierung) und schalten die geteilten Signale mit der negativen Flanke auf ihren Ausgang. Eine Änderung des Ausgangszustandes der Fre quenzteiler muß immer mit der negativen Flanke der Eingangs signale erfolgen, da an den Teilereingängen nach einem Rück setzvorgang ein Übergang von logisch Null auf logisch Eins (bzw. die entsprechenden Pegel) zeitlich undefiniert während des gesamten logisch-Eins-Zustandes auftreten kann.The first and second toggle flip-flops 15 and 16 each divide the signals 10 'and 11 ' at their inputs by a factor of two (frequency halving) and switch the divided signals to their output with the negative edge. The output state of the frequency dividers must always be changed with the negative edge of the input signals, since a transition from logical zero to logical one (or the corresponding level) at the divider inputs after a reset process is undefined in time during the entire logical input Condition can occur.
Durch die Halbierung der Taktfrequenz der beiden Eingangs signale 10 und 11 wird bewirkt, daß die beiden Ausgangs signale der beiden Frequenzteiler 15 beziehungsweise 16 (ge teilte Signale 17 bzw. 18) eine Phasenverschiebung von höch stens 180° aufweisen. Somit kann eine Doppeldeutigkeit bei einem darauffolgenden Phasenvergleich nicht auftreten, wie es häufig bei den aus dem Stand der Technik bekannten Schaltun gen auftritt.Halving the clock frequency of the two input signals 10 and 11 causes the two output signals of the two frequency dividers 15 and 16 (ge divided signals 17 and 18 ) to have a phase shift of at most 180 °. Thus, an ambiguity cannot occur in a subsequent phase comparison, as is often the case with the circuits known from the prior art.
Die beiden geteilten Signale 17 und 18 werden einem XOR-Gat ter 21 als Logik zum Phasenvergleich zugeführt. Parallel wer den die beiden geteilten Signale 17 und 18 einer Entscheider logik 13 zugeführt.The two divided signals 17 and 18 are supplied to an XOR gate 21 as logic for phase comparison. In parallel who the two divided signals 17 and 18 a decision logic 13 supplied.
Die Entscheiderlogik 13 weist ein erstes D-Flip-Flop 26 und ein zweites D-Flip-Flop 27 auf. Dem ersten D-Flip-Flop 26 wird das geteilte Signal 17 als Taktsignal zugeführt. Genauer gesagt wird das geteilte Signal 17 dem Takteingang des D- Flip-Flops 26 zugeführt. Ebenso wird das geteilte Signal 18 dem Takteingang des zweiten D-Flip-Flops 27 zugeführt. An den Dateneingängen der beiden D-Flip-Flops 26 und 27 liegt das erste Signal 14 an. Im Betriebszustand ist das erste Signal 14 logisch Eins, d. h. am Dateneingang der beiden D-Flip-Flops 26 und 27 der Entscheiderlogik 13 liegt immer logisch Eins an. Eine zeitliche Änderung der Ausgangssignale der beiden D- Flip-Flops 26 und 27 tritt demnach nur bei der ersten Flanke oder zeitlichen Änderung der den Takteingängen zugeführten geteilten Signale 17 und 18 auf.The decision logic 13 has a first D flip-flop 26 and a second D flip-flop 27 . The first D flip-flop 26 is supplied with the divided signal 17 as a clock signal. More specifically, the divided signal 17 is supplied to the clock input of the D flip-flop 26 . Likewise, the divided signal 18 is fed to the clock input of the second D flip-flop 27 . The first signal 14 is present at the data inputs of the two D flip-flops 26 and 27 . In the operating state, the first signal 14 is logic one, ie logic one is always present at the data input of the two D flip-flops 26 and 27 of the decision logic 13 . A change in the output signals of the two D flip-flops 26 and 27 over time therefore only occurs on the first edge or change over time in the divided signals 17 and 18 supplied to the clock inputs.
Das positive Ausgangssignal 29 des ersten D-Flip-Flops 26 so wie das negative Ausgangssignal 30 des zweiten D-Flip-Flops 27 werden einem D-Latch 28 zugeführt. Hierbei wird das nega tive Ausgangssignal 30 dem Takteingang und das positive Aus gangssignal 29 dem Dateneingang des D-Latches 28 zugeführt. Am Ausgang des D-Latches 28 liegt ein Steuersignal 22 an, das zur Steuerung der Verarbeitung eines Signals 23, dem Aus gangssignal des XOR-Gatters 21, dient. The positive output signal 29 of the first D flip-flop 26 and the negative output signal 30 of the second D flip-flop 27 are fed to a D-latch 28 . Here, the negative output signal 30 is supplied to the clock input and the positive output signal 29 to the data input of the D latch 28 . At the output of the D-latch 28 there is a control signal 22 which is used to control the processing of a signal 23 , the output signal of the XOR gate 21 .
Das zweite Signal 23 wird einem Umschalter 24 zugeführt, der von dem Steuersignal 22 der Entscheiderlogik 13 gesteuert wird. Der Umschalter 24 schaltet das zweite Signal 23 entwe der über einen Invertierer 25 oder direkt an einen Tiefpaß filter 31. Ist das Steuersignal 22 logisch Null, wird der Um schalter 24 derart geschaltet, daß das zweite Signal 23 des XOR-Gatters 21 über den Invertierer 25 invertiert und dem Tiefpaßfilter 31 zugeführt wird. Ist dagegen das Steuersignal 22 logisch Eins, ist keine Invertierung des zweiten Signals 23 erforderlich und dieses wird somit direkt dem Tiefpaßfil ter 31 zugeführt.The second signal 23 is fed to a changeover switch 24 , which is controlled by the control signal 22 of the decision logic 13 . The switch 24 switches the second signal 23 either through an inverter 25 or directly to a low-pass filter 31st If the control signal 22 is logic zero, the switch 24 is switched in such a way that the second signal 23 of the XOR gate 21 is inverted via the inverter 25 and the low-pass filter 31 is supplied. On the other hand, if the control signal 22 is logic one, no inversion of the second signal 23 is required and this is thus fed directly to the low-pass filter 31 .
Der Tiefpaßfilter 31 filtert das zugeführte digitale Signal und erzeugt eine Gleichspannung als Ausgangssignal 12, die linear zur Phasendifferenz der beiden Eingangssignale 10 und 11 ist.The low-pass filter 31 filters the supplied digital signal and generates a DC voltage as an output signal 12 which is linear to the phase difference of the two input signals 10 and 11 .
Im folgenden wird anhand der in den Fig. 2 und 3 dargestellten Zeitablauf-Diagramme die Funktionsweise des erfindungsgemäßen Phasendetektors genauer erläutert.The mode of operation of the phase detector according to the invention is explained in more detail below on the basis of the timing diagrams shown in FIGS. 2 and 3.
Das in Fig. 2 dargestellte Zeitablaufdiagramm verdeutlicht die Signalverläufe nach einem Zurücksetzen des Phasendetektors, wobei die negative Flanke des zweiten Eingangssignales 11 zeitlich vor der negativen Flanke des ersten Eingangssignales 10 in Bezug auf die positive Flanke des ersten Signals 14 er scheint und der Phasenversatz Dw beider Eingangssignale ins gesamt etwa 90° beträgt.The timing diagram shown in Fig. 2 illustrates the waveforms after a reset of the phase detector, wherein the negative edge of the second input signal 11 appears before the negative edge of the first input signal 10 with respect to the positive edge of the first signal 14 and the phase offset Dw of both Total input signals is about 90 °.
Mit der positiven Flanke des ersten Signals 14 werden die Transmission-Gatter 19 und 20 transparent geschaltet, so daß die digitalen Eingangssignale 10 und 11 als Signale 10' bzw. 11' an den Ausgängen der Transmission-Gatter 19 bzw. 20 an liegen.With the positive edge of the first signal 14 , the transmission gates 19 and 20 are switched transparently, so that the digital input signals 10 and 11 are present as signals 10 'and 11 ' at the outputs of the transmission gates 19 and 20 , respectively.
Die Signale 10' und 11' werden durch die Toggle-Flip-Flops 15 bzw. 16 in ihrer Taktfrequenz halbiert und invertiert, d. h. mit der negativen Flanke am Eingang des jeweiligen Frequenz teilers als geteilte Signale 17 bzw. 18 durchgeschaltet.The signals 10 'and 11 ' are halved and inverted in their clock frequency by the toggle flip-flops 15 and 16 , ie, switched through with the negative edge at the input of the respective frequency divider as divided signals 17 and 18 .
Die geteilten Signale 17 und 18 werden einerseits durch das XOR-Gatter 21 logisch verknüpft, wodurch sich das zweite Si gnal 23 ergibt, und andererseits den beiden D-Flip-Flops 26 bzw. 27 der Entscheiderlogik 13 zugeführt. An den Ausgängen der D-Flip-Flops 26 bzw. 27 werden das positive Ausgangs signal 29 bzw. negative Ausgangssignal 30 dem D-Latch 28 zu geführt, das aus den zugeführten Signalen das Steuersignal 22 erzeugt. Im vorliegenden Fall ist das Steuersignal 22 logisch Null, da in der logischen Eins-Phase des Ausgangssignals 30 das Signal 29 logisch Null ist und im D-Latch 28 gespeichert wird, bis eine neue Eins-Phase des Ausgangssignals 30 er scheint.The divided signals 17 and 18 are logically linked on the one hand by the XOR gate 21 , which results in the second signal 23 , and on the other hand fed to the two D flip-flops 26 and 27 of the decision logic 13 . At the outputs of the D flip-flops 26 and 27 , the positive output signal 29 and negative output signal 30 are fed to the D latch 28 , which generates the control signal 22 from the supplied signals. In the present case, the control signal 22 is logic zero, since in the logic one phase of the output signal 30 the signal 29 is logic zero and is stored in the D-latch 28 until a new one phase of the output signal 30 appears.
Mit anderen Worten, es wird durch die Entscheiderlogik 13 festgestellt, ob die negative Flanke des zweiten Eingangs signales 11 zeitlich vor (Steuersignal 22 ist dann logisch Null) oder nach (Steuersignal 22 ist dann logisch Eins) der negativen Flanke des ersten Eingangssignales 10 an den Takt teilern 15 bzw. 16 anliegt.In other words, the decision logic 13 determines whether the negative edge of the second input signal 11 occurs before (control signal 22 is then logic zero) or after (control signal 22 is then logic one) the negative edge of the first input signal 10 to Divide clock 15 or 16 is present.
Fig. 3 stellt ebenfalls ein Zeitablaufdiagramm der Signale des in Fig. 1 dargestellten Phasendetektors dar. Allerdings erscheint hier nach einem Zurücksetzen des Phasendetektors die negative Flanke des ersten Eingangssignales zeitlich vor der negativen Flanke des zweiten Eingangssignales; zudem beträgt der Phasenversatz Dw beider Eingangssignale 270°. Dies führt dazu, daß das Steuersignal 22 mit der ersten negativen Flanke des ersten digitalen Eingangssignals 10 nach einem Rücksetzvorgang (positive Flanke des ersten Signals 14) lo gisch Eins wird und somit das Ausgangssignal 23 des XOR-Gat ters 21 über den Umschalter 24 dem Invertierer 25 zugeführt wird und von diesem invertiert wird. Ohne Invertierung würde das Ausgangssignal 12 des Tiefpaßfilters 31 einen Phasenver satz Dw der beiden Eingangssignale 10 und 11 von 360°-w si gnalisieren, der jedoch nicht dem tatsächlichen Phasenversatz entsprechen würde. FIG. 3 also shows a timing diagram of the signals of the phase detector shown in FIG. 1. However, after the phase detector has been reset, the negative edge of the first input signal appears before the negative edge of the second input signal; in addition, the phase offset Dw of both input signals is 270 °. This leads to the fact that the control signal 22 with the first negative edge of the first digital input signal 10 after a reset process (positive edge of the first signal 14 ) becomes logic one and thus the output signal 23 of the XOR gate 21 via the switch 24 to the inverter 25 is supplied and inverted by this. Without inversion, the output signal 12 of the low-pass filter 31 would signal a phase shift Dw of the two input signals 10 and 11 of 360 ° -w, which, however, would not correspond to the actual phase shift.
Es sei noch erwähnt, daß sich der Phasendetektor besonders gut als Ausführung in einer integrierten Schaltung eignet, vor allem in bipolarer ECL- oder PECL-Schaltungstechnologie. Gerade bei Taktfrequenzen im oberen MHz- oder im GHz-Bereich ist die Phasendetektion des erfindungsgemäßen Phasendetektors vorteilhaft, da durch den symmetrischen Aufbau beider Zweige bzw. durch das Fehlen von Rückkopplungsschleifen keine para sitären Phasendrehungen entstehen können. Parasitäre Phasen drehungen treten besonders störend bei Schaltungen im oberen MHz- bzw. GHz-Bereich auf, da hier je nach Schaltungstechno logie die Periodendauer der Eingangssignale bereits ver gleichbar ist mit den Signallaufzeiten durch die einzelnen Gatter, Kippstufen oder digitalen Bauelemente.It should also be mentioned that the phase detector is special well suited as an implementation in an integrated circuit, especially in bipolar ECL or PECL circuit technology. Especially with clock frequencies in the upper MHz or GHz range is the phase detection of the phase detector according to the invention advantageous because of the symmetrical structure of both branches or due to the lack of feedback loops no para stationary phase rotations can arise. Parasitic phases Rotations are particularly disruptive for circuits in the upper MHz or GHz range, since depending on the circuit techno logic the period of the input signals already ver is comparable to the signal transit times by the individual Gates, flip-flops or digital components.
sich Ungenauigkeiten der Schaltung besonders deutlich in feh lerhaften Ausgangssignalen herkömmlicher Phasendetektoren äu ßern und vor allem abhängig von der verwendeten Schaltungs technologie die Periodendauer der Eingangssignale bereits vergleichbar mit den Signallaufzeiten durch die einzelnen Gatter, Kippstufen oder digitalen Bauelemente sein können. Bei einer Ausführung in ECL- oder PECL-Technologie können vor allem das XOR-Gatter 21, der Umschalter 24 und der Invertie rer 25 vorteilhaft als ein einziger Schaltungsblock mit weni gen Transistoren realisiert werden.inaccuracies of the circuit are particularly evident in faulty output signals of conventional phase detectors and, depending on the circuit technology used, the period of the input signals can already be comparable to the signal propagation times through the individual gates, flip-flops or digital components. In an embodiment in ECL or PECL technology, the XOR gate 21 , the changeover switch 24 and the inverter 25 in particular can advantageously be implemented as a single circuit block with few transistors.
Claims (15)
bei dem jedes der digitalen Eingangssignale (10, 11) je einem Frequenzteiler (15, 16) zugeführt ist, mit dessen Hilfe die Taktfrequenz des jeweiligen digitalen Eingangssignals vor einem Phasenvergleich in Abhängigkeit der Lage des jeweiligen Eingangssignals (10, 11) zu einem Reset-Signal (14) geteilt wird und als geteiltes Signal (17, 18) an einen Ausgang des jeweiligen Frequenzteilers (15, 16) gelangt,
bei dem die Ausgänge der Frequenzteiler (15, 16) einerseits mit Eingängen einer Phasenvergleichsstufe (21) zum Phasenvergleich und andererseits mit Eingängen einer Entscheiderlogik (13) verbunden sind, wobei die Entscheiderlogik in Abhängigkeit der Lage der in der Taktfrequenz geteilten digitalen Signale (17, 18) zum Reset- Signal (14) die Erzeugung eines Ausgangssignals (12) steuert, das die Phasenlage des mindestens zweiten digitalen Eingangssignals (11) zum ersten digitalen Eingangssignal (10) darstellt.1. phase detector for a phase locked loop for comparing the phases of a first digital input signal ( 10 ) and at least one second digital input signal ( 11 ) with clock frequency,
in which each of the digital input signals ( 10 , 11 ) is fed to a frequency divider ( 15 , 16 ), with the aid of which the clock frequency of the respective digital input signal before a phase comparison depending on the position of the respective input signal ( 10 , 11 ) for a reset Signal ( 14 ) is divided and reaches the output of the respective frequency divider ( 15 , 16 ) as a divided signal ( 17 , 18 ),
The outputs of the frequency dividers ( 15 , 16 ) are connected on the one hand to inputs of a phase comparison stage ( 21 ) for phase comparison and on the other hand to inputs of a decision logic ( 13 ), the decision logic depending on the position of the digital signals ( 17 , 18 ) for the reset signal ( 14 ) controls the generation of an output signal ( 12 ) which represents the phase relationship of the at least second digital input signal ( 11 ) to the first digital input signal ( 10 ).
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