DD270985A1 - CONTROL UNIT FOR COMPUTER-OPERATED COUPLING FIELDS - Google Patents

Abstract

Die Erfindung betrifft eine Ansteuerschaltung fuer rechnergefuehrte Koppelfelder, ueber die bei der automatischen Pruefung und Testung von Baugruppen, insbesondere bei Funktionspruefungen von Leiterplatten, die Programmierung der Prueflingsanschaltung erfolgt. Durch die erfindungsgemaesse Schaltungsanordnung werden die von einem Steuerrechner vorgegebenen Daten mittels eines parallelen Eingangsinterface seriell wortweise mehreren parallel angeordneten Serien-Parallel-Wandlern zugefuehrt, deren prallele Ausgaenge mit den Schaltelementen des Koppelfeldes verbunden sind. In einer vorteilhaften Variante ist in den Uebertragungsweg eine programmierbare Selektierschaltung eingefuegt, mit der die zu programmierbaren Serien-Parallel-Wandler ausgewaehlt werden koennen. Durch die Erfindung ist auf einfache Weise eine sehr stoersichere Ansteuerschaltung auch fuer grosse Koppelfelder realisierbar, die den hohen Anforderungen, insbesondere bei Mikrorechner bestueckten elektronischen Baugruppen genuegt. Fig. 1The invention relates to a drive circuit for computer-controlled coupling fields, over which in the automatic testing and testing of modules, especially in Funktionspruefungen of printed circuit boards, the programming of the Prueflingsanschaltung done. By means of the circuit arrangement according to the invention, the data predetermined by a control computer are supplied serially wordwise by means of a parallel input interface to a plurality of series-parallel converters arranged in parallel, whose bulging outputs are connected to the switching elements of the switching matrix. In an advantageous variant, a programmable selection circuit is inserted in the transmission path, with which the programmable series-parallel converter can be selected. By means of the invention, a very interference-proof drive circuit can also be realized in a simple manner, even for large switching fields, which satisfies the high requirements, in particular for electronic assemblies fitted with microcomputers. Fig. 1

Description

Hierzu 1 Seite ZeichnungenFor this 1 page drawings

Anwendungsgebiet der Erfindung .Field of application of the invention.

Bei der automatischen Prüfung und Testung von elektronischen Baugruppen, insbesondere von Leiterplatten mit integrierten Schaltkreisen, werden im Rahmen der Funktionsprüfung Strom- und Spannungsquellen, Meßgeräte und Lasten mit Hilfe von Koppelfeldern an den Prüfling angeschaltet. Dabei werden mit zunehmender Verarbeitungsgeschwindigkeit und Funktionserweiterung der zu testenden Baugruppen an die Prüfsysteme steigende Forderungen hinsichtlich der Störsicherheit und der damit verbundenen Objektivierung der Meßergebnisse gestellt.In the automatic testing and testing of electronic assemblies, in particular of printed circuit boards with integrated circuits, in the context of the functional test, current and voltage sources, measuring instruments and loads are connected to the DUT with the aid of coupling fields. Increasing processing speed and functional expansion of the assemblies to be tested on the test systems increasing demands are made in terms of interference immunity and the associated objectification of the measurement results.

Charakteristik des bekannten Standes der TechnikCharacteristic of the known state of the art Zur Realisierung der steigenden Anforderungen werden zur Steuerung insbesondere größerer Koppelfelder MikrorechnerIn order to realize the increasing demands, microcomputers are used to control in particular larger switching fields

eingesetzt.used.

Die nachfolgend beschriebenen Lösungen sind dafür repräsentant.The solutions described below are representative thereof. In der Firmenschrift von Robotron „Relaisschaltfeld M 3104" Teil 1, Seite 10ff. ist ein sogenanntes intelligentes KoppelfeldThe Robotron company publication "M 3104 Relay Panel" Part 1, page 10ff., Is a so-called intelligent coupling field

beschrieben, das eine separate Mikrorechnersteuerung aufweist und sich über eine standardisierte Schnittstelle an beliebigedescribed that has a separate microcomputer control and a standardized interface to any

Meß- und Testsysteme koppeln läßt.Couple measuring and test systems. Durch den kompakten Geräteaufbau eines derartigen Koppelfeldes ergibt sich eine relativ große Entfernung zum Prüfling undDue to the compact device structure of such a switching matrix results in a relatively large distance to the DUT and

damit eine Vielzahl paralleler Leitungen für Quellen, Lasten, und Meßgeräte, was insbesondere beim Prüfun von schnellgetakten oder Mikrorechner enthaltenden elektronischen Funktionseinheiten, deren Echtzeitverhalten geprüft werden muß, nachteilig ist, weil dadurch Signallaufzeiten verfälscht und die Störeinflußmöglichkeiten vergrößert werden.Thus, a plurality of parallel lines for sources, loads, and measuring devices, which in particular when Prüfun of fast-clock or microcomputer containing electronic functional units whose real-time behavior must be tested, is disadvantageous, because thereby signal propagation times falsified and the Störöreinmöglichkeiten be increased.

Eine andere Lösungsvariante ist in der DE 3509247 A1 beschrieben, wonach das Koppelfeld ein festinstallierter Bestandteil einesAnother solution variant is described in DE 3509247 A1, according to which the coupling field is a permanently installed part of a

kompletten mikrorechnergesteuerten Testsystems ist. Hier setzt sich das Koppelfeld aus mehreren, direkt am Bus descomplete microcomputer controlled test system. Here the coupling field consists of several, directly at the bus of the

Testsystems angeordneten Teilstrukturen von Relais und deren Ansteuerung zusammen, weshalb zur Beherrschung desTest system arranged substructures of relays and their control together, which is why to master the Aufwandes unter Berücksichtigung automatenspezifischer Bedingungen eine ungünstige Busbelastung des Testsystems undExpenses under consideration of automatic conditions an unfavorable bus load of the test system and

mit der praktisch begrenzten Busausdehnung die erforderliche Prüflingsnähe nicht erreicht werden. Weiterhin ist diese Variante mit hohem Verdrahtungsaufwand, Störanfälligkeit der Datenübertragung und zeitlich verschobenen Schaltsequenzen der kaskadierten Teilsysteme unausbleiblich verbunden.With the practically limited bus expansion the required Prüflingsnähe not be achieved. Furthermore, this variant is inevitably associated with high wiring complexity, susceptibility to data transmission and time-shifted switching sequences of the cascaded subsystems.

Ziel der ErfindungObject of the invention

Durch die Erfindung soll erreicht werden, daß die Prüfunsicherheiten, die bei großen Koppelfeldern durch hoher Verdrahtungsaufwand und lange Signalleitungen bedingt sind, mit geringem Aufwand minimiert werden.By the invention is to be achieved that the test uncertainties that are caused by high wiring complexity and long signal lines in large switching networks are minimized with little effort.

Darlegung dea Wesens der ErfindungPresentation of the essence of the invention

Dar Erfindung liegt die Aufgabe zugrunde, eine einfache störsichere Ansteuerschaltung für mikrorechnergesteuerte Koppelfelder zu schaffen, wobei ein wahlfreier Zugriff auf alle Eiomentn des Koppelfeldes zu gewährleisten ist. Ausgehend von einer Ansteuerschaltung für Koppelfelder mit parallelem Eingangsinterface, das über den Bus eines Mikrorechnersystems ansteuerbar ist, wird die Aufgabe der Erfindung dadurch gelöst, daß am Koppelfeld über einen gemeinsamen Takt schaltbare Serien-Parallel-Wandler angeordnet sind, deren Eingänge mit den Datenausgängen des Eingangsinterface und deren Ausgänge'mit den Schaltelementen des Koppelfeldo3 über Verzögerungsglieder verbunden sind. Vorteilliafterweise werden die Schaltelemente des Koppelfeldes so ausgewählt, daß ihre Schaltzeitkonstante sehr viel größer ist als die Taktzeit multipliziert mit der Anzahl der Ausgänge eines Serien-Parallel-Wandlers, da diese damit selbst als Verzögerungsglied wirken.The invention has for its object to provide a simple fail-safe control circuit for microcomputer controlled switching networks, with an arbitrary access to all Eiomentn of the switching matrix is to ensure. Based on a drive circuit for switching networks with a parallel input interface, which can be controlled via the bus of a microcomputer system, the object of the invention is achieved in that the switching network via a common clock switchable series-parallel converter are arranged, their inputs to the data outputs of the input interface and whose outputs are connected to the switching elements of the switching matrix via delay elements. Advantageously, the switching elements of the switching matrix are selected so that their switching time constant is much greater than the cycle time multiplied by the number of outputs of a series-parallel converter, since they act as a delay element itself.

Es ist auch möglich, das Verzögerungsglied durch eine Torschaltung zu bilden, die in Abhängigkeit von der Vollständigkeit des in den Serien-Parallel-Wandler eingelesenen Datenwortes schaltbar ist.It is also possible to form the delay element by means of a gate circuit which can be switched as a function of the completeness of the data word read into the series-parallel converter.

Zweckmäßigerweise werden für die Serien-Parallel-Wandler Schieberegister und für die Schaltelemente des Koppolfeldes Relais eingesetzt. Die Relais können auch durch Halbleiterschalter ersetzt werden.Expediently, shift registers are used for the series-parallel converters and relays for the switching elements of the coupler field. The relays can also be replaced by semiconductor switches.

Die Störsicherheit der erfindungsgemäßen Schaltungsanordnung kann dadurch weiter erhöht werden, daß zwischen den Datenausgängen das Eingangsinterface und den Dateneingängen der Serien-Parallel-Wandler je eine Selektierschaltung aus zwei rücksetzbaren Flipflops und einem NAND-Glied angeordnet ist. In ihr sind die Rücksetzeingänge beider Flipflops mit einem Datenausgang des Eingangsinterface und dessen Taktausgang mit den Takteingängen des ersten Flipflops und des Serien-Parallel-Wandlers verknüpft.The noise immunity of the circuit arrangement according to the invention can be further increased by the fact that between the data outputs, the input interface and the data inputs of the series-parallel converter is arranged in each case a Selektierschaltung of two resettable flip-flops and a NAND gate. In it, the reset inputs of both flip-flops are linked to a data output of the input interface and its clock output to the clock inputs of the first flip-flop and the serial-to-parallel converter.

Ein weiterer Datenausgang des Eingangsinterface ist mit dem Dateneingang dos ersten Flipflops, dessen negierter Ausgang mit einem Eingang des NAND-Gliedes und der unnegierter Ausgang des ersten Flipflops mit dem Dateneingang des Serien-Parallel-Wandlers und über ein RC-Verzögerungsglied mit dem anderen Eingang des NAND-Gliedes verschaltet. Der Ausgang des NAND-Gliedes ist mit dem Setzeingang des zweiten Flipflops und dessen Ausgang mit dem Chip-Selekt des Serien-Parallel-Wandlers verbunden.Another data output of the input interface is connected to the data input dos first flip-flop whose negated output to one input of the NAND gate and the idle output of the first flip-flop to the data input of the serial-to-parallel converter and via an RC delay element to the other input of NAND gate interconnected. The output of the NAND gate is connected to the set input of the second flip-flop and its output to the chip selector of the serial-to-parallel converter.

Die erfindungsgemäße Schaltungsanordnung hat folgende Wirkungsweise:The circuit arrangement according to the invention has the following mode of action:

Die von einem Steuerrechnor vorgegebenen Daten zur Programmierung des Koppelfeldes liegen am parallelen Eingangsinterface der Ansteuerschaltung an und werden von dieser durch den begleitenden Takt gesteuert, Bit für Bit über die η parallel liegenden Datenleitungen den η Serien-Parallel-Wandlern zugeführt. Die Serien-Parallel-Wandler, die zweckmäßigerwöise als Schieberegister ausgeführt sind, weisen m Ausgänge auf, in denen nach der Einspeicherung von m Bits die Programmierbefehle für das Koppelfeld bereitstehen. Damit beim Durchschieben der Daten durch die Teilregister d6s Schieberegisters die Daten nicht den falschen Schaltelementen des Koppelfeldes zugeführt werden, ist die Ausgabe der Daten verzögert. Das gelingt in einfacher Weise dadurch, daß als Schaltelemente Relais eingesetzt werden, deren Schaltzeitkonstante viel größer ist a's die Taktzeit multipliziert mit der Anzahl der Ausgänge der Serien-Parallel-Wandler. Das heißt, die Daten werden so schnell in den Serien-Parallel-Wandler eingelesen, daß die Relais wegen ihrer relativ hohen Trägheit, trotz Anliegen der Steuersignale, diesen nicht sofort folgen können.The data given by a control computer for programming the switching matrix are applied to the parallel input interface of the drive circuit and are controlled by the latter by the accompanying clock, fed bit by bit over the η parallel data lines to the η series-parallel converters. The series-parallel converters, which are expediently designed as shift registers, have m outputs in which the programming commands for the switching matrix are available after the m bits have been stored. So that the data is not fed to the wrong switching elements of the switching matrix when the data is passed through the partial registers d6s shift register, the output of the data is delayed. This is achieved in a simple manner by the fact that relays are used as switching elements whose switching time constant is much larger a's the cycle time multiplied by the number of outputs of the series-parallel converter. That is, the data are read into the series-parallel converter so quickly that the relay because of their relatively high inertia, despite concern of the control signals, this can not follow immediately.

Die zwischen Eingangsinterface und Serien-Parallel-Wandler eingefügte Selektierschaltung bewirkt, d aß der zugehörige Serien-Parallel-Wandler nur aktiviert wird, wenn dessen Informationsgehalt geändert werden soll. Der eigentlichen Dateninformation für das Koppelfeld wird dann ein Low-Bit vorangestellt, was über die Flipflop-Kombination ein Signal für den Chip-Selekt-Eingang des Serien-Parallel-Wandlers erzeugt. Das Rücksetzen dieses Signals erfolgt über den Datenausgang des Eingangsinterface, der mit den Rücksetzeingängen der Flipflops verbunden ist. Durch diese erfindungsgemäße Schaltungsanordnung ist es möglich, die Entfernung zwischen Steuerrechner und Koppelfeld mit geringem Aufwand zu vergrößern, womit das Koppelfeld in Prüflingsnähe angeordnet werden kann, was die Störanfälligkeit und den Verdrahtungsaufwand erheblich herabsetzt, ohne den wahlfreien Zugriff auf jedes Schaltelement des Koppelfeldes einzuschränken.The selector circuit inserted between the input interface and the serial-to-parallel converter has the effect that the associated series-parallel converter is only activated if its information content is to be changed. The actual data information for the switching network is then preceded by a low-bit, which generates a signal for the chip-select input of the series-parallel converter via the flip-flop combination. This signal is reset via the data output of the input interface, which is connected to the reset inputs of the flip-flops. By this circuit arrangement according to the invention, it is possible to increase the distance between control computer and switching network with little effort, which the coupling field can be arranged near the DUT, which significantly reduces the susceptibility and wiring complexity, without restricting the random access to each switching element of the switching matrix.

Weitere Vorteile der erfindungsgemäßen Schaltungsanordnung bestehen darin, daß füi das Koppelfeld eine einfache Programmierung möglich ist und die Meß- und Testergebnisse durch die Verringerung der Verfälschungsmöglichkeit objektiviert werden. Gleichzeitig besteht eine einfache Möglichkeit der Koppelfelderweiterung, da die Ansteuerstufen auf Grund derzeitgleichen Steuerung beliebig kaskadiert werden können. Die maximale Größe des Koppelfeldes wird durch die Anzahl der Datenausgänge des verwendeten parallelen Eingangsinterface und des Serien-Parallel-Wandlers bestimmt.Further advantages of the circuit arrangement according to the invention are that for the coupling field simple programming is possible and the measurement and test results are objectified by reducing the possibility of falsification. At the same time there is a simple way of coupling field extension, since the control stages can be cascaded arbitrarily due to currently same control. The maximum size of the switching matrix is determined by the number of data outputs of the used parallel input interface and the serial-to-parallel converter.

Ausführungsbeispielembodiment Die Erfindung wird nachfolgend an einem Ausführungsbeispiel näher erläutert.The invention will be explained in more detail using an exemplary embodiment. Fig. 1: zeigt das Prinzip der erfindungsgemäßen Schaltungsanordnung und inFig. 1: shows the principle of the circuit arrangement according to the invention and in Fig. 2: ist die Schaltungsanordnung in einer bevorzugten Ausführungsvariante dargestellt.Fig. 2: the circuit arrangement is shown in a preferred embodiment. Fig. 3: zeigt das Impulsdiagramm der Schaltungsanordnung nach Fig. 23 shows the pulse diagram of the circuit arrangement according to FIG. 2

In Fig. 1 sind das Eingangsinterface PE, die Serien-Parallel^:Wandler S/P1 bis S/Pn und das Koppelfeld KF .nit den Schaltungselementen SE dargestellt.In Fig. 1, the input interface PE, the series-parallel ^: converter S / P1 to S / Pn and the switching matrix KF .nit shown with the circuit elements SE.

Das Eingangsinterface PE erhält über einen Bus von einem nich näher dargestellten Steuerrechner Proyrammierdaten, die überThe input interface PE receives via a bus from a control computer, not further illustrated, pryramming data transmitted via

die Datenausgänge PA des Eingangsinterface PE in η parallelen Leitungen den Oateneingängsn Dl der Serien-Parallel-Wandlerthe data outputs PA of the input interface PE in η parallel lines the Oateneingängsn Dl the series-parallel converter

S/P 1 bis S/P η zugeführt werden. Die Datenü birtragung wird durch den gemeinsamen Takt CLK seriell wortweise gestf uert. DieS / P 1 to S / P η are supplied. The data transfer is serially wordwise rejected by the common clock CLK. The Taktleitung ist parallel a.i alle Takteingänge C der Serien-Parallel-Wandler S/P 1 bis S/P η geführt.Clock line is parallel a.i all clock inputs C of the series-parallel converter S / P 1 to S / P η out. Die Ausgänge Q1 bis Qm der Serien-Parallel-V'endler S/P 1 bis S/Pn sind über näher dargestellte Verzögerungsglieder mit denThe outputs Q1 to Qm of the series-parallel V'endler S / P 1 to S / Pn are described in more detail with the delay elements Schaltete ienten SE des Koppelfeldes KF linear verbunden. Insgesamt sind m χ η Schaltelemente SE ansteuerbar.Switched components SE of the switching matrix KF are connected linearly. Overall, m χ η switching elements SE can be controlled. Bei einer symmetrischen Matrizestruktur sind (m n)² Schaltelemente SE ansteuerbar, wobei in diesem Fall durch die Matrize derIn a symmetric matrix structure (mn) ² switching elements SE can be controlled, in which case by the die of

wahlfreie zeitgleiche Zugriff auf die Schaltelemente SE eingeschränkt wird.optional simultaneous access to the switching elements SE is restricted.

Die Übertragung der Daten DATi vom Eingangsinterface PE zu den Serien-Parallel-Wandlern S/P1 bis S/Pn erfolgt gleichzeitigThe transmission of the data DATi from the input interface PE to the series-parallel converters S / P1 to S / Pn takes place simultaneously

bitseriell. Nach m-maliger Wiederholung der Datenausgabe, die der Takt CLK steuert, haben alle Sf rien-Parallel-Wandler S/P 1 bis S/Pn einen vollständigen Datensatz zur Programmierung des Koppelfeldes KF, der an dessen Ausgängen Q bereitsteht und nach Ablauf der erforderlichen Verzögerung die Schaltelemente SE entsprechend beeinflußt.bit serial. After m times repetition of the data output, which controls the clock CLK, all Sf rien-parallel converter S / P 1 to S / Pn have a complete record for programming the switching matrix KF, which is available at the outputs Q and after expiration of the required Delay affects the switching elements SE accordingly.

Zugriffe auf beliebige Schaltelemente SE des Koppelfeldes KF werden so organisiert, daß stets alle Serien-Parallel-Wandler S/P 1Accesses to any switching elements SE of the switching matrix KF are organized so that always all series-parallel converter S / P. 1

bis S/P η vollständig, d. h. m-mal getaktet werden. Damit können alle Schaltelemente SE zeitgleich geschaltet werden, d. h. ohne daß Zeitdifferenzen zwischen den Schalthandlungen für die einzelnen Schaltelemente SE steuerseitig auftreten. Nicht zu beeinflussende Schaltelemente SE werden durch eine wiederholte Ausgabe der gleichen Daten im alten Schaltzustand gehalten.to S / P η complete, d. H. be clocked m times. Thus, all switching elements SE can be switched at the same time, d. H. without time differences between the switching actions for the individual switching elements SE occur on the control side. Non-influencing switching elements SE are kept in the old switching state by a repeated output of the same data.

In Fig. 2 ist eine bevorzugte Variante der erfindungsgemäßen Schaltungsanordnung und in Fig.3 das zugehörigeIn Fig. 2 is a preferred variant of the circuit arrangement according to the invention and in Fig.3 the associated Impulsdiagramm gezeigt. Sie ist zur Reduzierung der Störanfälligkeit mit einer Selektierschaltung gekoppelt, so daIi imPulse diagram shown. It is coupled with a selector circuit to reduce the susceptibility to interference, so that in the Unterschied zur Schaltung nach Fig. 1 Schalthandlungen nur bei vorheriger Selektierung der Ansteuereinheit, dia hieraus einemDifference to the circuit of FIG. 1 switching operations only with prior selection of the drive unit, dia one of them Schieberegister RG besteht, möglich ist.Shift register RG exists, is possible. Das Eingangsinterface PE wird durch einen ΡΙΟ-Schaltkreis gebildet, dessen Anschlüsse ASTB und ARDY zusammen den TaktThe input interface PE is formed by a ΡΙΟ-circuit, the terminals ASTB and ARDY together the clock CLK bilden und der auf die Takteingänge C des Schieberegisters RG und des Flipflops T1 geschaltet ist. Die parallelenCLK and which is connected to the clock inputs C of the shift register RG and the flip-flop T1. The parallel Datenausgänge ΡΑ0 bis PA6 sind jeweils mit einer Selektierschaltung und einem & !lieberegi&ter RG verbunden. Da dieseData outputs ΡΑ0 to PA6 are each connected to a selector circuit and to a & rdifferential RG. This one Schaltungsteile jedoch identisch sind, ist nur der Schaltungsteil dargestellt und beschrieben, der am Datenausgang PA0However, circuit parts are identical, only the circuit part is shown and described, the data output PA0

angeordnet ist.is arranged.

Der Datenausgang PA0 ist auf den Dateneingang D1 des Flipflops T1 geschaltet. Dessen negierter Ausgang ÖT ist mit einemThe data output PA0 is connected to the data input D1 of the flip-flop T1. Its negated output ÖT is with a Eingang des NAND-Gliedes Dl des Schieberegisters RG und über ein RC-Glied mit dem zweiten Eingang des NAND-Gliedes DInput of the NAND gate Dl of the shift register RG and via an RC element to the second input of the NAND gate D.

verbunden. Der Ausgang des NAND-Gliedes ist mit dem Setzeingang S2 des Flipflops T2 und dessen Ausgang Q2 mit demconnected. The output of the NAND gate is connected to the set input S2 of the flip-flop T2 and its output Q2 to the

Chip-Selekt CS des Schieberegisters RG verbunden.Chip select CS of the shift register RG connected. Der Datenausgang PA7 ist mit den Rücksetzeingängen R1 und R2 der Flipflops T1 und T2 verknüpft und dient alsThe data output PA7 is connected to the reset inputs R1 and R2 of the flip-flops T1 and T2 and serves as

programmierbarer Rücksetzkanal.programmable reset channel.

Die Ausgänge Q0 bis Q15 des Schieberegisters RG sind mit den Relais K0 bis K15, die hier als Schaltelemente SE desThe outputs Q0 to Q15 of the shift register RG are connected to the relays K0 to K15, here as switching elements SE of Koppelfeldes KF dienen, direkt verbunden. Pro Ausgabekanai des ΡΙΟ-Schaltkreises, von dem 7 Ausgänge für dieCoupling field KF serve, directly connected. Per output channel of the ΡΙΟ-circuit, of which 7 outputs for the Datenübertragung genutzt werden, sind somit 7 16 = 112 Relais K direkt programmierbar. Die Relais K weisen eineThus, 7 16 = 112 relays K are directly programmable. The relays K have one Schaltzeitkonstante auf, die sehr viel größer ist ate die Taktzeit CLK mal Anzahl m der Schieberegisterausgänge Q0 bis Q15, d. h.Switching time constant which is much larger ate the clock time CLK times number m of the shift register outputs Q0 to Q15, d. H.

z. B. *> 120με bei einem Rechnertakt von 2,5 MHz. Dadurch ist die für das sichere Schalten der Relais K erforderlichez. B. *> 120με at a computer clock of 2.5 MHz. As a result, the required for the safe switching of the relay K

Zeitverzögerung t gewährleistet, die von der letzten durch den Datentstrom DATi verursachten Informationsänderung imTime delay t ensures that the information change caused by the last data flow DATi in the Schieberegister RG bis zum Schließen der Kontakte Kx der Relais K läuft.Shift register RG is running until the contacts Kx of relay K close. Die Selektierung erfolgt, wie in Fig.3 ersichtlich, durch ein dem seriellen Datanstrom DATi vorgelagertes und ebenfalls getaktetesThe selection takes place, as can be seen in FIG. 3, by an upstream of the serial data stream DATi and likewise clocked Selektierungsbit „CS" (Low-Information) und wird durch das am Datenausgang PA7 des Eingangsinterface PE liegendeSelection bit "CS" (low information) and is the lying at the data output PA7 of the input interface PE

programmierbare Rücksetzsignal RES (Low-Information) beendet.programmable reset signal RES (low information) ended.

Ist das Rücksetzsignal RES auf „High" und das erste Bit des vom Takt CLK begleiteten Datenstromes DATi auf „Low"If the reset signal RES is high and the first bit of the data stream DATi accompanied by the clock CLK is low.

programmiert, erfolgt mit Hilfe der am Ausgang Q1 des Flipflops T1 wirkenden RC-Kbmbination und des NAND-Gliedes D vomprogrammed, takes place with the aid of acting at the output Q1 of the flip-flop T1 RC-Kbmbination and the NAND gate D of

Ausgang Q1 des Flipflops T1 mit dem Ausgang Q1 eine Flankentriggerung des Flipflops T2. Damit stellt sich an dessenOutput Q1 of the flip-flop T1 with the output Q1 edge triggering of the flip-flop T2. This turns on its

unnegiertem Ausgang ü 2 „High" ein, was eine Freigabe des Schieberegisters RG bewirkt. Nun wird jedes folgende Datenbit, signalisiert mittels der Taktflanke, solange in das Schieberegister RG eingelesen, bis durch den Datenausgang PA7 dasunnegiertem output ü 2 "high", which causes a release of the shift register RG.Now, each following data bit, signaled by means of the clock edge, as long as in the shift register RG read until by the data output PA7 the

Rücksetzsignal RES auf „Low" gesetzt wird, oder der Takt CLK ausbleibt.Reset signal RES is set to "Low", or the clock CLK is absent. Entsprechend der Datenbreite m - 16 des Schieberegisters RG erfolgt über dessen Dateneingang Dl eine 16malige bitserielleCorresponding to the data width m-16 of the shift register RG, a 16-bit bit serialization occurs via its data input Dl Datenübernahme. Ist das Datenwort vollständig durch das Schieberegister RG geschoben, werden die Flipflops T1 und T2 durchData transfer. When the data word is completely shifted through the shift register RG, the flip-flops T1 and T2 are turned on

das Rücksetzsignal RES (Low-Information) in den Anfangszustand versetzt und das programmierbare Datenwort bleibt solange im Schieberregister RG gespeichert, bis eine Umprogrammierung in der eben beschriebenen Weise erfolgt.the reset signal RES (low information) is set in the initial state and the programmable data word remains stored in the shift register RG until reprogramming takes place in the manner just described.

Claims (7)

1. Ansteuerschaltung für Koppelfelder mit parallelem Eingangsinterface, das von einem vorgeordneten Mikrorechnersystem ansteuerbar ist, dadurch gekennzeichnet, daß am Koppelfeld über einen gemeinsamen Takt schaltbare Serien-Parallel-Wandler (S/P) angeordnet sind, deren Eingänge (Dl) mit den Datenausgängen (PA) des Eingangsinterface (PE) und deren Ausgänge (Q) mit den Schaltelementen (SE) des Koppelfeldes (KF) über Verzögerungsglieder verbunden sind.1. A control circuit for switching networks with a parallel input interface, which is controlled by an upstream microcomputer system, characterized in that the switching network via a common clock switchable series-parallel converter (S / P) are arranged whose inputs (Dl) with the data outputs ( PA) of the input interface (PE) and their outputs (Q) are connected to the switching elements (SE) of the switching matrix (KF) via delay elements. 2. Ansteuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltelemente (SE) selbst das Verzögerungsglied bilden, indem ihre Schaltzeitkonstante sehr viel größer gewählt ist als die Taktzeit multipliziert mit der Anzahl der Ausgänge (Q) eines Serien-Parallel-Wandlers (S/P).2. Drive circuit according to claim 1, characterized in that the switching elements (SE) themselves form the delay element by their switching time constant is chosen much larger than the cycle time multiplied by the number of outputs (Q) of a series-parallel converter (S / P). 3. Ansteuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Verzögerungsglied durch eine Torschaltung gebildet ist, die in Abhängigkeit von der Vollständigkeit des in den Serien-Parallel-Wandler eingelesenen Datenwortes schaltbar ist.3. Control circuit according to claim 1, characterized in that the delay element is formed by a gate circuit which is switchable in dependence on the completeness of the read in the serial-parallel converter data word. 4. Ansteuerschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Serien-Parallel-Wandler (S/P) Schieberegister (RG) sind.4. Control circuit according to claim 1 or 2, characterized in that the series-parallel converter (S / P) shift register (RG) are. 5. Ansteuerschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Schaltelemente (SE) des Koppelfeldes (KF) Relais (K) sind.5. Control circuit according to one of claims 1 to 4, characterized in that the switching elements (SE) of the switching matrix (KF) relay (K). 6. Ansteuerschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Schaltelemente (SE) des Koppelfeldes (KF) Halbleiterschalter sind.6. Control circuit according to one of claims 1 to 4, characterized in that the switching elements (SE) of the switching matrix (KF) are semiconductor switches. 7. Anuteuerschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß zwischen den Datenausgängen (PA) des Eingangsinterface (PE) und den Dateneingängen (Dl) der Serien-Parallel-Wandler (S/P) je eino Selektierschaltung aus zwei rücksetzbaren Flipflops (T 1, T2) und einem NAND-Glied (D) angeordnet ist, wobei die Rücksetzeingänge (R 1, R2) beider Flipflops (T1, T2) mit einem Datenausgang (PA7) des Eingangsinterface (PE) und dessen Taktausgang (ASTB, ARDY) mit den Takteingängen (C) des ersten Flipflop (T 1) und des Serien-Parallel-Wandlers (S/P), ein weiterer Datenausgang (PA) des Eingangsinterface (PE) mit dem Dateneingang (D 1) des ersten Flipflop (T 1), dessen negierter Ausgang (Q) mit einem Eingang des NAND-Gliedes (D) und der unnegierte Ausgang (Q) des ersten Flipflop mit dem Dateneingang (Dl) des Serien-Parallel-Wandlers (S/P) und über ein RC-Verzögerungsglied mit dem anderen Eingang des NAND-Gliedes (D), der Ausgang des NAND-Gliedes (D) mit dem Setzeingang (S2) des zweiten Flipflop (T2) und dessen Ausgang (Q2) mit dem Chip-Belekt (CS) und des Serien-Parallel-Wandlers (S/P) verbunden sind.7. Anuteuerschaltung according to any one of claims 1 to 6, characterized in that between the data outputs (PA) of the input interface (PE) and the data inputs (Dl) of the serial-parallel converter (S / P) per eino selektierschaltung of two resettable flip-flops (T 1, T2) and a NAND gate (D) is arranged, wherein the reset inputs (R 1, R2) of both flip-flops (T1, T2) with a data output (PA7) of the input interface (PE) and its clock output (ASTB, ARDY) with the clock inputs (C) of the first flip-flop (T 1) and the serial-parallel converter (S / P), another data output (PA) of the input interface (PE) with the data input (D 1) of the first flip-flop ( T 1), the negated output (Q) with an input of the NAND gate (D) and the unnegierte output (Q) of the first flip-flop to the data input (Dl) of the serial-to-parallel converter (S / P) and via a RC delay element with the other input of the NAND gate (D), the output of the NAND gate (D) with the set input (S 2) of the second flip-flop (T2) and its output (Q2) to the chip-Belekt (CS) and the series-parallel converter (S / P) are connected.