CN207764782U - 快捷外设互联标准插槽的检测*** - Google Patents
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Abstract
本实用新型公开一种快捷外设互联标准插槽的检测***，通过于检测电路板中多路选通芯片选择将PCI‑E插槽的检测信号通过第一信号输出引脚或是第二信号输出引脚提供至JTAG芯片或是ADC，JTAG芯片或是ADC依据检测信号的数值以检测提供检测信号的PCI‑E插槽的第一输入输出信号引脚的连接状态，藉此可以达成提高检测PCI‑E插槽检测电路板检测覆盖率的技术功效。
Description
技术领域
本实用新型涉及一种检测***，尤其是指一种适用于PCI-E插槽的检测***。
背景技术
在笔记本电脑、服务器生产在线，边界扫描技术由于无可替代的优越性，已经得到了广泛接受，基本所有的笔记本电脑、服务器生厂商都在尝试使用并推广这种技术。
从实用性角度考虑，在主板线路测试中使用边界扫描技术，最大的应用场景就是测试主板双列直插式内存模块或双线内存模块(Dual In-line Memory Module，DIMM)插槽以及快捷外设互联标准(Peripheral ComponentInterconnect Express，PCI-E)插槽。
因为这两种插槽在主板上都至少会设置两个以上，且每一个插槽所具有的引脚数量众多，除边界扫描技术外，基本没有能同时保证高覆盖率、低耗时、低成本的测试。
使用边界扫描技术测试主板的DIMM插槽以及PCI-E插槽，需要设计专用的测试电路板。现有设计的PCI-E插槽测试电路板对于测试覆盖率都有限，特别是PCI-E插槽上的检测信号，由于在不同主板上PCI-E插槽的电性连接方式种类繁多，这会造成PCI-E插槽测试电路板测试覆盖率的困难。
PCI-E插槽的输入输出引脚在主板上常见的电性连接情况例如是：电性连接上拉电阻、电性连接下拉电阻、电性连接电源信号、电性连接接地信号、电性连接到主板的***可程序化数组逻辑芯片、PCI-E插槽的输入输出引脚彼此之间有电性连接或是悬空。
对于现有常用于测试电路板的JTAG芯片中输入输出引脚于边界扫描模式下，仅于JTAG芯片的封装内且与JTAG芯片的各输入输出引脚对应预设具有上拉电阻，并且上拉电阻式无法被去除的，针对PCI-E插槽的检测信号测试，由于在不同主板上所电性连接的方式皆不同，将无法简单的对测试电路板进行设计。
综上所述，可知现有技术中长期以来一直存在提供检测PCI-E插槽检测电路板设计仍存在缺失导致检测覆盖率不佳的问题，因此有必要提出改进的技术手段，来解决此问题。
实用新型内容
有鉴于现有技术存在提供检测PCI-E插槽检测电路板设计仍存在缺失导致检测覆盖率不佳的问题，本实用新型遂披露一种快捷外设互联标准插槽的检测***，其中：
本实用新型所披露的快捷外设互联标准插槽的检测***，其包含：主板以及至少一测试电路板，主板更包含：多个快捷外设互联标准(Peripheral ComponentInterconnectExpress，PCI-E)插槽；测试电路板分别插设于PCI-E 插槽其中之一进行检测，测试电路板更包含：多路选通芯片、联合测试工作组 (Joint Test Action Group，JTAG)芯片及模拟数字转换器(Analogtodigital converter，ADC)。
主板的每一个PCI-E插槽具有多个输入输出信号引脚。
测试电路板的多路选通芯片的至少一信号输入引脚自插设的PCI-E插槽的至少一第一输入输出信号引脚接收检测信号。
测试电路板的多路选通芯片的控制信号接收引脚接收控制信号，多路选通芯片依据控制信号控制多路选通芯片的信号输入引脚通过多路选通芯片的第一信号输出引脚或是第二信号输出引脚提供检测信号。
测试电路板的JTAG芯片的JTAG信号接收引脚接收控制信号以及控制信号序列，以依据控制信号序列设定JTAG芯片为边界扫描(Boundary Scan)模式。
测试电路板的JTAG芯片的第一输入输出引脚与多路选通芯片的第一信号输出引脚电性连接以接收检测信号，通过检测信号的数值以检测提供检测信号的PCI-E插槽的第一输入输出信号引脚的连接状态。
测试电路板的JTAG芯片通过与多路选通芯片的控制信号接收引脚电性连接的JTAG芯片的第二输入输出引脚提供控制信号至多路选通芯片。
测试电路板的JTAG芯片依据持续不断的控制信号序列生成集成电路总线(Inter-Integrated Circuit，IIC)仿真信号并通过第三输入输出引脚以及第四输入输出引脚提供IIC仿真信号。
测试电路板的ADC的信号接收引脚通过电阻R构成的分压电路与多路选通芯片的第二信号输出引脚电性连接以接收检测信号并转换为数字的检测信号，通过读取数字的检测信号的数值以检测提供检测信号的PCI-E插槽的第一输入输出信号引脚的连接状态。
测试电路板的ADC的第三信号接收引脚以及第四信号接收引脚分别与 JTAG芯片的第三输入输出引脚以及第四输入输出引脚电性连接以接收IIC仿真信号。
本实用新型所揭露的***如上，与现有技术之间的差异在于通过于检测电路板中多路选通芯片选择将PCI-E插槽的检测信号通过第一信号输出引脚或是第二信号输出引脚提供至JTAG芯片或是ADC，JTAG芯片或是ADC依据检测信号的数值以检测提供检测信号的PCI-E插槽的第一输入输出信号引脚的连接状态。
通过上述的技术手段，本实用新型可以达成提高检测PCI-E插槽检测电路板检测覆盖率的技术功效。
附图说明
图1为本实用新型PCI-E插槽的检测***的***架构示意图。
图2为本实用新型PCI-E插槽的检测***的测试电路板组件示意图。
符号说明：
10 主板
11 PCI-E插槽
111 第一输入输出信号引脚
12 ***可程序化数组逻辑芯片
13 PCH
14 CPU
20 测试电路板
21 多路选通芯片
211 信号输入引脚
212 控制信号接收引脚
213 第一信号输出引脚
214 第二信号输出引脚
22 JTAG芯片
221 JTAG信号接收引脚
222 第一输入输出引脚
223 第二输入输出引脚
224 第三输入输出引脚
225 第四输入输出引脚
23 ADC
231 信号接收引脚
232 第三信号接收引脚
233 第四信号接收引脚
31 检测信号
32 控制信号序列
33 IIC仿真信号
34 控制信号
R 电阻
具体实施方式
以下将配合附图及实施例来详细说明本实用新型的实施方式，藉此对本实用新型如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。
以下将以一个实施例来说明本实用新型实施方式的运作***，并请同时参考图1以及图2所示，图1为本实用新型PCI-E插槽的检测***的***架构示意图；图2绘示为本实用新型PCI-E插槽的检测***的测试电路板组件示意图。
本实用新型所揭露的快捷外设互联标准插槽的检测***，其包含：主板 10以及至少一测试电路板20，主板10还包含：多个快捷外设互联标准(PeripheralComponentInterconnect Express，PCI-E)插槽11、***可程序化数组逻辑(SystemProgrammable Array Logic，SYSPAL)芯片12、平台路径控制器(Platform ControllerHub，PCH)13以及中央处理器(Central Processing Unit， CPU)14；测试电路板20分别插设于PCI-E插槽11其中之一进行检测，测试电路板20还包含：多路选通芯片21、联合测试工作组(Joint Test Action Group， JTAG)芯片22及模拟数字转换器(Analogtodigitalconverter，ADC)23。
主板10的每一个PCI-E插槽11具有多个输入输出信号引脚，输入输出信号引脚例如是：PCI-E插槽中编号A5、A6、A7、A8以及B9的JTAG引脚、 PCI-E插槽中编号B5以及B6的***管理总线(System Management Bus， SMBUS)引脚、PCI-E插槽中编号B12、A19、B30、A32、A33、A50以及 B82的保留(Reserved)引脚、PCI-E插槽中编号A1、A11、B11、B17、B31、 B48以及B81的控制颣输入输出引脚，PCI-E插槽11的输入输出信号引脚用以接收以及传送信号使用，上述的输入输出信号引脚即可以是第一输入输出信号引脚111，PCI-E插槽11上的输入输出信号引脚111在主板10上可能与上拉电阻(Pull-up resistor)或是直接与电源信号电性连接，PCI-E插槽11上的输入输出信号引脚111在主板10上也可能与下拉电阻(Pull-downresistor)或是直接与接地信号电性连接，PCI-E插槽11上的输入输出信号引脚111在主板10上也可与***可程序化数组逻辑芯片12、PCH 13或是CPU 14电性连接，在此仅为举例说明，并不以此局限本发明的应用范围。
多路选通芯片21的至少一信号输入引脚211自插设的PCI-E插槽11的至少一第一输入输出信号引脚111接收检测信号31，上述多路选通芯片21例如是使用74CBTLV3257型号的芯片，在此仅为举例说明，并不以此局限本实用新型的应用范围。
多路选通芯片21的控制信号接收引脚212自JTAG芯片22的第二输入输出引脚223持续不断的接收控制信号34，多路选通芯片21即可依据控制信号 34控制多路选通芯片21的信号输入引脚211通过多路选通芯片21的第一信号输出引脚213或是第二信号输出引脚214提供检测信号31。
JTAG芯片22的JTAG信号接收引脚221自外部控制装置(图式中未绘示) 持续不断的接收控制信号序列32，上述的JTAG芯片22例如是Lattice或是 Altera的复杂可程序逻辑装置(Complex Programmable Logic Device，CPLD) 芯片，在实施例中JTAG芯片22是采用LCMXO640C型号的芯片，在此仅为举例说明之，并不以此局限本实用新型的应用范围，JTAG芯片22即可依据控制信号序列32设定JTAG芯片22为边界扫描(Boundary Scan)模式，在JTAG 芯片22的各输入输出引脚于JTAG芯片22设定于边界扫描模式时，在JTAG 芯片22封装内且与JTAG芯片22的各输入输出引脚对应预设具有上拉电阻。
JTAG芯片22的第一输入输出引脚222与多路选通芯片21的第一信号输出引脚213电性连接以接收检测信号31，通过读取JTAG芯片22的第一输入输出引脚222的检测信号31数值以检测提供检测信号31的PCI-E插槽11的第一输入输出信号引脚111的连接状态。
JTAG芯片22藉由持续不断的控制信号序列32所对应的边界扫描单元的推送值以生成集成电路总线(Inter-Integrated Circuit，IIC)仿真信号33并通过第三输入输出引脚224以及第四输入输出引脚225提供IIC仿真信号33至 ADC23，以使ADC 23可正常工作。
ADC 23的信号接收引脚231通过电阻R构成的分压电路与多路选通芯片 21的第二信号输出引脚214电性连接以接收检测信号31并转换为数字的检测信号31，通过读取数字的检测信号31数值以检测提供检测信号31的PCI-E 插槽11的第一输入输出信号引脚111的连接状态，上述的ADC 23例如是使用MAX1039型号的芯片，上述的分压电路例如是使用6K电阻值以及2K电阻值的电阻，在此仅为举例说明之，并不以此局限本实用新型的应用范围，通过使用分压电路是使检测信号31的信号值可以被ADC 23读取，即检测信号 31通过分压电路可使得检测信号31的信号值符合ADC 23的读取范围。
ADC 23的第三信号接收引脚232以及第四信号接收引脚233分别与JTAG 芯片22的第三输入输出引脚224以及第四输入输出引脚225电性连接以接收 IIC仿真信号33，藉以驱动ADC 23。
在实际检测上，PCI-E插槽11的第一输入输出信号引脚111在主板10与上拉电阻或是直接与电源信号电性连接的情况，多路选通芯片21即会依据控制信号34控制多路选通芯片21的信号输入引脚211通过多路选通芯片21的第二信号输出引脚214提供检测信号31至ADC23，当ADC23的信号接收引脚231所读取到检测信号31的信号值为0(实际状况当检测信号31的信号值介于0至100mV时，皆会被判断为检测信号31的信号值为0时，即表示PCI-E 插槽11的第一输入输出信号引脚111产生断路(open)故障，反之当ADC 23 的信号接收引脚231所读取到检测信号31的信号值符合预期值时，即表示 PCI-E插槽11的第一输入输出信号引脚111未产生断路故障。
在实际检测上，PCI-E插槽11的第一输入输出信号引脚111在主板10与下拉电阻或是直接与接地信号电性连接的情况，多路选通芯片21即会依据控制信号34控制多路选通芯片21的信号输入引脚211通过多路选通芯片21的第一信号输出引脚213提供检测信号31至JTAG芯片22，当JTAG芯片22的第一输入输出引脚222所读取到检测信号31的信号值为0时，即表示PCI-E 插槽11的第一输入输出信号引脚111未产生断路故障，反之当JTAG芯片22 的第一输入输出引脚222所读取到检测信号31的信号值为1时，即表示PCI-E 插槽11的第一输入输出信号引脚111产生断路故障。
在实际检测上，多路选通芯片21依据控制信号34控制多路选通芯片21 的每一个信号输入引脚211通过多路选通芯片21的第一信号输出引脚213提供检测信号31至JTAG芯片22，JTAG芯片22即可对每一个检测信号31通过边界扫描互连测试法以检测出PCI-E插槽11的第一输入输出信号引脚111 彼此之间是否具有相互连接的短路故障或是开路故障情况，即不论PCI-E插槽 11的第一输入输出信号引脚111在主板10与***可程序化数组逻辑芯片12、 PCH13或是CPU14电性连接、与上拉电阻或是直接与电源信号电性连接或是与下拉电阻或是直接与接地信号电性连接皆可以进行短路故障或是开路故障的检测。
综上所述，可知本实用新型与现有技术之间的差异在于通过于检测电路板中多路选通芯片选择将PCI-E插槽的检测信号通过第一信号输出引脚或是第二信号输出引脚提供至JTAG芯片或是ADC，JTAG芯片或是ADC依据检测信号的数值以检测提供检测信号的PCI-E插槽的第一输入输出信号引脚的连接状态。
藉由此技术手段可以来解决现有技术所存在提供检测PCI-E插槽检测电路板设计仍存在缺失导致检测覆盖率不佳的问题，进而达成提高检测PCI-E插槽检测电路板检测覆盖率的技术功效。
虽然本实用新型所揭露的实施方式如上，惟所述的内容并非用以直接限定本实用新型的专利保护范围。任何本实用新型所属技术领域中的本领域技术人员，在不脱离本实用新型所披露的精神和范围的前提下，可以在实施的形式上及细节上作些许的更动。本实用新型的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (4)
1.一种快捷外设互联标准插槽的检测***，其特征在于，其包含：
主板，所述主板还包含：
多个PCI-E插槽，每一个PCI-E插槽具有多个输入输出信号引脚；
及
至少一测试电路板，所述测试电路板分别插设于所述PCI-E插槽其中之一进行检测，所述测试电路板还包含：
多路选通芯片，所述多路选通芯片的至少一信号输入引脚自插设的所述PCI-E插槽的至少一第一输入输出信号引脚接收检测信号；所述多路选通芯片的控制信号接收引脚接收控制信号，所述多路选通芯片依据所述控制信号控制所述多路选通芯片的所述信号输入引脚通过所述多路选通芯片的第一信号输出引脚或是第二信号输出引脚提供所述检测信号；
JTAG芯片，所述JTAG芯片的JTAG信号接收引脚接收所述控制信号以及控制信号序列，以依据所述控制信号序列设定所述JTAG芯片为边界扫描模式；所述JTAG芯片的第一输入输出引脚与所述多路选通芯片的所述第一信号输出引脚电性连接以接收所述检测信号，通过所述检测信号的数值以检测提供所述检测信号的所述PCI-E插槽的所述第一输入输出信号引脚的连接状态；所述JTAG芯片通过与所述多路选通芯片的所述控制信号接收引脚电性连接的所述JTAG芯片的第二输入输出引脚提供所述控制信号至所述多路选通芯片；所述JTAG芯片依据持续不断的所述控制信号序列生成IIC仿真信号并通过第三输入输出引脚以及第四输入输出引脚提供所述IIC仿真信号；及
ADC，所述ADC的信号接收引脚通过电阻R构成的分压电路与所述多路选通芯片的所述第二信号输出引脚电性连接以接收所述检测信号并转换为数字的所述检测信号，通过读取数字的所述检测信号的数值以检测提供所述检测信号的所述PCI-E插槽的所述第一输入输出信号引脚的连接状态；所述ADC的第三信号接收引脚以及一第四信号接收引脚分别与所述JTAG芯片的所述第三输入输出引脚以及所述第四输入输出引脚电性连接以接收所述IIC仿真信号。
2.如权利要求1所述的快捷外设互联标准插槽的检测***，其特征在于，所述PCI-E插槽的所述第一输入输出信号引脚自所述多路选通芯片的所述信号输入引脚传输所述控制信号序列。
3.如权利要求1所述的快捷外设互联标准插槽的检测***，其特征在于，所述主板还包含SYSPAL芯片、PCH以及CPU、上拉电阻、下拉电阻、电源信号以及接地信号，所述PCI-E插槽的所述输入输出信号引脚与上拉电阻或是电源信号电性连接、所述PCI-E插槽的所述输入输出信号引脚与下拉电阻或是接地信号电性连接或是所述PCI-E插槽的所述输入输出信号引脚与所述***可程序化数组逻辑芯片、PCH或是CPU电性连接。
4.如权利要求1所述的快捷外设互联标准插槽的检测***，其特征在于，所述JTAG芯片的各输入输出引脚于所述JTAG芯片设定于边界扫描模式时在所述JTAG芯片封装内默认具有上拉电阻。
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