CN1783471A - 半导体封装及半导体模块 - Google Patents

半导体封装及半导体模块 Download PDF

Info

Publication number
CN1783471A
CN1783471A CNA2005101285536A CN200510128553A CN1783471A CN 1783471 A CN1783471 A CN 1783471A CN A2005101285536 A CNA2005101285536 A CN A2005101285536A CN 200510128553 A CN200510128553 A CN 200510128553A CN 1783471 A CN1783471 A CN 1783471A
Authority
CN
China
Prior art keywords
mentioned
battery lead
lead plate
semiconductor packages
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005101285536A
Other languages
English (en)
Other versions
CN100418216C (zh
Inventor
吉冈心平
池谷之宏
渡边尚威
田多伸光
新留正和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1783471A publication Critical patent/CN1783471A/zh
Application granted granted Critical
Publication of CN100418216C publication Critical patent/CN100418216C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)
  • Inverter Devices (AREA)

Abstract

提供一种通过不使用引线接合而进行对半导体元件的连接从而能够实现小型化的半导体封装及具有该半导体封装的半导体模块。具有：IGBT元件(20)，在表面(21a)上具有射电极(22)、门电极(23)、以及射感电极，在背面(21b)上具有集电极(26)；第1电极板(30)，与IGBT元件(20)的表面(21a)对置设置，具有通过钎焊接合与射电极(22)连接的突起部；第2电极板(40)，与IGBT元件(20)的背面(21b)对置设置，具有通过钎焊接合与集电极(26)连接的对置面(41b)；绝缘基板(50)，设在第1电极板(30)与IGBT元件(20)之间，具有通过钎焊接合与门电极(23)及射感电极连接的连接焊盘。

Description

半导体封装及半导体模块
技术领域
本发明涉及半导体封装及半导体模块，特别涉及具有电力用半导体元件、将构筑变换器(inverter)、换流器(converter)等电力控制设备的半导体封装、以及将该半导体封装多个模块化的半导体模块。
背景技术
作为电力用半导体元件，大多使用IGBT元件(开关元件)、IEGT、MOS-FET等。这些电力用半导体元件都在表面上具备表面侧电力端子和控制端子，在背面具有背面侧电力端子。另外，在电力用半导体元件为IGBT元件的情况下，表面侧电力端子为射电极，背面侧电力端子为集电极，控制端子为门电极。
在将这种电力用半导体元件安装到基板上并封装时，半导体元件的背面侧电力端子通过钎焊接合连接到封装侧的电极上，而半导体元件的表面侧电力端子及控制端子使用铝线通过引线接合法连接到封装侧的电极上(例如参照日本专利特许文献1和特许文献2)。
但是，引线接合法存在如下的技术课题：由于是将线一根根地接合所以接合时间较长；由于线呈环状所以线长变长、布线电感变大；承受振动能力较差，容易发生断裂或相邻间的短路等。
因此，具有被采用在半导体元件的表面侧电力端子上代替线而接合铝薄板的方法、以及钎焊接合平板或引线而作为电极引出的方法的趋势。特别是，选择可钎焊接合到半导体元件的表面侧电力端子上的材质、将平板或引线通过钎焊接合而连接到表面侧电力端子上的方法是最近受到关注的技术。其中，在从控制端子的引出布线中，使用通过引线接合法接合的线。
如图19所示，这种半导体封装1具有板状的IGBT元件(半导体元件)2、和以层叠状态夹持该IGBT元件2的第1电极板3和第2电极板4。
在IGBT元件2的表面侧，设有射电极(电力端子)2a、门电极(控制端子)2b、以及射感电极(エミツタセンス電極)(控制端子)2c。此外，在IGBT元件2的背面侧设有集电极(电力端子)2d。射电极2a通过钎焊接合连接到第1电极板3上，集电极2d也通过钎焊接合连接到第2电极板4上。
在IGBT元件2附近配设有绝缘基板5。绝缘基板5使用设于其背面上的连接焊盘(未图示)，通过钎焊接合与第2电极板4接合。作为该钎焊，使用切断成预定尺寸的焊锡薄片、通过印刷法印刷的焊锡糊、通过镀层法生成的焊锡、或通过蒸镀法成膜的焊锡等。第2电极板4兼作集电极侧布线及散热器，固定在金属包覆型陶瓷基板或汇流条等导电部件(未图示)上。此外，从第1电极3延伸的射电极侧布线是通过铝带8形成的。
门电极2b和连接焊盘5b之间通过由铝材形成的接合线6b电连接，射感电极2c与连接焊盘5a之间通过由铝材形成的接合线6a电连接。进而，在连接焊盘5a上焊接着控制布线7a，在连接焊盘5b上焊接着控制布线7b。
【特许文献1】日本专利特开2003-110064号公报
【特许文献2】日本专利特开2002-164485号公报
在具有上述结构的半导体封装1中，为了进行引线接合，需要将IGBT元件2的门电极2b和射感电极2c、绝缘基板5上的连接焊盘5a和连接焊盘5b布置在同一平面上。此外，需要确保接合空间，确保用来防止相邻的接合线6a、6b间短路的间隔距离，确保用来防止接合线6a、6b和控制布线7a、7b之间短路的间隔距离等。因此，第2电极板4的平面尺寸增大，半导体封装1变得大型。此外，将引线接合工序保留在半导体封装1的制造过程中，在设备投资和工程管理方面是不利的。
发明内容
本发明是用来解决上述课题的，本发明的目的是提供一种通过不使用引线接合而进行对半导体元件的连接而能够实现小型化的半导体封装及具有该半导体封装的半导体模块。
本发明的实施方式的第1特征是，在半导体封装中，具有：板状的半导体元件，在主面上具有第1电力端子和控制端子，在与主面对置的背面上具有第2电力端子；第1电极板，与半导体元件的主面对置设置，具有通过钎焊接合而与第1电力端子连接的第1电力电极；第2电极板，与半导体元件的背面对置设置，具有通过钎焊接合而与第2电力端子连接的第2电力电极；绝缘基板，设在半导体元件与第1电极板之间，具有通过钎焊接合而与控制端子连接的控制电极。
本发明的实施方式的第2特征是，在半导体模块中，具有：上述第1特征的半导体封装；第1导电部件及第2导电部件，其具有导电性，分别夹持半导体封装而设置。
发明效果
根据本发明，能够提供一种通过不使用引线接合而进行对半导体元件的连接从而能够实现小型化的半导体封装及具有该半导体封装的半导体模块。
附图说明
图1是表示本发明的第1实施方式的半导体封装的立体图。
图2是表示图1所示的半导体封装的分解立体图。
图3是表示图1所示的半导体封装所具有的绝缘基板和IGBT元件的分解立体图。
图4是表示图1所示的半导体封装所具有的绝缘基板和第1电极板的分解立体图。
图5是表示图1所示的半导体封装所具有的绝缘基板和第1电极板的立体图。
图6是表示图1所示的半导体封装的A-A线剖视图。
图7是表示本发明的第2实施方式的半导体封装的A-A线剖视图。
图8是说明图7所示的半导体封装的制造工序的第1工序剖视图。
图9是第2工序剖视图。
图10是表示本发明的第3实施方式的半导体封装的A-A线剖视图。
图11是表示本发明的第4实施方式的半导体封装的A-A线剖视图。
图12是表示本发明的第5实施方式的半导体封装的A-A线剖视图。
图13是表示本发明的第6实施方式的半导体封装的A-A线剖视图。
图14是表示本发明的第7实施方式的半导体模块的侧视图。
图15是表示图14所示的半导体模块的俯视图。
图16是说明本发明的第8实施方式的半导体模块的制造工序的第1工序侧视图。
图17是第2工序侧视图。
图18是表示本发明的第9实施方式的半导体模块的侧视图。
图19是表示本发明的现有技术的半导体封装的一例的立体图。
具体实施方式
(第1实施方式)
参照图1至图6来说明本发明的第1实施方式。
如图1和图2所示，半导体封装10通过层叠以下部件而构成：作为电力用半导体元件的IGBT元件(半导体元件)20；配置在该IGBT元件20的表面(主面)21a侧的第1电极板30；配置在与IGBT元件20的表面对置的背面21b侧的第2电极板40；配置在第1电极板30与IGBT元件20之间的绝缘基板50。IGBT元件20的外周缘设在比第1电极板30、第2电极板40、以及绝缘基板50的各外周缘靠内侧。
IGBT元件20如图2和图3所示，是将IGBT装载在板状小片的所谓半导体芯片21上。在半导体芯片21的表面21a上，设有射电极(第1电力端子)22、门电极(控制端子)23、以及射感电极(控制端子)24。在门电极23和射感电极24周围，通过印刷形成有用来防止因焊锡流而造成的短路的阻焊膜25。此外，在半导体芯片21的背面21b上，设有集电极(第2电力端子)26。另外，阻焊膜25的开口形状根据使用钎焊接合的焊锡量及钎焊的种类(钎焊球的形状或焊锡薄片的形状)来决定的。在将钎焊球用于钎焊接合时，开口形状设定为例如圆形。
第1电极板30如图2和图4所示，具有由例如铜材等导电性材料形成为板状的基板主体31。铜材是因为从价格、导电性、导热性的方面较好而被使用的，但并不限于此(另外，关于其他导电性材料在后面叙述)。在基板主体31的IGBT元件20侧的对置面31a上，形成有向IGBT元件20侧突起、用来与IGBT元件20的射电极22接触并电连接的突起部(第1电力电极)32(参照图4)。
第2电极板40如图2所示，具有由例如铜材等导电性材料形成为板状的基板主体41。该基板主体41的IGBT元件20侧的对置面(第2电力电极)41a与IGBT元件20的集电极26接触，第2电极板40与集电极26电连接。另外，基板主体41的材料既可以为与基板主体31相同的材料，也可以是不同的材料。
绝缘基板50如图2、图3及图4所示，具有由玻璃环氧树脂或聚酰亚胺树脂等形成为板状的基板主体51。在基板主体51上，设有第1电极板30的突起部32穿过、形成为与突起部32相同的平面形状且大一些的相似形状的开口部(贯通开口)52。第1电极板30的突起部32嵌合在开口部52中。此外，在基板主体51上形成有从IGBT元件20、第1电极板30、以及第2电极板40的各外周缘向外侧突出的引出部(突出部)51a(参照图3和图4)。进而，在基板主体51的第2电极板40侧(IGBT元件20侧)的表面上设有连接焊盘51b(参照图4)。此外，在基板主体51的第1电极板30侧的表面上，设有用来固定第1电极板30的固定焊盘51c(参照图2和图3)。该固定焊盘51c被定位在比IGBT元件20的外周缘靠外侧的位置。
在基板主体51上，如图3和图4所示，连接焊盘(控制电极)53、54分别与IGBT元件20的门电极23和射感电极24对置设置。进而，在基板主体51上，设有分别与各连接焊盘53、54连接的布线55、56，分别与这些布线55、56连接的外部连接端子57、58定位设置在引出部51a上。
另外，除了连接焊盘53、54以及外部连接端子57、58的连接部以外，都被用来防止焊锡流的阻焊膜(未图示)覆盖。保护膜的材质及种类没有特别的限制。阻焊膜的开口形状根据在钎焊接合中使用的焊锡量及钎焊的种类(钎焊球的形状或薄片的形状)而决定。在将钎焊球用于钎焊接合时，开口形状设定为例如圆形。
接着，对这些IGBT元件20、第1电极板30、第2电极板40、以及绝缘基板50相互间的电连接结构及接合结构进行说明。
如图3和图4所示，IGBT元件20的射电极22和第1电极板30的突起部32通过钎焊接合而接合，如图6所示，在IGBT元件20与突起部32之间形成有焊锡层70。由此，射电极22与第1电极板30的突起部32被电连接。
此外，如图3所示，IGBT元件20的门电极23与绝缘基板50上的连接焊盘54通过由钎焊球60进行的钎焊接合而接合，在IGBT元件20与绝缘基板50之间形成有焊锡层。由此，门电极23与连接焊盘54被电连接。同样，如图3所示，IGBT元件20的射感电极24与绝缘基板50上的连接焊盘53通过由钎焊球60进行的钎焊接合而接合，如图6所示，在IGBT元件20与绝缘基板50之间形成有焊锡层71。由此，射感电极24与连接焊盘53被电连接。
进而，如图2所示，IGBT元件20的集电极26与第2电极板40的对置面41a通过钎焊接合而接合，如图6所示，在IGBT元件20与第2电极板40之间形成有焊锡层72。由此，集电极26与第2电极板40被电连接。
如图5所示，第2电极板40与绝缘基板50的连接焊盘51b通过由焊锡包覆球(衬垫)61的钎焊接合而接合。焊锡包覆球61具有作为使第2电极板40和绝缘基板50之间保持一定空间的功能。焊锡包覆球61配置在连接焊盘51b上，通过将其表面熔融来进行第2电极板40与绝缘基板50的钎焊接合。另外，焊锡包覆球61是通过如下形成的：在金属制的芯材的表面、或塑料等非金属材料的芯材表面上包覆金属材料，在这样制成的部件的表面上涂敷焊锡。
如图2所示，第1电极板30与绝缘基板50的固定焊盘51c通过钎焊接合而接合，第1电极板30固定在绝缘基板50上。另外，第1电极板30与第2电极板40通过绝缘基板50电气绝缘。此外，固定焊盘51c由与钎焊之间的可润性较好的材料形成，为了不增加绝缘基板50的制造过程，由与连接焊盘51b相同的材料在同一制造工序中制造。
这样，根据第1实施方式的半导体封装10，通过将IGBT元件20的门电极23及射感电极24、与绝缘基板50的各连接焊盘53、54设置在对置位置上，能够通过钎焊接合将它们连接，而不需要通过引线接合来接合。由此，不需要确保用来进行引线接合的接合空间，还不需要确保用来防止因接合线造成的短路的间隔距离，所以能够实现半导体封装10的小型化。因而，能够不使用引线接合而进行对IGBT元件20的连接，由此能够使半导体封装10小型化。此外，由于不需要用来进行引线接合的接线机设备，所以能够削减制造设备投资及生产设备的空间。
进而，绝缘基板50具有从IGBT元件20、第1电极板30以及第2电极板40的各外周缘向外侧突出的引出部51a，在该引出部51a上具备与连接焊盘53、54连接的外部连接端子57、58，所以不用引线接合，而能够将控制布线引出到封装外。
此外，第1电极板30具备作为第1电力电极而向IGBT元件20侧突起的突起部32，绝缘基板50具备突起部32穿过的开口部52，所以能够容易地进行第1电极板30与IGBT元件20的射电极22的连接。
此外，绝缘基板50在与第1电极板30对置的表面上具有固定焊盘51c，第1电极板30与固定焊盘51c通过钎焊接合而接合，所以能够以高强度将绝缘基板50与第1电极板30固定。
此外，第2电极板40以及绝缘基板50的各外周缘设定在比IGBT元件20的外周缘靠外侧，具有例如焊锡包覆球61，其被定位设置在第2电极板40与绝缘基板50之间比IGBT元件20的外周缘靠外侧，作为将第2电极板40与绝缘基板50之间的间隔距离保持为一定的衬垫，由此将第2电极板40与绝缘基板50之间保持为一定，所以能够防止来自外部的冲击等造成的IGBT元件20的损坏。结果，能够提高半导体封装10的部件可靠性。
进而，衬垫至少在表面上具有金属材料，例如为焊锡包覆球61，通过钎焊接合接合在第2电极板40及绝缘基板50的至少其一上，所以通过进行钎焊接合的装置能够将衬垫接合在第2电极板40及绝缘基板50的至少其一上，因为中不需要设置用于衬垫接合的新的装置，所以能够削减制造设备投资以及生产设备的空间。
另外，作为衬垫，在制造焊锡包覆球61较困难的情况下，可以使用市售的陶瓷密封或树脂密封的电无源元件。例如，可以利用电阻、电容、或电感等芯片部件作为衬垫。芯片部件由于其大小被规格化、容易收集相同高度的部件，所以能够以较高的平行度进行第2电极板40与绝缘基板50的贴合。此外，内装这种电无源元件的芯片部件在两端部具有钎焊镀层的电极部。由于能够使用该电极部进行对基板的焊接，所以容易组装。此时，用作衬垫的内装有电无源元件的芯片部件不需要被用作本实施方式的半导体装置的电路的一部分。
另外，本发明并不限于上述实施方式。例如，在上述实施方式中，第1电极板30和第2电极板40的材质为铜材，但并不限于此，只要是导电性材料就可以，从成形性、比重、以及热膨胀率等观点出发，也可以是铝、钼、铜钼合金、以及铜钨合金等。进而，第1电极板30和第2电极板40的材质也可以为各种材料的包层材料(clad)，为了提高钎焊接合的可润性也可以用其他材料将表面镀层。
此外，通过压力压印加工形成第1电极板30的突起部32，但并不限于此，例如在使用烧结材料作为第1电极板30的材料、即突起部32的材料时，也可以通过烧结来形成。
此外，在钎焊接合中使用的焊锡材料也可以是通常的Sn-Pb共晶焊锡、无铅焊锡、富Pb高温焊锡等各种焊锡材料。此外，作为供给到集电极26与第2电极板40之间、以及射电极22与第1电极板30之间的钎焊，可以使用切断成预定尺寸的焊锡薄片、通过印刷法印刷的焊锡糊、通过镀层或蒸镀成膜的焊锡等。进而，作为供给到门电极23及射感电极24与各连接焊盘53、54之间的焊锡，虽然可以使用焊锡球、通过印刷法印刷的焊锡糊、通过配发而供给的焊锡糊等，但焊锡球的使用是最简便的，是优选的。
此外，作为绝缘基板50，在通过钎焊接合进行与第1电极板30的固定时使用两面板，而在只通过粘接或机械固定进行与第1电极板30的固定时可以使用单面板。进而，作为绝缘基板50，可以使用柔性基板或挠性基板等，特别在要求耐热性时，可以使用BT树脂·酰亚胺(BTレジン.イミド)基板等。
此外，在绝缘基板50上设有突起部32穿过的开口部52，但并不限于此，例如也可以设置突起部32穿过的切口部。
(第2实施方式)
参照图7至图9说明本发明的第2实施方式。
本发明的第2实施方式基本上与第1实施方式相同，在第2实施方式中，对与第1实施方式不同的部分进行说明。另外，在第2实施方式中，与由第1实施方式说明的部分相同的部分用相同的标号表示，省略其说明(其他实施方式也同样)。
第2实施方式与第1实施方式的不同点为，如图7所示，第1电极板30的IGBT元件20侧的对置面(第1电力电极)31a成为平面，IGBT元件20与第1电极板30的钎焊接合、IGBT元件20与绝缘基板50的钎焊接合、以及IGBT元件20与第2电极板40的钎焊接合为扩散接合。
这里，扩散接合是将材料彼此加热到小于等于熔点的温度并使之加压密接、通过相互的原子的相互扩散而以固相的状态接合的接合方法。另外，由于第1电极板30的IGBT元件20侧的对置面31a为平面，所以第1电极板30没有上述图4所示的突起部32的结构。
IGBT元件20上的射电极22与第1电极板30的对置面31a是通过用钎焊的扩散接合而接合的(参照图2)，如图7所示，在IGBT元件20与第2电极板40之间形成有焊锡层70。由此，将射电极22与第1电极板30电连接。
此外，IGBT元件20上的门电极23与绝缘基板50上的连接焊盘54是通过用钎焊的扩散接合而接合的(参照图3)，在IGBT元件20与绝缘基板50之间形成有焊锡层。由此，将门电极23与连接焊盘54电连接。同样，IGBT元件20上的射感电极24与绝缘基板50上的连接焊盘53是通过用钎焊的扩散接合而接合的(参照图3)，如图7所示，在IGBT元件20与绝缘基板50之间形成有焊锡层71。由此，将射感电极24与连接焊盘53电连接。
进而，IGBT元件20的集电极26与第2电极板40的对置面41a是通过用钎焊的扩散接合而接合的(参照图2)，如图7所示，在IGBT元件20与第2电极板40之间形成有焊锡层72。由此，将集电极26与第2电极板40电连接。
接着，说明半导体封装10的组装过程。
首先，如图8所示，将焊锡薄片72a载置在第2电极板40上，将IGBT元件20载置在该焊锡薄片72a上。另外，焊锡薄片72a由Sn类的焊锡形成，在第2电极板40的对置面41a上及IGBT元件20的背面21b的集电极26(参照图2)上，为了提高与焊锡的可润性而实施Ni/Au镀层。将层叠后的第2电极板40与IGBT元件20设置在减压挤压机内，在预定的条件(例如挤压压力为4MPa、温度为210℃、减压小于等于10Torr)进行减压挤压。该条件根据所使用的焊锡薄片72a的焊锡组成等而设定。另外，在第2实施方式中，设定为例如挤压压力在0.5MPa～10MPa的范围、温度在150℃～300℃的范围、减压为小于等于50Torr的范围内。通过减压挤压，第2电极板40的对置面41a上及IGBT元件20的集电极26上的Au扩散，并且Ni与Sn扩散反应。由此，第2电极板40的对置面41a与IGBT元件20的集电极26接合(参照图2)。
接着，如图9所示，将绝缘基板50载置在第1电极板30上，将焊锡薄片70a嵌入到绝缘基板50的开口部52中，并且将与IGBT元件20的门电极23(参照图3)同尺寸的小片状的焊锡薄片71a载置在绝缘基板50的连接焊盘53(参照图3)上，将与IGBT元件20的射感电极24(参照图3)同尺寸的小片状的焊锡薄片71a载置在绝缘基板50的连接焊盘53(参照图3)上。另外，焊锡薄片70a为比绝缘基板50的厚度厚的薄片，焊锡薄片71a为具有焊锡薄片70a与绝缘基板50的厚度之差相同的厚度的薄片。此外，焊锡薄片70a、71a是由Sn类的焊锡形成的，在第1电极板30的对置面31a上、进而在IGBT元件20的表面21a的射电极22、门电极23、以及射感电极24的各电极上，为了提高与焊锡的可润性而实施Ni/Au镀层。
然后，经由焊锡薄片70a与焊锡薄片71a，将接合后的IGBT元件20与第2电极板40载置在在绝缘基板50上，使IGBT元件20与绝缘基板50对置。此时，进行定位，以使焊锡薄片70a与IGBT元件20的射电极22对置，使焊锡薄片71a与IGBT元件20的门电极23及射感电极24对置(参照图3)。将层叠后的IGBT元件20、第1电极板30、第2电极板40、以及绝缘基板50设置在减压挤压机内，在与上述条件相同的条件下进行减压挤压。通过减压挤压，第1电极板30的对置面31a上以及IGBT元件20的各电极上的Au扩散，并且Ni与Sn扩散反应。由此，第1电极板30的对置面31a与IGBT元件20的射电极22接合，绝缘基板50的各连接焊盘53、54分别与IGBT元件20的门电极23及射感电极24接合(参照图3)。这样，就完成了图7所示那样的半导体封装10。
这样，根据第2实施方式的半导体封装10，通过使连接各电极间的钎焊接合为扩散接合，能够防止焊锡的熔融，能够控制焊锡层70、71、72的厚度，所以能够保持半导体封装10所具有的第1电极板30与第2电极板40的平行度，还能够使半导体封装10的厚度为一定。作为其结果，在将多个半导体封装10组合并模块化时，也能够不产生与各半导体封装10所具有的第1电极板30与第2电极板40的平行度的不均匀及各半导体封装10的厚度不均匀等依存的不良状况，从而来制造半导体模块。
(第3实施方式)
参照图10说明本发明的第3实施方式。
本发明的第3实施方式基本上与第2实施方式相同，对在第3实施方式中与第2实施方式不同的部分加以说明。
第3实施方式与第2实施方式的不同点是，如图10所示，在半导体封装10中，在第1电极板30与第2电极板40之间具有树脂部80，其围住IGBT元件20。
通过将树脂填充到第1电极板30与第2电极板40之间的空间中，将树脂部80设在IGBT元件20的周围。由此，将第1电极板30与第2电极板40固接，通过树脂部80将IGBT元件20的周围覆盖。
这样，根据第3实施方式的半导体封装10，通过在第1电极板30与第2电极板40之间的空间中设置树脂部80，提高了半导体封装10的机械强度，所以能够防止因来自外部的冲击等造成的IGBT元件20的损坏。其结果，能够提高半导体封装10的部件可靠性。
(第4实施方式)
参照图11说明本发明的第4实施方式。
本发明的第4实施方式基本上与第1实施方式相同，对在第4实施方式中与第1实施方式不同的部分进行说明。
第4实施方式与第1实施方式的不同点是，如图11所示，在IGBT元件20与第1电极板30之间具备具有应力缓和特性及导电性的应力缓和层85，第2电极板40具备具有应力缓和特性及导电性的应力缓和层86。
应力缓和层85作为第1电极板30的基板主体31上的突起部32而设在基板主体31上，作为突起部主体32a、32b的中间层被突起部主体32a、32b夹住。突起部主体32a通过钎焊接合接合到基板主体31上。由此，在突起部主体32a与基板主体31之间形成有焊锡层73。此外，应力缓和层86作为中间层设置在第2电极板40的基板主体41中。
应力缓和层85、86由铜等具有导电性的导电性材料形成。此外，应力缓和层85、86通过将线材设置成网眼状而形成剖面网眼形状，但并不限于此。该应力缓和层85、86柔和地(柔软地)缓和应力。
这样，根据第4实施方式的半导体封装10，通过设置应力缓和层85、86，能够缓和应力，所以能够防止因应力造成的IGBT元件20的损坏。其结果，能够提高半导体封装10的部件可靠性。
此外，在半导体封装10的制造工序中，如图8和图9所示，即使在施加了外力等情况下，也能够防止因该外力造成IGBT元件20的损坏。其结果，能够抑制制造半导体封装10时的制造上的成品率的降低。
进而，在将多个半导体封装10组合而模块化时，也能够防止在该半导体模块的制造工序中因施加给半导体封装10的外力而造成的半导体封装10的损坏，特别是能够防止IGBT元件20的损坏。其结果，能够抑制制造半导体模块时的制造上的成品率的降低。
此外，由于应力缓和层85、86形成为剖面网眼状，所以能够以简单的结构柔和地缓和应力。
(第5实施方式)
参照图12说明本发明的第5实施方式。
本发明的第5实施方式基本上与第1实施方式相同，对在第5实施方式中与第1实施方式不同的部分进行说明。
第5实施方式与第1实施方式的不同点是，如图12所示，第1电极板30具备具有应力缓和特性及导电性的应力缓和层85，第2电极板40具备具有应力缓和特性及导电性的应力缓和层86。
应力缓和层85作为中间层设置在第1电极板30的基板主体31中，起到作为基板主体31上的突起部32的功能。此外，应力缓和层86作为中间层设置在第2电极板40的基板主体41中。
应力缓和层85、86由铜等具有导电性的导电性材料形成。此外，应力缓和层85、86通过将线材设置成网眼状而形成剖面网眼形状，但并不限于此。该应力缓和层85、86柔和地(柔软地)缓和应力。
这样，根据第5实施方式的半导体封装10，通过设置应力缓和层85、86，能够缓和应力，所以能够防止因应力造成的IGBT元件20的损坏。其结果，能够提高半导体封装10的部件可靠性。
此外，在半导体封装10的制造工序中，如图8和图9所示，即使在施加了外力等情况下，也能够防止因该外力造成IGBT元件20的损坏。结果，能够抑制制造半导体封装10时的制造上的成品率的降低。
进而，在将多个半导体封装10组合而模块化时，能够防止在该半导体模块的制造工序中因施加给半导体封装10的外力而造成的半导体封装10的损坏，特别是能够防止IGBT元件20的损坏。其结果，能够抑制制造半导体模块时的制造上的成品率的降低。
(第6实施方式)
参照图13说明本发明的第6实施方式。
本发明的第6实施方式基本上与第1实施方式相同，对在第6实施方式中与第1实施方式不同的部分进行说明。
第6实施方式与第1实施方式的不同点是，如图13所示，在IGBT元件20与第1电极板30之间具备具有应力缓和特性及导电性的应力缓和层87，在IGBT元件20与第2电极板40之间具备具有应力缓和特性及导电性的应力缓和层88。
应力缓和层87作为第1电极板30的基板主体31上的突起部32而设在基板主体31上，作为突起部主体32a、32b的中间层被突起部主体32a、32b夹住。突起部主体32a通过钎焊接合接合到基板主体31上。由此，在突起部主体32a与基板主体31之间形成有焊锡层73。
此外，应力缓和层88作为中间层设置在应力缓和电极41b中。应力缓和电极41b通过钎焊接合接合在IGBT元件20与第2电极板40之间。由此，在IGBT元件20与应力缓和电极41b之间形成有焊锡层72，在第2电极板40和应力缓和电极41b之间形成有焊锡层74。
应力缓和层87、88由铜等具有导电性的导电性材料形成。此外，应力缓和层87、88通过将细铜线像布那样编织而形成为细铜线带，但并不限于此。该应力缓和层87、88柔和地(柔软地)缓和应力，特别是缓和因IGBT元件20、第1电极板30、及第2电极板40的热膨胀产生的应力。
这样，根据第6实施方式的半导体封装10，通过设置应力缓和层87、88，能够缓和应力，所以能够防止因应力造成的IGBT元件20的损坏。其结果，能够提高半导体封装10的部件可靠性。
此外，在半导体封装10的制造工序中，如图8和图9所示，即使在施加了外力等情况下，也能够防止因该外力造成IGBT元件20的损坏。其结果，能够抑制制造半导体封装10时的制造上的成品率的降低。
进而，在将多个半导体封装10组合而模块化时，能够防止在该半导体模块的制造工序中因施加给半导体封装10的外力而造成的半导体封装10的损坏，特别是能够防止IGBT元件20的损坏。其结果，能够抑制制造半导体模块时的制造上的成品率的降低。
(第7实施方式)
参照图14和图15说明本发明的第7实施方式。另外，在第7实施方式中，说明具有上述第1至第6中的任一种实施方式的半导体封装10的半导体模块11的一个例子。
如图14和图15所示，第7实施方式的半导体模块11具有：第1至第6中的任一种实施方式的半导体封装10；多个FRD元件(高速用整流元件)12；第1导电部件91和第2导电部件92，具有导电性，设置为夹持各半导体封装10及各FRD元件12；散热板94，该第1导电部件91和第2导电部件92经由绝缘薄片或绝缘板等绝缘体93而被设置。
半导体封装10与导电部件91、92通过钎焊接合而接合，将半导体封装10与导电部件91、92电连接。此外，FRD元件12与导电部件91、92通过钎焊接合而接合，将FRD元件12与导电部件91、92电连接。由此，在半导体封装10与导电部件91、92之间形成有焊锡层75，在FRID元件12与导电部件91、92之间也形成有焊锡层75。这里，钎焊接合为熔融接合。
导电部件91、92具有导电性，起到作为各半导体封装10及各FRD元件12的共同的电极部件的功能，还具有热传导性，起到作为散热部件的功能。这里，第1导电部件91与半导体封装10的第1电极板30(参照图1)连接，起到作为射电极区的作用。此外，第2导电部件92与半导体封装10的第2电极板40(参照图1)连接，起到作为集电极区的作用。
这样，根据第7实施方式的半导体模块11，能够得到与由第1至第6任一种实施方式的半导体封装10得到的效果相同的效果。
(第8实施方式)
参照图16和图17说明本发明的第8实施方式。
本发明的第8实施方式基本上与第7实施方式相同，在第8实施方式中，说明与第7实施方式不同的部分。
第8实施方式与第7实施方式的不同点是，在半导体模块11中，形成焊锡层75的钎焊接合为扩散接合。
这里，说明半导体模块11的组装过程。
首先，如图16所示，经由焊锡薄片75a将多个半导体封装10及多个FRD元件12载置在第2导电部件92上，再经由焊锡薄片75a将第1导电部件91载置在各半导体封装10和各FRD元件12上。将该层叠后的第1导电部件91、半导体封装10、FRD元件12、以及第2导电部件92设置在减压挤压机内，在预定的条件(例如挤压压力为4MPa、温度为210℃、减压小于等于10Torr)下进行减压挤压。该条件根据所使用的焊锡薄片75a的焊锡组成等而设定。另外，在第6实施方式中，例如挤压压力在0.5MPa～10MPa的范围、温度在150℃～300℃的范围、加压为小于等于50Torr的范围内设定。通过由减压挤压进行的扩散接合，将各半导体封装10及各FRD元件12接合到导电部件91、92上。
接着，如图17所示，经由绝缘体93，将夹持着半导体封装10及FRD元件12的各导电部件91、92载置在散热板94上。将该层叠状态的散热板94设置在加热挤压机内，在预定的条件下进行加热挤压。通过由加热挤压对绝缘体93的熔融，将各导电部件91、92与散热板94接合。由此，完成了图14及图15所示那样的半导体模块11。
这样，根据第8实施方式的半导体模块11，能够得到与由第1至第6任一种实施方式的半导体封装10得到的效果相同的效果。进而，通过由钎焊的扩散接合将半导体封装10与导电部件91、92接合，从而能够防止焊锡的熔融，能够防止在通过熔融钎焊接合将半导体封装10与导电部件91、92接合时因焊锡的凝固收缩而导致半导体封装10的损坏，特别是能够防止IGBT元件20的损坏。其结果，能够抑制在制造半导体模块11时的制造上的成品率的降低。
(第9实施方式)
参照图18说明本发明的第9实施方式。
本发明的第9实施方式基本上与第7或第8实施方式相同，在第9实施方式中，说明与第7或第8实施方式不同的部分。
第9实施方式与第7或第8实施方式的不同点是，如图18所示，在半导体模块11中，在第1导电部件91和第2导电部件92之间具有包围半导体模块11而设置的树脂部81。
树脂部81通过将树脂填充到第1导电部件91和第2导电部件92之间的空间中，设置在各半导体封装10及各FRD元件12(参照图15)的周围。由此，将第1导电部件91与第2导电部件92固接，各半导体封装10及各FRD元件12的周围被树脂部81覆盖。另外，树脂在进行半导体封装10与各导电部件91、92的接合(参照图16)之后、进行加热挤压(参照图17)之前，被填充到第1导电部件91与第2导电部件92之间的空间中。
这样，根据第9实施方式的半导体模块11，通过在第1导电部件91与第2导电部件92之间的空间中设置树脂部81，提高了半导体模块11的机械强度，所以能够防止因来自外部的冲击等造成半导体封装10的损坏，特别是能够防止IGBT元件20的损坏。作为其结果，能够提高半导体模块11的部件可靠性。
特别是，在将接合后的半导体封装10以及各导电部件91、92设置在散热板94上并进行加热挤压之前，将树脂部81设置到第1导电部件91与第2导电部件92之间的空间中，所以，能够防止因加热挤压造成半导体封装10的损坏，特别是能够防止IGBT元件20的损坏。。其结果，能够抑制在制造半导体模块11时的制造上的成品率的降低。
最后，本发明并不限于上述实施方式，不言而喻，可以在不脱离其主旨的范围内做各种改变。此外，通过对上述实施方式中所示的多个结构要素进行适当的组合，可以形成各种发明。例如，也可以从上述实施方式所示的所有结构要素中除去某几个结构要素。进而，也可以将不同实施方式的结构要素适当地组合。

Claims (16)

1、一种半导体封装，其特征在于，具有：
板状的半导体元件，在主面上具有第1电力端子和控制端子，在与上述主面对置的背面上具有第2电力端子；
第1电极板，与上述半导体元件的上述主面对置设置，具有通过钎焊接合与上述第1电力端子连接的第1电力电极；
第2电极板，与上述半导体元件的上述背面对置设置，具有通过钎焊接合与上述第2电力端子连接的第2电力电极；以及
绝缘基板，设在上述半导体元件与上述第1电极板之间，具有通过钎焊接合与上述控制端子连接的控制电极。
2、如权利要求1所述的半导体封装，其特征在于，上述绝缘基板具有从上述半导体元件、上述第1电极板和第2电极板的各外周缘向外侧突出的突出部，在该突出部上具备与上述控制端子连接的外部连接端子。
3、如权利要求1所述的半导体封装，其特征在于，
上述第1电力电极是向上述半导体元件侧突起的突起部；
上述绝缘基板具备上述突起部穿过的开口部或切口部。
4、如权利要求1所述的半导体封装，其特征在于，
上述绝缘基板在与上述第1电极板对置的表面上具有固定焊盘，
上述第1电极板与上述固定焊盘通过钎焊接合而接合。
5、如权利要求1所述的半导体封装，其特征在于，上述第2电极板及上述绝缘基板的各外周缘设在比上述半导体元件的外周缘靠外侧；在上述第2电极板及上述绝缘基板之间具有衬垫，该衬垫定位设置在比上述半导体元件的各外周缘靠外侧，并将上述第2电极板及上述绝缘基板之间的间隔距离保持为一定。
6、如权利要求5所述的半导体封装，其特征在于，上述衬垫在表面上具有金属材料，通过钎焊接合与上述第2电极板及上述绝缘基板中的至少一个接合。
7、如权利要求5所述的半导体封装，其特征在于，上述衬垫为内装有电气电无源元件的芯片部件。
8、如权利要求1所述的半导体封装，其特征在于，上述钎焊接合为扩散接合。
9、如权利要求1所述的半导体封装，其特征在于，在上述第1电极板与上述第2电极板之间还具有包围上述半导体元件而设置的树脂部。
10、如权利要求1所述的半导体封装，其特征在于，还具备具有应力缓和特性和导电性的应力缓和层。
11、如权利要求1所述的半导体封装，其特征在于，上述第1电极板具备具有应力缓和特性和导电性的应力缓和层。
12、如权利要求1所述的半导体封装，其特征在于，上述第2电极板具备具有应力缓和特性和导电性的应力缓和层。
13、如权利要求10至12中任一项所述的半导体封装，其特征在于，上述应力缓和层形成为剖面网眼状。
14、一种半导体模块，其特征在于，具有：
权利要求1至12中任一项所述的半导体封装；以及
第1导电部件及第2导电部件，具有导电性，分别夹持上述半导体封装而设置。
15、如权利要求14半导体模块，其特征在于，
上述半导体封装与上述第1导电部件通过钎焊接合而连接；
上述半导体封装与上述第2导电部件通过钎焊接合而连接；
上述钎焊接合为扩散接合。
16、如权利要求14半导体模块，其特征在于，在上述第1导电部件与上述第2导电部件之间还具有包围上述半导体封装而设置的树脂部。
CNB2005101285536A 2004-11-30 2005-11-30 半导体封装及半导体模块 Active CN100418216C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004346527 2004-11-30
JP346527/2004 2004-11-30
JP217178/2005 2005-07-27

Publications (2)

Publication Number Publication Date
CN1783471A true CN1783471A (zh) 2006-06-07
CN100418216C CN100418216C (zh) 2008-09-10

Family

ID=36773417

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101285536A Active CN100418216C (zh) 2004-11-30 2005-11-30 半导体封装及半导体模块

Country Status (1)

Country Link
CN (1) CN100418216C (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7982299B2 (en) 2007-08-16 2011-07-19 Kabushiki Kaisha Toshiba Power semiconductor module
CN102447047A (zh) * 2010-09-30 2012-05-09 夏普株式会社 发光装置及具备该发光装置的照明装置
CN103021979A (zh) * 2011-09-21 2013-04-03 株式会社东芝 半导体装置
CN106547159A (zh) * 2015-09-16 2017-03-29 精工精密株式会社 叶片驱动装置和光学设备
CN110600457A (zh) * 2018-06-13 2019-12-20 丰田自动车株式会社 半导体装置
CN111316429A (zh) * 2017-10-26 2020-06-19 新电元工业株式会社 半导体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3387282B2 (ja) * 1995-08-03 2003-03-17 日産自動車株式会社 半導体装置の構造及びその製造方法
JPH09135023A (ja) * 1995-11-08 1997-05-20 Toshiba Corp 圧接型半導体装置
JP3920552B2 (ja) * 2000-09-29 2007-05-30 株式会社東芝 マルチチップ平型圧接構造の半導体装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7982299B2 (en) 2007-08-16 2011-07-19 Kabushiki Kaisha Toshiba Power semiconductor module
US9490236B2 (en) 2010-09-30 2016-11-08 Sharp Kabushiki Kaisha Light-emitting device and lighting device provided with the same
US9018832B2 (en) 2010-09-30 2015-04-28 Sharp Kabushiki Kaisha Light-emitting device and lighting device provided with the same
US9188321B2 (en) 2010-09-30 2015-11-17 Sharp Kabushiki Kaisha Light-emitting device and lighting device provided with the same
US9243791B2 (en) 2010-09-30 2016-01-26 Sharp Kabushiki Kaisha Light-emitting device and lighting device provided with the same
CN102447047A (zh) * 2010-09-30 2012-05-09 夏普株式会社 发光装置及具备该发光装置的照明装置
US9735133B2 (en) 2010-09-30 2017-08-15 Sharp Kabushiki Kaisha Light-emitting device and lighting device provided with the same
CN103021979A (zh) * 2011-09-21 2013-04-03 株式会社东芝 半导体装置
CN106547159A (zh) * 2015-09-16 2017-03-29 精工精密株式会社 叶片驱动装置和光学设备
CN106547159B (zh) * 2015-09-16 2020-10-27 精工控股株式会社 叶片驱动装置和光学设备
CN111316429A (zh) * 2017-10-26 2020-06-19 新电元工业株式会社 半导体装置
CN110600457A (zh) * 2018-06-13 2019-12-20 丰田自动车株式会社 半导体装置
CN110600457B (zh) * 2018-06-13 2023-11-24 株式会社电装 半导体装置

Also Published As

Publication number Publication date
CN100418216C (zh) 2008-09-10

Similar Documents

Publication Publication Date Title
CN1161834C (zh) 半导体器件及其制造方法
US8630097B2 (en) Power module using sintering die attach and manufacturing method thereof
CN101335263B (zh) 半导体模块和半导体模块的制造方法
WO2016136457A1 (ja) パワーモジュール
US20060138532A1 (en) Semiconductor device and manufacturing method of the same
CN1779951A (zh) 半导体器件及其制造方法
CN1753177A (zh) 功率半导体模块及其制造方法
JP6835238B2 (ja) 半導体装置およびその製造方法
JP2007184315A (ja) 樹脂封止型パワー半導体モジュール
CN1992259A (zh) 具有半导体元件、绝缘基板和金属电极的半导体器件
CN1320965A (zh) 半导体封装及其制造方法
JP2000223634A (ja) 半導体装置
CN1835222A (zh) 半导体器件及其制造方法
WO2011040313A1 (ja) 半導体モジュールおよびその製造方法
CN111276447B (zh) 双侧冷却功率模块及其制造方法
CN1783471A (zh) 半导体封装及半导体模块
JP2015185622A (ja) 電子素子実装用基板及び電子装置
CN1674278A (zh) 电路装置
CN106098573A (zh) 半导体装置的制造方法
CN1536658A (zh) 半导体器件及其制造方法
JP6945418B2 (ja) 半導体装置および半導体装置の製造方法
KR101644913B1 (ko) 초음파 용접을 이용한 반도체 패키지 및 제조 방법
JP2009147123A (ja) 半導体装置及びその製造方法
JP2013254810A (ja) 貫通端子付き金属基板およびそれを用いた表面実装デバイス
CN205319149U (zh) 半导体封装体

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant