CN1567830A - 传输设备多通道网管装置及方法 - Google Patents

Abstract

本发明公开了一种数据通讯领域中的传输设备多通道网管装置，包括中央处理器控制部分、SDH开销处理部分和复用解复用FPGA处理部分；中央处理器控制部分包括嵌入式处理器、程序存储器、外部存储器；嵌入式处理器完成串行数据的采集和发送，对其它部分进行控制；复用解复用FPGA处理部分包括接收数据帧头处理检测及时钟检测模块、复用处理模块、解复用处理模块、接收异步FIFO模块、发送异步FIFO模块；SDH开销处理部分包含若干个开销处理器。本发明目的是克服现有技术的管理效率低、数据可靠性不足及***成本相对较高的缺点，以实现SDH设备中对多个网元的管理，并提高数据的可靠性，提高设备的可管理性，降低***的整体成本。

Description

传输设备多通道网管装置及方法

技术领域

本发明涉及数据通讯领域，尤其涉及同步数字传输设备(SDH：SynchronousDigital Hierarchy)多通道网管装置和方法。

背景技术

随着数据通讯的迅速发展，人们对数据传输的要求也越来越高，SDH***也在不断的得到广泛的应用。在SDH***中，对于同步数字传输设备的管理是一项十分重要的技术内容。在同步数字传输设备管理中，单个网元(可以实现基本业务功能的设备)自身的管理主要通过SDH***内的接口来实现，如***内的以太网接口、基于HDLC(高层数据链路控制协议：High-Level Data Link Control)协议的串行口等方式。但是对于多个网元的管理，就需要借助于数据链路中的开销(数据流中非净负荷的内容，主要用于网络维护)来传递管理信息。这种方式通常以光信道(用于光信号传输的通道)作为硬件传输媒介，使用光信道中的开销进行多个网元之间的信息传递。事实上，利用开销进行信息传递是目前较为成熟的技术。对于开销的处理采用的方法较多，常用的方法是通过开销处理器(该处理器位于光接口位置)将开销取出，然后通过串行链路总线把信息发送给嵌入式处理器进行处理，串行链路中的数据采用HDLC协议来保证数据内容传送的可靠性。但是这种方法要求嵌入式处理器集成支持HDLC协议的处理器接口，对于包含多个光方向(光方向：一个光通道就代表一个光方向)的设备，如果每个方向都需要进行处理，就要采用有支持多个HDLC协议接口的嵌入式处理器。如果嵌入式处理器的HDLC协议接口无法满足需求，还可以在嵌入式处理器外部总线上增加一个多路的HDLC控制器。HDLC控制器以中断的方式通知嵌入式处理器对HDLC控制器的内部FIFO(先进先出存储器：First In First Out)进行读写操作，或者使用DMA(直接存储器存取：Direct Memory Access)的方式进行数据的收发的处理。但是，无论采用哪种方式，都无法避免严重丢包的问题，这一问题对于长数据包的传输造成很大的影响。例如，当HDLC控制器采用中断方式处理数据时，通常HDLC控制器接收到的数据首先存储在芯片内部的存储器中，当数据量达到一定字节后，就会产生一个中断信号通知嵌入式处理器进行数据采样。嵌入式处理器接收到中断信号后，会中断当前的操作，进入中断处理程序，中断处理程序控制嵌入式处理器读取HDLC控制器内部存储器中的数据，如果传输的数据包较长，则会频繁产生中断请求信号，这样嵌入式处理器很容易产生误操作，造成数据出错，带来的直接问题就是降低了整个网络的可管理性。

发明内容

本发明的目的是克服现有技术存在的容易丢失数据包、传输网络可管理性差、硬件成本较高的缺点，以提出一种增强数据传输安全性以及传输网络可管理性，同时能够有效降低硬件成本的装置和方法。

为实现上述目的，本发明构造了一种传输设备多通道网管装置，其特征在于，包括中央处理器控制部分、SDH开销处理部分，其特征在于，还包括复用解复用FPGA(现场可编程门阵列：Field Programmable Gate Array)处理部分；

所述中央处理器控制部分包括嵌入式处理器、程序存储器、外部存储器；所述嵌入式处理器完成串行数据的采集和发送，其接口的收方向信号包括串行数据信号、参考时钟信号、起始标记信号，上述信号均来源于所述复用解复用FPGA处理部分；发方向信号包括串行数据信号和来源于所述复用解复用FPGA处理部分的参考时钟信号、起始标记信号等；所述嵌入式处理器同时还处理所采集的数据，对所述复用解复用FPGA处理部分和所述SDH开销处理部分进行控制，包括基本功能配置、状态信息查询等；

所述程序存储器存储整个装置的所有程序，所述外部存储器存储运行程序及临时数据。

所述复用解复用FPGA处理部分包括接收数据帧头处理检测及时钟检测模块、复用处理模块、解复用处理模块、接收异步FIFO模块、发送异步FIFO模块；所述接收数据帧头处理检测及时钟检测模块对所述SDH开销处理部分传送来的数据进行串行数据帧头检测和通道检测，经检测的数据由所述接收异步FIFO模块进行时钟同步后传输给所述复用处理模块，所述复用处理模块进行复用和串并和并串的转换，然后发送给所述中央处理器控制部分的嵌入式处理器；在另一方向，嵌入式处理器将数据传输到所述解复用处理模块进行解复用处理，处理后的数据经所述发送异步FIFO模块进行时钟同步后传送到所述发送数据处理模块，由所述发送数据处理模块将数据传递给所述SDH开销处理部分；

所述SDH开销处理部分包含若干个开销处理器，进行开销信息的解析和开销信息到光通道中的重新复用过程，所述开销处理器将开销从SDH数据格式中取出来，以串行方式发送给所述接收数据帧头处理检测及时钟检测模块，同时接收所述发送数据处理模块的串行数据，将该串行数据重新复用到对应的开销中。

所述嵌入式处理器使用内部的多通道通讯控制器完成串行数据的采集和发送。

本发明还提出了一种传输设备多通道网管方法，其特征在于，包括接收和发送两个方向的步骤：

接收方向：

步骤1：所述SDH开销处理部分的光接口将接收的光信号转变为电信号，发送给所述开销处理器，所述开销处理器从SDH帧中解出相应的数据通路开销字节，然后再通过串行通道将开销字节转发给所述复用解复用FPGA处理部分；

步骤2：所述复用解复用FPGA处理部分首先对每路串行通道及串行通道中有效数据进行检测，当检测到有效数据后，进行同步操作，使每路的串行数据与所述嵌入式处理器采样参考时钟同步，同时将数据存入内部寄存器，完成串并转换；然后进行复用操作，将多路的低速串行信号复用到一路的高速串行信号，并将该高速串行信号发送给所述嵌入式处理器；

步骤3：所述嵌入式处理器采集所述复用解复用FPGA处理部分发送来的高速串行数据，并将采样到的数据存入嵌入式处理器外部的存储器中，当嵌入式处理器完成整个一帧数据的接收后，解析数据报头内容，根据数据的报头判断数据是否是本网元的信息，如果是本网元的信息，就要根据数据报头后面的信息做近一步处理，如网元业务配置、信息查询等操作；如果非本网元的信息则重新转发；

发送方向：

步骤1：所述嵌入式处理器确定目的网元，将需转发的非本网元数据和本网元需要上报的数据存储在发送缓存中等待发送；当接收到所述复用解复用FPGA处理部分发送的嵌入式处理器检测标记信号后，将发送缓存中的数据一位一位的发送到串行通道中；

步骤2：所述复用解复用FPGA处理部分根据低速串行通路发送缓存空间的使用情况产生通知嵌入式处理器发送数据的标记信号，在标记信号有效的同时，所述复用解复用FPGA处理部分开始采样源自所述嵌入式处理器的串行数据信号，并将采样到的信号转换为并行，等待重新同步的过程；

步骤3：所述开销处理器接收到从所述复用解复用FPGA处理部分发送过来的串行数据，将串行数据复用到SDH帧中协议规定的位置，在对应的光路进行转发到其它设备，或是转发到接入网元；所述开销处理器使用与线路侧相同步的时钟来接收和发送开销字节。

本发明所述装置和方法主要通过利用嵌入式处理器的多通道通讯控制器来实现同步数字体系多通道的网管功能，并且可以有效提高对多端设备的管理效率，特别是对大的数据包传输特别有效。通过本发明所述装置和方法可以有效实现SDH设备中对多个网元的管理，并且可以提高数据的可靠性，提高设备的可管理性，节约了不必要的芯片，降低了***的整体成本。

附图说明

图1是本发明所述传输设备多通道网管装置结构图。

图2是本发明所述传输设备多通道网管方法流程图。

图3是本发明所述装置中复用解复用FPGA处理部分工作流程图。

图4是本发明所述装置中嵌入式处理器部分工作流程图示意图。

具体实施方式

下面结合附图对本发明所述的技术方案作进一步描述。

本发明所述传输设备多通道网管装置主要使用了Motorola公司的嵌入式处理器MPC860，利用其多通道通讯控制器(QMC：QUICC Multichannel Controlle)来实现网管通道。

本发明所述传输设备多通道网管装置的具体结构如图1所示，主要包括三部分：中央处理器控制部分、复用解复用FPGA处理部分、SDH开销处理部分。下面根据图示详细阐述各部分的功能。

1、SDH开销处理部分。该部分主要完成开销信息的解析和开销信息到光通道中的重新复用过程，这里的开销是指SDH帧中作为传递数据的数据通路字节。该部分的工作使用专用的开销处理器来完成，开销处理器将特定的开销从SDH帧中取出，使用与***同步的参考时钟(由开销处理器提供)将数据以串行方式发出，通常串行数据的传输序列与SDH帧在信道中的传输顺序一致，由低字节到高字节排序。以SDH帧中定义的D1到D3开销字节为例，首先传送D1字节，然后传送D2字节，最后传送D3字节，周而复始；在另外一个光方向上，开销处理器接收串行数据，接收数据的参考时钟同样需要使用与***同步的时钟，将各个字节分别复用到SDH帧对应开销中。为保证数据传输的可靠性，开销中传输的数据通常使用HDLC协议。由于本发明所述嵌入式处理器中的多通道通讯控制器可以支持多个逻辑通道，因此在图1中使用1～n个开销处理器进行1～n个光方向的开销处理。虽然理论上支持的最大n＝64，但是由于嵌入式处理器的***资源不仅仅用于该项功能的操作，还有其他操作需要占用资源，因此在实际应用中，一般无法实现全部的64通道应用，实际使用时，逻辑通道数一般不多于32个。

2、复用解复用FPGA处理部分。该部分是本发明的核心部分，主要使用FPGA逻辑实现，逻辑以模块的方式实现各项功能。接收数据帧头处理检测及时钟检测模块完成串行数据帧头检测和通道检测功能；复用处理模块完成复用和串并和并串转换功能；解复用处理模块完成解复用功能；接收异步FIFO模块和发送异步FIFO模块解决时钟不同步的问题。从实现的方法来讲，FPGA功能处理分为接收和发送两个主要组成部分。相对SDH开销处理部分，在接收方向，复用解复用FPGA处理部分接收多个开销处理器发送来的数据，每个开销处理器与复用解复用FPGA处理部分的接口间有两根信号线，一根是串行数据信号线，另外一根是时钟信号，均由开销处理器提供。当复用解复用FPGA处理部分接收到开销处理器发送的数据后，首先会在复用解复用FPGA处理部分接收数据帧头处理检测及时钟检测模块对串行数据帧头进行检测，当检测到有效帧头信号后，会进入到下一个功能模块进行处理，另外还要检测通道的时钟信号是否存在，如果无法检测到时钟信号，就表示该通道未使用。完成这个模块的操作后，有效数据会进入到接收异步FIFO模块。在这个功能模块中，数据可以实现低速串行到高速串行信号的转换，从这个模块出来的信号紧接着会进入复用处理模块。复用处理模块要将多路串行信号按照事先定义的顺序复用到一路串行信号中，该模块中还要产生嵌入式处理器采样用的起始标记信号。经过上面所有操作后，起始标记信号和串行数据信号会同时发送给嵌入式处理器。在发送方向，复用解复用FPGA处理部分产生起始标记信号通知嵌入式处理器发送数据，从嵌入式处理器发送来的数据首先进入复用解复用FPGA处理部分的解复用处理模块，解复用处理模块将串行数据通路中不同时隙中的信号按照事先约定的顺序取出各个信号送往各个通道对应的异步FIFO，所述异步FIFO与接收方向的功能完全一致，从异步FIFO出来的数据由发送数据处理模块完成向各个通道数据的转发。所述复用解复用FPGA处理部分还要完成对各个通道自动检测功能，当通道串行数据线路出现异常，或是处于未使用状态时，则会通知嵌入式处理器停止对该通道信息的处理，关闭该通道，这样可以减少对嵌入式处理器资源的占用，提高嵌入式处理器的工作效率。

具体说来，各个模块主要完成如下操作：

串行数据帧头检测操作：该操作实际就是检测链路中的HDLC数据的帧头，该操作主要由于多通道通讯控制器使用的参考时钟信号与开销处理器送过来的信号使用的参考时钟信号不同步，如果不进行帧头检测，复用解复用FPGA处理部分缓存数据的存储空间有可能出现溢出或是读空的问题，将会导致数据传输错误，从而降低通道的可靠性，因此需要对接收数据信号的帧头进行检测。

复用和解复用操作：由于嵌入式处理器的多通道通讯控制器采用以字节为单位的时隙操作模式，也就是每个时隙占用八位的位宽，需要将多路串行线路分别复用到每个时隙内，同时还要完成一个逆过程，将从嵌入式处理器发来的串行信号解复用为多路串行数据。

串并和并串转换操作：该操作主要是为完成复用解复用操作而进行的操作，由于多路串行线路的同步时钟与嵌入式处理器侧的同步时钟不同步，需要两次同步操作，在同步过程使用并行操作比较容易实现功能，因此要进行串并转换和并串转换。

帧起始标记信号：嵌入式处理器的多通道通讯控制器在接收和发送串行数据时需要一个帧起始标记信号，该帧起始标记信号用来指示串行通道中有效数据的开始。接收和发送串行数据起始标记信号分别在复用解复用FPGA处理部分的复用处理模块和解复用处理模块产生。

通道检测操作：由于在实际应用中有可能出现一个***中开销处理器和多通道通讯控制器不在同一块单板上的情况，因此当某块带有开销处理器的单板从***中拆下时，实际通道对应的时隙将处于空闲状态，不过此时嵌入式处理器仍然继续处理这部分时隙，会占用嵌入式处理器的资源。为了节约资源，在本发明中设立了一个通道检测功能。该功能需要硬件配合软件实时检测单板的在位情况，如果单板不在位，需要软件重新设置嵌入式处理器的与该功能有关的寄存器，减少嵌入式处理器时隙的宽度，从而节约嵌入式处理器的资源。

3、中央处理器控制部分。该部分完成多通道处理功能，将串行线路中的多个时隙的数据信息取出来，首先存入嵌入式处理器内部的存储器中，然后再送到外部存储器中后进行分析。如果属于当前网元的数据，嵌入式处理器将根据数据的内容，进行相应的操作，如对当前网元***内其它单板配置，获取***内其它单板的工作状态等。如果收到的数据并非本网元的数据，嵌入式处理器需要将数据重新转发出去。中央处理器控制部分除了包括嵌入式处理器外，还应包含嵌入式处理器正常操作必不可少的一些***器件，如存储整个装置程序的程序存储器，运行程序及存储临时数据(包括多通道通讯控制器所接收到串行数据和待发送数据)的外部存储器。嵌入式处理器使用内部的多通道通讯控制器完成串行数据的采集和发送。复用解复用FPGA处理部分与嵌入式处理器之间有专用的接口，该接口分为收和发两组信号。收方向的信号有串行数据信号线(信号来源于复用解复用FPGA处理部分)、参考时钟信号线(信号来源于复用解复用FPGA处理部分)、起始标记信号线(信号来源于复用解复用FPGA处理部分)；发方向信号有串行数据信号线(信号来源于嵌入式处理器)、参考时钟信号线(信号来源于复用解复用FPGA处理部分)、起始标记信号线(信号来源于复用解复用FPGA处理部分)。嵌入式处理器还要处理采样到的数据，同时对所述复用解复用FPGA处理部分和所述开销处理部分进行控制，包括对复用解复用FPGA处理部分和开销处理器基本功能配置、复用解复用FPGA处理部分和开销处理器状态信息的查询等操作。

本发明所述的传输设备多通道网管方法如图2所示，主要包括以下几个步骤。

步骤1：在接收方向，光接口接收的光信号转变为电信号，发送给开销处理器，开销处理器从SDH帧中解出相应的数据通路开销字节，这里允许接收的开销最多方向可以是n(建议使用的n≤32)个方向，然后再通过串行通道将开销字节转发给复用解复用FPGA处理部分进行处理；在发送方向，开销处理器接收到从复用解复用FPGA处理部分发送过来的串行数据，将串行数据复用到SDH帧中的协议规定的位置，在对应的光路进行转发，或是到其它设备，或是到接入网元(接入网元：用于连接网络管理终端的节点)。开销处理器使用与线路侧相同步的时钟来接收和发送开销字节，对于多个光方向的***来说，每个方向都会有各自的参考时钟，而这些参考时钟会有可能不同步，本发明中针对可能出现的问题提供了一个解决办法。

步骤2：复用解复用FPGA处理部分的处理其实包含接收和发送两个方向。在接收方向，复用解复用FPGA处理部分首先实现的功能是对每路串行通道的检测及串行通道中有效数据的检测，当检测到有效数据后，经过一个同步操作过程，使每路的串行数据与嵌入式处理器采样参考时钟同步，同时将数据存入内部寄存器，完成串并转换，接下来就是复用操作，是一个将多路的低速串行信号复用到一路的高速串行信号的过程，高速串行信号会发送给嵌入式处理器。发送方向是一个解复用的过程，首先复用解复用FPGA处理部分根据低速串行通路发送缓存空间的使用情况产生通知嵌入式处理发送数据的标记信号，在标记信号有效的同时，复用解复用FPGA处理部分开始采样源自嵌入式处理器的串行数据信号，并将采样到的信号转换为并行，等待重新同步的过程，同步操作过程能够将数据按照低速串行通路的参考时钟发送给开销处理器。

步骤3：嵌入式处理器在整个装置中起着至关重要的作用，它要完成串行数据的采集、发送和处理等操作，完成这些操作需要通过软件控制嵌入式处理器来实现。

复用解复用FPGA处理部分的工作流程详细说明如图3所示，下面将从接收和发送两个方面分别阐述该部分的实现过程。

接收方向：

步骤1：复用解复用FPGA处理部分接收到多路的HDLC数据，以四路为例，每路分别进行数据信号的帧头检测，以及通道参考时钟信号检测，通道参考时钟检测就是对通道的是否存在检测，检测完成后将在通道对应的寄存器中写入相应的内容，写入“0”表示通道在位，写入“1”表示通道不存在，当处理器读到的内容是“1”时就可以不对该通道进行处理，这样做的主要目的是为了节省处理器的资源。

步骤2：如果检测到低速串行通道中的数据有帧头信号(帧头信号是0x7E)，数据会发送到各自的串行异步FIFO中，当异步FIFO中的数据达到一定位数后，会产生对异步FIFO读的操作，读出的数据存储到一个移位寄存器中，该操作实际是一个串并转换过程。

步骤3：当完成上面的操作后，复用解复用FPGA处理部分需要产生接收标记信号通知嵌入式处理器进行数据采样，同时四路数据信号按照字节(按照字节方式是由于多通道通讯控制器是按照字节方式对时隙进行分配，也就是每个字节占用一个时隙)的方式复用到嵌入式处理器接收串行链路对应的时隙中。嵌入式处理器会根据接收标记信号对复用解复用FPGA处理部分发送的串行数据进行检测。

发送方向：

步骤1：在发送方向首先需要复用解复用FPGA处理部分产生一个发送标记信号(标记信号以前面提到的四通道为例，每个通道占用一个字节的时隙，这样该标记后面将会有四个字节为有效数据。当完成四个字节传送后，如果还要传送数据，就需要再次产生标记信号)通知嵌入式处理器发送串行数据流，同时复用解复用FPGA处理部分也会根据该发送标记信号来采样嵌入式处理器发送出来的数据流，复用解复用FPGA处理部分采样到的数据首先存放在内部的一个移位寄存器中。

步骤2：接着复用解复用FPGA处理部分将上面移位寄存器的内容按照不同的通道拆分到若干寄存器中(一个通道应该对应一个寄存器)，每个寄存器都是24位。

步骤3：复用解复用FPGA处理部分判断每个独立异步FIFO的状态，当出现快要空的状态后，会将上面每个通道对应24位长度寄存器中的数据发送到数据链路上，也就是将数据写入到串行异步FIFO中，同时复用解复用FPGA处理部分再将对应的异步FIFO中的数据发送到相应的低速串行通道中，另外寄存器中所有数据移入异步FIFO后，如果嵌入式处理器还有数据需要发送，复用解复用FPGA处理部分就会再产生一个标记信号来通知嵌入式处理器继续发送数据。

嵌入式处理器部分工作流程示意图详细说明如图4所示：

步骤1：嵌入式处理器首先需要经过软件的初始化操作，该步操作完成嵌入式处理内部主要寄存器的初始化及相关接口的初始化。接下来是对多通道通讯控制器功能寄存器的初始化，相关寄存器在嵌入式处理器的用户手册中有详细的描述。有一点需要特别指出，在多通道通讯控制器功能寄存器的初始化中需要定义采样数据的宽度，以四个时隙，每个时隙8位位长为例，那么需要将采样数据的宽度定义为32位位长，而且还要定义在起始标记信号有效后第几个周期开始采样有效数据信号。

步骤2：在嵌入式处理器的接收方向，它会不断的检测起始标记信号，当采样到起始标记信号后，会根据前面定义的有效数据起始位置进行数据的采样，并将采样到的数据存入嵌入式处理器外部的存储器中，当嵌入式处理器完成整个一帧(HDLC帧格式数据是以0x7E为起始标记，同样以0x7E为帧结束标记，前面提到过实现管理的方式是通过使用SDH的物理信道，采用HDLC协议来完成各端设备间控制信息的传输)数据的接收后，就可以开始数据的处理。数据处理的第一步是解析数据报头内容，根据数据的报头判断数据是否是本网元的信息，如果是本网元的信息，就要根据数据报头后面的信息做近一步处理，如网元业务配置、信息查询等操作；如果非本网元的信息就需要重新转发。

步骤3：在嵌入式处理器的发送方向，数据有两个来源，一是非本网元数据需要转发的内容，另外是本网元需要上报的数据。这两类数据在发送之前需要经过一个路由算法，确定发送的目的网元，完成这个操作后，数据将会存放到发送缓存中等待发送。当发送嵌入式处理检测标记信号后，会将发送缓存中的数据一位一位的发送到串行通道中。

Claims (6)

1、一种传输设备多通道网管装置，包括中央处理器控制部分、SDH开销处理部分，其特征在于，还包括复用解复用FPGA处理部分；

所述中央处理器控制部分包括嵌入式处理器、程序存储器、外部存储器；所述嵌入式处理器完成串行数据的采集和发送，对所述复用解复用FPGA处理部分和所述SDH开销处理部分进行控制，包括基本功能配置、状态信息查询等；所述程序存储器存储整个装置的所有程序，所述外部存储器存储运行程序及临时数据；

所述复用解复用FPGA处理部分包括接收数据帧头处理检测及时钟检测模块、复用处理模块、解复用处理模块、接收异步FIFO模块、发送异步FIFO模块；所述接收数据帧头处理检测及时钟检测模块对所述SDH开销处理部分传送来的数据进行串行数据帧头检测和通道检测，经检测的数据由所述接收异步FIFO模块进行时钟同步后传输给所述复用处理模块，所述复用处理模块进行复用和串并和并串的转换，然后发送给所述中央处理器控制部分的嵌入式处理器；在另一方向，所述嵌入式处理器将数据传输到所述解复用处理模块进行解复用处理，处理后的数据经所述发送异步FIFO模块进行时钟同步后传送到所述发送数据处理模块，由所述发送数据处理模块将数据传递给所述SDH开销处理部分；

所述SDH开销处理部分包含若干个开销处理器，进行开销信息的解析和开销信息到光通道中的重新复用过程。

2、根据权利要求1所述的传输设备多通道网管装置，其特征在于，所述嵌入式处理器接口的收方向信号包括串行数据信号、参考时钟信号、起始标记信号，上述信号均来源于所述复用解复用FPGA处理部分。

3、根据权利要求1所述的传输设备多通道网管装置，其特征在于，所述嵌入式处理器接口的发方向信号包括串行数据信号和来源于所述复用解复用FPGA处理部分的参考时钟信号、起始标记信号。

4、根据权利要求1所述的传输设备多通道网管装置，其特征在于，所述SDH开销处理部分进行开销信息的解析和开销信息到光通道中的重新复用过程具体包括，所述开销处理器将开销从SDH数据格式中取出来，以串行方式发送给所述接收数据帧头处理检测及时钟检测模块，同时接收所述发送数据处理模块的串行数据，将该串行数据重新复用到对应的开销中。

5、根据权利要求1所述的传输设备多通道网管装置，其特征在于，所述嵌入式处理器使用内部的多通道通讯控制器完成串行数据的采集和发送。

6、一种传输设备多通道网管方法，其特征在于，包括接收和发送两个方向的步骤：

接收方向：

步骤1：所述SDH开销处理部分的光接口将接收的光信号转变为电信号，发送给所述开销处理器，所述开销处理器从SDH帧中解出相应的数据通路开销字节，然后再通过串行通道将开销字节转发给所述复用解复用FPGA处理部分；

步骤2：所述复用解复用FPGA处理部分首先对每路串行通道及串行通道中有效数据进行检测，当检测到有效数据后，进行同步操作，使每路的串行数据与所述嵌入式处理器采样参考时钟同步，同时将数据存入内部寄存器，完成串并转换；然后进行复用操作，将多路的低速串行信号复用到一路的高速串行信号，并将该高速串行信号发送给所述嵌入式处理器；

步骤3：所述嵌入式处理器采集所述复用解复用FPGA处理部分发送来的高速串行数据，并将采样到的数据存入嵌入式处理器外部的存储器中，当嵌入式处理器完成整个一帧数据的接收后，解析数据报头内容，根据数据的报头判断数据是否是本网元的信息，如果是本网元的信息，就要根据数据报头后面的信息做近一步处理，如网元业务配置、信息查询等操作；如果非本网元的信息则重新转发；

发送方向：

步骤1：所述嵌入式处理器确定目的网元，将需转发的非本网元数据和本网元需要上报的数据存储在发送缓存中等待发送；当接收到所述复用解复用FPGA处理部分发送的嵌入式处理器检测标记信号后，将发送缓存中的数据一位一位的发送到串行通道中；

步骤2：所述复用解复用FPGA处理部分根据低速串行通路发送缓存空间的使用情况产生通知嵌入式处理器发送数据的标记信号，在标记信号有效的同时，所述复用解复用FPGA处理部分开始采样源自所述嵌入式处理器的串行数据信号，并将采样到的信号转换为并行，等待重新同步的过程；

步骤3：所述开销处理器接收到从所述复用解复用FPGA处理部分发送

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