CN117012650A - 电子装置与电子装置的制造方法 - Google Patents

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Abstract

本发明提供一种电子装置的制造方法，其包括以下步骤。提供基板。形成导电层于基板上。形成电路结构于导电层上。图案化电路结构以形成至少一开口，其中至少一开口具有阶梯状轮廓。本发明另提供一种电子装置。

Description

电子装置与电子装置的制造方法
技术领域
本发明涉及一种电子装置与电子装置的制造方法，尤其涉及一种天线装置与天线装置的制造方法。
背景技术
在电子装置中，会通过设置作为接垫部的导电层以将其例如应用于后段工艺(BEOL)的接合工艺；然而，此导电层与外接电子元件(例如芯片)之间会具有多层绝缘层，且该些绝缘层不包括相同的材料，因此，在对该些绝缘层进行蚀刻工艺以形成用以使此导电层与外接电子元件电性连接的通孔时，易因其具有的相对大的厚度以及不同的材料特性而提升通孔产生缺陷的可能性，使得电子装置的可靠度下降。
发明内容
本揭露提供一种电子装置与电子装置的制造方法，其可降低在电子装置中形成的通孔产生缺陷的可能性，使得本揭露形成的电子装置的可靠度提升。
根据本揭露的一些实施例，电子装置的制造方法包括以下步骤。提供基板。形成导电层于基板上。形成电路结构于导电层上。图案化电路结构以形成至少一开口，其中至少一开口具有阶梯状轮廓。
根据本揭露的一些实施例，电子装置包括基板、导电层、电路结构、接合垫以及芯片。导电层设置于基板上。电路结构设置于导电层上且包括至少一开口。接合垫设置于至少一开口中。芯片设置于接合垫上且与导电层电性连接，其中至少一开口具有阶梯状轮廓。
为让本揭露的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1为本揭露第一实施例的电子装置的局部剖视示意图；
图2为本揭露第二实施例的电子装置的局部剖视示意图；
图3A至图3C为本揭露第一实施例的电子装置的制造方法的局部剖视示意图；
图4为依据图3C的区域R的放大俯视示意图；
图5A至图5D为本揭露第二实施例的电子装置的制造方法的局部剖视示意图；
图6为依据图5D的区域R’的放大俯视示意图；
图7A为依据图6的剖线A-A’的一实施例的电子装置的开口的阶梯状轮廓的局部放大示意图；
图7B为依据图6的剖线A-A’的另一实施例的电子装置的开口的阶梯状轮廓的局部放大示意图。
具体实施方式
透过参考以下的详细描述并同时结合附图可以理解本揭露，须注意的是，为了使读者能容易了解及附图的简洁，本揭露中的多张附图只绘出电子装置的一部分，且附图中的特定元件并非依照实际比例绘图。此外，图中各元件的数量及尺寸仅作为示意，并非用来限制本揭露的范围。
本揭露通篇说明书与后附的权利要求中会使用某些词汇来指称特定元件。本领域技术人员应理解，电子装置制造商可能会以不同的名称来指称相同的元件。本文并不意在区分那些功能相同但名称不同的元件。在下文说明书与权利要求中，“包括”、“含有”、“具有”等词为开放式词语，因此其应被解释为“含有但不限定为…”之意。因此，当本揭露的描述中使用术语“包括”、“含有”和/或“具有”时，其指定了相应的特征、区域、步骤、操作和/或构件的存在，但不排除一个或多个相应的特征、区域、步骤、操作和/或构件的存在。
本文中所提到的方向用语，例如：“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向。因此，使用的方向用语是用来说明，而并非用来限制本揭露。在附图中，各附图示出的是特定实施例中所使用的方法、结构和/或材料的通常性特征。然而，这些附图不应被解释为界定或限制由这些实施例所涵盖的范围或性质。举例来说，为了清楚起见，各膜层、区域和/或结构的相对尺寸、厚度及位置可能缩小或放大。
当相应的构件(例如膜层或区域)被称为“在另一个构件上”时，它可以直接在另一个构件上，或者两者之间可存在有其他构件。另一方面，当构件被称为“直接在另一个构件上”时，则两者之间不存在任何构件。另外，当一构件被称为“在另一个构件上”时，两者在俯视方向上有上下关系，而此构件可在另一个构件的上方或下方，而此上下关系取决于装置的取向(orientation)。
术语“大约”、“实质上”或“大致上”一般解释为在所给定的值或范围的10％以内，或解释为在所给定的值或范围的5％、3％、2％、1％或0.5％以内。
说明书与权利要求中所使用的序数例如“第一”、“第二”等的用词用以修饰元件，其本身并不意含及代表该(或该些)元件有任何之前的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的元件得以和另一具有相同命名的元件能作出清楚区分。权利要求与说明书中可不使用相同用词，据此，说明书中的第一构件在权利要求中可能为第二构件。
须知悉的是，以下所举实施例可以在不脱离本揭露的精神下，可将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。各实施例间特征只要不违背发明精神或相冲突，均可任意混合搭配使用。
本揭露中所叙述的电性连接或耦接，皆可以指直接连接或间接连接，于直接连接的情况下，两电路上元件的端点直接连接或以一导体线段互相连接，而于间接连接的情况下，两电路上元件的端点之间具有开关、二极管、电容、电感、其他适合的元件，或上述元件的组合，但不限于此。
在本揭露中，厚度、长度与宽度的测量方式可以是采用光学显微镜测量而得，厚度则可以由电子显微镜中的剖面图像测量而得，但不以此为限。另外，任两个用来比较的数值或方向，可存在着一定的误差。若第一值等于第二值，其隐含着第一值与第二值之间可存在着约10％的误差；若第一方向垂直于第二方向，则第一方向与第二方向之间的角度可介于80度至100度之间；若第一方向平行于第二方向，则第一方向与第二方向之间的角度可介于0度至10度之间。
本揭露的电子装置可包括天线装置、显示装置、感测装置、发光装置、或拼接装置，封装装置，但不以此为限。电子装置可包括可弯折或可挠式电子装置。电子装置可包括电子元件。电子装置例如包括液晶(liquid crystal)层或发光二极管(Light Emitting Diode，LED)。电子元件可包括被动元件与主动元件，例如电容、电阻、电感、可变电容、滤波器、二极管、晶体管(transistors)、感应器、微机电***元件(MEMS)、液晶芯片(liquid crystalchip)等，但不限于此。二极管可包括发光二极管或光电二极管。发光二极管可例如包括有机发光二极管(organic light emitting diode，OLED)、次毫米发光二极管(mini LED)、微发光二极管(micro LED)、量子点发光二极管(quantum dot LED)、荧光(fluorescence)、磷光(phosphor)或其他适合的材料、或上述组合，但不以此为限。感应器可例如包括电容式感应器(capacitive sensors)、光学式感应器(optical sensors)、电磁式感应器(electromagnetic sensors)、指纹感应器(fingerprint sensor，FPS)、触控感应器(touchsensor)、天线(antenna)、或触控笔(pen sensor)等，但不限于此。
以下举例本揭露的示范性实施例，其中以电子装置为天线装置来说明，且相同元件符号在附图和描述中用来表示相同或相似部分。
图1为本揭露第一实施例的电子装置的局部剖视示意图。
请参照图1，本实施例的电子装置10a包括基板SB、导电层M0、电路结构CS、接合垫BS以及芯片CHIP。值得说明的是，本实施例的电子装置10a可例如包括天线装置、显示设备、感测装置、发光装置或拼接装置，但本揭露不以此为限。在本实施例中，电子装置10a为天线装置。举例而言，电子装置10a可适用于通信领域、雷达/光达领域、智能超表面(Reconfigurable Intelligent Surface；RIS)技术或其余合适的领域/技术，但本揭露不以此为限。在一些实施例中，电子装置10a可为可挠式电子装置，但本揭露不以此为限。
基板SB的材料可例如是玻璃、塑料或其组合。举例而言，基板SB的材料可包括石英、蓝宝石(sapphire)、硅(Si)、锗(Ge)、碳化硅(SiC)、氮化镓(GaN)、硅锗(SiGe)、聚甲基丙烯酸甲酯(polymethyl methacrylate，PMMA)、聚碳酸酯(polycarbonate,PC)、聚酰亚胺(polyimide,PI)、聚对苯二甲酸乙二酯(polyethylene terephthalate，PET)或其他适合的材料或上述材料的组合，本揭露不以此为限。
导电层M0例如设置在基板SB上。在一些实施例中，导电层M0可作为电子装置10a的接垫部。详细地说，在本实施例中，导电层M0为用于例如使芯片CHIP与后续将介绍的主动元件电性连接的接垫部，但本揭露不以此为限。在另一些实施例中，导电层M0可作为电子装置10a的接地板、静电防护层、电磁干扰屏蔽层、散热层或者其余具有其他用途的层。举例而言，导电层M0可在基板SB的俯视方向n上占据大于基板SB的85％的表面积，以用于遮蔽不欲接收的电磁波，但本揭露不以此为限。在一些实施例中，导电层M0的材料可包括铜(Cu)、钛(Ti)、银(Ag)、金(Au)、铝(Al)、锡(Sn)、镍(Ni)或其组合等阻抗低的材料。然而，导电层M0的材料亦可例如为其他适合的材料或上述材料的组合，本揭露不以此为限。另外，导电层M0可例如包括单层结构或多层结构。举例而言，导电层M0可包括彼此堆栈的叠层结构。根据一些实施例，在基板SB上可依序堆栈子层M01、子层M02与子层M03。举例而言，子层M02的材料可包括铜、钛、银、金、铝、锡、镍或其组合，子层M01与子层M03可具有相同材料或不同的材料，材料可包括氧化硅(SiO2)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮化钛(TiN)或其组合，但本揭露不以此为限。在其他的实施例中，导电层M0可包括单层的铜层。其中，在基板SB的俯视方向n上，子层M01与子层M03的厚度T1介于10nm～200nm可减缓子层M02因上层膜层破裂造成子层M02被腐蚀的风险，进而改善可靠度，但不以此为限。根据一些实施例，子层M02具有的厚度T2介于0.5μm～5μm之间。
在本实施例中，电子装置10a还包括有绝缘层PV1。绝缘层PV1例如设置于基板SB与导电层M0之间，在基板SB的俯视方向n上，绝缘层PV1的厚度介于0.1μm～1μm之间。在一些实施例中，绝缘层PV1的材料可为氧化硅、氮化硅、氮氧化硅、或其组合，但本揭露不以此为限。绝缘层PV1可例如选用包括适当的热膨胀系数的材料，或可选用与导电层M0历经加热工艺时产生的应力相反的材料，或者可选用与导电层M0之间具有良好附着力的材料，其中应力相反的意思为受热后，膜层发生翘曲的方向不同，例如膜层两边缘向上翘形成笑脸或膜层两边缘向下弯形成哭脸。举例而言，绝缘层PV1的热膨胀系数可介于0.1～10ppm/℃之间(0.1ppm/℃≤热膨胀系数≤10ppm/℃)。基于此，绝缘层PV1可具有应力调控的效果，而可减少基板翘曲的可能性。详细地说，由于导电层M0包括的材料具有的热膨胀系数大于基板SB的材料具有的热膨胀系数，在形成电子装置10a的过程中，导电层M0会历经多次加热工艺而受到热应力的影响，使得基板SB的边缘具有朝向面对导电层M0的方向翘曲的趋势。对此，通过绝缘层PV1的设置可减少导电层M0受热应力的影响，以减少在基板SB中产生的翘曲现象。根据一些实施例，基板SB可设置于绝缘层PV1与导电层M0之间，也就是绝缘层PV1与导电层M0分别设置于基板SB的两侧，亦可达到减少在基板SB中产生的翘曲现象的效果。
电路结构CS例如设置于导电层M0上且包括至少一开口OP。在本实施例中，电路结构CS包括介质层ME、主动元件AC、遮光层BL、绝缘层ILD、走线CL、存储电容CST、绝缘层PV3、绝缘层PV4、连接垫CP以及保护层PL，但不以此为限。电路结构CS可依需求增加或减少中间的膜层。
介质层ME例如设置于导电层M0上且暴露出部分的导电层M0。在本实施例中，介质层ME暴露出导电层M0中设置于最上层的子层M03。另外，在本实施例中，介质层ME具有阶梯状的轮廓MEP。详细地说，介质层ME包括侧表面ME1S、顶表面ME1T、侧表面ME2S以及顶表面ME2T，其中侧表面ME1S与导电层M0的子层M03的表面连接，顶表面ME1T与侧表面ME1S连接，侧表面ME2S与顶表面ME1T连接，且顶表面ME2T与侧表面ME2S连接，以形成介质层ME的轮廓MEP。根据一些实施例，顶表面ME2T与侧表面ME2S连接的一转角可具有弧角，但不以此为限。透过转角具有弧角的设计，可以降低下一层膜层的破裂，例如可以降低沉积在介质层ME上的绝缘层ILD的破裂风险。
在本实施例中，介质层ME可为多层结构，介质层ME可为绝缘材料，介质层ME包括绝缘层PV2、缓冲层BF以及栅绝缘层GI，但不以此为限。介质层ME可依需求增加或减少中间的膜层。在基板SB的俯视方向n上，绝缘层PV2、缓冲层BF以及栅绝缘层GI的厚度介于0.1μm～5μm之间，根据一些实施例可介于0.5μm～3μm之间。
绝缘层PV2例如设置于导电层M0上。在本实施例中，介质层ME的侧表面ME1S、顶表面ME1T以及一部分的侧表面ME2S为绝缘层PV2的轮廓。绝缘层PV2的材料可例如为无机材料(例如：氧化硅、氮化硅、氮氧化硅或上述至少二种材料的堆栈层)、有机材料(例如：聚酰亚胺系树脂、环氧系树脂或压克力系树脂)或上述的组合，但本揭露不以此为限。在一些实施例中，绝缘层PV2可为单层结构或多层结构，本揭露不以此为限。
缓冲层BF例如设置于绝缘层PV2上。在本实施例中，介质层ME的另一部分的侧表面ME2S为缓冲层BF的轮廓。缓冲层BF的材料可例如为无机材料(例如：氧化硅、氮化硅、氮氧化硅或上述至少二种材料的堆栈层)，但本揭露不以此为限。在一些实施例中，缓冲层BF可为单层结构或多层结构，本揭露不以此为限。
栅绝缘层GI例如设置于缓冲层BF上。在本实施例中，介质层ME的剩余部分的侧表面ME2S以及顶表面ME2T为栅绝缘层GI的轮廓。栅绝缘层GI的材料可例如为无机材料(例如：氧化硅、氮化硅、氮氧化硅或上述至少二种材料的堆栈层)，但本揭露不以此为限。在一些实施例中，栅绝缘层GI可为单层结构或多层结构，本揭露不以此为限。
主动元件AC例如设置于基板SB上。在本实施例中，主动元件AC设置于缓冲层BF上，且与芯片CHIP电性连接。主动元件AC可例如以阵列排列、交错排列(例如pentile方式)或其他方式设置于导电层M0上，本揭露不以此为限。在本实施例中，主动元件AC为薄膜晶体管，但本揭露不以此为限。根据一些实施例，在基板SB的俯视方向n上，芯片CHIP与主动元件AC不重叠，透过上述设计可避免在接合过程时压坏主动元件AC，但不以此为限。详细地说，主动元件AC可例如包括有栅极G、源极S、漏极D以及半导体层SE，其中半导体层SE例如设置于栅极G与源极S以及漏极D之间。半导体层SE的材料可例如包括低温多晶硅(lowtemperature polysilicon，LTPS)、金属氧化物(metal oxide)、非晶硅(amorphoussilicon，a-Si)或其组合，但本揭露不以此为限。举例而言，半导体层SE的材料可包含但不限于非晶硅、多晶硅、锗、化合物半导体(例如氮化镓、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)、合金半导体(例如SiGe合金、GaAsP合金、AlInAs合金、AlGaAs合金、GaInAs合金、GaInP合金、GaInAsP合金)，或前述的组合。半导体层SE的材料亦可包含但不限于金属氧化物，例如铟镓锌氧化物(IGZO)、铟锌氧化物(IZO)、铟镓锌氧化物(IGZTO)、或包含多环芳香族化合物的有机半导体，或前述的组合。在本实施例中，半导体层SE的材料为非晶硅，但本揭露不以此为限。栅极G例如在基板SB的俯视方向n上至少部分地与半导体层SE重叠。源极S与漏极D例如彼此分离，且覆盖至少部分的半导体层SE并各自通过通孔VS以及通孔VD与半导体层SE电性连接。值得说明的是，本实施例虽示出主动元件AC可为本领域技术人员所周知的任一种顶部栅极型薄膜晶体管，但本揭露不以此为限。在一些实施例中，导电层M0在基板SB的俯视方向n上可至少部分重叠主动元件AC。在本实施例中，导电层M0在基板SB的俯视方向n上重叠主动元件AC，但本揭露不以此为限。
遮光层BL例如设置于基板SB上且例如被缓冲层BF覆盖。在本实施例中，遮光层BL设置于绝缘层PV2上且位于绝缘层PV2与主动元件AC的半导体层SE的通道区之间，且遮光层BL在基板SB的俯视方向n上与半导体层SE的通道区至少部分重叠，借此可减少通道区因受外界的环境光照射而受影响劣化的情况。在一些实施例中，遮光层BL的材料可包括穿透率低于30％的材料，但本揭露不以此为限。另外，在一些实施例中，遮光层BL可通过贯穿绝缘层PV2的通孔(未示出)而与导电层M0电性连接。
绝缘层ILD例如设置于介质层ME上且例如覆盖主动元件AC的栅极G，其中绝缘层ILD可被上述的通孔VS以及通孔VD贯穿，以使源极S与漏极D可各自通过通孔VS以及通孔VD与半导体层SE电性连接。绝缘层ILD的材料可例如为无机材料(例如：氧化硅、氮化硅、氮氧化硅或上述至少二种材料的堆栈层)，但本揭露不以此为限。在一些实施例中，绝缘层ILD可为单层结构或多层结构，本揭露不以此为限。
走线CL例如设置于绝缘层ILD上，且例如与源极S以及漏极D属于同一层。在本实施例中，走线CL的一端与源极S电性连接，且走线CL的另一端可通过贯穿绝缘层ILD以及介质层ME的通孔VCL与导电层M0电性连接。基于此，主动元件AC可例如通过走线CL与导电层M0电性连接，借此与芯片CHIP电性连接。
存储电容CST例如设置于基板SB上且与主动元件AC电性连接。详细地说，在本实施例中，存储电容CST由存储电极SC1、存储电极SC2以及设置于存储电极SC1与存储电极SC2之间的缓冲层BF构成，其中存储电极SC1与遮光层BL属于同一层，且存储电极SC2与主动元件AC的半导体层SE属于同一层。存储电极SC1可例如通过贯穿缓冲层BF以及栅绝缘层GI的通孔VC1与导电层M1(其与栅极G属于同一层)电性连接，且存储电极SC2可例如通过贯穿栅绝缘层GI以及绝缘层ILD的通孔VC2与导电层M2(其与源极S以及漏极D属于同一层)电性连接，以增加存储电极SC1与存储电极SC2的截面积，借此可增加存储电容CST存储电荷的能力，但本揭露不以此为限。
绝缘层PV3例如设置于绝缘层ILD上且例如覆盖主动元件AC的源极S与漏极D以及走线CL。绝缘层PV3的材料可例如为无机材料(例如：氧化硅、氮化硅、氮氧化硅或上述至少二种材料的堆栈层)，但本揭露不以此为限。在一些实施例中，绝缘层PV3可为单层结构或多层结构，本揭露不以此为限。
绝缘层PV4例如设置于绝缘层PV3上。绝缘层PV4的材料可例如为无机材料(例如：氧化硅、氮化硅、氮氧化硅或上述至少二种材料的堆栈层)，但本揭露不以此为限。在一些实施例中，绝缘层PV4可为单层结构或多层结构，本揭露不以此为限。
连接垫CP例如设置于介质层ME上。在本实施例中，连接垫CP包括连接垫图案CP1、连接垫图案CP2以及连接垫图案CP3。连接垫图案CP1例如设置于栅绝缘层GI上，且例如与主动元件AC的栅极G属于同一层。连接垫图案CP2例如设置于绝缘层ILD上，且例如与主动元件AC的源极S以及漏极D属于同一层。在一些实施例中，绝缘层ILD具有暴露出部分的连接垫图案CP1的通孔V1，且连接垫图案CP2可通过通孔V1与连接垫图案CP1电性连接。连接垫图案CP3例如设置于绝缘层PV4上，其包括的材料可例如是金属氧化物导电材料(例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物)，但本揭露不以此为限。在一些实施例中，绝缘层PV3具有通孔V2，绝缘层PV4具有通孔V3，且通孔V2与通孔V3连通而一起暴露出部分的连接垫图案CP2，且连接垫图案CP3可通过连通的通孔V2及通孔V3与连接垫图案CP2电性连接。连接垫CP可例如与主动元件AC电性连接以作为转接或接地的用途，但本揭露不以此为限。
保护层PL例如设置于绝缘层PV3与绝缘层PV4之间，且被绝缘层PV4覆盖。保护层PL的材料可例如为有机材料(例如：聚酰亚胺系树脂、环氧系树脂或压克力系树脂)，但本揭露不以此为限。
在本实施例中，电路结构CS中的介质层ME具有阶梯状的轮廓MEP，其中相邻的介质层ME可形成电路结构CS的至少一开口OP，而暴露出部分的导电层M0(子层M02)。详细地说，开口OP例如由第一子开口OP1以及第二子开口OP2所定义出。第一子开口OP1例如是由绝缘层PV2的底表面、绝缘层PV2的侧表面、缓冲层BF的侧表面以及栅绝缘层GI的侧表面所定义出，且第二子开口OP2例如是由子层M02的顶表面、子层M03的侧表面以及绝缘层PV2的侧表面所定义出，其中第一子开口OP1与第二子开口OP2彼此连通。换句话说，第一子开口OP1与第二子开口OP2彼此连通定义至少一开口OP。
接合垫BS例如设置于电路结构CS上。在本实施例中，接合垫BS设置于至少一开口OP中，且可通过至少一开口OP而与导电层M0电性连接。接合垫BS例如包括有焊料BS1以及凸块BS2，其中焊料BS1设置于凸块BS2上，且部分的凸块BS2设置于至少一开口OP中而与导电层M1电性连接，但本揭露不以此为限。在其他的实施例中，接合垫BS可包括焊球、导电柱等结构。凸块BS2的材料可例如包括金属或合金。
芯片CHIP例如设置于接合垫BS上。在一些实施例中，芯片CHIP可包括通信元件。详细地说，芯片CHIP可例如包括变容二极管(varactor)、可变电容、射频辐射元件(radiofrequency radiation element)、可变电阻、相移器、放大器、天线、生物辨识传感器、石墨烯传感器、其余合适的元件或其组合。举例而言，本实施例的芯片CHIP包括有变容二极管。变容二极管可根据来自后续将介绍的驱动元件提供的信号来提供不同的电容值，即，通过改变变容二极管两端的电压可改变变容二极管的电容值的大小。因此，通过调整变容二极管的电容值，可使得本实施例的电子装置10a进行操作频段的调整，但本揭露不以此为限。
图2为本揭露第二实施例的电子装置的局部剖视示意图。须说明的是，图2的实施例可沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略相同技术内容的说明。
请参照图2，本实施例的电子装置10b与前述的电子装置10a的主要差异在于：电子装置10b的介质层ME’具有不同的阶梯状的轮廓MEP’。
详细地说，电子装置10b的介质层ME’包括侧表面ME1S、顶表面ME1T、侧表面ME2S、顶表面ME2T、侧表面ME3S以及顶表面ME3T，其中侧表面ME1S与导电层M0的子层M03的表面连接，顶表面ME1T与侧表面ME1S连接，侧表面ME2S与顶表面ME1T连接，顶表面ME2T与侧表面ME2S连接，侧表面ME3S与顶表面ME2T连接，且顶表面ME3T与侧表面ME3S连接，以形成介质层ME’的轮廓MEP’。
介质层ME’的侧表面ME1S、顶表面ME1T、侧表面ME2S、顶表面ME2T以及一部分的侧表面ME3S为绝缘层PV2的轮廓，介质层ME’的另一部分的侧表面ME3S为缓冲层BF的轮廓，且介质层ME的剩余部分的侧表面ME3S以及顶表面ME3T为栅绝缘层GI的轮廓。
另外，在本实施例中，开口OP’例如由第一子开口OP1、第二子开口OP2’以及第三子开口OP3所定义出。
第一子开口OP1例如是由绝缘层PV2的底表面、绝缘层PV2的侧表面(介质层ME’的侧表面ME3S)、缓冲层BF的侧表面以及栅绝缘层GI的侧表面所定义出，第二子开口OP2’例如是由绝缘层PV2的另一侧表面(介质层ME’的侧表面ME2S)以及绝缘层ILD的侧表面所定义出，且第三子开口OP3例如是由子层M02的顶表面、子层M03的侧表面以及绝缘层PV2的又一侧表面(介质层ME’的侧表面ME1S)所定义出，其中第一子开口OP1与第二子开口OP2’彼此连通，且第二子开口OP2’与第三子开口OP3彼此连通。
图3A至图3C为本揭露第一实施例的电子装置的制造方法的局部剖视示意图，且图4为依据图3C的区域R的放大俯视示意图。其可例如是电子装置10a的局部制作流程。
请参照图3A，进行步骤(1)：提供基板SB。基板SB包括的材料可参照前述实施例，于此不再赘述。
接着，进行步骤(2)：形成导电层M0于所述基板SB上。导电层M0的形成方法可例如是利用物理气相沉积法(Physical Vapor Deposition，PVD)、金属化学气相沉积法(Chemical Vapor Deposition，CVD)、电镀工艺(Electroplating)、化镀工艺(ChemicalPlating)、扩散工艺(Diffusion)、黄光显影工艺(Photolithography and Patterning)、激光工艺(Laser)、涂布工艺(Coating)或者其余合适的工艺形成于基板SB上，本揭露不以此为限。导电层M0包括的材料及其结构可参照前述实施例，于此不再赘述。
之后，进行步骤(3)：形成电路结构CS于所述导电层M0上。电路结构CS可例如是通过进行以下步骤形成，但本揭露不以此为限。
进行步骤(a)：形成绝缘层于所述导电层M0上。在本实施例中，形成的绝缘层包括多层结构，其包括绝缘层PV2、缓冲层BF以及栅绝缘层GI，但本揭露不以此为限。
首先，形成绝缘层PV2于导电层M0上。绝缘层PV2的形成方法可例如是利用化学气相沉积法、半导体工艺或者其余合适的工艺形成于导电层M0上，本揭露不以此为限。绝缘层PV2包括的材料可参照前述实施例，于此不再赘述。
接着，形成缓冲层BF于绝缘层PV2上。缓冲层BF的形成方法可例如是利用化学气相沉积法、半导体工艺或者其余合适的工艺形成于绝缘层PV2上，本揭露不以此为限。缓冲层BF包括的材料可参照前述实施例，于此不再赘述。
在本实施例中，在形成缓冲层BF于绝缘层PV2上之前，先形成遮光层BL以及存储电极SC1于绝缘层PV2上，其中之后形成的缓冲层BF覆盖遮光层BL以及存储电极SC1。遮光层BL以及存储电极SC1的形成方法可例如通过进行以下步骤形成。首先，利用物理气相沉积法或金属化学气相沉积法或者其余合适的工艺形成导电材料层(未示出)于绝缘层PV2上，接着，对导电材料层进行图案化工艺以各自形成遮光层BL以及存储电极SC1，但本揭露不以此为限。遮光层BL以及存储电极SC1包括的材料及其用途可参照前述实施例，于此不再赘述。
之后，形成栅绝缘层GI于缓冲层BF上。栅绝缘层GI的形成方法可例如是利用化学气相沉积法或者其余合适的工艺形成于缓冲层BF上，本揭露不以此为限。栅绝缘层GI包括的材料可参照前述实施例，于此不再赘述。
在本实施例中，在形成栅绝缘层GI于缓冲层BF上之前，先形成半导体层SE以及存储电极SC2于缓冲层BF上，其中之后形成的栅绝缘层GI覆盖半导体层SE以及存储电极SC2。半导体层SE以及存储电极SC2的形成方法可例如通过进行以下步骤形成。首先，利用化学气相沉积法或者其余合适的工艺形成导电材料层(未示出)于缓冲层BF上，接着，对导电材料层进行图案化工艺以各自形成半导体层SE以及存储电极SC2，但本揭露不以此为限。半导体层SE以及存储电极SC2包括的材料及其用途可参照前述实施例，于此不再赘述。
进行步骤(b)：图案化绝缘层PV2、缓冲层BF以及栅绝缘层GI以形成第一子开口OP1。
在本实施例中，第一子开口OP1可通过进行微影工艺以及蚀刻工艺而形成。举例而言，可先在栅绝缘层GI上形成多个光致刻蚀剂图案(未示出)，接着利用该些光致刻蚀剂图案作为掩膜以移除部分的绝缘层PV2、部分的缓冲层BF以及部分的栅绝缘层GI，而形成第一子开口OP1。第一子开口OP1例如是由绝缘层PV2的底表面PV2_B1、绝缘层PV2的侧表面PV2_S1、缓冲层BF的侧表面BF_S1以及栅绝缘层GI的侧表面GI_S1所定义出。从另一个角度来看，第一子开口OP1未暴露出导电层M0。
进行步骤(c)：形成主动元件层ACL于绝缘层PV2上。
请参照图3B，在本实施例中，于形成第一子开口OP1之后，在栅绝缘层GI上形成栅极G，其中栅极G例如在基板SB的俯视方向n上至少部分地与半导体层SE重叠。栅极G的形成方法可例如通过进行以下步骤形成。首先，利用物理气相沉积法或金属化学气相沉积法或者其余合适的工艺形成导电材料层(未示出)于缓冲层BF上，接着，对导电材料层进行图案化工艺以形成栅极G，但本揭露不以此为限。栅极G包括的材料及其用途可参照前述实施例，于此不再赘述。
接着，在栅绝缘层GI上形成绝缘层ILD，其中绝缘层ILD覆盖栅极G，且覆盖栅绝缘层GI以及缓冲层BF。绝缘层ILD的形成方法可例如是利用化学气相沉积法或者其余合适的工艺形成于栅绝缘层GI上，本揭露不以此为限。绝缘层ILD包括的材料可参照前述实施例，于此不再赘述。
之后，在绝缘层ILD上形成源极S以及漏极D，其中源极S以及漏极D例如彼此分离并各自通过贯穿绝缘层ILD以及栅绝缘层GI的通孔VS与通孔VD与半导体层SE电性连接。源极S以及漏极D的形成方法可例如通过进行以下步骤形成。首先，利用物理气相沉积法或金属化学气相沉积法或者其余合适的工艺形成导电材料层(未示出)于绝缘层ILD上，接着，对导电材料层进行图案化工艺以各自形成源极S以及漏极D，但本揭露不以此为限。源极S以及漏极D包括的材料及其用途可参照前述实施例，于此不再赘述。
至此，形成主动元件AC于绝缘层PV2上，其中主动元件AC包括上述的栅极G、源极S、漏极D以及半导体层SE。
然后，在绝缘层ILD上形成绝缘层PV3，其中绝缘层PV3覆盖源极S与漏极D。绝缘层PV3的形成方法可例如是利用化学气相沉积法或者其余合适的工艺形成于绝缘层ILD上，本揭露不以此为限。绝缘层PV3包括的材料可参照前述实施例，于此不再赘述。
之后，在绝缘层PV3上形成保护层PL以及绝缘层PV4，其中绝缘层PV4覆盖保护层PL。保护层PL以及绝缘层PV4的形成方法可例如是利用化学气相沉积法或者其余合适的工艺形成于绝缘层PV3上，本揭露不以此为限。保护层PL以及绝缘层PV4各自包括的材料可参照前述实施例，于此不再赘述。
进行步骤(d)：图案化主动元件层ACL以形成第二子开口OP2，
在本实施例中，第二子开口OP2可通过进行微影工艺以及蚀刻工艺而形成。举例而言，可先在绝缘层PV4上形成多个光致刻蚀剂图案(未示出)，接着利用该些光致刻蚀剂图案作为掩膜以移除部分的绝缘层PV4、部分的绝缘层PV3、部分的绝缘层PV2以及部分的子层M03，而形成第二子开口OP2。第二子开口OP2例如是由子层M02的顶表面M02_T、子层M03的侧表面M03_S以及绝缘层PV2的侧表面PV2_S2所定义出。从另一个角度来看，第二子开口OP2暴露出导电层M0。
在本实施例中，第二子开口OP2于基板SB的俯视方向n上对应第一子开口OP1以定义开口OP。详细地说，在形成第一子开口OP1之后，因移除了部分绝缘层PV2而暴露出绝缘层PV2的底表面PV2_B1。之后，对上述暴露出绝缘层PV2的部分底表面PV2_B1进行蚀刻工艺，以继续移除部分绝缘层PV2，且亦移除部分的子层M03直至暴露出子层M02的顶表面M02_T。通过上述的形成第一子开口OP1与第二子开口OP2的工艺，使得第一子开口OP1与第二子开口OP2的形成定义出了介质层ME(包括绝缘层PV2、缓冲层BF以及栅绝缘层GI)的阶梯状的轮廓MEP，其中介质层ME的轮廓MEP的特征已描述于上述实施例中，于此不再赘述。相对地，由于与介质层ME的轮廓MEP对应，开口OP亦具有阶梯状的轮廓。
请参照图4，图4示出了定义出部分第二子开口OP2的绝缘层PV2、定义出部分第一子开口OP1的栅绝缘层GI以及暴露出的子层M02，其中第二子开口OP2与第一子开口OP1可例如在第一方向d1以及第二方向d2上具有间隔，其中第一方向d1与第二方向d2正交，且第一方向d1以及第二方向d2与基板SB的俯视方向n正交。详细地说，第二子开口OP2与第一子开口OP1之间在第一方向d1上具有间隔I1，第二子开口OP2与第一子开口OP1之间在和第一方向d1相反的方向上具有间隔I2，第二子开口OP2与第一子开口OP1之间在第二方向d2上具有间隔I3，第二子开口OP2与第一子开口OP1之间在和第二方向d2相反的方向上具有间隔I4。在本实施例中，间隔I1、间隔I2、间隔I3以及间隔I4至少大于或等于5微米。由于在形成第二子开口OP2时可能产生的工艺偏移约为2微米，通过使间隔I1、间隔I2、间隔I3以及间隔I4至少大于或等于5微米，可减少因形成第二子开口OP2时可能产生的工艺偏移导致开口OP的形状不佳而增加形成接合垫BS的难度；或者减少后续形成的接合垫BS与其余导电层产生短路等问题。
请参照图3C，在本实施例中，于形成至少一开口OP之后，进行步骤(4)：形成接合垫BS于至少一开口OP中。
接合垫BS包括的材料及其结构可参照前述实施例，于此不再赘述。在一些实施例中，可先在至少一开口OP中形成接合垫BS中的凸块BS2。在本实施例中，接合垫BS中的凸块BS2的材料可为金与镍的合金，其可通过无电镀镍浸金(electroless nickel immersiongold，ENIG)的技术形成，但本揭露不以此为限。之后，可利用电镀、印刷、回焊或者其余合适的工艺以在凸块BS2上形成焊料BS1，但本揭露不以此为限。
在一些实施例中，在形成接合垫BS于至少一开口OP中之前，可先对被至少一开口OP暴露出的子层M02的顶表面M02_T进行表面处理工艺。表面处理工艺可例如用于移除或减少残渣以清洁子层M02的顶表面M02_T，其中残渣可例如包括原生氧化物膜(例如氧化铜)等。对暴露出的子层M02的顶表面M02_T进行表面处理工艺可例如包括利用磨料对子层M02的顶表面M02_T进行喷砂工艺、对子层M02的顶表面M02_T进行微蚀刻工艺或者进行其余合适的工艺，以使子层M02的顶表面M02_T变得相对粗糙，使得后续形成的接合垫BS可与子层M02达到更好的接合。
另外，在本实施例中，在形成接合垫BS于至少一开口OP之后，进行步骤(5)：提供芯片CHIP于接合垫BS上，其中芯片CHIP与导电层M0电性连接。芯片CHIP可例如通过进行合适的工艺(例如拾取与放置技术)接合至接合垫BS上，本揭露不以此为限。芯片CHIP的种类及其功能可参照前述实施例，于此不再赘述。
图5A至图5D为本揭露第一实施例的电子装置的制造方法的局部剖视示意图，且图6为依据图5D的区域R’的放大俯视示意图，其可例如是电子装置10b的局部制作流程。须说明的是，图5A至图5D以及图6的实施例可各自沿用图3A至图3C以及图4的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略相同技术内容的说明。
请参照图5A，进行步骤(1)：提供基板SB。
接着，进行步骤(2)：形成导电层M0于所述基板SB上。
之后，进行步骤(3’)：形成电路结构CS于所述导电层M0上。电路结构CS可例如是通过进行以下步骤形成，但本揭露不以此为限。
进行步骤(a)：形成绝缘层PV2、缓冲层BF以及栅绝缘层GI于所述导电层M0上。
进行步骤(b)：图案化绝缘层PV2、缓冲层BF以及栅绝缘层GI以形成第一子开口OP1。
进行步骤(c’)：形成主动元件层ACL于绝缘层PV2上。
请参照图5B以及图5C，在本实施例中，于形成第一子开口OP1之后，在栅绝缘层GI上形成栅极G，其中栅极G例如在基板SB的俯视方向n上至少部分地与半导体层SE重叠。
接着，在栅绝缘层GI上形成绝缘层ILD，其中绝缘层ILD覆盖栅极G，且覆盖栅绝缘层GI以及缓冲层BF。
之后，图案化绝缘层ILD以形成第二子开口OP2’。在本实施例中，还更包括图案化绝缘层PV2以形成第二子开口OP2’。
在本实施例中，第二子开口OP2’可通过进行微影工艺以及蚀刻工艺而形成。举例而言，可先在绝缘层ILD上形成多个光致刻蚀剂图案(未示出)，接着利用该些光致刻蚀剂图案作为掩膜以移除部分的绝缘层ILD以及部分的绝缘层PV2，而形成第二子开口OP2’。第二子开口OP2’例如是由绝缘层PV2的顶表面PV2_B2、绝缘层PV2的侧表面PV2_S2’以及绝缘层ILD的侧表面ILD_S所定义出。
然后，在绝缘层ILD上形成源极S以及漏极D，其中源极S以及漏极D例如彼此分离并各自通过贯穿绝缘层ILD以及栅绝缘层GI的通孔VS与通孔VD与半导体层SE电性连接。
至此，形成主动元件AC于绝缘层PV2上，其中主动元件AC包括上述的栅极G、源极S、漏极D以及半导体层SE。
然后，在绝缘层ILD上形成绝缘层PV3，其中绝缘层PV3覆盖源极S与漏极D。
之后，在绝缘层PV3上形成保护层PL以及绝缘层PV4，其中绝缘层PV4覆盖保护层PL。
进行步骤(d’)：图案化主动元件层ACL以形成第三子开口OP3。
在本实施例中，第三子开口OP3可通过进行微影工艺以及蚀刻工艺而形成。举例而言，可先在绝缘层PV4上形成多个光致刻蚀剂图案(未示出)，接着利用该些光致刻蚀剂图案作为掩膜以移除部分的绝缘层PV4、部分的绝缘层PV3、部分的绝缘层PV2以及部分的子层M03，而形成第三子开口OP3。第三子开口OP3例如是由子层M02的顶表面M02_T、子层M03的侧表面M03_S以及绝缘层PV2的侧表面PV2_S3所定义出。从另一个角度来看，第三子开口OP3暴露出导电层M0。
在本实施例中，第三子开口OP3、第二子开口OP2’与第一子开口OP1于基板SB的俯视方向n上对应以定义开口OP’。详细地说，在形成第一子开口OP1之后，因移除了部分绝缘层PV2而暴露出绝缘层PV2的底表面PV2_B1。之后，对上述暴露出绝缘层PV2的部分底表面PV2_B1进行蚀刻工艺，以继续移除部分绝缘层PV2，而暴露出绝缘层PV2的底表面PV2_B2。然后，对上述暴露出绝缘层PV2的部分底表面PV2_B2进行蚀刻工艺，以继续移除部分绝缘层PV2，且亦移除部分的子层M03直至暴露出子层M02的顶表面M02_T。通过上述的形成第一子开口OP1、第二子开口OP2’与第三子开口OP3的工艺，使得第一子开口OP1、第二子开口OP2’与第三子开口OP3的形成定义出了介质层ME’(包括绝缘层PV2、缓冲层BF以及栅绝缘层GI)的阶梯状的轮廓MEP’，其中介质层ME’的轮廓MEP’的特征已描述于上述实施例中，于此不再赘述。相对地，由于与介质层ME的轮廓MEP对应，开口OP’亦具有阶梯状的轮廓
请参照图5D，在本实施例中，于形成至少一开口OP’之后，进行步骤(4)：形成接合垫BS于至少一开口OP’中。
在一些实施例中，在形成接合垫BS于至少一开口OP’中之前，可先对暴露出的子层M02的顶表面M02_T进行表面处理工艺，以使子层M02的顶表面M02_T变得相对粗糙，使得后续形成的接合垫BS可与子层M02达到更好的接合。
另外，在本实施例中，在形成接合垫BS于至少一开口OP’之后，进行步骤(5)：提供芯片CHIP于接合垫BS上，其中芯片CHIP与导电层M0电性连接。芯片CHIP可例如通过进行合适的工艺(例如拾取与放置技术)接合至接合垫BS上，本揭露不以此为限。
请参照图6，图6示出了定义出部分第三子开口OP3的绝缘层PV2、第二子开口OP2’的绝缘层ILD、定义出部分第一子开口OP1的栅绝缘层GI以及暴露出的子层M02，其中第三子开口OP3与第二子开口OP2可例如在第一方向d1以及第二方向d2上具有间隔，且第二子开口OP2与第一子开口OP1可例如在第一方向d1以及第二方向d2上具有间隔。详细地说，第三子开口OP3与第二子开口OP2’之间在第一方向d1上具有间隔I5，第三子开口OP3与第二子开口OP2’之间在和第一方向d1相反的方向上具有间隔I6，第三子开口OP3与第二子开口OP2’之间在第二方向d2上具有间隔I7，第三子开口OP3与第二子开口OP2’之间在和第二方向d2相反的方向上具有间隔I8。另外，第二子开口OP2’与第一子开口OP1之间在第一方向d1上具有间隔I9，第二子开口OP2’与第一子开口OP1之间在和第一方向d1相反的方向上具有间隔I10，第二子开口OP2’与第一子开口OP1之间在第二方向d2上具有间隔I11，第二子开口OP2’与第一子开口OP1之间在和第二方向d2相反的方向上具有间隔I12。在本实施例中，间隔I5、间隔I6、间隔I7、间隔I8、间隔I9、间隔I10、间隔I11以及间隔I12至少大于或等于5微米。由于在形成第二子开口OP2’与第三子开口OP3时产生的工艺偏移约为2微米，通过使间隔I5、间隔I6、间隔I7、间隔I8、间隔I9、间隔I10、间隔I11以及间隔I12至少大于或等于5微米，可减少因形成第二子开口OP2’与第三子开口OP3时产生的工艺偏移导致开口OP’的形状不加而增加形成接合垫BS的难度；或者减少后续形成的接合垫BS与其余导电层产生短路的问题等。
图7A为依据图6的剖线A-A’的一实施例的电子装置的开口的阶梯状轮廓的局部放大示意图。
在本实施例中，用于形成第一子开口OP1、第二子开口OP2’以及第三子开口OP3的蚀刻工艺包括湿式蚀刻工艺、干式蚀刻工艺或其组合。在湿式蚀刻工艺中，蚀刻氧化硅的速率大于蚀刻氮化硅的速率。相对地，在干式蚀刻工艺中，蚀刻氧化硅的速率小于蚀刻氮化硅的速率。
在图7A示出的实施例中，(1)绝缘层PV2的材料为氮化硅；(2)缓冲层BF包括有依序层叠的缓冲层BF1以及缓冲层BF2，其中缓冲层BF1的材料为氮化硅，且缓冲层BF2的材料为氧化硅；(3)栅绝缘层GI包括有依序层叠的栅绝缘层GI1以及栅绝缘层GI2，其中栅绝缘层GI1的材料为氧化硅，且栅绝缘层GI2的材料为氮化硅；(4)绝缘层ILD包括有依序层叠的绝缘层ILD1以及绝缘层ILD2，其中绝缘层ILD1的材料为氧化硅，且绝缘层ILD2的材料为氮化硅；(5)绝缘层PV3的材料为氮化硅；(6)绝缘层PV4的材料为氮化硅。
图7A示出的第一子开口OP1、第二子开口OP2’以及第三子开口OP3皆是由进行湿式蚀刻工艺而形成，因此，栅绝缘层GI1将因蚀刻速率较大而其边缘相对于栅绝缘层GI2更为内缩，且绝缘层ILD1将因蚀刻速率较大而其边缘相对于绝缘层ILD2更为内缩。
图7B为依据图6的剖线A-A’的一实施例的电子装置的开口的阶梯状轮廓的局部放大示意图。须说明的是，图7B的实施例可沿用图7A的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略相同技术内容的说明。
请参照图7B，其与图7A示出的实施例的主要差异在于：图7B示出的第一子开口OP1、第二子开口OP2’以及第三子开口OP3皆是由进行干式蚀刻工艺而形成，因此，栅绝缘层GI1将因蚀刻速率较小而其边缘相对于栅绝缘层GI2更为超出，且绝缘层ILD1将因蚀刻速率较小而其边缘相对于绝缘层ILD2更为超出。
基于此，根据不同绝缘材料相对于不同蚀刻工艺的蚀刻速率，通过使形成第一子开口OP1、第二子开口OP2’以及第三子开口OP3的蚀刻工艺包括湿式蚀刻工艺以及干式蚀刻工艺的搭配，可使其定义出的开口OP’具有更完整的阶梯状轮廓，借此可进一步降低形成的开口OP’产生缺陷的可能性，使得本实施例的电子装置10b的可靠度提升。
值得说明的是，本实施例亦适用于定义出开口OP的电子装置10a中的第一子开口OP1以及第二子开口OP2。
根据上述，在本揭露的一些实施例的电子装置及其制造方法中，用于使芯片的接合垫与导电层接合的开口可例如通过进行多次蚀刻工艺而具有阶梯状轮廓，借此可降低形成的通孔产生缺陷的可能性，使得本揭露的电子装置的可靠度提升。
另外，在本揭露的一些实施例的电子装置的制造方法中，用于使芯片的接合垫与导电层接合的开口由多个子开口定义出，其中通过使湿式蚀刻工艺以及干式蚀刻工艺的组合来形成该些子开口，可使形成的开口具有更完整的阶梯状轮廓，借此可进一步降低形成的通孔产生缺陷的可能性，使得本揭露的电子装置的可靠度提升。
最后应说明的是：以上各实施例仅用以说明本揭露的技术方案，而非对其限制；尽管参照前述各实施例对本揭露进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本揭露各实施例技术方案的范围。各实施例间的特征只要不违背发明精神或相冲突，均可任意混合搭配使用。

Claims (10)

1.一种电子装置的制造方法，其特征在于，包括：
提供基板；
形成导电层于所述基板上；
形成电路结构于所述导电层上；以及
图案化所述电路结构以形成至少一开口，
其中所述至少一开口具有阶梯状轮廓。
2.根据权利要求1所述的电子装置的制造方法，其特征在于，形成所述电路结构于所述导电层上的步骤包括：
形成介质层于所述导电层上；
图案化所述介质层以形成第一子开口；
形成主动元件层于所述介质层上；以及
图案化所述主动元件层以形成第二子开口，
其中所述第二子开口于所述基板的俯视方向上对应所述第一子开口以定义所述至少一开口。
3.根据权利要求1所述的电子装置的制造方法，其特征在于，还包括：
形成接合垫于所述至少一开口中；以及
提供芯片于所述接合垫上，其中所述芯片与所述导电层电性连接。
4.根据权利要求3所述的电子装置的制造方法，其特征在于，所述至少一开口暴露出部分的所述导电层，且在形成所述接合垫于所述至少一开口中之前，对暴露出的所述导电层的顶表面进行表面处理工艺。
5.根据权利要求3所述的电子装置的制造方法，其特征在于，在形成所述电路结构于所述导电层上的步骤中，形成主动元件，且所述主动元件与所述芯片电性连接。
6.根据权利要求1所述的电子装置的制造方法，其特征在于，形成所述电路结构于所述导电层上的步骤包括：
形成第一绝缘层于所述导电层上；
图案化所述第一绝缘层以形成第一子开口；
形成主动元件层于所述第一绝缘层上，其中在形成所述主动元件层的步骤中形成第二子开口；以及
图案化所述主动元件层以形成第三子开口，
其中所述第三子开口、所述第二子开口与所述第一子开口于所述基板的俯视方向上对应以定义所述至少一开口。
7.根据权利要求6所述的电子装置的制造方法，其特征在于，形成所述主动元件层于所述第一绝缘层上包括以下步骤：
形成第二绝缘层于图案化的所述第一绝缘层上；以及
图案化所述第二绝缘层以形成所述第二子开口。
8.一种电子装置，其特征在于，包括：
基板；
导电层，设置于所述基板上；
电路结构，设置于所述导电层上且包括至少一开口；
接合垫，设置于所述至少一开口中；以及
芯片，设置于所述接合垫上且与所述导电层电性连接，
其中所述至少一开口具有阶梯状轮廓。
9.根据权利要求8所述的电子装置，其特征在于，还包括至少一薄膜晶体管，所述至少一薄膜晶体管与所述芯片电性连接。
10.根据权利要求9所述的电子装置，其特征在于，所述至少一薄膜晶体管包括非晶硅。
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