CN116867264A - 半导体器件层间介质间隙填充方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 239000011229 interlayer Substances 0.000 title claims abstract description 23
- 238000000231 atomic layer deposition Methods 0.000 claims abstract description 28
- 238000001312 dry etching Methods 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000006557 surface reaction Methods 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 238000005429 filling process Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000010410 layer Substances 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004074 SiF6 Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910004014 SiF4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
本发明公开了一种半导体器件层间介质间隙填充方法，属于半导体制造领域，包括步骤：在通过半导体制造方法形成单元位线并进行层间介质间隙填充工艺的工艺中，利用以原子层沉积方式形成的氧化膜将位线间隙以衬垫形态沉积，再通过表面反应干法蚀刻方式蚀刻间隙间的氧化膜，再以原子层沉积方式的氧化膜填埋位线间隙。本发明更易于调整刻蚀目标，保护下部结构；可将细密的、更高质量的氧化膜填充在间隙间，降低成本，特别是对半导体元件越细密的器件制造工艺，越能体现出工艺扩张性越好。
Description
技术领域
本发明涉及到半导体制造领域，更为具体的，涉及一种半导体器件层间介质间隙填充方法。
背景技术
如图1所示，通过半导体元件的制造方法形成DRAM单元位线后，以沉积预衬垫氧化膜，旋涂绝缘介质涂层及利用700℃以上的间歇式退火炉的退火方法进行层间介质间隙填充工艺。但精密图案的单元位线间隙在衬垫氧化膜沉积后，能够填入旋涂绝缘介质的空间变得非常窄，填入其中的旋涂绝缘介质物质在退火之后也可能成为比一般氧化膜蚀刻速率更快的不稳定膜。假如去除氧化膜并扩大填埋间隙的话，对晶圆正面进行保护的氮化硅膜会与旋涂绝缘介质的附着力发生不良作用，导致后续工艺出现问题。
如图2中第(1)部分所示，通过阶梯覆盖性优异的原子层沉积方式的氧化膜进行层间介质间隙填充时，由于位线的侧壁表面或整体轮廓不一致，所以即便沉积了原子层沉积方式的氧化膜，也难以完全去除间隙间的接缝。
如图2中第(2)部分所示，为去除原子层沉积氧化膜的接缝，利用DEP/ETCH/DEP方式时，由于位线间隙窄，干法刻蚀速率快，且选择比小，所以会发生位线顶部与边缘过度蚀刻的现象。
现有解决方案中，由应用材料公司提供的一种方案，如图3所示，利用NH4F的表面反应去除硅表面生成的氧化膜(SiO2)并改善粗糙感，以及改善硅与金属物质的接触电阻而开发的表面蚀刻技术，蚀刻选择比可利用SiO2:Si>20:1,SiO2:Si3N4>5:1，能够有效去除SiO2氧化膜。
基于表面反应干法刻蚀，首先在NH3气体与NF3气体混合的状态下以远程等离子方法生成NH4F并注入至腔室，然后与晶圆表面的SiO2氧化膜反应形成(NH4)SiF6，之后使之接近令晶圆维持180℃的上端加热器，晶圆表面的(NH4)SiF6升华为SiF4及NH3气体状态，而后蚀刻晶圆表面。该解决方案仍然没有较好的解决层间介质间隙填充工艺存在刻蚀目标调整难度高、填充质量较低和成本高等问题。
发明内容
本发明的目的在于克服现有技术的不足，提供一种半导体器件层间介质间隙填充方法，更易于调整刻蚀目标，保护下部结构；可将细密的、更高质量的氧化膜填充在间隙间，降低成本，特别是对半导体元件越细密的器件制造工艺，越能体现出工艺扩张性越好。
本发明的目的是通过以下方案实现的：
一种半导体器件层间介质间隙填充方法，包括步骤：在通过半导体制造方法形成单元位线并进行层间介质间隙填充工艺的工艺中，利用以原子层沉积方式形成的氧化膜将位线间隙以衬垫形态沉积，再通过表面反应干法蚀刻方式蚀刻间隙间的氧化膜，再以原子层沉积方式形成的氧化膜填埋位线间隙。
进一步地，以衬垫形态被使用的原子层沉积方式形成的氧化膜在300℃以上的温度中进行。
进一步地，以衬垫形态被使用的原子层沉积方式形成的氧化膜包括由等离子体作用形成的氧化膜或由加热作用后的氧化膜。
进一步地，所述表面反应干法蚀刻方式蚀刻间隙间的氧化膜，采用的是NH4F气体。
进一步地，完成间隙填埋的原子层沉积方式的氧化膜包括由等离子体作用形成的氧化膜或由加热作用后的氧化膜。
进一步地，包括步骤：控制间隙在50％以上、厚度90％以下的尺寸进行沉积。
本发明的有益效果包括：
1.比起现有的DEP/ETCH/DEP间隙填充工艺，更易于调整刻蚀目标，保护下部结构；
2.比起现有的旋涂绝缘介质涂层/退火方法，可将细密的、更高质量的氧化膜填充在间隙间；
3.本发明不使用价格昂贵的SOD溶液，所以可减少费用，降低成本；
4.本发明特别是对半导体元件越细密的器件制造工艺，越能体现出工艺扩张性越好。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为半导体元件的制造方法示意图；其中，(a)表示宽位线空间示意图，(b)表示窄位线空间示意图，Capping SiN表示氮化硅封层，un-densified SOD表示不致密的旋涂绝缘介质，Cell Bit Line表示位线，SOD表示旋涂绝缘介质；
图2为原子层沉积方式的氧化膜进行层间介质间隙填充工艺示意图；其中，(1)为原子层沉积SiO层示意图；(2)为利用干法刻蚀原子层沉积的SiO层背面示意图；
图3为应用材料公司提供的现有设备及制造工艺示意图；
图4为利用了表面反应刻蚀的层间介质间隙填充形成方法概略图及本发明方法步骤顺序示意图；其中，(A)表示在位线形成后，部分沉积以原子层沉积方式形成氧化膜的阶段；(B)表示进行表面反应刻蚀的阶段；(C)表示在(B)阶段之后，再沉积原子层沉积方式形成氧化膜，完成间隙填埋的阶段。
具体实施方式
本说明书中所有实施例公开的所有特征，或隐含公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合和/或扩展、替换。
实施例1：一种半导体器件层间介质间隙填充方法，包括步骤：在通过半导体制造方法形成单元位线并进行层间介质间隙填充工艺的工艺中，利用以原子层沉积方式形成的氧化膜将位线间隙以衬垫形态沉积，再通过表面反应干法蚀刻方式蚀刻间隙间的氧化膜，再以原子层沉积方式的氧化膜填埋位线间隙。
本实施例是利用阶梯覆盖性表现优异的原子层沉积氧化膜与硅表面氧化膜，以及粗糙度缓化的表面反应干法刻蚀来代替单元位线的层间介质旋涂绝缘介质间隙填充工艺，完成位线间隙的层间介质的间隙填充。
在具体应用时，图4(A)位线形成后，部分沉积原子层沉积方式氧化膜的阶段，将位线间隙的90％左右用填埋的厚度目标来沉积。
在具体应用时，图4(B)进行表面反应刻蚀的阶段，晶圆上端的①区域与常规干法刻蚀相比，因其缓慢的刻蚀速度，在对下部结构进行保护的同时按期望目标实施刻蚀，可获得扩大间隙的效果。相反，间隙的下方②区域因其表面气体未充分供应，原子层沉积形成氧化膜充分填埋间隙，表面的粗糙可得到缓解。通过这种方法可保护下部结构，在没有接缝的情况下扩大填埋间隙时所需空间。
在具体应用时，图4(C)之后再沉积原子层沉积方式的氧化膜，完成间隙填埋。
实施例2：在实施例1的基础上，以衬垫形态被使用的原子层沉积方式的氧化膜在300℃以上的温度中进行。
实施例3：在实施例1的基础上，以衬垫形态被使用的原子层沉积方式形成的氧化膜包括由等离子体作用形成的氧化膜或由加热作用后的氧化膜。
实施例4：在实施例1的基础上，表面反应干法蚀刻方式蚀刻间隙间的氧化膜，采用的是NH4F气体。
实施例5：在实施例1的基础上，完成间隙填埋的原子层沉积方式的氧化膜包括由等离子体作用形成的氧化膜或由加热作用后的氧化膜。
实施例6：在实施例2的基础上，包括步骤：控制间隙在50％以上、厚度90％以下的尺寸进行沉积。
本发明未涉及部分均与现有技术相同或可采用现有技术加以实现。
上述技术方案只是本发明的一种实施方式，对于本领域内的技术人员而言，在本发明公开了应用方法和原理的基础上，很容易做出各种类型的改进或变形，而不仅限于本发明上述具体实施方式所描述的方法，因此前面描述的方式只是优选的，而并不具有限制性的意义。
Claims (6)
1.一种半导体器件层间介质间隙填充方法，其特征在于，包括步骤：在通过半导体制造方法形成单元位线并进行层间介质间隙填充工艺的工艺中，利用以原子层沉积方式形成的氧化膜将位线间隙以衬垫形态沉积，再通过表面反应干法蚀刻方式蚀刻间隙间的氧化膜，再以原子层沉积方式形成的氧化膜填埋位线间隙。
2.根据权利要求1所述的半导体器件层间介质间隙填充方法，其特征在于，以衬垫形态被使用的原子层沉积方式形成的氧化膜在300℃以上的温度中进行。
3.根据权利要求1所述的半导体器件层间介质间隙填充方法，其特征在于，以衬垫形态被使用的原子层沉积方式形成的氧化膜包括由等离子体作用形成的氧化膜或由加热作用后的氧化膜。
4.根据权利要求1所述的半导体器件层间介质间隙填充方法，其特征在于，所述表面反应干法蚀刻方式蚀刻间隙间的氧化膜，采用的是NH4F气体。
5.根据权利要求1所述的半导体器件层间介质间隙填充方法，其特征在于，完成间隙填埋的原子层沉积方式的氧化膜包括由等离子体作用形成的氧化膜或由加热作用后的氧化膜。
6.根据权利要求2所述的半导体器件层间介质间隙填充方法，其特征在于，包括步骤：控制间隙在50％以上、厚度90％以下的尺寸进行沉积。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210295040.8A CN116867264A (zh) | 2022-03-24 | 2022-03-24 | 半导体器件层间介质间隙填充方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210295040.8A CN116867264A (zh) | 2022-03-24 | 2022-03-24 | 半导体器件层间介质间隙填充方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116867264A true CN116867264A (zh) | 2023-10-10 |
Family
ID=88232726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210295040.8A Pending CN116867264A (zh) | 2022-03-24 | 2022-03-24 | 半导体器件层间介质间隙填充方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116867264A (zh) |
-
2022
- 2022-03-24 CN CN202210295040.8A patent/CN116867264A/zh active Pending
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| PB01 | Publication | ||
| PB01 | Publication | ||
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