CN116830462A - 用于非线性***的查找表 - Google Patents

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CN116830462A CN202280011302.1A CN202280011302A CN116830462A CN 116830462 A CN116830462 A CN 116830462A CN 202280011302 A CN202280011302 A CN 202280011302A CN 116830462 A CN116830462 A CN 116830462A
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V·A·彭塔科塔
斯里尼瓦斯·库马尔·雷迪·纳鲁
C·谢蒂
易莎恩·米格拉尼
N·什里瓦斯塔瓦
N·拉贾戈帕尔
S·杜桑德
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Abstract

在所描述的示例中，一种电路(100)包括多路复用器(112)。多路复用器(112)接收输入电压(110)和校准信号。模数转换器(ADC)(106)耦合到该多路复用器(112)并且响应于该校准信号而生成输出代码。存储电路(108)耦合到该ADC(106)并且将表示该校准信号的输入代码存储在与该输出代码相对应的地址处。所存储的输入代码包括索引值和粗略值。

Description

用于非线性***的查找表
本文总体上涉及模数转换器，并且更具体地涉及在ADC中使用查找表(LUT)。
背景技术
在许多电子设备中，使用模数转换器(ADC)将模拟输入电压转换为数字输出信号。用于对射频(RF)采样接收器中的信号进行数字化的ADC可能需要以高速进行操作。这样的速度可以是每秒千兆个样本(GSPS)的数量级。然而，对于以这样的高速进行操作的ADC，需要校正高速ADC的非线性。
发明内容
在所描述的示例中，一种电路包括多路复用器。多路复用器接收输入电压和校准信号。模数转换器(ADC)耦合到多路复用器并且响应于校准信号而生成输出代码。存储电路耦合到ADC并且将表示校准信号的输入代码存储在与输出代码相对应的地址处。所存储的输入代码包括索引值和粗略值。
本披露还涉及一种方法，该方法包括：接收输入电压和校准信号，由模数转换器(ADC)响应于校准信号而生成输出代码，以及将表示校准信号的输入代码存储在与输出代码相对应的地址处，所存储的输入代码包括索引值和粗略值。
本披露还涉及一种设备，该设备包括：处理器；存储器，该存储器耦合到处理器；以及电路，该电路耦合到处理器和存储器。该电路包括多路复用器。多路复用器接收输入电压和校准信号。模数转换器(ADC)耦合到多路复用器并且响应于校准信号而生成输出代码。存储电路耦合到ADC并且将表示校准信号的输入代码存储在与输出代码相对应的地址处。所存储的输入代码包括索引值和粗略值。
附图说明
图1是根据示例实施例的电路的框图；
图2是图示了根据实施例的使用存储电路中的查找表将原始数据转换为最终输出的方法的框图；
图3是根据示例实施例的图1所示的电路的一部分的框图；
图4是根据示例实施例的电路操作方法的流程图；
图5是其中可以实施示例实施例的若干方面的示例设备的框图；
图6是根据示例实施例的后端模数转换器的框图；
图7是根据示例实施例的用于将图6中所示的多比特级连接至多个单比特级中的第一单比特级的组合器的框图；
图8是图示了根据示例实施例的分别由图6的后端ADC的与门和延迟比较器生成的与门延迟和比较器延迟的曲线图，其中，与门延迟和比较器延迟是输入信号延迟的函数；
图9是图示了根据示例实施例的输出信号延迟随图8的输入信号延迟而变化的曲线图；以及
图10是根据示例实施例的用于图6的后端ADC的与符号输出电路和延迟输出电路合并的比较器电路的示例的电路图。
在附图中使用相同的附图标记或其他附图标号来指定(在功能上和/或结构上)相同或相似的特征。
具体实施方式
于2022年1月5日提交的名称为“Calibration Scheme for a Non-Linear ADC[用于非线性ADC的校准方案]”(TI-100164)且分配的序列号为17/568,972的共同转让专利申请通过援引以其全文并入本文。
图1是根据示例实施例的电路100的框图。电路100包括校准引擎102、数模转换器(DAC)104、模数转换器(ADC)106和存储电路108。DAC 104耦合到校准引擎102。ADC 106耦合到校准引擎102、存储电路108和DAC 104(经由多路复用器M 112)。存储电路108也耦合到校准引擎102。在示例实施例中，存储电路108可以实施LUT(查找表)。
多路复用器M 112耦合在DAC 104与ADC 106之间。多路复用器M 112还耦合到校准引擎102。多路复用器M 112接收输入电压Vin 110，并且选择性地输出输入电压Vin 110或DAC 104的输出。ADC 106包括前置放大器阵列116、延迟多路复用器DM 120和后端ADC 124。前置放大器阵列116耦合到多路复用器M 112并且包括多个前置放大器。延迟多路复用器DM120耦合到前置放大器阵列116。后端ADC 124耦合到延迟多路复用器DM 120。存储电路108耦合到后端ADC 124。存储电路108可以由数字存储器电路(例如，RAM、ROM)、寄存器和/或触发器构成。存储电路108可以是常规存储器电路的一部分或数字处理器***的一部分。在一个示例中，校准引擎102是处理单元、数字信号处理器(DSP)、处理器和/或可编程逻辑器件，或者是其一部分。校准引擎102可以包括存储器和逻辑。在一些示例实施例中，ADC 106可以被实施为电压到延迟转换器(“V2D”)。这样的V2D转换器的示例在共同转让的美国专利10,284,188、106733,456、10,673,452以及10,673,453中进行了描述，这些美国专利中的每一个均通过援引以其全文并入本文。
在一些示例实施例中，ADC 106的每个部件都能够独立地与校准引擎102通信，并且与电路100的其他部件通信。然而，为了简单起见，这些连接在本文中不作讨论。电路100的每个块或部件也可以耦合到图1中的其他块，但是为了简洁起见，这些连接在本文中不作描述。电路100可以包括一个或多个常规部件，为了简化描述，本文没有描述这些常规部件。
在一个示例中，电路100是模数转换器。电路100在校准模式和任务模式(也称为“正常”操作模式)下进行操作。在校准模式下，校准引擎102生成多个输入代码，其中，每个输入代码对应于一个已知的模拟电压。DAC 104响应于多个输入代码而生成校准信号(例如，模拟电压)。例如，DAC 104响应于多个输入代码中的第一输入代码而生成第一校准信号。在校准模式下，多路复用器M 112向ADC 106提供第一校准信号。前置放大器阵列116和延迟多路复用器DM 120响应于第一校准信号而生成延迟信号。在一个示例中，延迟信号基于所生成的(多个)信号中的延迟量表示模拟输入信号的值。后端ADC 124响应于延迟信号而生成第一输出代码。存储电路108存储与第一输入代码相对应的第一输出代码。存储电路108存储与多个输入代码中的每个输入代码相对应的输出代码。在一个示例实施例中，存储电路108维护查找表(LUT)以存储与每个输入代码相对应的输出代码。在示例实施例中，ADC106的输出(“ADC原始代码”)可以是M位，并且存储电路108的输出(“校正输出”)可以是N位。
类似地，DAC 104响应于由校准引擎102生成的(多个输入代码中的)第二输入代码而生成第二校准信号。前置放大器阵列116和延迟多路复用器DM 120响应于第二校准信号而生成延迟信号。后端ADC 124响应于延迟信号而生成第二输出代码。存储电路108存储与第二输入代码相对应的第二输出代码。第一输出代码存储在存储电路108中的第一位置，并且第二输出代码存储在存储电路108中的第二位置。这样，针对由校准引擎102生成的每个输入代码的输出代码被存储在存储电路108的查找表中。在校准模式下，存储电路108中的查找表被填充输入代码和对应的输出代码。该查找表被电路100在任务模式下使用，如稍后在详细描述中所讨论的。
下表1是图示了电路100在校准模式下进行操作时的操作的示例。表1图示了由校准引擎102生成的输入代码以及由ADC 106生成并且存储在存储电路108的查找表中的对应输出代码。
表1
如表1所示，针对由校准引擎102生成的输入代码0的输出代码0被存储在存储电路108中。类似地，针对输入代码2，存储在存储电路108中输出代码为10。存储电路108存储针对由校准引擎102生成的每个输入代码的输出代码。应当理解，输入代码和输出代码在电路100中均以二进制格式存储和处理，并且为了便于理解，讨论的是十进制值。在一个示例中，每个输入代码为N位，并且每个输出代码为N+n位，其中，N和n都是大于零的整数。这减轻了ADC 106的非线性。如表1所示，当N为13时，存储电路108中的查找表存储与(2N)个输入代码相对应的(2N)个输出代码(8191)。在表1中，N为13且n为2，因此存储在存储电路108中的输出代码的范围在从0到32767(例如，总共32768(213+2))内变化。在表1中，输入代码为地址，而输出代码为数据。具有如表1所示的查找表的优点是减少了存储器要求。查找表的存储器要求大约为120k(213*15＝2N*(N+n)＝存储位置的数量乘以数据的位数)。然而，表1中所示的查找表更适合于电路100的低速操作。
克服该问题的解决方案是以相反的方式填充表1所示的查找表(其中每个存储值的地址由输出代码提供)。表2对此进行了图示，其是图示了电路100在校准模式下进行操作时的操作的另一示例。表2图示了由校准引擎102生成的输入代码以及由后端ADC 124生成的与输入代码相对应的输出代码。
表2
如表2所示，针对输入代码0，生成输出代码0，并且输入代码0存储在存储电路108中该输出代码的地址，即0处。类似地，对于输入代码1，所生成的输出代码为8。输入代码1存储在存储电路108中该输出代码的对应地址，即8处。因此，在表2中，输入代码为数据，而输出代码为地址。与表1所示的查找表相比，表2所示的查找表使得电路100能够高速操作。然而，如表2所示的查找表需要增大存储电路108中的存储器面积。查找表的存储器要求大约为420k(215*13＝2N+n*(N)，其中，N为13且n为2)。
为了降低存储电路108中的存储器要求，并且使得电路100能够高速操作，在一些示例实施例中使用以下方案。下表3是图示了电路100在校准模式下进行操作时的操作的示例。表3图示了由校准引擎102生成的输入代码以及由后端ADC 124生成的与输入代码相对应的输出代码。在表3所示的示例实施例中，将值“0”(例如，逻辑低或逻辑0)或“1”(例如，逻辑高或逻辑“1”)存储在每个输入代码位置中。值“1”指示输入代码加一(相对于先前存储的输入代码的值)，而值“0”指示输入代码与先前输入代码的值相同。
表3
输出代码 输入代码
0 0
1-7 0
8 1
9 0
10 1
11 1
12-14 0
15 1
… …
32700 1
如表3所示，针对输入代码0，生成输出代码0，并且输入代码0存储在存储电路108中该输出代码的地址，即0处。类似地，与输出代码1至7相对应的输入代码保持为0。因此，与存储位置1-7相对应的输入代码保持为“0”。然而，当输入代码为1时，输出代码为8。由于该输入代码比与输出代码0-7相对应的输入代码大1，因此与地址8(输出代码的值)相对应的输入代码为“1”。由于当输入代码为1时输出代码为9，因此将值“0”存储在地址9处，因为该输入代码与先前输入代码(例如，与输出代码8相对应的输入代码)相同。当输入代码为2时，输出代码为10。由于输入代码增大(与输出代码9的输入代码相对应的输入代码相比)，因此存储在地址10处的值为“1”。在表3中，类似于表2，输入代码为数据，而输出代码为地址。为了计算特定输入代码的输出代码，需要对与特定输出代码相对应的输入代码之前的所有存储器位置处的输入代码进行求和。例如，当输出代码为10时，当前地址(或输出代码10)的所有输入代码的总和为2。因此，查找表使得电路100能够高速操作。然而，这种解决方案将需要很大的计算能力，因为需要对每个存储器位置执行求和操作。表3中的查找表的存储器要求大约为32k(215＝2N+n，其中，N为13且n为2)。
为了使得电路100能够高速操作，使用以下方案。下表4是图示了电路100在校准模式下进行操作时的操作的示例。表4图示了由校准引擎102生成的输入代码以及由后端ADC124生成的与输入代码相对应的输出代码。如参考表2和表3所讨论的，输出代码是对应的输入代码(数据)的地址。
表4
输出代码 输入代码
0 0:0000X
8 1:0001X
9 0:0001X
10 1:0002X
11 1:0003X
12-14 0:0003X
15 1:0004X
… …
… …
32700 1:1FFFX
类似于表1至表3，同样在表4中，针对输入代码0，生成输出代码0，并且针对输入代码1，生成输出代码8。输入代码被存储为数据，并且输出代码被存储为地址，例如，输入代码存储在输出代码的对应地址处。所存储的输入代码包括索引值和粗略值(例如，索引值的运行总和)。索引值在表4中(在输入代码的列中)表示为‘0’、‘1’、‘0’等，并且粗略值表示为‘0000X’、‘0001X’等。类似于表3中的输入代码的值，当与当前输出代码相对应的输入代码不等于与先前输出代码相对应的输入代码时，索引值为1。当与当前输出代码相对应的输入代码等于与先前输出代码相对应的输入代码时，索引值为0。例如，如表2所示，针对从1至7的所有输出代码，输入代码为0。当输出代码为8时，输入代码为1。因此，针对输出代码1至7，索引值保持为0，而当输出代码为8时，索引值为1。每当与当前输出代码(例如，输出代码8)相对应的输入代码不等于与先前输出代码(例如，输出代码7)相对应的输入代码时，索引值为1。
当前输出代码的粗略值是与所有先前输出代码相对应生成的索引值加上与当前输出代码相对应的索引值的总和。粗略值表示输入代码的运行总和。例如，当前输出代码(例如输出代码10)的粗略值为与所有先前输出代码相对应生成的所有索引值(例如，与1至9的输出代码相对应生成的索引值)和与当前输出代码相对应的索引值(例如，输出代码10)的总和。直到输出代码10的所有索引值的总和为0002。表4的查找表的存储器要求大约为450k(215*14＝2N+n*为每个输入代码存储的位数，其中，N为13且n为2)。
为了进一步细化表4所示的查找表，可以使用表5所示的以下示例实施例。输出代码总共包括M个(例如，最高有效)位和L个(例如，最低有效)位，其中，M和L都是大于或等于1的整数。将输出代码减少到M位，并且用L位补充索引值。减少后的输出代码被称为块索引(BI)。为每2^L(例如，2L)位存储一个粗略值。例如，当(如上面参考表1至表4所述)输出代码为15位(N+n)时，M为10位并且L为5位。将输出代码减少到10位，而用5位补充索引值。这在下面的表5中表示。因此，减少后的输出代码是从0延伸至1023(210)的块索引(BI)，并且索引值为32位(25)。例如，针对每个块索引，为每32位存储一个粗略值。粗略值表示输入代码的运行总和。
表5
输入代码由校准引擎102生成，而输出代码(与输入代码相对应)由后端ADC 124生成。类似于表4，在表5中，针对输入代码0，生成输出代码0，并且针对输入代码1，生成输出代码8。输入代码被存储为数据，并且输出代码被存储为地址。所存储的输入代码包括索引值和粗略值。类似于参考表2至表4描述的实施例，当与当前输出代码相对应的输入代码不等于与先前输出代码相对应的输入代码时，索引值为1。当与当前输出代码相对应的输入代码等于与先前输出代码相对应的输入代码时，索引值为0。如表5所示(并参考表4)，当输出代码为0时，索引值为0，并且针对输出代码1至7，索引值继续为0。当输出代码为8时，索引值为1。类似地，当输出代码为10时，索引值为1，并且当输出代码为11时，索引值为1。
为每32位的索引值存储一个粗略值。因此，针对每个块索引存储一个粗略值。粗略值是与所有先前块索引相对应生成的所有索引值的总和。例如，当BI为0时，粗略值为0，并且当BI为1时，粗略值为5，其为与BI为0相对应生成的所有索引值的总和。类似地，当BI为2时，粗略值为16，其为与BI为0和为1相对应生成的所有索引值的总和。表5的查找表的存储器要求大约为45k(210*(32+13)＝2M*(2L+N))。
因此，与常规解决方案相比，表5中表示的查找表需要存储器更小，并且还支持电路100的高速操作。在一个示例实施例中，电路100为ADC，并且如表5所示的查找表使得ADC能够以GSPS的速度操作。因此，在校准模式下，存储电路108中的查找表被填充如表5所示的输入代码和对应的输出代码。该查找表被电路100在任务模式下使用，如下一段中讨论的。
在任务模式下，多路复用器M 112向多路复用器M 112提供输入电压Vin 110。在一个示例实施例中，多路复用器M 112由校准引擎102控制。前置放大器阵列116和延迟多路复用器DM 120的组合响应于输入电压Vin 110而生成延迟信号。后端ADC 124响应于延迟信号而生成原始代码(ADC原始代码)。电路100将存储在与存储电路108的查找表(类似于表5中表示的查找表)中的原始代码相对应的地址处的输入代码生成为最终输出130(校正输出)。对于输入电压Vin 110的每个值，原始代码与输出代码的地址相匹配，并且存储在该地址处的输入代码被提供为最终输出130。因此，在一个版本中，任务模式表示电路100的正常操作，其中，模拟信号(比如射频模拟信号)作为Vin 110被接收，并且经由ADC 106和存储电路108被转换为数字(例如，二进制)表示。因此，最终输出130是模拟信号Vin 110的数字表示。
多路复用器M 112、ADC 106和存储电路108形成电路100中的一个通道。电路100可以用两个或更多个通道来实施。在一个示例实施例中，每个通道可以与其他通道并行实施。第二通道将包括第二多路复用器(例如，类似于多路复用器112)、第二ADC(例如，类似于ADC106)和第二存储电路(例如，类似于存储电路108)。第二通道中的第二后端ADC可以类似于第一通道中的后端ADC 124，但是这两者都是单独校准的，因为这两者可能由于制造差异而具有不同的传递函数。多个通道灵活地允许一个通道处于校准模式，并且其他通道在任务模式下进行操作。因此，当一个通道被校准时，其他通道在任务模式下用于模数转换。在一个示例中，所有通道都使用DAC 104进行校准，并且所有通道都由校准引擎102控制。在一些示例实施例中，不需要在通道之间执行任何匹配，因为每个通道中的后端ADC都是独立校准的。这也降低了对背景估计和校准算法的要求。
在一个示例中，前置放大器阵列116、延迟多路复用器DM 120和后端ADC 124的组合充当非线性ADC或基于延迟的ADC。尽管该组合是高度非线性的，但是电路100是高度线性的并且以宽松的面积和功率要求进行高速操作。电路100很好地随技术节点进行缩放。电路100对DAC 104提出了高线性要求。这是有利的，因为设计和实施用于以较低速度线性地和准确地进行操作的模拟电路相对不那么困难。根据本披露，后端ADC 124可以被设计为通过牺牲线性来以高速运行。然而，在后端ADC 124与存储电路108中的查找表结合操作的情况下，电路100表现得像线性模数转换器(ADC)。同样地，存储电路108可以在数字电路中实施，并且被配置用于高速。
将外部模拟信号与快速数字处理核进行接口连接通常需要ADC。随着数据传输速度的提高，ADC可能需要以非常高的速度和良好的信噪比进行操作。在没有一些示例实施例的益处的情况下，这样的限制可能导致对支持集成电路的大功耗和大面积要求。由于模拟的非理想性可能会限制性能，所以这些问题在快速采样率(例如，每秒千兆个样本(GSPS)数量级的采样率)下可能尤其突出。电路100的示例实施例提供了利用查找表方法的后端ADC124，该方法可以使用一个或多个非线性ADC来开发广泛的架构，但可以被校准以提供高线性ADC的优越性能。
在校准模式下，存储电路108中的查找表被如表5所示的那样填充，而在任务模式下，电路100使用高速ADC 106和存储电路108来生成与输入电压Vin 110相对应的输出代码。因此，电路100不使用任何复杂的算法或硬件来对输入电压Vin110进行数字转换。这减少了电路100的面积和功率要求。因此，电路100能够用于以GSPS的速度进行操作的RF采样接收器中。电路100很好地随技术节点进行缩放，并且能够在未来的技术节点中支持高GSPS传递速率。
图2是图示了根据实施例的使用存储电路中的查找表将原始数据转换为最终输出的方法的框图200。结合图1所示的电路100来解释框图200，并且该框图表示输入电压Vin110到最终输出130的数字转换。存储电路108存储如表5所示的数据。在一个示例中，总和存储器204、辅加法器206和主加法器210都是存储电路108的一部分。15位原始代码被从后端ADC 124接收。5个LSB(最低有效位)被提供给辅加法器206，并且10个MSB(最高有效位)被提供给总和存储器204。
总和存储器204基于MSB来确定块索引(BI)，并且因此向主加法器210提供对应的粗略值(例如，呈13位的形式)。来自总和存储器204的与BI相对应的32个索引值被提供给辅加法器206。辅加法器206对32个索引值和位掩码执行与运算。位掩码是根据5位LSB获得的。辅加法器206对在与运算之后获得的位进行求和，并且向主加法器210提供求和后的值(呈5位的形式)。主加法器对从总和存储器204接收的13位与从辅加法器206接收的5位进行求和，以生成最终输出230。现在借助于使用结合图1描述的表5的示例来解释该方法。
作为示例，当接收到的输入电压Vin 110等同于十进制值34(这表示模拟电压水平)时，原始代码将被表示为000000000100010。前10位(0000000001)为最高有效位(MSB)，而最后5位(00010)为最低有效位(LSB)。在总和存储器204中，根据MSB来确定块索引(BI)。MSB 0000000001表示BI 1，针对其的粗略值为5(根据表5)。粗略值以13位的形式被提供给主加法器210。基于块索引(BI)，总和存储器向辅加法器206提供32位的索引值。当BI为1时，所提供的32位为10000001 1100 0011 0111 0000 0100 0010。辅加法器206对从总和存储器204接收到的32位和位掩码执行与运算，在该示例中，该位掩码是1110 0000 0000 00000000 0000 00000000。位掩码是根据LSB(例如，该示例中的这五个LSB)获得的。这五个LSB的二进制值为二。因此，位掩码中的一的数量是LSB的二进制值加一(因此，例如，在该示例中该值为三)。因此，位掩码的前三位是一，而其余位是零。对在与运算之后获得的位进行求和。在该示例中，对经过“与”运算的位进行求和的结果为总和一。该总和值一以五位的形式被提供给主加法器210。
主加法器210将从总和存储器204接收到的粗略值与来自辅加法器206的总和值相加，以生成最终输出230。在该示例中，主加法器210接收来自总和存储器204的五和来自辅加法器206的一，其总和为六，因此主加法器210将六的二进制表示生成为最终输出230。34位的索引值(根据表5)的总和的结果为六，这证实所生成的最终输出230是正确的。因此，与常规解决方案相比，表5中表示的查找表存储需要的存储器更小，并且还支持电路100的高速操作。在一个示例实施例中，电路100为ADC，并且如表5所示的查找表使得ADC能够以GSPS的速度操作。
图3是根据示例实施例的图1所示的电路100的一部分的框图。前置放大器阵列116包括从1至n的多个前置放大器，其中，n为整数。每个前置放大器具有耦合到输入电压Vin110的一个输入端以及耦合到参考电压(比如Vt1、Vt2、……、Vtn)的另一输入端。这些前置放大器被标记为pre-amp 316a、pre-amp 316b至pre-amp316n。延迟多路复用器DM 120(经由每个前置放大器的差分输出端，比如pre-amp 316a的OUT_P1和OUT_M1)耦合到前置放大器阵列116中的多个前置放大器。后端ADC 124通过差分信号线路OUT_P和OUT_M耦合到延迟多路复用器DM 120。校准引擎102经由输入线路340耦合到前置放大器阵列116中的每个前置放大器，并耦合到延迟多路复用器DM 120和后端ADC 124。校准引擎102通过输入线路340向每个前置放大器提供时序信号，在一个示例实施例中，该时序信号用于对前置放大器进行重置。
在操作中，前置放大器阵列116从多路复用器M 112接收输入电压Vin110。类似于美国专利10,673,456(其特此通过援引以其全文并入本文)的放大器54-60，每个前置放大器接收不同的阈值电压，例如，pre-amp 316a接收阈值电压Vt1，pre-amp316b接收阈值电压Vt2，并且pre-amp 316n接收阈值电压Vtn。在一个示例中，Vt1<Vt2<Vtn。在一个示例实施例中，使用电压分压器330来生成阈值电压Vt1、Vt2至Vtn。每个前置放大器基于输入电压Vin110与阈值电压之间的差生成第一输出信号和第二输出信号。例如，pre-amp 316a生成差分信号：第一输出信号OUT_M1和第二输出信号OUT_P1。类似地，pre-amp 316n生成差分信号：第一输出信号OUT_Mn和第二输出信号OUT_Pn。
类似于美国专利10,673,452(其特此通过援引以其全文并入本文)中的多路复用器211的操作，延迟多路复用器DM 120从多个前置放大器中的每个前置放大器接收第一输出信号和第二输出信号。延迟多路复用器DM 120基于前置放大器之一的输出来生成延迟信号(例如，OUT_M和OUT_P)。延迟信号包括第一延迟信号OUT_M和第二延迟信号OUT_P，并且与其阈值电压最接近输入电压Vin 110的前置放大器的输出信号相对应。例如，如果输入电压Vin 110最接近pre-amp 316a的阈值电压Vt1，则第一延迟信号OUT_M和第二延迟信号OUT_P对应于pre-amp 316a的第一输出信号OUT_M1和第二输出信号OUT_P1。另一方面，如果输入电压Vin 110最接近pre-amp 316b的阈值电压Vt2，则第一延迟信号OUT_M和第二延迟信号OUT_P对应于pre-amp 316b的第一输出信号OUT_M2和第二输出信号OUT_P2。在一个示例中，校准引擎102使得延迟多路复用器DM 120能够选择其阈值电压最接近输入电压Vin 110的前置放大器的输出信号。后端ADC 124响应于延迟信号而生成第一原始代码。
前置放大器阵列116内的前置放大器(pre-amp 316a、pre-amp 316b至pre-amp316n)由于各种因素而具有变化的增益(例如，如本文所使用的“增益”可以意指电压增益、电流增益或延迟——如在下文更详细讨论的，放大器/比较器基于输入信号而具有不同的延迟)，这些因素可以包括设计、工艺、输入电压VIN和/或温度。在一个示例中，前置放大器pre-amp 316a、pre-amp 316b至pre-amp 316n的增益和范围可以被调整，并且优选地在前置放大器阵列116内是匹配的。前置放大器阵列116和后端ADC 124使得电路100能够作为高速和高性能的模数转换器(ADC)进行操作。
图4是根据示例实施例的电路操作方法的流程图400。结合图1的电路100对流程图400进行描述。在步骤402处，接收输入电压和校准信号。在电路100中，多路复用器M 112接收输入电压Vin 110和来自DAC 104的校准信号。如图1所示的电路100仅包含单个通道。该单个通道在校准模式或任务模式下进行操作。在替代性实施例中，如上所讨论的，电路100可以包括多个通道(其中每个通道可以包括多路复用器112和ADC 106，这些通道共享校准引擎或者具有专用校准引擎，并且共享存储电路或者具有专用存储电路)，并且每个通道可以在任务模式和/或校准模式下进行操作。在校准模式下，校准引擎102生成多个输入代码。DAC 104响应于多个输入代码中的第一输入代码而生成第一校准信号。在步骤404处，由模数转换器(ADC)响应于校准信号而生成输出代码。在电路100中，在校准模式下，多路复用器M 112向ADC 106提供第一校准信号。前置放大器阵列116和延迟多路复用器DM 120响应于第一校准信号而生成延迟信号。后端ADC 124响应于延迟信号而生成第一输出代码。
在步骤406处，将输入代码存储在与输出代码相对应的地址处。所存储的输入代码包括索引值和粗略值。在电路100中，存储电路108存储与第一输入代码相对应的第一输出代码。存储电路108存储与多个输入代码中的每个输入代码相对应的输出代码。在一个示例实施例中，存储电路108维护查找表以存储与每个输入代码相对应的输出代码。如结合表4和表5所讨论的，输入代码被存储为数据，并且输出代码被存储为地址。输入代码被存储在输出代码的对应地址处。所存储的输入代码包括索引值和粗略值。
当与当前输出代码相对应的输入代码等于与先前输出代码相对应的输入代码时，索引值为二进制‘0’。当前输出代码的粗略值是与所有先前输出代码相对应生成的索引值和与当前输出代码相对应的索引值的总和。粗略值表示输入代码的运行总和。表5表示存储电路108中的查找表，与常规解决方案相比，该查找表需要的存储器更小，并且还支持电路100的高速操作。输出代码总共包括M位和L位，其中，M和L都是大于或等于1的整数。
将输出代码减少到M位，并且用L位补充索引值。为每2^L位存储一个粗略值。例如，当输出代码为15位时，M为10位并且L为5位。将输出代码减少到10位，而用5位补充索引值。表5的查找表的存储器要求大约为45k(210*(32+13))。
因此，在校准模式下，存储电路108中的查找表被填充如表5所示的输入代码和对应的输出代码。该查找表被电路100在任务模式下使用。在任务模式下，模拟信号(比如射频模拟信号)作为Vin 110被接收，并且经由ADC 106和存储电路108被转换为数字(例如，二进制)表示。电路100使用高速ADC和存储电路中的查找表，以用于转换输入电压Vin，这降低了电路100的面积和功率要求。在一个示例中，电路100能够用于以GSPS的速度进行操作的RF采样接收器中。
图5是其中可以实施示例实施例的若干方面的示例设备500的框图。设备500是服务器群、车辆、通信设备、收发器、个人计算机、游戏平台、计算设备、或任何其他类型的电子***，或者被并入到其中，或者作为其一部分。设备500可以包括一个或多个常规部件，为了简化描述，本文没有描述这些常规部件。
在一个示例中，设备500包括微控制器单元502和存储器506。微控制器单元502可以是CISC型(复杂指令集计算机)CPU、RISC型CPU(精简指令集计算机)、数字信号处理器(DSP)、处理器、CPLD(复杂可编程逻辑器件)、或FPGA(现场可编程门阵列)。
存储器506(其可以是比如RAM、闪存存储器或磁盘存储装置等存储器)存储一个或多个软件应用程序(例如，嵌入式应用程序)，该一个或多个软件应用程序当由微控制器单元502执行时执行与设备500相关联的任何合适的功能。
微控制器单元502可以包括存储频繁地从存储器506存取的信息的存储器和逻辑。设备500包括电路510。在一个示例中，微控制器单元502可以与电路510放置在相同的PCB或模块上。在另一示例中，微控制器单元502位于设备500的外部。电路510可以用作模数转换器。电路510可以包括附加的模拟电路***、数字电路***、存储器和/或软件。
电路510可以包括在连接和操作方面类似于图1的电路100的电路***。电路510包括校准引擎、DAC(数模转换器)、ADC(模数转换器)、多路复用器和存储电路。多路复用器接收输入电压Vin。ADC包括前置放大器阵列、延迟多路复用器和后端ADC。前置放大器阵列包括多个前置放大器。
电路510在校准模式和任务模式下操作。在校准模式下，校准引擎生成多个输入代码。DAC响应于多个输入代码中的第一输入代码而生成第一校准信号。在校准模式下，多路复用器向ADC提供第一校准信号。前置放大器阵列和延迟多路复用器响应于第一校准信号而生成延迟信号。后端ADC响应于延迟信号而生成第一输出代码。存储电路存储与第一输入代码相对应的第一输出代码。存储电路存储与多个输入代码中的每个输入代码相对应的输出代码。
输入代码被存储为数据，并且输出代码被存储为地址。输入代码被存储在输出代码的对应地址处。所存储的输入代码包括索引值和粗略值。当与当前输出代码相对应的输入代码等于与先前输出代码相对应的输入代码时，索引值为0。当前输出代码的粗略值是与所有先前输出代码相对应生成的索引值和与当前输出代码相对应的索引值的总和。粗略值表示输入代码的运行总和。
输出代码总共包括M位和L位，其中，M和L都是大于或等于1的整数。将输出代码减少到M位，并且用L位补充索引值。为每2^L位存储一个粗略值。例如，当输出代码为15位时，M为10位并且L为5位。将输出代码减少到10位，而用5位补充索引值。查找表的存储器要求大约为45k(210*(32+13))。因此，与常规解决方案相比，查找表需要的存储器更小，并且还支持电路510的高速操作。在一个示例实施例中，电路510为ADC，并且查找表使得ADC能够以GSPS的速度操作。
因此，在校准模式下，存储电路中的查找表被填充输入代码和对应的输出代码。该查找表被电路510在任务模式下使用。在任务模式下，输入电压Vin(比如射频模拟信号)被接收，并且经由ADC和存储电路被转换为数字(例如，二进制)表示。电路510使用高速ADC和存储电路中的查找表，以用于转换输入电压Vin，这降低了电路510的面积和功率要求。在一个示例中，设备500是RF采样接收器，并且电路510使得设备500能够以GSPS的速度操作。
图6是根据示例实施例的后端模数转换器600的框图。后端ADC 600在连接和操作方面类似于图1所示的后端ADC 124。图1所示的ADC 106具有前端和后端。前端可以执行电压到延迟功能。在一个示例中，前端包括如图1所示的前置放大器阵列和延迟多路复用器。后端可以执行延迟到数字功能。根据本披露的一个方面，ADC 106的前端将从多路复用器M112接收到的模拟信号Vin转换成类似于图3中生成的信号OUT_P和OUT_M的延迟信号。在图6中，这些延迟信号被表示为线路788和790上的A0和B0，使得延迟信号A0和B0的时序表示输入电压Vin。可以用于基于输入电压Vin生成延迟信号A0和B0的前端可以例如如美国专利号10,673,456(基于美国专利申请号16/410,698)中所描述的那样被构造和操作。前端可以包括例如美国专利号10,673,456中所描述的转换和折叠电路，该电路包括用于将电压信号转换为延迟信号的电压到延迟转换器块、以及用于选择延迟信号中较早到达和较晚到达的延迟信号的折叠块，该电压到延迟转换器块包括前置放大器，并且该折叠块包括耦合到前置放大器的逻辑门。
在2020年12月23日提交的美国专利申请号17/131,981中说明了可以并入ADC 106的前端内并且用于基于输入电压Vin生成延迟信号A0和B0的电压到延迟设备的示例。根据美国专利申请号17/131,981构造的电压到延迟设备可以具有例如第一比较器和第二比较器，该第一比较器和第二比较器连接至承载表示输入电压Vin的互补电压的第一线路和第二线路，用于在互补电压达到合适的阈值电压的活动阶段期间生成第一输出信号和第二输出信号，使得这些输出信号之间的延迟表示输入电压Vin。然而，本披露不限于本文详细描述的设备和过程。其他合适的设备可以在ADC 106的前端内执行合适的电压到延迟功能。如上所述，美国专利号10,673,456和美国专利申请号17/131,981的全部披露通过援引并入本文。
后端ADC 600可以具有例如多比特级798和串联连接至多比特级798的第一至第i单比特级7102和7104。如果需要，后端可以具有三个、四个或多于四个这样的单比特级(i＝3、4或更多)。图6中所图示的单比特级7102和7104是相继非线性级的示例。后端ADC 600接收来自前端的电压到延迟电路的延迟信号A0和B0。延迟信号A0和B0的时序具有表示输入电压Vin的延迟。后端ADC 600与校准引擎602(类似于图1所示的校准引擎102)和存储电路(类似于图1所示的存储电路108)一起工作，以生成对应的多比特数字代码，该多比特数字代码被生成为最终输出130(图1)。因此，最终输出130对应于与输入电压Vin非常近似的值。
多比特级798可以具有并行操作的延迟电路和延迟比较器，用于在线路630、632、634和636上生成M比特数字信息。在所示的示例中，M＝2。然而，M可以大于2。本披露不限于所示的示例。来自多比特级798的延迟残余可以由组合器604组合并且被施加到第一单比特级7102。如果需要，第一至第i单比特级7102和7104可以被构造和操作为相继级，以向校准引擎602提供相应比特的数字信息。
第一级798可以具有例如四个延迟比较器606、608、610和612，并且连接至组合器604。一些示例实施例可以使用具有少于或多于四个延迟比较器的第一级来实施。在附图所示的示例实施例中，第一级798为校准引擎602生成两比特的数字信息。在所示的实施例中，相继级7102和7104中的每一个为校准引擎602生成单比特的数字信息。
在所示的示例中，线路790上的信号B0的前沿先于线路788上的信号A0的前沿。第一信号A0被施加到延迟比较器606、608、610和612的阈值输入端794。在所示的配置中，通过示例，延迟比较器606、608、610和612基本上彼此相同。第二信号B0被施加到四个不同的延迟电路614、616、618和620，这些延迟电路在相应线路622、624、626和628上生成四个对应信号B04、B03、B02和B01。
对应信号B04、B03、B02和B01的时序相对于线路790上的信号B0的时序延迟不同的已知量，这些量中的每一个均小于或等于前端的最大增益。延迟信号B04、B03、B02和B01被施加到相应的延迟比较器606、608、610和612的第一输入端792。第一延迟比较器606在线路630上发出表示哪个信号(B04或A0)首先到达第一延迟比较器606的符号信号。同样地，第二延迟比较器608在线路632上发出表示哪个信号(B03或A0)首先到达第二延迟比较器608的符号信号。同样地，第三延迟比较器610和第四延迟比较器612在线路634和636上发出表示哪个信号首先到达第三延迟比较器610和第四延迟比较器612的符号信号。
因为延迟电路614、616、618和620彼此不同，所以延迟信号B04、B03、B02和B01的前沿的时序也彼此不同。延迟比较器606、608、610和612中的每一个在相应的线路630、632、634和636上向校准引擎602发出符号信号。线路630、632、634和636上的符号信号与输入信号A0和B0的前沿之间的时序差具有函数关系，因此与输入电压Vin也具有函数关系。
因为由这四个延迟比较器606、608、610和612提供的延迟量彼此不同，所以符号信号630、632、634和636提供四个二进制数据点，用于确定两比特的输出。例如，如果B0先于A0，且B01先于A0，则校准引擎602确定信号A0与B0的时序之间的延迟大于由第四延迟电路620贡献的延迟。同样地，如果B0先于A0，且A0先于B02、B03和B04，则校准引擎602确定信号A0与B0的时序之间的延迟小于由第三延迟电路618、第二延迟电路616和第一延迟电路614贡献的延迟中的每一个。
如果需要，延迟比较器606、608、610和612的结构和操作可以与下文描述的延迟比较器782的结构和操作相同。在操作中，延迟比较器606、608、610和612在相应的输出线路638、640、642和644上生成相应的延迟信号IN4、IN3、IN2和IN1。延迟信号IN4、IN3、IN2和IN1由输出线路638、640、642和644施加到组合器604。在所示的配置中，延迟电路614、616、618和620彼此不同并且贡献不同的延迟量，而延迟比较器606、608、610和612基本上相同。因此，延迟信号IN4、IN3、IN2和IN1的前沿的时序彼此不同。
图7是根据示例实施例的用于将图6中所示的多比特级连接至单比特级中的第一单比特级的组合器604的框图。组合器604在连接和操作方面类似于图6所示的组合器604。组合器604具有两个第五延迟电路650和652、两个与门654和656以及一个第六延迟电路658。在所示的配置中，第五延迟电路650和652基本上彼此相同。然而，本披露不限于本文所示和描述的配置的细节。第三延迟信号IN2和第四延迟信号IN1在输出线路642和644上被施加到第五延迟电路650和652，并且第一延迟信号IN4和第二延迟信号IN3在输出线路638和640上被施加到与门654和656。来自第五延迟电路650和652的输出信号在导电线路662和664上也分别被施加到与门654和656。来自与门之一656的输出信号在导电线路660上被施加到第六延迟电路658，并且另一与门654在导电线路788A1上生成信号A1。第六延迟电路658在导电线路790B1上生成信号B1。
在操作中，在导电线路662、664和790B1上从第五延迟电路650、652和第六延迟电路658输出的信号的前沿的时序相对于输入到延迟电路650、652和658的信号的前沿的相应时序被延迟。从与门654和656输出的在线路788A1和660上的信号的前沿的时序对应于输入到与门654和656的信号中较晚到达的信号的相应时序。线路788A1上的信号A1和线路790B1上的信号B1的前沿的相对时序与输入电压Vin(图1)具有函数(即，可预测的)关系。换言之，延迟电路650、652和658以及逻辑门654和656在传入信号IN4、IN3、IN2和IN1的延迟与第一信号A1和第二信号B1的延迟之间建立了传递函数。
对于所示的配置，传递函数如下：[A]如果线路638上的信号的时序先于线路662上的信号的时序(其中，线路662上的信号的时序对应于由第五延迟电路650延迟的线路642上的信号的时序)，则线路788A1上的信号的时序对应于线路662上的信号的时序，但是如果线路662上的信号的时序先于线路638上的信号的时序，则线路788A1上的信号的时序对应于线路638上的信号的时序；[B]如果线路640上的信号的时序先于线路664上的信号的时序(其中，线路664上的信号的时序对应于由第五延迟电路652延迟的线路644上的信号的时序)，则线路660上的信号的时序对应于线路664上的信号的时序，但是如果线路664上的信号的时序先于线路640上的信号的时序，则线路660上的信号的时序对应于线路640上的信号的时序；以及[C]线路790B1上的信号的时序对应于由第六延迟电路658延迟的线路660上的信号的时序。
延迟电路650、652和658所延迟的通过它们进行传输的信号的量可以被选择为使第一信号A1和第二信号B1的增益最大化或在可行的范围内提高。组合器604在延迟模式下操作，其中，增益与延迟(而非电压)相关。如果第一信号A1和第二信号B1的增益太低——这意味着第一信号A1和第二信号B1的时序彼此太接近，则可能难以分辨由这些信号的相对时序表示的信息。
本披露的一个方面是线路788A1和790B1上的信号的时序与线路638、640、642和644上的信号的时序具有函数(即，可预测的)关系。如果线路638、640、642和644上的某组信号时序导致线路788A1和790B1上的第一组信号时序，则每当线路638、640、642和644上出现同一组信号时序时，可以期望线路788A1和790B1上出现相同的第一组信号时序。同样地，如果线路638、640、642和644上的另一组信号时序导致线路788A1和790B1上的第二组信号时序，则每当线路638、640、642和644上出现该另一组信号时序时，可以期望线路788A1和790B1上出现相同的第二组信号时序。而且，因为线路638、640、642和644上的信号的时序与输入电压Vin具有函数(即，可预测的)关系，所以线路788A1和790B1上的信号的时序与输入电压Vin也具有函数关系。
再次参考图6，由组合器604(类似于图7中的组合器604)生成的信号A1和B1分别被施加到输出线路788A1和790B1(类似于(图7的)线路788A1和790B1)上的第二级7102。第二级(其是第一残余级)7102(通过组合器604)耦合到第一级798，而第i级7104(其在所图示的示例中是第二残余级)耦合到第二级7102。
在所示的示例中，第二至第i级7102和7104各自包括与门(比如用于级7102的与门776和用于级7104的与门778)和延迟比较器(比如用于级7102的延迟比较器782和用于级7104的延迟比较器784)。然而，所示的与门仅仅是根据本披露可以采用的逻辑门的示例。如果需要，本披露可以被实施为具有或不具有与门、和/或具有或不具有除与门之外的其他门。
进一步，在所示的配置中，与门776和778可以基本上彼此相同，并且延迟比较器782和784可以基本上彼此相同。始于组合器604的导电输出线路788A1和790B1耦合到第一与门776和延迟比较器782的输入端。具体地，导电线路788A1耦合到延迟比较器782的第一输入端792，并且导电线路790B1耦合到延迟比较器782的阈值输入端794。
始于与门776的输出线路788A2电耦合到与门778的输入端中的一个、以及延迟比较器784的输入端792。始于第一延迟比较器782的导电线路790B2电耦合到与门778的输入端中的另一个、以及延迟比较器784的阈值输入端794。由第二级7102和第三级7104创建的模式可以继续用于预期数量的附加级。每个相继级的与门和延迟比较器与第二级7102和第三级7104的与门和延迟比较器基本上相同，并且以相同的方式电耦合到前一级的与门和延迟比较器。
在操作中，信号AN和BN(其中，分别针对级7102和7104…，N＝1、2、3…)被施加到与门776和778中的相应与门，从而使与门776和778生成对应的信号AN+1。对于与门776和778中的每一个，信号AN+1的前沿的时序跟随信号AN和BN中较晚到达的信号的前沿的时序。特别地，对于与门776和778中的每一个，信号AN+1的前沿的时序等于信号AN和BN中较早到达的信号的前沿的时序加上与信号AN和信号BN中较晚到达的信号的前沿滞后于信号AN和BN中较早到达的信号的前沿的程度有关的时间量。
图8是图示了根据示例实施例的分别由图6的后端ADC的与门和延迟比较器生成的与门延迟和比较器延迟的曲线图，其中，与门延迟和比较器延迟是输入信号延迟的函数。该曲线图包括X轴(T_IN)和Y轴(输出延迟)。根据示例实施例，与门(例如，与门776、778)延迟和比较器(例如，延迟比较器782、784)延迟是输入信号延迟的函数。输入信号延迟是由与门或延迟比较器接收到的信号之间的延迟。如所图示的，由相应与门贡献的与门延迟7100与输入信号延迟T_IN的绝对值呈线性相关，其中，输入信号延迟T_IN是输入到相应与门的信号AN与BN之间的时序差，其中，N是整数，并且对于级7102，N等于1，而对于级7104，N等于2。在所示的配置中，与门延迟7100与输入信号延迟T_IN的关系是线性的，而不管AN或BN是在前还是在后。
信号AN和BN也分别被施加到延迟比较器782和784的输入端792和阈值输入端794，从而使延迟比较器782和784生成对应的信号BN+1。对于延迟比较器782和784中的每一个，信号BN+1的前沿的时序跟随信号AN和BN中较早到达的信号的前沿的时序。特别地，对于延迟比较器782和784中的每一个，信号BN+1的前沿的时序等于(1)信号AN和BN中较早到达的信号的前沿的时序加上(2)与输入信号延迟T_IN的绝对值呈对数逆相关的比较器延迟7200(换言之，对于越相似的输入值，比较器延迟越大，如果比较器的两个输入之间的差越大，则比较器延迟越小)。
图9是图示了根据示例实施例的输出信号延迟随图8的输入信号延迟而变化的曲线图。从比较器延迟7200中减去与门延迟7100得到任何给定单比特级7102和7104的输出信号延迟T_OUT。当输入信号延迟T_IN的绝对值小于阈值延迟T_THRES时，输出信号延迟T_OUT为正值(这意味着由相应的延迟比较器782和784生成的信号BN+1的前沿先于由相应与门776和778生成的信号AN+1的前沿)。另一方面，当输入信号延迟T_IN的绝对值大于阈值延迟T_THRES时，输出信号延迟T_OUT为负值(这意味着信号BN+1的前沿滞后于对应信号AN+1的前沿)。输出信号延迟T_OUT的正或负特性在相继延迟比较器的信号线路上被报告给校准引擎602。
在操作中，第一延迟比较器782在数字线路708(数字输出的示例)上向校准引擎602发出第一符号信号(“1”或“0”)。第一符号信号(根据本披露的数字信号的示例)是基于信号A1和B1的前沿中的哪一个首先被第一延迟比较器782所接收，因此第一符号信号反映了被施加到延迟比较器782的第一输入端792和阈值输入端794的信号A1和B1的前沿的顺序。与门776和延迟比较器782生成信号A2和B2，这些信号被施加到第三级7104的与门778和延迟比较器784。延迟比较器784在第二数字线路712上向校准引擎602输出第二符号信号(“1”或“0”)。第二符号信号是基于信号A2和B2的前沿中的哪一个首先被第二延迟比较器784所接收，因此第二符号信号反映了被施加到第二延迟比较器784的输入端792和794的信号A2和B2的前沿的顺序。
因为信号A1与信号B1之间的延迟可以根据输入电压Vin来预测，反之亦然，并且因为由相继级输出的信号AN+1与信号BN+1之间的延迟可以根据从前一级接收到的信号AN和BN来预测，反之亦然，因此，由级的级联的延迟比较器输出的符号信号可以根据输入电压Vin来预测，反之亦然。因此，可以将由符号信号组成的代码可靠地与预定相关性进行比较，以确定输入电压Vin的近似值。在操作中，如上所讨论的，线路788A1和790B1上的信号的时序与线路788和790上的信号的时序具有函数(即，可预测的)关系。线路788A2和790B2上的信号的时序与线路788A1和790B1上的信号的时序具有函数(即，可预测的)关系。线路788A3和790B3上的信号的时序与线路788A2和790B2上的信号的时序具有函数(即，可预测的)关系，依此类推。
此外，如果线路788和790上的某组信号时序导致线路788A1、790B1、788A2、790B2、788A3、790B3等上的第一组信号时序，则每当线路788和790上出现同一组信号时序时，可以预期在线路788A1、790B1、788A2、790B2、788A3、790B3等上出现相同的第一组信号时序。同样地，如果线路788和790上的另一组不同的信号时序导致线路788A1、790B1、788A2、790B2、788A3、790B3等上的第二组信号时序，则每当线路788和790上出现该另一组信号时序时，可以预期线路788A1、790B1、788A2、790B2、788A3、790B3等上出现相同的第二组信号时序。而且，由于线路788和790上的信号的时序与输入电压Vin具有函数(即，可预测的)关系，所以确定用于组成输出代码的符号信号的线路788A1、790B1、788A2、790B2、788A3、790B3等上的信号的时序与输入电压Vin也具有函数关系。
图10是根据示例实施例的用于图6的后端ADC的与符号输出电路和延迟输出电路合并的比较器电路的示例的电路图。延迟比较器782具有比较器电路2083，该比较器电路具有第一晶体管2400、第二晶体管2402、第三晶体管2404、第四晶体管2406、第五晶体管2408、第六晶体管2410、第七晶体管2412和第八晶体管2414。在所示的示例中，延迟比较器782的时序由导电线路2122上的来自被施加到第一晶体管2400和第四晶体管2406的栅极的时钟(CLK)的信号来控制。线路788A1和线路790B1上的第一信号A1和第二信号B1分别被施加到第六晶体管2410和第五晶体管2408的栅极。第一晶体管2400、第二晶体管2402和第五晶体管2408的漏极彼此电连接，并且经由第一导电线路2416电连接至第三晶体管2404和第八晶体管2414的栅极。第三晶体管2404、第四晶体管2406和第六晶体管2410的漏极同样彼此电连接，并且经由第二导电线路2418电连接至第二晶体管2402和第七晶体管2412的栅极。
比较器电路2083的第一导电线路2416和第二导电线路2418经由相应的第三导电线路2422和第四导电线路2424电连接至符号输出电路2420。如所图示的，符号输出电路2420与比较器电路2083合并。符号输出电路2420具有第一晶体管2426、第二晶体管2428、第三晶体管2430和第四晶体管2432。第三导电线路2422分别电连接至符号输出电路2420的第一晶体管2426和第二晶体管2428的栅极和源极，而第四导电线路2424分别电连接至符号输出电路2420的第一晶体管2426和第二晶体管2428的源极和栅极。
在操作中，当延迟比较器782被线路2122上的时钟信号启用时，在符号输出电路2420内的线路708上生成符号信号。该符号信号在线路708上被转发到校准引擎602，并且表示输出信号A1和B1到达延迟比较器782的第一输入端792和阈值输入端794的顺序。符号输出电路2420的操作由施加到符号输出电路2420的第三晶体管2430和第四晶体管2432的栅极的反相时钟信号CLKZ控制。反相时钟信号CLKZ是在线路2122上施加到比较器电路2083的第一晶体管2400和第四晶体管2406的栅极的时钟信号的反相版本。
第三导电线路2422和第四导电线路2444还电连接至延迟输出电路2450。如所图示的，延迟输出电路2450与比较器电路2083合并。延迟输出电路2450具有第一晶体管2442、第二晶体管2444和第三晶体管2446。第三导电线路2422分别电连接至延迟输出电路2450的第一晶体管2442和第二晶体管2444的栅极和源极，而第四导电线路2424分别电连接至延迟输出电路2450的第一晶体管2442和第二晶体管2444的源极和栅极。
在操作中，延迟信号B2在线路790B2上生成，该线路电连接至延迟输出电路2450的第一晶体管2442和第二晶体管2444两者的漏极。相对于输入端792和794上的信号A1和B2的前沿中较早到达的前沿的时序，线路790B2上的延迟信号B2的前沿的时序为比较器延迟7102。延迟输出电路2450的操作由施加到符号输出电路2420的第三晶体管2430和第四晶体管2432的同一反相时钟信号CLKZ控制。反相时钟信号CLKZ被施加到延迟输出电路2450的第三晶体管2446的栅极。延迟输出电路2450的第三晶体管2446的漏极电连接至延迟输出电路2450的第一晶体管2442和第二晶体管2444的漏极。
术语“耦合”在全文中被使用。该术语可以涵盖能够实现与本文一致的功能关系的连接、通信或信号路径。例如，如果设备A提供信号以控制设备B执行动作，则在第一示例中设备A耦合到设备B，或者在第二示例中，设备A通过中间部件C耦合到设备B，条件是中间部件C没有实质性改变设备A与设备B之间的功能关系，因此设备B由设备A经由设备A提供的控制信号来控制。
“被配置为”执行任务或功能的设备可以在制造时由制造商配置(例如，编程和/或硬连线)以执行该功能，和/或可以在制造之后可由用户配置(或可重新配置)以执行该功能和/或其他附加或替代的功能。该配置可以通过对器件进行固件和/或软件编程、通过对设备的硬件部件和互连进行构造和/或布局、或其组合来进行。
如在本文中使用的，术语“端子”、“节点”、“互连”、“引脚”和“引线”是可互换使用的。除非有相反的具体说明，否则这些术语一般用于指设备元件、电路元件、集成电路、设备或其他电子部件或半导体部件的端点或其之间的互连。
本文描述为包括某些部件的电路或设备可以替代地被适配成与那些部件耦合以形成所描述的电路***或设备。例如，被描述为包括一个或多个半导体元件(比如，晶体管)、一个或多个无源元件(比如，电阻器、电容器和/或电感器)、和/或一个或多个电源(比如，电压源和/或电流源)的结构可以替代地仅包括单个物理器件(例如，半导体管芯和/或集成电路(IC)封装)内的半导体元件，并且可以被适配成在制造时或制造后(例如由终端用户和/或第三方)与至少一些无源元件和/或电源耦合以形成所描述的结构。
虽然本文描述了使用特定晶体管，但是也可以替代地使用其他晶体管(或等效器件)。例如，可以使用p型金属氧化物硅FET(“MOSFET”)来代替n型MOSFET，而不会或者几乎不会对电路带来改变。此外，也可以使用其他类型的晶体管(比如，双极结型晶体管(BJT))。
虽然本文描述了使用特定晶体管，但是也可以替代地使用其他晶体管(或等效器件)，同时对电路***其余部分几乎没有改变。例如，可以使用金属氧化物硅FET(“MOSFET”)(比如n沟道MOSFET，即nMOSFET、或p沟道MOSFET，即pMOSFET)、双极结型晶体管(BJT——例如NPN或PNP)、绝缘栅双极型晶体管(IGBT)和/或结型场效应晶体管(JFET)来代替本文披露的器件或与这些器件相结合。这些晶体管可以是耗尽型器件、漏极扩展型器件、增强型器件、自然晶体管或其他类型器件结构的晶体管。此外，这些器件可以在硅衬底(Si)、碳化硅衬底(SiC)、氮化镓衬底(GaN)或砷化镓衬底(GaAs)中/上实施。虽然一些示例实施例表明某些元件被包括在集成电路中，而其他元件在集成电路外部，但是在其他示例实施例中，集成电路中可以并入附加的或更少的特征。另外，被图示为在集成电路外部的特征中的一些或全部可以被包括在集成电路中，和/或被图示为在集成电路内部的一些特征可以被并入集成电路外部。如本文所使用的，术语“集成电路”是指以下一个或多个电路：(i)并入在半导体衬底中/之上；(ii)并入在单个半导体封装中；(iii)并入在同一模块中；和/或(iv)并入在同一印刷电路板中/上。
本文描述的电路可重新配置为包括所替换的部件，以提供至少部分地与在进行部件替换之前可用的功能类似的功能。除非另有说明，否则被示出为电阻器的部件通常表示串联和/或并联耦合以提供由所示电阻器表示的阻抗量的任何一个或多个元件。例如，本文作为单个部件示出和描述的电阻器或电容器可以替代地分别是在相同节点之间并联耦合的多个电阻器或电容器。例如，本文作为单个部件示出和描述的电阻器或电容器可以替代地分别是在与单个电阻器或电容器相同的两个节点之间串联耦合的多个电阻器或电容器。
在上述描述中使用的词语“接地”包括底盘接地、大地接地、浮动接地、虚拟接地、数字接地、公共接地和/或可适用于或适合于本文的教导的任何其他形式的接地连接。除非另有说明，否则值前面的“约”、“大约”或“基本上”是指所述值的+/-10％。
在权利要求的范围内，对所描述的实施例进行修改是可能的，并且其他实施例也是可能的。

Claims (20)

1.一种电路，包括：
多路复用器，所述多路复用器被配置为接收输入电压和校准信号；
模数转换器(ADC)，所述模数转换器耦合到所述多路复用器，并且被配置为响应于所述校准信号而生成输出代码；以及
存储电路，所述存储电路耦合到所述ADC，并且被配置为将表示所述校准信号的输入代码存储在与所述输出代码相对应的地址处，所存储的输入代码包括索引值和粗略值。
2.根据权利要求1所述的电路，进一步包括：
校准引擎，所述校准引擎耦合到所述存储电路和所述ADC，所述校准引擎被配置为生成多个输入代码；以及
数模转换器(DAC)，所述DAC耦合到所述校准引擎，并且被配置为响应于所述多个输入代码中的输入代码而生成所述校准信号。
3.根据权利要求1所述的电路，其中，所述输出代码被存储为地址，并且所述输入代码被存储为数据。
4.根据权利要求1所述的电路，其中，当与当前输出代码相对应的输入代码不等于与先前输出代码相对应的输入代码时，所述索引值为1，并且当与所述当前输出代码相对应的输入代码等于与所述先前输出代码相对应的输入代码时，所述索引值为0。
5.根据权利要求1所述的电路，其中，当前输出代码的粗略值是与所有先前输出代码相对应生成的索引值和与所述当前输出代码相对应生成的索引值的总和。
6.根据权利要求1所述的电路，其中，所述输出代码包括M位和L位。
7.根据权利要求6所述的电路，其中，当将输出代码减少到M位并且用L位补充所述索引值时，为每2^L位存储一个所述粗略值。
8.根据权利要求1所述的电路，其中，所述ADC进一步包括：
多个前置放大器，每个前置放大器被配置为将输入电压和所述校准信号之一与阈值电压进行比较；
延迟多路复用器，所述延迟多路复用器耦合到所述多个前置放大器，并且被配置为基于所述前置放大器之一的输出而生成延迟信号；以及
后端ADC，所述后端ADC被配置为响应于所述延迟信号而生成所述输出代码。
9.根据权利要求8所述的电路，其中，每个前置放大器具有不同的阈值电压。
10.根据权利要求8所述的电路，所述电路被配置为在任务模式下进行操作，其中，在所述任务模式下：
所述多路复用器被配置为向所述ADC提供所述输入电压；并且
所述ADC被配置为响应于所述输入电压而生成原始代码，其中，存储在与所述原始代码相对应的地址处的输入代码被生成为最终输出。
11.一种方法，包括：
接收输入电压和校准信号；
由模数转换器(ADC)响应于所述校准信号而生成输出代码；以及
将表示所述校准信号的输入代码存储在与所述输出代码相对应的地址处，所存储的输入代码包括索引值和粗略值。
12.根据权利要求11所述的方法，进一步包括：
生成多个输入代码；以及
由数模转换器(DAC)响应于所述多个输入代码中的一个输入代码而生成校准信号。
13.根据权利要求11所述的方法，进一步包括将所述输出代码存储为地址，并且将所述输入代码存储为数据。
14.根据权利要求11所述的方法，进一步包括：
在当前输出代码不等于先前输出代码时，将所述索引值存储为1；以及
在所述当前输出代码等于所述先前输出代码时，将所述索引值存储为0。
15.根据权利要求14所述的方法，进一步包括对与所有先前输出代码相对应生成的所有索引值进行求和以获得当前输出代码的粗略值。
16.根据权利要求11所述的方法，其中，所述输出代码包括M位和L位。
17.根据权利要求16所述的方法，进一步包括：
将所述输出代码减少到M位；
用L位补充所述索引值；以及
为每2^L位存储一个所述粗略值。
18.根据权利要求11所述的方法，进一步包括：
向所述ADC提供所述输入电压；
由所述ADC响应于所述输入电压而生成原始代码；以及
将存储在与所述原始代码相对应的地址处的输入代码生成为最终输出。
19.一种设备，包括：
处理器；
存储器，所述存储器耦合到所述处理器；以及
电路，所述电路耦合到所述处理器和所述存储器，所述电路包括：
多路复用器，所述多路复用器被配置为接收输入电压和校准信号；
模数转换器(ADC)，所述模数转换器耦合到所述多路复用器，并且被配置为响应于所述校准信号而生成输出代码；以及
存储电路，所述存储电路耦合到所述ADC，并且被配置为将表示所述校准信号的输入代码存储在与所述输出代码相对应的地址处，所存储的输入代码包括索引值和粗略值。
20.根据权利要求19所述的设备，进一步包括：
校准引擎，所述校准引擎耦合到所述存储电路和所述ADC，所述校准引擎被配置为生成多个输入代码；以及
数模转换器(DAC)，所述DAC耦合到所述校准引擎，并且被配置为响应于所述多个输入代码中的输入代码而生成所述校准信号。
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