CN116171469A - 扫描控制电路及驱动方法、显示基板、显示面板及装置 - Google Patents

Abstract

一种扫描控制电路，应用于包括Q个显示区的显示面板中，扫描控制电路包括Q条为栅初始化信号线、Q条为发光初始化信号线和Q个扫描控制子电路；每个扫描控制子电路对应一个显示区，扫描控制子电路包括栅极扫描控制单元和发光扫描控制单元，每个栅极扫描控制单元与一条栅初始化信号线耦接，栅极扫描控制单元被配置为，在来自栅初始化信号线的栅初始化信号的控制下打开或关闭，以驱动对应的显示区显示或不显示；每个发光扫描控制单元与一条发光初始化信号线耦接，发光扫描控制单元被配置为，在来自发光初始化信号线的发光初始化信号的控制下打开或关闭，以驱动对应的显示区显示或不显示。

Description

扫描控制电路及驱动方法、显示基板、显示面板及装置 技术领域

本公开涉及显示技术领域，尤其涉及一种扫描控制电路及驱动方法、显示基板、显示面板及装置。

背景技术

随着显示技术的进步，作为显示装置核心的半导体元件技术也随之得到了很大的进步。有机发光二极管(Organic Light Emitting Diode，OLED)作为一种电流型发光器件，因其所具有的自发光、快速响应、宽视角和可制作在柔性衬底上等特点，而越来越多地被应用于高性能显示装置当中。目前，随着柔性OLED显示装置的发展，显示装置的形态越来越丰富。其中，可折叠显示装置更是成了各大厂商研发能力的象征。

发明内容

一方面，提供了一种扫描控制电路。所述扫描控制电路应用于显示面板中，所述显示面板包括Q个显示区，Q≥2，且Q为整数。所述扫描控制电路包括2Q条初始化信号线和Q个扫描控制子电路。所述2Q条初始化信号线中，Q条为栅初始化信号线，Q条为发光初始化信号线。每个扫描控制子电路对应一个显示区。所述扫描控制子电路包括栅极扫描控制单元和发光扫描控制单元，每个栅极扫描控制单元与一条栅初始化信号线耦接，且不同栅极扫描控制单元所耦接的栅初始化信号线不同。所述栅极扫描控制单元被配置为，在来自所述栅初始化信号线的栅初始化信号的控制下打开或关闭，以驱动对应的显示区显示或不显示。每个发光扫描控制单元与一条发光初始化信号线耦接，且不同发光扫描控制单元所耦接的发光初始化信号线不同。所述发光扫描控制单元被配置为，在来自所述发光初始化信号线的发光初始化信号的控制下打开或关闭，以驱动对应的显示区显示或不显示。

在一些实施例中，同一扫描控制子电路中的栅极扫描控制单元和发光扫描控制单元沿第一方向并列设置；所述Q个显示区沿第二方向并列设置；所述第一方向与所述第二方向大致垂直。所述Q个扫描控制子电路中的栅极扫描控制单元沿所述第二方向并列设置，所述Q个扫描控制子电路中的发光扫描控制单元沿所述第二方向并列设置。

在一些实施例中，Q＝2。两条所述栅初始化信号线沿所述第二方向延伸，且分别设置于所述栅极扫描控制单元相对的两侧。两条所述发光初始化信号线沿所述第二方向延伸，且分别设置于所述发光扫描控制单元相对的两 侧。

在一些实施例中，每个扫描控制子电路中，所述栅极扫描控制单元，相较于所述发光扫描控制单元更加靠近对应的显示区。

在一些实施例中，所述栅极扫描控制单元包括多级级联的栅极移位寄存器，前S级栅极移位寄存器与一条栅初始化信号线耦接，S≥1，且S为整数。和/或，所述发光扫描控制单元包括多级级联的发光移位寄存器，前S级发光移位寄存器与一条发光初始化信号线耦接，S≥1，且S为整数。

另一方面，提供了一种显示基板。所述显示基板包括Q个显示区，Q≥2，且Q为整数。所述显示基板包括衬底和设置于所述衬底上的至少一个扫描控制电路，所述扫描控制电路包括2Q条初始化信号线和Q个扫描控制子电路。所述2Q条初始化信号线中，Q条为栅初始化信号线，Q条为发光初始化信号线。每个扫描控制子电路对应一个显示区。所述扫描控制子电路包括栅极扫描控制单元和发光扫描控制单元，每个栅极扫描控制单元与一条栅初始化信号线耦接，且不同栅极扫描控制单元所耦接的栅初始化信号线不同。所述栅极扫描控制单元被配置为，在来自所述栅初始化信号线的栅初始化信号的控制下打开或关闭，以驱动对应的显示区显示或不显示。每个发光扫描控制单元与一条发光初始化信号线耦接，且不同发光扫描控制单元所耦接的发光初始化信号线不同。所述发光扫描控制单元被配置为，在来自所述发光初始化信号线的发光初始化信号的控制下打开或关闭，以驱动对应的显示区显示或不显示。

在一些实施例中，所述显示基板包括沿第二方向并列布置的第一显示区和第二显示区。所述扫描控制电路包括与所述第一显示区对应的第一扫描控制子电路，与所述第二显示区对应的第二扫描控制子电路，及第一栅初始化信号线和第二栅初始化信号线。所述第一扫描控制子电路包括第一栅极扫描控制单元，所述第二扫描控制子电路包括第二栅极扫描控制单元。所述第一栅初始化信号线与所述第一栅极扫描控制单元耦接，所述第二栅初始化信号线与所述第二栅极扫描控制单元耦接。

所述扫描控制子电路还包括与所述栅极扫描控制单元耦接的第一栅电压信号线、第二栅电压信号线、第一栅时钟信号线及第二栅时钟信号线；沿第一方向，且由显示区的内侧指向外侧，所述第二栅初始化信号线、所述第二栅电压信号线、所述第一栅电压信号线、所述第一栅时钟信号线、所述第二栅时钟信号线、所述第一栅初始化信号线依次排列，且所述第一栅极扫描控制单元和所述第二栅极扫描控制单元位于所述第二栅初始化信号线和所 述第一栅电压信号线之间。

在一些实施例中，所述扫描控制电路包括第二扫描控制子电路和第二栅初始化信号线，所述第二扫描控制子电路包括第二栅极扫描控制单元；所述第二栅极扫描控制单元包括沿所述第二方向并列设置的多级级联的第二栅极移位寄存器，每级第二栅极移位寄存器包括第二栅极输入晶体管。所述第二扫描控制子电路还包括S条第二栅初始连接线，所述S条第二栅初始连接线分别与前S级第二栅极移位寄存器对应；每条第二栅初始连接线的一端与所述第二栅初始化信号线耦接，另一端与对应的第二栅极移位寄存器的第二栅极输入晶体管耦接；S≥1，且S为整数。

在一些实施例中，所述扫描控制电路包括第二扫描控制子电路，所述第二扫描控制子电路包括第二栅初始连接线，所述显示基板包括依次设置于所述衬底上的半导体层、第一栅导电层、第二栅导电层和源漏导电层。所述第二栅初始连接线包括至少一个第一连接段和至少一个第二连接段。所述至少一个第一连接段位于所述源漏导电层。所述第一连接段在所述衬底上的正投影，与所述第二扫描控制子电路中的任一信号线在所述衬底上的正投影均相分离。至少一个第二连接段，位于所述半导体层。所述第二连接段在所述衬底上的正投影，与所述第二扫描控制子电路中的任一信号线在所述衬底上的正投影均相分离。其中，所述第二连接段的电阻率大于所述第一连接段的电阻率。

在一些实施例中，所述扫描控制电路包括第二栅初始化信号线和第二栅电压信号线。所述第二栅初始连接线还包括至少一个第三连接段，所述至少一个第三连接段位于所述第一栅导电层或所述第二栅导电层；所述第三连接段在所述衬底上的正投影，与所述第二栅初始化信号线和所述第二栅电压信号线中的至少一者在所述衬底上的正投影相交叉。

在一些实施例中，所述第二栅初始连接线包括多个依次相连的连接段；所述源漏导电层包括多个第一连接图案，每个第一连接图案通过过孔将所述第二栅初始连接线的相邻两个连接段电连接。

在一些实施例中，所述扫描控制电路包括第二栅初始化信号线和第二栅电压信号线。所述第二扫描控制子电路包括第二栅极扫描控制单元，所述第二栅极扫描控制单元包括第二栅极移位寄存器，所述第二栅极移位寄存器包括第二栅极输入晶体管。所述第二栅初始连接线包括依次相连的第一连接段、第二连接段和第三连接段。所述第三连接段在所述衬底上的正投影，与所述第二栅电压信号线和所述第二栅初始化信号线在所述衬底上的正投影相交 叉。所述第一连接段远离所述第三连接段的一端与对应的第二栅极输入晶体管耦接，所述第三连接段远离所述第一连接段的一端与所述第二栅初始化信号线耦接。

在一些实施例中，所述第二栅初始连接线大致沿所述第一方向延伸，且位于相邻两级栅极移位寄存器之间。

在一些实施例中，所述显示基板包括源漏导电层，所述第二扫描控制子电路还包括多条第二栅连接线，所述多条第二栅连接线，分别与除前S级以外的其他级第二栅极移位寄存器对应。每条第二栅连接线的一端与上一级第二栅极移位寄存器的输出端耦接，另一端与对应的第二栅极移位寄存器的第二栅极输入晶体管耦接。所述多条第二栅连接线位于所述源漏导电层。

在一些实施例中，所述扫描控制电路包括第一栅极扫描控制子电路和第一栅初始化信号线，所述第一栅极扫描控制子电路包括第一栅极扫描控制单元。所述第一栅极扫描控制单元包括沿所述第二方向并列设置的多级级联的第一栅极移位寄存器，每级第一栅极移位寄存器包括第一栅极输入晶体管。所述第一扫描控制子电路还包括S条第一栅初始连接线，所述S条第一栅初始连接线，分别与前S级第一栅极移位寄存器对应。每条第一栅初始连接线的一端与所述第一栅初始化信号线耦接，另一端与对应的第一栅极移位寄存器的第一栅极输入晶体管耦接。

在一些实施例中，所述显示基板包括沿第二方向并列布置的第一显示区和第二显示区。所述扫描控制电路包括与所述第一显示区对应的第一扫描控制子电路、与所述第二显示区对应的第二扫描控制子电路、及第一发光初始化信号线和第二发光初始化信号线。所述第一扫描控制子电路包括第一发光扫描控制单元，所述第二扫描控制子电路包括第二发光扫描控制单元。所述第一发光初始化信号线与所述第一发光扫描控制单元耦接，所述第二发光初始化信号线与所述第二发光扫描控制单元耦接。

所述扫描控制子电路还包括与所述发光扫描控制单元耦接的多条发光初始化信号线、第一子发光电压信号线、第二子发光电压信号线、第二发光电压信号线、第一发光时钟信号线及第二发光时钟信号线。沿第一方向，且由所述显示区的内侧指向外侧，所述第二发光初始化信号线、所述第一子发光电压信号线、所述第二发光电压信号线、所述第二子发光电压信号线、所述第一发光时钟信号线、第二发光时钟信号线、所述第一发光初始化信号线依次排列。所述第一发光扫描控制单元和所述第二发光扫描控制单元位于第一子发光电压信号线和所述第一发光时钟信号线之间。

在一些实施例中，所述第二发光扫描控制单元包括沿所述第二方向并列设置的多级级联的第二发光移位寄存器，每级第二发光移位寄存器包括第二发光输入晶体管。所述第二发光控制子电路还包括S条第二发光初始连接线，所述S条第二发光初始连接线分别与前S级第二发光移位寄存器对应。每条第二发光初始连接线的一端与所述第二发光初始化信号线耦接，另一端与对应的第二发光移位寄存器的第二发光输入晶体管耦接；S≥1，且S为整数。

在一些实施例中，所述显示基板包括依次设置于所述衬底上的半导体层、第一栅导电层、第二栅导电层和源漏导电层。所述第二发光初始连接线包括至少一个第四连接段、至少一个第五连接段和至少一个第六连接段。所述至少一个第四连接段位于所述源漏导电层。所述第四连接段在所述衬底上的正投影，与所述第二发光控制子电路中的任一信号线在所述衬底上的正投影均相分离。所述至少一个第五连接段位于所述半导体层。所述第五连接段在所述衬底上的正投影，与所述第二发光控制子电路中的任一信号线在所述衬底上的正投影均相分离；其中，所述第五连接段的电阻率大于所述第四连接段的电阻率。所述至少一个第六连接段，位于所述第一栅导电层或所述第二栅导电层。所述第六连接段在所述衬底上的正投影，与所述第二发光初始化信号线、所述第一子发光电压信号线、所述第二发光电压信号线中的至少一者在所述衬底上的正投影相交叉。

在一些实施例中，所述第二发光初始连接线包括多个依次相连的连接段。所述源漏导电层包括多个第二连接图案，每个第二连接图案通过过孔将所述第二发光初始连接线的相邻两个连接段电连接。

在一些实施例中，所述第二发光初始连接线包括依次相连的第四连接段、第一个第六连接段、第五连接段和第二个第六连接段。所述第一个第六连接段在所述衬底上的正投影，与所述第二发光电压信号线在所述衬底上的正投影相交叉。所述第二个第六连接段在所述衬底上的正投影，与所述第一子发光电压信号线和所述第二发光初始化信号线在所述衬底上的正投影均相交叉。所述第四连接段远离所述第二个第六连接段的一端与对应的第二发光输入晶体管耦接，所述第二个第六连接段远离所述第四连接段的一端与所述第二发光始化信号线耦接。

再一方面，提供了一种显示面板。所述显示面板包括如上述任一实施例所述的显示基板和控制集成电路。所述控制集成电路与所述显示基板的扫描控制电路中的多条初始化信号线耦接。所述控制集成电路被配置为，向不需要显示的显示区对应的初始化信号线传输第一初始化信号，以使所述不需要 显示的显示区对应的扫描控制子电路关闭；及，向需要显示的显示区对应的初始化信号线传输第二初始化信号，以使所述需要显示的显示区对应的扫描控制子电路打开。

又一方面，提供了一种显示装置。该显示装置包括上述任一实施例所述所述的显示面板。

在一些实施例中，所述显示装置可沿相邻显示区的交界线折叠。

又一方面，提供了一种扫描控制电路的驱动方法。所述扫描控制电路的驱动方法，应用于上述任一实施例所述的扫描控制电路。所述驱动方法包括：在显示面板的目标显示区不需要显示的情况下，所述目标显示区对应的扫描控制子电路所耦接的初始化信号线，向所述扫描控制子电路提供第一初始化信号，以使所述扫描控制子电路关闭。在所述目标显示区需要显示的情况下，所述目标显示区对应的扫描控制子电路所耦接的初始化信号线，向所述扫描控制子电路提供第二初始化信号，以使所述扫描控制子电路打开。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1A为根据一些实施例的显示装置的结构图；

图1B为根据一些实施例的显示面板的局部剖面图；

图2为根据一些实施例的显示面板的驱动架构图；

图3为根据一些实施例的一种显示面板的扫描控制电路的架构图；

图4为根据一些实施例的另一种显示面板的扫描控制电路的架构图；

图5为根据一些实施例的栅极移位寄存器的等效电路图；

图6为图5所示的栅极移位寄存器的驱动时序图；

图7为根据一些实施例的发光移位寄存器的等效电路图；

图8为图7所示的发光扫描控移位寄存器的驱动时序图；

图9为根据一些实施例的栅极扫描控制单元的一些膜层的俯视图；

图10为根据一些实施例的栅极扫描控制单元的另一些膜层的俯视图；

图11为根据一些实施例的栅极扫描控制单元的又一些膜层的俯视图；

图12为根据一些实施例的栅极扫描控制单元的再一些膜层的俯视图；

图13为根据一些实施例的栅极扫描控制单元的又一些膜层的俯视图；

图14为根据一些实施例的发光扫描控制单元的一些膜层的俯视图；

图15为根据一些实施例的发光扫描控制单元的另一些膜层的俯视图；

图16为根据一些实施例的发光扫描控制单元的又一些膜层的俯视图；

图17为根据一些实施例的发光扫描控制单元的再一些膜层的俯视图；

图18为根据一些实施例的发光扫描控制单元的又一些膜层的俯视图；

图19为图12中的剖面线DD＇处的剖面图；

图20为图17中的剖面线FF＇处的剖面图；

图21为图12中的剖面线EE＇处的剖面图；

图22为根据一些实施例的扫描控制电路的驱动方法的流程图。

具体实施方式

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”等类似表达仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

如本文所使用的那样，“平行”、“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量***的局限性)所确定。例如，“平行”包括绝对平行和近似平行，其中近似平行的可接受偏差范围例如可以是5°以内偏差；“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5°以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。

在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量***的局限性)所确定。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

在本公开的实施例提供的移位寄存器中，移位寄存器所采用的晶体管可以为薄膜晶体管(英文：Thin Film Transistor，简称TFT)、场效应晶体管(英文：metal oxide semiconductor，简称MOS)或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。

在本公开的实施例提供的移位寄存器中，移位寄存器所采用的各薄膜晶体管的控制极为晶体管的栅极，第一极为薄膜晶体管的源极和漏极中一者， 第二极为薄膜晶体管的源极和漏极中另一者。由于薄膜晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的薄膜晶体管的第一极和第二极在结构上可以是没有区别的。示例性地，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性地，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。

在本公开的实施例中，电容器可以是通过工艺制程单独制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容器的各个电容电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。电容器也可以是晶体管之间的寄生电容，或者通过晶体管本身与其他器件、线路来实现，又或者利用电路自身线路之间的寄生电容来实现。

本公开的实施例提供的移位寄存器中，第一节点、第二节点等节点并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。

本公开的实施例中提供的移位寄存器中的“低电压”指的是能够使得其包括的***作P型晶体管被导通的电压，并不能使得其包括的***作N型晶体管被导通(即，该N型晶体管被截止)的电压；相应地，“高电压”指的是能够使得其包括的***作N型晶体管被导通的电压，并不能使得其包括的***作P型晶体管被导通(即，该P型晶体管被截止)的电压。

图1A为为根据一些实施例的显示装置的结构图。如图1A所示，本公开的一些实施例提供一种显示装置1，该显示装置1可以为电视、手机、电脑、笔记本电脑、平板电脑、车载电脑等。

其中，显示装置1包括至少两个显示区A，该显示装置1可沿相邻显示区A的交界线L折叠。此外，至少一个显示区A可以在其它显示区A显示图像时，不显示图像。

示例性地，如图1A所示，显示装置1包括第一显示区A1和第二显示区A2，第一显示区A1和第二显示区A2，沿交界线L折叠。其中，第一显示区A1和第二显示区A2可以同时显示图像；或者，第一显示区A1显示图像时，第二显示区A2不显示图像；又或者，第二显示区A2显示图像时，第一显示区A1不显示图像。

需要说明的是，交界线L可以为过渡的弯折区域，弯折区域也能够进行显示。其中，弯折区域可以设置铰链等装置，以实现屏幕的弯折或展平。

如图1A所示，该显示装置1包括壳体10、设置于壳体10内的显示面 板20、电路板、显示驱动集成电路以及其他电子配件等。

上述显示面板20可以为有机发光二极管(英文：Organic Light Emitting Diode，简称OLED)显示面板、量子点发光二极管(英文：Quantum Dot Light Emitting Diodes，简称QLED)显示面板、微发光二极管(英文：Micro Light Emitting Diodes，简称Micro LED)显示面板等，本公开对此不做具体限定。

下面以上述显示面板20为OLED显示面板为例，对本公开的一些实施例进行示意性说明。

在一些实施例中，如图2所示，显示面板20具有显示区A，以及设置在显示区A的至少一侧的周边区B。图2中以周边区B围绕显示区A设置为例。

参阅图2，显示面板20中，显示区A中设置有多种发光颜色的子像素P，该多种发光颜色的子像素P至少包括发光颜色为第一颜色的第一子像素、发光颜色为第二颜色的第二子像素和发光颜色为第三颜色的第三子像素，第一颜色、第二颜色和第三颜色为三基色(例如红色、绿色和蓝色)。

其中，如图1B所示，显示面板20包括显示基板10和用于封装显示基板10的封装层30。

此处，封装层30可以为封装薄膜，也可以为封装基板。

在一些实施例中，参见图1B和图2，每个子像素P均包括设置于衬底21上的发光器件15和像素驱动电路14，像素驱动电路14包括多个晶体管。晶体管包括有源层235、源极265、漏极266、栅极235及栅绝缘层GI，源极265和漏极266分别与有源层235接触。沿垂直于衬底21且远离衬底21的方向，发光器件15包括第一电极151、发光功能层152和第二电极153。

示例性的，如图1B所示，第一电极151为发光器件15的阳极，第二电极153为发光器件15的阴极。第一电极151和多个晶体管141中作为驱动晶体管的晶体管的源极265或漏极266电连接。图1B中以第一电极151和晶体管141的漏极电连接进行示意。

在一些实施例中，发光功能层152仅包括发光层。在另一些实施例中，发光功能层152除包括发光层外，还包括电子传输层(election transporting layer，简称ETL)、电子注入层(election injection layer，简称EIL)、空穴传输层(hole transporting layer，简称HTL)和空穴注入层(hole injection layer，简称HIL)中的至少一个。

在一些实施例中，如图1B所示，显示基板10还包括钝化层PVX，钝化层PVX设置于像素驱动电路14远离衬底21的一侧。

在一些实施例中，如图1B所示，显示基板10还包括第一平坦层PLN，第一平坦层PLN1设置于钝化层PVX远离衬底21的一侧。

在一些实施例中，如图1B所示，显示基板10还包括像素界定层PDL，像素界定层PDL包括多个开口区，一个发光器件15设置于一个开口区中。

在一些实施例中，如图1B所示，显示基板10还包括缓冲层111，缓冲层111设置于像素驱动电路14与衬底21之间。

为了方便说明，本公开中上述多个子像素P是以矩阵形式排列为例进行的说明。在这种情况下，沿第一方向X排列成一排的子像素P称为同一行子像素P；沿第二方向Y排列成一列的子像素P称为同一列子像素P。

参阅图2，每一子像素P中均包括用于控制子像素P显示的像素驱动电路200，位于同行的像素驱动电路200与同一栅扫描信号线GL及同一发光扫描信号线EL耦接，位于同列的像素驱动电路200与同一数据线DL耦接。

其中，栅扫描信号线GL用于向像素驱动电路200传输栅扫描信号Gate；发光扫描信号线EL用于向像素驱动电路200传输发光扫描信号EM；数据线DL用于向像素驱动电路200传输数据信号Data。

如图2所示，显示面板20在周边区B设置有扫描控制电路100和源极驱动电路300。

在一些实施例中，如图2所示，扫描控制电路100包括栅极扫描控制单元112和发光扫描控制单元113。栅扫描信号Gate来自与栅扫描信号线GL耦接栅极扫描控制单元112，发光扫描信号EM来自与发光扫描信号线EL耦接的发光扫描控制单元113；数据信号Data来自与各条数据线DL耦接的源极驱动电路300。

需要说明的是，栅极扫描控制单元112和发光扫描控制单元113可以集成在一个电路中，也就是说，一个扫描控制单元111的每个移位寄存器均包括至少两个输出端，其中一个输出栅扫描信号Gate，另一个输出发光扫描信号EM，本公开在此不做详细限定。

在一些实施例中，如图2所示，扫描控制电路100可以设置在沿栅扫描信号线GL的延伸方向上的侧边，源极驱动电路300可以设置在沿数据线DL的延伸方向上的侧边，以驱动显示面板20中的像素驱动电路200进行显示。

在一些实施例中，参阅图2，上述扫描控制电路100为GOA(Gate Driver on Array)电路，即扫描控制电路100直接集成在显示面板20的阵列基板中，以减小显示面板20的边框尺寸，降低显示面板20的制作成本，实现窄边框 设计。以下实施例均是以扫描控制电路100为GOA电路为例进行说明。

需要说明的是，图2以显示面板20在周边区B的单侧设置扫描控制电路100，从单侧逐行依次驱动各栅扫描信号线GL和发光扫描信号线EL，即单侧驱动为例进行说明的。图3和图4以显示面板20在周边区B的双侧设置扫描控制电路100，从两侧逐行依次驱动各栅扫描信号线GL和发光扫描信号线EL，即双侧驱动为例进行说明的。

在一些实施例中，参阅图2和图4，扫描控制电路100中包括栅极扫描控制单元112和发光扫描控制单元113，栅极扫描控制单元112包括多级级联的栅极移位寄存器(GRS1、GRS2……GRS(N))，发光扫描控制单元113至少包括多级级联的发光移位寄存器(ERS1、ERS2……ERS(N))，其中，N为正整数。

需要说明的是，每级栅极移位寄存器(GRS1、GRS2……GRS(N))与至少一条栅扫描信号线GL耦接，每级发光移位寄存器(ERS1、ERS2……ERS(N))与至少一条发光扫描信号线EL耦接。图4中以每级栅极移位寄存器与一条栅扫描信号线GL耦接、每级发光移位寄存器与一条发光扫描信号线EL耦接为例进行示意。

在一些实施例中，参阅图3、图5和图7，每相邻两级移位寄存器RS，下一级移位寄存器RS的信号输入端IPUT与上一级的移位寄存器RS的输出端OPUT耦接，第一级移位寄存器RS1的信号输入端IPUT与对应的初始化信号线STV耦接。

在一些相关技术中，显示装置为包括两个显示区的可折叠显示装置。在某些场景下，例如，可折叠显示装置在折叠状态时，其中一个显示区显示图像，另一个显示区显示黑画面。

然而，不用作显示图像的显示区并非不刷新，仍在显示黑画面。也就是说，这种情况下，在一个帧周期内，不用作显示图像的显示区仍然对所包括的各行子像素P和进行正常的逐行扫描充电，这样既会产生多余的功耗，又浪费刷新时间。

为了解决上述问题，本公开的一些实施例提供一种扫描控制电路100，参阅图1A和图2，该扫描控制电路100应用于包括多个显示区A的显示面板20中。如图3所示，扫描控制电路100包括多条初始化信号线STV和多个扫描控制子电路110。每个扫描控制子电路110对应一个显示区A。

其中，扫描控制子电路110包括至少一个扫描控制单元111，每个扫描控制单元111与一条初始化信号线STV耦接，且不同扫描控制单元111所 耦接的初始化信号线STV不同。扫描控制单元111被配置为，在来自初始化信号线STV的初始化信号的控制下打开或关闭，以驱动对应的显示区A显示或不显示。

由上述可知，每个扫描控制子电路110对应一个显示区A，且每个扫描控制子电路110中的扫描控制单元111，可以在来自初始化信号线STV的初始化信号的控制下单独打开或关闭，以驱动对应的显示区A显示或不显示。基于此，在上述扫描控制电路100应用于包括多个显示区A的显示面板20中的情况下，当显示面板20的目标显示区不需要显示时，可控制与目标显示区对应的扫描控制子电路110所耦接的初始化信号线STV，向扫描控制子电路110提供第一初始化信号，以使该扫描控制子电路110关闭，解决了相关技术中不用作显示图像的显示区A仍然对所包括的各行子像素P和进行正常的逐行扫描充电的问题，从而减少了刷新时间的浪费，降低了功耗。

同时，可控制其他显示区A对应的扫描控制子电路110所耦接的初始化信号线STV，向扫描控制子电路110提供第二初始化信号，以使该扫描控制子电路110打开，从而驱动其他显示区A正常显示。此外，与现有技术相比，显示面板20的任一显示区A在显示时，其对应的刷新行数减少，刷新频率高，充电时长延长，显示效果更好。

需要说明的是，目标显示区可以根据实际情况进行选定，本公开在此不做具体限定。

在一些实施例中，如图2和图4所示，显示面板20包括Q个显示区A，扫描控制电路100包括Q个扫描控制子电路110和2Q条初始化信号线STV；Q≥2，且Q为整数。其中，每个扫描控制子电路110包括栅极扫描控制单元112和发光扫描控制单元113，栅极扫描控制单元112用于向像素驱动电路200提供栅扫描信号Gate，发光扫描控制单元113用于向像素驱动电路200提供发光扫描信号EM。图2和图4中以Q＝2为例进行示意。

2Q条初始化信号线STV中，Q条为栅初始化信号线GSTV，每个栅极扫描控制单元112与一条栅初始化信号线GSTV耦接，每个栅极扫描控制单元112在所耦接的栅初始化信号线GSTV所提供的栅初始化信号的控制下打开或关闭；Q条为发光初始化信号线ESTV，每个发光扫描控制单元113与一条发光初始化信号线ESTV耦接，每个发光扫描控制单元113在所耦接的发光初始化信号线ESTV所提供的发光初始化信号的控制下打开或关闭。

示例性地，参阅图2和图4，显示面板20包括2个显示区A，扫描控制电路100包括2个扫描控制子电路110和4条初始化信号线STV，每个扫 描控制子电路110包括栅极扫描控制单元112和发光扫描控制单元113，栅极扫描控制单元112与一条栅初始化信号线GSTV耦接，发光扫描控制单元113与一条发光初始化信号线ESTV耦接。

在一些实施例中，参阅图2，同一扫描控制子电路110中的栅极扫描控制单元112和发光扫描控制单元113沿第一方向X并列设置，Q个显示区A沿第二方向Y并列设置。其中，第一方向X与第二方向Y大致垂直。多个扫描控制子电路110中的栅极扫描控制单元112沿第二方向Y并列设置，多个扫描控制子电路110中的发光扫描控制单元113沿第二方向Y并列设置。以这种方式设置，栅极扫描控制单元112和发光扫描控制单元113排列规整，便于走线布置，且降低扫描控制电路100所需占用的面积。

在此基础上，参阅图4，在显示面板20包括2个显示区A的情况下，4条初始化信号线STV包括两条栅初始化信号线GSTV和两条发光初始化信号线ESTV。其中，如图12所示，两条栅初始化信号线GSTV(图12中的GSTV1和GSTV2)沿第二方向Y延伸，且分别设置于栅极扫描控制单元112相对的两侧；如图17所示，两条发光初始化信号线ESTV(图17中为ESTV1和ESTV2)沿第二方向Y延伸，且分别设置于发光扫描控制单元113相对的两侧。

在一些实施例中，如图2所示，每个扫描控制子电路110中，栅极扫描控制单元112，相较于发光扫描控制单元113更加靠近对应的显示区A。在这种情况下，与栅极扫描控制单元112所耦接的栅扫描信号线GL的长度较短，负载较低，有利于提高栅扫描信号线GL向像素驱动电路200提供的栅扫描信号Gate的稳定性。

在一些实施例中，参阅图3，扫描控制单元111包括沿第二方向Y并列设置的多级级联的移位寄存器RS，多级移位寄存器RS中的前S级移位寄存器RS与一条初始化信号线STV耦接。其中，S≥1，且S为整数。图3中以S＝1为例进行示意。

示例性地，如图3、图5和图7所示，S＝1，即扫描控制单元111中的每相邻两个移位寄存器RS中，第一级移位寄存器RS1的信号输入端IPUT与初始化信号端STV耦接，下一级移位寄存器RS的信号输入端IPUT与上一级的移位寄存器RS的输出端OPUT耦接。

需要说明的是，在本公开的实施例中，扫描控制单元111中的中各级移位寄存器RS的级联方式的连接方式不限于此。

在一些实施例中，如图3和图4所示，上述扫描控制单元111为栅极扫 描控制单元112，栅极扫描控制单元112包括多级级联的栅极移位寄存器GRS，前S级栅极移位寄存器GRS与一条栅初始化信号线GSTV耦接。图4中以S＝1为例进行示意。

在一些实施例中，如图3和图4所示，上述扫描控制单元111为发光扫描控制单元113，发光扫描控制单元113包括多级级联的发光移位寄存器ERS，前S级发光移位寄存器ERS与一条发光初始化信号线ESTV耦接。图4中以S＝1为例进行示意。

下面结合图5和图12，以栅极移位寄存器GRS包括7个晶体管与2个电容器为例，对栅极移位寄存器GRS的电路进行示意性说明。在下面的描述中，栅极移位寄存器GRS可以为栅极扫描控制单元112所包括的多级栅极移位寄存器中的任一个。

需要说明的是，在本文中，第一栅时钟信号端以及后续出现的第一栅时钟信号线使用相同的符号“GCK”，第二栅时钟信号端以及后续出现的第二栅时钟信号线使用相同的符号“GCB”，第一栅电压信号端以及后续出现的第一栅电压信号线使用相同的符号“GVGL”，第二栅电压信号端以及后续出现的第二栅电压信号线使用相同的符号“GVGH”，仅仅是为了方便描述，并不代表它们是相同的部件或信号。

如图5所示，栅极移位寄存器GRS包括：第一晶体管T1，第二晶体管T2，第三晶体管T3，第四晶体管T4，第五晶体管T5，第六晶体管T6，第七晶体管T7，第八晶体管T8，第一电容器C1，及第二电容器C2。

第一晶体管T1的控制极与第一栅时钟信号端GCK耦接，第一晶体管T1的第一极与信号输入端IPUT耦接，第一晶体管T1的第二极与第一节点N1耦接。

第二晶体管T2的控制极与第一节点N1耦接，第二晶体管T2的第一极与第一栅时钟信号端GCK耦接，第二晶体管T2的第二极与第二节点N2耦接。

第三晶体管T3的控制极与第一栅时钟信号端GCK耦接，第三晶体管T3的第一极与第一栅电压信号端GVGL耦接，第三晶体管T3的第二极与第二节点N2耦接。

第四晶体管T4的控制极与第二节点N2耦接，第四晶体管T4的第一极与第二栅电压信号端GVGH和第一电容器C1的第一极板耦接，第四晶体管T4的第二极与输出端OPUT耦接。

第五晶体管T5的控制极与第三节点N3耦接，第五晶体管T5的第一极 与第二栅时钟信号端GCB耦接，第五晶体管T5的第二极与输出端OPUT和第二存储电容器C2的第一极板耦接。

第六晶体管T6的控制极与第二节点N2耦接，第六晶体管T6的第一极与第二栅电压信号端GVGH耦接，第六晶体管T6的第二极与第四节点N4耦接。

第七晶体管T7的控制极与第二栅时钟信号端GCB耦接，第七晶体管T7的第一极与第四节点N4耦接，第七晶体管T7的第二极与第一节点N1耦接。

第八晶体管T8的控制极与第一栅电压信号端GVGL耦接，第八晶体管T8的第一极与第一节点N1耦接，第八晶体管T8的第二极与第三节点N3耦接。

第一电容器C1的第一极板与第四晶体管T4的第一极和第二栅电压信号端GVGH耦接，第一电容器C1的第二极板与第二节点N2耦接。

第二电容器C2的第一极板与第五晶体管T4的第二极耦接，第一电容器C1的第二极板与第三节点N3耦接。

需要说明的是，多级级联的栅极移位寄存器GRS中，当以S级栅极移位寄存器GRS进行级联时，相邻的两组S级栅极移位寄存器GRS，上一组的栅极移位寄存器GRS的第一栅时钟信号端GCK与下一组栅极移位寄存器GRS的第二栅时钟信号端GCB与同一条栅时钟信号线耦接；上一组的栅极移位寄存器GRS的第二栅时钟信号端GCB与下一组栅极移位寄存器GRS的第一栅时钟信号端GCK与同一条栅时钟信号线耦接。例如，上一组的栅极移位寄存器GRS的第一栅时钟信号端GCK与第一栅时钟信号线GCK耦接；上一组的栅极移位寄存器GRS的第二栅时钟信号端GCB与第二栅时钟信号线GCB耦接；下一组的栅极移位寄存器GRS的第一栅时钟信号端GCK与第二栅时钟信号线GCB耦接，下一组的栅极移位寄存器GRS的第二栅时钟信号端GCB与第一栅时钟信号线GCK耦接。

需要说明的是，图5所示的电路中，节点N1、N2和N3并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。

如图9～图12所示，栅极移位寄存器GRS的电路通过将需要的图案膜层一层一层刻蚀叠加，最终形成如图5所示出的等效电路中的各个晶体管。

如图9所示，先形成半导体层ACT。其中，半导体层ACT的材料包括非晶硅、单晶硅、多晶硅、或金属氧化物半导体材料；例如，半导体层ACT 的材料包括铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)、氧化锌(ZnO)，本公开不限于此。半导体层ACT包括图5所示出的等效电路中的各个晶体管的有源层225(参见图12和图19)。

如图10所示，在半导体层ACT上形成第一栅导电层Gt1，第一栅导电层Gt1与半导体层ACT交叠部分，分别形成第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8。其中，第一栅导电层Gt1的材料包括导电金属；例如，第一栅导电层Gt1的材料包括铝、铜、钼中的至少一种，本公开不限于此。第一栅导电层Gt1包括图5所示出的等效电路中的各个晶体管的栅极235和电容器的第一极板(参见图12和图21)。

在一些实施例中，半导体层ACT和第一栅导电层Gt1之间设置有第一栅绝缘层GI1(参照图19和图21)，第一栅绝缘层GI1用于将半导体层ACT和第一栅导电层Gt1电绝缘。其中，第一栅绝缘层GI1的材料包括氮化硅、氮氧化硅和氧化硅的无机绝缘材料中的任一种；例如，第一栅绝缘层GI1的材料包括二氧化硅，本公开不限于此。

如图11所示，在第一栅导电层Gt1上形成第二栅导电层Gt2，第二栅导电层Gt2与第一栅导电层Gt1交叠部分，分别形成第一电容器C1、第二电容器C2。其中，第二栅导电层Gt2的材料包括导电金属；例如，第二栅导电层Gt2的材料包括铝、铜、钼中的至少一种，本公开不限于此。第二栅导电层Gt2包括图5所示出的等效电路中的电容器的第二极板(参见图12)。

在一些实施例中，第一栅导电层Gt1和第二栅导电层Gt2之间设置有第二栅绝缘层GI2(参照图19)。其中，第二栅绝缘层GI2的材料包括氮化硅、氮氧化硅和氧化硅的无机绝缘材料中的任一种；例如，第二栅绝缘层GI2的材料包括二氧化硅，本公开不限于此。

如图12所示，在第二栅导电层Gt2上形成源漏导电层SD，源漏导电层SD包括栅初始化信号线GSTV、第一栅电压信号线GVGL、第二栅电压信号线GVGH、第一栅时钟信号线GCK和第二栅时钟信号线GCB。其中，源漏导电层SD的材料包括导电金属；例如，源漏导电层SD的材料包括铝、铜、钼中的至少一种，本公开不限于此。源漏导电层SD包括图5所示出的等效电路中的各个信号线(参见图12)。

需要说明的是，参阅图12和图19，各信号线、晶体管及电容器之间电连接，均通过过孔HL转接至源漏导电层SD，通过源漏导电层SD实现电连接。例如，在第一栅导电层Gt1与源漏导电层SD电连接时，该过孔HL贯 穿ILD和第二栅绝缘层GI2。又例如，在半导体层ACT与源漏导电层SD电连接时，该过孔HL贯穿ILD、第一栅绝缘层GI1和第二栅绝缘层GI2。

在一些实施例中，源漏导电层SD和第二栅导电层Gt2之间设置有层间介质层ILD(参照图19)。其中，层间介质层ILD的材料包括氮化硅、氮氧化硅和氧化硅的无机绝缘材料中的任一种；例如，第二栅绝缘层GI2的材料包括二氧化硅，本公开不限于此。

图6为图5所示的栅极移位寄存器GRS的时序图。下面以晶体管为P型晶体管为例对栅极移位寄存器GRS的输入阶段P1与输出阶段P2进行详细说明，并不对本公开的保护造成限定。

其中，“低电压”能够使得P型晶体管被导通，不能够使得N型晶体管被导通(即，N型晶体管被截止)；“高电压”能够使得N型晶体管被导通，不能够使得P型晶体管被导通(即，P型晶体管被截止)。

需要说明的是，本公开的实施例包括但不限于此。例如，本公开的实施例提供的栅极移位寄存器GRS的电路中的一个或多个薄膜晶体管也可以采用N型晶体管，只需将选定类型的薄膜晶体管的各极参照本公开的实施例中的相应薄膜晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。

示例性地，在下面的描述中，“0”表示低电压，“1”表示高电压。

在输入阶段P1，参阅图6，IPUT＝0，GCK＝0，GCB＝1，OPUT＝1。

在此情况下，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第八晶体管T8均打开，第七晶体管T7关闭，输出端OPUT输出高电压的栅扫描信号Gate，以控制对应的像素驱动电路200的栅信号端关闭。

在输出阶段P2，参阅图6，IPUT＝1，GCK＝1，GCB＝0，OPUT＝0。

在此情况下，第二晶体管T2、第五晶体管T5、第七晶体管T7、第八晶体管T8均打开，第一晶体管T1、第三晶体管T3、第四晶体管T4、第六晶体管T6均关闭，输出端OPUT输出低电压的栅扫描信号Gate，以控制对应的像素驱动电路200的栅信号端打开。

下面结合图7和图17，以发光移位寄存器ERS包括12个晶体管与3个电容器为例，对发光移位寄存器ERS的电路进行示意性说明。在下面的描述中，发光移位寄存器ERS可以为发光扫描控制单元113所包括的多级发光移位寄存器中的任一个。

需要说明的是，在本文中，第一发光时钟信号端以及后续出现的第一发 光时钟信号线使用相同的符号“ECK”，第二发光时钟信号端以及后续出现的第二发光时钟信号线使用相同的符号“ECB”，第一发光电压信号端以及后续出现的第一发光电压信号线使用相同的符号“EVGL”，第二发光电压信号端以及后续出现的第二发光电压信号线使用相同的符号“EVGH”，仅仅是为了方便描述，并不代表它们是相同的部件或信号。

如图7所示，发光移位寄存器ERS包括：第一晶体管T1，第二晶体管T2，第三晶体管T3，第四晶体管T4，第五晶体管T5，第六晶体管T6，第七晶体管T7，第八晶体管T8，第九晶体管T9，第十晶体管T9，第十一晶体管T11，第十二晶体管T12，第一电容器C1，第二电容器C2，及第三电容器C3。

第一晶体管T1的控制极与第一发光时钟信号端ECK耦接，第一晶体管T1的第一极与信号输入端IPUT耦接，第一晶体管T1的第二极与第四节点N4耦接。

第二晶体管T2的控制极与第四节点N4耦接，第二晶体管T2的第一极与第一发光时钟信号端ECK耦接，第二晶体管T2的第二极与第五节点N5耦接。

第三晶体管T3的控制极与第一发光时钟信号端ECK耦接，第三晶体管T3的第一极与第一发光电压信号端GVGL耦接，第三晶体管T3的第二极与第五节点N5耦接。

第四晶体管T4的控制极与第二发光时钟信号端ECB耦接，第四晶体管T4的第一极与第六节点N6耦接，第四晶体管T4的第二极与第四节点N4耦接。

第五晶体管T5的控制极与第五节点N5耦接，第五晶体管T5的第一极与第二发光电压信号端VGH耦接，第五晶体管T5的第二极与第六节点N6耦接。

第六晶体管T6的控制极与第七节点N7耦接，第六晶体管T6的第一极与第二发光时钟信号端ECB耦接，第六晶体管T6的第二极与第八节点N8耦接。

第七晶体管T7的控制极与第二发光时钟信号端ECB耦接，第七晶体管T7的第一极与第八节点N8耦接，第七晶体管T7的第二极与第九节点N9耦接。

第八晶体管T8的控制极与第四节点N4耦接，第八晶体管T8的第一极与第二发光电压信号端VGH耦接，第八晶体管T8的第二极与第九节点N9 耦接。

第九晶体管T9的控制极与第九节点N9耦接，第九晶体管T9的第一极与第二发光电压信号端VGH和第三电容器C3的第一极板耦接，第九晶体管T9的第二极与输出端OPUT耦接。

第十晶体管T10的控制极与第十节点N10耦接，第十晶体管T10的第一极与第一发光电压信号端VGL耦接，第十晶体管T10的第二极与输出端OPUT耦接。

第十一晶体管T11的控制极与第一发光电压信号端VGL耦接，第十一晶体管T11的第一极与第五节点N5耦接，第十一晶体管T11的第二极与第七节点N7耦接。

第十二晶体管T12的控制极与第一发光电压信号端VGL耦接，第十二晶体管T12的第一极与第四节点N4耦接，第十二晶体管T12的第二极与第十节点N10耦接。

第一电容器C1的第一极板与第七节点N7耦接，第一电容器C1的第二极板与第八节点N8耦接。

第二电容器C2的第一极板与第二发光时钟信号端ECB耦接，第二电容器C2的第二极板与第十节点N10耦接。

第三电容器C3的第一极板与第九晶体管T9的第一极和第二发光电压信号端VGH耦接，第三电容器C3的第二极板与第九节点N9耦接。

需要说明的是，多级级联的发光移位寄存器ERS中，当以S级发光移位寄存器ERS进行级联时，相邻的两组S级发光移位寄存器ERS，上一组的发光移位寄存器ERS的第一发光时钟信号端ECK与下一组发光移位寄存器ERS的第二发光时钟信号端ECB与同一条发光时钟信号线耦接；上一组的发光移位寄存器ERS的第二发光时钟信号端ECB与下一组发光移位寄存器ERS的第一发光时钟信号端ECK与同一条发光时钟信号线耦接。例如，上一组的发光移位寄存器ERS的第一发光时钟信号端ECK与第一发光时钟信号线ECK耦接；上一组的发光移位寄存器ERS的第二发光时钟信号端ECB与第二发光时钟信号线ECB耦接；下一组的发光移位寄存器ERS的第一发光时钟信号端ECK与第二发光时钟信号线ECB耦接，下一组的发光移位寄存器ERS的第二发光时钟信号端ECB与第一发光时钟信号线ECK耦接。

需要说明的是，如图7所示的电路中，节点N4、N5、N6、N7、N8、N9和N10并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点， 也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。

如图14至图17所示，发光移位寄存器ERS的电路通过将需要的图案膜层一层一层刻蚀叠加，最终形成如图7所示出的等效电路中的各个晶体管。

如图14所示，先形成半导体层ACT。其中，发光移位寄存器ERS的半导体层ACT可以与栅极移位寄存器ERS的半导体层ACT材料相同且同层制作。该半导体层ACT还包括图7所示出的等效电路中的各个晶体管的有源层225(参见图17和图21)。

如图15所示，在半导体层ACT上形成第一栅导电层Gt1，第一栅导电层Gt1与半导体层ACT交叠部分，分别形成第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12。其中，发光移位寄存器ERS的第一栅导电层Gt1可以与栅极移位寄存器ERS的第一栅导电层Gt1材料相同且同层制作。该第一栅导电层Gt1还包括图7所示出的等效电路中的各个晶体管的栅极235和电容器的第一极板(参见图17和图21)。

在一些实施例中，半导体层ACT和第一栅导电层Gt1之间设置有第一栅绝缘层GI1(参照图20)。其中，发光移位寄存器ERS的第一栅绝缘层GI1可以与栅极移位寄存器ERS的第一栅绝缘层GI1材料相同且同层制作。

如图16所示，在第一栅导电层Gt1上形成第二栅导电层Gt2，第二栅导电层Gt2与第一栅导电层Gt1交叠部分，分别形成第一电容器C1、第二电容器C2和第三电容器C3。其中，发光移位寄存器ERS的第二栅导电层Gt2可以与栅极移位寄存器ERS的第二栅导电层Gt2材料相同且同层制作。该第二栅导电层Gt2还包括图7所示出的等效电路中的电容器的第二极板(参见图17)。

在一些实施例中，第一栅导电层Gt1和第二栅导电层Gt2之间设置有第二栅绝缘层GI2(参照图20)。其中，发光移位寄存器ERS的第二栅绝缘层GI2可以与栅极移位寄存器ERS的第二栅绝缘层GI2材料相同且同层制作。

如图17所示，在第二栅导电层Gt2上形成源漏导电层SD，源漏导电层SD包括第二发光初始化信号线ESTV2、第一子发光电压信号线EVGL1、第二发光电压信号线EVGH、第二子发光电压信号线EVGL2、第一发光时钟信号线ECK、第二发光时钟信号线ECB、第一发光初始化信号线ESTV1。其中，发光移位寄存器ERS的源漏导电层SD可以与栅极移位寄存器ERS 的源漏导电层SD材料相同且同层制作。该源漏导电层SD还包括图7所示出的等效电路中的各个信号线(参见图17)。

需要说明的是，参见图17和图20，各信号线、晶体管及电容器之间电连接，均通过过孔HL转接至源漏导电层SD，通过源漏导电层SD实现电连接。例如，在第一栅导电层Gt1与源漏导电层SD电连接时，该过孔HL贯穿ILD和第二栅绝缘层GI2。又例如，在半导体层ACT与源漏导电层SD电连接时，该过孔HL贯穿ILD、第一栅绝缘层GI1和第二栅绝缘层GI2。

在一些实施例中，源漏导电层SD和第二栅导电层Gt2之间设置有层间介质层ILD(参照图20)。其中，发光移位寄存器ERS的层间介质层ILD可以与栅极移位寄存器ERS的层间介质层ILD材料相同且同层制作。

图8为图7所示的发光移位寄存器ERS的时序图。下面以晶体管为P型晶体管为例对发光移位寄存器ERS的输入阶段P1～P3与输出阶段P2～P4进行详细说明，并不对本公开的保护范围造成限定。

需要说明的是，本公开的实施例包括但不限于此。例如，本公开的实施例提供的栅极移位寄存器GRS的电路中的一个或多个薄膜晶体管也可以采用N型晶体管，只需将选定类型的薄膜晶体管的各极参照本公开的实施例中的相应薄膜晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。

其中，“低电压”能够使得P型晶体管被导通，不能够使得N型晶体管被导通(即，N型晶体管被截止)；“高电压”能够使得N型晶体管被导通，不能够使得P型晶体管被导通(即，P型晶体管被截止)。

示例性地，在下面的描述中，“0”表示低电压，“1”表示高电压。

在输入阶段P3～P5，参阅图7和图8。

其中，在P3中，IPUT＝1，ECK＝0，ECB＝1，OPUT＝0。

在此情况下，第一晶体管T1、第三晶体管T3、第五晶体管T5、第六晶体管T6、第十一晶体管T11和第十二晶体管T12均打开，第二晶体管T2、第四晶体管T4，第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10均关闭，输出端OPUT不输出，对应的像素驱动电路200的使能信号端所接收的发光扫描信号EM，为发光移位寄存器RS与像素驱动电路200之间外接的电容所存储的上一帧的低电压的发光扫描信号EM，以控制对应的像素驱动电路200的使能信号端关闭。

在P4中，IPUT＝1，ECK＝1，ECB＝0，OPUT＝1。

在此情况下，第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶 体管T7、第九晶体管T9、第十一晶体管T11和第十二晶体管T12均打开，第一晶体管T1、第二晶体管T2、第三晶体管T3、第八晶体管T8和第十晶体管T10均关闭，输出端OPUT输出高电压的发光扫描信号EM，以控制对应的像素驱动电路200的使能信号端打开。

在P5中，IPUT＝1，ECK＝0，ECB＝1，OPUT＝1。

在此情况下，第一晶体管T1、第三晶体管T3、第五晶体管T5、第六晶体管T6、第九晶体管T9、第十一晶体管T11和第十二晶体管T12均打开，第二晶体管T2、第四晶体管T4、第七晶体管T7、第八晶体管T8和第十晶体管T10均关闭，输出端OPUT输出高电压的发光扫描信号EM，以控制对应的像素驱动电路200的使能信号端打开。

在输出阶段P4～P6，参阅图10和图13。

其中，在P4中，IPUT＝1，ECK＝1，ECB＝0，OPUT＝1。

在此情况下，第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第九晶体管T9、第十一晶体管T11和第十二晶体管T12均打开，第一晶体管T1、第二晶体管T2、第三晶体管T3、第八晶体管T8和第十晶体管T10均关闭，输出端OPUT输出高电压的发光扫描信号EM，以控制对应的像素驱动电路200的使能信号端打开。

在P5中，IPUT＝1，ECK＝0，ECB＝1，OPUT＝1。

在此情况下，第一晶体管T1、第三晶体管T3、第五晶体管T5、第六晶体管T6、第九晶体管T9、第十一晶体管T11和第十二晶体管T12均打开，第二晶体管T2、第四晶体管T4、第七晶体管T7、第八晶体管T8和第十晶体管T10均关闭，输出端OPUT输出高电压的发光扫描信号EM，以控制对应的像素驱动电路200的使能信号端打开。

在P6中，IPUT＝0，ECK＝1，ECB＝0，OPUT＝1。

在此情况下，第四晶体管T4，第五晶体管T5、第六晶体管T6、第七晶体管T7、第九晶体管T9、第十一晶体管T11和第十二晶体管T12均打开，第一晶体管T1、第二晶体管T2、第三晶体管T3、第八晶体管T8和第十晶体管T10均关闭，输出端OPUT输出高电压的发光扫描信号EM，以控制对应的像素驱动电路200的使能信号端打开。

需要说明的是，在本公开的实施例中，栅极移位寄存器GRS和发光移位寄存器GRS的具体实现方式不局限于上面描述的方式，其可以为任意使用的实现方式，例如为本领域技术人员熟知的常规连接方式，只需保证实现相应功能即可。上述示例并不能限制本公开的保护范围。

本公开的一些实施例提供一种显示基板2。如图2所示，该显示基板2包括衬底21和设置于衬底21上的至少一个扫描控制电路100，扫描控制电路100为上述任一实施例的扫描控制电路100。

示例性地，参阅图4，显示基板2包括两个扫描控制电路100，两个扫描控制电路100设置在显示基板2相对的两侧，通过两个扫描控制电路100同时从两侧逐行依次驱动各像素驱动电路200，即双侧驱动，以降低负载，提高显示效果。

在一些实施例中，如图2和图4所示，扫描控制电路100中的每个扫描控制子电路110包括栅极扫描控制单元112和发光扫描控制单元113。

在此基础上，参阅图12，扫描控制子电路110还包括：与栅极扫描控制单元112耦接的多条栅初始化信号线GSTV、第一栅电压信号线GVGL、第二栅电压信号线GVGH、第一栅时钟信号线GCK及第二栅时钟信号线GCB，及与发光扫描控制单元113耦接的多条发光初始化信号线ESTV、至少一条第一发光电压信号线EVGL、第二发光电压信号线EVGH、第一发光时钟信号线ECK及第二发光时钟信号线ECB。

其中，第一栅时钟信号线GCK、第二栅时钟信号线GCB可以参照上述栅极移位寄存器GRS的时序图，本公开在此不做赘述；第一发光时钟信号线ECK及第二发光时钟信号线ECB所传输的信号可以参照上述发光移位寄存器ERS的时序图，本公开在此不做赘述。

需要说明的是，第一栅电压信号线GVGL被配置为传输直流工作电平信号，例如，第一栅电压信号线GVGL被配置为传输低电平信号；第二栅电压信号线GVGH被配置为传输直流非工作电平信号，例如，第二栅电压信号线GVGH被配置为传输高电平信号。类似地，第一发光电压信号线EVGL被配置为传输直流工作电平信号，例如，第一发光电压信号线EVGL被配置为传输低电压信号；第二发光电压信号线EVGH被配置为传输直流非工作电平信号，例如，第二发光电压信号线EVGH被配置为传输高电压信号。

在一些实施例中，如图4所示，显示基板2具有沿第二方向Y并列布置的第一显示区A1和第二显示区A2。

如图4所示，扫描控制电路100包括与第一显示区A1对应的第一扫描控制子电路1101，和与第二显示区A2对应的第二扫描控制子电路1102，第一扫描控制子电路1101包括第一栅极扫描控制单元1121，第二扫描控制子电路1102包括第二栅极扫描控制单元1122。

如图12所示，多条栅初始化信号线GSTV包括第一栅初始化信号线GSTV1和第二栅初始化信号线GSTV2，第一栅初始化信号线GSTV1与第一栅极扫描控制单元1121耦接，第二栅初始化信号线GSTV2与第二栅极扫描控制单元1122耦接。

如图12所示，沿第一方向X，且由显示区A的内侧指向外侧，第二栅初始化信号线GSTV2、第二栅电压信号线GVGH、第一栅电压信号线GVGL、第一栅时钟信号线GCK、第二栅时钟信号线GCB、第一栅初始化信号线GSTV1依次排列，且第一栅极扫描控制单元1121和第二栅极扫描控制单元1122位于第二栅初始化信号线GSTV2和第一栅电压信号线GVGL之间。

需要说明的是，第二栅电压信号线GVGH在衬底21上的正投影，可以与栅极移位寄存器GRS中的第一电容C1和第二电容C2在衬底21上的正投影部分重合，且第二栅电压信号线GVGH与栅极移位寄存器GRS中的第一电容C1和第二电容C2重合的区域可以直接通过过孔HL(参见图19)实现电连接，简便走线布置。

在一些实施例中，参阅图2和图12，在栅极扫描控制单元112，相较于发光扫描控制单元113更加靠近对应的显示区A的情况下，显示面板20还包括发光测试信号线Eout，且发光测试信号线Eout沿第二方向Y延伸，位于第二栅初始化信号线GSTV2靠近显示区A的一侧。发光测试信号线Eout被配置为在测试阶段，传输发光测试信号，以确定是否有短路或断路的问题。

在一些实施例中，如图4所示，第二栅极扫描控制单元1122包括沿第二方向Y并列设置的多级级联的第二栅极移位寄存器，每级第二栅极移位寄存器包括第二栅极输入晶体管(上面栅极移位寄存器中所提到的第一晶体管T1)。

在此基础上，第二扫描控制子电路1102还包括S条第二栅初始连接线1103，分别与前S级第二栅极移位寄存器对应。每条第二栅初始连接线1103的一端与第二栅初始化信号线GSTV2耦接，另一端与对应的第二栅极移位寄存器的第二栅极输入晶体管(上面栅极移位寄存器中所提到的第一晶体管T1)耦接。其中，S≥1，且S为整数。

在一些实施例中，参阅图4和图13，第一栅极扫描控制单元1121包括沿第二方向Y并列设置的多级级联的第一栅极移位寄存器，每级第一栅极移位寄存器包括第一栅极输入晶体管(上面栅极移位寄存器中所提到的第一晶体管T1)。

在此基础上，第一栅极扫描控制单元1121还包括S条第一栅初始连接 线1104，分别与前S级第一栅极移位寄存器对应。每条第一栅初始连接线1104的一端与第一栅初始化信号线GSTV1耦接，另一端与对应的第一栅极移位寄存器的第一栅极输入晶体管(上面栅极移位寄存器中所提到的第一晶体管T1)耦接。其中，S≥1，且S为整数。图12中以S＝1为例进行示意。

在一些实施例中，如图12和图17所示，显示基板2包括依次设置于衬底21上的半导体层ACT、第一栅导电层Gt1、第二栅导电层Gt2和源漏导电层SD。

其中，参见图9、图10、图12和图21，半导体层ACT包括扫描控制电路100中的晶体管的有源层225，第一栅导电层Gt1包括扫描控制电路100中的晶体管的栅极235及电容器的第一极板，第二栅导电层Gt2包括扫描控制电路100中的电容器的第二极板。源漏导电层SD包括扫描控制电路100中的晶体管的源极265和漏极266以及扫描控制电路100中的各个信号线。

在此基础上，如图12和图19所示，第二栅初始连接线1103包括至少一个第一连接段251和至少一个第二连接段221。至少一个第一连接段251位于源漏导电层SD，第一连接段251在衬底21上的正投影，与第二扫描控制子电路1102中的任一信号线在衬底21上的正投影均相分离。至少一个第二连接段221，位于半导体层ACT，第二连接段221在衬底21上的正投影，与第二扫描控制子电路1102中的任一信号线在衬底21上的正投影均相分离。其中，第二连接段221的电阻率大于第一连接段251的电阻率，以降低工艺过程中所产生静电对第二栅初始化信号线GSTV2所提供的初始化信号造成突变的风险。

需要说明的是，第二连接段221的电阻率大于第一连接段251的电阻率可以通过半导体层ACT与源漏导电层SD材料来控制。例如，半导体层ACT的材料包括低温多晶硅、单晶硅、金属氧化物中的至少一种，源漏导电层SD包括铜、铝、银中的至少一种。

在一些实施例中，参阅图13，第一栅初始连接线1104包括至少一个第七连接段252和至少一个第八连接段222。至少一个第七连接段252位于源漏导电层SD，第七连接段252在衬底21上的正投影，与第一扫描控制子电路1101中的任一信号线在衬底21上的正投影均相分离。至少一个第八连接段222，位于半导体层ACT，第八连接段222在衬底21上的正投影，与第一扫描控制子电路1101中的任一信号线在衬底21上的正投影均相分离。其中，第八连接段222的电阻率大于第七连接段252的电阻率，以降低工艺过程中所产生静电对第一栅初始化信号线GSTV1所提供的初始化信号造成突 变的风险。

在一些实施例中，如图12和图19所示，上述第二栅初始连接线1103还包括至少一个第三连接段231。至少一个第三连接段231位于第一栅导电层Gt1或第二栅导电层Gt2，第三连接段231在衬底21上的正投影，与第二栅初始化信号线GSTV2和第二栅电压信号线GVGH中的至少一者在衬底上的正投影相交叉。需要说明的是，至少一个第三连接段231位于第一栅导电层Gt1，与源漏导电层SD之间的距离较远，第三连接段231所传输的信号受到的寄生电容的干扰较小。图12中以至少一个第三连接段231位于第一栅导电层Gt1为例进行示意。

示例性地，第二栅初始连接线1103包括依次相连的第一连接段251、第二连接段221和第三连接段231，第三连接段231在衬底21上的正投影，与第二栅电压信号线GVGH和第二栅初始化信号线GSTV2在衬底21上的正投影均相交叉。第一连接段251远离第三连接段231的一端与对应的第二栅极输入晶体管(上面栅极移位寄存器中所提到的第一晶体管T1)耦接，第三连接段231远离第一连接段251的一端与第二栅初始化信号线GSTV2耦接。

这样的话，可以通过于第一栅导电层Gt1或第二栅导电层Gt2制作第三连接段231，以使第二栅初始连接线1103可以跨过第二栅电压信号线GVGH与第二栅初始化信号线GSTV2实现电连接。

在一些实施例中，参阅图13，上述第一栅初始连接线1104还包括至少一个第九连接段232。至少一个第九连接段232位于第一栅导电层Gt1或第二栅导电层Gt2，第九连接段232在衬底21上的正投影，与第一栅初始化信号线GSTV1、第一栅时钟信号线GCK、第二栅时钟信号线GCB中的至少一者在衬底21上的正投影相交叉。需要说明的是，至少一个第九连接段232位于第一栅导电层Gt1，与源漏导电层SD之间的距离较远，第九连接段232所传输的信号受到的寄生电容的干扰较小。图13中以至少一个第九连接段232位于第一栅导电层Gt1为例进行示意。

示例性地，第九连接段232在衬底21上的正投影，与第一栅初始化信号线GSTV1、第一栅时钟信号线GCK、第二栅时钟信号线GCB在衬底21上的正投影均相交叉。第七连接段252远离第九连接段232的一端与对应的第一栅极输入晶体管(上面栅极移位寄存器中所提到的第一晶体管T1)耦接，第九连接段232远离第七连接段252的一端与第一栅初始化信号线GSTV1耦接。

这样的话，可以通过于第一栅导电层Gt1或第二栅导电层Gt2制作第九连接段232，以使第一栅初始连接线1104可以跨过第一栅时钟信号线GCK、第二栅时钟信号线GCB与第一栅初始化信号线GSTV1实现电连接。

其中，第一栅初始连接线1104及第二栅初始连接线1103所包括多个连接段之间的连接均通过过孔HL(参见图19)实现，在工艺过程中，通常从源漏导电层SD处朝衬底21侧刻蚀或激光打孔形成过孔HL。

基于此，在一些实施例中，如图12和图19，第二栅初始连接线1103包括多个依次相连的连接段，源漏导电层SD包括多个第一连接图案257，每个第一连接图案257通过过孔HL将第二栅初始连接线1103的相邻两个连接段电连接。

在一些实施例中，参阅图13，第一栅初始连接线1104包括多个依次相连的连接段，源漏导电层SD包括多个第三连接图案259，每个第三连接图案259通过过孔HL(参见图19)将第一栅初始连接线1104的相邻两个连接段电连接。

在一些实施例中，如图12所示，第二栅初始连接线1103大致沿第一方向X延伸，且位于相邻两级栅极移位寄存器GRS之间。

其中，对于第二栅极扫描控制单元1122的第一级第二栅极移位寄存器，如图12所示，其对应的第二栅初始连接线1103位于第一栅极扫描控制单元1121的最后一级第一栅极移位寄存器和第二栅极扫描控制单元1122的第一级第二栅极移位寄存器之间。

若第二栅极扫描控制单元1122的前S级第二栅极移位寄存器与第二栅初始化信号线GSTV2耦接的话，除第一级第二栅极移位寄存器之外，其余S-1级第二栅极移位寄存器对应的第二栅初始连接线1103，位于相邻两级第二栅极移位寄存器之间。

在一些实施例中，第一栅初始连接线1104大致沿第一方向X延伸。其中，对于第一栅极扫描控制单元1121的第一级栅极移位寄存器，如图13所示，其对应的第一栅初始连接线1104位于第一栅极扫描控制单元1121的第一级栅极移位寄存器远离最后一级第一栅极移位寄存器的一侧。

若第一栅极扫描控制单元1121的前S级第一栅极移位寄存器与第一栅初始化信号线GSTV1耦接的话，除第一级第一栅极移位寄存器之外，其余S-1级第一栅极移位寄存器对应的第一栅初始连接线1104，位于相邻两级第一栅极移位寄存器之间。

在一些实施例中，如图4、图5和图12所示，第二扫描控制子电路1102 还包括多条第二栅连接线253，多条第二栅连接线253分别与除前S级以外的其他级第二栅极移位寄存器对应。每条第二栅连接线253的一端与上一级第二栅极移位寄存器的输出端OPUT耦接，另一端与对应的第二栅极移位寄存器的第二栅极输入晶体管耦接。其中，多条第二栅连接线253可以位于源漏导电层SD。

在一些实施例中，如图4、图5和图13所示，第一扫描控制子电路1101还包括多条第一栅连接线254，多条第一栅连接线254分别与除前S级以外的其他级第一栅极移位寄存器对应。每条第一栅连接线254的一端与上一级第一栅极移位寄存器的输出端OPUT耦接，另一端与对应的第一栅极移位寄存器的第一栅极输入晶体管耦接。其中，多条第一栅连接线254可以位于源漏导电层SD。

在一些实施例中，如图4和图17所示，扫描控制电路100包括与第一显示区A1对应的第一发光控制子电路1105，和与第二显示区A2对应的第二发光控制子电路1106，第一发光控制子电路1105包括第一发光扫描控制单元1131，第二发光控制子电路1106包括第二发光扫描控制单元1132。

参阅4和图17，多条发光初始化信号线ESTV包括第一发光初始化信号线ESTV1和第二发光初始化信号线ESTV2，第一发光初始化信号线ESTV1与第一发光扫描控制单元1131耦接，第二发光初始化信号线ESTV2与第二发光扫描控制单元1132耦接。至少一条第一发光电压信号线EVGL包括第一子发光电压信号线EVGL1和第二子发光电压信号线EVGL2。

如图17所示，沿第一方向X，且由显示区A的内侧指向外侧(图17中X的反方向)，第二发光初始化信号线ESTV2、第一子发光电压信号线EVGL1、第二发光电压信号线EVGH、第二子发光电压信号线EVGL2、第一发光时钟信号线ECK、第二发光时钟信号线ECB、第一发光初始化信号线ESTV1依次排列，且第一发光扫描控制单元1131和第二发光扫描控制单元1132位于第一子发光电压信号线EVGL1和第一发光时钟信号线ECK之间。

需要说明的是，第二子发光电压信号线EVGL2在衬底21上的正投影，可以与发光移位寄存器ERS中的第二电容C2在衬底21上的正投影部分重合，且第二子发光电压信号线EVGL2与发光移位寄存器ERS中的第二电容C2重合的区域可以直接通过过孔HL(参见图20)实现电连接，简便走线布置。

此外，第二发光电压信号线EVGH在衬底21上的正投影，可以与发光 移位寄存器ERS中的第三电容C3在衬底21上的正投影部分重合，且第二发光电压信号线EVGH与发光移位寄存器ERS中的第三电容C3重合的区域可以直接通过过孔HL(参见图20)实现电连接，简便走线布置。

在一些实施例中，如图17所示，第二发光扫描控制单元1132包括沿第二方向Y并列设置的多级级联的第二发光移位寄存器，每级第二发光移位寄存器包括第二发光输入晶体管(上面发光移位寄存器中所提到的第一晶体管T1)。

在此基础上，第二发光控制子电路1106还包括S条第二发光初始连接线1107，分别与前S级第二发光移位寄存器对应。每条第二发光初始连接线1107的一端与第二发光初始化信号线ESTV2耦接，另一端与对应的第二发光移位寄存器的第二发光输入晶体管(上面发光移位寄存器中所提到的第一晶体管T1)耦接。其中，S≥1，且S为整数。图17中以S＝1为例进行示意。

在一些实施例中，参阅图17，第一发光扫描控制单元1131包括沿第二方向Y并列设置的多级级联的第一发光移位寄存器，每级第一发光移位寄存器包括第一发光输入晶体管(上面发光移位寄存器中所提到的第一晶体管T1)。

在此基础上，如图18所示，第一发光扫描控制单元1131还包括S条第一发光初始连接线1108，分别与前S级第一发光移位寄存器对应。每条第一发光初始连接线1108的一端与第一发光初始化信号线ESTV1耦接，另一端与对应的第一发光移位寄存器的第一发光输入晶体管(上面发光移位寄存器中所提到的第一晶体管T1)耦接。其中，S≥1，且S为整数。

在一些实施例中，如图17和图21所示，第二发光初始连接线1107包括至少一个第四连接段255和至少一个第五连接段223。至少一个第四连接段255位于源漏导电层SD，第四连接段255在衬底21上的正投影，与第二发光控制子电路1106中的任一信号线在衬底21上的正投影均相分离。至少一个第五连接段223，位于半导体层ACT，第五连接段223在衬底21上的正投影，与第二发光控制子电路1106中的任一信号线在衬底21上的正投影均相分离。其中，第五连接段223的电阻率大于第四连接段255的电阻率，以降低工艺过程中所产生静电对第二发光初始化信号线ESTV2所提供的初始化信号造成突变的风险。

需要说明的是，第五连接段223的电阻率大于第四连接段255的电阻率可以通过半导体层ACT与源漏导电层SD材料来实现。例如，半导体层ACT 的材料包括低温多晶硅、单晶硅、金属氧化物中的至少一种，源漏导电层SD包括铜、铝、银中的至少一种。

在一些实施例中，参阅图18，第一发光初始连接线1108包括至少一个第十连接段256和至少一个第十一连接段224。至少一个第十连接段256位于源漏导电层SD，第十连接段256在衬底21上的正投影，与第一扫描控制子电路1101中的任一信号线在衬底21上的正投影均相分离。至少一个第十一连接段224，位于半导体层ACT，第十一连接段224在衬底21上的正投影，与第一扫描控制子电路1101中的任一信号线在衬底21上的正投影均相分离。其中，第十一连接段224的电阻率大于第十连接段256的电阻率，以降低工艺过程中所产生静电对第一发光初始化信号线ESTV1所提供的初始化信号造成突变的风险。

在一些实施例中，如图17和图21所示，上述第二发光初始连接线1107还包括至少一个第六连接段233，至少一个第六连接段233位于第一栅导电层Gt1或第二栅导电层Gt2，第六连接段233在衬底21上的正投影，与第二发光初始化信号线ESTV2、第一子发光电压信号线EVGL1、第二发光电压信号线EVGH中的至少一者在衬底上的正投影相交叉。需要说明的是，至少一个第六连接段233位于第一栅导电层Gt1，与源漏导电层SD之间的距离较远，第六连接段233所传输的信号受到的寄生电容的干扰较小。图17中以至少一个第六连接段233位于第一栅导电层Gt1为例进行示意。

示例性地，如图17和图21所示，第二发光初始连接线1107包括依次相连的第四连接段255、第一个第六连接段2331、第五连接段223和第二个第六连接段2332。其中，第一个第六连接段2331在衬底21上的正投影，与第二发光电压信号线EVGH在衬底21上的正投影相交叉；第二个第六连接段2332在衬底21上的正投影，与第一子发光电压信号线EVGL1和第二发光初始化信号线ESTV2在衬底21上的正投影均相交叉。第四连接段255远离第二个第六连接段2332的一端与对应的第二发光输入晶体管(上面发光移位寄存器中所提到的第一晶体管T1)耦接，第二个第六连接段2332远离第四连接段255的一端与第二发光始化信号线ESTV2耦接。

这样的话，可以通过于第一栅导电层Gt1或第二栅导电层Gt2制作两个第六连接段233，以使第二栅初始连接线1103可以跨过第二发光电压信号线EVGH、第一子发光电压信号线EVGL1与第二发光始化信号线ESTV2实现电连接。

在一些实施例中，参阅图18，上述第一发光初始连接线1108还包括至 少一个第十二连接段234。至少一个第十二连接段234位于第一栅导电层Gt1或第二栅导电层Gt2，第十二连接段234在衬底21上的正投影，与第一发光初始化信号线ESTV1、第一发光时钟信号线ECK、第二发光时钟信号线ECB、第二子发光电压信号线EVGL2中的至少一者在衬底21上的正投影相交叉。需要说明的是，至少一个第十二连接段234位于第一栅导电层Gt1，与源漏导电层SD之间的距离较远，第十二连接段234所传输的信号受到的寄生电容的干扰较小。图18中至少一个第十二连接段234位于第一栅导电层Gt1为例进行示意。

示例性地，如图18所示，第十二连接段234在衬底21上的正投影，与第一发光初始化信号线ESTV1、第一发光时钟信号线ECK、第二发光时钟信号线ECB、第二子发光电压信号线EVGL2在衬底21上的正投影均相交叉。第十连接段256远离第十二连接段234的一端与对应的第一发光输入晶体管(上面发光移位寄存器中所提到的第一晶体管T1)耦接，第十二连接段234远离第十连接段256的一端与第一发光初始化信号线ESTV1耦接。

这样的话，可以通过于第一栅导电层Gt1或第二栅导电层Gt2制作第十二连接段234，以使第一发光初始连接线1108可以跨过第二子发光电压信号线EVGL2、第一发光时钟信号线ECK、第二发光时钟信号线ECB与第一发光初始化信号线ESTV1实现电连接。

其中，第一发光初始连接线1108及第二发光初始连接线1107所包括多个连接段之间的连接均通过过孔HL(参见图20)实现，在工艺过程中，通常从源漏导电层SD处朝衬底21侧刻蚀或激光打孔形成过孔HL。

基于此，在一些实施例中，如图17和图20所示，第二发光初始连接线1107包括多个依次相连的连接段，源漏导电层SD包括多个第二连接图案258，每个第二连接图案258通过过孔HL将第二发光初始连接线1107的相邻两个连接段电连接。

在一些实施例中，如图18所示，第一发光初始连接线1108包括多个依次相连的连接段，源漏导电层SD包括多个第四连接图案260，每个第四连接图案260通过过孔HL(参见图20)将第一发光初始连接线1108的相邻两个连接段电连接。

在一些实施例中，参阅图17，第二发光初始连接线1107大致沿第一方向X延伸，且位于相邻两级发光移位寄存器ERS之间。

其中，对于第二发光扫描控制单元1132的第一级第二发光移位寄存器，其对应的第二发光初始连接线1107位于第一发光扫描控制单元1131的最后 一级第一发光移位寄存器和第二发光扫描控制单元1132的第一级第二发光移位寄存器之间。

若第二发光扫描控制单元1132的前S级第二发光移位寄存器与第二发光初始化信号线ESTV2耦接的话，除第一级第二发光移位寄存器之外，其余S-1级第二发光移位寄存器对应的第二发光初始连接线1107，位于相邻两级第二发光移位寄存器之间。

在一些实施例中，参阅图18，第一发光初始连接线1108大致沿第一方向X延伸。其中，对于第一发光扫描控制单元1131的第一级发光移位寄存器，其对应的第一发光初始连接线1108位于第一发光扫描控制单元1131的第一级发光移位寄存器远离最后一级第一发光移位寄存器的一侧。

若第一发光扫描控制单元1131的前S级第一发光移位寄存器与第一发光初始化信号线ESTV1耦接的话，除第一级第一发光移位寄存器之外，其余S-1级第一发光移位寄存器对应的第一发光初始连接线1108，位于相邻两级第一发光移位寄存器之间。

在一些实施例中，参阅图4、图7和图17，第二扫描控制子电路1102还包括多条第二发光连接线261，分别与除前S级以外的其他级第二发光移位寄存器对应。每条第二发光连接线261的一端与上一级第二发光移位寄存器的输出端OPUT耦接，另一端与对应的第二发光移位寄存器的第二发光输入晶体管耦接。

其中，如图17所示，第二发光连接线261可以包括至少一个第十三连接段262和至少一个第十四连接段241。第十三连接段262位于源漏导电层SD，第十三连接段262在衬底21上的正投影，与第二扫描控制子电路1101中的任一信号线在衬底21上的正投影均相分离。第十四连接段241位于第一栅导电层Gt1或第二栅导电层Gt2，第十四连接段241在衬底21上的正投影，与第二发光电压信号线EVGH在衬底21上的正投影以及与栅极扫描控制单元112所耦接的信号线在衬底21上的正投影均相交叉。图17中以第十四连接段241位于第二栅导电层Gt2为例进行示意。

此外，第十三连接段262远离第十四连接段241的一端与对应的第二发光移位寄存器的第二发光输入晶体管耦接，第十四连接段241与上一级第二发光移位寄存器的输出端OPUT耦接。

需要说明的是，第十四连接段241还跨过栅扫描单元，以与像素驱动电路电连接。

在一些实施例中，参阅图4、图7和图18，第一扫描控制子电路1101 还包括多条第一发光连接线263，多条第一发光连接线263分别与除前S级以外的其他级第一发光移位寄存器对应。每条第一发光连接线263的一端与上一级第一发光移位寄存器的输出端OPUT耦接，另一端与对应的第一发光移位寄存器的第一发光输入晶体管耦接。

其中，如图18所示，第二发光连接线263可以包括至少一个第十五连接段264和至少一个第十六连接段242。第十五连接段264位于源漏导电层SD，第十五连接段264在衬底21上的正投影，与第二扫描控制子电路1101中的任一信号线在衬底21上的正投影均相分离。第十六连接段242位于第一栅导电层Gt1或第二栅导电层Gt2，第十六连接段242在衬底21上的正投影，与第二发光电压信号线EVGH在衬底21上的正投影以及与栅极扫描控制单元112所耦接的信号线在衬底21上的正投影均相交叉。图18中以第十六连接段242位于第二栅导电层Gt2为例进行示意。

此外，第十五连接段264远离第十六连接段242的一端与对应的第二发光移位寄存器的第二发光输入晶体管耦接，第十六连接段242与上一级第二发光移位寄存器的输出端OPUT耦接。

需要说明的是，第十六连接段242还跨过栅极扫描控制单元122，与对应的像素驱动电路200耦接。

本公开的一些实施例提供一种显示面板20。如图2、图3和图4所示，该显示面板20包括如上述任一实施例的显示基板2和控制集成电路3。需要说明的是，控制集成电路3可以为时序控制芯片。

其中，控制集成电路3与显示基板2的扫描控制电路100中的多条初始化信号线STV耦接。控制集成电路3被配置为，向不需要显示的显示区A对应的初始化信号线STV传输第一初始化信号，以使不需要显示的显示区A对应的扫描控制子电路110关闭；及，向需要显示的显示区A对应的初始化信号线STV传输第二初始化信号，以使需要显示的显示区A对应的扫描控制子电路110打开。

在一些实施例中，在至少两个相邻的显示区A均需要显示的情况下，沿第二方向Y，相邻的两个显示区A中，下一个显示区A对应的初始化信号线STV传输的第二初始化信号，与上一个显示区A对应的扫描控制子电路110的最后一个输出端OPUT所输出的信号相同，以实现相邻的两个显示区A的共同显示。

本公开的一些实施例还提供一种显示装置1。如图1A所示，该显示装置1包括如上述任一实施例的显示面板20。

在一些实施例中，显示装置1可沿相邻显示区A的交界线折叠。

本公开的一些实施例还提供一种扫描控制电路的驱动方法，应用于上述任一实施例的扫描控制电路。如图22所示，该驱动方法包括S1和S2。

S1，在显示面板20的目标显示区不需要显示的情况下，目标显示区对应的扫描控制子电路110所耦接的初始化信号线STV，向扫描控制子电路110提供第一初始化信号，以使扫描控制子电路110关闭。

上述步骤中，目标显示区对应的扫描控制子电路110的第一级移位寄存器的第一晶体管的信号输入端，在来自第一初始化信号的控制下关闭，以使对应的扫描控制子电路110关闭。

S2，在目标显示区需要显示的情况下，目标显示区对应的扫描控制子电路110所耦接的初始化信号线STV，向扫描控制子电路110提供第二初始化信号，以使扫描控制子电路110打开。

上述步骤中，目标显示区对应的扫描控制子电路110的第一级移位寄存器的第一晶体管的信号输入端，在来自第二初始化信号的控制下打开，以使对应的扫描控制子电路110打开。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (24)

1. 一种扫描控制电路，应用于显示面板中，所述显示面板包括Q个显示区，Q≥2，且Q为整数；所述扫描控制电路包括：

   2Q条初始化信号线，所述2Q条初始化信号线中，Q条为栅初始化信号线，Q条为发光初始化信号线；

   Q个扫描控制子电路，每个扫描控制子电路对应一个显示区；所述扫描控制子电路包括：

   栅极扫描控制单元，每个栅极扫描控制单元与一条栅初始化信号线耦接，且不同栅极扫描控制单元所耦接的栅初始化信号线不同；所述栅极扫描控制单元被配置为，在来自所述栅初始化信号线的栅初始化信号的控制下打开或关闭，以驱动对应的显示区显示或不显示；

   发光扫描控制单元，每个发光扫描控制单元与一条发光初始化信号线耦接，且不同发光扫描控制单元所耦接的发光初始化信号线不同；所述发光扫描控制单元被配置为，在来自所述发光初始化信号线的发光初始化信号的控制下打开或关闭，以驱动对应的显示区显示或不显示。
2. 根据权利要求1所述的扫描控制电路，其中，同一扫描控制子电路中的栅极扫描控制单元和发光扫描控制单元沿第一方向并列设置；所述Q个显示区沿第二方向并列设置；所述第一方向与所述第二方向大致垂直；

   所述Q个扫描控制子电路中的栅极扫描控制单元沿所述第二方向并列设置，所述Q个扫描控制子电路中的发光扫描控制单元沿所述第二方向并列设置。
3. 根据权利要求2所述的扫描控制电路，其中，Q＝2；

   两条所述栅初始化信号线沿所述第二方向延伸，且分别设置于所述栅极扫描控制单元相对的两侧；

   两条所述发光初始化信号线沿所述第二方向延伸，且分别设置于所述发光扫描控制单元相对的两侧。
4. 根据权利要求1～3中任一项所述的扫描控制电路，其中，每个扫描控制子电路中，所述栅极扫描控制单元，相较于所述发光扫描控制单元更加靠近对应的显示区。
5. 根据权利要求1～4中任一项所述的扫描控制电路，其中，所述栅极扫描控制单元包括多级级联的栅极移位寄存器，前S级栅极移位寄存器与一条栅初始化信号线耦接，S≥1，且S为整数；和/或，

   所述发光扫描控制单元包括多级级联的发光移位寄存器，前S级发光移位寄存器与一条发光初始化信号线耦接，S≥1，且S为整数。
6. 一种显示基板，包括Q个显示区，Q≥2，且Q为整数；包括：

   衬底；

   设置于所述衬底上的至少一个扫描控制电路，所述扫描控制电路包括：

   2Q条初始化信号线，所述2Q条初始化信号线中，Q条为栅初始化信号线，Q条为发光初始化信号线；

   Q个扫描控制子电路，每个扫描控制子电路对应一个显示区；所述扫描控制子电路包括：

   栅极扫描控制单元，每个栅极扫描控制单元与一条栅初始化信号线耦接，且不同栅极扫描控制单元所耦接的栅初始化信号线不同；所述栅极扫描控制单元被配置为，在来自所述栅初始化信号线的栅初始化信号的控制下打开或关闭，以驱动对应的显示区显示或不显示；

   发光扫描控制单元，每个发光扫描控制单元与一条发光初始化信号线耦接，且不同发光扫描控制单元所耦接的发光初始化信号线不同；所述发光扫描控制单元被配置为，在来自所述发光初始化信号线的发光初始化信号的控制下打开或关闭，以驱动对应的显示区显示或不显示。
7. 根据权利要求6所述的显示基板，包括沿第二方向并列布置的第一显示区和第二显示区，所述扫描控制电路包括：与所述第一显示区对应的第一扫描控制子电路，与所述第二显示区对应的第二扫描控制子电路，及第一栅初始化信号线和第二栅初始化信号线；

   所述第一扫描控制子电路包括第一栅极扫描控制单元，所述第二扫描控制子电路包括第二栅极扫描控制单元；所述第一栅初始化信号线与所述第一栅极扫描控制单元耦接，所述第二栅初始化信号线与所述第二栅极扫描控制单元耦接；

   所述扫描控制子电路还包括与所述栅极扫描控制单元耦接的第一栅电压信号线、第二栅电压信号线、第一栅时钟信号线、及第二栅时钟信号线；沿第一方向，且由显示区的内侧指向外侧，所述第二栅初始化信号线、所述第二栅电压信号线、所述第一栅电压信号线、所述第一栅时钟信号线、所述第二栅时钟信号线、所述第一栅初始化信号线依次排列，且所述第一栅极扫描控制单元和所述第二栅极扫描控制单元位于所述第二栅初始化信号线和所述第一栅电压信号线之间。
8. 根据权利要求6或7所述的显示基板，其中，所述扫描控制电路包括第二扫描控制子电路和第二栅初始化信号线，所述第二扫描控制子电路包括第二栅极扫描控制单元；所述第二栅极扫描控制单元包括沿所述第二方向 并列设置的多级级联的第二栅极移位寄存器，每级第二栅极移位寄存器包括第二栅极输入晶体管；

   所述第二扫描控制子电路还包括：

   S条第二栅初始连接线，分别与前S级第二栅极移位寄存器对应；每条第二栅初始连接线的一端与所述第二栅初始化信号线耦接，另一端与对应的第二栅极移位寄存器的第二栅极输入晶体管耦接；S≥1，且S为整数。
9. 根据权利要求6～8中任一项所述的显示基板，其中，所述扫描控制电路包括第二扫描控制子电路，所述第二扫描控制子电路包括第二栅初始连接线，所述显示基板包括依次设置于所述衬底上的半导体层、第一栅导电层、第二栅导电层和源漏导电层；

   所述第二栅初始连接线包括：

   至少一个第一连接段，位于所述源漏导电层；所述第一连接段在所述衬底上的正投影，与所述第二扫描控制子电路中的任一信号线在所述衬底上的正投影均相分离；

   至少一个第二连接段，位于所述半导体层；所述第二连接段在所述衬底上的正投影，与所述第二扫描控制子电路中的任一信号线在所述衬底上的正投影均相分离；

   其中，所述第二连接段的电阻率大于所述第一连接段的电阻率。
10. 根据权利要求9所述的显示基板，其中，所述扫描控制电路包括第二栅初始化信号线和第二栅电压信号线；所述第二栅初始连接线还包括：

    至少一个第三连接段，位于所述第一栅导电层或所述第二栅导电层；所述第三连接段在所述衬底上的正投影，与所述第二栅初始化信号线和所述第二栅电压信号线中的至少一者在所述衬底上的正投影相交叉。
11. 根据权利要求9或10所述的显示基板，其中，所述第二栅初始连接线包括多个依次相连的连接段；

    所述源漏导电层包括多个第一连接图案，每个第一连接图案通过过孔将所述第二栅初始连接线的相邻两个连接段电连接。
12. 根据权利要求9～11中任一项所述的显示基板，其中，所述扫描控制电路包括第二栅初始化信号线和第二栅电压信号线；所述第二扫描控制子电路包括第二栅极扫描控制单元，所述第二栅极扫描控制单元包括第二栅极移位寄存器，所述第二栅极移位寄存器包括第二栅极输入晶体管；

    所述第二栅初始连接线包括依次相连的第一连接段、第二连接段和第三连接段；

    所述第三连接段在所述衬底上的正投影，与所述第二栅电压信号线和所述第二栅初始化信号线在所述衬底上的正投影相交叉；

    所述第一连接段远离所述第三连接段的一端与对应的第二栅极输入晶体管耦接，所述第三连接段远离所述第一连接段的一端与所述第二栅初始化信号线耦接。
13. 根据权利要求9～12中任一项所述的显示基板，其中，所述第二栅初始连接线大致沿所述第一方向延伸，且位于相邻两级栅极移位寄存器之间。
14. 根据权利要求8～13中任一项所述的显示基板，包括源漏导电层，所述第二扫描控制子电路还包括：

    多条第二栅连接线，分别与除前S级以外的其他级第二栅极移位寄存器对应；每条第二栅连接线的一端与上一级第二栅极移位寄存器的输出端耦接，另一端与对应的第二栅极移位寄存器的第二栅极输入晶体管耦接；

    所述多条第二栅连接线位于所述源漏导电层。
15. 根据权利要求8～14中任一项所述的显示基板，其中，所述扫描控制电路包括第一栅极扫描控制子电路和第一栅初始化信号线，所述第一栅极扫描控制子电路包括第一栅极扫描控制单元；所述第一栅极扫描控制单元包括沿所述第二方向并列设置的多级级联的第一栅极移位寄存器，每级第一栅极移位寄存器包括第一栅极输入晶体管；

    所述第一扫描控制子电路还包括：

    S条第一栅初始连接线，分别与前S级第一栅极移位寄存器对应；每条第一栅初始连接线的一端与所述第一栅初始化信号线耦接，另一端与对应的第一栅极移位寄存器的第一栅极输入晶体管耦接。
16. 根据权利要求6～15中任一项所述的显示基板，包括沿第二方向并列布置的第一显示区和第二显示区；

    所述扫描控制电路包括：与所述第一显示区对应的第一扫描控制子电路，与所述第二显示区对应的第二扫描控制子电路，及第一发光初始化信号线和第二发光初始化信号线；

    所述第一扫描控制子电路包括第一发光扫描控制单元，所述第二扫描控制子电路包括第二发光扫描控制单元；所述第一发光初始化信号线与所述第一发光扫描控制单元耦接，所述第二发光初始化信号线与所述第二发光扫描控制单元耦接；

    所述扫描控制子电路还包括与所述发光扫描控制单元耦接的多条发光初始化信号线、第一子发光电压信号线、第二子发光电压信号线、第二发光 电压信号线、第一发光时钟信号线及第二发光时钟信号线；沿第一方向，且由所述显示区的内侧指向外侧，所述第二发光初始化信号线、所述第一子发光电压信号线、所述第二发光电压信号线、所述第二子发光电压信号线、所述第一发光时钟信号线、第二发光时钟信号线、所述第一发光初始化信号线依次排列；所述第一发光扫描控制单元和所述第二发光扫描控制单元位于第一子发光电压信号线和所述第一发光时钟信号线之间。
17. 根据权利要求16所述的显示基板，其中，所述第二发光扫描控制单元包括沿所述第二方向并列设置的多级级联的第二发光移位寄存器，每级第二发光移位寄存器包括第二发光输入晶体管；

    所述第二发光控制子电路还包括：

    S条第二发光初始连接线，分别与前S级第二发光移位寄存器对应；每条第二发光初始连接线的一端与所述第二发光初始化信号线耦接，另一端与对应的第二发光移位寄存器的第二发光输入晶体管耦接；S≥1，且S为整数。
18. 根据权利要求17所述的显示基板，包括依次设置于所述衬底上的半导体层、第一栅导电层、第二栅导电层和源漏导电层；

    所述第二发光初始连接线包括：

    至少一个第四连接段，位于所述源漏导电层；所述第四连接段在所述衬底上的正投影，与所述第二发光控制子电路中的任一信号线在所述衬底上的正投影均相分离；

    至少一个第五连接段，位于所述半导体层；所述第五连接段在所述衬底上的正投影，与所述第二发光控制子电路中的任一信号线在所述衬底上的正投影均相分离；其中，所述第五连接段的电阻率大于所述第四连接段的电阻率；

    至少一个第六连接段，位于所述第一栅导电层或所述第二栅导电层；所述第六连接段在所述衬底上的正投影，与所述第二发光初始化信号线、所述第一子发光电压信号线、所述第二发光电压信号线中的至少一者在所述衬底上的正投影相交叉。
19. 根据权利要求18所述的显示基板，其中，所述第二发光初始连接线包括多个依次相连的连接段；

    所述源漏导电层包括多个第二连接图案，每个第二连接图案通过过孔将所述第二发光初始连接线的相邻两个连接段电连接。
20. 根据权利要求18或19所述的显示基板，其中，所述第二发光初始 连接线包括依次相连的第四连接段、第一个第六连接段、第五连接段和第二个第六连接段；

    所述第一个第六连接段在所述衬底上的正投影，与所述第二发光电压信号线在所述衬底上的正投影相交叉；

    所述第二个第六连接段在所述衬底上的正投影，与所述第一子发光电压信号线和所述第二发光初始化信号线在所述衬底上的正投影均相交叉；

    所述第四连接段远离所述第二个第六连接段的一端与对应的第二发光输入晶体管耦接，所述第二个第六连接段远离所述第四连接段的一端与所述第二发光始化信号线耦接。
21. 一种显示面板，包括：

    如权利要求6～20中任一项所述的显示基板；

    控制集成电路，与所述显示基板的扫描控制电路中的多条初始化信号线耦接；所述控制集成电路被配置为，向不需要显示的显示区对应的初始化信号线传输第一初始化信号，以使所述不需要显示的显示区对应的扫描控制子电路关闭；及，向需要显示的显示区对应的初始化信号线传输第二初始化信号，以使所述需要显示的显示区对应的扫描控制子电路打开。
22. 一种显示装置，包括如权利要求21所述的显示面板。
23. 根据权利要求22所述的显示装置，其中，所述显示装置可沿相邻显示区的交界线折叠。
24. 一种扫描控制电路的驱动方法，应用于如权利要求1～5中任一项所述的扫描控制电路；

    所述驱动方法包括：

    在显示面板的目标显示区不需要显示的情况下，所述目标显示区对应的扫描控制子电路所耦接的初始化信号线，向所述扫描控制子电路提供第一初始化信号，以使所述扫描控制子电路关闭；

    在所述目标显示区需要显示的情况下，所述目标显示区对应的扫描控制子电路所耦接的初始化信号线，向所述扫描控制子电路提供第二初始化信号，以使所述扫描控制子电路打开。

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