CN1159758C - 动态随机存取存储器及金属连线的制造方法 - Google Patents
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Abstract
一种DRAM及金属连线的制造方法包括：提供包括单元区域和周边电路区的半导体基底，其上已形成有覆盖晶体管和导电层的第一绝缘层；在第一绝缘层中形成多个开口以暴露出源极/漏极区和导电层；在暴露源极/漏极区的开口处形成存储节点，在暴露出导电层的开口处形成第一导电插塞；在存储节点上形成介电层和上电极；在电容器和第一绝缘层上形成第二绝缘层；在第二绝缘层中形成第二导电插塞，且第一与第二导电插塞接触。
Description
本发明涉及一种动态随机存取存储器(Dynamic Random Access Memory，DRAM)及金属连线的制造方法，特别是涉及一种使用金属层-绝缘层-金属层(Metal Insulator Metal，MIM)的DRAM电容器结构，来降低周边电路区(Peripheral Region)的接触窗/介层窗开口的高宽比(Aspect Ratio)，进而完成金属连线的制造方法。
随着半导体元件的集成度(Integration)的增加，一般需依据集成电路元件制造方法逐渐缩减的设计规则(Design Rules)来减小电路结构元件的尺寸。而DRAM电容器的元件尺寸的缩小，电容器的电容量也会减小，这样会导致电容器非常容易受α粒子辐射的影响。此外，当电容量(Capacitance)降低，由存储电容器所存储的电荷必须增加再补充(Refresh)的频率。
因此，目前为了在DRAM逐渐缩减的基底表面积中增加电容值，而提出一连串复杂的电容结构，其具有三维空间电荷存储表面。但随着电容器结构的复杂程度的增加，会增加电容器的高度，因而使电容器的高度高于周边电路区。周边电路区的导电插塞会在电容器完成后，且完成其上方的绝缘层的平坦化后再形成。于是对周边电路区的接触窗/介层窗开口构图时，会造成其高宽比的增加，这样会提高接触窗/介层窗开口的蚀刻以及金属层的沉积的困难度，于是增加后续金属连线到集成电路的困难。
由于接触窗/介层窗开口的高宽比的增加，需使用较昂贵的蚀刻机来进行蚀刻制作工艺，以达到制作工艺上的要求。另外，在填入导电材料时，也需要求导电材料拥有很好的阶梯覆盖(Step Coverage)能力，以确保电路的导通，所以在导电材料的使用上有极大的限制。DRAM常用的n型(n-type)多晶硅导电材料，碍于高电阻及可能造成对P+的掺杂区的反向掺杂(Counter-doping)导致电阻升高，而无法使用于周边电路区。
除此之外，在传统使用多晶硅导电材料作为电容器的电极的方法中，通常使用ONO(氧化物-氮化物-氧化物)结构作为电容器的介电层。传统的电容器结构无法使用高介电常数(Dielectric Constant)的介电物质，因为高介电常数的物质容易与多晶硅导电材料产生化学反应，金属电极则无此问题。然而，电容器中电荷的存储量与电容器的电极的表面积，以及在电容器间的电介质的介电常数直接相关，因此传统的ONO电容器无法提供有效的电荷存储量。
因此，本发明的第一目的在于提供一种DRAM及金属连线的制造方法，利用MIM的电容器结构，来降低周边电路的接触窗/介层窗开口的高宽比。
本发明的第二目的在于提供一种DRAM及金属连线的制造方法，以增加电容器的电荷存储量。
为实现上述目的，本发明提供一种DRAM及金属连线的制造方法，包括：提供一半导体基底，该半导体基底包括一单元区域和一周边电路区，该单元区域有一晶体管，该周边电路区至少有一导电层，该半导体基底上已形成有一覆盖该晶体管和该导电层的第一绝缘层；在该第一绝缘层中形成多个开口，这些开口暴露出该晶体管的一源极/漏极区和该导电层；在该暴露出该源极/漏极区的开口处形成一电容器的一存储节点，且在暴露出该导电层的开口处形成一第一导电插塞；在该存储节点上依次形成一介电层和一上电极，于是完成该电容器的结构；在该电容器和该第一绝缘层上形成一第二绝缘层；在该第二绝缘层中形成一第二导电插塞，且该第二导电插塞与该第一导电插塞接触。
本发明的DRAM及金属连线的制造方法是一种利用MIM的电容器结构，并使用两阶段完成周边电路区的导电插塞的制造，因此可以降低周边电路区的接触窗/介层窗开口的高宽比，而且可以使用低电阻的导电物质来填入单元区域的存储节点接触窗开口，以及周边电路区的接触窗/介层窗开口。此外，在MIM电容器结构中的介电层可以使用高介电系数的介电材料，于是增加电容器的电荷存储量。
为使本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图作详细说明。附图中：
图1及图2A至图5A是绘示根据本发明一优选实施例的一种DRAM周边电路区的金属连线的制作方法；以及
图1及图2B至图5B是绘示根据本发明的另一优选实施例的一种DRAM周边电路区的金属连线的制作方法。
图1至图5绘示根据本发明的一优选实施例的一种DRAM周边电路区的金属连线的制作方法。
首先请参照图1，提供一半导体基底100，其中包括单元区域(CellRegion)103和周边电路区105。单元区域103的作用是用来存储数据；而周边电路区是一些地址解码器(Address Decoder)，用来将存储单元区的存储单元的地址加以解码，以及一些与存储器操作相关的电路。
单元区域103是将形成DRAM的区域，因此单元区域103内的元件包括选择晶体管112和存储电容器(图示中尚未标示出)；其中选择晶体管112的部分包括栅极113、源极区107和漏极区109。
周边电路区105如图1所示，在半导体基底100上有一多晶硅导电层113，而在半导体基底100内有一掺杂区116、120，此掺杂区可能为n型或p型，以及位于多晶硅导电层113上方用作内连线的导电层118。
以上所述元件的形成过程如下：首先在半导体基底100上形成一层多晶硅的导电材料，接着进行构图和蚀刻，以在周边电路区105形成多晶硅导电层113，而形成在单元区域103的多晶硅导电层是选择晶体管112的栅极113。之后进行离子掺杂，以在单元区域103形成源极区107和漏极区109，而在周边电路区105形成掺杂区116、120。接着沉积第一绝缘层110，其材料例如是氧化物，覆盖整个半导体基底100结构，再在第一绝缘层110上方形成如图所示的已构图的导电层118，之后再形成第二绝缘层111，其材料例如是氧化物。其中第一绝缘层110和第二绝缘层111构成绝缘层115，其总厚度114约为1.2～1.5μm。
之后，同时在单元区域103形成存储节点接触窗(Storage Node Contact)开口119，以及在周边电路区105形成接触窗/介层窗开口117。其方法有两种，如图2A和图2B所示。
在图2A中，首先进行各向异性蚀刻(Anisotropic Etching)制作工艺，优选的方法是反应离子蚀刻(Reactive Ion Etching，RIE)法，用以在漏极区109上方形成存储节点接触窗开口119，且暴露出漏极区109；并同时在周边电路区105形成接触窗开口117。
另一种方法如图2B所示，此方法是结合各向异性蚀刻制作工艺和各向同性蚀刻(Isotropic Etching)制作工艺。首先进行同图2A的各向异性蚀刻制作工艺，接着再进行各向同性蚀刻制作工艺，其方法例如是湿蚀刻法(WetEtching)，而单元区域103的存储节点接触窗开口119和周边电路区105的接触窗开口117同时均被蚀刻，形成如图2B的剖面图。
本发明在形成电容器的存储节点接触窗开口119时，同时在周边电路区105形成第一阶段的接触窗/介层窗开口117。由于本发明在周边电路区105的导电插塞将分两阶段完成，而不是在电容器的结构完成后再形成，而不是在电容器的结构完成后再形成，因此可以降低接触窗/介层窗开口的高宽比。所以本发明在第一阶段所形成的接触窗/介层窗开口117，可以使用低电阻的导电物质来填入。
接着请参照图3A和图3B，在绝缘层115上方形成一层导电材料，并填满存储节点接触窗开口119和接触窗/介层窗开口117，其与单元区域103的漏极区109接触，以及与周边电路区105的导电层113和118以及掺杂区116接触。接着对此导电层构图，以在单元区域103形成电容器的存储节点122，此外，还将周边电路区105的绝缘层115上方的导电材料剥除，而在周边电路区105形成导电插塞121。其导电材料例如是钛/氮化钛/钨(Ti/TiN/W)，其厚度分别约为300～500埃、300～600埃和4000～6000埃，或者是钛/氮化钛/铂(Pt)，也或者是钛/氮化钛/氧化钌(RuO2)等。
其中，图3A对应于图2A，图3B对应于图2B。此外，由于本发明的存储节点接触窗开口119和接触窗/介层窗开口117的高宽比，没有现有过大的情形产生，因此在填入导电材料时，不要求导电材料需有很好的阶梯覆盖(Step Coverage)能力，所以可以填入上述的具有较低电阻的导电材料，这些导电材料比通常使用的多晶硅导电材料具有较低的电阻或接触电阻，因此可以提高数据的传输速率。
接着请参照图4A和图4B，在整个基底结构表面上依次形成一层介电材料和一层导电层，之后例如利用微影蚀刻制作工艺，以限定出单元区域103的电容器的区域，以形成介电层123和导电层124，而导电层124作为电容器的上电极。其中介电层123的介电材料例如为氧化钽(Ta2O5)、钛酸钡(BaTiO3)、钛酸钡锶(BaSrTiO3)、或锆钛酸铅(PbZrTiO3)，而这些介电材料比传统使用的ONO结构具有较高的介电常数。然而在传统的方法中，这些高介电常数的物质无法使用，因为这些高介电常数的物质容易造成多晶硅导电材料的污染，且容易与多晶硅导电材料产生化学反应。而本发明所提供的电容器存储节点结构，可以有效配合这些高介电材料的使用。另外，导电层124的导电材料例如是氮化钛或钨，其厚度约为1000～1500埃。
其中图4A对应于图3A，图4B对应于图3B。
由于本发明的MIM电容器结构的高度比现有复杂的电容器结构低，因此在周边电路区105后续的第二阶段形成接触窗/介层窗开口时，其高宽比也不会有过大的情形出现。
接着请参照图5A和图5B，在整个半导体基底表面形成一层绝缘物质，其厚度约为0.8～1.0μm，并经由化学机械研磨制作工艺，以得到较平坦的表面。之后，进行周边电路区105第二阶段的接触窗/介层窗的形成步骤。将周边电路区105的绝缘物质层限定出接触窗/介层窗开口127，使绝缘物质层变成绝缘层125，并将接触窗/介层窗开口127填满导电材料，以形成导电插塞128，其中导电插塞128与绝缘层115中的导电插塞121接触。
现有形成导电插塞的方法是在电容器完成后，限定出其开口，所以高宽比甚大。而本发明是利用两阶段完成导电插塞，因此可以降低周边电路区105的接触窗/介层窗开口的高宽比，而且不需要额外的光掩模，也不需要使用昂贵的蚀刻机来进行接触窗/介层窗开口的蚀刻制作工艺。此外，由于本发明所形成的接触窗/介层窗开口的高宽比小，所以不必要求所填入的导电材料的阶梯覆盖能力很好，因此可以使用如图3A和图3B所述的高导电性的物质。
本发明的特征如下：
(1)本发明利用MIM电容器结构来降低周边电路区的接触窗/介层窗开口的高宽比。
(2)本发明所提供的DRAM周边电路区的金属连线的制造方法，是利用两阶段完成周边电路区的导电插塞，因此可以避免传统的高宽比过大的情形出现。
(3)本发明可以不需要使用额外的光掩模来改善接触窗/介层窗开口的高宽比。
(4)本发明可以不需使用昂贵的蚀刻机来进行接触窗/介层窗开口的蚀刻制作工艺。
(5)本发明可以使用低电阻的导电物质来填入单元区域的存储节点接触窗开口，以及周边电路区的接触窗/介层窗开口，而不必顾虑导电物质的阶梯覆盖能力是否够好。
(6)本发明的MIM电容器结构中的介电层的介电材料，可以使用具有高介电常数的介电材料，比如氧化钽、钛酸钡、钛酸钡锶、或锆钛酸铅，而不会有现有的高介电常数的物质造成导电材料污染，以及与导电材料反应的问题。
虽然已结合一优选实施例揭露了本发明，但是其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作出各种更动与润饰，因此本发明的保护范围应当由后附的权利要求来界定。
Claims (9)
1.一种DRAM及金属连线的制造方法，包括：
提供一半导体基底，该半导体基底包括一单元区域和一周边电路区，该单元区域有多个晶体管，该周边电路区包括多个导电层，该半导体基底上已形成有一覆盖该晶体管和该导电层的一第一绝缘层；
在该单元区域的第一绝缘层中形成多个第一开口，这些第一开口暴露出该晶体管的一源极/漏极区，并在该周边电路区的该第一绝缘层中形成多个第二开口，这些第二开口裸露出该些导电层；
在这些第一开口处形成多个电容器的第一导电插塞，并且在各个所述第二开口处形成一第二导电插塞；
在该单元区域中形成多个存储节点，以电连接所述第一导电插塞；
在该存储节点上依次形成一介电层和一上电极，于是完成该电容器的结构；
在该基底上形成一第二绝缘层，以覆盖该单元区域的所述电容器和所述周边电路区域的所述第一绝缘层和所述第二导电插塞；
在该单元区域的该第二绝缘层中形成多个第三开口，以裸露出所述上电极，并在所述周边电路区域的所述第二绝缘层中形成多个第四开口，该第四开口裸露出所述第二导电插塞；以及
在该第三开口中形成多个第三导电插塞，并在所述第四开口中形成多个第四导电插塞，所述第四导电插塞与所述第二导电插塞直接接触。
2.如权利要求1所述的制造方法，其中，形成所述第一开口和第二开口的步骤包括进行一各向异性蚀刻的过程。
3.如权利要求1所述的制造方法，其中，形成所述第一开口和第二开口的步骤包括依次进行一各向异性蚀刻和一各向同性蚀刻的过程。
4.如权利要求3所述的制造方法，其中，该各向同性蚀刻包括一湿蚀刻法。
5.如权利要求1所述的制造方法，其中，该存储节点所使用的导电材料包括钛/氮化钛/钨、钛/氮化钛/铂和钛/氮化钛/氧化钌之一。
6.如权利要求1所述的制造方法，其中，所述第一导电插塞与所述第二导电插塞所使用的导电材料包括钛/氮化钛/钨、钛/氮化钛/铂和钛/氮化钛/氧化钌之一。
7.如权利要求1所述的制造方法，其中，所述第三导电插塞与所述第四导电插塞所使用的导电材料包括钛/氮化钛/钨、钛/氮化钛/铂和钛/氮化钛/氧化钌之一。
8.如权利要求1所述的制造方法，其中，该介电层的材料包括氧化钽、钛酸钡、钛酸钡锶和锆钛酸铅之一。
9.如权利要求1所述的制造方法，其中，该上电极的材料包括氮化钛和钨之一。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20040728 |
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| CX01 | Expiry of patent term |