CN115240736A - 一种阻变存储器的数据读出电路和阻变存储电路 - Google Patents

一种阻变存储器的数据读出电路和阻变存储电路 Download PDF

Info

Publication number
CN115240736A
CN115240736A CN202110440000.3A CN202110440000A CN115240736A CN 115240736 A CN115240736 A CN 115240736A CN 202110440000 A CN202110440000 A CN 202110440000A CN 115240736 A CN115240736 A CN 115240736A
Authority
CN
China
Prior art keywords
random access
access memory
resistive random
reference current
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110440000.3A
Other languages
English (en)
Inventor
张锋
任骐锐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN202110440000.3A priority Critical patent/CN115240736A/zh
Priority to US17/756,315 priority patent/US12002509B2/en
Priority to PCT/CN2021/104170 priority patent/WO2022222274A1/zh
Publication of CN115240736A publication Critical patent/CN115240736A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0059—Security or protection circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请公开一种阻变存储器的数据读出电路和阻变存储电路，阻变存储器的数据读出电路，包括：自适应灵敏电流放大器和参考电流生成器，所述自适应灵敏电流放大器用于电连接阻变存储器，所述自适应灵敏电流放大器与所述参考电流生成器电连接；所述参考电流生成器用于生成基础参考电流；所述自适应灵敏电流放大器用于根据所述基础参考电流和阻变存储器的位线电流得到参考电流；所述自适应灵敏电流放大器用于比对所述参考电流与所述位线电流的大小，以读出存储数据。能够改善阻变存储器的高阻态退化带来数据读出错误的问题。

Description

一种阻变存储器的数据读出电路和阻变存储电路
技术领域
本申请涉及电路技术领域，尤其涉及一种阻变存储器的数据读出电路和阻变存储电路。
背景技术
近年来，阻变存储器(RRAM，resistive random access memory)以良好的可微缩性、低功耗和与逻辑工艺良好的兼容性成为一种较有前途的先进工艺节点下的嵌入式非易失存储器，被广泛的应用于消费电子、自动驾驶汽车、工业控制和物联网边缘设备等领域。
然而，伴随着阻变存储器的使用，阻变存储器的阻态逐渐退化，即高阻态的阻值大幅度减小或者低阻态幅度增大，容易导致数据读出电路难以正常区分高阻态和低阻态，导致数据读出错误。
发明内容
本申请实施例提供了一种阻变存储器的数据读出电路和阻变存储电路，能够改善阻变存储器的高阻态退化带来数据读出错误的问题。
第一方面，一种阻变存储器的数据读出电路，包括：自适应灵敏电流放大器和参考电流生成器，所述自适应灵敏电流放大器用于电连接阻变存储器，所述自适应灵敏电流放大器与所述参考电流生成器电连接；
所述参考电流生成器用于生成基础参考电流；
所述自适应灵敏电流放大器用于根据所述基础参考电流和阻变存储器的位线电流得到参考电流；
所述自适应灵敏电流放大器用于比对所述参考电流与所述位线电流的大小，以读出存储数据。
在一种可行的实施方式中，所述自适应灵敏电流放大器包括：数据读出模块和参考电流模块；
所述数据读出模块与所述参考电流模块电连接，所述数据读出模块用于与所述阻变存储器电连接，所述参考电流模块分别与所述阻变存储器和所述参考电流生成器电连接；
所述参考电流模块用于根据所述基础参考电流和所述位线电流得到所述参考电流；
所述数据读出模块用于比对所述参考电流与所述位线电流的大小，以读出所述存储数据。
在一种可行的实施方式中，所述参考电流模块包括反馈单元和多个放大单元；
所述反馈单元分别与所述阻变存储器和所述放大单元电连接，所述放大单元分别与所述数据读出模块和所述参考电流生成器电连接；
所述反馈单元用于根据所述阻变存储器的所述位线电流生成激励响应，并根据所述激励响应控制对应所述放大单元的导通；
所述放大单元用于将所述基础参考电流进行放大得到对应的所述参考电流。
在一种可行的实施方式中，多个所述放大单元并联，每个所述放大单元对应一个放大系数。
在一种可行的实施方式中，所述放大单元包括第一MOS管，所述第一MOS管的栅极与所述反馈单元电连接。
在一种可行的实施方式中，所述放大单元包括第二MOS管，所述第二MOS管与所述参考电流生成器之间设置有第三MOS管；
所述第三MOS管的沟道宽长比乘以所述放大系数等于对应所述第二MOS管的沟道宽长比。
在一种可行的实施方式中，所述自适应灵敏电流放大器包括前置保护模块；
所述数据读出模块包括位线电流输入端、参考电流输入端和数据读出端；
所述位线电流输入端和所述参考电流输入端分别电连接所述前置保护模块。
在一种可行的实施方式中，所述参考电流生成器包括复制阻变存储模块和电流生成模块；
所述电流生成模块用于在所述复制阻变存储模块处于低阻态时生成所述基础参考电流，其中，所述复制阻变存储模块处于低阻态时的电流为低阻电流，所述低阻电流是所述基础参考电流的两倍。
在一种可行的实施方式中，所述复制阻变存储模块包括多个阻变存储单元。
第二方面，一种阻变存储电路，包括：阻变存储器和上述任一项所述的阻变存储器的数据读出电路；
所述阻变存储器包括阻变存储阵列和数据写入控制电路，所述阻变存储阵列与所述数据写入控制电路电连接；
所述阻变存储阵列与所述阻变存储器的数据读出电路电连接；
所述阻变存储阵列包括多个阻变存储单元。
本申请实施例提供的阻变存储器的数据读出电路和阻变存储电路，通过设置适应灵敏电流放大器和参考电流生成器，参考电流生成器可以生成基础参考电流，适应灵敏电流放大器可以根据位线电流的大小适应性调整对应的参考电流的大小，参考电流与基础参考电流是线性的系数关系，通过动态调整参考电流的大小，可以保证整参考电流一直处于高阻态和低阻态输出的位线电流的中间位置，使得在阻变存储器发生高阻退化的情况下仍能正确读出存储数据。能够提高对于位线电流与参考电流大小的判断精度，可以避免发生由于阻变存储器的阻态退化导致阻变存储窗口变小，从而造成数据读出错误的问题。
附图说明
图1为本申请实施例提供的一种阻变存储器的数据读出电路的示意性结构框图；
图2为本申请实施例提供的另一种阻变存储器的数据读出电路的示意性结构框图；
图3为本申请实施例提供的又一种阻变存储器的数据读出电路的示意性结构框图；
图4为本申请实施例提供的再一种阻变存储器的数据读出电路的示意性结构图；
图5为本申请实施例提供的一种阻变存储器的数据读出电路的示意性结构框图；
图6为本申请实施例提供的另一种阻变存储器的数据读出电路的示意性结构图；
图7为本申请实施例提供的一种阻变存储电路的示意性结构框图。
具体实施方式
为了更好的理解本说明书实施例提供的技术方案，下面通过附图以及具体实施例对本说明书实施例的技术方案做详细的说明，应当理解本说明书实施例以及实施例中的具体特征是对本说明书实施例技术方案的详细的说明，而不是对本说明书技术方案的限定，在不冲突的情况下，本说明书实施例以及实施例中的技术特征可以相互组合。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。术语“两个以上”包括两个或大于两个的情况。
阻变存储器以良好的可微缩性、低功耗和与逻辑工艺良好的兼容性成为一种较有前途的先进工艺节点下的嵌入式非易失存储器，被广泛的应用于消费电子、自动驾驶汽车、工业控制和物联网边缘设备等领域。然而，伴随着阻变存储器的使用，阻变存储器的高阻态逐渐退化，即高阻态的阻值大幅度减小，容易导致数据读出电路难以正常区分高阻态和低阻态，导致数据读出错误。
有鉴于此，本申请提供一种阻变存储器的数据读出电路，能够改善阻变存储器的高阻态退化带来数据读出错误的问题。
在一种可行的实施方式中，图1为本申请实施例提供的一种阻变存储器的数据读出电路的示意性结构框图。示例性的，如图1所示，本申请实施例提供一种阻变存储器的数据读出电路，包括：自适应灵敏电流放大器(current sense amplifier，CSA)100和参考电流生成器200，自适应灵敏电流放大器100用于电连接阻变存储器300，自适应灵敏电流放大器100与参考电流生成器200电连接。参考电流生成器200用于生成基础参考电流；自适应灵敏电流放大器100用于根据基础参考电流和阻变存储器300的位线电流得到参考电流；自适应灵敏电流放大器100用于比对参考电流与位线电流的大小，以读出存储数据。
示例性的，结合图1，本申请实施例提供的一种阻变存储器的数据读出电路能够读出阻变存储器300的存储数据，具体的，阻变存储器300在工作过程中会产生位线电流IBL，位线电流IBL是流经阻变存储器的电流，阻变存储器的数据读出电路可以通过判断位线电流IBL与自身生成的参考电流Iref的大小来读出阻变存储器300的存储数据。示例性的，如果IBL>Iref，则阻变存储器的数据读出电路输出为“1”，如果IBL<Iref，则阻变存储器的数据读出电路输出为“0”。示例性的，阻变存储器300处于高阻态时，位线电流IBL相对较小，则阻变存储器的数据读出电路输出为“0”；阻变存储器300处于低阻态时，位线电流IBL相对较大，则阻变存储器的数据读出电路输出为“1”。如果高阻态出现退化现象，即高阻态的阻值大幅度减小，此时，高阻态对应的位线电流IBL相应变大，如果参考电流Iref始终不变，则在判断大小关系时容易发生IBL>Iref的情况，阻变存储器的数据读出电路输出为“1”，导致阻变存储器300处于高阻态时，阻变存储器的数据读出电路输出为“1”，此时发生数据读出错误。阻变存储器300发生高阻态退化会造成阻变存储窗口变小，阻变存储器300的阻变存储窗口变小容易导致数据读出错误率的升高。因此，本申请实施例提供的阻变存储器的数据读出电路，参考电流生成器200可以生成基础参考电流I1，自适应灵敏电流放大器100通过与阻变存储器300的电连接接收到阻变存储器300的位线电流IBL，自适应灵敏电流放大器100可以判断当前被读取的阻变存储器300的位线电流IBL是否发生偏移，例如，当阻变存储器300内高阻态发生退化情况，即高阻态的阻值大幅度减小，此时，则高阻态对应的位线电流IBL相应变大，适应灵敏电流放大器100可以根据当前位线电流IBL的大小调整对应的参考电流Iref，参考电流Iref大小的调整是以基础参考电流I1为基础，例如，参考电流Iref＝调整系数×基础参考电流I1，调整系数可以根据预先设定，本申请不作具体限定。示例性的，当阻态相同时，如果位线电流IBL变大，则可以相应的将参考电流Iref调大，如果位线电流IBL变小，则可以相应的将参考电流Iref调小。通过动态调整参考电流Iref的大小，可以保证整参考电流Iref一直处于高阻态和低阻态输出的位线电流IBL的中间位置，使得在阻变存储器300发生高阻退化的情况下仍能正确读出存储数据。
本申请实施例提供的阻变存储器的数据读出电路，通过设置适应灵敏电流放大器100和参考电流生成器200，参考电流生成器200可以生成基础参考电流I1的大小，适应灵敏电流放大器100可以根据位线电流IBL的大小适应性调整对应的参考电流Iref，参考电流Iref与基础参考电流I1是线性的系数关系，通过动态调整参考电流Iref的大小，可以保证整参考电流Iref一直处于高阻态和低阻态输出的位线电流的中间位置，使得在阻变存储器发生高阻退化的情况下仍能正确读出存储数据。能够提高对于位线电流IBL与参考电流Iref大小的判断精度，可以避免发生由于阻变存储器300的阻态退化导致阻变存储窗口变小，从而造成数据读出错误的问题。
在一种可行的实施方式中，图2为本申请实施例提供的另一种阻变存储器的数据读出电路的示意性结构框图。示例性的，如图2所示，自适应灵敏电流放大器100包括：数据读出模块110和参考电流模块120；数据读出模块110与参考电流模块120电连接，数据读出模块110用于与阻变存储器300电连接，参考电流模块120分别与阻变存储器300和参考电流生成器200电连接；参考电流模块120用于根据基础参考电流和位线电流得到参考电流；数据读出模块110用于比对参考电流与位线电流的大小，以读出存储数据。
示例性的，参考图2，参考电流模块120可以根据位线电流IBL判断是否需要调整当前的参考电流Iref，当判断需要调整当前的参考电流Iref时，基于基础参考电流I1可以得到对应的参考电流Iref，从而实现调整当前的参考电流Iref。数据读出模块110可以用于比对位线电流IBL与调整后的参考电流Iref的大小，以读出存储数据。
本申请实施例提供的阻变存储器的数据读出电路，通过在自适应灵敏电流放大器100内设置数据读出模块110和参考电流模块120，参考电流模块120可以基于基础参考电流I1和位线电流IBL调整当前参考电流Iref，数据读出模块110可以比对参考电流Iref与位线电流IBL的大小，以读出存储数据，以实现提高对于位线电流IBL与参考电流Iref大小的判断精度，可以避免发生由于阻变存储器300的阻态退化导致阻变存储窗口变小，从而造成数据读出错误的问题。
在一种可行的实施方式中，图3为本申请实施例提供的又一种阻变存储器的数据读出电路的示意性结构框图。示例性的，如图3所示，参考电流模块120包括反馈单元121和多个放大单元122；反馈单元121分别与阻变存储器300和放大单元122电连接，放大单元122分别与数据读出模块110和参考电流生成器200电连接；反馈单元121用于根据阻变存储器300的位线电流生成激励响应，并根据激励响应控制对应放大单元的导通；放大单元122用于将基础参考电流进行放大得到对应的参考电流。
在一种可行的实施方式中，多个放大单元122并联，每个放大单元122对应一个放大系数，放大系数可以对应上述实施例提到的调整系数。
示例性的，继续参考图3，图3所示放大单元122的数量为4个，分别为1号放大单元、2号放大单元、3号放大单元和4号放大单元，只是示意性的，不作为本申请的具体限定。反馈单元121可以将阻变存储器300的位线电流IBL生成激励响应，可以根据激励响应控制具体哪一个放大单元122将被导通。示例性的，如图3所示，如果放大单元122的数量为4个，则激励响应可以是4位代码，例如，[1000]、[0100]、[0010]和[0001]，激励响应[1000]可以表示1号放大单元被导通，其他放大单元均不导通；激励响应[0100]可以表示2号放大单元被导通，其他放大单元均不导通；激励响应[0010]可以表示3号放大单元被导通，其他放大单元均不导通；激励响应[0001]可以表示4号放大单元被导通，其他放大单元均不导通。放大单元122可以将基础参考电流I1进行放大得到对应的参考电流，示例性的，每个放大单元122对应一个放大系数，放大系数可以是任意大于0的数，例如，0.5、0.8、1.2、1.5、2、3、4或5等，本申请不作具体限定。基础参考电流I1乘以任意放大单元122对应的放大系数可以得到对应的参考电流Iref，即每个放大单元122的导通对应不同的参考电流Iref。被控制导通的放大单元122会将对应的参考电流Iref提供给数据读出模块110。
本申请实施例提供的阻变存储器的数据读出电路，通过设置反馈单元121，根据位线电流IBL生成激励响应，根据激励响应控制选择放大单元122的导通，多个放大单元122并联，每个放大单元122对应一个放大系数，通过放大单元122的导通以对基础参考电流I1的系数放大，通过反馈单元121通过激励响应控制对应放大单元的导通，可以实现对当前参考电流Iref的调整。实现提高对于位线电流IBL与参考电流Iref大小的判断精度，可以避免发生由于阻变存储器300的阻态退化导致阻变存储窗口变小，从而造成数据读出错误的问题。
在一种可行的实施方式中，图4为本申请实施例提供的再一种阻变存储器的数据读出电路的示意性结构图。示例性的，如图4所示，放大单元122包括第一MOS管，第一MOS管的栅极与反馈单元121电连接。图4所示的放大单元122的数量为4个，4个放大单元122对应的第一MOS管分别为第一MOS管P0、第一MOS管P1、第一MOS管P2和第一MOS管P3。每个第一MOS管的栅极均与反馈单元121电连接，第一MOS管的开启可以控制对应放大单元122的导通，第一MOS管的关闭可以控制对应放大单元122的断开，反馈单元121可以根据激励响应给第一MOS管的栅极通入电信号以开启第一MOS管，实现控制对应放大单元122的导通。采用MOS管实现开关控制较为灵敏，且可以通过脉冲信号或者其他电信号来实现，便于控制，且不会增加电路的读出延迟。
在一种可行的实施方式中，继续参考图4，放大单元122还包括第二MOS管，图4所示的放大单元对应的第二MOS管分别为第二MOS管M0、第二MOS管M1、第二MOS管M2和第二MOS管M3。第二MOS管与参考电流生成器200之间设置有第三MOS管M4。第三MOS管M4的沟道宽长比乘以放大系数等于对应第二MOS管的沟道宽长比，即第三MOS管M4的沟道宽长比与第二MOS管的沟道宽长比等于对应放大单元122的放大系数。第三MOS管M4的源级和栅极短路连接可以使得第三MOS管M4处于饱和状态，流经第三MOS管M4的电流始终都为基础参考电流I1，通过将第二MOS管和第三MOS管M4的栅极串联，以及将MOS管的沟道宽长比的不同设计来实现对于基础参考电流I1的放大。示例性的，如果第三MOS管M4的沟道宽长比为1，第二MOS管M0、第二MOS管M1、第二MOS管M2和第二MOS管M3的沟道宽长比分别为3、6、9和12，则对应的流经第二MOS管M0、第二MOS管M1、第二MOS管M2和第二MOS管M3的电流分别为I3＝3I1、I6＝6I1、I9＝9I1和I12＝12I1，因此，可以实现对基础参考电流I1的放大，得到对应的参考电流Iref。通过设计第二MOS管不同的沟道尺寸(宽长比)来实现电流放大比较容易实现，且精度较高。本实施例提供的MOS管的沟道尺寸只是示意性的，不作为本申请的具体限定。
继续参考图4，自适应灵敏电流放大器100包括前置保护模块130；数据读出模块110包括位线电流输入端111、参考电流输入端112和数据读出端DQ；位线电流输入端111和参考电流输入端112分别电连接前置保护模块130。图4所示的数据读出模块110可以采用比较器COMP，比较器COMP的两个输入端分别作为位线电流输入端111、参考电流输入端112，输出端作为数据读出端DQ。前置保护模块130可以起到限流保护的作用，具体的通过分别控制电压Vmat和Vref来实现控制流经前置保护模块130的电流不会过大，可以避免电流过大损伤比较器COMP。图4中两个前置保护模块130相对于比较器COMP对称设置，且两个前置保护模块130的电路结构相同，可以对比较器COMP的两个输入端提供限流保护。如图4所示，VDD可以表示高电平，VSS可以表示低电平；EN_READN和EN_READ可以分别代表MOS管的开启使能信号端，Vclamp可以代表钳位电路的电压输入端，前置保护模块130包括NMOS和PMOS，图4所示前置保护模块130的电路结构只是示意性的，不作为本申请的具体限定。参考电流Iref通过前置保护模块130输入到参考电流输入端112，位线电流IBL通过前置保护模块130输入到位线电流输入端111。
在一种可行的实施方式中，图5为本申请实施例提供的一种阻变存储器的数据读出电路的示意性结构图。示例性的，如图5所示，参考电流生成器200包括复制阻变存储模块210和电流生成模块220；电流生成模块220用于在复制阻变存储模块210处于低阻态时生成基础参考电流I1，其中，复制阻变存储模块处于低阻态时的电流为低阻电流，低阻电流是基础参考电流的两倍。
在一种可行的实施方式中，图6为本申请实施例提供的另一种阻变存储器的数据读出电路的示意性结构图。示例性的，如图6所示，复制阻变存储模块210包括多个阻变存储单元211，多个阻变存储单元211可以呈阵列排布，本申请不作具体限定。电流生成模块220在所有阻变存储单元211处于低阻态时生成基础参考电流I1，其中，复制阻变存储模块210处于低阻态时的电流为低阻电流I0，低阻电流I0是基础参考电流I1的两倍，电流生成模块220以阻变存储单元211的低阻态为参考基准生成基础参考电流I1，即电流生成模块220将低阻电流I0做减半处理得到基础参考电流I1。通过复制阻变存储模块210得到的低阻电流I0是模拟阻变存储器的最大电流，以低阻电流I0的一半作为基础参考电流I1，后续对基础参考电流I1进行不同程度的放大调节，可以使得参考电流Iref始终保持在低阻态位线电流和高阻态位线电流之间，低阻态位线电流是阻变存储器300处于低阻态时的位线电流，高阻态位线电流是阻变存储器300处于高阻态时的位线电流，如此，能够使得高阻位线电流始终小于参考电流，低阻位线电流始终大于参考电流，可以实现阻变存储器300处于高阻态时阻变存储器的数据读出电路输出为“0”，阻变存储器300处于低阻态时阻变存储器的数据读出电路输出为“1”。从而能够提高对于位线电流IBL与参考电流Iref大小的判断精度，可以避免发生由于阻变存储器300的阻态退化导致阻变存储窗口变小，从而造成数据读出错误的问题。复制阻变存储模块210可以直接由阻变存储器300中的阻变存储单元复制得到，本申请不作具体限定。
第二方面，本申请实施例提供一种阻变存储电路，图7为本申请实施例提供的一种阻变存储电路的示意性结构框图。示例性的，如图7所示，本申请实施例提供一种阻变存储电路，包括：阻变存储器和上述任一项阻变存储器的数据读出电路CSA；阻变存储器包括阻变存储阵列310和数据写入控制电路，阻变存储阵列310与数据写入控制电路电连接；阻变存储阵列310与阻变存储器的数据读出电路CSA电连接；阻变存储阵列310包括多个阻变存储单元311，多个阻变存储单元311呈阵列排列。
示例性的，如图7所示，阻变存储单元311采用1T1R的结构，即每个阻变存储单元311包括1个MOS管和1个电阻，每行串联的阻变存储单元311电连接1个阻变存储器的数据读出电路CSA。复制阻变存储模块210分别与数据写入控制电路和电流生成模块220电连接。数据写入控制电路包括第一数据写入控制电路321和第二数据写入控制电路322。
阻变存储单元311通过阻变层中的氧空位进行导电，当氧空位之间的间隙变化时，阻变存储单元导电能力也发生变化，这种变化可以反映在电流或者电阻的变化中。在对阻变存储阵列310进行写操作时，需要使对应被写入的阻变存储单元311形成导电通路(这个过程可以被称为Form)，否则阻变存储单元311处于绝缘状态。在操作过程中，需要在阻变存储单元311的两端形成较大的电位差，此时，字线(word line，WL)施加一个合适的电压使得MOS管处于饱和状态，可以起到限流，防止电流过大损伤阻变存储单元311的作用；在位线(bit line，BL)上施加较大的电压，源线(source line，SL)接地，以激活阻变层中的氧空位，在电场的作用下形成导电通道，阻变存储单元311变至低阻态(low resistance state，LRS)。将阻变存储单元311重回高阻态(hight resistance state，HRS)，使阻变存储单元311的导电通路断裂的过程称为复位(Rest)，这个操作过程与Form过程相反，需要对阻变存储单元311施加反向电压使导电细丝断裂，具体的，字线WL施加电压使MOS管处于线性状态(电阻增大不需要限流)，位线BL接地，源线SL施加电压，可以使得阻变存储单元311由低阻态转变为高阻态，此过程为擦除数据或者写入“0”(Rest)的过程。置位操作(Set)的过程与Form操作过程类似，但是Form过的阻变存储单元311不需要太大的位线电压就能够形成导电通道。容易理解的是，从高阻态变为低阻态是写入“1”的过程。利用阻变存储单元311在擦写过程中，导电通路会随机的形成与断裂，组成导电通路的氧空位之间存在纳米级间隙，间隙大小的不可预测以及氧空位的随机分布导致通路的形状与尺寸的变化，这就导致了阻变存储单元311之间阻值的变化，将这种变化提取出来就可以作为物理不可克隆函数(Physical Unclonaable Function,PUF)的响应，对多个阻变存储单元311进行Form操作后，再通过Set和Rest的PUF的初始化密钥生成过程，选择一个合适的参考电流，通过阻变存储器的数据读出电路CSA对参考电流和位线电流的比较，可以读出存储数据(0或1)，得到的存储数据可以作为PUF的密钥。
示例性的，如图7所示，第一数据写入控制电路321用于根据时钟信号CLK控制字线WL电压的施加，第二数据写入控制电路322用于控制源线SL和位线BL是接地还是接入电压。通常MOS管的栅极对应字线WL，源级对应源线SL，漏极对应位线BL。示例性的，如图7所示，同列阻变存储单元311对应相同的字线WL信号，阻变存储阵列310的字线信号分别为WL<0>、WL<0>、…、WL<30>WL<31>(32位)；同行阻变存储单元311对应相同的源线SL信号，阻变存储阵列310的源线信号分别为SL<0>、SL<0>、…、SL<30>、SL<31>(32位)；同行阻变存储单元311对应相同的位线BL电流，阻变存储阵列310的位线电流分别为IBL0、IBL1、…、IBL30、IBL31(32位)；对应读出的存储数据分别位DQ0、DQ1、…、DQ30、DQ31(32位)。复制阻变存储模块210的字线为WLR(WLR<0>、WLR<0>、…、WLR<30>、WLR<31>)，源线为SL_R，位线为BL_R，位线电流为IBL_R，基础参考电流I1根据位线电流为IBL_R生成。图7所示，阻变存储阵列310中的32行×32列的阻变存储单元311只是示意性的表示，不作为本申请的具体限定，
本申请实施例提供的阻变存储电路，针对阻变存储单元的高阻态退化导致的存储窗口减小，使得阻变存储器的读出电路无法正常识别低阻态和高阻态，从而导致存储数据的读出错误。本申请实施例提供的阻变存储电路，设置有阻变存储器的数据读出电路CSA，利用复制阻变存储模块210和电流生成模块220生成基础参考电流I1，自适应灵敏电流放大器100根据位线电流IBL和基础参考电流I1得到适应性调整的参考电流Iref。当位线电流IBL由于高阻态的退化而发生变化时，通过对基础参考电流I1的相应放大，来达到调整参考电流Iref的效果，以同步适应性调整与位线电流IBL比对的整参考电流Iref方式来补偿存储窗口减小的问题，实现提高对于位线电流IBL与参考电流Iref大小的判断精度，从而避免数据读出错误问题的发生，使得在阻变存储单元发生高阻退化的情况下仍能正确读出存储数据。
尽管已描述了本说明书的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本说明书范围的所有变更和修改。
显然，本领域的技术人员可以对本说明书进行各种改动和变型而不脱离本说明书的精神和范围。这样，倘若本说明书的这些修改和变型属于本说明书权利要求及其等同技术的范围之内，则本说明书也意图包含这些改动和变型在内。

Claims (10)

1.一种阻变存储器的数据读出电路，其特征在于，包括：自适应灵敏电流放大器和参考电流生成器，所述自适应灵敏电流放大器用于电连接阻变存储器，所述自适应灵敏电流放大器与所述参考电流生成器电连接；
所述参考电流生成器用于生成基础参考电流；
所述自适应灵敏电流放大器用于根据所述基础参考电流和阻变存储器的位线电流得到参考电流；
所述自适应灵敏电流放大器用于比对所述参考电流与所述位线电流的大小，以读出存储数据。
2.根据权利要求1所述的阻变存储器的数据读出电路，其特征在于，所述自适应灵敏电流放大器包括：数据读出模块和参考电流模块；
所述数据读出模块与所述参考电流模块电连接，所述数据读出模块用于与所述阻变存储器电连接，所述参考电流模块分别与所述阻变存储器和所述参考电流生成器电连接；
所述参考电流模块用于根据所述基础参考电流和所述位线电流得到所述参考电流；
所述数据读出模块用于比对所述参考电流与所述位线电流的大小，以读出所述存储数据。
3.根据权利要求2所述的阻变存储器的数据读出电路，其特征在于，所述参考电流模块包括反馈单元和多个放大单元；
所述反馈单元分别与所述阻变存储器和所述放大单元电连接，所述放大单元分别与所述数据读出模块和所述参考电流生成器电连接；
所述反馈单元用于根据所述阻变存储器的所述位线电流生成激励响应，并根据所述激励响应控制对应所述放大单元的导通；
所述放大单元用于将所述基础参考电流进行放大得到对应的所述参考电流。
4.根据权利要求3所述的阻变存储器的数据读出电路，其特征在于，多个所述放大单元并联，每个所述放大单元对应一个放大系数。
5.根据权利要求4所述的阻变存储器的数据读出电路，其特征在于，所述放大单元包括第一MOS管，所述第一MOS管的栅极与所述反馈单元电连接。
6.根据权利要求4所述的阻变存储器的数据读出电路，其特征在于，所述放大单元包括第二MOS管，所述第二MOS管与所述参考电流生成器之间设置有第三MOS管；
所述第三MOS管的沟道宽长比乘以所述放大系数等于对应所述第二MOS管的沟道宽长比。
7.根据权利要求2所述的阻变存储器的数据读出电路，其特征在于，所述自适应灵敏电流放大器包括前置保护模块；
所述数据读出模块包括位线电流输入端、参考电流输入端和数据读出端；
所述位线电流输入端和所述参考电流输入端分别电连接所述前置保护模块。
8.根据权利要求1所述的阻变存储器的数据读出电路，其特征在于，所述参考电流生成器包括复制阻变存储模块和电流生成模块；
所述电流生成模块用于在所述复制阻变存储模块处于低阻态时生成所述基础参考电流，其中，所述复制阻变存储模块处于低阻态时的电流为低阻电流，所述低阻电流是所述基础参考电流的两倍。
9.根据权利要求8所述的阻变存储器的数据读出电路，其特征在于，所述复制阻变存储模块包括多个阻变存储单元。
10.一种阻变存储电路，其特征在于，包括：阻变存储器和如权利要求1-9中任一项所述的阻变存储器的数据读出电路；
所述阻变存储器包括阻变存储阵列和数据写入控制电路，所述阻变存储阵列与所述数据写入控制电路电连接；
所述阻变存储阵列与所述阻变存储器的数据读出电路电连接；
所述阻变存储阵列包括多个阻变存储单元。
CN202110440000.3A 2021-04-23 2021-04-23 一种阻变存储器的数据读出电路和阻变存储电路 Pending CN115240736A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110440000.3A CN115240736A (zh) 2021-04-23 2021-04-23 一种阻变存储器的数据读出电路和阻变存储电路
US17/756,315 US12002509B2 (en) 2021-04-23 2021-07-02 Data readout circuit of resistive random access memory and resistive random access memory circuit
PCT/CN2021/104170 WO2022222274A1 (zh) 2021-04-23 2021-07-02 一种阻变存储器的数据读出电路和阻变存储电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110440000.3A CN115240736A (zh) 2021-04-23 2021-04-23 一种阻变存储器的数据读出电路和阻变存储电路

Publications (1)

Publication Number Publication Date
CN115240736A true CN115240736A (zh) 2022-10-25

Family

ID=83666957

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110440000.3A Pending CN115240736A (zh) 2021-04-23 2021-04-23 一种阻变存储器的数据读出电路和阻变存储电路

Country Status (3)

Country Link
US (1) US12002509B2 (zh)
CN (1) CN115240736A (zh)
WO (1) WO2022222274A1 (zh)

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004086970A (ja) * 2002-08-26 2004-03-18 Renesas Technology Corp 半導体記憶装置
KR100735750B1 (ko) * 2005-12-15 2007-07-06 삼성전자주식회사 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들
US7821859B1 (en) * 2006-10-24 2010-10-26 Cypress Semiconductor Corporation Adaptive current sense amplifier with direct array access capability
KR102219293B1 (ko) * 2014-07-28 2021-02-23 삼성전자 주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102188061B1 (ko) * 2014-07-29 2020-12-07 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
KR102242561B1 (ko) * 2014-10-02 2021-04-20 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
KR101753366B1 (ko) * 2014-10-29 2017-07-03 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102245129B1 (ko) * 2014-11-24 2021-04-28 삼성전자 주식회사 멀티레벨 셀을 포함하는 크로스 포인트 메모리 장치 및 크로스 포인트 메모리 장치의 동작방법
CN105070735B (zh) * 2015-07-10 2017-08-11 清华大学 三维阻变存储器件及其操作方法
KR20170090293A (ko) * 2016-01-28 2017-08-07 삼성전자주식회사 분리 소스라인 구조를 갖는 메모리 장치
CN106251895A (zh) * 2016-08-15 2016-12-21 中国科学院微电子研究所 阻变存储器的阻态读取电路及阻变存储器
US10319423B2 (en) * 2016-11-28 2019-06-11 Taiwan Semiconductor Manufacturing Company Limited Memory device with a low-current reference circuit
CN106875963B (zh) * 2017-02-21 2019-05-14 中国科学院上海微***与信息技术研究所 一种三维存储器读出电路及读出方法
KR102406868B1 (ko) * 2017-11-23 2022-06-10 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
US10854289B2 (en) * 2018-05-14 2020-12-01 Samsung Electronics Co., Ltd. Resistive memory device providing reference calibration, and operating method thereof
US11081155B2 (en) * 2018-06-18 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM reference current
CN110648706B (zh) * 2019-09-02 2021-03-23 中国科学院微电子研究所 三维阻变存储器及其读出电路

Also Published As

Publication number Publication date
US20240153554A1 (en) 2024-05-09
US12002509B2 (en) 2024-06-04
WO2022222274A1 (zh) 2022-10-27

Similar Documents

Publication Publication Date Title
US7433253B2 (en) Integrated circuit, method of operating an integrated circuit, method of manufacturing an integrated circuit, memory module, stackable memory module
US8379430B2 (en) Memory device and method of reading memory device
JP4153901B2 (ja) 半導体記憶装置
TWI480873B (zh) 非揮發性半導體記憶體裝置
US10269404B2 (en) Resistance change memory
US8811059B2 (en) Resistive memory apparatus, layout structure, and sensing circuit thereof
US10748613B2 (en) Memory sense amplifiers and memory verification methods
CN111489778B (zh) 存储器器件及其操作方法
US9019746B2 (en) Resistive memory device and method for driving the same
CN114902334A (zh) 存储器单元的三态编程
JP2006004479A (ja) 半導体記憶装置
KR20170083939A (ko) 저항성 랜덤 액세스 메모리 장치
JP2017102993A (ja) 抵抗変化型メモリ装置およびそのセンス回路
US10319438B2 (en) Memory with margin current addition and related methods
CN111755037B (zh) 读出放大电路以及mram电路
TWI623939B (zh) 記憶體裝置與其控制方法
JP4177818B2 (ja) 半導体記憶装置
JP2018156700A (ja) 不揮発性半導体記憶装置
US9991000B2 (en) Memory with margin current addition and related methods
CN109391259B (zh) 可编程阵列逻辑电路及其操作方法
KR20220106818A (ko) 메모리 셀 판독 시스템 및 방법
CN115240736A (zh) 一种阻变存储器的数据读出电路和阻变存储电路
CN114496031A (zh) 每位使用多个单元的存储器装置架构
KR20110124350A (ko) 자기저항 메모리를 위한 기록 드라이버
US20240071489A1 (en) Cascoded sense amplifiers for self-selecting memory

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination